JPS58109957A - シングルチツプマイクロコンピユ−タシステム - Google Patents
シングルチツプマイクロコンピユ−タシステムInfo
- Publication number
- JPS58109957A JPS58109957A JP56208772A JP20877281A JPS58109957A JP S58109957 A JPS58109957 A JP S58109957A JP 56208772 A JP56208772 A JP 56208772A JP 20877281 A JP20877281 A JP 20877281A JP S58109957 A JPS58109957 A JP S58109957A
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- Japan
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- memory
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、シングルチップマイクロコンピュータシステ
ム、特に、シングルチップ上に計算機構成要素である入
出力制御部、演算制御部、プログラムメモリおよびデー
タ メモリを集積した７ングルチツプマイクロコンピユ
一タＳＣＭＰとこの一シングルチ、１マイクロコンピュ
ータで１Ｍ接制御さｎる外部メモリとを含むシングルチ
ップマイクロコンピュータシステムｉｃ関スル＊ 一般に、外部メモリを直接制御可能で拡張可能なりング
ルチップマイクロコンピュータ８ ＣＭＰを用いて７ン
グルチツプマイクロコンピユータシステムを構成する場
合、外部メモリは単に内部メモリの延長として扱わｎて
いた。
ム、特に、シングルチップ上に計算機構成要素である入
出力制御部、演算制御部、プログラムメモリおよびデー
タ メモリを集積した７ングルチツプマイクロコンピユ
一タＳＣＭＰとこの一シングルチ、１マイクロコンピュ
ータで１Ｍ接制御さｎる外部メモリとを含むシングルチ
ップマイクロコンピュータシステムｉｃ関スル＊ 一般に、外部メモリを直接制御可能で拡張可能なりング
ルチップマイクロコンピュータ８ ＣＭＰを用いて７ン
グルチツプマイクロコンピユータシステムを構成する場
合、外部メモリは単に内部メモリの延長として扱わｎて
いた。
しかし、最近では、Ｌ８１技術の進歩により内蔵さｎる
メモリ容量が増加するにつｎて１例えばＲＡＳＩＣのよ
うな高級言語のインタプリタや、リアルタイムモニタ等
の小規模なオペレーティングシステム０８ｔ−チップ内
のプログラムメモリに格納し、他の応用プログ２ム１例
えば、リアルタイムモニタを利用するタスクプログラム
をチップ外のメモリに記憶させる構成が採らｎるように
なってきた。
メモリ容量が増加するにつｎて１例えばＲＡＳＩＣのよ
うな高級言語のインタプリタや、リアルタイムモニタ等
の小規模なオペレーティングシステム０８ｔ−チップ内
のプログラムメモリに格納し、他の応用プログ２ム１例
えば、リアルタイムモニタを利用するタスクプログラム
をチップ外のメモリに記憶させる構成が採らｎるように
なってきた。
この技術の背歌には、内部メモリにオペレーティングシ
ステムＵｔＱようなコンピュータシステムの核となるプ
ログラムをマイクロコンピュータの内部に城り込むこと
により、マイクロコンピュータ自身の機能を高めること
ができ、こｎにより、応用プロ３グラムの作成を容易に
しようとする意図がある。すなわちよｐ論理的に高機能
なマイクロコンピュータ１に提供することによりマイク
ロ；ンピュータ応用ソフトウェアの生産性を高め、ｆｆ
イクロコンビ、−夕自身の利用可能性を高める目的を持
っている。
ステムＵｔＱようなコンピュータシステムの核となるプ
ログラムをマイクロコンピュータの内部に城り込むこと
により、マイクロコンピュータ自身の機能を高めること
ができ、こｎにより、応用プロ３グラムの作成を容易に
しようとする意図がある。すなわちよｐ論理的に高機能
なマイクロコンピュータ１に提供することによりマイク
ロ；ンピュータ応用ソフトウェアの生産性を高め、ｆｆ
イクロコンビ、−夕自身の利用可能性を高める目的を持
っている。
ところで、オペレーティングシステムＯ８のような核と
なるべきプログラムをチップ内メモリに格納する場合以
下の様な問題が生ずる。
なるべきプログラムをチップ内メモリに格納する場合以
下の様な問題が生ずる。
オペレーティングシステムＯ８は一定の制御アルゴリズ
ムの下で多数の利用者タスクを監視し能率的な並行動作
環境を与えている。この次めオペレーティングシステム
０８はタスクコントロールブロックＴ（、’Ｂ、トかク
ステムコント四−ルプロ。
ムの下で多数の利用者タスクを監視し能率的な並行動作
環境を与えている。この次めオペレーティングシステム
０８はタスクコントロールブロックＴ（、’Ｂ、トかク
ステムコント四−ルプロ。
り８ＯＢなどと呼ばｎる制御テーブルｉＫＡＭ上に持っ
ている。
ている。
こｎらの制御テーブルはオペレーティングシステムＯ８
自身が続出し書込みを行うべきデータ構造であり、利用
者タスクはアクセスできないものである。すなわち、臀
込み社もちろんたとえ読出しであっても結果的にオペレ
ーティングシステムＵＳ（Ｑ制御を乱す恐れがあり禁止
されている。
自身が続出し書込みを行うべきデータ構造であり、利用
者タスクはアクセスできないものである。すなわち、臀
込み社もちろんたとえ読出しであっても結果的にオペレ
ーティングシステムＵＳ（Ｑ制御を乱す恐れがあり禁止
されている。
従来のシングルチップマイクロコンピュータシステム鉱
、タスクプログラムを記憶する外部メモリと；１個のチ
ップ上に構成されオペレーティングシステムを記憶する
プログラムメそりと、前記オペレーティングシステムで
使用する制御テーブルｆ：記憶するデータメそすと、前
記オペレーティングシステムおよび前記タスクプログラ
ムｔ−読み出すためのプログラムアドレスを格納するプ
ログラムカウンタと、データバスを介して供給さｎる読
み出した前記オペレーティングシステムおよび前記制御
テーブルおよびタスクプログラムにもとづいて発生した
アクセスアドレスｔアドレスバスを介して前記プログラ
ムカウンタおよびデータメモリおよび外部メモリに供給
するメモリアドレス発生部とからなるシングルチップマ
イクロコンピュータと；を含んで構成される。
、タスクプログラムを記憶する外部メモリと；１個のチ
ップ上に構成されオペレーティングシステムを記憶する
プログラムメそりと、前記オペレーティングシステムで
使用する制御テーブルｆ：記憶するデータメそすと、前
記オペレーティングシステムおよび前記タスクプログラ
ムｔ−読み出すためのプログラムアドレスを格納するプ
ログラムカウンタと、データバスを介して供給さｎる読
み出した前記オペレーティングシステムおよび前記制御
テーブルおよびタスクプログラムにもとづいて発生した
アクセスアドレスｔアドレスバスを介して前記プログラ
ムカウンタおよびデータメモリおよび外部メモリに供給
するメモリアドレス発生部とからなるシングルチップマ
イクロコンピュータと；を含んで構成される。
次に、従来のシングルチップマイクロコンピュータシス
テムについて図面を用いて説明する。
テムについて図面を用いて説明する。
第１図は従来の拡張可能なシングルチップマイクロコン
ピュータシステムの一例を示すブロック図である。
ピュータシステムの一例を示すブロック図である。
チップＩＫは種々の要素が含まｎるもので、メモリアド
レス発生部２と１通常は続出専用メモリＲ（ＪＭで構成
さｎプログラムカウンタ１６でアドレス指定さｎるプロ
グラムメモリ３と１通常はランダムｔアクセスメモリＲ
ＡＭ構成さｎるデータメそり４と、演算制御部５と、入
出力制御部６とを含んでいる。
レス発生部２と１通常は続出専用メモリＲ（ＪＭで構成
さｎプログラムカウンタ１６でアドレス指定さｎるプロ
グラムメモリ３と１通常はランダムｔアクセスメモリＲ
ＡＭ構成さｎるデータメそり４と、演算制御部５と、入
出力制御部６とを含んでいる。
アドレスバスｌＯはアドレスを転送するものであり、デ
ータバス１１はデータを転送するものである。このアド
レスならびにデータはバッファ７゜８に格納さｎるもの
で外部メモリ９に対する外部アドレスバス１２および外
部データバス１３と接続さｎている。制御部１４は上述
の各要素を動作させるための制御部である。
ータバス１１はデータを転送するものである。このアド
レスならびにデータはバッファ７゜８に格納さｎるもの
で外部メモリ９に対する外部アドレスバス１２および外
部データバス１３と接続さｎている。制御部１４は上述
の各要素を動作させるための制御部である。
１覧割込制御回路１５は１割込要因が発生すると制御部
１４０制御のもとに％現在実行中のプログラムアドレス
やその他の状態を退避し、プログラムアドレスを特定割
込処理ルーチンへ設定する。
１４０制御のもとに％現在実行中のプログラムアドレス
やその他の状態を退避し、プログラムアドレスを特定割
込処理ルーチンへ設定する。
第２図線第１図に示すプログラムメモリ３．データメモ
リ４．および外部メモリ９のアドレス空間を説明するた
めの説明図である。
リ４．および外部メモリ９のアドレス空間を説明するた
めの説明図である。
続出専用メモリＲＯＭであるグ四グラムメモリ３および
ランダムアクセスメモリ九ムＭであるデータメモリ４は
そｎぞｎチップ内部にあｐ、小さなアドレス値でアクセ
スさｎるものとする。境界アドレスａ線データメモリ４
とプログラムメモリ３の境界を示すアドレスでＴｏＤ、
境界アドレスｂはプログラムメそす３と外部メモリ９と
の境界を示すアドレスである。
ランダムアクセスメモリ九ムＭであるデータメモリ４は
そｎぞｎチップ内部にあｐ、小さなアドレス値でアクセ
スさｎるものとする。境界アドレスａ線データメモリ４
とプログラムメモリ３の境界を示すアドレスでＴｏＤ、
境界アドレスｂはプログラムメそす３と外部メモリ９と
の境界を示すアドレスである。
ここで、従来の拡張可能な、シングルチップマイクロコ
ンピュータ７ステムにお−て、チップ内にオペレーティ
ングシステムＯ８をチップ外に利用′者タスクを配置し
た場合を想定してみると、チップ外からチップ内のメモ
リに対するアクセスチェックがないため上述の利用者タ
スクからの制御プロ、りに対する不当アクセスを防ぐこ
とはできない。
ンピュータ７ステムにお−て、チップ内にオペレーティ
ングシステムＯ８をチップ外に利用′者タスクを配置し
た場合を想定してみると、チップ外からチップ内のメモ
リに対するアクセスチェックがないため上述の利用者タ
スクからの制御プロ、りに対する不当アクセスを防ぐこ
とはできない。
しかし、ここで単純に利用者タスクからの不当アクセス
を禁止するとどのような原因で、何故不当アクセスが起
きたかを調べることができない。
を禁止するとどのような原因で、何故不当アクセスが起
きたかを調べることができない。
つまり、デバッグ時たどけ不当アクセスを禁止すること
も重要であるが、その原因を調べることはさらに重要で
ある。
も重要であるが、その原因を調べることはさらに重要で
ある。
しかるに、従来のシングルチップマイクロコンピュータ
システムは、不当アクセスが発生しても検出できないと
いう欠点があった。
システムは、不当アクセスが発生しても検出できないと
いう欠点があった。
本発明の目的は不当アクセスの発生を検出できるマイク
ロコンピュータシステムを俺供することにある。
ロコンピュータシステムを俺供することにある。
すなわち１本発明の目的は上述の考案に基〈ものであり
、プログラム実行時のみならずデバッグを含め九トータ
ルな意味でのマイクロコンビ、−夕応用ソフトウエアの
生産性を高めるため考案さｎたもので、拡張可能なクン
グルチップマイクロコンピュータ８ＣＭＰに対して、実
行中のプログラムが外部メモリにあるか否かを第１の指
示手段と、実行中の１四グラムによってアクセスさｎる
メそりがチップ内メそりかチップ外メモリかを区別する
検出手段とを付加し前記指示手段により外部メモリ上の
１０グラムが実行中であることが示されている状態で、
前記検出手段によって内部メモリに対するアクセス実行
動作が検出さｎると割込を発生させ、不当アクセスをチ
ェックするとともに割込処理プログ２ムによｐ原因を解
析することを可能にする拡張可能なりングルチップマイ
クロコンピュータシステムを撮供することにある。
、プログラム実行時のみならずデバッグを含め九トータ
ルな意味でのマイクロコンビ、−夕応用ソフトウエアの
生産性を高めるため考案さｎたもので、拡張可能なクン
グルチップマイクロコンピュータ８ＣＭＰに対して、実
行中のプログラムが外部メモリにあるか否かを第１の指
示手段と、実行中の１四グラムによってアクセスさｎる
メそりがチップ内メそりかチップ外メモリかを区別する
検出手段とを付加し前記指示手段により外部メモリ上の
１０グラムが実行中であることが示されている状態で、
前記検出手段によって内部メモリに対するアクセス実行
動作が検出さｎると割込を発生させ、不当アクセスをチ
ェックするとともに割込処理プログ２ムによｐ原因を解
析することを可能にする拡張可能なりングルチップマイ
クロコンピュータシステムを撮供することにある。
本発明のシングルチップマイクロコンピュータシステム
は、タスクプログ２ムを記憶する外部メモリと；１＠ｏ
チ、プ上に構成さｎオペレーティングシステムを記憶す
る７０グラムメモリと、前記オペレーティングシステム
で使用する制御テーブルを記憶するデータメモリと、前
記オペレーティングシステムおよび前記タスクプログラ
ムを読み出すためのプログラムアドレスを格納するプロ
グラムカウンタと、データバスを介して供給さｎる読み
出した前記オペレーティングシステムおよび前記制御テ
ーブルおよびタスクプログラムにもとづいて発生し友ア
クセスアドレスをアドレスバスを介して前記１０グラム
カウンタおよびデータメモリおよび外部メ毎りに供給す
るメ七すアドレス発生部と、前記プログラムアドレスが
前記タスクプログラムのアドレスを指示し前記アクセス
アドレスが前記制御テーブルのアドレスを指示している
ときに割込制御回路を駆動するための駆動信号を出力す
る不正アクセス検出手段とからなるクングルチップマイ
クロコンピュータと；を含んで構成さｎる。
は、タスクプログ２ムを記憶する外部メモリと；１＠ｏ
チ、プ上に構成さｎオペレーティングシステムを記憶す
る７０グラムメモリと、前記オペレーティングシステム
で使用する制御テーブルを記憶するデータメモリと、前
記オペレーティングシステムおよび前記タスクプログラ
ムを読み出すためのプログラムアドレスを格納するプロ
グラムカウンタと、データバスを介して供給さｎる読み
出した前記オペレーティングシステムおよび前記制御テ
ーブルおよびタスクプログラムにもとづいて発生し友ア
クセスアドレスをアドレスバスを介して前記１０グラム
カウンタおよびデータメモリおよび外部メ毎りに供給す
るメ七すアドレス発生部と、前記プログラムアドレスが
前記タスクプログラムのアドレスを指示し前記アクセス
アドレスが前記制御テーブルのアドレスを指示している
ときに割込制御回路を駆動するための駆動信号を出力す
る不正アクセス検出手段とからなるクングルチップマイ
クロコンピュータと；を含んで構成さｎる。
すなわち、本発明のシングルチップマイクロコンピュー
タシステムは、計算機の構成４！Ｉ素である人出力制御
部、演算制御部、プログラムおよびデータメモリｔ−１
個のチップ上に集積し、かつ外部に設けられたメモリを
直接制御可能なシングルチップマイクロコンピュータを
含み。
タシステムは、計算機の構成４！Ｉ素である人出力制御
部、演算制御部、プログラムおよびデータメモリｔ−１
個のチップ上に集積し、かつ外部に設けられたメモリを
直接制御可能なシングルチップマイクロコンピュータを
含み。
（１） 実行中のプログ２ムがチップ内部のメモリ中
に在るかチップ外部のメモリ中に在るかを区別する第１
の検出手段と。
に在るかチップ外部のメモリ中に在るかを区別する第１
の検出手段と。
（ツ 実行中のプログラムによる内部メモリに対する読
出しあるいは書込の実行動作を検出する第２の検出手段
と。
出しあるいは書込の実行動作を検出する第２の検出手段
と。
（初 第１０検出手段により実行中のプログラムがチッ
プ外部に在ることが検出されている状態で、第２の検出
手段によりチップ内部のメモリに対する読出しあるいは
書込動作が検出さｎると割込を発生する割込発生手段と
を含んで構成さｎる。
プ外部に在ることが検出されている状態で、第２の検出
手段によりチップ内部のメモリに対する読出しあるいは
書込動作が検出さｎると割込を発生する割込発生手段と
を含んで構成さｎる。
次に１本発明の実施例について１図面を参照して説明す
る。
る。
第３図は本発明のシングルチップマイクロコンピュータ
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
４３図に示す／ングルチップマイクロコンピュータシス
テムは、第１図に示すシングルチップマイクロコンピュ
ータの他に、数値発生回路１７＋１８と、比較器１９ｔ
２０と、オア（（ＪＲ）回路２１と、アンド（ＡＮＬ）
）回路２２と、比較器２０およびアンド回路２２の出力
信号を受け１割込制御回路１５を駆動する駆動回路２３
とを含んでいる。
テムは、第１図に示すシングルチップマイクロコンピュ
ータの他に、数値発生回路１７＋１８と、比較器１９ｔ
２０と、オア（（ＪＲ）回路２１と、アンド（ＡＮＬ）
）回路２２と、比較器２０およびアンド回路２２の出力
信号を受け１割込制御回路１５を駆動する駆動回路２３
とを含んでいる。
数値発生回路１７は境界アドレスａを発生する。
比較！１９は境界アドレスａとアドレスバス１０で転送
さｎるアクセスアドレスＣ°と比較し、アクセスアドレ
スＣが境界アドレスａ以下のとき、すなわちチップ内の
ＲＡＭ６指していることを検出するとアンド回路２２へ
ＲＡＭアクセス信号ｄとして１１＃の信号を送る。オア
回路２１は制御部１４から出力さｎるメモリリードある
いはメモリライトの動作信号ＩＶＩＲおよびＭ’Ｗが入
力さｎている。従ってＲ（ＪＭあるいはＲＡＭへのアク
セス（リードあるいはライト）動作が起きるとアンド回
路２２ヘメモリアクセス信号ｅとして′″ｌ”の信号を
送り出す。すなわちアンド回路２２はアクセスアドレス
Ｃが境界アドレスａ以下のときにｋＬＡＭアクセス表示
信表示信号力してＲＡＭへのアクセスを検出することに
なる。
さｎるアクセスアドレスＣ°と比較し、アクセスアドレ
スＣが境界アドレスａ以下のとき、すなわちチップ内の
ＲＡＭ６指していることを検出するとアンド回路２２へ
ＲＡＭアクセス信号ｄとして１１＃の信号を送る。オア
回路２１は制御部１４から出力さｎるメモリリードある
いはメモリライトの動作信号ＩＶＩＲおよびＭ’Ｗが入
力さｎている。従ってＲ（ＪＭあるいはＲＡＭへのアク
セス（リードあるいはライト）動作が起きるとアンド回
路２２ヘメモリアクセス信号ｅとして′″ｌ”の信号を
送り出す。すなわちアンド回路２２はアクセスアドレス
Ｃが境界アドレスａ以下のときにｋＬＡＭアクセス表示
信表示信号力してＲＡＭへのアクセスを検出することに
なる。
数値発生回路１８ｔｊ：境界アドレスｂを発生する。
比較器２０はこの境界アドレスｂとプログラムカウンタ
１６から出力さｎるプログラムアドレスｇとが入力さｎ
ており、その比較出力は現在実行中のプログラムがチッ
プ外にあるのか、チップ内にあるのかと表示している。
１６から出力さｎるプログラムアドレスｇとが入力さｎ
ており、その比較出力は現在実行中のプログラムがチッ
プ外にあるのか、チップ内にあるのかと表示している。
ここではチップ外のプログラムを実行中にチップ外プロ
グラム夷行信号りとして″ｌ＃の信号を出力する。チッ
プ内のプログラムを実行中にはこのチップ外プログラム
実行信号りは″＼”の信号となる。
グラム夷行信号りとして″ｌ＃の信号を出力する。チッ
プ内のプログラムを実行中にはこのチップ外プログラム
実行信号りは″＼”の信号となる。
−動画路２３は、アンド回路２２および比較器２０の出
力信号がともに＠ｌ＃、すなわち、 ＲＡＭアクセス表
示表示信号上びチップ外プログラム実行信号りがともに
供給さｎていると、駆動信号ｍ’に発生し５割込制御回
路１５で割込を生じさせる。
力信号がともに＠ｌ＃、すなわち、 ＲＡＭアクセス表
示表示信号上びチップ外プログラム実行信号りがともに
供給さｎていると、駆動信号ｍ’に発生し５割込制御回
路１５で割込を生じさせる。
以上のように１本発明によれば少量のノー−ドウエアを
チップ上に追加することにより、チップ内メモリへの不
当アクセスによるプログラムａｌｌｌ理の破壊を事前に
検出し、その不当アクセスの原因をチ、ツク可能なシン
グルチップマイクロコンピュータシステムが実現できる
。
チップ上に追加することにより、チップ内メモリへの不
当アクセスによるプログラムａｌｌｌ理の破壊を事前に
検出し、その不当アクセスの原因をチ、ツク可能なシン
グルチップマイクロコンピュータシステムが実現できる
。
本発明によるシングルチップマイクロコンピュータシス
テムはソフトウェアをマイクロコンピュータ内すなわち
チップ上に集積するいわゆるソフトウェアのオンチップ
化の傾向に対しソフトウェアの信頼性生産性向上の有力
な手段となる。
テムはソフトウェアをマイクロコンピュータ内すなわち
チップ上に集積するいわゆるソフトウェアのオンチップ
化の傾向に対しソフトウェアの信頼性生産性向上の有力
な手段となる。
本発明のシングルチップマイクロコンピュータシステム
は、ゾ／グルチ、プ上に不正アクセス検出手段を追加し
て集積することにより％タスクプログラムの実行中に制
御テーブルの書込読出が指示さ１′Ｌ九ときに不正アク
セスとして検出して割込を発生できるため、制御テーブ
ルの破壊を防止できるという効、来がある。
は、ゾ／グルチ、プ上に不正アクセス検出手段を追加し
て集積することにより％タスクプログラムの実行中に制
御テーブルの書込読出が指示さ１′Ｌ九ときに不正アク
セスとして検出して割込を発生できるため、制御テーブ
ルの破壊を防止できるという効、来がある。
第１図は従来の一例を示すブロック図、第２図は第１図
に示す各種メモリのアドレス空間を説明する友めの説明
図、第３図は本発明の一実施例を示すブロック図である
。 １．１′・・・・・・チップ、２・・・・・・メモリア
ドレス発生部、３・・・・・・プログラムメモ１ハ ４
・・・パ・デ、−タメ干り、５・・・・・・演算制御部
、６・・・・・・入出力制御部％ ７９８・・・・・・
バッファ、９・・・・・・外部メモリ、１０・・・・・
・アドレスバス、１１・・・・・・データバス％ １２
・・・・・・外部アドレスバス、１３・・・・・・外部
データバス、１４・・・・・・制御部、１５・・・・・
・割込制御回路、１６・・・・・・プログラムカウンタ
、１７＋１８・・・・・・ａ＠発生回路。 １９＋２０・・・・・・比較器、２（・・・・・オア回
路、２２・・・・・・アンド回路、２３・・団・駆動口
Ｍ。 ａ＋ｂ・・・・・・境界アドレス、Ｃ・・・・・・アク
セスアドレス、ｄ・・・・・・ＲＡＭアクセス信号、ｅ
・・・・・・メモリアクセス信号、ｆ・・・・・・ＲＡ
Ｍアクセス表示信号。 ｇ・・・・・・プログラムアドレス、ｈ・・川・チップ
外プログラム夾行信号％ｍ・・・・・・駆動信号。 、１／閉 Ａ番地 閉
に示す各種メモリのアドレス空間を説明する友めの説明
図、第３図は本発明の一実施例を示すブロック図である
。 １．１′・・・・・・チップ、２・・・・・・メモリア
ドレス発生部、３・・・・・・プログラムメモ１ハ ４
・・・パ・デ、−タメ干り、５・・・・・・演算制御部
、６・・・・・・入出力制御部％ ７９８・・・・・・
バッファ、９・・・・・・外部メモリ、１０・・・・・
・アドレスバス、１１・・・・・・データバス％ １２
・・・・・・外部アドレスバス、１３・・・・・・外部
データバス、１４・・・・・・制御部、１５・・・・・
・割込制御回路、１６・・・・・・プログラムカウンタ
、１７＋１８・・・・・・ａ＠発生回路。 １９＋２０・・・・・・比較器、２（・・・・・オア回
路、２２・・・・・・アンド回路、２３・・団・駆動口
Ｍ。 ａ＋ｂ・・・・・・境界アドレス、Ｃ・・・・・・アク
セスアドレス、ｄ・・・・・・ＲＡＭアクセス信号、ｅ
・・・・・・メモリアクセス信号、ｆ・・・・・・ＲＡ
Ｍアクセス表示信号。 ｇ・・・・・・プログラムアドレス、ｈ・・川・チップ
外プログラム夾行信号％ｍ・・・・・・駆動信号。 、１／閉 Ａ番地 閉
Claims (1)
- 【特許請求の範囲】 タスクプログラムを記憶する外部メそりと；１個のチッ
プ上に構成されオペレーティングシステム金記憶するプ
ログラムメモリと、前記オペレーティングシステムで使
用する制御テーブルを記憶するデータメモリと、前記オ
ペレーティングシステムおよび前記タスクプログ２ムを
読み出すためのプログラムアドレスを格納するプログラ
ムカウンタと、データバスを介して供給さｎる読み出し
た前記オペレーティングシステムおよび前記制御テーブ
ルおよびタスクプログラムにもとづいて発生したアクセ
スアドレスをアドレスバスを介して前記プログラムカウ
ンタおよびデータメモリおよび外部メモリに供給するメ
モリアドレス発生部と。 前記プログラムアドレスが前記タスクプログラムのアド
レスを指示し前記アクセスアドレスが前記制御テーブル
のアドレスを指示しているときに割込制御回路を駆動す
るための駆動信号を出力する不正アクセス検出手段とか
らなる７ングルチ、１マイクロコンピユータと；を含む
ことを特徴とするシングルチップマイクロコンピュータ
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56208772A JPS58109957A (ja) | 1981-12-23 | 1981-12-23 | シングルチツプマイクロコンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56208772A JPS58109957A (ja) | 1981-12-23 | 1981-12-23 | シングルチツプマイクロコンピユ−タシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58109957A true JPS58109957A (ja) | 1983-06-30 |
| JPS6346466B2 JPS6346466B2 (ja) | 1988-09-14 |
Family
ID=16561833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56208772A Granted JPS58109957A (ja) | 1981-12-23 | 1981-12-23 | シングルチツプマイクロコンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58109957A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068441A (ja) * | 1983-09-22 | 1985-04-19 | Fujitsu Ltd | ワンチツプ・マイクロ・コンピユ−タ |
| JPS6459542A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Single chip microcomputer |
| JPH0196747A (ja) * | 1987-10-09 | 1989-04-14 | Hitachi Ltd | データ処理装置 |
| JPH0314052A (ja) * | 1989-06-12 | 1991-01-22 | Toshiba Corp | 携帯可能媒体 |
| JP2002014737A (ja) * | 2000-06-29 | 2002-01-18 | Fujitsu Ltd | 処理装置、集積回路、および集積回路パッケージ |
-
1981
- 1981-12-23 JP JP56208772A patent/JPS58109957A/ja active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068441A (ja) * | 1983-09-22 | 1985-04-19 | Fujitsu Ltd | ワンチツプ・マイクロ・コンピユ−タ |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6346466B2 (ja) | 1988-09-14 |
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