JPH1064956A - フェースダウンボンディング半導体装置 - Google Patents

フェースダウンボンディング半導体装置

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JPH1064956A
JPH1064956A JP21892996A JP21892996A JPH1064956A JP H1064956 A JPH1064956 A JP H1064956A JP 21892996 A JP21892996 A JP 21892996A JP 21892996 A JP21892996 A JP 21892996A JP H1064956 A JPH1064956 A JP H1064956A
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JP
Japan
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substrate
pillar
wiring
semiconductor
semiconductor device
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Pending
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JP21892996A
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English (en)
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Tatsuya Hirose
達哉 廣瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 高周波半導体ＩＣチップを誘電体回路基板上
にフェースダウンボンディングして形成する高周波半導
体装置に関し、フェースダウンボンディングでき、十分
な支持力を与え、かつ特性の低下を防止することのでき
るフェースダウンボンディング半導体装置を提供する。 【解決手段】 表面に接続端子を有する半導体電気回路
を形成した半導体基板と、前記半導体基板表面の接続端
子上に配置され、導電体で形成された配線用ピラーと、
前記半導体基板表面の接続端子以外の位置に配置され、
前記配線用ピラーとほぼ等しい高さを有する支持用ピラ
ーとを有するフェースダウンボンディング半導体装置が
提供される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高周波半導体装置
に関し、特に高周波半導体ＩＣチップを誘電体回路基上
にフェースダウンボンディングして形成する高周波半導
体装置に関する。
【０００２】
【従来の技術】マイクロ波、ミリ波等の高周波帯域で用
いられる半導体集積回路装置としてモノリシックマイク
ロ波集積回路（ＭＭＩＣ）が知られている。送信、受信
等においては、高い周波数を用いることが望まれるが、
信号処理等においては、さほど高い周波数で作動しなく
てもよい場合も多い。そこで、特に高い周波数で動作す
る回路単位をそれぞれＩＣチップ化し、回路基板上にボ
ンディングする方法が採用される。ＭＭＩＣは、多くは
このようなＩＣチップとして作成される。
【０００３】半導体中のキャリアの移動度は、半導体材
料によって制限される。半導体装置として最もよく用い
られるＳｉ中のキャリア移動度は、一般にＧａＡｓ、Ｉ
ｎＰ等の化合物半導体中のキャリア移動度より低い。し
たがって、高周波用ＩＣを作成する材料としては、Ｓｉ
より化合物半導体が適している。化合物半導体は半絶縁
性領域を形成できる点でも高周波回路に適している。化
合物半導体の基板を用いると接合容量の極めて低い半導
体装置を作成できる。そこで多くのＭＭＩＣは非常に高
価である化合物半導体チップ中に形成される。
【０００４】ミリ波帯の回路として、たとえば７７ＧＨ
ｚのレーダ装置がある。全回路を化合物半導体基板上に
形成すると、送受信アンテナの占有面積が大きく、非常
に高価な装置になってしまう。安価でかつ高性能のレー
ダ装置を実現するためには、安価な材料の基板上にアン
テナを形成し、この基板上に化合物半導体で作製したＭ
ＭＩＣを接続することが望ましい。
【０００５】しかし、線路を形成した誘電体基板上にＭ
ＭＩＣを接続するにも問題がある。最も簡単な方法は、
誘電体基板上にＭＭＩＣの基板裏面を接着し、ＭＭＩＣ
上の接続端子と誘電体基板上の線路とを何らかの接続手
段で接続することであろう。しかし、この接続手段がイ
ンダクタンスを持つと高周波電流は流れにくくなる。し
たがって細長い接続手段を用いるのは好ましくない。
【０００６】より好ましい方法は、ＭＭＩＣを裏返しに
し、回路面を下にして誘電体基板にフェースダウンボン
ディングすることである。接続手段を短くすることがで
き、インダクタンスを小さくすることができる。回路の
電気的接続は、ＭＭＩＣと誘電体基板上の線路との間に
バンプ、ピラー、金属板等を配置して実現することがで
きる。
【０００７】高周波で動作する回路にとって、回路の付
随する浮遊容量も大きな問題となる。線路が周辺の導体
との間にキャパシタンスを形成すると、リーク電流が流
れてしまう。したがって、分離領域はなるべく誘電率の
低い媒体で形成することが好ましい。最も誘電率の低い
媒体は空気等のガスないし真空である。ＭＭＩＣのフェ
ースダウンボンディングは、この点でも高性能を実現で
きる可能性が高い。
【０００８】しかし、ＭＭＩＣをバンプ、ピラーあるい
は金属板のみで支持すると、十分高い支持力を与えるこ
とが困難である。振動や軽い衝撃によってＭＭＩＣが誘
電体基板から剥離してしまう。
【０００９】この点を解決するため、フェースダウンボ
ンディングしたＭＭＩＣと誘電体基板との間に補強用の
樹脂を充填する方法が提案されている。たとえば、光硬
化型樹脂を充填し、誘電体基板を透過する光を用いて光
硬化型樹脂を硬化させる。このような構成によれば、Ｍ
ＭＩＣを十分な支持力で保持することができる。
【００１０】
【発明が解決しようとする課題】フェースダウンボンデ
ィングしたＭＭＩＣと、ＭＭＩＣを支持する誘電体基板
との間に補強用樹脂を充填すると、支持力は確実なもの
となるが、ＭＭＩＣの特性が低下してしまう。
【００１１】本発明の目的は、フェースダウンボンディ
ングでき、十分な支持力を与え、かつ特性の低下を防止
することのできるフェースダウンボンディング半導体装
置を提供することである。
【００１２】本発明の他の目的は、フェースダウンボン
ディングでき、十分な支持力を与え、かつ特性の低下を
防止することのできるフェースダウンボンディング半導
体装置の製造方法を提供することである。
【００１３】
【課題を解決するための手段】本発明の一観点によれ
ば、表面に接続端子を有する半導体電気・電子回路を形
成した半導体基板と、前記半導体基板表面の接続端子上
に配置され、導電体で形成された配線用ピラーと、前記
半導体基板表面の接続端子以外の位置に配置され、前記
配線用ピラーとほぼ等しい高さを有する支持用ピラーと
を有するフェースダウンボンディング半導体装置が提供
される。
【００１４】配線用ピラーと共に支持用ピラーを用いる
ことにより、フェースダウンボンディングされる半導体
装置の支持力を強化することができる。かつ、ピラーの
配置により、ピラーの位置で補強用材料をせき止めるこ
とができる。
【００１５】本発明の他の観点によれば、絶縁表面上に
配線の形成された第１の基板と、前記配線と対向する面
に接続端子を有する半導体電気・電子回路が形成され
た、半導体表面を有する第２の基板と、前記第１と第２
の基板間に空間を画定するピラーであって、前記配線と
前記接続端子を接続する配線用ピラーと、前記第１およ
び第２の基板を接続する支持用ピラーとを含む複数のピ
ラーと、前記第２の基板の半導体表面と逆側の面を覆
い、前記空間を封止して前記第１の基板に達する補強材
料体とを有するフェースダウンボンディング半導体装置
が提供される。
【００１６】本発明のさらに他の観点によれば、絶縁表
面上に配線の形成された第１の基板と、接続端子を有す
る半導体電気・電子回路を表面上に形成した、半導体表
面を有する第２の基板とを準備する工程と、前記第１の
基板の絶縁表面と前記第２の基板の半導体表面とが対向
するように配置し、前記配線と前記接続端子とを配線用
ピラーで接続し、前記絶縁表面と前記半導体表面とを支
持用ピラーで接続するフェースダウンボンディング工程
と、前記半導体電気・電子回路上に空間を残し、前記第
１の基板と前記第２の基板とが対向する空間周辺の開口
部を補強材料で封止する封止工程とを有するフェースダ
ウンボンデング半導体装置の製造方法が提供される。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。
【００１８】図１（Ａ）は、本発明の実施例によるフェ
ースダウンボンディング半導体装置を示す。セラミック
ス、ガラスまたは半導体で形成された誘電体基板２の表
面には、化合物半導体基板に形成されたＭＭＩＣ１がピ
ラー３を介してフェースダウンボンディングされてい
る。なお、誘電体基板２が半導体で形成される場合は、
その表面に絶縁層１２を形成しておくことが好ましい。
【００１９】図１（Ｂ）に示すように、誘電体基板２の
表面には信号配線６、電源配線７等が形成され、これら
の配線に配線用ピラー３が接続されている。同時に、Ｍ
ＭＩＣ１の接続端子ではない位置に複数の支持用ピラー
４が配置され、これらの支持用ピラー４もＭＭＩＣ１と
誘電体基板２とを接続する。
【００２０】ＭＭＩＣ１の上面（電気・電子回路的には
裏面）を覆って補強材料８が塗布されている。補強材料
８は、ＭＭＩＣ１と誘電体基板２とが対向する空間１０
を取り囲み、誘電体基板２表面に達し、空間１０を封止
している。
【００２１】ここで、配線用ピラー３および支持用ピラ
ー４は、図１（Ｂ）に示すように、ＭＭＩＣの中央部を
取り囲むように、所定ピッチで配置されており、補強材
料８の樹脂が中に流れ込もうとした時にこの樹脂をせき
止める役割を果たす。
【００２２】図１（Ｃ）に示すように、補強材料８はピ
ラー３、４との間に一定の接触角を形成し、ピラー３、
４から内部に膨れ上がるような形でせき止められる。ピ
ラー３、４の間隔と、補強材料８の粘度は、補強材料８
がピラー３、４の間を流れず、ピラーによってせき止め
られるように選択する。なお、ピラー３、４の表面を処
理することにより、ピラー３、４と補強材料８との接触
角を調整することも有効である。
【００２３】ピラー配置と補強材料との組み合わせによ
り、どのようなせき止め効果が得られるかを予め調べて
おくことが好ましい。図７（Ａ）、（Ｂ）、（Ｃ）は、
テストエレメントによる補強材料の侵入長の特性測定を
示す。
【００２４】図７（Ｃ）は、テストエレメントの構成例
を示す。誘電体基板１００の上に、信号配線１０２が横
方向に延在する。信号配線１０２の上下には、幅の広い
接地導体１０１ａ、１０１ｂが配置されている。接地導
体１０１ａ、１０１ｂの外側領域には、２列の支持用ピ
ラー４が配置されている。なお、接地導体１０１ａ、１
０１ｂの上にも配線用ピラー３が複数個配置されてい
る。図１（Ｃ）に示すようなテスト用誘電体基板１００
の上に、他の誘電体基板を配置し、誘電体基板１００の
周囲からポリイミド等の補強材料を塗布する。
【００２５】なお、図７（Ｃ）の構成においては、上下
の辺から侵入する補強材料が支持用ピラー４によってど
のようにせき止められるかを測定する。
【００２６】誘電体基板１００の上に他の誘電体基板を
配置し、補強材料を塗布して補強材料が支持用ピラー４
からどのくらい内部に侵入するかを測定する。ここで、
支持用ピラー４の間隔をＤとし、補強材料の侵入長をｔ
とする。また、補強材料の粘度をＣｐとする。
【００２７】図７（Ａ）、（Ｂ）は、このような測定に
よって得られる特性を概略的に示すグラフである。図７
（Ａ）において、横軸は支持用ピラー４の間隔Ｄであ
り、縦軸は侵入長ｔである。図７（Ｂ）においては、横
軸が補強材料の粘度Ｃｐであり、縦軸が侵入長ｔであ
る。侵入長ｔは、
【００２８】
【数１】ｔ≒Ａ・ｅｘｐ（−ａ３・Ｃｐ）・〔ｅｘｐ
（ａ１・ｈ）−１〕・〔ｅｘｐ（ａ２・Ｄ）−１〕 で近似できる。ここで、ｈはピラーの高さであり、ａ
１、ａ２、ａ３、Ａは定数である。また、Ｃｐ、Ｈ、Ｄ
は、それぞれ正の数である。ピラーの間隔Ｄや補強材料
の粘度Ｃｐを変化させて複数の測定を行なうことによ
り、図７（Ａ）、（Ｂ）に示すような特性を得る。この
特性を、上述の式に当てはめ、定数ａ１、ａ２、ａ３、
Ａを得る。式の定数を得た後は、所望のピラー間隔Ｄま
たは補強材料の粘度Ｃｐが判れば、侵入長ｔを式から計
算することができる。たとえば、 Ａ＝２．１６×１０-6、 ａ１＝１０6 、 ａ２＝６．１５×１０4 、 ａ３＝１．０ である。このような特性の場合、ピラー高さｈ＝２０μ
ｍ、ピラー径φ＝４０μｍ、ピラー間隔Ｄ＝１５０μｍ
とすれば、用いる補強材料の粘度Ｃｐは２７程度でよい
ことが判る。
【００２９】なお、ピラー径としては、５μｍ以上、ピ
ラー高さとしては５μｍ以上を用いることが好ましい。
ピラーの材料は、たとえばＡｕとＳｎの合金等である。
【００３０】図１（Ｂ）の配置においては、電源配線７
に接続されるピラー３は、補強材料８に接している。し
かしながら、電源配線には高周波成分が流れないため、
ピラー３が誘電率の高い補強材料８に接することによる
悪影響は少ない。信号をやり取りするピラー３は、ＭＭ
ＩＣ１内部に配置され、補強材料８と接しないようにさ
れている。
【００３１】図１（Ａ）に示すように、ＭＭＩＣ１の電
気・電子回路１１は、補強材料８で封止された空間１０
に対向し、補強材料８とは接しない。
【００３２】このような構成によれば、配線用ピラー３
と共に支持用ピラー４を用いることにより、ピラーによ
るＭＭＩＣの支持力を強めることができ、かつＭＭＩＣ
の周囲を樹脂等の補強材料８で封止した場合に、補強材
料８がＭＭＩＣ１下部の封止空間１０内に入り込むこと
を防止することができる。補強材料８は、ピラー３、４
と共に、ＭＭＩＣ１を誘電体基板２に頑強に固定する。
したがって、ＭＭＩＣ１は振動や衝撃に対しても誘電体
基板２から脱離することが防止される。また、ＭＭＩＣ
１の電気・電子回路面を封止空間１０に露出させること
により、ＭＭＩＣ１の特性の低下を防止することができ
る。
【００３３】比較のため、図１（Ｄ）に従来技術による
ＭＭＩＣのフェースダウンボンディングの例を示す。Ｍ
ＭＩＣ５１は、ピラー５３を介し、誘電体基板５２にフ
ェースダウンボンディングされている。誘電体基板５２
の表面には、絶縁層６２が形成され、その表面に配線５
６が形成されている。
【００３４】ＭＭＩＣ５１と誘電体基板５２の間の空間
は補強材料５８によって充填されている。補強材料５８
は、ＭＭＩＣ５１下部の空間を充填すると共に、ＭＭＩ
Ｃ５１の側面も覆い、ＭＭＩＣ５１を誘電体基板５２に
頑強に固定する。
【００３５】本発明者の研究によれば、樹脂等の補強材
料５８がＭＭＩＣ５１の電気・電子回路６１表面に接し
ていると、補強材料５８からＭＭＩＣ５１にストレスが
印加され、回路特性が低下してしまう。また、空気もし
くは真空と比べ、補強材料５８の誘電率は高い。したが
って、この誘電率上昇によっても回路特性を低下する可
能性が高い。
【００３６】図１（Ａ）の構成とすることにより、ＭＭ
ＩＣ１の電気・電子回路１１に応力が印加されることを
防止することができ、かつ電気・電子回路１１下面を空
気または真空の媒体によって分離することができる。
【００３７】図２は、図１に示したＭＭＩＣを用いたマ
ルチチップモジュールの構成例を示す。このマルチチッ
プモジュールは、ミリ波帯レーダ装置を構成する。
【００３８】Ｓｉで形成された誘電体基板２０の表面上
に、化合物半導体基板上に形成されたＭＭＩＣである高
周波増幅器２１、ダウンコンバータ２２および局部発振
器２３がフェースダウンボンディングされている。これ
らのＭＭＩＣは、エポキシ樹脂等の補強材料２８によっ
て封止されている。なお、各ＭＭＩＣ下部には、補強材
料２８で封止された空間が残る。
【００３９】Ｓｉで形成された誘電体基板２０の表面に
は、シリコンプロセスによって形成された電源回路２４
および信号処理回路２５が配置されている。電源回路２
４、信号処理回路２５は、誘電体基板２０表面上に形成
された配線によって高周波増幅器２１、ダウンコンバー
タ２２、局部発振器２３に接続されている。
【００４０】なお、誘電体基板２０をガラスやセラミッ
ク等で形成し、その上にＳｉチップに形成した電源回路
２４、信号処理ユニット２５を取り付けてもよい。シリ
コンプロセスで形成したＩＣチップは、フェースダウン
ボンディングしてもよいが、回路面を上にして誘電体基
板２０上に接着してもよい。
【００４１】このマルチチップモジュールにおいて、高
周波動作する回路は高周波増幅器２１、ダウンコンバー
タ２２、局部発振器２３であり、電源回路２４、信号処
理ユニット２５の動作周波数はＭＭＩＣの動作周波数と
比べると格段に低い。このため、電源回路２４、信号処
理ユニット２５についての高周波対策はあまり必要では
ない。
【００４２】なお、化合物半導体で形成されたＭＭＩＣ
を例にとって説明したが、フェースダウンボンディング
する半導体装置は化合物半導体のＭＭＩＣに限らない。
たとえば、高周波動作するＳｉのＩＣチップを用いるこ
ともできる。Ｓｉの場合、半絶縁性基板を得ることは困
難である。Ｓｉ回路を回路単位毎に切断し、小単位とす
ることにより、基板を電気的に分離することが可能とな
る。このようなＳｉチップをフェースダウンボンディン
グすることにより、たとえば基板に流れる基板電流を低
減することが可能となる。
【００４３】図３（Ａ）〜（Ｃ）は、ピラーの形成方法
の例を示す。基板３０は、ＭＭＩＣ用の基板であって
も、誘電体基板の基板であってもよい。ガラス、セラミ
ック、半導体等で形成された基板３０の絶縁表面上に
は、ピラーの土台となる金属パッド３１が蒸着、スパッ
タリング等によって形成されている。基板３０の表面
に、ホトレジスト層３２を塗布し、露光現像することに
よってピラー形成用の開口Ｈを作成する。
【００４４】図３（Ｂ）に示すように、ホトレジストマ
スク３２を形成した基板３０をメッキ液３３に浸漬し、
電解メッキまたは無電解メッキを行う。ホトレジストマ
スク３２の開口に露出された金属パターン上に主メッキ
層３４が成長する。
【００４５】必要に応じ、主メッキ層３４を形成した
後、図３（Ｃ）に示すように、合金化等に適したパッド
層３５を形成する。パッド層３５は、連続したメッキで
行っても、スパッタリング等の他の方法で形成してもよ
い。その後、ホトレジストマスク３２は除去する。
【００４６】たとえば、基板がＧａＡｓ等の化合物半導
体の場合、パッド層３１、３５としてＧｅを用いること
ができる。電気的良導電体であることが好ましい主メッ
キ層３４は、たとえばＡｕで形成する。
【００４７】図３（Ｄ）、（Ｅ）は、メッキ層の断面形
状を制御する作成例を示す。図３（Ｄ）に示すように、
パッド３１の形成された基板３０上に３層のホトレジス
ト層３２ａ、３２ｂ、３２ｃを塗布する。ここで、たと
えば中間のホトレジスト層３２ｂが両側のホトレジスト
層３２ａ、３２ｃよりも高い感光度を示すように選択す
る。マスクＭを介してパッド３１上に開口を形成するよ
うに露光、現像を行う。
【００４８】図３（Ｅ）に示すように、中間のホトレジ
スト層３２ｂは両側のホトレジスト層３２ａ、３２ｃよ
りも高い感光性を有しているため、形成される開口Ｈは
中間のホトレジスト層３２ｂの位置でより大きな径を有
する。このようなレジストマスクを用い、メッキ工程を
行えば、高さ方向の中間部分が膨らんだピラーを作成す
ることができる。なお、複数のレジスト層を用い、それ
らの性質を調整することにより、他の形態の断面を有す
るピラーを作成することもできる。
【００４９】図４（Ａ）〜（Ｄ）は、基板上のピラー配
置の例を示す。図４（Ａ）において、基板３０の外周部
に二重のループＬ１、Ｌ２を画定し、このループに沿っ
てピラー３、４を配置する。外側のループＬ１上には、
支持用ピラー４を一定間隔で配置する。ピラー４の間隔
は、固定用の補強材料がピラー列４を通過して内部に入
り込まないように選択することが好ましい。
【００５０】たとえば、補強材料として粘度９００ｃｐ
のポリイミドを用いる場合、ピラーの間隔を３００μｍ
にする。このような補強材料の粘度とピラー間隔では、
補強材料はピラーによって安全にせき止められる。な
お、粘度とピラーとの間隔はこの例に限らない。
【００５１】たとえば、補強材料の粘度としては約２０
ｃｐを選択することができる。ピラーの間隔は、補強材
料の粘度に合わせて調整することが好ましい。内側のル
ープＬ２上には、信号配線や電源配線と接続するピラー
３を配置する。ピラー３が補強材料と接触しないように
するためには、外側のループＬ１上に配置されるピラー
４の間隔Ｄと、内側のピラー３と外側のピラー４との間
隔ｄを適当に選択することが好ましい。
【００５２】なお、図４（Ｂ）に示すように、信号配線
用ピラーと補強材料との接触をより確実に防止するため
には、三重のループＬ１、Ｌ２、Ｌ３上にピラーを配置
してもよい。外側の２つのループＬ１、Ｌ２には、支持
用ピラーを配置し、最も内側のループＬ３上に信号配線
用ピラーおよび電源配線用ピラーを配置する。電源配線
用ピラーは外側ループに配置してもよい。
【００５３】なお、信号配線用ピラーに積極的に補強材
料を接触させ、信号配線のインピーダンスを調整するこ
ともできる。
【００５４】図４（Ｃ）はこのような例を示す。外側ル
ープに配置されたピラー３に信号配線６が接続されてい
る。この場合、ピラー３の外側側面には補強材料が接触
し、その誘電率によってピラー３のインピーダンスを制
御する。
【００５５】なお、ループ上にピラーを配置する場合を
説明したが、ピラーの配置はこれらの例に限らない。
【００５６】図４（Ｄ）は、ピラーの配置の他の例を示
す。基板３０上に、全面を覆うようにピラー３６が配置
されている。ピラー３６は、好ましくは千鳥格子状に配
置される。このように多数のピラーを形成する場合、そ
のうちの任意のものを信号配線や電源配線用のピラーと
して利用することができる。
【００５７】ピラーは、全ピラーを一度にメッキによっ
て作成することもできるが、他の方法で構成してもよ
い。たとえば、予め作成したピラーを基板上に立てても
よい。このような場合、ピラーの材料も金属に限らず、
半導体、誘電体等で構成することもできる。
【００５８】ピラーと補強材料が接触する場合、ピラー
の補強材料阻止能力はその接触角にも依存する。
【００５９】図４（Ｅ）は、金属性ピラー３または４の
側面にＳｉＮ等の誘電体膜３７を形成した構成を示す。
誘電体膜は、金属と比べ、たとえばポリイミド、エポキ
シ等の補強材料に対し濡れ性が低く、より高い阻止能を
発揮する。金属性ピラーまたは誘電体膜を表面に形成し
たピラーの表面を、ＳＦ6 プラズマ等で処理し、表面を
フッ素化することもできる。フッ素化された表面は、さ
らにポリイミド等の補強材料に濡れにくくなる。
【００６０】ピラーは、なるべく基板に強固に固定され
ることが好ましい。基板とピラーとの結合を強める手段
として、合金化を用いることができる。
【００６１】図５（Ａ）〜（Ｃ）は、基板表面に合金化
層を形成する方法を示す。図５（Ａ）に示すように、半
絶縁性ＧａＡｓで形成された基板１の表面に、Ｇｅ層３
８を介してＡｕピラー３９を形成する。Ｇｅ層３８は、
たとえばスパッタリング等によって形成でき、Ａｕピラ
ー３９はたとえばメッキによって形成することができる
る。
【００６２】図５（Ｂ）に示すように、基板１を加熱す
ると、ＧａＡｓとＧｅとが合金化され、合金化層３８ａ
が形成される。このような合金化層は、ＧａＡｓの基板
１と強固に結合する。
【００６３】なお、ピラー３９が配線用ピラーの場合に
は、配線層の下にＧｅ層３８を直接ＧａＡｓ表面に接す
るように形成してもよい。ＧａＡｓとして半絶縁性基板
を用いれば、配線層の下に直接基板と接触する合金層が
形成されてもその影響による電気的特性の劣化はほとん
ど無視できる。支持用ピラーの場合には、基板と結合す
る合金層の形成による悪影響はほとんどない。
【００６４】図５（Ｃ）に示すように、ピラー３９を形
成したＧａＡｓ基板１を誘電体基板２の表面にフェース
ダウンボンディングする。なお、誘電体基板２の表面に
は、配線層４０が形成されている。配線層４０の表面
に、ピラー３９と合金化しやすい金属層４１を形成して
おくこともできる。このような構成とすれば、フェース
ダウンボンディング後金属層４１とピラー３９を合金化
し、ピラー３９と誘電体基板２との結合力を強めること
もできる。
【００６５】図６（Ａ）に示すように、誘電体基板２を
石英、ガラス等の透明材料で形成し、その上に配線層４
０を形成した場合、レーザ照射による合金化を行うこと
もできる。配線層４０は、ピラー３９の材料と合金化で
きる材料を選択する。ピラー３９を配線層４０に一旦接
合した後、誘電体基板２の表面を使用するレーザ光に対
して減衰率の大きなまたは高屈折率の誘電体膜４２で覆
う。たとえば、レジスト膜やＳｉＮ膜を用いることがで
きる。
【００６６】誘電体基板２の下側から、基板２を透過す
る波長のレーザ光４３を照射する。レーザ光４３は、誘
電体膜４２および配線層４０で吸収され、配線層４０を
加熱する。このため、配線層４０とピラー３９とが合金
化される。
【００６７】図６（Ｂ）は、ピラーと基板との結合力を
強める他の構成例を示す。誘電体基板２の表面に配線層
４０が形成され、その表面にメッシュ状の金属パターン
４４を形成する。このメッシュ状金属層４４の表面上に
ピラー３９を押し当て、さらに圧力を印加することによ
り、メッシュ状金属パターン４４はピラー３９にめり込
んで固定される。なお、配線層４０の上に形成する選択
的パターンの形状はメッシュに限らない。
【００６８】図８（Ａ）、（Ｂ）は、高周波増幅器を構
成するＭＭＩＣの構成例を示す。図８（Ａ）は半導体基
板の概略平面図であり、図８（Ｂ）はその等価回路であ
る。
【００６９】図８（Ａ）において、下辺の中央部に入力
端子Ｔｉが配置され、上辺の中央部に出力端子Ｔｏが配
置されている。また、右下のコーナにはドレイン電圧供
給端子Ｔｄが配置され、左上のコーナにはゲート電圧供
給端子Ｔｇが配置されている。ドレイン電圧、ゲート電
圧はＤＣ電圧である。
【００７０】入力端子Ｔｉから出力端子Ｔｏに向かう線
上には、ＤＣ成分カット用キャパシタＣ１、トランジス
タＱ１、ＤＣ成分カット用キャパシタＣ２、トランジス
タＱ２、ＤＣ成分カット用キャパシタＣ３が直列に接続
されている。キャパシタＣ１とトランジスタＱ１を結ぶ
線路上には、図８（Ｂ）で示すように、２つのインピー
ダンス素子から構成される整合回路Ｍが形成されてい
る。また、トランジスタＱ１のゲート端子には、ゲート
電圧供給端子Ｔｇからゲート電圧を供給するための配線
が形成されている。この配線上には、キャパシタＣ１
１、Ｃ１３、Ｃ１４が配置されている。トランジスタＱ
１のゲートからキャパシタＣ１１までの線路の長さは、
カットしたい周波数の波長の１／４に選択されている。
同様、キャパシタＣ１３、Ｃ１４までの線路の長さもそ
れぞれカットしたい周波数の波長の１／４、３／４、５
／４、…の長さに設定されている。
【００７１】他のトランジスタＱ２のゲート端子にも、
ゲート電圧供給端子Ｔｇからの電圧を供給する線路が形
成されている。トランジスタＱ２からλ／４の距離にキ
ャパシタＣ１２が配置され、Ｃ１２はキャパシタＣ１３
に線路によって接続されている。
【００７２】なお、トランジスタＱ１とトランジスタＱ
２の間にも整合回路Ｍが形成され、トランジスタＱ２と
キャパシタＣ３の間にも整合回路Ｍが形成されている。
これらの整合回路により、入力端子Ｔｉから出力端子Ｔ
ｏに至る線路はインピーダンス整合されている。
【００７３】ドレイン電圧供給端子Ｔｄからトランジス
タＱ１、Ｑ２にも、ゲート電圧供給端子からゲート電圧
を供給する構成と同様の構成の配線構造が形成されてい
る。すなわち、トランジスタＱ１、Ｑ２からの線路は、
キャパシタＣ２２、Ｃ２１に接続され、所定周波数成分
をカットした後、さらにキャパシタＣ２３、Ｃ２４を介
してドレイン電圧供給端子Ｔｄに接続されている。
【００７４】これらの回路素子が占める領域以外の領域
上には、広い接地導体Ｇ１〜Ｇ６が形成されている。こ
れらの接地導体は、互いに複数のエアーブリッジによっ
て電気的に接続されることが好ましい。接地導体Ｇ１〜
Ｇ６の表面には、そのほぼ全面にピラーが形成される。
また、入力端子Ｔｉ、出力端子Ｔｏ、ゲート電圧供給端
子Ｔｇ、ドレイン電圧供給端子Ｔｄの上にも、それぞれ
複数個のピラーが形成されている。
【００７５】端子上のピラーにより、信号や電源電圧を
供給すると共に、接地導体上の多数個のピラーにより、
接地導体Ｇ１〜Ｇ６をその上に配置する誘電体基板上の
低抵抗接地導体に低抵抗で接続する。この観点からは、
各線路の周囲になるべく多数個のピラーを配置すること
が好ましい。このような構成により、たとえば図２に示
すレーザ装置の高周波増幅器４４を構成することができ
る。
【００７６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００７７】
【発明の効果】以上説明したように、本発明によれば、
高周波動作半導体ＩＣチップを、支持基板上に強固にフ
ェースダウンボンディングすることができる。
【００７８】樹脂等の補強材料を用いても、高周波動作
半導体装置の特性の劣化を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施例によるフェースダウンボンディ
ング半導体装置を従来技術と比較して示す縦断面図、平
面図、概略横断面図である。
【図２】本発明の実施例によるマルチチップモジュール
の概略平面図である。
【図３】基板上にピラーを作成する工程を示す断面図で
ある。
【図４】ピラーの配置を示す平面図およびピラー表面の
処理を説明するための概略断面図である。
【図５】合金化工程を説明するための断面図である。
【図６】合金化工程および圧着による結合強度の向上を
行う工程を示す断面図である。
【図７】ピラーと補強材料の組み合わせに対する特性を
測定するための実験を説明する図である。
【図８】高周波増幅器の構成例を示す概略平面図および
等価回路図である。
【符号の説明】
１ ＭＭＩＣ ２ 誘電体基板 ３ 配線用ピラー ４ 支持用ピラー ６ 信号配線 ７ 電源配線 ８ 補強材料 １０ 封止空間 １１ 電気・電子回路 ２０ 誘電体基板 ２１ 高周波増幅器 ２２ ダウンコンバータ ２３ 局部発振器 ２４ 電源回路 ２５ 信号処理回路 ２８ 補強材料 ３０ 基板 ３１、３５ パッド部 ３２ ホトレジストマスク Ｈ 開口 ３３ メッキ液 ３４ メッキ層 ３７ 誘電体膜 ３８ Ｇｅ層 ３９ Ａｕピラー ４０ 配線層 ４１ 合金化材料層

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 表面に接続端子を有する半導体電気・電
    子回路を形成した半導体基板と、 前記半導体基板表面の接続端子上に配置され、導電体で
    形成された配線用ピラーと、 前記半導体基板表面の接続端子以外の位置に配置され、
    前記配線用ピラーとほぼ等しい高さを有する支持用ピラ
    ーとを有するフェースダウンボンディング半導体装置。
  2. 【請求項２】 さらに、前記配線用ピラーまたは支持用
    ピラーの少なくとも１つが前記半導体基板と接触する部
    分に、前記半導体基板と合金化された金属層を有する請
    求項１記載の半導体装置。
  3. 【請求項３】 前記配線用ピラーと前記支持用ピラーと
    が前記半導体基板の中央部を取り囲む複数のループに沿
    って配列されている請求項１または２記載の半導体装
    置。
  4. 【請求項４】 前記配線用ピラーが前記複数のループの
    うちの内側のループに沿って配置されている請求項３記
    載の半導体装置。
  5. 【請求項５】 前記配線用ピラーまたは支持用ピラーの
    少なくとも一部が中ぶくれの縦断面形状を有する請求項
    １記載の半導体装置。
  6. 【請求項６】 絶縁表面上に配線の形成された第１の基
    板と、 前記配線と対向する面に接続端子を有する半導体電気・
    電子回路が形成された、半導体表面を有する第２の基板
    と、 前記第１と第２の基板間に空間を画定するピラーであっ
    て、前記配線と前記接続端子を接続する配線用ピラー
    と、前記第１および第２の基板を接続する支持用ピラー
    とを含む複数のピラーと、 前記第２の基板の半導体表面と逆側の面を覆い、前記空
    間を封止して前記第１の基板に達する補強材料体とを有
    するフェースダウンボンディング半導体装置。
  7. 【請求項７】 前記複数のピラーの少なくとも１つと前
    記第１および第２の基板の一方との接続する部分に合金
    化された金属層を有する請求項６記載のフェースダウン
    ボンディング半導体装置。
  8. 【請求項８】 前記複数のピラーの少なくとも１つと前
    記第１および第２の基板の一方との接続する部分に、前
    記第１および第２の基板の一方と合金化された金属層を
    有する請求項７記載の半導体装置。
  9. 【請求項９】 前記複数のピラーの配置、および前記複
    数のピラーと前記補強材料の特性が、前記補強材料が前
    記複数のピラーでせき止められるように選択されている
    請求項６〜８のいずれかに記載の半導体装置。
  10. 【請求項１０】 前記空間は、前記第１および第２の基
    板および前記補強材料体により外気から気密封止されて
    いる請求項６〜９のいずれかに記載の半導体装置。
  11. 【請求項１１】 前記半導体電気・電子回路は、前記補
    強材料体に接触しない請求項６〜１０のいずれかに記載
    の半導体装置。
  12. 【請求項１２】 前記複数のピラーは、前記半導体電気
    ・電子回路を取り囲む複数のループに沿って配列されて
    いる請求項１１記載の半導体装置。
  13. 【請求項１３】 前記配線用ピラーが前記複数のループ
    のうちの内側のループに沿って配置されている請求項１
    ２記載の半導体装置。
  14. 【請求項１４】 前記配線用ピラーまたは支持用ピラー
    の少なくとも一部が中ぶくれの縦断面形状を有する請求
    項１２記載の半導体装置。
  15. 【請求項１５】 絶縁表面上に配線の形成された第１の
    基板と、接続端子を有する半導体電気・電子回路を表面
    上に形成した、半導体表面を有する第２の基板とを準備
    する工程と、 前記第１の基板の絶縁表面と前記第２の基板の半導体表
    面とが対向するように配置し、前記配線と前記接続端子
    とを配線用ピラーで接続し、前記絶縁表面と前記半導体
    表面とを支持用ピラーで接続するフェースダウンボンデ
    ィング工程と、 前記半導体電気・電子回路上に空間を残し、前記第１の
    基板と前記第２の基板とが対向する空間周辺の開口部を
    補強材料で封止する封止工程とを有するフェースダウン
    ボンデング半導体装置の製造方法。
  16. 【請求項１６】 前記フェースダウンボンディング工程
    が、前記第１または第２の基板上にピラーをメッキで形
    成するメッキ工程を含む請求項１５記載の半導体装置の
    製造方法。
  17. 【請求項１７】 前記メッキ工程が電解メッキ工程であ
    る請求項１６記載の半導体装置の製造方法。
  18. 【請求項１８】 前記メッキ工程が無電解メッキ工程で
    ある請求項１６記載の半導体装置の製造方法。
  19. 【請求項１９】 前記メッキ工程がレジストパターンを
    マスクとして用いる請求項１６記載の半導体装置の製造
    方法。
  20. 【請求項２０】 前記レジストパターンが中ぶくれの縦
    断面形状の開口を有する請求項１９記載の半導体装置の
    製造方法。
  21. 【請求項２１】 前記フェースダウンボンディング工程
    が前記第１または第２の基板と金属層との合金化工程を
    含む請求項１５記載の半導体装置の製造方法。
  22. 【請求項２２】 前記フェースダウンボンディング工程
    が前記ピラーと前記第１または第２の基板上の金属層と
    の合金化工程を含む請求項１５記載の半導体装置の製造
    方法。
  23. 【請求項２３】 前記合金化工程が、熱、放射線、レー
    ザ光、圧力の少なくとも１つを印加することを含む請求
    項２１または２２記載の半導体装置の製造方法。
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