JPH10270701A - Thin film transistor and its production - Google Patents
Thin film transistor and its productionInfo
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- JPH10270701A JPH10270701A JP7629897A JP7629897A JPH10270701A JP H10270701 A JPH10270701 A JP H10270701A JP 7629897 A JP7629897 A JP 7629897A JP 7629897 A JP7629897 A JP 7629897A JP H10270701 A JPH10270701 A JP H10270701A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は薄膜トランジスタお
よびその製法、さらに詳しくは、アクティブマトリクス
型液晶表示装置に使用される、半導体内電子移動度の向
上によりオン電流が向上された薄膜トランジスタおよび
その製法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to a thin film transistor used in an active matrix type liquid crystal display device and having improved on-current by improving electron mobility in a semiconductor and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】アクティブマトリクス型液晶表示装置に
使用されるスイッチング素子、いわゆる薄膜トランジス
タ（thin film transistor、以下、ＴＦＴという）はそ
れぞれの画素に電荷を蓄積させ、または画素に蓄積され
た電荷を掃き出させることにより、画素に印加される電
圧を調整し、画素電極と対向電極とのあいだに挟まれた
液晶の配向を変化させ、表示を行なわせる役目を担って
いる。アクティブマトリクス型液晶表示装置に使用され
るＴＦＴには、バックライト光によるＴＦＴ特性劣化防
止の観点からゲート電極が最下層に位置する逆スタガー
構造が多く採用されている。またＴＦＴに使用される半
導体層には、ＤＲＡＭなどのデバイスに使用されている
結晶シリコンと異なり、アモルファスシリコン（非晶質
シリコン）が使用されている。2. Description of the Related Art A switching element used in an active matrix type liquid crystal display device, a so-called thin film transistor (hereinafter, referred to as a TFT) accumulates electric charge in each pixel or sweeps out the electric charge stored in the pixel. By doing so, the voltage applied to the pixel is adjusted, the orientation of the liquid crystal sandwiched between the pixel electrode and the counter electrode is changed, and the display is performed. An inverted staggered structure in which a gate electrode is located at the lowermost layer is often used for a TFT used in an active matrix liquid crystal display device from the viewpoint of preventing TFT characteristics from being degraded by backlight. In addition, amorphous silicon (amorphous silicon) is used for a semiconductor layer used for a TFT, unlike crystalline silicon used for a device such as a DRAM.
【０００３】図７は従来技術の例としてのチャネルエッ
チ型ＴＦＴ（ＣＥ−ＴＦＴ）の断面構造説明図である。
図７において、１はゲート電極であり、２はゲート絶縁
膜であり、３はチャネル層であり、６はチャネル領域で
あり、２１は絶縁性基板である。FIG. 7 is an explanatory view of a cross-sectional structure of a channel-etch type TFT (CE-TFT) as an example of the prior art.
7, 1 is a gate electrode, 2 is a gate insulating film, 3 is a channel layer, 6 is a channel region, and 21 is an insulating substrate.
【０００４】従来のＣＥ−ＴＦＴの製法について、図を
用いて詳細に説明する。図８および図９は、従来のＣＥ
−ＴＦＴの工程断面説明図である。図８および図９にお
いて、４はｎ型半導体層であり、５ａはソース電極であ
り、５ｂはドレイン電極であり、７はパッシベーション
膜である。ソース電極５ａは、２層５１および５２から
なる構造を有するソース電極であり、ドレイン電極５ｂ
は、２層５３および５４からなる構造を有するドレイン
電極である。[0004] A conventional method of manufacturing a CE-TFT will be described in detail with reference to the drawings. 8 and 9 show conventional CEs.
FIG. 4 is a cross-sectional explanatory view of a TFT process. 8 and 9, 4 is an n-type semiconductor layer, 5a is a source electrode, 5b is a drain electrode, and 7 is a passivation film. The source electrode 5a is a source electrode having a structure including two layers 51 and 52, and is a drain electrode 5b.
Is a drain electrode having a structure composed of two layers 53 and 54.
【０００５】まず、ガラス基板上にスパッタ法によりゲ
ート電極１となるクロム膜を厚さ約３００ｎｍ堆積させ
る（図８の（ａ）参照）。つぎに、ゲート絶縁膜２とな
るシリコン窒化膜（ＳｉＮｘ）、チャネル層３となるア
モルファスシリコン層、ｎ型にドーピングされたｎ型半
導体層４であるアモルファスシリコン層をプラズマＣＶ
Ｄ（chemical vapor deposition）法により連続的に成
膜する。それぞれの層の膜厚としては、ゲート絶縁膜２
は３００〜４００ｎｍ、チャネル層３であるアモルファ
スシリコン層は２００〜４００ｎｍ、ｎ型半導体層４で
あるｎ型にドーピングされたアモルファスシリコン層は
５０〜１００ｎｍである（図８の（ｂ）参照）。つぎ
に、チャネル層３となるアモルファスシリコン層と、ｎ
型半導体層としてｎ型にドーピングされたアモルファス
シリコン層とをドライエッチ法を用いて島状にパターニ
ングする（図８の（ｃ）参照）。First, a chromium film serving as the gate electrode 1 is deposited to a thickness of about 300 nm on a glass substrate by sputtering (see FIG. 8A). Next, a silicon nitride film (SiNx) serving as a gate insulating film 2, an amorphous silicon layer serving as a channel layer 3, and an amorphous silicon layer serving as an n-type doped n-type semiconductor layer 4 are subjected to plasma CV.
A film is continuously formed by a D (chemical vapor deposition) method. As the thickness of each layer, the gate insulating film 2
Is 300 to 400 nm, the amorphous silicon layer as the channel layer 3 is 200 to 400 nm, and the n-type doped amorphous silicon layer as the n-type semiconductor layer 4 is 50 to 100 nm (see FIG. 8B). Next, an amorphous silicon layer serving as a channel layer 3 and n
An n-type doped amorphous silicon layer as a type semiconductor layer is patterned into an island shape using a dry etch method (see FIG. 8C).
【０００６】つぎに、ソース電極５ａおよびドレイン電
極５ｂを形成する。前述したように、ソース電極５ａお
よびドレイン電極５ｂは、いずれも２層構造（ソース電
極５ａは、５１および５２の２層構造、ドレイン電極５
ｂは５３、５４の２層構造）からなるので、まず、下層
の５１および５３としてクロム膜をスパッタ法により堆
積させ、つぎに上層の５２および５４としてアルミニウ
ム膜をスパッタ法により堆積させる。そののち、写真製
版によりパターニングし、不要部分として、堆積された
アルミニウム膜およびクロム膜のうち、チャネル領域６
に相当する部分の膜をエッチングにより除去する（図９
の（ｄ）参照）。Next, a source electrode 5a and a drain electrode 5b are formed. As described above, each of the source electrode 5a and the drain electrode 5b has a two-layer structure (the source electrode 5a has a two-layer structure of 51 and 52,
Since b has a two-layer structure of 53 and 54), first, a chromium film is deposited by sputtering as the lower layers 51 and 53, and then an aluminum film is deposited by sputtering as the upper layers 52 and 54. After that, patterning is performed by photolithography, and as unnecessary portions, the channel region 6 of the deposited aluminum film and chromium film is removed.
9 is removed by etching (FIG. 9).
(D)).
【０００７】つぎに、ソース電極およびドレイン電極の
あいだのｎ型アモルファスシリコン層を完全に除去する
ためにドライエッチ法によりエッチングを行う。このと
き、オーバーエッチングによりチャネル層としてのアモ
ルファスシリコン層の一部もエッチングされる。オーバ
ーエッチングの量としては厚さで５０〜１００ｎｍであ
る（図９の（ｅ）参照）。最後にパッシベーション膜７
を窒化シリコン膜により形成し、チャネルエッチ型ＴＦ
Ｔ（ＣＥ−ＴＦＴ）が作製される（図９の（ｆ）参
照）。Next, etching is performed by a dry etching method in order to completely remove the n-type amorphous silicon layer between the source electrode and the drain electrode. At this time, a part of the amorphous silicon layer as a channel layer is also etched by over-etching. The amount of over-etching is 50 to 100 nm in thickness (see FIG. 9E). Finally, passivation film 7
Is formed by a silicon nitride film, and a channel-etch type TF is formed.
T (CE-TFT) is manufactured (see (f) of FIG. 9).
【０００８】[0008]
【発明が解決しようとする課題】アクティブマトリクス
型液晶表示装置に関する製品化技術の流れには大画面
化、高精細化がある。これらの製品化技術の流れは、１
画素に対する選択時間の短縮化を意味している。そのた
めＴＦＴに対しては、より短時間での画素内へ電荷の蓄
積、掃出が要求される。この要求を満足させるためには
単位時間内にＴＦＴに流れる電流量を増加させる必要が
ある。電流が電子電流成分からなるとしたばあい、電流
量の目安となる導電率σは σ＝ｑｎμ（１／Ω・ｃｍ） （１） で表わされる。ここでｑは電子の電荷量１．６０２×１
０-19Ｃであり、ｎは立方センチメートルあたりの電子
密度であり、μは電子の移動度（ｃｍ2／Ｖ・ｓｅｃ）
（以下、単に移動度ともいう）である。（１）式より、
電流を増加させるためには電子密度ｎ、移動度μを大き
くする必要があることがわかる。このうち、移動度μ
は、基板やＴＦＴの内部で電流が流れる際、その基板や
ＴＦＴとして用いられている材料の結晶状態に強く依存
する。材料の結晶状態は製造プロセスから受ける影響に
も強く依存する。たとえばＤＲＡＭ（dynamic random a
ccessmemory）を作製するためには基板として結晶シリ
コンが使用され、またプロセスとして、不純物拡散温度
および膜シンター温度として６００℃以上という高温プ
ロセスが適用される。したがって、結晶シリコン中では
結晶の乱れが少なく、シリコン中の電子の走行を考える
と散乱などによる移動障害は小さいので移動度は大き
い。この結果、結晶シリコンにおける基板内部の電子移
動度としては約１４００ｃｍ2／Ｖ・ｓｅｃの高移動度
がえられる。The flow of the technology for commercializing the active matrix type liquid crystal display device has a large screen and a high definition. The flow of these commercialization technologies is 1
This means that the selection time for a pixel is reduced. Therefore, it is necessary for the TFT to accumulate and discharge charges in the pixel in a shorter time. In order to satisfy this requirement, it is necessary to increase the amount of current flowing through the TFT within a unit time. Assuming that the current is composed of the electron current component, the conductivity σ, which is a measure of the amount of current, is represented by σ = qnμ (1 / Ω · cm) (1) Here, q is the electron charge amount 1.602 × 1.
0 -19 C, n is the electron density per cubic centimeter, and μ is the electron mobility (cm 2 / V · sec)
(Hereinafter simply referred to as mobility). From equation (1),
It can be seen that it is necessary to increase the electron density n and the mobility μ in order to increase the current. Among them, the mobility μ
Depends strongly on the crystalline state of the material used for the substrate or TFT when a current flows inside the substrate or TFT. The crystalline state of a material also depends strongly on the effects of the manufacturing process. For example, DRAM (dynamic random a
Crystal silicon is used as a substrate in order to manufacture a ccess memory, and a high temperature process of 600 ° C. or more is applied as an impurity diffusion temperature and a film sinter temperature as a process. Therefore, crystal disorder is small in crystalline silicon, and when mobility of electrons in silicon is considered, the mobility is large because the movement obstacle due to scattering or the like is small. As a result, a high mobility of about 1400 cm 2 / V · sec is obtained as the electron mobility inside the substrate in crystalline silicon.
【０００９】一方、アクティブマトリクス型液晶表示装
置に使用されるＴＦＴはガラス基板上に作製され、適用
されるプロセスもガラス基板の融点に制限されるのでＣ
ＶＤ法による成膜も４００℃以下という低温プロセスを
用いざるをえない。この理由により、ガラス基板上に成
膜される半導体層はアモルファスシリコン（非晶質シリ
コン）の状態である。この結果、走行電子は、原子の配
列乱れ、電子の局在準位などにより散乱、トラップ（捕
獲）されるために大きな移動度をうることは困難とな
る。On the other hand, the TFT used for the active matrix type liquid crystal display device is manufactured on a glass substrate, and the process to be applied is limited to the melting point of the glass substrate.
For the film formation by the VD method, a low-temperature process of 400 ° C. or less must be used. For this reason, the semiconductor layer formed on the glass substrate is in the state of amorphous silicon (amorphous silicon). As a result, the traveling electrons are scattered and trapped (trapped) by the disorder of the arrangement of the atoms and the localized levels of the electrons, so that it is difficult to obtain a large mobility.
【００１０】したがって、アモルファスシリコンの基板
内部での電子移動度は約１０ｃｍ2／Ｖ・ｓｅｃという
非常に小さい値となる。ただし、アモルファスシリコン
の内部での移動度は成膜条件により変動しやすく、また
ＴＦＴ特性パラメーターの一つであるしきい値電圧（Ｖ
th）とも関係している。しきい値電圧（Ｖth）とは、あ
るドレイン電圧を印加した状態でゲート電圧を上げた際
に電流が流れるが、この電流が流れたときのゲート電圧
をいう。従来技術においては、電流量を増加させて移動
度を上昇させることのできる成膜プロセスをＴＦＴの作
製に適用する際、しきい値電圧が変動するという問題が
あった。さらに、移動度向上のために局在準位を少なく
することは、しきい値電圧を低下させ、とくにバックチ
ャネル側のしきい値電圧を低下させるので、電流が流
れ、オフ電流が増加するという問題があった。Therefore, the electron mobility of the amorphous silicon inside the substrate has a very small value of about 10 cm 2 / V · sec. However, the mobility inside the amorphous silicon tends to fluctuate depending on the film formation conditions, and the threshold voltage (V
th). The threshold voltage (Vth) refers to a gate voltage when a current flows when a gate voltage is increased while a certain drain voltage is applied. In the related art, when a film forming process capable of increasing the mobility by increasing the amount of current is applied to the manufacture of a TFT, there is a problem that a threshold voltage fluctuates. Further, reducing the localization level for improving mobility lowers the threshold voltage, particularly the threshold voltage on the back channel side, so that current flows and off-state current increases. There was a problem.
【００１１】本発明は、この問題に対して、最大移動度
がえられる成膜プロセスを適用してＴＦＴを製造でき、
かつ、しきい値電圧が成膜プロセスに影響されないＴＦ
Ｔの構造および製法を提供することを課題とする。According to the present invention, a TFT can be manufactured by applying a film forming process capable of obtaining the maximum mobility with respect to this problem.
TF whose threshold voltage is not affected by the film forming process
It is an object to provide a structure and a manufacturing method of T.
【００１２】[0012]
【課題を解決するための手段】前述の問題を解決するた
めに本発明では半導体層の形成において成膜条件の異な
る半導体層を複数層成膜化し、ゲート絶縁膜に接する半
導体層の電子の局在準位密度（以下、単に局在準位密度
ともいう）とバックチャネル側近傍の半導体層の局在準
位密度を異ならせることが特徴であり、これにより所望
のしきい値電圧Ｖthをえながら、移動度を向上させ、良
好な電圧−電流特性を持つＴＦＴをうることができる。According to the present invention, in order to solve the above-mentioned problems, in forming a semiconductor layer, a plurality of semiconductor layers having different film forming conditions are formed, and an electron station of the semiconductor layer in contact with the gate insulating film is formed. It is characterized in that the localized level density (hereinafter, also simply referred to as the localized level density) is made different from the localized level density of the semiconductor layer near the back channel side, thereby obtaining a desired threshold voltage Vth. However, mobility can be improved and a TFT having good voltage-current characteristics can be obtained.
【００１３】本発明の適用により電子が走行するゲート
絶縁膜近傍の半導体層中には局在準位が少ないので、電
子の局在準位によるトラップ（捕獲）が少なくなり、高
い移動度がえられる。また、バックチャネル側半導体層
には局在準位が多い半導体層を適用することによりバッ
クチャネル側の寄生ＴＦＴのしきい値電圧が高くなるの
で、オフ電流の増加などのＴＦＴ特性劣化現象は見られ
ない。これにより移動度の向上による電流−電圧特性が
改善され、しきい値電圧やオフ特性に影響を与えること
なく、ＴＦＴの電流量を増加させることが可能となり、
大画面化、高精細化されたアクティブマトリクス液晶表
示装置に有効なＴＦＴをうることが可能である。According to the present invention, since the localized level is small in the semiconductor layer near the gate insulating film in which electrons travel, the number of traps due to the localized level of electrons is reduced, and high mobility is obtained. Can be In addition, since a threshold voltage of a parasitic TFT on the back channel is increased by applying a semiconductor layer having many localized levels to the semiconductor layer on the back channel side, deterioration in TFT characteristics such as an increase in off-state current is not observed. I can't. As a result, the current-voltage characteristics due to the improvement in the mobility are improved, and the current amount of the TFT can be increased without affecting the threshold voltage and the off characteristics.
A TFT effective for an active matrix liquid crystal display device having a large screen and a high definition can be obtained.
【００１４】本発明にかかわる薄膜トランジスタは、絶
縁性基板と、該絶縁性基板上に形成されたゲート電極と
なる第１の導電膜と、該第１の導電膜上に形成されたゲ
ート絶縁膜となる第１の絶縁膜と、該第１の絶縁膜上に
形成されたノンドープ半導体層と、該ノンドープ半導体
層のソース領域およびドレイン領域に形成されたｎ型半
導体層と、該ｎ型半導体層上に形成されたソース電極お
よびドレイン電極となる第２の導電膜とを有してなる薄
膜トランジスタであって、前記ノンドープ半導体層が成
膜条件の異なる多層膜からなる。A thin film transistor according to the present invention comprises an insulating substrate, a first conductive film serving as a gate electrode formed on the insulating substrate, and a gate insulating film formed on the first conductive film. A first insulating film, a non-doped semiconductor layer formed on the first insulating film, an n-type semiconductor layer formed on a source region and a drain region of the non-doped semiconductor layer, and a And a second conductive film serving as a source electrode and a drain electrode formed on the thin film transistor, wherein the non-doped semiconductor layer is a multilayer film having different film forming conditions.
【００１５】本発明にかかわる他の薄膜トランジスタ
は、絶縁性基板と、該絶縁性基板上に形成されたゲート
電極となる第１の導電膜と、該第１の導電膜上に形成さ
れたゲート絶縁膜となる第１の絶縁膜と、該第１の絶縁
膜上に形成されたノンドープ半導体層と、該ノンドープ
半導体層上のソース領域およびドレイン領域に形成され
たｎ型半導体層と、該ｎ型半導体層上に形成されたソー
ス電極およびドレイン電極となる第２の導電膜とを有し
てなる薄膜トランジスタであって、前記ノンドープ半導
体層が２層構造であり、かつ、前記ゲート絶縁膜に接す
る側のノンドープ半導体層中の局在準位密度が、前記ゲ
ート絶縁膜に接しない側のノンドープ半導体層中の局在
準位密度よりも低い薄膜トランジスタである。Another thin film transistor according to the present invention comprises an insulating substrate, a first conductive film formed on the insulating substrate and serving as a gate electrode, and a gate insulating film formed on the first conductive film. A first insulating film serving as a film, a non-doped semiconductor layer formed on the first insulating film, an n-type semiconductor layer formed in a source region and a drain region on the non-doped semiconductor layer; A thin film transistor including a second conductive film serving as a source electrode and a drain electrode formed over a semiconductor layer, wherein the non-doped semiconductor layer has a two-layer structure and is in contact with the gate insulating film. Wherein the localized state density in the non-doped semiconductor layer is lower than the localized state density in the non-doped semiconductor layer not in contact with the gate insulating film.
【００１６】本発明にかかわるさらに他の薄膜トランジ
スタは、絶縁性基板と、該絶縁性基板上に形成されたゲ
ート電極となる第１の導電膜と、該第１の導電膜上に形
成されたゲート絶縁膜となる第１の絶縁膜と、該第１の
絶縁膜上に形成されたノンドープ半導体層と、該ノンド
ープ半導体層上に形成された、パターニングされたエッ
チングストッパー膜となる第２の絶縁膜と、該エッチン
グストッパー膜上および前記ノンドープ半導体層上に形
成されたｎ型半導体層と、該ｎ型半導体層上に形成され
たソース電極およびドレイン電極となる第２の導電膜と
を有する薄膜トランジスタであって、前記ノンドープ半
導体層が成膜条件の異なる多層膜からなる。Still another thin film transistor according to the present invention comprises an insulating substrate, a first conductive film serving as a gate electrode formed on the insulating substrate, and a gate formed on the first conductive film. A first insulating film serving as an insulating film, a non-doped semiconductor layer formed on the first insulating film, and a second insulating film serving as a patterned etching stopper film formed on the non-doped semiconductor layer And an n-type semiconductor layer formed on the etching stopper film and the non-doped semiconductor layer, and a second conductive film serving as a source electrode and a drain electrode formed on the n-type semiconductor layer. In addition, the non-doped semiconductor layer is formed of a multilayer film having different film forming conditions.
【００１７】本発明にかかわるさらに他の薄膜トランジ
スタは、絶縁性基板と、該絶縁性基板上に形成されたゲ
ート電極となる第１の導電膜と、該第１の導電膜上に形
成されたゲート絶縁膜となる第１の絶縁膜と、該第１の
絶縁膜上に形成されたノンドープ半導体層と、該ノンド
ープ半導体層上にパターニングされたエッチングストッ
パー膜となる第２の絶縁膜と、該エッチングストッパー
膜上および前記ノンドープ半導体層上に形成されたｎ型
半導体層と、該ｎ型半導体層上に形成されたソース電極
およびドレイン電極となる第２の導電膜とを有する薄膜
トランジスタであって、前記ノンドープ半導体層が２層
構造であり、かつ、前記ゲート絶縁膜に接する側のノン
ドープ半導体層中の局在準位密度が前記ゲート絶縁膜に
接しない側のノンドープ半導体層中の局在準位密度より
も低い薄膜トランジスタである。Still another thin film transistor according to the present invention comprises an insulating substrate, a first conductive film serving as a gate electrode formed on the insulating substrate, and a gate formed on the first conductive film. A first insulating film to be an insulating film; a non-doped semiconductor layer formed on the first insulating film; a second insulating film to be an etching stopper film patterned on the non-doped semiconductor layer; A thin film transistor including an n-type semiconductor layer formed on a stopper film and the non-doped semiconductor layer, and a second conductive film serving as a source electrode and a drain electrode formed on the n-type semiconductor layer, The non-doped semiconductor layer has a two-layer structure, and the localized level density in the non-doped semiconductor layer on the side contacting the gate insulating film is higher than the non-doped semiconductor layer on the side not contacting the gate insulating film. A lower thin film transistor than local level density in-loop semiconductor layer.
【００１８】本発明にかかわる薄膜トランジスタの製法
は、前記絶縁性基板上に前記第１の導電膜を形成し、該
第１の導電膜上に前記第１の絶縁膜を形成し、該第１の
絶縁膜上に前記ノンドープ半導体層を形成し、該ノンド
ープ半導体層を形成する際に、前記ゲート絶縁膜に接す
る前記ノンドープ半導体層の形成条件と、バックチャネ
ル側に接するノンドープ半導体層の形成条件とを異なら
せかつ該ノンドープ半導体層中の局在準位密度を変化さ
せて該ノンドープ半導体層を形成し、該ノンドープ半導
体層中のソース領域およびドレイン領域に前記ｎ型半導
体層を形成し、さらに、該ｎ型半導体層上に前記第２の
導電膜を形成する製法である。According to a method of manufacturing a thin film transistor according to the present invention, the first conductive film is formed on the insulating substrate, the first insulating film is formed on the first conductive film, and the first conductive film is formed on the first conductive film. Forming the non-doped semiconductor layer on an insulating film, when forming the non-doped semiconductor layer, the conditions for forming the non-doped semiconductor layer in contact with the gate insulating film and the conditions for forming the non-doped semiconductor layer in contact with the back channel side Forming the non-doped semiconductor layer by changing the local state density in the non-doped semiconductor layer and forming the n-type semiconductor layer in a source region and a drain region in the non-doped semiconductor layer; This is a method for forming the second conductive film on the n-type semiconductor layer.
【００１９】本発明にかかわる他の薄膜トランジスタの
製法は、前記絶縁性基板上に前記第１の導電膜を形成
し、該第１の導電膜上に前記第１の絶縁膜を形成し、該
第１の絶縁膜上に前記ノンドープ半導体層を形成し、該
ノンドープ半導体層の形成の際に、前記ゲート絶縁膜に
接するノンドープ半導体層の形成条件と、バックチャネ
ル側に接するノンドープ半導体層の形成条件とを異なら
せかつ該ノンドープ半導体層中の局在準位密度を変化さ
せて該ノンドープ半導体層を形成し、該ノンドープ半導
体層上に前記第２の絶縁膜を形成したのちパターニング
して前記エッチングストッパー膜を形成し、該エッチン
グストッパー膜上および前記ノンドープ半導体層上に前
記ｎ型半導体層を形成し、さらに、該ｎ型半導体層上に
前記第２の導電膜を形成する製法である。According to another method of manufacturing a thin film transistor according to the present invention, the first conductive film is formed on the insulating substrate, and the first insulating film is formed on the first conductive film. The non-doped semiconductor layer is formed on the first insulating film, and when the non-doped semiconductor layer is formed, the conditions for forming the non-doped semiconductor layer in contact with the gate insulating film, the conditions for forming the non-doped semiconductor layer in contact with the back channel side, and And the localized level density in the non-doped semiconductor layer is changed to form the non-doped semiconductor layer. After the second insulating film is formed on the non-doped semiconductor layer, the second insulating film is patterned and the etching stopper film is formed. Is formed, and the n-type semiconductor layer is formed on the etching stopper film and the non-doped semiconductor layer. Further, the second conductive film is formed on the n-type semiconductor layer. It is a recipe for growth.
【００２０】[0020]
【発明の実施の形態】以下、添付図面を用いて本発明の
実施の形態について詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the accompanying drawings.
【００２１】実施の形態１．図１は、本発明にかかわる
ＣＥ−ＴＦＴの説明図であり、図１の（ａ）は平面説明
図であり、図１の（ｂ）は図１の（ａ）のＡ−Ａ線での
断面構造を示した断面構造説明図である。図２および図
３は、図１に示した構造のＣＥ−ＴＦＴの作製方法を示
す工程断面説明図である。図１、図２および図３におい
て、１は第１の導電膜であるゲート電極であり、２は第
１の絶縁膜であるゲート絶縁膜であり、３はノンドープ
半導体層であるチャネル層であり、４はｎ型の不純物半
導体層としてｎ型に不純物ドーピングされた半導体層で
あるｎ型半導体層であり、５ａはソース電極であり、５
ｂはドレイン電極であり、５ａおよび５ｂは第２の導電
膜をパターニングによって形成するものであり、７は第
２の絶縁膜であるパッシベーション膜であり、２１は絶
縁性基板である。２層からなるチャネル層３は、ゲート
絶縁膜に接する側の局在準位密度の低い半導体層３ａ
と、ゲート絶縁膜に接しない側のノンドープ半導体層で
ある局在準位密度の高い半導体層３ｂとの２層によって
構成される。ソース電極５ａは、２層５１および５２か
らなる構造のソース電極であり、ドレイン電極５ｂは、
２層５３および５４からなる構造のドレイン電極であ
る。Embodiment 1 1A and 1B are explanatory diagrams of a CE-TFT according to the present invention. FIG. 1A is an explanatory plan view, and FIG. 1B is a diagram taken along line AA in FIG. FIG. 2 is a cross-sectional structure explanatory diagram showing a cross-sectional structure. 2 and 3 are process cross-sectional views showing a method for manufacturing a CE-TFT having the structure shown in FIG. 1, 2 and 3, reference numeral 1 denotes a gate electrode which is a first conductive film, 2 denotes a gate insulating film which is a first insulating film, and 3 denotes a channel layer which is a non-doped semiconductor layer. Reference numeral 4 denotes an n-type semiconductor layer which is a semiconductor layer doped with n-type impurities as an n-type impurity semiconductor layer; 5a denotes a source electrode;
b is a drain electrode, 5a and 5b are formed by patterning a second conductive film, 7 is a passivation film as a second insulating film, and 21 is an insulating substrate. The two-layer channel layer 3 is a semiconductor layer 3a having a low localized state density on the side in contact with the gate insulating film.
And a semiconductor layer 3b having a high localized state density, which is a non-doped semiconductor layer on the side not in contact with the gate insulating film. The source electrode 5a is a source electrode having a structure including two layers 51 and 52, and the drain electrode 5b is
This is a drain electrode having a structure including two layers 53 and 54.
【００２２】図１の（ｂ）に示す断面構造を有するＴＦ
Ｔの作製方法についてプロセスフローにしたがい、順に
図２の（ａ）〜（ｃ）および図３の（ｄ）〜（ｆ）を用
いて説明する。絶縁性基板２１としてのガラス基板上に
第１の導電膜として低抵抗かつ高融点の金属、たとえば
クロムなどからなる膜をスパッタ法により成膜する。つ
ぎに写真製版によりパターンを形成し、エッチングによ
りゲート電極１を形成する（図２の（ａ））。TF having a sectional structure shown in FIG.
The method of manufacturing T will be described in order with reference to FIGS. 2A to 2C and FIGS. 3D to 3F according to a process flow. A film made of a low-resistance and high-melting-point metal, such as chromium, is formed as a first conductive film on a glass substrate as the insulating substrate 21 by a sputtering method. Next, a pattern is formed by photolithography, and the gate electrode 1 is formed by etching (FIG. 2A).
【００２３】つぎに、ゲート絶縁膜２、チャネル層３と
なるイントリンシックなアモルファスシリコン（ｉ−ａ
−Ｓｉ：Ｈ）の層をプラズマＣＶＤ法により、順に連続
的に成膜する（図２の（ｂ））。このプラズマＣＶＤ法
によるイントリンシックなアモルファスシリコン層の成
膜においては、ゲート絶縁膜に接する側の半導体層とバ
ックチャネル側の半導体層の成膜条件を異ならせて成膜
し、局在準位密度の低い半導体層３ａおよび局在準位密
度の高い半導体層３ｂを形成する。ここで、バックチャ
ネルとは、チャネル層のうち、ゲート絶縁膜と接してお
らず、かつ、ソース電極およびドレイン電極とも接して
いない部分をいう。Next, intrinsic amorphous silicon (ia) which becomes the gate insulating film 2 and the channel layer 3 is used.
-Si: H) layers are sequentially and sequentially formed by a plasma CVD method (FIG. 2B). In the formation of an intrinsic amorphous silicon layer by the plasma CVD method, the semiconductor layer on the side in contact with the gate insulating film and the semiconductor layer on the back channel side are formed under different conditions, and the localized state density is increased. And a semiconductor layer 3b having a high localized state density. Here, the back channel refers to a portion of the channel layer which is not in contact with the gate insulating film and is not in contact with the source electrode and the drain electrode.
【００２４】成膜条件を異ならせる方法としては成膜パ
ラメータであるＳｉＨ4（シラン）とＨ2（水素）の流量
比、成膜圧力、およびｒｆ ｐｏｗｅｒを変化させる必
要がある。たとえばＳｉＨ4／Ｈ2流量比が１、成膜圧力
が１ｍｂａｒ、ｒｆ ｐｏｗｅｒが３０Ｗとしたとき
は、成膜速度としては１００Å／ｍｉｎとなる。局在準
位密度の高低は、ダングリングボンド数の大小に対応し
ているので、成膜後に、ＥＳＲ(electron spin resonan
ce)法でダングリングボンド数の測定を行うと約１．５
×１０16／ｃｍ3という結果がえられる。また、ＳｉＨ4
／Ｈ2流量比が１／３、成膜圧力が２ｍｂａｒ、ｒｆ
ｐｏｗｅｒが１２０Ｗとしたときは成膜速度としては４
００Å／ｍｉｎとなる。成膜後に、ＥＳＲ法により、ダ
ングリングボンド数の測定を行なうと約２．０×１０16
／ｃｍ3という結果がえられる。As a method of changing the film forming conditions, it is necessary to change film forming parameters such as a flow ratio of SiH 4 (silane) and H 2 (hydrogen), a film forming pressure, and rf power. For example, when the SiH 4 / H 2 flow ratio is 1, the film forming pressure is 1 mbar, and the rf power is 30 W, the film forming speed is 100 ° / min. Since the local level density corresponds to the number of dangling bonds, the ESR (electron spin resonance)
When the number of dangling bonds is measured by the ce) method, about 1.5
A result of × 10 16 / cm 3 is obtained. In addition, SiH 4
/ H 2 flow rate ratio is 1/3, film formation pressure is 2 mbar, rf
When the power is 120 W, the deposition rate is 4
00 ° / min. After the film formation, the number of dangling bonds is measured by the ESR method to be about 2.0 × 10 16
/ Cm 3 .
【００２５】このように成膜条件を異ならせることによ
って、局在準位密度が低く（ダングリングボンド数の小
さい）、かつ、成膜速度が小さいイントリンシックなア
モルファスシリコン層をゲート絶縁膜と接する側に局在
準位密度の低い半導体層３ａとして形成し、つぎに局在
準位密度が高く（ダングリングボンド数の大きい）、か
つ、成膜速度が大きいイントリンシックなアモルファス
シリコン層を局在準位密度の高い半導体層３ｂとして２
層目に形成する。このときの膜厚構成は、ゲート絶縁膜
は４００ｎｍであり、イントリンシックなアモルファス
シリコン層は１００ｎｍ程度である。さらに、イントリ
ンシックなアモルファスシリコン層の膜厚に関しては、
電子が走行するチャネル領域のみを局在準位密度が低く
高移動度がえられる膜にすればよいので、局在準位密度
の低い層と高い層との膜厚比は、たとえば局在準位密度
の低い半導体層をゲート絶縁膜と接する側に２００Å、
その上層に局在準位密度の高い半導体層を８００Åとす
る組み合わせで形成すればよい。By changing the film forming conditions in this way, an intrinsic amorphous silicon layer having a low localized state density (a small number of dangling bonds) and a low film forming rate is brought into contact with the gate insulating film. Is formed as a semiconductor layer 3a having a low localized state density, and then an intrinsic amorphous silicon layer having a high localized state density (a large number of dangling bonds) and a high deposition rate is localized. As the semiconductor layer 3b having a high level density, 2
Formed on the layer. In this case, the thickness of the gate insulating film is 400 nm, and the thickness of the intrinsic amorphous silicon layer is about 100 nm. Furthermore, regarding the thickness of the intrinsic amorphous silicon layer,
Since only the channel region where electrons travel is a film having a low localized state density and a high mobility, a film thickness ratio between a layer having a low localized state density and a layer having a high localized state density may be, for example, 200Å on the side where the semiconductor layer having a low density is in contact with the gate insulating film,
The semiconductor layer having a high localized state density may be formed over the upper layer in a combination of 800 °.
【００２６】つぎに、写真製版を行い、チャネル層であ
るアモルファスシリコン層を島状にエッチングする（図
２の（ｃ））。つぎにソース電極およびドレイン電極５
ｂとなる第２の導電膜として、アルミニウムの膜および
クロムの膜をスパッタ法により順に堆積させて２層から
なる膜を形成する。写真製版により電極パターンを形成
し、アルミニウム膜およびクロム膜のエッチングを行う
（図３の（ｄ））。このエッチングを行うに際してはク
ロムとアモルファシシリコンとの反応によりクロムシリ
サイド（ＣｒＳｉｘ）の膜が微量ながら形成される。ク
ロムシリサイドの膜は、ソース電極とドレイン電極との
あいだでショートの原因となる可能性があるため、さら
にドライエッチ法により、このクロムシリサイド膜の除
去を行う（図３の（ｅ））。このようにして、ソース電
極が形成されるソース領域およびドレイン電極が形成さ
れるドレイン領域にそれぞれの電極が形成される。Next, photolithography is performed to etch the amorphous silicon layer serving as a channel layer into an island shape (FIG. 2C). Next, the source electrode and the drain electrode 5
As a second conductive film to be b, an aluminum film and a chromium film are sequentially deposited by a sputtering method to form a two-layer film. An electrode pattern is formed by photolithography, and the aluminum film and the chromium film are etched (FIG. 3D). When performing this etching, a small amount of chromium silicide (CrSix) film is formed by the reaction between chromium and amorphous silicon. Since the chromium silicide film may cause a short circuit between the source electrode and the drain electrode, the chromium silicide film is further removed by a dry etching method (FIG. 3E). Thus, respective electrodes are formed in the source region where the source electrode is formed and the drain region where the drain electrode is formed.
【００２７】このドライエッチ法ではクロムシリサイド
膜とアモルファスシリコン膜との選択比は充分高いの
で、アモルファスシリコン層が大きくエッチングされる
ことはなく、従来例のＴＦＴのばあいよりも薄膜化され
ているアモルファスシリコン層の特性に大きく影響する
ことはない。さらにパッシベーション膜７となるシリコ
ン窒化膜をプラズマＣＶＤ法により厚さ５００ｎｍ程度
堆積させてＣＥ−ＴＦＴが完成する（図３の（ｆ））。In this dry etching method, since the selectivity between the chromium silicide film and the amorphous silicon film is sufficiently high, the amorphous silicon layer is not largely etched, and is thinner than in the case of the conventional TFT. It does not significantly affect the characteristics of the amorphous silicon layer. Further, a silicon nitride film serving as a passivation film 7 is deposited to a thickness of about 500 nm by a plasma CVD method, thereby completing a CE-TFT (FIG. 3 (f)).
【００２８】このようにして、本実施の形態にかかわる
ＣＥ−ＴＦＴは、チャネル層３すなわち、ノンドープ半
導体層が、成膜条件の異なる２層構造を有している。こ
こで成膜条件の異なる膜は、複数の層からなる多層膜と
することもでき、２層の膜を作製するばあいと同様に、
プラズマＣＶＤ法により条件を連続的に変えて下層側か
ら順に局在準位密度が高くなるように中間の膜を形成し
て成膜すればよい。As described above, in the CE-TFT according to the present embodiment, the channel layer 3, that is, the non-doped semiconductor layer has a two-layer structure with different film forming conditions. Here, the film having different film formation conditions may be a multilayer film composed of a plurality of layers. As in the case of forming a two-layer film,
What is necessary is just to form the intermediate | middle film | membrane so that a local state density may become high sequentially from a lower layer side by changing conditions continuously by a plasma CVD method, and may form a film.
【００２９】このような成膜条件においては、ゲート絶
縁膜に接する側のノンドープ半導体層中の局在準位密度
は、ゲート絶縁膜に接しない側のノンドープ半導体層中
の局在準位密度よりも低い。Under such film forming conditions, the localized level density in the non-doped semiconductor layer on the side in contact with the gate insulating film is smaller than the localized level density in the non-doped semiconductor layer on the side not in contact with the gate insulating film. Is also low.
【００３０】実施の形態２．実施の形態１ではチャネル
エッチ型ＴＦＴについて示した。本実施の形態ではエッ
チングストッパー型ＴＦＴ（ＥＳ−ＴＦＴ）について図
を用いて説明する。図４は本発明にかかわるＥＳ−ＴＦ
Ｔの断面構造説明図であり、図５および図６は、図４に
示したＥＳ−ＴＦＴの作製方法を示す工程断面説明図で
ある。図４、図５および図６において、８は第２の絶縁
膜をパターニングして形成するエッチングストッパー膜
であり、その他、図１、図２および図３に示した各部分
と同じ部分にはそれぞれ同一の符号を付して示す。Embodiment 2 FIG. In the first embodiment, a channel-etch type TFT has been described. In this embodiment mode, an etching stopper type TFT (ES-TFT) will be described with reference to the drawings. FIG. 4 shows an ES-TF according to the present invention.
FIG. 5 and FIG. 6 are process cross-sectional views showing a method for manufacturing the ES-TFT shown in FIG. 4, 5, and 6, reference numeral 8 denotes an etching stopper film formed by patterning the second insulating film. In addition, each of the same portions as those shown in FIGS. The same reference numerals are given.
【００３１】図４の断面構造図のＴＦＴ作製方法につい
てプロセスフローにしたがい、順に図５の（ａ）〜
（ｃ）および図６の（ｄ）〜（ｅ）を用いて説明する。The TFT fabrication method shown in the sectional view of FIG. 4 will be described with reference to FIGS.
This will be described with reference to FIG. 6C and FIGS.
【００３２】まず、絶縁性基板２１としてのガラス基板
上に第１の導電膜として低抵抗かつ高融点の金属である
クロム膜をスパッタ法により成膜する。つぎに写真製版
によりパターンを形成し、エッチングによりゲート電極
１を形成する（図５の（ａ））。First, a chromium film, which is a metal having a low resistance and a high melting point, is formed as a first conductive film on a glass substrate as the insulating substrate 21 by a sputtering method. Next, a pattern is formed by photolithography and the gate electrode 1 is formed by etching (FIG. 5A).
【００３３】つぎに、ゲート絶縁膜２、チャネル層３と
なるイントリンシックなアモルファスシリコン（ｉ−ａ
−Ｓｉ：Ｈ）の層、エッチングストッパー膜８となるシ
リコン窒化膜をプラズマＣＶＤ法により連続的に順に成
膜する。このプラズマＣＶＤ法によるイントリンシック
なアモルファスシリコン層の成膜においては、ゲート絶
縁膜に接する側の半導体層とバックチャネル側の半導体
層の成膜条件を異ならせて成膜し、局在準位密度の低い
半導体層３ａおよび局在準位密度の高い半導体層３ｂを
形成する。成膜条件および膜厚については実施の形態１
に示した方法および構造と同じでよい。Next, intrinsic amorphous silicon (ia) serving as the gate insulating film 2 and the channel layer 3 is formed.
-Si: H) layer and a silicon nitride film to be the etching stopper film 8 are successively formed by a plasma CVD method. In the formation of an intrinsic amorphous silicon layer by the plasma CVD method, the semiconductor layer on the side in contact with the gate insulating film and the semiconductor layer on the back channel side are formed under different conditions, and the localized state density is increased. And a semiconductor layer 3b having a high localized state density. Embodiment 1 about film forming conditions and film thickness
May be the same as the method and structure shown in FIG.
【００３４】つぎに、写真製版を行ってパターニング
し、エッチングストッパー膜８となるシリコン窒化膜を
エッチングする（図５の（ｃ））。つぎにｎ型に不純物
ドーピングされたｎ型半導体層４をプラズマＣＶＤ法に
より堆積させる。このときのｎ型半導体層４の膜厚は５
００Å程度である。さらにソース電極およびドレイン電
極となる第２の導電膜として、アルミニウム膜およびク
ロム膜をスパッタ法により順に堆積させて２層からなる
膜を形成する（図６の（ｄ））。写真製版により電極パ
ターンを形成し、アルミニウム膜およびクロム膜のエッ
チングを行う。このエッチングではアルミニウム膜およ
びクロム膜のみエッチングされ、ｎ型半導体層４のエッ
チングは行われない。Next, photolithography is performed for patterning, and the silicon nitride film serving as the etching stopper film 8 is etched (FIG. 5C). Next, an n-type semiconductor layer 4 doped with n-type impurities is deposited by a plasma CVD method. At this time, the thickness of the n-type semiconductor layer 4 is 5
It is about 00 °. Further, as a second conductive film serving as a source electrode and a drain electrode, an aluminum film and a chromium film are sequentially deposited by a sputtering method to form a two-layer film (FIG. 6D). An electrode pattern is formed by photolithography, and the aluminum film and the chromium film are etched. In this etching, only the aluminum film and the chromium film are etched, and the n-type semiconductor layer 4 is not etched.
【００３５】つぎに、アルミニウム膜およびクロム膜を
マスクとしてｎ型半導体層およびイントリンシックなア
モルファスシリコン層のエッチングを行う（図６の
（ｅ））。このようにして、本実施の形態にかかわるＥ
Ｓ−ＴＦＴは、ノンドープ半導体層上に第２の絶縁膜と
してパターニングされたエッチングストッパー膜を有し
ており、ノンドープ半導体層が成膜条件の異なる２層か
ら構成されている。ここで成膜条件の異なる膜は、複数
の層からなる多層膜とすることもでき、２層の膜を作製
するばあいと同様に、プラズマＣＶＤ法により条件を連
続的に変えて下層側から順に局在準位密度が高くなるよ
うに中間の膜を形成して成膜すればよい。Next, the n-type semiconductor layer and the intrinsic amorphous silicon layer are etched using the aluminum film and the chromium film as a mask (FIG. 6E). In this manner, E according to the present embodiment is
The S-TFT has an etching stopper film patterned as a second insulating film on a non-doped semiconductor layer, and the non-doped semiconductor layer is composed of two layers having different film forming conditions. Here, the film having different film forming conditions may be a multilayer film composed of a plurality of layers. As in the case of forming a two-layer film, the conditions are continuously changed by a plasma CVD method from the lower layer side. What is necessary is just to form an intermediate film so that a local level density may become high in order.
【００３６】このような成膜条件において、ゲート絶縁
膜に接する側のノンドープ半導体層中の局在準位密度
は、ゲート絶縁膜に接しない側のノンドープ半導体層中
の局在準位密度よりも低い。Under such film forming conditions, the localized level density in the non-doped semiconductor layer on the side in contact with the gate insulating film is higher than the localized level density in the non-doped semiconductor layer on the side not in contact with the gate insulating film. Low.
【００３７】本発明の実施の形態のうち、実用上最も好
ましい実施の形態は、実施の形態１に基づいて、ノンド
ープ半導体層を２層化した形態である。かかる形態にお
いては、絶縁性基板はガラス基板からなることが、製造
コストが低いので好ましい。ゲート電極はクロムからな
ることが、低抵抗であり、かつ、容易に加工できるので
好ましい。ゲート絶縁膜は、窒化シリコンからなること
が、高誘電率であるので好ましい。ノンドープ半導体層
は、アモルファスシリコンからなることが、膜質が制御
しやすいので好ましい。ｎ型半導体層は、リンをドープ
したアモルファスシリコンからなることが低抵抗である
ので好ましい。ソース電極およびドレイン電極は、アル
ミニウムからなることが低抵抗であるので好ましい。パ
ッシベーション膜は、窒化シリコンからなることが、リ
ーク電流が小さいので好ましい。Among the embodiments of the present invention, the most practically preferred embodiment is a form in which the non-doped semiconductor layer is formed into two layers based on the first embodiment. In such an embodiment, the insulating substrate is preferably made of a glass substrate because the manufacturing cost is low. The gate electrode is preferably made of chrome because it has low resistance and can be easily processed. The gate insulating film is preferably made of silicon nitride because of its high dielectric constant. The non-doped semiconductor layer is preferably made of amorphous silicon because the film quality can be easily controlled. The n-type semiconductor layer is preferably made of phosphorus-doped amorphous silicon because of its low resistance. The source electrode and the drain electrode are preferably made of aluminum because of their low resistance. The passivation film is preferably made of silicon nitride because the leakage current is small.
【００３８】[0038]
【発明の効果】以上、詳述したように本発明にかかわる
薄膜トランジスタにおいては、ノンドープ半導体層を多
層化することにより、それぞれの層に役割をもたせるこ
とが可能となる。すなわち、電流を流したい領域には局
在準位密度の低い膜を成膜し、かつ電流を抑制したい領
域には局在準位密度の高い膜を成膜することにより、高
いオン電流、低いオフ電流をうることができる。また、
本発明にかかわる薄膜トランジスタにおいてはチャネル
層となるアモルファスシリコン層を多層化して、ゲート
絶縁膜に接する膜に対しては局在準位密度が低く高移動
度がえられる膜を成膜し、順に局在準位密度が高くなる
ように中間の膜を形成し、その上層に局在準位密度が高
くバックチャネル側のしきい値電圧Ｖthが大きくなるよ
うな膜を成膜した構成にしたので低電圧で高電流がえら
れる。その結果、画素への充電特性が改善された充電不
良による表示特性劣化を抑制することが可能となった。As described in detail above, in the thin film transistor according to the present invention, by forming the non-doped semiconductor layers into multiple layers, each layer can have a role. That is, a film having a low localized level density is formed in a region where a current is desired to flow, and a film having a high localized state density is formed in a region where a current is to be suppressed, so that a high on-state current and a low Off current can be obtained. Also,
In the thin film transistor according to the present invention, an amorphous silicon layer serving as a channel layer is multilayered, and a film having a low localized state density and high mobility is formed for a film in contact with a gate insulating film. An intermediate film is formed so as to have a high level density, and a film having a high local level density and a high threshold voltage Vth on the back channel side is formed thereon. High current can be obtained by voltage. As a result, it has become possible to suppress the deterioration of the display characteristics due to poor charging in which the charging characteristics of the pixels are improved.
【図１】本発明の一実施の形態にかかわるＴＦＴを用い
たアクティブマトリクス型液晶表示装置の一画素の説明
図である。FIG. 1 is an explanatory diagram of one pixel of an active matrix liquid crystal display device using a TFT according to an embodiment of the present invention.
【図２】本発明の一実施の形態にかかわるＴＦＴの製作
過程を示す工程断面説明図である。FIG. 2 is an explanatory process sectional view showing a manufacturing process of the TFT according to the embodiment of the present invention.
【図３】本発明の一実施の形態にかかわるＴＦＴの製作
過程を示す工程断面説明図である。FIG. 3 is a process cross-sectional view illustrating a process of manufacturing a TFT according to an embodiment of the present invention.
【図４】本発明の他の実施の形態にかかわるＴＦＴを用
いたアクティブマトリクス型液晶表示装置の一画素の断
面説明図である。FIG. 4 is an explanatory cross-sectional view of one pixel of an active matrix liquid crystal display device using a TFT according to another embodiment of the present invention.
【図５】本発明の他の実施の形態にかかわるＴＦＴの製
作過程を示す工程断面説明図である。FIG. 5 is a process cross-sectional view showing a manufacturing process of a TFT according to another embodiment of the present invention.
【図６】本発明の他の実施の形態にかかわるＴＦＴの製
作過程を示す工程断面説明図である。FIG. 6 is an explanatory process sectional view showing a manufacturing process of a TFT according to another embodiment of the present invention.
【図７】従来のチャネルエッチ型ＴＦＴの断面説明図で
ある。FIG. 7 is an explanatory sectional view of a conventional channel-etch type TFT.
【図８】従来のチャネルエッチ型ＴＦＴの製作過程を示
す工程断面説明図である。FIG. 8 is an explanatory process sectional view showing a manufacturing process of a conventional channel-etch type TFT.
【図９】従来のチャネルエッチ型ＴＦＴの製作過程を示
す工程断面説明図である。FIG. 9 is an explanatory process sectional view showing a manufacturing process of a conventional channel-etch type TFT.
１ ゲート電極 ２ ゲート絶縁膜 ３ チャネル層 ３ａ 局在準位密度の低い半導体層 ３ｂ 局在準位密度の高い半導体層 ４ ｎ型半導体層 ６ チャネル領域 ７ パッシベーション膜 ８ エッチングストッパー膜 DESCRIPTION OF SYMBOLS 1 Gate electrode 2 Gate insulating film 3 Channel layer 3a Semiconductor layer with low localized level density 3b Semiconductor layer with high localized level density 4 n-type semiconductor layer 6 Channel region 7 Passivation film 8 Etching stopper film
Claims (6)
れたゲート電極となる第１の導電膜と、該第１の導電膜
上に形成されたゲート絶縁膜となる第１の絶縁膜と、該
第１の絶縁膜上に形成されたノンドープ半導体層と、該
ノンドープ半導体層のソース領域およびドレイン領域に
形成されたｎ型半導体層と、該ｎ型半導体層上に形成さ
れたソース電極およびドレイン電極となる第２の導電膜
とを有してなる薄膜トランジスタであって、前記ノンド
ープ半導体層が成膜条件の異なる多層膜からなる薄膜ト
ランジスタ。1. An insulating substrate, a first conductive film serving as a gate electrode formed on the insulating substrate, and a first insulating material serving as a gate insulating film formed on the first conductive film A film, a non-doped semiconductor layer formed on the first insulating film, an n-type semiconductor layer formed on a source region and a drain region of the non-doped semiconductor layer, and a source formed on the n-type semiconductor layer A thin film transistor including an electrode and a second conductive film serving as a drain electrode, wherein the non-doped semiconductor layer is a multilayer film having different deposition conditions.
れたゲート電極となる第１の導電膜と、該第１の導電膜
上に形成されたゲート絶縁膜となる第１の絶縁膜と、該
第１の絶縁膜上に形成されたノンドープ半導体層と、該
ノンドープ半導体層上のソース領域およびドレイン領域
に形成されたｎ型半導体層と、該ｎ型半導体層上に形成
されたソース電極およびドレイン電極となる第２の導電
膜とを有してなる薄膜トランジスタであって、前記ノン
ドープ半導体層が２層構造であり、かつ、前記ゲート絶
縁膜に接する側のノンドープ半導体層中の局在準位密度
が、前記ゲート絶縁膜に接しない側のノンドープ半導体
層中の局在準位密度よりも低い薄膜トランジスタ。2. An insulating substrate, a first conductive film serving as a gate electrode formed on the insulating substrate, and a first insulating material serving as a gate insulating film formed on the first conductive film A film, a non-doped semiconductor layer formed on the first insulating film, an n-type semiconductor layer formed in a source region and a drain region on the non-doped semiconductor layer, and formed on the n-type semiconductor layer A thin film transistor including a second conductive film serving as a source electrode and a drain electrode, wherein the non-doped semiconductor layer has a two-layer structure, and a local electrode in the non-doped semiconductor layer on a side in contact with the gate insulating film. A thin film transistor having a localized state density lower than a localized state density in the non-doped semiconductor layer on a side not in contact with the gate insulating film.
れたゲート電極となる第１の導電膜と、該第１の導電膜
上に形成されたゲート絶縁膜となる第１の絶縁膜と、該
第１の絶縁膜上に形成されたノンドープ半導体層と、該
ノンドープ半導体層上に形成された、パターニングされ
たエッチングストッパー膜となる第２の絶縁膜と、該エ
ッチングストッパー膜上および前記ノンドープ半導体層
上に形成されたｎ型半導体層と、該ｎ型半導体層上に形
成されたソース電極およびドレイン電極となる第２の導
電膜とを有する薄膜トランジスタであって、前記ノンド
ープ半導体層が成膜条件の異なる多層膜からなる薄膜ト
ランジスタ。3. An insulating substrate, a first conductive film to be a gate electrode formed on the insulating substrate, and a first insulating film to be a gate insulating film formed on the first conductive film. A film, a non-doped semiconductor layer formed on the first insulating film, a second insulating film formed on the non-doped semiconductor layer and serving as a patterned etching stopper film, A thin film transistor including an n-type semiconductor layer formed over the non-doped semiconductor layer, and a second conductive film serving as a source electrode and a drain electrode formed over the n-type semiconductor layer, wherein the non-doped semiconductor layer is Thin film transistors composed of multilayer films with different film formation conditions.
れたゲート電極となる第１の導電膜と、該第１の導電膜
上に形成されたゲート絶縁膜となる第１の絶縁膜と、該
第１の絶縁膜上に形成されたノンドープ半導体層と、該
ノンドープ半導体層上にパターニングされたエッチング
ストッパー膜となる第２の絶縁膜と、該エッチングスト
ッパー膜上および前記ノンドープ半導体層上に形成され
たｎ型半導体層と、該半導体層上に形成されたソース電
極およびドレイン電極となる第２の導電膜とを有する薄
膜トランジスタであって、前記ノンドープ半導体層が２
層構造であり、かつ前記ゲート絶縁膜に接する側のノン
ドープ半導体層中の局在準位密度が前記ゲート絶縁膜に
接しない側のノンドープ半導体層中の局在準位密度より
も低い薄膜トランジスタ。4. An insulating substrate, a first conductive film serving as a gate electrode formed on the insulating substrate, and a first insulating material serving as a gate insulating film formed on the first conductive film A film, a non-doped semiconductor layer formed on the first insulating film, a second insulating film serving as an etching stopper film patterned on the non-doped semiconductor layer, and a film on the etching stopper film and the non-doped semiconductor layer A thin film transistor having an n-type semiconductor layer formed thereon and a second conductive film serving as a source electrode and a drain electrode formed on the semiconductor layer, wherein the non-doped semiconductor layer is
A thin film transistor having a layered structure and having a localized state density in a non-doped semiconductor layer on a side in contact with the gate insulating film lower than a localized state density in a non-doped semiconductor layer on a side not in contact with the gate insulating film.
であって、前記絶縁性基板上に前記第１の導電膜を形成
し、該第１の導電膜上に前記第１の絶縁膜を形成し、該
第１の絶縁膜上に前記ノンドープ半導体層を形成し、該
ノンドープ半導体層を形成する際に、前記ゲート絶縁膜
に接するノンドープ半導体層の形成条件と、バックチャ
ネル側に接するノンドープ半導体層の形成条件とを異な
らせかつ該ノンドープ半導体層中の局在準位密度を変化
させて該ノンドープ半導体層を形成し、該ノンドープ半
導体層中のソース領域およびドレイン領域に前記ｎ型半
導体層を形成し、さらに、該ｎ型半導体層上に前記第２
の導電膜を形成する薄膜トランジスタの製法。5. The method of manufacturing a thin film transistor according to claim 1, wherein the first conductive film is formed on the insulating substrate, and the first insulating film is formed on the first conductive film. Forming the non-doped semiconductor layer on the first insulating film, and forming the non-doped semiconductor layer when forming the non-doped semiconductor layer in contact with the gate insulating film; and forming the non-doped semiconductor layer in contact with the back channel side. Forming the non-doped semiconductor layer by changing the formation conditions and changing the localized level density in the non-doped semiconductor layer; and forming the n-type semiconductor layer in the source region and the drain region in the non-doped semiconductor layer. , And the second layer on the n-type semiconductor layer.
A method of manufacturing a thin film transistor for forming a conductive film of the above.
であって、前記絶縁性基板上に前記第１の導電膜を形成
し、該第１の導電膜上に前記第１の絶縁膜を形成し、該
第１の絶縁膜上に前記ノンドープ半導体層を形成し、該
ノンドープ半導体層の形成の際に、前記ゲート絶縁膜に
接するノンドープ半導体層の形成条件と、バックチャネ
ル側に接するノンドープ半導体層の形成条件とを異なら
せかつ該ノンドープ半導体層中の局在準位密度を変化さ
せて該ノンドープ半導体層を形成し、該ノンドープ半導
体層上に前記第２の絶縁膜を形成したのちパターニング
して前記エッチングストッパー膜を形成し、該エッチン
グストッパー膜上および前記ノンドープ半導体層上に前
記ｎ型半導体層を形成し、さらに、該ｎ型半導体層上に
前記第２の導電膜を形成する薄膜トランジスタの製法。6. The method for manufacturing a thin film transistor according to claim 3, wherein the first conductive film is formed on the insulating substrate, and the first insulating film is formed on the first conductive film. Forming the non-doped semiconductor layer on the first insulating film; and forming the non-doped semiconductor layer in contact with the gate insulating film and forming the non-doped semiconductor layer in contact with the back channel side when forming the non-doped semiconductor layer. The non-doped semiconductor layer is formed by changing the formation conditions and the local state density in the non-doped semiconductor layer, and the second insulating film is formed on the non-doped semiconductor layer and then patterned to form the non-doped semiconductor layer. Forming an etching stopper film, forming the n-type semiconductor layer on the etching stopper film and on the non-doped semiconductor layer, further forming the second conductive film on the n-type semiconductor layer; Manufacturing method of the thin film transistor to be formed.
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| Application Number | Priority Date | Filing Date | Title |
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| JP7629897A JPH10270701A (en) | 1997-03-27 | 1997-03-27 | Thin film transistor and its production |
Applications Claiming Priority (1)
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| JP7629897A JPH10270701A (en) | 1997-03-27 | 1997-03-27 | Thin film transistor and its production |
Publications (1)
| Publication Number | Publication Date |
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| JPH10270701A true JPH10270701A (en) | 1998-10-09 |
Family
ID=13601469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP7629897A Pending JPH10270701A (en) | 1997-03-27 | 1997-03-27 | Thin film transistor and its production |
Country Status (1)
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