JPH1021057A - データ処理装置及びマイクロコンピュータ - Google Patents

データ処理装置及びマイクロコンピュータ

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JPH1021057A
JPH1021057A JP8169322A JP16932296A JPH1021057A JP H1021057 A JPH1021057 A JP H1021057A JP 8169322 A JP8169322 A JP 8169322A JP 16932296 A JP16932296 A JP 16932296A JP H1021057 A JPH1021057 A JP H1021057A
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Abstract

(57)【要約】 【課題】 暗号化、復号化等に利用される上べき乗剰余
演算「 ＸY mod N」の処理 を高速化する。 【解決手段】 マイクロプロセッサ（５）を搭載するマ
イクロコンピュータ（ＭＣＵ）において、剰余乗算 A =
A・B・R-1 mod N +kN、A = A2・R-1 mod N +kN、A= A・R-1
mod N +kN で与えられる演算を、積和演算器を内蔵し
たコプロセッサ（６）で実行し、さらに同一のコプロセ
ッサに前処理 R2 mod N を高速に実行するための乗算機
能を備え、これらのコプロセッサの演算機能を用いて、
マイクロプロセッサでべき乗剰余演算 XY mod N を高速
に実行する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、剰余演算機能を備
えたデータ処理装置に適用して有効なものに関し、特
に、剰余乗算演算やべき乗剰余演算を用いた符号化及び
復号化装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】暗号技術の一つとして公開鍵暗号技術が
有る。例えば、図１４に示されるように、送信者は、メ
ッセージＭに対して「Ｃ＝ＭemodＮ」による符号化で暗
号文Ｃを形成し、受信者は暗号文Ｃに対して、「Ｍ＝Ｃ
dmodＮ」による復号化でメッセージＭを得る。上記符号
化におけるパラメータe，Ｎは公開とされ、上記復号化
におけるｄは非公開とされる。前記符号化及び復号化の
ための演算式は、べき乗剰余演算であり、代表的に「XY
mod N」（X, Y, N は正の整数）と記述する事ができ
る。「mod」は剰余演算を意味し、べき乗剰余演算「XY
mod N」は、XY をNで除算した余りを解とするものであ
る。
【０００３】符号化／復号化装置において、べき乗剰余
演算「XY mod N」（X, Y, N は正の整数）を用いること
により、高度なセキュリティが得られることは、一般に
知られており、例えば、池野、小山”現代暗号理論”、
電子情報通信学会編 （昭和６１年）にその記載があ
る。
【０００４】ここで前記X, Y, N は、通常100ビット〜2
000ビット程度の非常に大きな数が使用されるため、「X
Y mod N」をいかにして高速に実行するかが、従来から
数学、工学の分野で課題とされていた。
【０００５】その一つの解法として、次に示す〔アルゴ
リズム１〕が古典的に知られている。
【０００６】 このアルゴリズムにおいてｎはＹのビット数に対応さ
れ、en en-1 ・・・e1はＹの２進数表現である。このアル
ゴリズムは、概略的には、自乗の剰余乗算「A2 mod N」
（ステップ５）及び剰余乗算「A・B mod N」（ステップ
６）を組み合わせて実行され、en en-1 ・・・e1における
論理値１の個数をｒ(e)とすると、前記自乗の剰余乗算
「A2 mod N」にｎ−１回、前記剰余乗算「A・B mod N」
にｒ(e)−１回の演算が繰り返し行われることになる。
【０００７】このように〔アルゴリズム１〕では、べき
乗剰余演算「XY mod N」 を剰余乗算「A・B mod N」など
に分解して実行するため、「A・B mod N」 の演算機能
を実現する演算装置を用いればよい。
【０００８】しかしながら、A, B も非常に大きな数で
あり、たとえばデータ長を各々512ビットとすると、中
間結果AB が1024ビットの大きな数となる問題がある。
さらに、A・B をN で割った余りを最終結果とするため、
1024ビット÷512ビット という大きな値を扱う除算を実
行しなければならない。ここで乗算は乗数と被乗数を分
割することにより、マイクロプロセッサ等によって並列
高速処理が可能であるが、除算は並列高速処理が困難で
あり、剰余乗算「A・B mod N」 に分解して実行するとし
ても、やはりその除算処理が高速化を阻むという問題が
あった。
【０００９】特に、上記剰余乗算「A・B mod N」におけ
る除算の問題を解決するため、Ｎによる除算を行なわず
に剰余乗算「A・B・R-1 mod N」を実行する以下の〔アル
ゴリズム２〕が知られている。ここで、R は２n（ｎは
例えばＮのサイズ）であり、R＞N を満たす正の整数で
ある。
【００１０】このＮによる除算を行なわずに剰余乗算
「A・B・R-1 mod N」を実行する〔アルゴリズム２〕に至
るまでの論証の詳細については、ここでは説明を詳細す
るが、例えば、Montgomery, P. L.: Modular Multiplic
ation without Trial Division, Mathematics of Compu
tation, Vol. 44, No. 170, pp. 519-521 (1985)、Duss
ё, S.R. and Kaliski, B. S. Jr.: A Cryptographic L
ibrary for the Motorola DSP56000, Advances in Cryp
tology -EUROCRYPTO '90, Lecture Notes in Computer
Science 473, pp. 230-244, Springer-Verlag (1991)に
記載がある。
【００１１】〔アルゴリズム２〕 N' = -N-1 mod R ステップ1 M = A・B・N' mod R ステップ2 t = (A・B+M・N)/R ステップ3 if t≧N then return t-N else return t ステップ4
【００１２】
【発明が解決しようとする課題】
第１の問題点 上記〔アルゴリズム２〕では、そのステップ1、ステッ
プ2でN', M をあらかじめ計算しておくという前処理が
必要になる。またM の値を一時的に保持する記憶装置も
新たに必要になる。
【００１３】第２の問題点 さらに、上記〔アルゴリズム２〕において、そのステッ
プ４でｔとＮとの大小比較を行なわなければならず、そ
の比較のために、大きな値のｔとＮに対して実際にｔ−
Ｎ の減算処理を必要とするため、そのような減算処理
を繰り返し行うことによって全体の演算時間が増大して
しまう。
【００１４】第３の問題点 また、上記〔アルゴリズム２〕のステップ３において
は、中間結果A・B がA, Bのデータ長の合計をデータ長と
する大きな数となるため、これらを一時的に保持する記
憶装置が新たに必要になる。さらに、〔アルゴリズム
２〕では〔アルゴリズム１〕で必要であったＮによる除
算が不要になったとは言え、ステップ3ではA, B, M, N
の大きな数どうしの乗算が必要であり、これをいかにし
て効率良く実現するかという課題のあることが本発明者
によって見い出された。特にこれをハードウェアで実現
する場合、A, B, N の値を保持する記憶装置と、乗算を
実行する演算器との間でのデータのやりとりを頻繁に行
なわなければならず、記憶装置やデータパスの論理回路
規模を最小限に抑える必要のあることが本発明者によっ
て見い出された。
【００１５】第４の問題点 さらに、〔アルゴリズム２〕で計算された剰余乗算「A・
B・R-1 mod N」を用いて、べき乗剰余演算 「XY mod N」
をいかに効率良く計算するかという課題がある。 一
例として、本発明者は〔アルゴリズム２〕を適用して
〔アルゴリズム１〕を変形することにより、以下の〔ア
ルゴリズム３〕を得た。
【００１６】 この〔アルゴリズム３〕では、ステップ2で「R2 mod
N」の計算が前処理として必要になる。これを例えば汎
用マイクロプロセッサを用いてソフトウエアで計算した
場合、計算時間がかかり、全体として〔アルゴリズム
３〕の計算時間を増大させてしまうことが本発明者によ
って見い出された。この問題点は〔アルゴリズム１〕の
ステップ５，６でも同様に生じる。
【００１７】第５の問題点 前記〔アルゴリズム３〕のステップ７で「A2・R-1 mod
N」を計算する際、剰余乗算「A・B・R-1 mod N」を用いて
計算するためには、ＢにＡの値を転送するのに時間のか
かることが本発明者によって明らかにされた。また、前
記〔アルゴリズム３〕のステップ１０では、Ｂの値を B
=1 にセットしなければならず、これによっても同様に
時間がかかる。
【００１８】第６の問題点 さらに〔アルゴリズム３〕においてステップ４の「A =
A・B・R-1 mod N」、ステップ７の「A = A2・R-1 mod
N」、ステップ８の「A = A・B・R-1 mod N」では、演算結
果を入力値と同じ記憶装置Ａに保存しなければならな
い。このとき、剰余乗算「A・B・R-1 mod N」は通常瞬時
には実行できず、多くのクロック数を費やして入力値A,
B, N を何度も参照しながら計算するため、途中結果お
よび最終結果を入力値A とは同じ記憶装置に保存でき
ず、一時記憶値（Temp）として別の記憶装置（例えばテ
ンポラリレジスタ）に保存する必要が生じる。そのた
め、実質的な演算式は「Temp ← A・B・R-1 mod N」とな
り、たとえばステップ8を実行するためには最後に「A
← Temp」を実行しなければならず、計算時間が増大し
てしまうという問題があった。この問題は〔アルゴリズ
ム１〕のステップ５、ステップ６でも同様に生じる。
【００１９】本発明は上記事情に鑑みて成されたもので
あり、上記〔アルゴリズム１〕、〔アルゴリズム２〕、
〔アルゴリズム３〕で代表されるような、上記種々の問
題点を解決し、高速にべき乗剰余演算「 XY mod N 」を
実現することを目的とする。
【００２０】特に、上記課題を専用のハードウェアおよ
び汎用のマイクロプロセッサを用いて解決し、高速なべ
き乗剰余演算「 ＸY mod N」 を実現することを目的と
する。
【００２１】また本発明の別の目的は、上記の専用ハー
ドウェアの実現において、その論理回路規模を最小限に
することにある。
【００２２】本発明のその他の目的は、上記専用ハード
ウェアをICカード用マイクロコンピュータと同一の半導
体チップに搭載し、べき乗剰余演算「 ＸY mod N」を適
用した符号化・復号化のためのマイクロコンピュータを
低コストで使い易く実現することにある。
【００２３】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。
【００２４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記の通
りである。
【００２５】すなわち、べき乗剰余演算に利用されるデ
ータ処理装置（６）は、ｎを演算値のビット数を表わす
正の整数、Ｎを 0＜N＜2n となるnビットの正の整数、A
inを0≦Ain＜2n となるｎビットの正の整数、Aoutを0≦
Aout＜2n となるｎビットの正の整数、ｋを０又は正の
整数とするとき、演算式がAout = f(Ain) mod N +kNで
与えられ、入力値 Ain と出力値 Aout の値の範囲を０
以上、2n 未満の整数とする剰余演算を行う演算手段
（３２）と、この演算手段による上記剰余演算を制御す
る制御手段（３１）とを１個の半導体基板に備えて構成
される。
【００２６】一般式で与えられる前記Aout = f(Ain) mo
d N +kN の剰余演算は、 Aout = A in・B・R-1 mod N +kN
とAout = Ain・B mod N +kNの演算式で夫々与えられる
剰余演算とすることができ、このとき、Ｒは2n、R-1はR
・R-1 mod N = 1 を満たす 0＜R-1 ≦N となるnビットの
正の整数、Ｂは0≦B＜2n となるnビットの正の整数と表
現できる。
【００２７】前記演算式Aout = Ain・B・R-1 mod N +kN
で与えられる剰余演算には、t = (Ai n・B+M・N)/Rで与え
られる演算処理と、これに続いてif t≧R then return
t-N else return tで与えられｔ−Ｎ又はｔを前記Ａout
とする演算処理とを含むことができる。図１に例示され
るように、ｔとＲの比較においては、前記 t≧Rを、ｎ
ビットのｔのオーバーフローによって検出する。オーバ
ーフローの検出結果に応じてｔ−Ｎの演算を行えばよ
く、ｔとＮを直接の比較対象とする場合に比べてｔ−Ｎ
の減算処理の頻度を少なくでき、剰余演算速度の高速化
に寄与する。
【００２８】図１１及び図１２に例示されるように、直
列的に接続された積和演算器（３３、３４）を備え、部
分積の和として前記演算処理t = (Ain・B+M・N)/Rを実行
することができる。これにより、部分積の一次記憶用メ
モリ手段を要さず、演算手段の回路規模の縮小を実現す
る。
【００２９】前記制御手段は前記直列的に接続された積
和演算器を用いて乗数と被乗数が多倍長とされる多倍長
乗算を選択的に実行することができる。これは、べき乗
剰余演算のための「Ｒ2mod Ｎ」の処理に必要な多倍長
乗算処理に適用できる。
【００３０】前記演算手段は、図５に例示されるよう
に、前記演算式Aout = Ain・B・R-1 modN +kN におけるB
の値を、Ain又は1 に選択的に指定する手段（１６、１
７）を備えることができる。これにより、「Ain・B・R-1
mod N + kN」、「Ain 2・R-1 modN + kN」又は「Ain・R-1
mod N + kN」を同じように演算することができ、値Ｂを
保有するためのレジスタに値Ａを転送したり、値Ｂを保
有するためのレジスタに１を設定する処理を要さず、剰
余演算処理の高速化に寄与する。
【００３１】マイクロコンピュータ（ＭＣＵ）は、図３
に例示されるように前記データ処理装置（６）と、この
データ処理装置をコプロセッサとして利用するマイクロ
プロセッサ（５）とを１個の半導体基板に含み、前記マ
イクロプロセッサは、前記データ処理装置に前記演算A
out = Ain・B・R-1 mod N +kN に必要な入力値を設定して
当該演算処理を指示し、その演算結果を利用する。この
マイクロコンピュータによれば、剰余乗算 「A out= A
in・B・R-1 mod N +kN」、「Aout = Ain 2・R-1 modN +k
N」、「Aout = Ain・R-1 mod N +kN」 で与えられる演算
を、積和演算器を内蔵したコプロセッサで実行し、さら
にそのコプロセッサに前処理「 R2 mod N」 を高速に実
行するための乗算機能を備え、これらのコプロセッサの
演算機能を用いて、マイクロプロセッサでべき乗剰余演
算「 XY mod N」 を高速に実行することができる。
【００３２】前記マイクロプロセッサにべき乗剰余演算
を実行させるための動作プログラムが格納されたＲＯＭ
（８）をマイクロコンピュータのチップに搭載すること
ができる。このとき、前記演算Aout = Ain・B・R-1 mod N
+kN は前記べき乗剰余演算に含まれる演算とされる。
これにより、高度なセキュリティーの達成に寄与するマ
イクロコンピュータを実現できる。
【００３３】前記べき乗剰余演算対象とされるデータを
電気的な書き換え可能に保持する不揮発性メモリ（１
０）を更にマイクロコンピュータチップに搭載すること
ができる。これにより、セキュリティーを保つべきデー
タを取り扱うＩＣカード用マイクロコンピュータとして
の利用に最適化することができる。
【００３４】演算結果Ａoutを次の演算の入力値Ａinと
し、演算式 Aout = f(Ain) で与えられる演算を実行す
るデータ処理装置を、図７に例示されるように、Ain と
Aoutの内容を各々記憶する記憶手段（２３、２４）と、
当該記憶手段に対するAin とAout の記憶場所の相互入
れ替えを指示するフラグ手段（２７）と、前記演算式の
演算実行終了後に前記フラグ手段の値を反転させること
により、Ain とＡｏｕｔの値の物理的な入れ替えに代え
て、Ａｉｎ とAout の記憶場所を論理的に入れ換える
制御手段（２８、３１）とを含んで構成することができ
る。これにより、値Ai n とAout の記憶場所の入れ換え
を見かけ上瞬時に実行することができ、演算時間の短縮
に寄与する。
【００３５】前記直列的に配置された積和演算器を利用
した処理は以下のデータ処理装置にも適用できる。すな
わち、ｎを演算値のビット数を表わす正の整数、Ｎを 0
＜N＜2n となるnビットの正の整数、Ainを0≦Ain＜2n
となるｎビットの正の整数、Aoutを0≦Aout＜2n となる
ｎビットの正の整数とするとき、演算式がAout = f
(Ain) mod Nで与えられ、入力値 Ain と出力値 Aout の
値の範囲を０以上、2n 未満の整数とする剰余演算を行
う演算手段と、この演算手段による上記剰余演算を制御
する制御手段とを１個の半導体基板に備えて成るデータ
処理装置である。前記Aout = f(Ain) mod N で与えられ
る剰余演算は、Aout = Ain・B・R-1 mod Nの演算式で与え
られる剰余演算を含み、Ｒは2n、R-1はR・R-1 mod N = 1
を満たす 0＜R-1 ≦N となるnビットの正の整数、Ｂは
0≦B＜2n となるnビットの正の整数であり、前記演算手
段は、演算式Aout = Ain・B・R-1 mod N、で与えられる剰
余演算を実行するための、直列的に接続された積和演算
器を備える。これに対する具体的な演算態様として、前
記演算式Aout = Ain・B・R-1 mod N で与えられる剰余演
算は、t = (Ain・B+M・N)/Rで与えられる演算処理と、こ
れに続いてif t≧R then return t-N else return tで
与えられｔ−Ｎ又はｔを前記Ａoutとする演算処理とを
含み、前記演算手段は、直列的に接続された前記積和演
算器により、部分積の和として前記演算処理t = (Ain・B
+M・N)/Rを実行する。これによっても同じく、部分積の
一次記憶用メモリ手段などを必要とせず、演算手段の回
路規模を縮小できる。
【００３６】
【発明の実施の形態】
（１）第１の実施の形態 上記〔アルゴリズム２〕では、ステップ4でt とN との
大小比較を毎回行なわなければならず、特にt とN の値
が大きな値の時には実際にｔ−Ｎ の減算を必要とする
ため、全体の計算時間が増大するという上記第２の問題
点があった。第１の実施の形態においては、この問題点
を解決するため、〔アルゴリズム２〕のステップ４を、
ｔとＮとの大小比較ではなく、ｔとＲとの大小比較とす
るようにする。そのアルゴリズムを以下に示す。
【００３７】〔アルゴリズム４〕 N' = -N-1 mod R ステップ1 M = A・B・N' mod R ステップ2 t = (A・B+M・N)/R ステップ3 if t≧R then return t-N else return t ステップ4 上記〔アルゴリズム４〕において、Ａ，Ｂ，Ｎのビット
数はｎビットであり、Ｒ＝２n（第ｎビットまでの全ビ
ットが論理値０、第ｎ＋１番目のビットが論理値１とさ
れる２進数）とされる。このアルゴリズム４は、後述す
る演算式「Aout= Ain・B・R-1 mod N +kN」 を実現するも
のであり、その処理はべき乗剰余演算のための一つのサ
ブルーチンとして位置付けることができる。アルゴリズ
ム４において、ｔ≧Ｒ ならば、ｔ−ＮがAout とされ、
ｔ＜ＲならばｔがAoutとされる。
【００３８】上記〔アルゴリズム４〕のステップ４の大
小比較と減算は、ステップ３における「ｔ =(A・B+M・N)/
R」の演算結果ｔが所定の値２n（＝Ｒ）以上であるか否
かをｔのオーバーフローによって検出し、オーバーフロ
ーを検出したとき、ステップ３のｔをｔ−Ｎに補正する
という、「オーバフロー補正」として特徴付けることが
できる。この特徴を実現する回路の一例が、図１に示さ
れるオーバフロー補正回路である。図２ にはオーバフ
ロー補正回路の比較例として前記〔アルゴリズム２〕の
ステップ４を実現する回路のブロック図が示されてい
る。
【００３９】先ず、図２では、ｔ−Ｎの減算が減算器３
Ａで実行され、その演算の結果、ボロー（Borrow）が発
生したか否かでｔと減算結果ｔ−Ｎのどちらかをセレク
タ４Ａで選択して出力結果とする。従ってこの構成では
ｔ−Ｎの減算の実行は必ず必要となる。
【００４０】これに対して図１の構成では、ｔの値が所
定の数ｎで与えられるビット数を越えているかどうか
を、オーバフロービットＯＶが０か１かで判断する。こ
れが上記のｔとＲとの大小比較に相当する。すなわち、
上記の通りＲ＝２nであるから前記オーバーフロービッ
トＯＶが１であればｔ≧Ｒとされ、オーバフロービット
ＯＶが０であればｔ＜Ｒとされる。
【００４１】そこでＯＶ＝１でオーバフローが発生して
いる時だけ、減算器３でｔ−Ｎの減算を実行し、セレク
タ３で、その減算結果を選択して出力結果とする。ＯＶ
＝０でオーバフローが発生していない時には、減算器３
による減算は行なわず、ｔをそのままセレクタ４で選択
して出力結果とする。オーバーフロービットＯＶは、演
算を制御する制御回路３１にも供給されている。制御回
路３１は、ＯＶ＝１又はＯＶ＝０に応じて、例えば減算
器３で減算を行うか否かを制御する。減算を行う場合、
その減算の完了後にセレクタ４の出力を後段にラッチす
るように制御する。
【００４２】従って図１の構成では図２の構成に比べて
減算を実行する頻度が低減でき、平均的な演算時間の短
縮を図ることができる。
【００４３】ここで、前記〔アルゴリズム４〕で与えら
れる最終演算結果ｔはＮよりも大きくなることがある。
即ち、Ｒ(＝２n)＞Ｎであるから、ステップ３の処理を
経て前記オーバーフロー補正で得られるｔの値がＲより
も小さく且つＮよりも大きければ、そのｔの値が、〔ア
ルゴリズム４〕で与えられる演算結果ｔとされる。前記
〔アルゴリズム２〕の場合には直接Ｎと比較するため、
最終的に得られる演算結果ｔは必ずＮよりも小さくされ
る。そのため、〔アルゴリズム４〕全体の演算式を「A・
B・R-1 mod N + kN」で表わし、補正項ｋＮによって前記
誤差を解消することが必要になる。ここでk は０又は正
の整数である。
【００４４】前記剰余演算式「A・B・R-1 mod N + kN」
は、その値Ａの入力値（Ａin）と出力値（Ａout）を区
別して記述すれば、演算式「Aout = Ain・B・R-1 mod N +
kN」 となる。これを、一般式化すれば、「Aout = f(A
in) mod N +kN 」と記述することができ、入力値 Ain
と出力値 Aout の値の範囲はNよりも大きな2n 未満とさ
れ、ｎは演算値のビット数を表わす正の整数、Ｎは 0＜
N＜2n となるnビットの正の整数、Ainは0≦Ain＜2n と
なるｎビットの正の整数、Aoutは0≦Aout＜2n となるｎ
ビットの正の整数、ｋは０又は正の整数とされる。前記
Ｒは2n、R-1はR・R-1mod N = 1 を満たす 0＜R-1 ≦N と
なるnビットの正の整数、Ｂは0≦B＜2n となるnビット
の正の整数である。
【００４５】前記〔アルゴリズム４〕を使用した場合、
その補正項に伴ってべき乗剰余演算「XY mod N 」を実
行する〔アルゴリズム３〕を修正すると、以下に示す
〔アルゴリズム５〕を得る。
【００４６】 〔アルゴリズム５〕 input X, Y=en en-1 ・・・e1, N, R ステップ1 B = R2 mod N ステップ2 A = X ステップ3 A = A・B・R-1 mod N + kN ステップ4 B = A ステップ5 for i = n-1 to 1 step -1 { ステップ6 A = A2・R-1 mod N + kN ステップ7 if ei=1 then A = A・B・R-1 mod N + kN ステップ8 } ステップ9 A = A・R-1 mod N + kN ステップ10 A = A mod N ステップ11 output A ステップ12 前記〔アルゴリズム３〕から〔アルゴリズム５〕への変
更点は、ステップ４，７，８，１０のそれぞれの剰余乗
算の演算式を変更した他は、ステップ11 を追加しただ
けである。ステップ１１は演算結果をＮよりも小さくす
るために追加されている。前記〔アルゴリズム５〕の演
算は汎用マイクロプロセッサによって実行することも可
能である。本実施例においては、専用ハードウェアとし
てのコプロセッサを用いる。
【００４７】図３には、べき乗剰余演算「XY mod N 」
を行うための〔アルゴリズム５〕を実行可能なマイクロ
コンピュータＭＣＵの一例ブロック図が示されている。
【００４８】図３において、５はマイクロプロセッサ、
６はコプロセッサ、７はクロック発生器、８はマイクロ
プロセッサ５が実行すべきプログラムや固定データが格
納されたＲＯＭ（読み出し専用メモリ又はリードオンリ
メモリ）、９はマイクロプロセッサ５の作業領域を提供
するＲＡＭ（随時読み出し書き込み可能なメモリ又はラ
ンダムアクセスメモリ）、１０は前記べき乗剰余演算
「XY mod N 」を適用して符号化された情報等の保持に
利用される電気的に書き換え可能なＥＥＰＲＯＭやフラ
ッシュメモリなどの不揮発性メモリ（単にＥＥＰＲＯＭ
と称する）、１１は入出力ポート（単にＩ／Ｏポートと
称する）である。マイクロプロセッサ５、コプロセッサ
６、ＲＡＭ８、ＲＯＭ９、ＥＥＰＲＯＭ１０及びＩ／Ｏ
ポート１１は代表的に示されたバス１２、１３に共通接
続されている。バス１２はアドレスバスとコントロール
バスを総称する。１３はデータバスを意味する。クロッ
ク発生器７はクロック端子ＣＬＫから供給されるクロッ
ク信号に基づいて内部の動作基準クロック信号を生成し
てマイクロプロセッサ５及びコプロセッサ６に供給す
る。Ｉ／Ｏポート１１はデータ入出力外部端子Ｉ／Ｏに
結合される。Ｖｃｃ，ＶｓｓはマイクロコンピュータＭ
ＣＵの電源用外部端子、ＲＥＳはマイクロコンピュータ
ＭＣＵのリセット用外部端子である。
【００４９】マイクロコンピュータＭＣＵは、特に制限
されないが、図３に示されている全ての機能ブロックが
単結晶シリコン基板のような一個の半導体基板に形成さ
れて成る。
【００５０】前記コプロセッサ６は、上記〔アルゴリズ
ム５〕のステップ４、ステップ７、ステップ８、ステッ
プ１０で示された「A = A・B・R-1 mod N + kN」等で記述
される「剰余乗算」を実行するための専用ハードウェア
として位置付けられ、演算回路３２と制御回路３１を含
んでいる。前記図１のオーバーフロー補正回路はコプロ
セッサ６に含まれる。剰余乗算の入力値Ａ，Ｂ，Ｒ，Ｎ
及び出力値Ａはコプロセッサ６の中のレジスタ又はＲＡ
Ｍなどの記憶装置に保持される。あるいは、前記ＲＡＭ
９に保持させるようにしてもよい。
【００５１】マイクロプロセッサ５は、公知演算命令や
条件分岐命令等を実行できる汎用マイクロプロセッサで
あり、コプロセッサ６が実現する演算機能を使用しなが
ら、〔アルゴリズム５〕による、べき乗剰余演算「 XY
mod N」 を実現する。
【００５２】図４には〔アルゴリズム５〕によってべき
乗剰余演算「 XY mod N」 を実行するときのマイクロプ
ロセッサ５とコプロセッサ６による処理のフローチャー
トが概略的に示されている。図４においてＴ１及びＴ５
は〔アルゴリズム５〕においてマクロプロセッサ５が負
担すべき演算処理とされ、Ｃ２は〔アルゴリズム５〕に
おいてコプロセッサ６が負担すべき演算処理とされる。
Ｃ２で行われる演算処理は、特に制限されないが、〔ア
ルゴリズム５〕のステップ４，７，８，１０の処理とさ
れる。マイクロプロセッサ５は、コプロセッサ６に演算
を実行させるとき、それに必要な値（Ａ，Ｂ，Ｎなど）
を例えばコプロセッサ６内部のレジスタ等に設定する
（Ｔ２）。その後マイクロプロセッサ５はコプロセッサ
６に対して演算開始をコマンドなどによって指示する
（Ｔ３）。コプロセッサ６はＣ１によって設定された入
力値を用い、コマンドなどによって指示された演算処理
を行う（Ｃ２）。その間、マイクロプロセッサ５はコプ
ロセッサ６による演算の終了を待ち、或いはその他の処
理を行うことができる（Ｔ４）。コプロセッサ６は、Ｃ
２による演算を終了すると、それをマイクロプロセッサ
に通知する（Ｃ３）。マイクロプロセッサ５はコプロセ
ッサ６によるＣ２の演算結果を用いてアルゴリズムの処
理を行う（Ｔ５）。更にコプロセッサ６に負担させるべ
き処理が残っている場合にはＴ６を経て上記処理が繰り
返される。
【００５３】（２）第２の実施の形態 上記〔アルゴリズム５〕において、ステップ７で示され
た剰余乗算「A2・R-1 mod N + kN」は、ステップ8で示さ
れた剰余乗算「A・B・R-1 mod N + kN」においてB=A とす
ることにより実現できる。しかしながら、実際に、Ａに
割り当てられたレジスタの値をＢに割り当てられたレジ
スタへ転送していたのでは、演算の実行時間が増大して
しまうという問題を生じる。またステップ８をfor文の
ループの中で繰り返し実行する場合、同一のＢの値を繰
り返し使用できるため、ステップ７でＢの値をＡの値で
書き換えない方がより効率的な演算の実行が可能とな
る。さらにステップ１０で示された剰余乗算「A・R-1 mo
d N + kN」でも、同様にB=1とすることにより実現でき
るが、B に1 をセットするために演算の実行時間が増大
してしまうという問題が生じる。これらは前記第５の問
題点に対応される内容である。
【００５４】この問題点を解決するため、剰余乗算「A・
B・R-1 mod N + kN」を実現する回路には、Ｂの値の代わ
りにＡの値又は"１" を選択できるようにする構成を採
用するものである。
【００５５】図５にはその課題を解決するための演算手
段のブロック図が示される。特に制限されないが、図５
に示されている演算手段は、図３のコプロセッサ６が実
現する一つの回路構成として位置付けることができ、単
結晶シリコン基板のような一個の半導体チップに形成さ
れたマイクロコンピュータＭＣＵに含まれている。
【００５６】図５において１５は演算器、１６はセレク
タ、１７はコントロールレジスタ、１８〜２０は演算用
のレジスタである。セレクタ１６はコントロールレジス
タ１７の制御ビットＣＢ０，ＣＢ１の値に従ってレジス
タ１８，１９又は固定値”１”を選択して演算器１３に
与える。コントロールレジスタ１７の２ビットＣＢ０，
ＣＢ１はその論理値の組合せに応じて演算式を指定す
る。即ち、その設定値に応じて、剰余乗算「A・B・R-1 mo
d N + kN」におけるＢの値として、レジスタ１８の値
Ａ, レジスタ１９の値Ｂ、又は固定値”１” の何れか
をセレクタ１６を介して演算器１５に供給するようにな
っている。コントロールレジスタ１７のビットＣＢ０，
ＣＢ１に従ったセレクタの選択動作に従って、演算器１
５は、「A・B・R-1 mod N + kN」、「A2・R-1 mod N + k
N」又は「A・R-1 mod N + kN」を同じように演算するこ
とができる。したがって、値Ｂを保有するためのレジス
タに値Ａを転送したり、値Ｂを保有するためのレジスタ
に１を設定する処理を要しない。コントロールレジスタ
１５への値の設定は、例えば図３に示されるマイクロプ
ロセッサ５によりバス１２，１３を経由して行われる。
【００５７】図６には図５の比較例としての演算手段の
ブロック図が示されている。図６の場合には、剰余乗算
「A2・R-1 mod N + kN」を実行する場合には、バスを経
由してA の値をB へ転送したり、Ｂの値を１に設定する
処理を行わなければならない。
【００５８】（３）第３の実施の形態 上記〔アルゴリズム５〕において、ステップ８に代表さ
れる剰余乗算「Ａ（Ａout）= Ａ（Ａin）・B・R-1 mod N
+ kN」では、演算結果（Ａout）を入力値Ａ（Ａin）と
同じ記憶装置もしくはレジスタに保存しなければならな
い。剰余乗算は通常瞬時には実行できず、多くのクロッ
ク数（演算ステップ数）を費やして入力値Ａ，Ｂ，Ｎを
何度も参照しながら計算を行うため、計算の途中結果お
よび最終結果を入力値Ａと同じ記憶装置に保存保存する
ことはできず、一次記憶値（Ｔｅｍｐ）用の別の一次記
憶装置に保存する必要が生じる。そのため、演算式「Ａ
=A・B・R-1 mod N + kN」は、「Temp ← A・B・R-1 mod N +
kN」となり、ステップ８を実現するためには最後に「A
← Temp」を実行しなければならず、計算時間が増大し
てしまうという問題が本発明者によって見い出されてい
る。これは前記第６の問題点に対応される。この問題点
は〔アルゴリズム５〕のステップ４、７、１０でも同様
に生じる。
【００５９】図７には上記問題点の解決に着目した演算
手段のブロック図が示される。特に制限されないが、図
７に示されている演算手段は図３のコプロセッサ６が実
現する一つの回路構成として位置付けることができ、単
結晶シリコン基板のような一個の半導体チップに形成さ
れたマイクロコンピュータＭＣＵに含まれる。
【００６０】図７において、２２は演算器、２３と２４
は前記値Ａを格納するレジスタと一次記憶値Ｔｅｍｐ用
のテンポラリレジスタに交互に切換え利用されるレジス
タ、３５は値Ｂを格納する為に利用されるレジスタ、２
６は値Ｎを格納するために利用されるレジスタである。
レジスタ２３〜２６と演算器２２はコプロセッサ内部の
バス４０に共通接続されている。
【００６１】図７においてＳ１はレジスタ２３の選択信
号、Ｓ２はレジスタ２４の選択信号である。Ｒｔｍｐは
一次記憶値Ｔｅｍｐに対するアクセス信号、Ｒａは値Ａ
に対するアクセス信号である。アクセス信号Ｒｔｍｐ，
Ｒａは、マイクロプロセッサがコプロセッサに与えたコ
マンドに応じて制御回路３１が出力する演算制御信号の
一種とされる。
【００６２】２９、３０はセレクタである。セレクタ２
９、３０は、フラグ２７の値に従ってアクセス信号Ｒａ
又はＲｔｍｐを選択し、選択した信号をレジスタ選択信
号Ｓ１，Ｓ２として出力する。フラグ２７が”１”のと
き、セレクタ２９はアクセス信号Ｒａをレジスタ選択信
号Ｓ１として選択し、セレクタ３０はアクセス信号Ｒｔ
ｍｐをレジスタ選択信号Ｓ２として選択する。フラグ２
７が”０”の時はセレクタ２９，３０による選択状態は
その逆にされる。
【００６３】前記フラグ２７の設定はフラグ反転制御ロ
ジック２８によって行われる。このフラグ反転制御ロジ
ック２８は、例えば、前記制御回路３１に含まれ、演算
の手順を制御するシーケンサが剰余乗算「A・B・R-1 mod
N」の終了タイミングを示したとき、それに同期してフ
ラグ２７の状態を反転制御する。
【００６４】このように、前記レジスタ２３と２４は剰
余乗算「A・B・R-1 mod N」の度に交互に値Ａ又は一次記
憶値Temp の格納用に割り当てられる。例えば、レジス
タ２３が値Aの格納に使用されている時、レジスタ２４
は一次記憶値Tempの格納に使用され、剰余乗算「A・B・R
-1 mod N」の実行終了時に、アクセス信号Ｒａ，Ｒｔｍ
ｐに対する選択信号Ｓ１，Ｓ２の対応が切り換えられる
ように制御される。このレジスタ機能の交換は、図示さ
れるように、１ビットのフラグ２７を剰余乗算「A・B・R
-1 mod N」の実行終了時に反転させることにより制御さ
れる。これにより、値A, Temp の内容の入れ換えを見か
け上瞬時に実行することができ、演算時間の短縮に寄与
する。
【００６５】図８は図７の演算手段に対する比較例を示
すものである。図８に示される演算手段において、剰余
乗算「A・B・R-1 mod N」の実行結果は、まず一時記憶値T
empのために固定的に割り当ているテンポラリレジスタ
に格納され、そのテンポラリレジスタの値Ｔｅｍｐが、
値Ａ専用のレジスタに転送されて、値Ａのレジスタが最
終結果を保持する。そのようなデータ転送には少なから
ず時間を要する。
【００６６】図９には図７のレジスタ２３〜２６をＲＡ
Ｍ３２で実現する場合のコプロセッサの例が示される。
【００６７】特に制限されないが、図９に示されている
コプロセッサは、図３のマイクロコンピュータＭＣＵの
コプロセッサ６に適用される一つの回路構成として位置
付けることができ、前記同様に、単結晶シリコン基板の
ような一個の半導体チップに形成されたマイクロコンピ
ュータＭＣＵに含まれている。
【００６８】図９において５０はＲＡＭであり、同図に
は記憶領域２３Ｍ〜２６Ｍが代表的に示されている。記
憶領域２３Ｍ，２４Ｍは交互に前記値Ａを格納する領域
と演算の途中結果である一次記憶値Ｔｅｍｐを格納する
領域に切換え利用される。記憶領域２５Ｍは値Ｂを格納
する為に利用され、記憶領域２６Ｍは値Ｎを格納するた
めに利用される。各記憶領域２３Ｍ〜２６Ｍは演算回路
内部のバス２７を介して、代表的に示された演算器２２
に接続されている。ＲＡＭ５０に対するアクセス制御は
バス５２、５３を介して行われる。アドレス信号として
Ａmsb〜Ａ0の所定ビットのアドレス信号によってＲＡＭ
５０のアドレシングが行われる。
【００６９】コントロールレジスタ５１にはマイクロプ
ロセッサ５から供給されたコマンドが設定され、制御回
路３１がそれを解読して、演算器２２などに対する制御
信号を生成する。
【００７０】前記記憶領域２３Ｍ〜２６Ｍに対する選択
情報は、特に制限されないが、アドレス信号の最上位側
の２ビットＡmsb，Ａmsb-1とされる。ここで、Ａmsb＝
１のとき、フラグ２７の論理値に応じてＡmsb-1の論理
値を強制的に反転させるためにアンドゲート５４及び排
他的論理和ゲート５５が設けられ、そのゲート５５の出
力Ａ'msa-1がＡmsa-1に代えてＲＡＭ５０に供給され
る。Ａmsb＝１，Ａ'msb-1＝０で記憶領域２３Ｍ、Ａmsb
＝１，Ａ'msb-1＝１で記憶領域２４Ｍ、Ａmsb＝０，Ａ'
msb-1＝０で記憶領域２５Ｍ、Ａmsb＝０，Ａ'msb-1＝１
で記憶領域２６Ｍを選択する。コプロセッサの動作プロ
グラム上において、Ａmsb＝１，Ａmsb-1＝０は値Ａの格
納領域を指し、Ａmsb＝１，Ａmsb-1＝１はtempの格納領
域を指す。
【００７１】前記フラグ２７の設定はフラグ反転制御ロ
ジック２８によって行われる。このフラグ反転制御ロジ
ック２８は、例えば、演算の手順を制御する制御回路３
１内部のシーケンサが剰余乗算「A・B・R-1 mod N」の終
了タイミングを示したとき、それに同期してフラグ２７
の状態を反転制御する。
【００７２】これにより、前記記憶領域２３Ｍ，２４Ｍ
はそれぞれ排他的に値Ａの格納、又は一次記憶値Ｔｅｍ
ｐの格納に使用される。例えば、フラグ２７が０のと
き、記憶領域２３Ｍが値Ａの格納に、記憶領域２４Ｍが
Tempの格納に使用される。剰余乗算の実行終了時にフラ
グ２７の値が１に反転されると、次の演算では、記憶領
域２３Ｍが値tempの格納に、記憶領域２４Ｍが値Ａの格
納に使用される。これにより、レジスタに代えてＲＡＭ
５０を用いる場合にも、値A, Temp の内容の入れ換えを
見かけ上瞬時に実行することができる。
【００７３】（４）第４の実施の形態 上記〔アルゴリズム５〕において、ステップ８に代表さ
れる剰余乗算「A= A・B・R-1 mod N + kN」を実行するた
めのアルゴリズムは、前記〔アルゴリズム４〕で記述さ
れるが、このアルゴリズムにおいて次の点を考慮する必
要がある。
【００７４】前記〔アルゴリズム５〕のステップ１、ス
テップ２でN', M を予め用意しなければならない。また
大きな値を採るM は演算時点まで保持されなければなら
ない。また、前記〔アルゴリズム５〕のステップ３にお
いては、中間結果ＡＢは、値Ａ，Ｂのデータ長の合計を
データ長とする大きな数となるため、これらを一時的に
保持するにはそれに応じた記憶装置が必要になる。これ
らは、前記第１の問題点に対応される。
【００７５】また、前記〔アルゴリズム５〕のステップ
３ではＡ，Ｂ，Ｍ，Ｎの大きな数どうしの乗算が必要で
あり、これをいかにして効率良く実現するかという課題
があった。特にこれをハードウェアで実現する場合、
Ａ，Ｂ，Ｎ の値を保持する記憶装置と、乗算を実行す
る演算器との間でデータのやりとりを頻繁に行なわなけ
ればならず、記憶装置やデータパスの論理回路規模を最
小限に抑えるための考慮が必要である。これは前記第３
の問題点に対応される。
【００７６】ここでは、それらの問題点を解決するため
の手段として、先ず、前記Ａ，Ｂ，Ｍ，Ｎの値の大きな
数どうしの乗算を効率良く実現するための原理について
説明する。
【００７７】図１０には値B, M のブロック分割の例が
示されている。図１０においては、ｎビット長のＢ，Ｍ
を各々Ｌビット長のブロックに分割した状態が図示され
ている。これにより、Ｂ，Ｍは各々ｎ／Ｌ 個のブロッ
クに分割される。例えばｎは５１２ビット、Ｌは３２ビ
ットのような値とされる。
【００７８】このブロック分割を用いて、〔アルゴリズ
ム４〕のステップ３で記述された演算式「(A・B+M・N)/
R」に、部分積に分解する変形を施すと、以下のように
なる。下記に示された式の変形結果は専ら部分積の項の
形式が把握できる範囲で記載を省略してある。
【００７９】 (A・B+M・N)/R = (A・(2n-L・Bn/L-1 +・・・+ 2L・B1 + B0)+(2n-L・Mn/L-1 + ・・・ + 2 L・ M1 + M0)・N)/R = (・・・((A・B0+M0・N)/2L + (A・B1+M1・N))/2L +・・・+ (A・Bn/L-1+Mn/L-1・N))/2L この変形式より明らかなように、演算「(A・Bi+Mi・N)/
2L」をｎ／Ｌ回 繰り返して実行すれば、「(A・B+M・N)/
R」を実現できることになる。
【００８０】図１１には前記部分積による演算「(A・Bi+
Mi・N)/2L」を実行する為の演算手段に着目したコプロセ
ッサの更に別の例が示されている。特に制限されない
が、図１１に示されているコプロセッサは、図３のコプ
ロセッサ６に適用される一つの回路構成として位置付け
ることができ、前記同様に、単結晶シリコン基板のよう
な一個の半導体チップに形成されたマイクロコンピュー
タＭＣＵに含まれる。
【００８１】図１１において、３３は第１の積和演算
器、３４は第２の積和演算器、３５は一次記憶値Ｔｅｍ
ｐを保持するテンポラリレジスタ、３６は値Ａの格納に
利用れるレジスタ、３７は値Ｂの格納に利用されるレジ
スタ、３８は値Ｎの格納に利用されるレジスタである。
３９はＭｉ生成ロジック、４０はＭｉ生成ロジック３９
で生成された値Ｍiを保持するラッチ、４１は「÷２L」
を行うためのシフト回路である。
【００８２】図１１に示される回路は図９に示される態
様のブロック分割に基づいて演算「(A・Bi+Mi・N)/2L」を
実行する回路である。先ず、第１の積和演算器３３は、
レジスタ３５の値Temp、レジスタ３６の値A、レジスタ
３７の値Bi を入力として、積和演算「Temp + A・Bi」を
実行する。その演算結果は値Temp2 として次段の第２の
積和演算器３４へ送られる。値Temp2 はｎ＋Ｌビット長
の整数である。一方、Ｍｉ生成ロジック３９は、Ｌビッ
ト長の数A0, Bi, N0 を入力としてＬビットの整数Ｍiを
生成し、この正数Ｍiはレジスタ４０に一時的に保持さ
れる。第２の積和演算器３４は、前記Temp2, N, Mi を
入力として、積和演算「Temp2 + Mi・N」を実行する。ｎ
＋Ｌ ビット長の演算結果の下位Ｌビットは全て０であ
り、これをシフタ４１によって消去して（すなわち２L
で割って）、ｎビット長の結果が値Temp としてレジス
タ３５に送られ保持される。
【００８３】以上の動作をｎ／Ｌ回 繰り返し実行すれ
ば、演算「(A・B+M・N)/R」が実現できる。これによれ
ば、ｎビットの整数Ｍをあらかじめ計算して保持する必
要はなく、Ｌビット長のMiのみを積和演算器３３の計算
中に求めてレジスタ４０に保持すればよく、値Ｍの計算
時間の削除、および値Ｍを保持する記憶手段の規模を縮
小することができる。さらに、積和演算器３３と積和演
算器３４を直列的に接続して連続的に動作させることに
より、ｎ＋Ｌビット長の中間結果Temp2 を一時的に保持
する記憶手段を特別に設けることも必要なくなる。
【００８４】図１２には前記部分積による演算「(A・Bi+
Mi・N)/2L」を実行する為の演算部に着目したコプロセッ
サの更に別の例が示される。特に制限されないが、図１
２に示されているコプロセッサは、図３のコプロセッサ
６に適用される一つの回路構成として位置付けることが
でき、前記同様に、単結晶シリコン基板のような一個の
半導体チップに形成されているマイクロコンピュータＭ
ＣＵに含まれる。
【００８５】図１２の例は、図１１のコプロセッサに対
し、レジスタ３５〜３８を積和演算器３３、３４にバス
４０で接続した点が相違される。したがって前記レジス
タ３５〜３８をＲＡＭ４２で構成することができるよう
になる。これにより、半導体チップ上のレジスタ面積の
低減が可能となる。また、この構成においては、特にバ
ス４０によるデータ転送量が多いため、バス幅が大きく
なって半導体チップの面積が大きくならないようにする
必要が生じるが、図１１の例で示したように積和演算器
３３と積和演算器３４を直列的に接続することにより、
中間結果Temp2をバスを用いて転送することが不要にな
るため、バスによるデータ転送量の低減を図ることがで
きる。
【００８６】（５）第５の実施の形態 図１１又は図１２のコプロセッサの例において、第１の
積和演算器３３でTemp=0、第２の積和演算器３４でMi・N
=0、さらにセレクタ４１による「÷2L」の動作を行なわ
ないことにより、同図に示される演算手段を、「A・Bi」
のような多倍長乗算（小さな数Ｂiとその多倍長に相当
する大きな数Ａとの乗算）を実行する回路として使用す
ることができる。これは、前記第４の問題点を解決する
ための一つの手段とされる。「A・Bi」のような多倍長乗
算演算は、例えば〔アルゴリズム５〕のステップ２の演
算「R2 mod N」をマイクロプロセッサを用いて実行する
ときに適用されることにより、その演算の高速化を図る
ことができる。
【００８７】即ち、図１３には「Ｒ2 mod Ｎ」の計算の
概念図が示されている。図１３において、Ｒ＝２n、ｎ
＝５１２とされ、Ｎは５１２ビット、Ｒ2は最上位ビッ
トだけが１で下位側１０２４ビット全てが０の値とされ
る。マイクロプロセッサで演算「Ｒ2 mod Ｎ」を行うと
き、大きな数のＲ2を同様に大きな数のＮで直接に除算
するのは効率的でないから、被除数を最上位側から６４
ビット単位のブロックとして把握し、また、除数を最上
位側から３２ビット単位のブロックとして把握し、順次
上位側のブロック同士を対象に除算を行い、それによっ
て得られる値を商の概数として把握する。図１３におい
て例えばＱ（＝Ｄａ÷Ｎａ）を商の概数として把握す
る。概略的には、Ｒ2の上位側に対して「Ｑ・Ｎａ」を
減算し、その減算結果の上位側に対して「Ｑ・Ｎｂ」を
減算する。「Ｑ・Ｎｂ」の減算結果に対して同様の処理
を行い、更にその結果の対して同様の処理を繰り返すと
いう手法によって、「Ｒ2 mod Ｎ」の結果を得ることが
できる。実際にはその途上で、余剰ビットを消去するた
めの減算処理が介在される。このとき、図１３の例に従
えば、前記演算「Ｑ・Ｎｂ」の処理は、第１回目では３
２ビットと４８０ビットという大きな数の乗算処理とさ
れる。しかもそのような大きな数の乗算処理は何回も繰
り返される。このとき、図１１や図１２に示されるコプ
ロセッサによって演算可能な前記「A・Bi」のような多倍
長乗算演算を利用することにより、換言すれば、そのよ
うな多倍長乗算演算をコプロセッサに負担させれば、
〔アルゴリズム５〕におけるステップ２の演算「R2 mod
N」をマイクロプロセッサを用いて実行するとき、その
演算処理の高速化を図ることができる。
【００８８】以上本発明者によって成された発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。図１、５、７、９、１１、
１２に基づいて説明した内容は、それぞれに対応される
課題の解決手段を理解し易くするために、コプロセッサ
の別々の回路構成であるかのように説明してきたが、そ
れらの構成は全てを又は選択的に複数種類の構成を一つ
のコプロセッサで実現できることは言うまでもない。
【００８９】また、値Ａ，Ｂ，Ｎのビット数は５１２ビ
ットに限定されず、それ以上のビット数を利用可能であ
ることは言うまでもない。また、べき乗剰余演算を実現
するためのハードウェア構成は上記の各種実施の形態に
限定されず適宜変更可能である。
【００９０】また、上記説明した演算技術は、特に図示
はしないが、前記アルゴリズム２を採用しないところの
アルゴリズム１に従ったべき乗剰余演算を行うコプロセ
ッサやマイクロコンピュータ等のデータ処理装置にも適
用することができる。
【００９１】さらに、上記説明では補正項ｋＮを用いる
場合を一例としたが、前記直列的に配置された積和演算
器３３、３４を利用した処理は、前記アルゴリズム３に
基づいてべき乗剰余演算を行う以下のデータ処理装置に
も適用できる。すなわち、ｎを演算値のビット数を表わ
す正の整数、Ｎを 0＜N＜2n となるnビットの正の整
数、Ainを0≦Ain＜2n となるｎビットの正の整数、Aout
を0≦Aout＜2n となるｎビットの正の整数とするとき、
演算式がAout = f(Ain) mod Nで与えられ、入力値 Ain
と出力値 Aout の値の範囲をNよりも大きな2n 未満とす
る剰余演算を行う演算手段と、この演算手段による上記
剰余演算を制御する制御手段とを１個の半導体基板に備
えて成るデータ処理装置である。前記Aout = f(Ain) mo
d N で与えられる剰余演算は、Aout = Ain・B・R-1 mod N
の演算式で与えられる剰余演算を含み、Ｒは2n、R-1はR
・R-1 mod N = 1 を満たす 0＜R-1 ≦N となるnビットの
正の整数、Ｂは0≦B＜2n となるnビットの正の整数であ
り、前記演算手段は、演算式Aout = Ain・B・R-1 mod N、
で与えられる剰余演算を実行するための、直列的に接続
された積和演算器３３、３４を備える。これに対する具
体的な演算態様として、前記演算式Aout = Ain・B・R-1 m
od N で与えられる剰余演算は、t = (Ain・B+M・N)/Rで与
えられる演算処理と、これに続いてif t≧R then retur
n t-N else return tで与えられｔ−Ｎ又はｔを前記Ａ
outとする演算処理を含み、前記演算手段は、直列的に
接続された前記積和演算器３３、３４により、部分積の
和として、前記演算処理 ｔ=(Ain・B+M・N)/Rを実行す
る。これによっても同じく、部分積の一次記憶用メモリ
手段などを必要とせず、演算手段の回路規模を縮小でき
る。
【００９２】本発明はコプロセッサやマイクロコンピュ
ータの他に、ＩＣカード、符号化・復号化装置若しくは
暗号化・復号化装置などに広く適用することができる。
【００９３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００９４】すなわち、高速にべき乗剰余演算「 XY mo
d N 」を実現することができる。
【００９５】また、べき乗剰余演算に為の上記の専用ハ
ードウェアの実現において、その論理回路規模を最小限
にすることができる。
【００９６】更に、上記専用ハードウェアをICカード用
マイクロコンピュータと同一の半導体チップに搭載し、
べき乗剰余演算「 ＸY mod N」を適用した符号化・復号
化のためのマイクロコンピュータを低コストで使い易く
実現することができる。
【００９７】そして、マイクロプロセッサを搭載するマ
イクロコンピュータにおいて、剰余乗算 A = A・B・R-1 m
od N +kN、A = A2・R-1 mod N +kN、A = A・R-1 mod N +k
N で与えられる演算を、積和演算器を内蔵したコプロセ
ッサで実行し、さらに同一のコプロセッサに前処理 R2
mod N を高速に実行するための乗算機能を備え、これら
のコプロセッサの演算機能を用いて、マイクロプロセッ
サでべき乗剰余演算 XY mod N を高速に実行することが
できる。
【図面の簡単な説明】
【図１】オーバフロー補正回路の一例を示すブロック図
である。
【図２】オーバフロー補正回路に対する比較例のブロッ
ク図である。
【図３】べき乗剰余演算「ＸY mod Ｎ」を行うためのア
ルゴリズム５を実行可能なマイクロコンピュータの一例
ブロック図である。
【図４】３図のマイクロコンピュータにおいてアルゴリ
ズム５に従ってべき乗剰余演算「ＸY mod Ｎ」を行うと
きのマイクロプロセッサとコプロセッサの概略的な処理
の流れを示すフローチャートである。
【図５】複数種類の剰余乗算「A・B・R-1 mod N + kN」、
「A2・R-1 mod N + kN」又は「A・R-1 mod N + kN」を選
択的に実行できるコプロセッサの演算手段を示すブロッ
ク図である。
【図６】図５の演算手段に対する比較例を示すブロック
図である。
【図７】A=A・B・R-1 mod N + kNなどの演算において入力
レジスタとテンポラリレジスタとのレジスタ機能交換を
実現する演算手段の一例を示すブロック図である。
【図８】図７の演算手段に対する比較例を示すブロック
図である。
【図９】図７のレジスタをＲＡＭに置き換えてレジスタ
機能交換を実現する演算手段の一例を示すブロック図で
ある。
【図１０】部分積のために値Ｂ，Ｍをブロック分割した
例を示す説明図である。
【図１１】部分積により（Ａ・Ｂi＋Ｍi・Ｎ）／２Lを実
行するための演算手段を含むコプロセッサのブロック図
である。
【図１２】部分積により（Ａ・Ｂi＋Ｍi・Ｎ）／２Lを実
行するための別の演算手段を含むコプロセッサのブロッ
ク図である。
【図１３】Ｒ2 mod Ｎの計算の概念を示す説明図であ
る。
【図１４】べき乗剰余演算を適用する符号化、復号化装
置の概略説明図である。
【符号の説明】
３ 演算器 ４ セレクタ ＭＣＵ マイクロコンピュータ ５ マイクロプロセッサ ６ コプロセッサ １５ 演算器 １６ セレクタ １７ コントロールレジスタ ＣＢ，ＣＢ２ 制御ビット １８〜２０ レジスタ ２２ 演算器 ２３〜２６ レジスタ ２７ フラグ ２８ フラグ反転制御ロジック ２９，３０ セレクタ Ｒａ，Ｒｔｍｐ アクセス信号 Ｓ１，Ｓ２ レジスタ選択信号 ３１ 制御回路 ５０ ＲＡＭ ２３Ｍ〜２６Ｍ 記憶領域 ５１ コントロールレジスタ ３３ 第１の積和演算器 ３４ 第２の積和演算器 ３５〜３８ レジスタ ３９ Ｍｉ生成ロジック ４０ レジスタ ４１ シフタ ４２ ＲＡＭ

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ｎを演算値のビット数を表わす正の整
    数、Ｎを 0＜N＜2n となるnビットの正の整数、Ainを0
    ≦Ain＜2n となるｎビットの正の整数、Aoutを0≦Aout
    ＜2n となるｎビットの正の整数、ｋを０又は正の整数
    とするとき、演算式がAout = f(Ain) mod N +kN で与え
    られ、入力値 Ain と出力値 Aout の値の範囲を０以
    上、2n 未満の整数とする剰余演算を行う演算手段と、
    この演算手段による上記剰余演算を制御する制御手段と
    を１個の半導体基板に備えて成るものであることを特徴
    とするデータ処理装置。
  2. 【請求項２】 前記Aout = f(Ain) mod N +kN で与えら
    れる剰余演算は、Aout = Ain・B・R-1 mod N +kN とAout
    = Ain・B mod N +kNの演算式で夫々与えられる剰余演算
    を含み、Ｒは2n、R-1はR・R-1 mod N = 1 を満たす 0＜R
    -1 ≦N となるnビットの正の整数、Ｂは0≦B＜2n とな
    るnビットの正の整数であることを特徴とする請求項１
    記載のデータ処理装置。
  3. 【請求項３】 前記演算式Aout = Ain・B・R-1 mod N +kN
    で与えられる剰余演算は、t = (Ain・B+M・N)/Rで与えら
    れる演算処理と、これに続いてif t≧R then return t-
    N else return tで与えられ、ｔ−Ｎ又はｔを前記Ａout
    とする演算処理とを含み、前演算手段は、前記 t≧R
    を、ｎビットのｔのオーバーフローによって検出するこ
    とを特徴とする請求項２記載のデータ処理装置。
  4. 【請求項４】 前記演算手段は、演算式Aout = Ain・B・R
    -1 mod N +kN で与えられる剰余演算を実行するため
    の、直列的に接続された積和演算器を備えて成るもので
    あることを特徴とする請求項２記載のデータ処理装置。
  5. 【請求項５】 前記演算式Aout = Ain・B・R-1 mod N +kN
    で与えられる剰余演算は、t = (Ain・B+M・N)/Rで与えら
    れる演算処理と、これに続いてif t≧R then return t-
    N else return tで与えられ、ｔ−Ｎ又はｔを前記Ａout
    とする演算処理とを含み、前記演算手段は、直列的に接
    続された積和演算器を備え、部分積の和として前記演算
    処理t = (Ain・B+M・N)/Rを実行するものであることを特
    徴とする請求項２記載のデータ処理装置。
  6. 【請求項６】 前記制御手段は前記直列的に接続された
    積和演算器を用いて乗数と被乗数が多倍長とされる多倍
    長乗算を選択的に実行するものであることを特徴とする
    請求項５記載のデータ処理装置。
  7. 【請求項７】 前記演算手段は、前記演算式Aout = Ain
    ・B・R-1 mod N +kNにおけるBの値を、Ain又は1 に選択的
    に指定する手段を備えて成るものであることを特徴とす
    る請求項４乃至６の何れか１項記載のデータ処理装置。
  8. 【請求項８】 前記演算式Aout = Ain・B・R-1 mod N +kN
    で与えられる剰余演算は、t = (Ain・B+M・N)/Rで与えら
    れる演算処理と、これに続いてif t≧R then return t-
    N else return tで与えられｔ−Ｎ又はｔを前記Ａoutと
    する演算処理とを含み、前記演算手段は、前記 t≧R
    を、ｎビットのｔのオーバーフローによって検出し、ま
    た、直列的に接続された積和演算器を備え部分積の和と
    して前記演算処理t = (Ain・B+M・N)/Rを実行し、また、
    前記演算式Aout = Ain・B・R-1 mod N +kN におけるBの値
    をAin又は1 に選択的に指定する手段を備えて成るもの
    であることを特徴とする請求項２記載のデータ処理装
    置。
  9. 【請求項９】 前記制御手段は前記直列的に接続された
    積和演算器を用いて乗数と被乗数が多倍長の多倍長乗算
    を選択的に実行するものであることを特徴とする請求項
    ８記載のデータ処理装置。
  10. 【請求項１０】 請求項９記載のデータ処理装置と、こ
    のデータ処理装置をコプロセッサとして利用するマイク
    ロプロセッサとを１個の半導体基板に含み、前記マイク
    ロプロセッサは、前記データ処理装置に前記演算Aout =
    Ain・B・R-1 mod N +kN に必要な入力値を設定して当該
    演算処理を指示し、その演算結果を利用するものである
    ことを特徴とするマイクロコンピュータ。
  11. 【請求項１１】 前記マイクロプロセッサにべき乗剰余
    演算を実行させるための動作プログラムが格納されたＲ
    ＯＭを有し、前記演算Aout = Ain・B・R-1 modN +kN は前
    記べき乗剰余演算に含まれる演算であることを特徴とす
    る請求項１０記載のマイクロコンピュータ。
  12. 【請求項１２】 前記べき乗剰余演算対象とされるデー
    タを電気的な書き換え可能に保持する不揮発性メモリを
    更に備えて成るものであることを特徴とする請求項１１
    記載のマイクロコンピュータ。
  13. 【請求項１３】 演算結果Ａoutを次の演算の入力値Ａ
    inとし、演算式 Aout= f(Ain) で与えられる演算を実行
    するデータ処理装置において、Ain とAoutの内容を各々
    記憶する記憶手段と、当該記憶手段に対するAin とAout
    の記憶場所の相互入れ替えを指示するフラグ手段と、
    前記演算式の演算実行終了後に前記フラグ手段の値を反
    転させることにより、Ain とAout の値の物理的な入れ
    替えに代えて、Ain とAout の記憶場所を論理的に入れ
    換える制御手段とを含んで成るものであることを特徴と
    するデータ処理装置。
  14. 【請求項１４】 ｎを演算値のビット数を表わす正の整
    数、Ｎを 0＜N＜2nとなるnビットの正の整数、Ainを0≦
    Ain＜2n となるｎビットの正の整数、Aoutを0≦Aout＜2
    n となるｎビットの正の整数、kを０又は正の整数とす
    るとき、演算式がAout = f(Ain) mod N+kN で与えら
    れ、入力値 Ain と出力値 Aout の値の範囲をNよりも大
    きな2n 未満とする剰余演算を行う演算手段と、この演
    算手段による上記剰余演算を制御する制御手段とを１個
    の半導体基板に備えて成るデータ処理装置であって、前
    記Aout = f(Ain) mod N+kN で与えられる剰余演算は、
    Aout = Ain・B・R-1 mod N+kN の演算式で与えられる剰
    余演算を含み、Ｒは2n、R-1はR・R-1 mod N = 1 を満た
    す 0＜R-1 ≦N となるnビットの正の整数、Ｂは0≦B＜2
    n となるnビットの正の整数であり、前記演算手段は、
    演算式Aout = Ain・B・R-1 mod N+kN、で与えられる剰余
    演算を実行するための、直列的に接続された積和演算器
    を備えて成るものであることを特徴とするデータ処理装
    置。
  15. 【請求項１５】 前記演算式Aout = Ain・B・R-1 mod N+k
    N で与えられる剰余演算は、t = (Ain・B+M・N)/Rで与え
    られる演算処理と、これに続いてif t≧R then return
    t-N else return tで与えられｔ−Ｎ又はｔを前記Ａout
    とする演算処理とを含み、前記演算手段は、直列的に接
    続された前記積和演算器により、部分積の和として前記
    演算処理t = (Ain・B+M・N)/Rを実行するものであること
    を特徴とする請求項１４記載のデータ処理装置。
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