JP2000207387A

JP2000207387A - 演算装置及び暗号処理装置

Info

Publication number: JP2000207387A
Application number: JP11011989A
Authority: JP
Inventors: Kazue Shiba; 万恵斯波; Shinichi Kawamura; 信一川村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-01-20
Filing date: 1999-01-20
Publication date: 2000-07-28

Abstract

(57)【要約】【課題】本発明は、最小のアーキテクチャを追加する
だけで整数型の演算に加えて２の拡大体上の演算をも実
行できる。【解決手段】多倍長の積和演算装置１であって、整数
型の単位乗算を実行する場合にはキャリーを伝搬させて
単位乗算回路（１１，４１）を動作させ、２の拡大体の
単位乗算を実行する場合にはキャリーを伝搬させずに単
位乗算回路（１２，４１）を動作させるようにした演算
装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は演算装置及び暗号
処理装置、特に例えばＩＣカードに実装される暗号処理
用コプロセッサ等に用いるのに適した演算装置及び暗号
処理装置に関するものである。

【０００２】

【従来の技術】公開鍵暗号のＬＳＩ実装においては、従
来からＲＳＡ方式等の整数型の演算を行う暗号方式が主
に採用されている。この方式では、桁数の大きい整数に
ついての演算を行う必要があるため、ＩＣカード等に応
用する場合には専用コプロセッサが必要とされる。この
ような専用コプロセッサを実装して暗号処理の多倍長整
数演算を実現させる方式については既に多数の実績があ
る。

【０００３】一方、近年整数型ではなく、２の拡大体
（ＧＦ（２＾ｍ）：ＧａｌｏｉｓＦｉｅｌｄ（ガロア
フィールド））といわれる代数系の上で構成される暗号
系，特に２の拡大体の楕円暗号方式が注目されている。

【０００４】この２の拡大体演算を用いる暗号方式にお
いても、ＲＳＡ方式等の整数型の演算の方式の同様に、
扱うビット数を１６０ビット以上と大きくとる必要があ
る。このため、ＩＣカードのようなＣＰＵの演算力が低
い装置上でこれを実現しようとすると比較的処理時間が
かかる。したがって、専用のハードウェア（コプロセッ
サ）を用いて高速化したいという要求がある。

【０００５】このようにＲＳＡ方式であっても、楕円暗
号方式であっても、ＩＣカード等において高速な暗号処
理を実現させるためには専用の演算用コプロセッサを用
意する必要がある。

【０００６】図１０は暗号処理用のコプロセッサを含む
ＩＣカード用ＬＳＩのブロック図である。

【０００７】同図に示す構成要素を含む専用ＬＳＩが例
えばＩＣカードに組み込まれる。このＬＳＩにおいて
は、ＣＰＵ、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭが１チップ
に収容され、コプロセッサはＲＡＭ、演算部、制御部か
ら構成される。コプロセッサはＣＰＵの制御下にあって
多倍長のべき乗剰余演算や四則演算といった公開鍵暗号
の基本演算に関しＣＰＵを補助する。つまり、暗号の基
本演算を行う部分は図１０におけるコプロセッサであ
り、この部分がどのように構成されているかが問題とな
る。

【０００８】図１１は図１０に示すＬＳＩにおけるコプ
ロセッサ部分の構成例を示すブロック図である。

【０００９】ＲＳＡ方式では整数型の演算が行われるた
め、このコプロセッサは図１１に示すように整数型の乗
算器として構成されている。

【００１０】一方、楕円暗号方式のＬＳＩを作成する場
合、その全体的な構成は図１０に示すＬＳＩと同様ある
いはこれと類似する構成のものとなるが、コプロセッサ
部分における演算は整数型の演算でなく、２の拡大体演
算を行うコプロセッサを用意する必要がある。

【００１１】図１２は多項式基底の２の拡大体演算を行
うコプロセッサのハードウェア構成例を示すブロック図
である。

【００１２】同図は、「楕円暗号のハードウェア実装，
ＳＣＩＳ’９８−１０．１．Ｃ」にて発表された特殊な
既約多項式を用いる円分体といわれる２の拡大体の一種
の演算装置を示している。この演算装置は、２の拡大体
上の加算、二乗、乗算及び逆元演算を実行できる構成を
備えており、これによって楕円曲線上の点の演算に必要
な２の拡大体の演算を実行する。このような演算装置を
ＩＣ化すれば、図１０のＬＳＩに適用し得る２の拡大体
演算用のコプロセッサになる。

【００１３】ここで、加算回路および二乗算回路はｍ個
のＥＸ−ＯＲで構成され、乗算回路８１は図１３に示す
回路構成で実現する。

【００１４】図１３は円分体といわれる２の拡大体の乗
算回路を示す図である。

【００１５】この乗算回路８１は、ｍビットの入力レジ
スタＡ，Ｂを持ち多項式ａ（ｘ）の係数を入力レジスタ
Ａに固定値として入力し、入力レジスタＢからは多項式
ｂ（ｘ）の係数を最上位ビットから１クロック毎にシフ
トしながら演算していく。同図におけるブロックＤはフ
ィードバックレジスタを構成するフリップフロップであ
る。ｍ回シフトした時点での各ブロックＤの値が出力レ
ジスタＣに読み出され、ａ（ｘ）＊ｂ（ｘ）の演算結果
となる。

【００１６】図１１と図１３夫々の回路を見比べてもわ
かるように、乗算と一口に言っても整数型乗算と多項式
基底の２の拡大体乗算とでは、その乗算を実行するため
のアーキテクチャーが全く異なる。したがって、従来は
暗号方式毎にハードウェアを構成しようとする試みがな
されてきた。

【００１７】

【発明が解決しようとする課題】上記したように、楕円
暗号方式は現在注目されてはいるものの、現状ではＲＳ
Ａ暗号方式が未だ主流であるため、楕円暗号方式を用い
るＩＣカードにおいてもＲＳＡ暗号にも対応させたいと
いう要請が強い。

【００１８】ここで、従来の整数型の暗号と２の拡大体
の暗号を同一ＩＣカードに実装しようとした場合、上記
した従来技術の延長ではそれぞれに対応するコプロセッ
サを搭載する必要が生じる。しかしながら、２つのコプ
ロセッサを搭載したのでは、面積制約の大きいＩＣカー
ドにおいてそのチップ面積を圧迫するという問題が生じ
る。

【００１９】本発明は、このような実情を考慮してなさ
れたもので、最小のアーキテクチャを追加するだけで整
数型の演算に加えて２の拡大体上の演算をも実行できる
演算装置及び暗号処理装置を提供することを目的とす
る。

【００２０】

【課題を解決するための手段】上記課題を解決するため
に、請求項１に対応する発明は、多倍長の積和演算装置
であって、整数型の単位乗算を実行する場合にはキャリ
ーを伝搬させて単位乗算回路を動作させ、２の拡大体の
単位乗算を実行する場合にはキャリーを伝搬させずに単
位乗算回路を動作させるようにした演算装置である。

【００２１】本発明はこのような手段を設けたので、最
小のアーキテクチャを追加するだけで整数型の演算に加
えて２の拡大体上の演算をも実行することができる。

【００２２】次に、請求項２に対応する発明は、少なく
とも整数型の単位乗算回路を含んで構成される多倍長整
数の積和演算装置であって、整数型の単位乗算回路と論
理的に隣接して配置された２の拡大体の単位乗算回路
と、整数型の単位乗算回路を使用するか、２の拡大体の
単位乗算回路を使用するかを選択する選択手段とを備え
た演算装置である。

【００２３】本発明はこのような手段を設けたので、２
の拡大体の単位乗算回路を追加するだけで整数型の乗算
と２の拡大体の乗算の双方を実行することができる。

【００２４】次に、請求項３に対応する発明は、少なく
とも整数型の単位乗算回路を含んで構成される多倍長整
数の積和演算装置であって、整数型の単位乗算を実行す
るか、２の拡大体の単位乗算を実行するかの選択信号を
整数型の単位乗算回路に出力する制御手段を備えるとと
もに、整数型の単位乗算回路は、多倍長の積和演算を実
行する際に、整数型の単位乗算を実行すべき旨の選択信
号を受けたときにはキャリーを伝播し、２の拡大体の単
位乗算を実行すべき旨の選択信号を受けたときにはキャ
リー伝搬をしないキャリー伝搬制御手段を備え、単位乗
算回路におけるキャリー伝搬を制御することにより、整
数型乗算と２の拡大体の乗算を切替可能に構成された演
算装置である。

【００２５】本発明はこのような手段を設けたので、キ
ャリー伝搬制御手段を追加するだけで整数型の乗算と２
の拡大体の乗算の双方を実行することができる。

【００２６】次に、請求項４に対応する発明は、請求項
３の演算装置において、キャリー伝搬制御手段は、選択
信号とキャリーアウト信号を入力とするスイッチによっ
て、１ビット毎の全加算器におけるキャリーの伝搬制御
を行う演算装置である。

【００２７】本発明はこのような手段を設けたので、選
択信号とキャリーアウト信号を入力とするスイッチによ
り請求項３に係る発明を実現させることができる。

【００２８】次に、請求項５に対応する発明は、請求項
３の演算装置において、キャリー伝搬制御手段は、１ビ
ット毎の全加算器における２入力ａ，ｂの排他的論理和
の結果ｃを加算結果として出力するか、結果ｃと入力キ
ャリーとの排他的論理和の結果ｄを加算結果として出力
するかを切り替える選択手段からなる演算装置である。

【００２９】本発明はこのような手段を設けたので、選
択手段により請求項３に係る発明を実現させることがで
きる。

【００３０】次に、請求項６に対応する発明は、請求項
１〜５の演算装置において、整数型の乗算を実行する場
合にはキャリーを伝搬させて加算を実行し、２の拡大体
の乗算を実行する場合にはキャリーを伝搬させずに加算
を実行する加算回路を備えた演算装置である。

【００３１】本発明はこのような手段を設けたので、積
和演算における加算部分についても整数型の乗算と２の
拡大体の乗算との双方を確実に実行することができる。

【００３２】次に、請求項７に対応する発明は、請求項
１〜６の何れかの演算装置を備え、演算装置による整数
型の演算に基づく暗号化又は復号処理と、演算装置によ
る２の拡大体の演算に基づく暗号化又は復号処理との双
方を切替可能に構成された暗号処理装置である。

【００３３】本発明はこのような手段を設けたので、Ｒ
ＳＡ暗号等の整数型の演算に基づく暗号と、楕円曲線暗
号等の２の拡大体の演算に基づく暗号の双方の処理を行
うことができる。

【００３４】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。（発明の第１の実施の形態）図１は本発明の第１の実施
形態に係る演算装置の構成例を示すブロック図である。

【００３５】コプロセッサ１として構成される本実施形
態の演算装置は、整数型乗算及び２の拡大体乗算の双方
の演算が可能な多倍長積和乗算装置であり、この乗算処
理を仕方を制御することにより、加算、二乗あるいは逆
元等の他の演算を実行するものである。また、本演算装
置がＬＳＩ等に組み込まれることによってＲＳＡ暗号及
び楕円暗号の双方が実現可能な暗号処理装置が構成され
る。ここで組込対象となるＬＳＩは例えば図１０に示す
ような装置である。

【００３６】このコプロセッサ１において演算部４は制
御部５によってコントロールされ、演算途中のデータを
格納するメモリ２から接続される３２ビットのデータバ
ス３からデータを入出力するようになっている。

【００３７】データバス３からの入力データはバッファ
Ｚ，Ｙ，Ｘに格納され、データバス３への出力データは
バッファＲに格納されるようになっている。

【００３８】入力データＸ及びＹは乗算対象となるデー
タであり、このうちデータＹは一度に多数桁の乗算とな
るのを回避するために所定桁毎に分割されたデータとし
て入力される。一方、データＺは乗算を複数回に分けて
実行するために生じる途中結果であり、これをＸＹの乗
算結果に足し、さらにその和の結果にキャリーＣと言わ
れる桁上がり部分を足して１サイクルの乗算が終了す
る。その結果からキャリーを除いたデータＲがバッファ
Ｒを介してデータバス３に出力され、次のサイクルの演
算にデータＺとして使用される。このサイクルを複数回
繰り返すことにより多倍長整数乗算あるいは２の拡大体
乗算（厳密には後述のｃ’）の乗算が実現される。

【００３９】また、コプロセッサ１は、上記演算を実現
するために、バッファＸ，Ｙ，Ｚ，Ｒの他、整数型乗算
回路１１，２の拡大体上乗算回路１２，セレクタ１３，
加算回路１４，加算回路１５，キャリー保持部１６及び
制御部５を備えている。

【００４０】整数型乗算回路１１は、バッファＸ内のデ
ータＸとバッファＹ内のデータＹとを整数型乗算し、そ
の結果をセレクタ１３に出力する。

【００４１】２の拡大体上乗算回路１２は、バッファＸ
内のデータＸとバッファＹ内のデータＹとにより２の拡
大体上乗算の一部（ｃ’）を実行し、その結果をセレク
タ１３に出力する。

【００４２】セレクタ１３は、制御部５からの信号Ｓ１
に従って、整数型乗算回路１１又は２の拡大体上乗算回
路１２からの出力の何れかを加算回路１４に出にする。

【００４３】加算回路１４は全加算器からなり、バッフ
ァＺ内のデータＺとセレクタ出力を加算して加算回路１
５に出力する。この加算回路１４においては、整数型の
加算と２の拡大体の加算との切替が制御信号Ｓ１に従っ
て行われるようになっている。なお、この加算切替につ
いては後述する。

【００４４】加算回路１５は、加算回路１４の出力にキ
ャリー保持部１６に保持されたキャリーＣを加算し上位
３２ビットを次のキャリーＣとしてキャリー保持部１６
に出力し、下位８ビットをこのサイクルの演算結果であ
るデータＲをとしてバッファＲに出力する。なお、加算
回路１５においても、制御信号Ｓ１により、整数型の加
算と２の拡大体の加算との切替が行われるようになって
いる。

【００４５】キャリー保持部１６は、加算回路１５から
出力されたキャリーＣを保持し、次の演算サイクルにお
いて保持したキャリーＣを加算回路１５に与える。

【００４６】制御部５は、整数演算制御部２１と２の拡
大体演算制御部２２からなり、これらの何れかのコマン
ド群に従って演算部を制御する。このコマンド切り替え
は、外部のＣＰＵ（例えば図１０に示すＣＰＵ）からの
指示によって行われる。

【００４７】整数演算制御部２１は、演算部４を多倍長
整数演算型の乗算器として動作するように制御するもの
である。このために、制御信号Ｓ１によりセレクタ１３
が整数型単精度乗算器１１の出力を加算回路１４に出力
するように制御するとともに、加算回路１４及び１５を
整数型加算回路として動作するよう制御する。さらに、
整数型乗算器として演算部４の動作を制御することで他
の四則演算などの演算処理の実行する。

【００４８】また、２の拡大体演算制御部２２は、演算
部４を２の拡大体乗算器として動作するように制御する
ものである。このために、制御信号Ｓ１によりセレクタ
１３が２の拡大体型単精度乗算器１１の出力を加算回路
１４に出力するように制御するとともに、加算回路１４
及び１５を２の拡大体型加算回路として動作するように
制御する。さらに、２の拡大体型乗算器として演算部４
の動作を制御することで加算、二乗算を実現する。

【００４９】なお、制御部５からは、上記した各処理を
実現するため、制御信号Ｓ２を出力して各部を制御す
る。

【００５０】次に、以上のように構成された本実施形態
における演算装置の動作について説明する。

【００５１】この演算装置（コプロセッサ１）は、整数
型の乗算装置に乗算回路１２，セレクタ１３等を組み込
むことにより、２の拡大体の乗算装置としての処理を実
現可能とするものであるがある。ここで、２の拡大体で
は、以下に示すようにｍ−１次の多項式をｍビットのベ
クトル表現で表すことができる。

【００５２】ａ（ｘ）＝ａ_m-1ｘ＾（m-1）＋ａ_m-2ｘ＾（m-2）＋…＋ａ₁ｘ＋ａ_{0 …（１）} ＝［ａ_m-1，…，ａ₁，ａ₀］ここで、２の拡大体の乗算はＧＦ（２）上のｍ次の規約
多項式ｇ（ｘ）をモジュラスとする剰余乗算である。ま
た、２の拡大体の二つの元ａ（ｘ）とｂ（ｘ）の積ｃ
（ｘ）は、次のように定義されている。

【００５３】ｃ（ｘ）＝ａ（ｘ）＊ｂ（ｘ）ｍｏｄｇ（ｘ） …（２）＝Σａ_ｋ＊ｘ＾ｋ＊ｂ（ｘ）ｍｏｄｇ（ｘ）２の拡大体の多項式の乗算は、図１３に示すように乗数
のサイクルシフトによるシフトレジスタを構成し、ｍサ
イクルシフト後の剰余多項式を乗算結果とするのが一般
的であるが、本実施形態では整数型の暗号処理ＬＳＩで
広く使われている多倍長の積和演算回路に若干の変更を
加えて処理する。

【００５４】なお、制御部５からの制御信号Ｓ１によ
り、コプロセッサ１が整数型の演算装置として動作する
ときには、同演算装置は多倍長積和演算回路として機能
している。この多倍長積和演算回路において、制御信号
Ｓ１による切替により、２の拡大体上乗算回路１２にお
いて２の拡大体の乗算の一部分である（３）式が計算さ
れる。

【００５５】ｃ’（ｘ）＝ａ（ｘ）＊ｂ（ｘ） …（３）なお、２の拡大体上乗算回路１２ではｃ’を計算する段
階においては（２）式における「ｃ（ｘ）’ｍｏｄｇ
（ｘ）」の部分は計算されない。すなわちｃ’自体は、
制御信号Ｓ１により乗算回路１２及び加算回路１４，１
５を切り替えるのみで、整数型乗算における２つの数の
積と全く同様に演算される。

【００５６】なお、ｃ’（ｘ）＝ａ（ｘ）＊ｂ（ｘ）に
おいてｍビットの乗数、被乗数は３２ビットに分割され
てメモリから読み出され、演算結果は３２ビット毎にメ
モリに書き込まれる。この時、最終的な演算結果は２ｍ
ビットとなる。

【００５７】整数型乗算回路１１による整数演算と２の
拡大体上乗算回路１２による２の拡大体多項式演算の違
いは、桁上がりの有無である。整数演算では足し算の論
理式は０＋０＋Ｃａｒｒｙ（＝０）＝０、Ｃａｒｒｙ＝０１＋０＋Ｃａｒｒｙ（＝０）＝１、Ｃａｒｒｙ＝０１＋１＋Ｃａｒｒｙ（＝０）＝０、Ｃａｒｒｙ＝１という様に下位ビットのキャリーを考慮した演算をしな
ければならないのに対し、２の拡大体の代数系において
は、各ビットが多項式における次数の係数を示している
ため異なる次数への桁上がりを考慮しなくてもよい。

【００５８】このことに着目して本実施形態では整数型
演算器（乗算器や加算器）において、キャリー伝播を許
す通常のモードと、キャリー伝播を実行しないモードを
切り替えて使えるようにしているのである。ここでキャ
リー伝播を許さない（実行しない）モードは２の拡大体
演算を行うのに用いられる。なお、キャリー伝播のモー
ドを切り替えのために追加すべき回路は全体の回路規模
に比べわずかである。

【００５９】図２はｃ’（ｘ）＝ａ（ｘ）＊ｂ（ｘ）を
実現するための４＊４ビットの単位乗算の回路構成例を
示す図である。

【００６０】同図の単位演算装置を８＊３２ビット構成
にしたものが図１における２の拡大体上乗算回路１２で
ある。なお、図２（ｂ）の回路は同図（ａ）の回路の入
力部分２９を示すものである。

【００６１】一方、図３は整数型乗算を実現するための
４＊４ビットの単位乗算の回路構成例を示す図である。

【００６２】同図の単位演算装置を８＊３２ビット構成
にしたものが図１における整数型乗算回路１１である。
なお、図３（ａ）に用いられる全加算器ＦＡの構成は図
３（ｃ）に示され、さらに図３（ｃ）に示す全加算器Ｆ
Ａのキャリー３１の構成が同図（ｄ）に示されている。
また、図３（ｂ）の回路は同図（ａ）の回路の入力部分
３０を示すものである。

【００６３】本実施形態の演算装置では、２の拡大体上
乗算回路１２と整数型乗算回路１１とが論理的に隣接し
て配置されており、制御部５の２の拡大体演算コマンド
から生成される制御信号Ｓ１により整数型、２の拡大体
型のいずれかの乗算回路１１，１２が選択されて処理が
行われる。

【００６４】セレクタ１３の出力は次段の加算回路１４
に入力される。ここでＺ＋（Ｙ＊Ｘ）加算回路１４は４
０ビットのデータ（Ｙ＊Ｘ）と８ビットのデータＺの全
加算器だが、ここでも前述の制御信号により各ビットの
加算結果のキャリーを次段へ伝播しないスイッチを付加
することにより２の拡大体の加算が実現される。

【００６５】図４は本実施形態におけるコプロセッサに
用いられるキャリー制御機能付きの４ビットのリップル
キャリー型全加算器の構成例を示すブロック図である。

【００６６】このような構成の全加算器を、４０ビット
データと８ビットデータとの加算が可能となるように拡
張したものが図１の加算回路１４である。

【００６７】また、図４の回路において、各全加算器３
２の間にはスイッチ３３が設けられ、キャリーの伝搬を
制御できるようになっている。

【００６８】図５は本実施形態の加算回路に用いられる
全加算器及びキャリー制御スイッチの構成例を示す図で
ある。

【００６９】この全加算器３２及びスイッチ３３は、１
ビット分のキャリー制御機能付き全加算器４２を構成し
ている。ここで、全加算器３２は、図３（ｃ）に示す全
加算器ＦＡと同様に構成され、全加算器３２内のキャリ
ー３１は図３（ｄ）に示すキャリーと同様に構成されて
いる。

【００７０】また、全加算器３２間のキャリー伝搬ライ
ンに設けられたスイッチ３３は制御部５からの制御信号
Ｓ１によって制御され、整数型演算を行うときには接続
され、２の拡大体演算を行うときには遮断される。

【００７１】以上のように構成された加算回路１４から
の出力（Ｚ＋（Ｙ＊Ｘ））は加算回路１５に引き渡され
る。

【００７２】すなわち、演算ブロック最終段のＣ＋Ｚ＋
（Ｙ＊Ｘ）加算回路１５によって、乗算結果の４０ビッ
トの下位８ビットがデータＲとして出力され、上位３２
ビットが次のサイクルのＺ＋（Ｙ＊Ｘ）に足し込まれ
る。

【００７３】ここで、加算回路１５は加算回路１４と同
様に、前述の制御信号Ｓ１により制御される図４に示す
キャリー制御機能付き全加算器であるので、整数型では
ＬＳＢに桁あわせをした全加算器として整数型加算が実
行され、２の拡大体演算では２の拡大体加算が実行され
る。

【００７４】加算回路１５の出力データＲはデータバス
３を介して一旦外部のメモリ２に出力され、再びデータ
Ｚとなってコプロセッサ１内に戻り整数型乗算若しくは
２の拡大体上の乗算が継続され、必要なサイクル数だけ
繰り返されて乗算結果が得られる。

【００７５】ここで２の拡大体の乗算コマンドでは、
（２）式の結果が得られるが、２の拡大体乗算は（３）
式に示す定義通り、既約多項式ｇ（ｘ）をモジュラスと
する剰余演算によって完結する。剰余演算は割り算の筆
算同様、被除数の上位桁から商を立て現在の商と除数を
かけたものから現在の被除数を引く（２の拡大体では減
算は加算と同じ）処理を必要なサイクル数だけ繰り返せ
ばよく、２の拡大体の乗算コマンドと加算コマンドを実
行することによって実現できる。２の拡大体の二乗算は
乗算と同じ処理で実現でき、逆元計算は、乗算と二乗算
を相互に繰り返すことにより実現できる。

【００７６】一例として、２の拡大体の加算コマンドに
従って演算部４が２の拡大体の加算装置として機能する
場合を説明する。

【００７７】２の拡大体上の加算は、通常の多項式の加
算と同じで、同じ次数の係数同士の足し算を行う。

【００７８】ｃ（ｘ）＝ａ（ｘ）＋ｂ（ｘ） …（４）＝［ａ_m-1＋ｂ_m-1，ａ_m-2＋ｂ_m-2，…，ａ₀＋ｂ₀］このとき、各次数の係数の和は０＋０＝１＋１＝０、０
＋１＝１＋０＝１となり、整数型加算のようにキャリー
は発生しない。従って、２の拡大体での加算は、一般に
はｍ個のＥＸ−ＯＲで実装できることになる。

【００７９】整数型の乗算装置において加算はｃ＝ｂ＋
ａ＊１として扱えるので、本実施形態における２の拡大
体の加算もこのアルゴリズムをそのまま利用し、ｃ
（ｘ）＝ｂ（ｘ）＋ａ（ｘ）＊１として実行する。この
演算は加算回路１４，１５に図４の全加算器が用いられ
ていることから、制御信号Ｓ１の切替で実現できる。

【００８０】また、制御信号Ｓ１による切替でコプロセ
ッサ１は図１１に示すコプロセッサと同様な機能を持つ
回路となり、整数型演算も実現される。

【００８１】上述したように、本発明の実施の形態に係
る演算装置は、整数型乗算装置に、整数型乗算の単位乗
算装置と回路構成の似ている２の拡大体乗算の単位演算
装置とを設け、整数型の乗算コマンドに２の拡大体演算
コマンドとを追加し、２の拡大体演算コマンドから生成
される制御信号により制御されるセレクタと、全加算器
の各ビットのキャリーの伝播を制御するスイッチの追加
するようにしたので、従来型のシフトレジスタによるシ
ーケンシャルな２の拡大体の乗算装置を用いることなく
整数および２の拡大体演算の両方を実行することができ
る。

【００８２】したがって、従来からある整数型の演算器
への追加拡張機能として、ごく少ない命令と回路の追加
することにより、多倍長の積和演算回路で２の拡大体の
加算、乗算を実行することが可能な公開鍵暗号処理用ア
クセラレータを提供することができる。なお、本実施形
態を実現するのに、必要な回路追加の量は全体の回路規
模に比べてわずかである。

【００８３】本実施形態の暗号処理装置によれば、暗号
処理用コプロセッサとして、整数型のＲＳＡ方式に加え
２の拡大体の楕円暗号方式も処理できる豊富な機能をも
つＬＳＩを特に実装面積を増大させることなく提供でき
る。したがって、ＩＣカードのような実装可能面積の少
ない装置において、ＲＳＡ、楕円暗号の双方を処理でき
る暗復号装置を実現させることができる。（変形例１）本変形例では、図４に示す加算回路１４，
１５を構成するキャリー制御機能付き全加算器について
説明する。

【００８４】図６はキャリー制御機能付き全加算器の変
形例を示す図である。

【００８５】このキャリー制御機能付き全加算器４３
は、スイッチ３３と全加算器３２から構成される点で図
５の回路と共通する。しかし、図５の回路ではキャリー
３１の出力側にスイッチ３３が設けられているのに対
し、図６の回路ではキャリー３１の入力側にスイッチ３
３が設けられている。（変形例２）本変形例では、更に他のキャリー制御機能
付き全加算器について説明する。

【００８６】図７はキャリー制御機能付き全加算器の他
の変形例を示す図である。

【００８７】このキャリー制御機能付き全加算器４４
は、加算結果の出力選択を制御することによりキャリー
制御を行う。すなわちスイッチ３３’はセレクタで構成
され、このセレクタは制御信号Ｓ１に基づき、ＥＸＯＲ
３５又はＥＸＯＲ３６の出力を選択する。これを複数個
連結したリップルキャリー型加算器は、制御信号Ｓ１に
よりキャリー伝播の有無を制御できる。

【００８８】図７の制御信号Ｓ１を２の拡大体演算コマ
ンドによる制御信号とするとＳ１が“１”のときａとｂ
のＥＸＯＲ３５の出力が演算結果となり、２の拡大体の
加算装置として機能し、Ｓ１が“０”のとき全加算器の
出力が演算結果となって整数型の加算装置として機能す
る。（発明の第２の実施の形態）図８は本発明の第２の実施
形態に係る演算装置の構成例を示すブロック図であり、
図１と同一部分には同一符号を付して説明を省略し、こ
こでは異なる部分についてのみ述べる。

【００８９】この演算装置であるコプロセッサ１’は、
図１における整数型乗算回路１１，２の拡大体上乗算回
路１２及びセレクタ１３に代えて乗算回路４１を備える
他、第１の実施形態と同様に構成されている。

【００９０】この乗算回路４１は、制御部５からの制御
信号Ｓ１によって整数型乗算と２の拡大体上乗算
（（３）式のｃ’のみ）を切り替えるようになってい
る。

【００９１】図９は本実施形態の乗算回路を実現するた
めの４＊４ビットの単位乗算の回路構成例を示す図であ
る。なお、現実の乗算回路４１は、同図の単位演算装置
を８＊３２ビット構成にしたものである。また、図９
（ｂ）の回路は同図（ａ）の回路の入力部分２９を示す
ものである。

【００９２】この乗算回路４１は、図９（ａ）に示すよ
うに、全加算器として図５に示すキャリー制御機能付き
全加算器４２を用いているので、制御信号Ｓ１に従って
キャリー伝搬の有無を制御できる。したがって、２の拡
大体演算コマンドによる整数型乗算と２の拡大体上乗算
との切替が実現される。

【００９３】こうして本実施形態の演算装置では第１の
実施形態と同様な動作が実現される。

【００９４】上述したように、本発明の実施の形態に係
る演算装置及び暗号処理装置は、整数型乗算回路１１，
２の拡大体上乗算回路１２及びセレクタ１３に代えて乗
算回路４１を用いるようにし、一つの回路４１で回路１
１，１２及び１３の機能を実現するようにしたので、第
１の実施形態と同様な効果が得られる他、より少ない回
路追加で整数型乗算と２の拡大体上乗算との切り替えを
実現にすることができる。

【００９５】なお、本実施形態ではキャリー制御機能付
き全加算器４２として図５に示すものを用いるようにし
たが、キャリー制御機能付き全加算器４２に代えて、図
６又は図７に示すキャリー制御機能付き全加算器４３又
は４４を用いるようにしてもよい。

【００９６】

【発明の効果】以上詳記したように本発明によれば、最
小のアーキテクチャを追加するだけで整数型の演算に加
えて２の拡大体上の演算をも実行できる演算装置及び暗
号処理装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る演算装置の構成
例を示すブロック図。

【図２】ｃ’（ｘ）＝ａ（ｘ）＊ｂ（ｘ）を実現するた
めの４＊４ビットの単位乗算の回路構成例を示す図。

【図３】整数型乗算を実現するための４＊４ビットの単
位乗算の回路構成例を示す図。

【図４】同実施形態におけるコプロセッサに用いられる
キャリー制御機能付きの４ビットのリップルキャリー型
全加算器の構成例を示すブロック図。

【図５】同実施形態の加算回路に用いられる全加算器及
びキャリー制御スイッチの構成例を示す図。

【図６】キャリー制御機能付き全加算器の変形例を示す
図。

【図７】キャリー制御機能付き全加算器の他の変形例を
示す図。

【図８】本発明の第２の実施形態に係る演算装置の構成
例を示すブロック図。

【図９】同実施形態の乗算回路を実現するための４＊４
ビットの単位乗算の回路構成例を示す図。

【図１０】暗号処理用演算用コプロセッサを含むＩＣカ
ード用ＬＳＩのブロック図。

【図１１】図１０に示すＬＳＩにおけるコプロセッサ部
分の構成例を示すブロック図。

【図１２】多項式基底の２の拡大体演算を行うコプロセ
ッサのハードウェア構成例を示すブロック図。

【図１３】円分体といわれる２の拡大体の乗算回路を示
す図。

【符号の説明】

１，１’…コプロセッサ２…メモリ３…データバス１１…整数型乗算回路１２…２の拡大体上乗算回路１３…セレクタ１４…加算回路１５…加算回路１６…キャリー保持部２１…整数演算制御部２２…２の拡大体演算制御部３２…全加算器３３…スイッチ４１…乗算回路４２，４３，４４…キャリー制御機能付き全加算器Ｓ１…制御信号

Claims

【特許請求の範囲】

【請求項１】多倍長の積和演算装置であって、整数型の単位乗算を実行する場合にはキャリーを伝搬さ
せて単位乗算回路を動作させ、２の拡大体の単位乗算を
実行する場合にはキャリーを伝搬させずに単位乗算回路
を動作させるようにしたことを特徴とする演算装置。
【請求項２】少なくとも整数型の単位乗算回路を含ん
で構成される多倍長整数の積和演算装置であって、前記整数型の単位乗算回路と論理的に隣接して配置され
た２の拡大体の単位乗算回路と、前記整数型の単位乗算回路を使用するか、前記２の拡大
体の単位乗算回路を使用するかを選択する選択手段とを
備えたことを特徴とする演算装置。
【請求項３】少なくとも整数型の単位乗算回路を含ん
で構成される多倍長整数の積和演算装置であって、整数型の単位乗算を実行するか、２の拡大体の単位乗算
を実行するかの選択信号を前記整数型の単位乗算回路に
出力する制御手段を備えるとともに、前記整数型の単位乗算回路は、多倍長の積和演算を実行
する際に、整数型の単位乗算を実行すべき旨の選択信号
を受けたときにはキャリーを伝播し、２の拡大体の単位
乗算を実行すべき旨の選択信号を受けたときにはキャリ
ー伝搬をしないキャリー伝搬制御手段を備え、前記単位
乗算回路におけるキャリー伝搬を制御することにより、
整数型乗算と２の拡大体の乗算を切替可能に構成された
ことを特徴とする演算装置。
【請求項４】請求項３の演算装置において、前記キャリー伝搬制御手段は、前記選択信号とキャリー
アウト信号を入力とするスイッチによって、１ビット毎
の全加算器におけるキャリーの伝搬制御を行うことを特
徴とする演算装置。
【請求項５】請求項３の演算装置において、前記キャリー伝搬制御手段は、１ビット毎の全加算器に
おける２入力ａ，ｂの排他的論理和の結果ｃを加算結果
として出力するか、前記結果ｃと入力キャリーとの排他
的論理和の結果ｄを加算結果として出力するかを切り替
える選択手段からなることを特徴とする演算装置。
【請求項６】請求項１乃至５のうち何れか１項に記載
の演算装置において、前記整数型の乗算を実行する場合にはキャリーを伝搬さ
せて加算を実行し、２の拡大体の乗算を実行する場合に
はキャリーを伝搬させずに加算を実行する加算回路を備
えたことを特徴とする演算装置。
【請求項７】請求項１乃至６のうち何れか１項に記載
の演算装置を備え、前記演算装置による整数型の演算に基づく暗号化又は復
号処理と、前記演算装置による２の拡大体の演算に基づ
く暗号化又は復号処理との双方を切替可能に構成された
ことを特徴とする暗号処理装置。