JPH10209370A - Sealed semiconductor device structure having a plurality of ics - Google Patents
Sealed semiconductor device structure having a plurality of icsInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、複数個のＩＣチッ
プを一つのパッケージ体ににて密封した半導体装置の構
造に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a plurality of IC chips sealed in a single package.
【０００２】[0002]
【従来の技術と発明が解決しようとする課題】一般に、
この種の密封型半導体装置は、各種の回路素子を形成し
たＩＣチップを、リードフレーム又はプリント基板等に
搭載し、このＩＣチップにおける各外部接続端子と、リ
ードフレームにおける各リード端子又はプリント基板に
おける配線パターンとの間を、金属ワイヤによるワイヤ
ーボインディングにて接続したのち、これらの全体を合
成樹脂製のパッケージにて密封すると言う構成にしてい
ることは周知の通りである。2. Description of the Related Art In general,
This type of sealed semiconductor device mounts an IC chip on which various circuit elements are formed on a lead frame or a printed circuit board or the like, and connects each external connection terminal of the IC chip to each lead terminal of the lead frame or a printed circuit board. It is well known that the wiring pattern is connected to the wiring pattern by wire binding with a metal wire, and then the whole is sealed with a package made of synthetic resin.
【０００３】従って、この従来の半導体装置において、
そのＩＣチップにおける回路素子の数を多くするには、
当該ＩＣチップの横幅及び長さ寸法を大きくするか、複
数個のＩＣチップを横に並べた形態にしなければなら
ず、半導体装置における横幅及び長さ寸法が大きくなる
から、この半導体装置をプリント基板に装着したときに
大きい占有領域を必要することになるから、プリント基
板に対する各種電子部品の実装密度が低下し、プリント
基板の大型化、ひついては、電気機器の大型化を招来す
る言う問題があった。Therefore, in this conventional semiconductor device,
To increase the number of circuit elements in the IC chip,
Since the width and length of the IC chip must be increased or a plurality of IC chips must be arranged side by side, the width and length of the semiconductor device are increased. Since a large occupied area is required when mounted on a printed circuit board, there is a problem that the mounting density of various electronic components on the printed circuit board is reduced, and the printed circuit board is enlarged, and consequently the electric equipment is enlarged. Was.
【０００４】本発明は、この問題を、複数のＩＣチップ
を使用して解消した半導体装置の構造と、その製造方法
とを提供することを技術的課題とするものである。An object of the present invention is to provide a structure of a semiconductor device which solves this problem by using a plurality of IC chips, and a method of manufacturing the same.
【０００５】[0005]
【課題を解決するための手段】この技術的課題を達成す
るため本発明は、「少なくとも上面に回路素子及びワイ
ヤボンディングパッドの多数個を形成して成るメインＩ
Ｃチップと、片面に多数個の回路素子を形成して成る一
つのサブＩＣチップと、これら両ＩＣチップを一緒に密
封する合成樹脂製のパッケージ部とから成り、前記サブ
ＩＣチップを、前記メインＩＣチップの上面側に、当該
サブＩＣチップの片面における回路素子が前記メインＩ
Ｃチップにおける回路素子に対面するよう下向きにして
配設し、このサブＩＣチップの下面に形成した各電極パ
ッドを、前記メインＩＣチップの上面に形成した各電極
パッドに対して、これら両電極パッドのうちいずれか一
方又は両方に設けたバンプを介して接合する。」と言う
構成にした。In order to achieve this technical object, the present invention provides a main I / O device having a large number of circuit elements and wire bonding pads formed on at least an upper surface thereof.
A C-chip, a single sub-IC chip having a large number of circuit elements formed on one side, and a synthetic resin package for sealing both the IC chips together. On the upper surface side of the IC chip, the circuit element on one side of the sub IC chip is
The electrode pads formed on the lower surface of the sub IC chip are disposed so as to face the circuit elements of the C chip. Bonding via bumps provided on one or both of the two. ".
【０００６】[0006]
【発明の作用・効果】このように構成したことにより、
本発明における半導体装置は、リードフレーム又はプリ
ント基板へのワイヤボンディング用パッドを備えたメイ
ンＩＣチップの上面に、サブＩＣチップを、その両者を
バンプを介して互いに電気的に接続した状態のもとで重
ね合わせることができ、換言すると、前記メインＩＣチ
ップの上面にサブＩＣチップを重ね合わせた形態にする
ことができるから、半導体装置における回路素子の数
を、当該半導体装置における横幅及び長さ寸法を大きく
ることなく、多くすることができるのである。Operation and effect of the present invention
The semiconductor device according to the present invention is arranged such that a sub IC chip is electrically connected to an upper surface of a main IC chip having a pad for wire bonding to a lead frame or a printed board through bumps. In other words, since the sub IC chip can be superimposed on the upper surface of the main IC chip, the number of circuit elements in the semiconductor device can be reduced by the width and length of the semiconductor device. You can do more without increasing the size.
【０００７】従って、本発明によると、半導体装置にお
ける高さ寸法が、メインＩＣチップの上面にサブＩＣチ
ップを重ねる分だけ高くなるものの、この半導体装置を
プリント基板等に装着したときにおける占有面積を大幅
に縮小できるから、プリント基板等の小型化、ひいて
は、電気機器の小型化を図ることができるのである。し
かも、前記メインＩＣチップにおける回路素子と、その
上面に配設したサブＩＣチップにおける回路素子が互い
に対面すると言う形態になっているから、両ＩＣチップ
における回路素子を、両ＩＣチップの各々にて確実に保
護することができるのである。Therefore, according to the present invention, although the height of the semiconductor device is increased by the amount of the sub IC chip on the upper surface of the main IC chip, the occupied area when the semiconductor device is mounted on a printed circuit board is reduced. Since the size can be greatly reduced, it is possible to reduce the size of the printed circuit board and the like and, consequently, the size of the electric device. In addition, since the circuit elements on the main IC chip and the circuit elements on the sub IC chip disposed on the upper surface face each other, the circuit elements on both IC chips are separated by both IC chips. It can be protected without fail.
【０００８】この場合において、「請求項２」に記載し
たように、メインＩＣチップの上面と、前記サブＩＣチ
ップの下面との間に合成樹脂を充填すると言う構成にす
ることにより、メインＩＣチップとサブＩＣチップと
を、その間に充填した合成樹脂にて強固に一体化できる
と共に、その各々における回路素子の保護を、その間に
充填にした合成樹脂にて一層向上できる利点がある。In this case, the main IC chip is filled with a synthetic resin between the upper surface of the main IC chip and the lower surface of the sub IC chip. And the sub IC chip can be firmly integrated with the synthetic resin filled therebetween, and the protection of the circuit element in each of them can be further improved by the synthetic resin filled between them.
【０００９】また、「請求項３」のように、「少なくと
も上面に回路素子及びワイヤボンディングパッドの多数
個を形成して成るメインＩＣチップと、片面に多数個の
回路素子を形成して成る一つのサブＩＣチップと、これ
ら両ＩＣチップを一緒に密封する合成樹脂製のパッケー
ジ部とから成り、前記サブＩＣチップを、前記メインＩ
Ｃチップの上面側に、当該サブＩＣチップの片面におけ
る回路素子が前記メインＩＣチップにおける回路素子に
対面するよう下向きにして配設し、このサブＩＣチップ
の下面に形成した各電極パッド及び前記メインＩＣチッ
プの上面に形成した各電極パッドのいずれか一方又は両
方にバンプを設け、更に、前記サブＩＣチップを、前記
メインＩＣチップに対して、その間に介挿した導電粒子
入り接着フィルムにて、前記パンプが当該接着フィルム
を圧縮変形するようにして接着する。」と言う構成にす
ることにより、前記の効果を有するものでありながら、
サブＩＣチップをメインＩＣチップに対して、この間に
介挿した接着フィルムにて互いに強固に固着できると同
時に、この接着フィルムにおける導電粒子が、バンプの
相互間、又はパンプと電極パンドとの間に挟まれて、そ
の間を電気的に確実に接続することができ、サブＩＣチ
ップをメインＩＣチップに対して、電気的に接続した状
態で固着することを簡単に行うことができるから、製造
コストを大幅に低減できるのである。[0009] Further, according to a third aspect of the present invention, "a main IC chip having a large number of circuit elements and wire bonding pads formed on at least an upper surface thereof, and one having a large number of circuit elements formed on one side. One sub IC chip and a package part made of a synthetic resin for sealing the two IC chips together.
The circuit elements on one side of the sub IC chip are disposed on the upper surface side of the C chip so as to face the circuit elements on the main IC chip, and the electrode pads formed on the lower surface of the sub IC chip and A bump is provided on one or both of the electrode pads formed on the upper surface of the IC chip, and the sub IC chip is further bonded to the main IC chip with an adhesive film containing conductive particles interposed therebetween. The pump is bonded so as to compress and deform the adhesive film. ", While having the effect described above,
The sub IC chip can be firmly fixed to the main IC chip with an adhesive film interposed therebetween, and at the same time, the conductive particles in the adhesive film can be formed between the bumps or between the pump and the electrode band. The sub IC chip can be securely connected to the main IC chip while being electrically connected to the main IC chip, so that the manufacturing cost can be reduced. It can be greatly reduced.
【００１０】ところで、前記両ＩＣチップの全体を密封
するパッケージ部には、両ＩＣチップに対する密着性を
高めためのフィラーを混合した合成樹脂製にすべきであ
るが、ＩＣチップに対する密着性を高めるためのフィラ
ーを混合すると、耐防湿性が低下することにより、ＩＣ
チップに対する密着性が低下すると言う問題がある。こ
の問題に対して、本発明は、「請求項４に記載したよう
に、メインＩＣチップの上面と、前記サブＩＣチップの
側面との間に、合成樹脂製の内部パッケージ層を、サブ
ＩＣチップの全周囲にわたって形成すると言う構成にし
たもので、これにより、全体を密封するパッケージ部
と、内部パッケージ層とを、各々に別々の合成樹脂製に
することができ、換言すると、全体を密封するパッケー
ジ部として、両ＩＣチップに対する密着性に優れた合成
樹脂を、内部パッケージ層として回路素子に対する耐防
湿性に優れた合成樹脂を各々使用することができるか
ら、前記したような効果を有する半導体装置を、耐久性
及び信頼性を高い状態にして提供できるのである。The package for sealing the entirety of the two IC chips should be made of a synthetic resin mixed with a filler for improving the adhesion to the two IC chips. When the filler is mixed, the moisture resistance is lowered,
There is a problem that the adhesion to the chip is reduced. To solve this problem, the present invention provides, as described in claim 4, an internal package layer made of synthetic resin between an upper surface of a main IC chip and a side surface of the sub IC chip. Is formed over the entire periphery of the package. Thereby, the package portion for sealing the whole and the inner package layer can be made of separate synthetic resins, respectively, in other words, the whole is sealed. As the package portion, a synthetic resin having excellent adhesion to both IC chips can be used, and as the internal package layer, a synthetic resin having excellent moisture resistance to circuit elements can be used. Can be provided with high durability and reliability.
【００１１】[0011]
【発明の実施の形態】以下、本発明の実施の形態を図面
について説明する。図１〜図６は、第１の実施形態を示
す。この図において符号１は、矩形状のチップマウント
部１ａと、このチップマウント部１ａにおける四つの各
辺から外向きに延びる複数本のリード端子１ｂとを備え
たリードフレームを示す。Embodiments of the present invention will be described below with reference to the drawings. 1 to 6 show a first embodiment. In this drawing, reference numeral 1 denotes a lead frame including a rectangular chip mount 1a and a plurality of lead terminals 1b extending outward from four sides of the chip mount 1a.
【００１２】また、符号２は、前記リードフレーム１に
おけるチップマウント部１ａの上面にマウントされるメ
インＩＣチップを示し、このメインＩＣチップ２の上面
には、図示しない能動素子又は受動素子等のような回路
素子の多数個が形成されていると共に、その周囲にワイ
ヤボンディング用パッド２ａの多数個が、その内側に後
述するサブＩＣチップ３に対する接続用の電極パッド２
ｂの多数個が各々形成されている。Reference numeral 2 denotes a main IC chip mounted on the upper surface of the chip mount portion 1a of the lead frame 1. The upper surface of the main IC chip 2 is provided with an active element or a passive element (not shown). And a plurality of wire bonding pads 2a around which a plurality of electrode pads 2 for connection to a sub IC chip 3 to be described later are formed.
b are each formed.
【００１３】更にまた、符号３は、前記メインＩＣチッ
プ２の上面にマウントされるサブＩＣチップを示し、こ
のサブＩＣチップ３における表裏両面のうち片面には、
前記メインＩＣチップ２と同様に図示しない能動素子又
は受動素子等のような回路素子の多数個が形成されてい
ると共に、前記メインＩＣチップ２の上面における各電
極パッド２ｂの各々に対応する箇所ごとに接続用の電極
パッド３ａが形成され、この各電パッド３ａには、金等
の貴金属又は半田製のバンプ３ｂが設けられている。Further, reference numeral 3 denotes a sub IC chip mounted on the upper surface of the main IC chip 2, and one of the front and back surfaces of the sub IC chip 3 has
Similarly to the main IC chip 2, a large number of circuit elements such as active elements or passive elements (not shown) are formed, and each portion corresponding to each of the electrode pads 2 b on the upper surface of the main IC chip 2. A connection electrode pad 3a is formed on each of the electrodes, and each of the electrical pads 3a is provided with a bump 3b made of a noble metal such as gold or a solder.
【００１４】そして、前記サブＩＣチップ３を、図３に
示すように、その回路素子及び電極パッド３ａを形成し
た面を下向きにして、前記メインＩＣチップ２の上面側
に、当該サブＩＣチップ３の各バンプ３ｂがメインＩＣ
チップ２における各電極バンプ２ｂに接触するように載
置したのち、全体を加熱しながら、サブＩＣチップ３を
メインＩＣチップ２に対して押圧（この押圧と同時に超
音波を振動を付与しても良い）して、各バンプ３ｂを各
電極パッド２ｂに対して接合することにより、前記サブ
ＩＣチップ３を、メインＩＣチップ２に対してマウント
する。Then, as shown in FIG. 3, the sub IC chip 3 is placed on the upper surface side of the main IC chip 2 with the surface on which the circuit elements and the electrode pads 3a are formed facing downward. Each bump 3b is the main IC
After being placed so as to be in contact with each electrode bump 2b on the chip 2, the sub IC chip 3 is pressed against the main IC chip 2 while heating the whole (even if ultrasonic vibration is applied simultaneously with this pressing). Then, the sub IC chip 3 is mounted on the main IC chip 2 by bonding each bump 3b to each electrode pad 2b.
【００１５】次いで、前記メインＩＣチップ２の上面
と、前記サブＩＣチップ３の下面との間の隙間に、エポ
キシ樹脂等の合成樹脂４を充填したのち、これらの全体
を、図４に示すように、前記リードフレーム１における
チップマウント部１ａの上面に、前記メインＩＣチップ
２を接着剤等にて固着するようにしてマウントする。次
いで、前記メインＩＣチップ２の上面における各ワイヤ
ボンディング用パッド２ａと、リードフレーム１におけ
る各リード端子１ｂとの間を、細い金属線５によるワイ
ヤボンディングにて電気的に接続する。Next, after filling a gap between the upper surface of the main IC chip 2 and the lower surface of the sub IC chip 3 with a synthetic resin 4 such as an epoxy resin, the entirety thereof is as shown in FIG. Then, the main IC chip 2 is mounted on the upper surface of the chip mount portion 1a of the lead frame 1 by using an adhesive or the like. Next, each wire bonding pad 2a on the upper surface of the main IC chip 2 and each lead terminal 1b on the lead frame 1 are electrically connected by wire bonding with a thin metal wire 5.
【００１６】そして、図５に示すように、前記メインＩ
Ｃチップ２の上面と、前記サブＩＣチップ３の側面との
間の部分、エポキシ樹脂に耐防湿性を高めるフィラーを
混合して成る合成樹脂製の内部パッケージ層６を、サブ
ＩＣチップの全周囲にわたって形成したのち（この内部
パッケージ層６は、前記合成樹脂を液体の状態の塗布し
たのち、乾燥・硬化することによって形成する）、全体
を密封する合成樹脂製のパッケージ部７を、トランスフ
ァ成形によって成形するのであり、このパッケージ部７
の合成樹脂としては、エポキシ樹脂に両ＩＣチップ２，
３及びリードフレーム１に対する密着性を高めるフィラ
ーを混合したものを使用する。Then, as shown in FIG.
A portion between the upper surface of the C chip 2 and the side surface of the sub IC chip 3, an inner package layer 6 made of a synthetic resin obtained by mixing an epoxy resin with a filler for increasing moisture resistance, is formed around the entire sub IC chip (The inner package layer 6 is formed by applying the synthetic resin in a liquid state and then drying and curing the same.) Then, the synthetic resin package portion 7 that seals the whole is formed by transfer molding. The package part 7 is formed.
As the synthetic resin, both IC chips 2,
3 and a filler that improves the adhesion to the lead frame 1 are used.
【００１７】次いで、図６に示すように、リードフレー
ム１から切り放したのち、各リード端子１ｂのうちパッ
ケージ部７から突出する部分を、パッケージ部７の下面
と略同一平面状になるように折り曲げすることにより、
完成品とするのである。次に、図７及び図８は、第２の
実施形態を示す。この第２の実施形態は、メインＩＣチ
ップ２の上面にサブＩＣチップ３をマウントすること
に、導電粒子を混入した接着フィルム８を使用した場合
である。Next, as shown in FIG. 6, after being cut off from the lead frame 1, a portion of each lead terminal 1b projecting from the package portion 7 is bent so as to be substantially flush with the lower surface of the package portion 7. By doing
It is a finished product. Next, FIG. 7 and FIG. 8 show a second embodiment. In the second embodiment, the sub IC chip 3 is mounted on the upper surface of the main IC chip 2 using an adhesive film 8 mixed with conductive particles.
【００１８】すなわち、この接着フィルム８を、前記メ
インＩＣチップ２とサブＩＣチップ３との間に介挿した
のち、サブＩＣチップ３を、メインＩＣチップ２に向か
って、その間の接着フィルム８を圧縮変形するように押
圧し、この押圧を保持した状態で、加熱等にて前記接着
フィルム８を乾燥・硬化することにより、サブＩＣチッ
プ３を、メインＩＣチップ２に対してマウントするので
ある。That is, after the adhesive film 8 is inserted between the main IC chip 2 and the sub IC chip 3, the sub IC chip 3 is moved toward the main IC chip 2 and the adhesive film 8 therebetween is inserted. The sub IC chip 3 is mounted on the main IC chip 2 by pressing so as to be deformed by compression and drying and curing the adhesive film 8 by heating or the like in a state where the pressing is maintained.
【００１９】前記したサブＩＣチップ３のメインＩＣチ
ップ２に向う押圧により、前記サブＩＣチップ３におけ
る各バンプ３ｂは、前記接着フィルム８中に食い込むこ
とにより、この接着フィルム８に混入した導電粒子が、
当該各バンプ３ｂと、電極パッド２ｂとの間に挟まれ、
この導電粒子を介して各バンプ３ｂと各電極パッド２ｂ
とが互いに電気的に接続されることになるのである。Each of the bumps 3b of the sub IC chip 3 bites into the adhesive film 8 by the pressing of the sub IC chip 3 toward the main IC chip 2, so that the conductive particles mixed in the adhesive film 8 are removed. ,
Sandwiched between each of the bumps 3b and the electrode pad 2b,
Each bump 3b and each electrode pad 2b are interposed via the conductive particles.
Are electrically connected to each other.
【００２０】すなわち、この第２の実施形態によると、
サブＩＣチップ３を、メインＩＣチップ２に対して、そ
の間に導電粒子を混入した接着フィルム８を介挿した状
態で押圧し、この押圧したままで前記接着フィルム８を
乾燥・硬化するだけで、電気的な接続とマウントとが同
時にできるから、これに要するコストを、前記第１の実
施形態の場合よりも低減できるのである。That is, according to the second embodiment,
The sub IC chip 3 is pressed against the main IC chip 2 with the adhesive film 8 mixed with conductive particles interposed therebetween, and the adhesive film 8 is dried and cured while keeping the pressed state. Since the electrical connection and the mounting can be performed at the same time, the cost required for this can be reduced as compared with the case of the first embodiment.
【００２１】なお、前記した実施の形態は、バンプ３ｂ
をサブＩＣチップ３における電極パッド３ａに設けた場
合を示したが、本発明は、これに限らず、バンプ３ｂを
サブＩＣチップ３における電極パッド３ａに設けること
に代えて、メインＩＣチップ２における電極パッド２ｂ
に設けたり、或いは、サブＩＣチップ３における電極パ
ッド３ａとメインＩＣチップ２における電極パッド２ｂ
との両方にバンプを設けたりしても良いのである。In the embodiment described above, the bump 3b
Is provided on the electrode pad 3a of the sub IC chip 3, but the present invention is not limited to this. Instead of providing the bump 3b on the electrode pad 3a of the sub IC chip 3, Electrode pad 2b
Or an electrode pad 3a on the sub IC chip 3 and an electrode pad 2b on the main IC chip 2.
Alternatively, bumps may be provided on both of them.
【００２２】また、前記した実施の形態は、サブＩＣチ
ップ３をマウントしたメインＩＣチップ２を、リードフ
レーム１に対してマウントして半導体装置を構成する場
合であったが、本発明は、これに限らず、サブＩＣチッ
プ３をマウントしたメインＩＣチップ２を、プリント基
板に対してマウントして半導体装置を構成する場合にも
適用できることは言うまでなく、更には、メインＩＣチ
ップ２にマウントするサブＩＣチップ３は、一個に限ら
ず、複数個のサブＩＣチップを横に並べてマウントする
ようにしても良いのである。In the above-described embodiment, the semiconductor device is configured by mounting the main IC chip 2 on which the sub IC chip 3 is mounted to the lead frame 1. The present invention is not limited to this, and it goes without saying that the present invention can be applied to a case where the main IC chip 2 on which the sub IC chip 3 is mounted is mounted on a printed circuit board to form a semiconductor device. The number of sub IC chips 3 is not limited to one, and a plurality of sub IC chips may be mounted side by side.
【図１】第１の実施形態を示す分解斜視図である。FIG. 1 is an exploded perspective view showing a first embodiment.
【図２】図１のII−II視縦断正面図である。FIG. 2 is a vertical sectional front view taken along the line II-II of FIG.
【図３】第１の実施形態においてメインＩＣチップにサ
ブＩＣチップをマウントした状態を示す縦断正面図であ
る。FIG. 3 is a longitudinal sectional front view showing a state where a sub IC chip is mounted on a main IC chip in the first embodiment.
【図４】第１の実施形態においてサブＩＣチップをマウ
ントしたメインＩＣチップをリードフレームに対してマ
ウントした状態を示す縦断正面図である。FIG. 4 is a longitudinal sectional front view showing a state in which a main IC chip on which a sub IC chip is mounted in the first embodiment is mounted on a lead frame;
【図５】第１の実施形態において全体を密封するパッケ
ージ部を成形した状態を示す縦断正面図である。FIG. 5 is a longitudinal sectional front view showing a state in which a package portion for sealing the whole is molded in the first embodiment.
【図６】第１の実施形態における半導体装置の縦断正面
図である。FIG. 6 is a vertical sectional front view of the semiconductor device according to the first embodiment.
【図７】第２の実施形態において分解した状態を示す縦
断正面図である。FIG. 7 is a longitudinal sectional front view showing a disassembled state in the second embodiment.
【図８】第２の実施形態においてメインＩＣチップにサ
ブＩＣチップをマウントした状態を示す縦断正面図であ
る。FIG. 8 is a longitudinal sectional front view showing a state where a sub IC chip is mounted on a main IC chip in the second embodiment.
１ リードフレーム １ａ チップマウント部 １ｂ リード端子 ２ メインＩＣチップ ２ａ ワイヤボンディングパッド ２ｂ 電極パッド ３ サブＩＣチップ ３ａ 電極パッド ３ｂ バンプ ４ 合成樹脂 ５ 金属線 ６ 内部パッケージ層 ７ パッケージ部 ８ 接着フィルム DESCRIPTION OF SYMBOLS 1 Lead frame 1a Chip mount part 1b Lead terminal 2 Main IC chip 2a Wire bonding pad 2b Electrode pad 3 Sub IC chip 3a Electrode pad 3b Bump 4 Synthetic resin 5 Metal wire 6 Internal package layer 7 Package part 8 Adhesive film
Claims (4)
ディング用パッドの多数個を形成して成るメインＩＣチ
ップと、片面に多数個の回路素子を形成して成る一つの
サブＩＣチップと、これら両ＩＣチップを一緒に密封す
る合成樹脂製のパッケージ部とから成り、前記サブＩＣ
チップを、前記メインＩＣチップの上面側に、当該サブ
ＩＣチップの片面における回路素子が前記メインＩＣチ
ップにおける回路素子に対面するよう下向きにして配設
し、このサブＩＣチップの下面に形成した各電極パッド
を、前記メインＩＣチップの上面に形成した各電極パッ
ドに対して、これら両電極パッドのうちいずれか一方又
は両方に設けたバンプを介して接合したことを特徴とす
る複数のＩＣチップを備えた密封型半導体装置の構造。1. A main IC chip having a large number of circuit elements and wire bonding pads formed on at least an upper surface thereof, a sub IC chip having a large number of circuit elements formed on one side, and both of these ICs. And a package portion made of synthetic resin for sealing the chips together.
A chip is disposed on the upper surface side of the main IC chip so that the circuit element on one side of the sub IC chip faces the circuit element on the main IC chip, and the chip is formed on the lower surface of the sub IC chip. A plurality of IC chips, wherein the electrode pads are bonded to the respective electrode pads formed on the upper surface of the main IC chip via bumps provided on one or both of the two electrode pads. Of the sealed semiconductor device provided.
Ｃチップの上面と、前記サブＩＣチップの下面との間に
合成樹脂を充填したことを特徴とする複数のＩＣチップ
を備えた密封型半導体装置の構造。2. The method according to claim 1, wherein the main I
A structure of a sealed semiconductor device comprising a plurality of IC chips, wherein a synthetic resin is filled between an upper surface of a C chip and a lower surface of the sub IC chip.
ディングパッドの多数個を形成して成るメインＩＣチッ
プと、片面に多数個の回路素子を形成して成る一つのサ
ブＩＣチップと、これら両ＩＣチップを一緒に密封する
合成樹脂製のパッケージ部とから成り、前記サブＩＣチ
ップを、前記メインＩＣチップの上面側に、当該サブＩ
Ｃチップの片面における回路素子が前記メインＩＣチッ
プにおける回路素子に対面するよう下向きにして配設
し、このサブＩＣチップの下面に形成した各電極パッド
及び前記メインＩＣチップの上面に形成した各電極パッ
ドのいずれか一方又は両方にバンプを設け、更に、前記
サブＩＣチップを、前記メインＩＣチップに対して、そ
の間に介挿した導電粒子入り接着フィルムにて、前記パ
ンプが当該接着フィルムを圧縮変形するようにして接着
したことを特徴とする複数のＩＣチップを備えた密封型
半導体装置の構造。3. A main IC chip having a large number of circuit elements and wire bonding pads formed on at least an upper surface thereof, a sub IC chip having a large number of circuit elements formed on one side, and both of these IC chips. And a package portion made of a synthetic resin for sealing the sub IC chip together with the sub IC chip on the upper surface side of the main IC chip.
The circuit elements on one side of the C chip are arranged facing downward so as to face the circuit elements on the main IC chip, and the respective electrode pads formed on the lower surface of the sub IC chip and the respective electrodes formed on the upper surface of the main IC chip A bump is provided on one or both of the pads, and the sub IC chip is further compressed and deformed by the pump with an adhesive film containing conductive particles interposed therebetween with respect to the main IC chip. A structure of a hermetically sealed semiconductor device provided with a plurality of IC chips, wherein the semiconductor chip is bonded in such a manner.
記メインＩＣチップの上面と、前記サブＩＣチップの側
面との間に、合成樹脂製の内部パッケージ層を、サブＩ
Ｃチップの全周囲にわたって形成したことを特徴とする
複数のＩＣチップを備えた密封型半導体装置の構造。4. The sub-IC according to claim 1, wherein an inner package layer made of synthetic resin is provided between an upper surface of said main IC chip and a side surface of said sub-IC chip.
A structure of a hermetically sealed semiconductor device having a plurality of IC chips formed around the entire periphery of a C chip.
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9011639A JPH10209370A (en) | 1997-01-24 | 1997-01-24 | Sealed semiconductor device structure having a plurality of ics |
| PCT/JP1998/000281 WO1998033217A1 (en) | 1997-01-24 | 1998-01-22 | Semiconductor device and method for manufacturing thereof |
| US09/155,134 US6133637A (en) | 1997-01-24 | 1998-01-22 | Semiconductor device having a plurality of semiconductor chips |
| KR10-1998-0707403A KR100522223B1 (en) | 1997-01-24 | 1998-01-22 | Semiconductor device and method for manufacturing thereof |
| EP98900725A EP0890989A4 (en) | 1997-01-24 | 1998-01-22 | Semiconductor device and method for manufacturing thereof |
| KR10-2004-7000090A KR100467946B1 (en) | 1997-01-24 | 1998-01-22 | Method for manufacturing a semiconductor chip |
| US09/433,295 US6323642B1 (en) | 1997-01-24 | 1999-11-03 | Detector for determining rotational speed and position for an internal combustion engine |
| US09/612,480 US6458609B1 (en) | 1997-01-24 | 2000-07-07 | Semiconductor device and method for manufacturing thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP9011639A JPH10209370A (en) | 1997-01-24 | 1997-01-24 | Sealed semiconductor device structure having a plurality of ics |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209370A true JPH10209370A (en) | 1998-08-07 |
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ID=11783524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9011639A Pending JPH10209370A (en) | 1997-01-24 | 1997-01-24 | Sealed semiconductor device structure having a plurality of ics |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10209370A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008054012A1 (en) * | 2006-10-31 | 2010-02-25 | 住友ベークライト株式会社 | Adhesive tape and semiconductor device using the same |
| US8981574B2 (en) | 2012-12-20 | 2015-03-17 | Samsung Electronics Co., Ltd. | Semiconductor package |
-
1997
- 1997-01-24 JP JP9011639A patent/JPH10209370A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008054012A1 (en) * | 2006-10-31 | 2010-02-25 | 住友ベークライト株式会社 | Adhesive tape and semiconductor device using the same |
| US8981574B2 (en) | 2012-12-20 | 2015-03-17 | Samsung Electronics Co., Ltd. | Semiconductor package |
| US9633973B2 (en) | 2012-12-20 | 2017-04-25 | Samsung Electronics Co., Ltd. | Semiconductor package |
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