JPH0934395A - Display driving device - Google Patents
Display driving deviceInfo
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- JPH0934395A JPH0934395A JP18043095A JP18043095A JPH0934395A JP H0934395 A JPH0934395 A JP H0934395A JP 18043095 A JP18043095 A JP 18043095A JP 18043095 A JP18043095 A JP 18043095A JP H0934395 A JPH0934395 A JP H0934395A
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- Liquid Crystal Display Device Control (AREA)
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶ディスプレイ
などに画像を表示する表示駆動装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display driving device for displaying an image on a liquid crystal display or the like.
【０００２】[0002]
【従来の技術】図７は従来の表示装置の構成例を示すブ
ロック図である。2. Description of the Related Art FIG. 7 is a block diagram showing a configuration example of a conventional display device.
【０００３】図７において、システムを制御する他の回
路に接続されているシステム内バス配線１が接続される
記憶装置２は、システム内バス配線１から入力される画
像表示信号を蓄える。この記憶装置２が信号線を介して
接続される信号処理回路３は、記憶装置２から転送され
てきた画像表示信号を逐次演算処理して信号処理する。
この信号処理回路３が信号線ａを介して接続される信号
線駆動回路４は、縦方向の画素毎に接続された各信号線
に画像表示信号を供給して表示パネル５の各画素部に書
き込む。また、走査線駆動回路６は表示パネル５の横方
向の画素部毎に接続された水平走査線に接続されてお
り、走査された横方向の画素部に対応する縦方向の画素
部毎に画素表示信号が並列に供給されて表示駆動される
ことになる。これら信号線駆動回路４および走査線駆動
回路６により表示パネル駆動回路が構成される。In FIG. 7, a storage device 2 to which an in-system bus wire 1 connected to another circuit for controlling the system is connected stores an image display signal input from the in-system bus wire 1. The signal processing circuit 3 to which the storage device 2 is connected via a signal line sequentially processes the image display signals transferred from the storage device 2 to perform signal processing.
The signal line drive circuit 4, to which the signal processing circuit 3 is connected via the signal line a, supplies an image display signal to each signal line connected to each pixel in the vertical direction and supplies the image display signal to each pixel portion of the display panel 5. Write. Further, the scanning line driving circuit 6 is connected to the horizontal scanning line connected to each pixel portion in the horizontal direction of the display panel 5, and the pixel for each pixel portion in the vertical direction corresponding to the scanned pixel portion in the horizontal direction. The display signals are supplied in parallel to drive the display. The signal line drive circuit 4 and the scanning line drive circuit 6 constitute a display panel drive circuit.
【０００４】上記構成により、以下、その動作を説明す
る。The operation of the above arrangement will be described below.
【０００５】まず、システム内バス配線１を通してシス
テムへ入力された画像表示信号は、システム内バス配線
１から記憶装置２に入力されて蓄えられる。この表示装
置が表示パネル５に画像表示信号を表示する場合、記憶
装置２に蓄えられた画像表示信号を読み出して、信号線
を通して信号処理回路３へ転送する。転送されてきた画
像表示信号は信号処理回路３で空間フィルタリングや内
挿符号化などの信号処理が施されて、視認性のより良好
な画像を構成するための画像表示信号へと変換された
後、信号線ａを通して信号線駆動回路４に入力される。
この信号線駆動回路４に入力された画像表示信号は、走
査線駆動回路６からの走査信号によって水平走査線が走
査されて、表示パネル５の走査された横方向の画素部に
対応する縦方向の画素部に画像表示信号を書き込んで表
示する。この画像表示信号は、走査線駆動回路６によっ
て水平走査線が走査されている表示パネル５に順次、一
水平走査線分一括して入力される。First, the image display signal input to the system through the intra-system bus wiring 1 is input from the intra-system bus wiring 1 to the storage device 2 and stored therein. When this display device displays an image display signal on the display panel 5, the image display signal stored in the storage device 2 is read and transferred to the signal processing circuit 3 through the signal line. After the transferred image display signal is subjected to signal processing such as spatial filtering and interpolation coding in the signal processing circuit 3, and is converted into an image display signal for forming an image with better visibility. , To the signal line drive circuit 4 through the signal line a.
The image display signal input to the signal line driving circuit 4 is scanned in the horizontal scanning line by the scanning signal from the scanning line driving circuit 6, and the vertical direction corresponding to the scanned horizontal pixel portion of the display panel 5. The image display signal is written in the pixel portion of and displayed. The image display signal is sequentially input to the display panel 5 in which the horizontal scanning lines are being scanned by the scanning line driving circuit 6 one batch at a time.
【０００６】ここで、信号処理回路３では、記憶装置２
から転送されてくる画像表示信号を表示パネル５に表示
するために要求される時間内で信号処理を行い、信号線
駆動回路４へ信号線ａを介して転送しなければならな
い。したがって、画素数が高精細になり、画素数が多く
なるに従って、信号処理回路３をより高速に動作させな
ければならなくなる。In the signal processing circuit 3, the storage device 2 is used.
It is necessary to perform signal processing within the time required to display the image display signal transferred from the display panel 5 and transfer it to the signal line drive circuit 4 via the signal line a. Therefore, as the number of pixels becomes higher and the number of pixels increases, the signal processing circuit 3 must be operated at higher speed.
【０００７】次に、表示パネル５に画像表示信号を書き
込む信号線駆動回路４における従来例について説明す
る。Next, a conventional example of the signal line drive circuit 4 for writing an image display signal on the display panel 5 will be described.
【０００８】図８は図７の信号線駆動回路４の構成例を
示すブロック図である。FIG. 8 is a block diagram showing a configuration example of the signal line drive circuit 4 of FIG.
【０００９】図８において、クロックパルス入力線ｂと
スタートパルス信号入力線ｃが接続される信号線駆動回
路４内のシフトレジスタ１１は、クロックパルス入力線
ｂからのクロックパルスによってシフトレジスタ１１の
動作が制御され、スタートパルス信号入力線ｃからのス
タートパルス信号はシフトレジスタ１１内を転送されて
いく。さらに、画像表示信号の入力線である信号線ａ
と、シフトレジスタ１１の各段からの出力線ｄとが接続
される各アナログスイッチ１２はラインメモリ１３に接
続されており、シフトレジスタ１１の各段からの出力で
順次動作し、信号線ａから入力される画像表示信号をラ
インメモリ１３に分配する。このラインメモリ１３とパ
ルス信号入力線ｅが接続されるスイッチ回路１４はデジ
タル／アナログコンバータ（以下Ｄ／Ａコンバータとい
う）１５に接続され、パルス信号入力線ｅからのパルス
信号によってスイッチ回路１４を導通状態にし、ライン
メモリ１３に記憶された一水平走査線分のデジタル画像
表示信号を一括してＤ／Ａコンバータ１５へ転送する。
このＤ／Ａコンバータ１５の各出力段はそれぞれ表示パ
ネル５の画像表示信号入力端子１６に接続されている。In FIG. 8, the shift register 11 in the signal line drive circuit 4 to which the clock pulse input line b and the start pulse signal input line c are connected is operated by the clock pulse from the clock pulse input line b. Is controlled, and the start pulse signal from the start pulse signal input line c is transferred through the shift register 11. Further, the signal line a that is the input line of the image display signal
And each analog switch 12 to which the output line d from each stage of the shift register 11 is connected, is connected to the line memory 13, operates sequentially with the output from each stage of the shift register 11, and from the signal line a. The input image display signal is distributed to the line memory 13. A switch circuit 14 to which the line memory 13 and the pulse signal input line e are connected is connected to a digital / analog converter (hereinafter referred to as D / A converter) 15, and the switch circuit 14 is turned on by a pulse signal from the pulse signal input line e. Then, the digital image display signals for one horizontal scanning line stored in the line memory 13 are collectively transferred to the D / A converter 15.
Each output stage of the D / A converter 15 is connected to the image display signal input terminal 16 of the display panel 5, respectively.
【００１０】上記構成により、以下、その動作を説明す
る。With the above configuration, the operation will be described below.
【００１１】まず、シフトレジスタ１１にクロックパル
ス入力線ｂからクロックパルスが入力されて、シフトレ
ジスタ１１が動作状態になる。さらに、スタートパルス
信号入力線ｃからスタートパルスがシフトレジスタ１１
に入力されると、シフトレジスタ１１によってスタート
パルスは次段に順次送られていき、各段の出力線ｄから
順次出力信号がアナログスイッチ１２に出力され、アナ
ログスイッチ１２を順番に動作状態にしていく。これら
クロックパルスおよびスタートパルスに同期して信号線
ａから画像表示信号がアナログスイッチ１２に入力され
る。信号線ａから入力される画像表示信号は順番に動作
状態になっているアナログスイッチ１２を通してライン
メモリ１３へ分配されていく。一水平走査線分の画像表
示信号がラインメモリ１３に入力されると、信号線ｅか
らパルス信号がスイッチ回路１４に入力され、スイッチ
回路１４が導通状態となって、ラインメモリ１３に蓄え
られている画像表示信号はＤ／Ａコンバータ１５へ転送
されてアナログ画像表示信号に変換される。その後、こ
のアナログ画像表示信号は、信号入力端子１６をそれぞ
れ通して表示パネル５の画像を構成する各画素部に入力
されて表示されることになる。First, a clock pulse is input to the shift register 11 from the clock pulse input line b, and the shift register 11 is put into an operating state. Further, a start pulse is input from the start pulse signal input line c to the shift register 11
To the next stage, the start pulse is sequentially transmitted to the next stage by the shift register 11, and the output signal is sequentially output from the output line d of each stage to the analog switch 12, and the analog switches 12 are sequentially operated. Go. An image display signal is input to the analog switch 12 from the signal line a in synchronization with the clock pulse and the start pulse. The image display signal input from the signal line a is sequentially distributed to the line memory 13 through the analog switch 12 which is in the operating state. When the image display signal for one horizontal scanning line is input to the line memory 13, the pulse signal is input to the switch circuit 14 from the signal line e, the switch circuit 14 becomes conductive, and is stored in the line memory 13. The displayed image display signal is transferred to the D / A converter 15 and converted into an analog image display signal. After that, the analog image display signal is input through each of the signal input terminals 16 to each pixel portion forming an image of the display panel 5 to be displayed.
【００１２】[0012]
【発明が解決しようとする課題】上記従来の画像表示規
格については、その画素数が６４０×４８０で、フレー
ム周波数が６０Ｈｚ程度であった。例えば、従来の仕様
に基づいた画像について、ノイズの高周波成分を除去す
るために下記の式（数１）に示す平滑化フィルタを用い
ると、１画素について加算処理２４回、乗算処理３回の
計２７回の演算処理が必要となる。In the above-mentioned conventional image display standard, the number of pixels is 640 × 480 and the frame frequency is about 60 Hz. For example, if the smoothing filter shown in the following formula (Equation 1) is used to remove the high frequency component of noise for an image based on the conventional specifications, a total of 24 times of addition processing and 3 times of multiplication processing will be performed for one pixel. 27 times of arithmetic processing is required.
【００１３】[0013]
【数１】 [Equation 1]
【００１４】したがって、上記したように、画素数が６
４０×４８０でフレーム周波数６０Ｈｚ程度で処理しよ
うとすると、２７×６４０×４８０×３×６０＝１．４
９×１０9より毎秒１．４９ギガの演算命令を処理する
性能が必要となる。ところが、毎秒１．４９ギガの演算
命令を処理する性能を有する回路を作製するには、高周
波クロックの発生回路を始めとする高価な高速化技術が
必要とされていた。また、演算処理部における消費電力
についても非常に大きなものとなっていた。さらに、最
近、従来の仕様より高精細の画像表示規格が提案されて
いるが、これらの規格においては、画素数が１２８０×
１０８０でフレーム周波数は６０Ｈｚ程度の仕様が要求
されている。したがって、高精細仕様の画像で従来仕様
の画像で行った信号処理と同等の処理を行おうとする
と、（１２８０×１０８０）／（６４０×４８０）＝
４．５より高精細仕様の画像の信号処理回路において
は、従来仕様の画像のそれと比べて４．５倍の速度が要
求されることになる。即ち、毎秒６．７２ギガ程度の演
算命令を処理する性能が必要である。しかし、毎秒６．
７２ギガ程度の演算命令を処理する性能を有する回路を
作製するには、従来の仕様に比べてさらに高度な高速化
技術を必要とし、また、消費電力の増大は一層深刻な問
題となっていた。Therefore, as described above, the number of pixels is six.
When trying to process at a frame frequency of about 60 Hz at 40 × 480, 27 × 640 × 480 × 3 × 60 = 1.4.
A performance of processing 1.49 gigaseconds per second from 9 × 10 9 is required. However, in order to manufacture a circuit having the capability of processing 1.49 gigaseconds per second, an expensive high-speed technology such as a high-frequency clock generation circuit is required. In addition, the power consumption of the arithmetic processing unit is also very large. Furthermore, recently, image display standards with higher definition than the conventional specifications have been proposed, but in these standards, the number of pixels is 1280 ×
In 1080, a frame frequency of about 60 Hz is required to be specified. Therefore, when trying to perform the same processing as the signal processing performed on the high definition image with the conventional image, (1280 × 1080) / (640 × 480) =
In a signal processing circuit for an image with a definition higher than 4.5, a speed 4.5 times higher than that of an image with a conventional specification is required. That is, it is necessary to have a performance of processing an arithmetic instruction of about 6.72 gigaseconds. But every second 6.
In order to manufacture a circuit having a performance of processing an operation instruction of about 72 giga, a higher speed technology than the conventional specifications is required, and the increase of power consumption has been a serious problem. .
【００１５】このような信号処理速度を一定に保ったま
ま、演算処理速度および消費電力を低減する方法として
復数の演算処理回路を設け、画像表示信号を並列に各々
の演算処理回路にて処理させる方法がある。As a method of reducing the arithmetic processing speed and the power consumption while keeping the signal processing speed constant, a plurality of arithmetic processing circuits are provided, and the image display signals are processed in parallel by the respective arithmetic processing circuits. There is a way to do it.
【００１６】以下、この並列化による効果を詳細に説明
する。The effect of this parallelization will be described in detail below.
【００１７】回路内の充放電しなければならない容量
Ｃ、回路の動作電源電圧Ｖ、クロック周波数ｆをとする
と、回路内の充放電に伴う消費電力を近似的にＣ・Ｖ2
・ｆで表すことができる。例えば、並列度をｎとする代
わりに電源電圧を１／ｍとすることによりクロック周波
数を１／ｎとすると（ｎ、ｍは正の定数）、演算速度を
一定に保ちつつ、１／ｍ2の低消費電力化が達成できる
（但し、容量をｎＣと仮定する）。即ち、並列化に伴う
容量の増加を最小限度に抑えつつ並列度を上げることが
可能ならば、並列度を上げれば上げるほど消費電力は低
減できる。Assuming that the capacity C of the circuit that needs to be charged and discharged, the operating power supply voltage V of the circuit, and the clock frequency f are approximately C · V 2 the power consumption due to the charging and discharging of the circuit.
・ It can be represented by f. For example, if the clock frequency is set to 1 / n by setting the power supply voltage to 1 / m instead of n to the degree of parallelism (n and m are positive constants), 1 / m 2 while keeping the operation speed constant. It is possible to achieve low power consumption (provided that the capacity is nC). That is, if it is possible to increase the parallelism while suppressing an increase in capacity due to parallelization to a minimum, the power consumption can be reduced as the parallelism is increased.
【００１８】このような従来の方法による信号処理部の
並列化の一例を図９に示す。FIG. 9 shows an example of parallelization of the signal processing units by such a conventional method.
【００１９】図９において、システムを制御する他の回
路に接続されているシステム内バス配線２１が接続され
る記憶装置２２は、システム内バス配線２１からの画像
表示信号を蓄える。この記憶装置２２が信号線を介して
接続される並列信号処理回路２３は、画像表示信号を記
憶した記憶装置２２から並列信号処理回路２３に転送さ
れた画像表示信号を並列に信号処理する。この並列信号
処理回路２３が接続される信号線駆動回路２４は表示パ
ネル２５に接続されており、また、走査線駆動回路２６
も表示パネル２５に接続され、信号線駆動回路２４に入
力された画像表示信号は、走査線駆動回路２６からの走
査信号によって水平走査線が走査されて、表示パネル２
５の各画素に画像表示信号を書き込んで表示する。In FIG. 9, the storage device 22 to which the in-system bus wiring 21 connected to another circuit for controlling the system is connected stores the image display signal from the in-system bus wiring 21. The parallel signal processing circuit 23, to which the storage device 22 is connected via a signal line, processes in parallel the image display signals transferred from the storage device 22 storing the image display signal to the parallel signal processing circuit 23. The signal line drive circuit 24 to which the parallel signal processing circuit 23 is connected is connected to the display panel 25, and the scanning line drive circuit 26 is also connected.
The image display signal input to the signal line driving circuit 24 is also connected to the display panel 25, and the horizontal scanning line is scanned by the scanning signal from the scanning line driving circuit 26, so that the display panel 2
An image display signal is written in each pixel of No. 5 and displayed.
【００２０】このように、上記従来の方法によれば、並
列信号処理回路２３の信号処理演算部については、その
並列度を上げれば上げるほど演算速度を低減することが
可能となり、それに伴って消費電力を低減できるが、画
像表示信号を分配、再配列するための回路については、
信号処理演算部とは逆に並列度を上げれば上げるほどよ
り高速に動作させなければならず、その消費電力は増大
する。また、並列信号処理回路２３の消費電力の中で大
きな割合を占める、並列信号処理回路２３を制御する高
周波クロックについては、並列信号処理回路２３に入出
力される画像表示信号のビットレートは変わらないた
め、並列化を行っても周波数を低下させることはでき
ず、高周波クロック信号発生回路（図示せず）に関して
は消費電力を低減することができない。As described above, according to the above-mentioned conventional method, as for the signal processing operation unit of the parallel signal processing circuit 23, the operation speed can be reduced as the degree of parallelism is increased, and the consumption is accordingly increased. Although the power can be reduced, the circuit for distributing and rearranging the image display signal is
Contrary to the signal processing operation unit, the higher the degree of parallelism, the faster the operation must be performed, and the power consumption increases. Regarding the high-frequency clock that controls the parallel signal processing circuit 23, which occupies a large proportion of the power consumption of the parallel signal processing circuit 23, the bit rate of the image display signal input to and output from the parallel signal processing circuit 23 does not change. Therefore, the frequency cannot be reduced even if the parallelization is performed, and the power consumption cannot be reduced for the high frequency clock signal generation circuit (not shown).
【００２１】本発明は、上記従来の問題を解決するもの
で、画像表示信号処理回路の低消費電力化を実現できる
表示駆動装置を提供することを目的とする。The present invention solves the above-mentioned conventional problems, and an object of the present invention is to provide a display driving device capable of realizing low power consumption of an image display signal processing circuit.
【００２２】[0022]
【課題を解決するための手段】本発明の表示駆動装置
は、縦方向および横方向にそれぞれ複数設けられて画像
を構成する画素部のうち該横方向の画素部に対応する該
縦方向の画素部毎に画素表示信号を並列に供給して表示
駆動する表示駆動装置において、該縦方向の画素部毎に
それぞれ対応するように、画素表示信号を並列に分配す
る画素信号分配部と、該縦方向および横方向にそれぞれ
複数設けられた画素部のうち該縦方向の画素部毎に接続
された各信号線との間に、該画素表示信号を演算処理し
て視認性を改善する信号処理部を並列に設けたものであ
り、そのことにより上記目的が達成される。A display driving device according to the present invention includes a pixel in the vertical direction corresponding to the pixel unit in the horizontal direction among pixel units provided in the vertical and horizontal directions to form an image. In a display driving device that supplies pixel display signals in parallel to each unit to drive a display, a pixel signal distribution unit that distributes pixel display signals in parallel and a vertical direction is provided so as to correspond to each pixel unit in the vertical direction. Of a plurality of pixel units provided in each of the horizontal and horizontal directions, a signal processing unit that performs arithmetic processing on the pixel display signal between each of the signal lines connected to each of the vertical pixel units to improve visibility. Are provided in parallel, whereby the above object is achieved.
【００２３】また、本発明の表示駆動装置は、縦方向お
よび横方向にそれぞれ複数設けられて画像を構成する画
素部のうち該横方向の画素部に対応する該縦方向の画素
部毎に画素表示信号を並列に供給して表示駆動する表示
駆動装置において、該縦方向の画素部毎にそれぞれ対応
するように、圧縮画素表示信号を並列に分配する画素信
号分配部と、該画素信号分配部で分配した圧縮画素表示
信号を伸長処理する信号伸長処理部と、該信号伸長処理
部で伸長処理した画素表示信号を演算処理して視認性を
改善する並列信号処理部とを備え、該並列信号処理部の
出力端をそれぞれ、該縦方向および横方向にそれぞれ複
数設けられた画素部のうち該縦方向の画素部毎に接続さ
れた各信号線に接続したものであり、そのことにより上
記目的が達成される。Further, in the display drive device of the present invention, a pixel is provided for each pixel portion in the vertical direction corresponding to the pixel portion in the horizontal direction among the pixel portions provided in plural in the vertical direction and in the horizontal direction to form an image. In a display driving device that supplies display signals in parallel to drive a display, a pixel signal distribution unit that distributes compressed pixel display signals in parallel so as to correspond to each of the vertical pixel units, and the pixel signal distribution unit. And a parallel signal processing unit for processing the pixel display signal expanded by the signal expansion processing unit to improve the visibility. The output terminal of the processing unit is connected to each signal line connected to each pixel unit in the vertical direction among the plurality of pixel units provided in each of the vertical direction and the horizontal direction. Is achieved .
【００２４】さらに、好ましくは、本発明の表示駆動装
置における信号処理部は、それぞれの入力画素表示信号
について、該入力画素表示信号および、該入力表示画素
信号と隣接する入力画素表示信号を変数とする関数演算
を全ての画素について同一関数で行い、該入力画素表示
信号をそれぞれの演算結果へ変換する構成とする。例え
ば、本発明の表示駆動装置における信号処理部は、入力
画素表示信号を変数とする関数演算を全ての画素部につ
いて、例えば高周波成分除去用の平滑フィルタの同一関
数で行う構成とする。また、本発明の表示駆動装置にお
ける信号処理部は、隣接する入力画素表示信号間を補間
処理することによって、該入力画素表示信号間の中間位
置に新たな画素表示信号を生成し、該生成した画素表示
信号を該入力画素表示信号間の信号線に供給する構成と
する。Further, preferably, the signal processing section in the display driving device of the present invention sets, for each input pixel display signal, the input pixel display signal and the input pixel display signal adjacent to the input display pixel signal as a variable. The function calculation is performed for all pixels with the same function, and the input pixel display signal is converted into each calculation result. For example, the signal processing unit in the display driving device of the present invention is configured to perform a function operation using the input pixel display signal as a variable for all pixel units, for example, with the same function of the smoothing filter for removing high frequency components. Further, the signal processing unit in the display drive device of the present invention generates a new pixel display signal at an intermediate position between the input pixel display signals by performing interpolation processing between adjacent input pixel display signals, and the generated signal is generated. The pixel display signal is supplied to the signal line between the input pixel display signals.
【００２５】上記構成により、以下、その作用を説明す
る。The operation of the above structure will be described below.
【００２６】本発明においては、信号処理部を画素信号
分配部と各信号線の間に並列に設けることにより、従来
の並列信号処理部において必要であった画像表示信号を
分配・再配列するための回路を不要なものとすることが
でき、また、画素信号分配部の次段の並列信号処理部に
おいて、並列に入力されてきた画像表示信号は、それぞ
れ順次クロック制御されずに演算処理が行われた後、例
えばＤ／Ａコンバータに転送されるため、従来の信号処
理部の消費電力のなかで大きな割合を占めていた信号処
理部を制御する高周波クロック信号発生回路を不要なも
のとすることができて、表示駆動装置の大幅な低消費電
力化、および部品点数の簡略化が可能となる。In the present invention, the signal processing unit is provided in parallel between the pixel signal distribution unit and each signal line, so that the image display signals necessary for the conventional parallel signal processing unit are distributed and rearranged. Circuit can be dispensed with, and in the parallel signal processing unit at the next stage of the pixel signal distribution unit, the image display signals that are input in parallel are not sequentially clock-controlled and are processed. After that, the high-frequency clock signal generation circuit for controlling the signal processing unit, which occupies a large proportion of the power consumption of the conventional signal processing unit because it is transferred to the D / A converter, becomes unnecessary. As a result, it is possible to significantly reduce the power consumption of the display driving device and simplify the number of parts.
【００２７】また、画像表示信号において高効率の圧縮
を行うことにより、画質の劣化は免れないが、本発明に
おいては、画素信号分配部の次段の信号伸長処理部の後
に画質の修復を行う並列信号処理部を設けているため
に、高効率の圧縮が行われた画像表示信号においても低
消費電力でかつ低コストを維持した状態で、画質の劣化
なく視認性の良好な画像が得られる。Further, although the deterioration of the image quality is inevitable by highly efficient compression of the image display signal, in the present invention, the image quality is restored after the signal expansion processing section at the next stage of the pixel signal distribution section. Since the parallel signal processing unit is provided, it is possible to obtain an image with good visibility without deterioration in image quality while maintaining low power consumption and low cost even for an image display signal that has been compressed with high efficiency. .
【００２８】さらに、信号処理部を、例えば平滑フィル
タで構成すれば、ノイズの高周波成分が除去可能とな
り、また、周辺画素に基づく補間処理により新たな画素
表示信号を生成すれば、その分、縦方向の画素列を増や
すことが可能となり、高精細な画像が得られ、視認性の
良好な画像が得られる。Further, if the signal processing section is composed of, for example, a smoothing filter, high frequency components of noise can be removed, and if a new pixel display signal is generated by the interpolation processing based on the peripheral pixels, the corresponding vertical section is generated. It is possible to increase the number of pixel rows in the direction, a high-definition image can be obtained, and an image with good visibility can be obtained.
【００２９】[0029]
【発明の実施の形態】以下、本発明の実施形態について
説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below.
【００３０】（実施形態１）図１は本発明の実施形態１
の表示駆動回路を搭載した表示装置の構成を示すブロッ
ク図である。(Embodiment 1) FIG. 1 shows Embodiment 1 of the present invention.
3 is a block diagram showing a configuration of a display device equipped with the display drive circuit of FIG.
【００３１】図１において、データ転送用のシステム内
バス３１が接続された記憶装置３２は、システム内バス
３１からの画像表示信号を蓄える。この記憶装置３２が
信号線Ａを介して接続される信号線駆動回路３３は表示
パネル３４の信号線に接続されており、また、走査線駆
動回路３５は表示パネル３４の走査線に接続され、信号
線Ａを介して信号線駆動回路３３に入力された画像表示
信号は、走査線駆動回路３５からの走査信号によって水
平走査線が走査されて、表示パネル３４の各画素に画像
表示信号を書き込んで表示する。この信号線駆動回路３
３内には、ノイズの高周波成分を除去するために上記式
（数１）に示す平滑化フィルタを用いた並列信号演算処
理を行う並列信号処理回路３６が設けられており、画素
表示信号を演算処理して視認性を改善する。In FIG. 1, the storage device 32 to which the in-system bus 31 for data transfer is connected stores the image display signal from the in-system bus 31. The signal line drive circuit 33 to which the storage device 32 is connected via the signal line A is connected to the signal line of the display panel 34, and the scanning line drive circuit 35 is connected to the scanning line of the display panel 34. The image display signal input to the signal line drive circuit 33 via the signal line A is scanned by the scanning signal from the scanning line drive circuit 35 to scan the horizontal scanning line, and the image display signal is written to each pixel of the display panel 34. Display with. This signal line drive circuit 3
In FIG. 3, a parallel signal processing circuit 36 that performs a parallel signal processing process using a smoothing filter shown in the above formula (Equation 1) to remove high frequency components of noise is provided, and a pixel display signal is calculated. Treat to improve visibility.
【００３２】このように、並列信号処理回路３６が信号
線駆動回路３３内に設けられており、並列信号処理回路
３６より得られる出力結果が復数本あり、それらは全て
表示パネル３４の縦方向の各画素毎に接続された信号線
毎に並列に配置された画像表示信号入力端子４２にそれ
ぞれ接続されている。As described above, the parallel signal processing circuit 36 is provided in the signal line drive circuit 33, and there are several output results obtained from the parallel signal processing circuit 36, all of which are in the vertical direction of the display panel 34. The image display signal input terminals 42 are arranged in parallel for each signal line connected to each pixel.
【００３３】図２は図１の信号線駆動回路３３の構成を
示すブロック図である。FIG. 2 is a block diagram showing the configuration of the signal line drive circuit 33 shown in FIG.
【００３４】図２において、クロックパルス入力線Ｂと
スタートパルス信号入力線Ｃが接続される信号線駆動回
路３３内のシフトレジスタ３７は、クロックパルス入力
線Ｂからのクロックパルスによってシフトレジスタ３７
の動作が制御され、スタートパルス信号入力線Ｃからの
スタートパルス信号はシフトレジスタ３７内を転送され
ていく。さらに、画像表示信号の入力線である信号線Ａ
と、シフトレジスタ３７の各段からの出力線Ｄとが接続
される各アナログスイッチ３８はラインメモリ３９に接
続されており、シフトレジスタ３７の各段の出力線Ｄか
らの出力で順次動作し、信号線Ａから入力される画像表
示信号をラインメモリ３９に分配する。これらシフトレ
ジスタ３７、各アナログスイッチ３８およびラインメモ
リ３９により画素信号分配部が構成され、縦方向の画素
部毎にそれぞれ対応するように、画素表示信号を並列に
分配する。In FIG. 2, the shift register 37 in the signal line drive circuit 33 to which the clock pulse input line B and the start pulse signal input line C are connected is the shift register 37 in response to the clock pulse from the clock pulse input line B.
Is controlled, and the start pulse signal from the start pulse signal input line C is transferred through the shift register 37. Further, the signal line A which is an input line of the image display signal
And each analog switch 38 to which the output line D from each stage of the shift register 37 is connected are connected to the line memory 39, and sequentially operate by the output from the output line D of each stage of the shift register 37, The image display signal input from the signal line A is distributed to the line memory 39. The shift register 37, the analog switches 38, and the line memory 39 constitute a pixel signal distribution unit, which distributes pixel display signals in parallel so as to correspond to each pixel unit in the vertical direction.
【００３５】このラインメモリ３９とパルス信号入力線
Ｅが接続されるスイッチ回路４０は並列信号処理回路３
６としての平滑化処理回路に接続され、パルス信号入力
線Ｅからのパルス信号によってスイッチ回路４０を導通
状態にし、ラインメモリ３９に記憶された一水平走査線
分のデジタル画像表示信号を一括して並列信号処理回路
３６に転送し、並列信号処理回路３６で画素表示信号を
並列信号演算処理して視認性を改善する。The switch circuit 40 connected to the line memory 39 and the pulse signal input line E is a parallel signal processing circuit 3.
6, the switch circuit 40 is turned on by the pulse signal from the pulse signal input line E, and the digital image display signals for one horizontal scanning line stored in the line memory 39 are collectively processed. The pixel signal is transferred to the parallel signal processing circuit 36, and the parallel signal processing circuit 36 processes the pixel display signal by parallel signal processing to improve visibility.
【００３６】この並列信号処理回路３６が接続されるＤ
／Ａコンバータ４１の各出力段はそれぞれ表示パネル３
４の画像表示信号入力端子４２に接続され、並列信号処
理回路３６で並列信号演算処理を行った後、Ｄ／Ａコン
バータ４１でディジタル画像表示信号をアナログ画像表
示信号に変換して表示信号として表示パネル３４の信号
線に供給している。D to which the parallel signal processing circuit 36 is connected
Each output stage of the A / A converter 41 has a display panel 3
4 is connected to the image display signal input terminal 42, and the parallel signal processing circuit 36 performs parallel signal arithmetic processing, and then the D / A converter 41 converts the digital image display signal into an analog image display signal and displays it as a display signal. It is supplied to the signal line of the panel 34.
【００３７】本実施形態では、表示パネル３４として画
素数１２８０×１０８０で１画素の階調は２５６段階、
つまり８ビット画像表示信号を使用する構成とした。フ
レーム周波数は６０Ｈｚである。In this embodiment, the display panel 34 has 1280 × 1080 pixels and 256 gradations per pixel.
That is, the configuration is such that an 8-bit image display signal is used. The frame frequency is 60 Hz.
【００３８】上記構成により、以下、その動作を説明す
る。With the above configuration, the operation will be described below.
【００３９】まず、信号線Ｂからクロックパルスが入力
され、シフトレジスタ３７が動作状態になる。さらに、
信号線Ｃからスタートパルスが入力されると、シフトレ
ジスタ３７によってスタートパルスは次段に順次送られ
ていき、出力線Ｄから順次出力信号が出力され、アナロ
グスイッチ３８を順番に動作状態にしていく。これらク
ロックパルスおよびスタートパルスに同期して、信号線
Ａから画像表示信号が入力される。この信号線Ａから入
力された画像表示信号は順番に動作状態になっているア
ナログスイッチ３８を通してラインメモリ３９へと分配
されていく。このようにして、一水平走査線分の画像表
示信号がラインメモリ３９に入力されると、信号線Ｅか
らパルス信号がスイッチ回路４０に入力されて導通状態
になり、ラインメモリ３９に蓄えられていた画像表示信
号は並列信号処理回路３６へと並列に転送される。この
ようにして、一水平走査線分毎に送られてきた画像表示
信号は、並列信号処理回路３６にて並列に上記式（数
１）に示す平滑化処理が行われた後、Ｄ／Ａコンバータ
４１へ転送され、アナログ画像表示信号に変換された
後、信号入力端子４２を通して表示パネル３４に入力さ
れる。First, a clock pulse is input from the signal line B, and the shift register 37 is activated. further,
When the start pulse is input from the signal line C, the start pulse is sequentially sent to the next stage by the shift register 37, the output signal is sequentially output from the output line D, and the analog switch 38 is sequentially operated. . An image display signal is input from the signal line A in synchronization with the clock pulse and the start pulse. The image display signal input from the signal line A is sequentially distributed to the line memory 39 through the analog switches 38 which are in the operating state. In this way, when an image display signal for one horizontal scanning line is input to the line memory 39, a pulse signal is input to the switch circuit 40 from the signal line E to be in a conductive state and stored in the line memory 39. The image display signal is transferred in parallel to the parallel signal processing circuit 36. In this way, the image display signal sent for each horizontal scanning line segment is subjected to the smoothing processing shown in the above equation (Equation 1) in parallel by the parallel signal processing circuit 36, and then the D / A After being transferred to the converter 41 and converted into an analog image display signal, it is input to the display panel 34 through the signal input terminal 42.
【００４０】このように、並列信号処理回路３６を表示
パネル３４の画像表示信号入力部分に並列に設けること
により、図９の並列信号処理回路において必要であった
画像表示信号を分配、再配列するための回路を不要なも
のとすることができる。また、この並列信号処理回路３
６において、並列に入力されてきた画像表示信号は、各
々順次クロック制御されずに演算処理が行われた後、Ｄ
／Ａコンバータ４１へと転送されるため、従来の画像表
示信号処理回路の消費電力の中で大きな割合を占めてい
た画像表示信号処理回路を制御する高周波クロック信号
発生回路を不要とすることができる。By thus providing the parallel signal processing circuit 36 in parallel with the image display signal input portion of the display panel 34, the image display signals required in the parallel signal processing circuit of FIG. 9 are distributed and rearranged. The circuit for this can be made unnecessary. In addition, this parallel signal processing circuit 3
In FIG. 6, the image display signals input in parallel are sequentially processed without clock control, and then D
Since it is transferred to the A / A converter 41, the high frequency clock signal generation circuit for controlling the image display signal processing circuit, which occupies a large proportion in the power consumption of the conventional image display signal processing circuit, can be eliminated. .
【００４１】したがって、本実施形態において、並列信
号処理回路３６における演算速度を逐次処理を行う場合
と比べて約１／１０００に低減することができた。これ
により、従来例において３．３Ｖであった電源電圧を
１．１Ｖとすることができた。また、画像表示信号を分
配、再配列するための回路や画像表示信号処理回路を制
御する高周波クロック信号発生回路を不要とすることが
できた。この結果、従来の信号処理回路と比べて、本実
施形態の並列信号処理回路３６の消費電力は約１／１０
になった。これにより、表示装置の消費電力、さらには
コストの大幅な削減が可能となった。Therefore, in this embodiment, the operation speed in the parallel signal processing circuit 36 can be reduced to about 1/1000 as compared with the case where the sequential processing is performed. As a result, the power supply voltage, which was 3.3V in the conventional example, can be set to 1.1V. Further, the circuit for distributing and rearranging the image display signal and the high frequency clock signal generating circuit for controlling the image display signal processing circuit can be eliminated. As a result, the power consumption of the parallel signal processing circuit 36 of this embodiment is about 1/10 of that of the conventional signal processing circuit.
Became. As a result, it is possible to significantly reduce the power consumption of the display device and further the cost.
【００４２】（実施形態２）図３は本発明の実施形態２
の表示駆動回路を搭載した表示装置の構成を示すブロッ
ク図であり、図１の構成部材と同様の作用・効果を奏す
るものには同様の符号を付けてその説明を省略する。(Second Embodiment) FIG. 3 shows a second embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a display device equipped with the display drive circuit of FIG. 1. Components having the same actions and effects as those of the constituent members of FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.
【００４３】図３において、信号線駆動回路５１内に
は、周辺の画素に基づいて補間処理を施すことにより新
たな画素を構成してより高精細な画像を得る並列信号処
理回路５２が設けられている。この並列信号処理回路５
２は、例えば、隣接する入力画素表示信号間を補間処理
することによって、この入力画素表示信号間の中間位置
に新たな画素表示信号を生成し、生成した画素表示信号
を入力画素表示表示信号間に位置する信号線に供給す
る。In FIG. 3, a parallel signal processing circuit 52 is provided in the signal line driving circuit 51 to form a new pixel by performing interpolation processing based on peripheral pixels to obtain a higher definition image. ing. This parallel signal processing circuit 5
2 generates a new pixel display signal at an intermediate position between the input pixel display signals by, for example, performing an interpolation process between adjacent input pixel display signals, and outputs the generated pixel display signal between the input pixel display signals. Supply to the signal line located at.
【００４４】本実施形態では、表示パネル５４として画
素数１２８０×１０８０で１画素の階調は２５６段階、
つまり８ビット画像表示信号を使用するものを用いた。
フレーム周波数は６０Ｈｚである。また、補間処理のた
めの演算としては畳み込み演算を用いた。In this embodiment, the display panel 54 has 1280 × 1080 pixels and 256 gradations per pixel.
That is, the one using the 8-bit image display signal was used.
The frame frequency is 60 Hz. A convolution operation was used as the operation for the interpolation processing.
【００４５】この畳み込み演算について説明する。This convolution operation will be described.
【００４６】即ち、ｙ方向、ｘ方向の順に補間処理をす
るものとし、並列信号処理回路５２において、赤
（Ｒ）、緑（Ｇ）、青（Ｂ）の位置（ｘ，ｙ）における
各画素の輝度情報を各々ｆR（ｘ，ｙ）、ｆG（ｘ，
ｙ）、ｆB（ｘ，ｙ）（ｘは０から１２７９までの整
数、ｙは０から１０７９までの整数）、ｙ方向について
の補間処理後の輝度情報をｇR（ｘ，ｙ’）、ｇG（ｘ，
ｙ’）、ｇB（ｘ，ｙ’）（ｙ’は、０から２１５９ま
での整数）、ｘ方向についての補間処理後の輝度情報を
ｈR（ｘ’，ｙ’）、ｈG（ｘ’，ｙ’）、ｈB（ｘ’，
ｙ’）（ｘ’は、０から２５５９までの整数）とする
と、ｆR（ｘ，ｙ）について下記の式（数２）なる演算
を行う。That is, the interpolation processing is performed in the order of the y direction and the x direction, and in the parallel signal processing circuit 52, each pixel at the position (x, y) of red (R), green (G), and blue (B). Brightness information of f R (x, y) and f G (x,
y), f B (x, y) (x is an integer from 0 to 1279, y is an integer from 0 to 1079), and luminance information after interpolation processing in the y direction is g R (x, y ′), g G (x,
y ′), g B (x, y ′) (y ′ is an integer from 0 to 2159), and luminance information after interpolation processing in the x direction is h R (x ′, y ′), h G (x ', Y'), h B (x ',
y ′) (x ′ is an integer from 0 to 2559), the following formula (Equation 2) is calculated for f R (x, y).
【００４７】[0047]
【数２】 [Equation 2]
【００４８】この式（数２）の演算を行った後、さら
に、下記の式（数３）なる演算を行う。After the calculation of this formula (Formula 2), the calculation of the following formula (Formula 3) is further carried out.
【００４９】[0049]
【数３】 (Equation 3)
【００５０】この式（数３）の演算を行い、補間処理を
完了する。This equation (Equation 3) is calculated, and the interpolation process is completed.
【００５１】また、ｆG（ｘ、ｙ）、ｆB（ｘ、ｙ）につ
いても同様の計算を行う。The same calculation is performed for f G (x, y) and f B (x, y).
【００５２】なお、式（数２）および式（数３）中に示
すａ2lは２ｌ＝ｉとすると式（数４）に示す関数を量子
化した値のｉ番目を表している。Note that a 2l shown in the equations (2) and (3) represents the i-th value of the quantized value of the function shown in the equation (4) when 2l = i.
【００５３】[0053]
【数４】 (Equation 4)
【００５４】なお、本実施形態において、上記式（数
２）および式（数３）において、補間処理の際の参照画
素数を表す定数ＮについてＮ＝６とした。In this embodiment, in the above equations (2) and (3), the constant N representing the number of reference pixels in the interpolation process is set to N = 6.
【００５５】図４は図３の信号線駆動回路５１の構成を
示すブロック図であり、図２の構成部材と同様の作用・
効果を奏するものには同様の符号を付けてその説明を省
略する。FIG. 4 is a block diagram showing the structure of the signal line drive circuit 51 of FIG. 3, and the same operation and function as the constituent members of FIG.
The same reference numerals are given to those having the effect, and the description thereof will be omitted.
【００５６】図４において、スイッチ回路４０が接続さ
れる並列信号処理回路５２としての補間処理回路はＤ／
Ａコンバータ５３に接続され、このＤ／Ａコンバータ５
３の各出力段はそれぞれ表示パネル５４の画像表示信号
入力端子５５に接続されており、スイッチ回路４０はラ
インメモリ３９より出力した一水平走査線分のデジタル
画像表示信号を並列信号処理回路５２へ並列に転送し、
並列信号処理回路５２で一括して補間処理を行い、デジ
タル画像表示信号をアナログ画像表示信号に変換して表
示信号として表示パネル５４の縦方向の各画素毎に接続
される信号線にそれぞれ供給している。In FIG. 4, the interpolation processing circuit as the parallel signal processing circuit 52 to which the switch circuit 40 is connected is D /
This D / A converter 5 is connected to the A converter 53.
Each output stage of 3 is connected to the image display signal input terminal 55 of the display panel 54, and the switch circuit 40 outputs the digital image display signal of one horizontal scanning line output from the line memory 39 to the parallel signal processing circuit 52. Transfer in parallel,
The parallel signal processing circuit 52 collectively performs interpolation processing, converts the digital image display signal into an analog image display signal, and supplies it as a display signal to a signal line connected to each pixel in the vertical direction of the display panel 54. ing.
【００５７】上記構成により、以下、その動作を説明す
る。The operation of the above configuration will be described below.
【００５８】まず、信号線Ｂからクロックパルスが入力
され、シフトレジスタ３７が動作状態になる。さらに、
信号線Ｃからスタートパルスが入力されると、シフトレ
ジスタ３７によってスタートパルスは次段に順次送られ
ていき、シフトレジスタ３７の各出力線Ｄから順次出力
信号が出力され、各アナログスイッチ３８を順番に動作
状態にしていく。これらクロックパルスおよびスタート
パルスに同期して、信号線Ａから画像表示信号が入力さ
れる。この信号線Ａから入力された画像表示信号は順番
に動作状態になっているアナログスイッチ３８を通し
て、ラインメモリ３９に分配されていく。一水平走査線
分の画像表示信号がラインメモリ３９に入力されると、
信号線Ｅからスイッチ回路４０にパルス信号が入力さ
れ、スイッチ回路４０は導通状態になり、ラインメモリ
３９に蓄えられていた画像表示信号は並列信号処理回路
５２に転送される。このようにして、一水平走査線分毎
に送られてきた画像表示信号は、並列信号処理回路５２
にて上記した式（数２）および式（数３）に示す畳み込
み演算による補間処理が行われた後、Ｄ／Ａコンバータ
５３へ転送され、アナログ画像表示信号に変換される。
その後、このアナログ画像表示信号は、信号入力端子５
５を通して表示パネル５４の各画素に入力されて画像表
示される。First, a clock pulse is input from the signal line B, and the shift register 37 is activated. further,
When the start pulse is input from the signal line C, the start pulse is sequentially sent to the next stage by the shift register 37, the output signal is sequentially output from each output line D of the shift register 37, and the analog switches 38 are sequentially turned on. To be in operation. An image display signal is input from the signal line A in synchronization with the clock pulse and the start pulse. The image display signal input from the signal line A is sequentially distributed to the line memory 39 through the analog switches 38 which are in the operating state. When the image display signal for one horizontal scanning line is input to the line memory 39,
A pulse signal is input from the signal line E to the switch circuit 40, the switch circuit 40 becomes conductive, and the image display signal stored in the line memory 39 is transferred to the parallel signal processing circuit 52. In this way, the image display signal sent for each horizontal scanning line segment is processed by the parallel signal processing circuit 52.
After the interpolation processing by the convolution calculation shown in the equations (Equation 2) and Equation (Equation 3) is performed, the data is transferred to the D / A converter 53 and converted into an analog image display signal.
After that, this analog image display signal is sent to the signal input terminal 5
5 is input to each pixel of the display panel 54 to display an image.
【００５９】したがって、本実施形態では、並列信号処
理回路５２における演算速度を逐次処理を行う場合と比
べて約１／１０００に低減することができた。これによ
り、従来例において３．３Ｖであった電源電圧を１．１
Ｖとすることができた。また、画像表示信号を分配、再
配列するための回路や並列信号処理回路５２を制御する
高周波クロック信号発生回路を不要とすることができ
た。この結果、従来の並列信号処理回路と比べて、本実
施形態の並列信号処理回路の消費電力は約１／１０とな
った。これにより、表示装置の低消費電力化さらにはコ
ストの大幅な削減が可能となった。Therefore, in this embodiment, the operation speed in the parallel signal processing circuit 52 can be reduced to about 1/1000 as compared with the case where the sequential processing is performed. As a result, the power supply voltage, which was 3.3 V in the conventional example, becomes 1.1
Could be V. Further, the circuit for distributing and rearranging the image display signals and the high frequency clock signal generating circuit for controlling the parallel signal processing circuit 52 can be eliminated. As a result, the power consumption of the parallel signal processing circuit of this embodiment is about 1/10 of that of the conventional parallel signal processing circuit. As a result, it has become possible to reduce the power consumption of the display device and to significantly reduce the cost.
【００６０】（実施形態３）図５は本発明の実施形態３
の表示駆動回路を搭載した表示装置の構成を示すブロッ
ク図であり、図１の構成部材と同様の作用・効果を奏す
るものには同様の符号を付けてその説明を省略する。(Embodiment 3) FIG. 5 shows Embodiment 3 of the present invention.
FIG. 2 is a block diagram showing a configuration of a display device equipped with the display drive circuit of FIG. 1. Components having the same actions and effects as those of the constituent members of FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.
【００６１】図５において、圧縮された画像表示信号が
信号線Ａを介して入力される信号線駆動回路６１内に
は、圧縮された信号を伸長する信号伸長処理回路６２
と、この信号伸長処理回路６２が接続され、上記実施形
態１に示した空間フィルタリング処理を行う並列信号処
理回路３６が設けられている。In FIG. 5, in the signal line drive circuit 61 to which the compressed image display signal is inputted via the signal line A, the signal expansion processing circuit 62 for expanding the compressed signal.
The signal expansion processing circuit 62 is connected to the parallel signal processing circuit 36 for performing the spatial filtering processing described in the first embodiment.
【００６２】本実施形態では、表示パネル６３として画
素数１２８０×１０８０で１画素の階調は２５６段階、
つまり、８ビット画像表示信号を使用するものを用い
た。フレーム周波数は６０Ｈｚである。また、画像表示
信号の圧縮方法としては、ベクトル量子化法を用いた。In this embodiment, the number of pixels of the display panel 63 is 1280 × 1080, and the gradation of one pixel is 256 steps.
That is, the one using the 8-bit image display signal was used. The frame frequency is 60 Hz. A vector quantization method is used as a compression method of the image display signal.
【００６３】以下、圧縮アルゴリズムの概要を示す。The outline of the compression algorithm will be described below.
【００６４】まず、縦４×横４＝１６画素のブロックを
表現する１６次元ベクトルＸ＝（ｘ0，ｘ1，ｘ2…
ｘ15）が、予め用意されている２５６個の１６次元コー
ドベクトルＣk＝（ｃ0，ｃ1，ｃ2…ｃ15）（但し、ｋ＝
０，２，…２５５）のどれに最も近いかを２つのベクト
ル（Ｘ−Ｃk）間の距離Σ（ｘi−ｃi）2（但し、ｉ＝
０，２，…１５）を計算することにより求める。次に、
最も近いコードベクトルで１６画素１ベクトルを近似す
る。したがって、１６画素×８＝１２８ビットの画像情
報は２５６個のコードベクトルを識別するための８ビッ
トの数により表されることになり、１／１６の圧縮を達
成する。First, a 16-dimensional vector X = (x 0 , x 1 , x 2 ... Representing a block of vertical 4 × horizontal 4 = 16 pixels ...
x 15 ) is the 256 prepared 16-dimensional code vectors C k = (c 0 , c 1 , c 2 ... c 15 ) (where k =
0, 2, ... 255) which is the closest to the distance Σ (x i −c i ) 2 between the two vectors (X−C k ) (where i =
It is determined by calculating 0, 2, ... 15). next,
A 16-pixel one vector is approximated by the closest code vector. Therefore, 16-pixel × 8 = 128-bit image information is represented by an 8-bit number for identifying 256 code vectors, and 1/16 compression is achieved.
【００６５】図６は図５の信号線駆動回路６１の構成を
示すブロック図であり、図２の構成部材と同様の作用・
効果を奏するものには同様の符号を付けてその説明を省
略する。FIG. 6 is a block diagram showing the structure of the signal line drive circuit 61 shown in FIG. 5, which has the same operation and function as the constituent members shown in FIG.
The same reference numerals are given to those having the effect, and the description thereof will be omitted.
【００６６】図６において、スイッチ回路４０が接続さ
れる信号伸長処理回路６２、この信号伸長処理回路６２
が接続される並列信号処理回路３６はＤ／Ａコンバータ
６４に接続され、このＤ／Ａコンバータ６４の各出力段
はそれぞれ表示パネル６３の画像表示信号入力端子６５
に接続されており、スイッチ回路４０はラインメモリ３
９より出力した一水平走査線分のデジタル画像圧縮信号
を信号伸長処理回路６２に転送し、上記したアルゴリズ
ムにて圧縮された画像表示信号を信号伸長処理回路６２
で信号伸長して元に戻し、さらに、これを並列信号処理
回路３６へ並列に転送し、並列信号処理回路３６で一括
して、ノイズの高周波成分を除いて視認性を改善するた
めに平滑化処理を行い、デジタル画像表示信号をアナロ
グ画像表示信号に変換して表示信号として表示パネル６
３の各画素に接続される信号線にそれぞれ供給してい
る。In FIG. 6, a signal expansion processing circuit 62 to which the switch circuit 40 is connected, and this signal expansion processing circuit 62.
Is connected to the D / A converter 64, and each output stage of the D / A converter 64 is connected to the image display signal input terminal 65 of the display panel 63.
And the switch circuit 40 is connected to the line memory 3
The digital image compression signal for one horizontal scanning line output from the reference numeral 9 is transferred to the signal expansion processing circuit 62, and the image display signal compressed by the above algorithm is expanded to the signal expansion processing circuit 62.
Signal is decompressed and restored to its original state, and further transferred in parallel to the parallel signal processing circuit 36, which is collectively smoothed by the parallel signal processing circuit 36 to remove high frequency components of noise and improve visibility. Processing is performed to convert the digital image display signal into an analog image display signal, and the display panel 6 is used as a display signal.
3 is supplied to each signal line connected to each pixel.
【００６７】上記構成により、以下、その動作を説明す
る。With the above configuration, the operation will be described below.
【００６８】まず、信号線Ｂからクロックパルスが入力
され、シフトレジスタ３７が動作状態になる。さらに、
信号線Ｃからスタートパルスが入力されると、シフトレ
ジスタ３７によってスタートパルスは次段に順次送られ
ていき、出力線Ｄから順次出力信号が出力され、各アナ
ログスイッチ３８を順番に動作状態にしていく。これら
クロックパルスおよびスタートパルスに同期して、信号
線Ａから圧縮された画像表示信号が入力される。この信
号線Ａから入力された圧縮画像表示信号は、順番に動作
状態になっているアナログスイッチ３８を通して、ライ
ンメモリ３９へ分配されていく。一水平走査線分の画像
表示信号がラインメモリ３９に入力されると、信号線Ｅ
からパルス信号が入力され、スイッチ回路４０が導通状
態となり、ラインメモリ３９に蓄えられている画像表示
信号は信号伸長処理回路６２へ転送される。このように
して、ラインメモリ３９より一水平走査線分毎に転送さ
れてきた圧縮画像表示信号は、信号伸長処理回路６２に
て、以下のような伸長処理が行われる。First, a clock pulse is input from the signal line B, and the shift register 37 is activated. further,
When the start pulse is input from the signal line C, the start pulse is sequentially sent to the next stage by the shift register 37, the output signal is sequentially output from the output line D, and the analog switches 38 are sequentially operated. Go. The compressed image display signal is input from the signal line A in synchronization with the clock pulse and the start pulse. The compressed image display signal input from the signal line A is distributed to the line memory 39 through the analog switches 38 which are sequentially operated. When an image display signal for one horizontal scanning line is input to the line memory 39, the signal line E
A pulse signal is input from the switch circuit 40, the switch circuit 40 is turned on, and the image display signal stored in the line memory 39 is transferred to the signal expansion processing circuit 62. In this way, the compressed image display signal transferred from the line memory 39 for each horizontal scanning line is subjected to the following expansion processing in the signal expansion processing circuit 62.
【００６９】まず、信号伸長処理回路６２に、２５６個
のコードベクトルＣkを識別するための８ビットの圧縮
画像表示信号が一水平走査線分、即ち水平走査線方向に
対して３２０個入力される。信号伸長処理回路６２は、
６４個のユニットにより構成されており、各ユニットは
信号表示パネル６３への信号入力線２０本分に相当する
データ、即ち、４×４＝１６画素ブロック５個分を処理
するように構成されている。この信号伸長処理回路６２
の６４個のユニットは並列に動作し、各ユニット内で５
個の画素ブロックそれぞれがコードベクトルを検索し、
該当する４×４＝１６画素分のコードベクトルを得る。First, an 8-bit compressed image display signal for identifying 256 code vectors C k is input to the signal expansion processing circuit 62 for one horizontal scanning line, that is, 320 in the horizontal scanning line direction. It The signal expansion processing circuit 62
It is configured by 64 units, and each unit is configured to process data corresponding to 20 signal input lines to the signal display panel 63, that is, 5 × 4 = 4 = 16 pixel blocks. There is. This signal expansion processing circuit 62
64 units operate in parallel with 5 units in each
Each pixel block retrieves the code vector,
A code vector for the corresponding 4 × 4 = 16 pixels is obtained.
【００７０】しかし、上記アルゴリズムにより圧縮／伸
長された画像は、原画像に対して大きな損失を伴う。特
に、伸長後の画像に見られる高周波ノイズ成分は、人間
の視認性の大きな妨げとなる。そこで、次段に並列信号
処理回路３６を設けて、平滑化フィルタにより高周波ノ
イズ成分の除去を行う。However, the image compressed / decompressed by the above algorithm has a large loss with respect to the original image. In particular, the high frequency noise component seen in the image after decompression greatly hinders human visibility. Therefore, the parallel signal processing circuit 36 is provided in the next stage, and the high frequency noise component is removed by the smoothing filter.
【００７１】まず、信号伸長処理回路６２にて伸長処理
を行った画像表示信号は並列信号処理回路３６に転送さ
れ、この並列信号処理回路３６にて上記式（数１）に示
す平滑化処理が実施形態１に示すように表示パネル入力
端子６５に対して並列に行われ、高周波ノイズ成分が除
去される。さらに、この後、画像表示信号は、Ｄ／Ａコ
ンバータ６４へ転送され、アナログ画像表示信号に変換
された後、信号入力端子６５をそれぞれ通して表示パネ
ル６３の各画素に入力されて画像表示される。First, the image display signal subjected to the decompression processing by the signal decompression processing circuit 62 is transferred to the parallel signal processing circuit 36, and the parallel signal processing circuit 36 performs the smoothing processing shown in the above equation (Equation 1). As shown in the first embodiment, it is performed in parallel with the display panel input terminal 65 to remove the high frequency noise component. Further, thereafter, the image display signal is transferred to the D / A converter 64, converted into an analog image display signal, and then input to each pixel of the display panel 63 through each of the signal input terminals 65 to display an image. It
【００７２】本実施形態において、画像転送時および、
画像表示装置の駆動回路内で取り扱う画像表示信号のデ
ータ量は、従来例の１／１６である。したがって、画像
表示部の信号線充放電回数も１／１６に減少し、電力消
費を大幅に低減することが可能となった。また、圧縮さ
れた画像表示信号の伸長処理を６４個のユニットにて並
列に行うため、伸長処理を行う演算速度を逐次処理する
場合に比べて約１／６４とすることができる。さらに、
高周波クロックを発生する回路が不要となり、信号伸長
処理回路６２の低消費電力化さらには低コスト化が実現
される。さらに、一般に、高効率の圧縮を行った後、画
質の劣化は免れないが、本実施形態においては、信号伸
長処理回路６２の後に画質の修復を行う低消費電力かつ
低コストの並列信号処理回路３６を設けているために、
高効率の圧縮が行われた画像表示信号においても低消費
電力かつ低コストを維持したまま、表示パネル６３にお
いて視認性の良好な画像を得ることができる。本実施形
態においては、信号伸長処理回路６２および並列信号処
理回路３６の演算処理速度を並列処理により低減するこ
とによって、電源電圧を３．３Ｖから１．１Ｖへと低減
することができた。これにより、表示装置の消費電力
は、従来例と比較して、約１／８に低減することができ
た。さらには、コストについても大幅に削減することが
できた。In the present embodiment, at the time of image transfer and
The data amount of the image display signal handled in the drive circuit of the image display device is 1/16 of the conventional example. Therefore, the number of times of charging / discharging the signal line of the image display unit is also reduced to 1/16, and the power consumption can be significantly reduced. Further, since the decompression process of the compressed image display signal is performed in parallel by the 64 units, the operation speed of the decompression process can be reduced to about 1/64 as compared with the case of sequential processing. further,
A circuit for generating a high-frequency clock is not needed, so that the power consumption of the signal expansion processing circuit 62 and the cost reduction can be realized. Further, in general, deterioration of image quality is inevitable after highly efficient compression, but in the present embodiment, a low power consumption and low cost parallel signal processing circuit for restoring image quality after the signal expansion processing circuit 62. Since 36 is provided,
It is possible to obtain an image with good visibility on the display panel 63 while maintaining low power consumption and low cost even for an image display signal that has been compressed with high efficiency. In this embodiment, the power supply voltage can be reduced from 3.3V to 1.1V by reducing the arithmetic processing speeds of the signal expansion processing circuit 62 and the parallel signal processing circuit 36 by parallel processing. As a result, the power consumption of the display device could be reduced to about 1/8 of that of the conventional example. Furthermore, we were able to significantly reduce costs.
【００７３】なお、以上により上記実施形態１〜３にお
いて各々、本発明の一実施形態を示したものであり、並
列信号処理回路の演算はこれにこだわるものではなく、
その他の演算を行っても構わない。また、複数の並列信
号処理回路を直列に並べても構わない。さらに、上記実
施形態３に用いた圧縮アルゴリズムについても本実施形
態においてはベクトル量子化法を用いたがこれにこだわ
るものではなく、その他のアルゴリズムを用いても構わ
ない。さらに、表示装置の構成についてもこれにこだわ
るものではなく、その他の構成を採用しても構わない。As described above, each of the above-described first to third embodiments represents one embodiment of the present invention, and the arithmetic operation of the parallel signal processing circuit is not limited to this.
Other calculations may be performed. Also, a plurality of parallel signal processing circuits may be arranged in series. Further, the compression algorithm used in the third embodiment also uses the vector quantization method in the present embodiment, but the present invention is not limited to this and other algorithms may be used. Further, the configuration of the display device is not limited to this, and other configurations may be adopted.
【００７４】[0074]
【発明の効果】以上により本発明によれば、画素信号分
配部と各信号線の間に、視認性を改善する信号処理回路
を並列に設けることにより、従来、並列信号処理回路に
必要とされていた、高速に信号を分配・再配列するため
の回路が不要となり、並列化に伴う回路付加を最小限度
に抑制しつつ信号処理回路の並列度を大きくすることが
でき、また、従来の高周波クロック発生回路についても
不要となるため、表示駆動装置の大幅な低消費電力化を
実現することができ、さらには部品点数が簡略化されて
低コスト化を実現することができる。As described above, according to the present invention, a signal processing circuit for improving visibility is provided in parallel between the pixel signal distribution unit and each signal line, so that the parallel signal processing circuit has been conventionally required. The circuit for distributing and rearranging signals at high speed is no longer required, and the parallelism of the signal processing circuit can be increased while suppressing the circuit addition due to parallelization to the minimum. Since the clock generation circuit is also unnecessary, the power consumption of the display drive device can be significantly reduced, and the number of parts can be simplified to reduce the cost.
【図１】本発明の実施形態１の表示駆動回路を搭載した
表示装置の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a display device equipped with a display drive circuit according to a first embodiment of the present invention.
【図２】図１の信号線駆動回路３３の構成を示すブロッ
ク図である。FIG. 2 is a block diagram showing a configuration of a signal line drive circuit 33 in FIG.
【図３】本発明の実施形態２の表示駆動回路を搭載した
表示装置の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a display device equipped with a display drive circuit according to a second embodiment of the present invention.
【図４】図３の信号線駆動回路５１の構成を示すブロッ
ク図である。4 is a block diagram showing a configuration of a signal line drive circuit 51 of FIG.
【図５】本発明の実施形態３の表示駆動回路を搭載した
表示装置の構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of a display device equipped with a display drive circuit according to a third embodiment of the present invention.
【図６】図５の信号線駆動回路６１の構成を示すブロッ
ク図である。6 is a block diagram showing a configuration of a signal line drive circuit 61 of FIG.
【図７】従来の表示装置の構成例を示すブロック図であ
る。FIG. 7 is a block diagram showing a configuration example of a conventional display device.
【図８】図７の信号線駆動回路４の構成例を示すブロッ
ク図である。8 is a block diagram showing a configuration example of a signal line drive circuit 4 of FIG.
【図９】従来の方法による信号処理部の並列化の一例を
示す図である。FIG. 9 is a diagram illustrating an example of parallelization of signal processing units according to a conventional method.
３３，５１，６１ 信号線駆動回路 ３４，５４，６３ 表示パネル ３６，５２ 並列信号処理回路 ３７ シフトレジスタ ３８ アナログスイッチ ３９ ラインメモリ ４０ スイッチ回路 ４１，５３，６４ Ｄ／Ａコンバータ ６２ 信号伸長処理回路 33, 51, 61 signal line drive circuit 34, 54, 63 display panel 36, 52 parallel signal processing circuit 37 shift register 38 analog switch 39 line memory 40 switch circuit 41, 53, 64 D / A converter 62 signal expansion processing circuit
Claims (4)
られて画像を構成する画素部のうち該横方向の画素部に
対応する該縦方向の画素部毎に画素表示信号を並列に供
給して表示駆動する表示駆動装置において、 該縦方向の画素部毎にそれぞれ対応するように、画素表
示信号を並列に分配する画素信号分配部と、該縦方向お
よび横方向にそれぞれ複数設けられた画素部のうち該縦
方向の画素部毎に接続された各信号線との間に、該画素
表示信号を演算処理して視認性を改善する信号処理部を
並列に設けた表示駆動装置。1. A pixel display signal is supplied in parallel to each pixel unit in the vertical direction corresponding to the pixel unit in the horizontal direction among a plurality of pixel units provided in each of the vertical direction and the horizontal direction to form an image. In a display drive device for display driving, a pixel signal distribution unit that distributes pixel display signals in parallel so as to correspond to each of the pixel units in the vertical direction, and a plurality of pixel units provided in each of the vertical direction and the horizontal direction. A display driving device in which a signal processing unit that performs arithmetic processing on the pixel display signal to improve visibility is provided in parallel with each of the signal lines connected to each of the vertical pixel units.
られて画像を構成する画素部のうち該横方向の画素部に
対応する該縦方向の画素部毎に画素表示信号を並列に供
給して表示駆動する表示駆動装置において、 該縦方向の画素部毎にそれぞれ対応するように、圧縮画
素表示信号を並列に分配する画素信号分配部と、該画素
信号分配部で分配した圧縮画素表示信号を伸長処理する
信号伸長処理部と、該信号伸長処理部で伸長処理した画
素表示信号を演算処理して視認性を改善する並列信号処
理部とを備え、該並列信号処理部の出力端をそれぞれ、
該縦方向および横方向にそれぞれ複数設けられた画素部
のうち該縦方向の画素部毎に接続された各信号線に接続
した表示駆動装置。2. A pixel display signal is supplied in parallel to each of the pixel units in the vertical direction corresponding to the pixel units in the horizontal direction among a plurality of pixel units provided in the vertical direction and the horizontal direction to form an image. In a display drive device for display driving, a pixel signal distribution unit that distributes compressed pixel display signals in parallel and a compressed pixel display signal that is distributed by the pixel signal distribution unit are provided so as to correspond to each of the vertical pixel units. A signal decompression processing unit that performs decompression processing, and a parallel signal processing unit that performs arithmetic processing on the pixel display signal decompressed by the signal decompression processing unit to improve visibility, and output terminals of the parallel signal processing unit,
A display drive device connected to each signal line connected to each pixel unit in the vertical direction among a plurality of pixel units provided in each of the vertical direction and the horizontal direction.
変数とする関数演算を全ての画素部について、高周波成
分除去用の平滑フィルタの同一関数で行う構成とした請
求項１または２記載の表示駆動装置。3. The signal processing unit according to claim 1 or 2, wherein a functional operation using an input pixel display signal as a variable is performed for all pixel units by the same function of a smoothing filter for removing high frequency components. Display drive device.
示信号間を補間処理することによって、該入力画素表示
信号間の中間位置に新たな画素表示信号を生成し、該生
成した画素表示信号を該入力画素表示表示信号間の信号
線に供給する構成とした請求項１または２記載の表示駆
動装置。4. The signal processing unit generates a new pixel display signal at an intermediate position between the input pixel display signals by performing interpolation processing between adjacent input pixel display signals, and the generated pixel display signal. 3. The display drive device according to claim 1, wherein the signal is supplied to a signal line between the input pixel display signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18043095A JPH0934395A (en) | 1995-07-17 | 1995-07-17 | Display driving device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18043095A JPH0934395A (en) | 1995-07-17 | 1995-07-17 | Display driving device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0934395A true JPH0934395A (en) | 1997-02-07 |
Family
ID=16083126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18043095A Withdrawn JPH0934395A (en) | 1995-07-17 | 1995-07-17 | Display driving device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0934395A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004117527A (en) * | 2002-09-24 | 2004-04-15 | Sharp Corp | Liquid crystal display device |
| JP2004212607A (en) * | 2002-12-27 | 2004-07-29 | Sharp Corp | Method for driving display device, display device, and its program |
| JP2009268139A (en) * | 2009-07-02 | 2009-11-12 | Thomson Licensing | Method for processing video signal |
| US7800690B2 (en) | 1997-12-23 | 2010-09-21 | Thomson Licensing | Low noise encoding and decoding apparatus and method |
-
1995
- 1995-07-17 JP JP18043095A patent/JPH0934395A/en not_active Withdrawn
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| US7583278B2 (en) | 2002-12-27 | 2009-09-01 | Sharp Kabushiki Kaisha | Display drive method, display, and program therefor |
| US8063921B2 (en) | 2002-12-27 | 2011-11-22 | Sharp Kabushiki Kaisha | Display drive method, display, and program therefor |
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