JPH0863253A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0863253A JPH0863253A JP6193029A JP19302994A JPH0863253A JP H0863253 A JPH0863253 A JP H0863253A JP 6193029 A JP6193029 A JP 6193029A JP 19302994 A JP19302994 A JP 19302994A JP H0863253 A JPH0863253 A JP H0863253A
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- JP
- Japan
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- clock
- microprocessor
- circuit
- clock signal
- signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 広い周波数帯域のクロック信号でマイクロプ
ロセッサを動作させる。 【構成】 通常動作時にクロック生成回路１で生成され
たクロック信号９は、マイクロプロセッサ３のＰＬＬ逓
倍発振回路４に入力され、選択回路５は、ＰＬＬ逓倍発
振回路４の出力を選択する。マイクロプロセッサコア８
は、逓倍された動作クロック信号１４で動作する。ＰＬ
Ｌ逓倍発振回路４の追従可能なクロック入力周波数帯域
を超えるクロック周波数でマイクロプロセッサ３を動作
させる場合は、クロック制御回路７からのクロック切り
替え信号１３によって、選択回路５をＰＬＬ逓倍回路４
側から低速クロック信号１０に切り替える。
ロセッサを動作させる。 【構成】 通常動作時にクロック生成回路１で生成され
たクロック信号９は、マイクロプロセッサ３のＰＬＬ逓
倍発振回路４に入力され、選択回路５は、ＰＬＬ逓倍発
振回路４の出力を選択する。マイクロプロセッサコア８
は、逓倍された動作クロック信号１４で動作する。ＰＬ
Ｌ逓倍発振回路４の追従可能なクロック入力周波数帯域
を超えるクロック周波数でマイクロプロセッサ３を動作
させる場合は、クロック制御回路７からのクロック切り
替え信号１３によって、選択回路５をＰＬＬ逓倍回路４
側から低速クロック信号１０に切り替える。
Description
【０００１】
【産業上の利用分野】本発明は、高速処理と低消費電力
で動作するバッテリバックアップ型のパソコンまたはハ
ンディーターミナルなどにおいて、アイドル処理時のク
ロック信号を十分に低下させることが可能なクロック逓
倍発振回路を内蔵したマイクロプロセッサに関する。
で動作するバッテリバックアップ型のパソコンまたはハ
ンディーターミナルなどにおいて、アイドル処理時のク
ロック信号を十分に低下させることが可能なクロック逓
倍発振回路を内蔵したマイクロプロセッサに関する。
【０００２】
【従来の技術】従来、ＰＬＬ逓倍発振回路を内蔵したマ
イクロプロセッサにおいては、図６に示すように特定の
周波数帯域に追従可能な１個のＰＬＬ逓倍発振回路を内
蔵した構成が採られている。図において、１はクロック
生成回路、３はマイクロプロセッサである。マイクロプ
ロセッサ３には、クロック生成回路で生成されたクロッ
ク信号９を逓倍するＰＬＬ逓倍発振回路４と、クロック
信号の供給を制御するクロック制御ゲート６と、クロッ
ク信号によって動作するマイクロプロセッサコア８と、
クロック信号を制御するクロック制御回路７が設けられ
ている。
イクロプロセッサにおいては、図６に示すように特定の
周波数帯域に追従可能な１個のＰＬＬ逓倍発振回路を内
蔵した構成が採られている。図において、１はクロック
生成回路、３はマイクロプロセッサである。マイクロプ
ロセッサ３には、クロック生成回路で生成されたクロッ
ク信号９を逓倍するＰＬＬ逓倍発振回路４と、クロック
信号の供給を制御するクロック制御ゲート６と、クロッ
ク信号によって動作するマイクロプロセッサコア８と、
クロック信号を制御するクロック制御回路７が設けられ
ている。
【０００３】クロック制御回路７は、外部からのクロッ
ク制御信号１１の指示によって、マイクロプロセッサコ
ア８へのクロックの供給を制御する。すなわち、例えば
クロック信号を停止する場合には、ライン１６を介して
マイクロプロセッサコア８にクロック信号の停止を通知
し、ライン１７を介したマイクロプロセッサコア８から
の許可によって、クロック制御回路７がクロック制御ゲ
ート６を制御してクロック信号をマスクする。これによ
り、マイクロプロセッサコア８にはクロック信号が供給
されず、停止し、クロック制御信号１２によってマイク
ロプロセッサが停止していることを通知する。
ク制御信号１１の指示によって、マイクロプロセッサコ
ア８へのクロックの供給を制御する。すなわち、例えば
クロック信号を停止する場合には、ライン１６を介して
マイクロプロセッサコア８にクロック信号の停止を通知
し、ライン１７を介したマイクロプロセッサコア８から
の許可によって、クロック制御回路７がクロック制御ゲ
ート６を制御してクロック信号をマスクする。これによ
り、マイクロプロセッサコア８にはクロック信号が供給
されず、停止し、クロック制御信号１２によってマイク
ロプロセッサが停止していることを通知する。
【０００４】上記したＰＬＬ逓倍発振回路の入力周波数
帯域は、設計中心周波数に対し安定に動作するのは上下
２５％から５０％程度と狭く、その結果、入力クロック
信号９の周波数帯域は狭くなる。特にマイクロプロセッ
サに内蔵されるＰＬＬ逓倍発振回路は高い周波数安定度
が求められることから、周波数帯域は広くできない。
帯域は、設計中心周波数に対し安定に動作するのは上下
２５％から５０％程度と狭く、その結果、入力クロック
信号９の周波数帯域は狭くなる。特にマイクロプロセッ
サに内蔵されるＰＬＬ逓倍発振回路は高い周波数安定度
が求められることから、周波数帯域は広くできない。
【０００５】現在、マイクロプロセッサをバッテリバッ
クアップ型のパソコンまたはハンディーターミナルなど
に使用する場合、キー入力待ち状態などの高い処理能力
が要求されない期間においては、バッテリ動作可能時間
を延ばす目的から、マイクロプロセッサに加える入力ク
ロック周波数を低下させ、これによりマイクロプロセッ
サの消費電力を低下させるようにしている。
クアップ型のパソコンまたはハンディーターミナルなど
に使用する場合、キー入力待ち状態などの高い処理能力
が要求されない期間においては、バッテリ動作可能時間
を延ばす目的から、マイクロプロセッサに加える入力ク
ロック周波数を低下させ、これによりマイクロプロセッ
サの消費電力を低下させるようにしている。
【０００６】しかし、ＰＬＬ逓倍発振回路を内蔵したマ
イクロプロセッサにおいては、内蔵されているＰＬＬ逓
倍発振回路の入力周波数帯域が前述したように狭いた
め、十分に入力クロック周波数を低下させることができ
ない（現在のＰＬＬ逓倍発振回路を内蔵したマイクロプ
ロセッサでは最大入力周波数の５０％が限界）。その結
果、従来のＰＬＬ逓倍発振回路内蔵のマイクロプロセッ
サでは消費電力を十分に削減することができない。
イクロプロセッサにおいては、内蔵されているＰＬＬ逓
倍発振回路の入力周波数帯域が前述したように狭いた
め、十分に入力クロック周波数を低下させることができ
ない（現在のＰＬＬ逓倍発振回路を内蔵したマイクロプ
ロセッサでは最大入力周波数の５０％が限界）。その結
果、従来のＰＬＬ逓倍発振回路内蔵のマイクロプロセッ
サでは消費電力を十分に削減することができない。
【０００７】
【発明が解決しようとする課題】このため従来は、ＰＬ
Ｌ逓倍発振回路内蔵のマイクロプロセッサにはＰＬＬ逓
倍発振回路を停止するための信号が付加されていて、該
信号によってＰＬＬ逓倍発振回路を停止させている。こ
れにより、マイクロプロセッサが完全に停止され、低消
費電力を可能としている。
Ｌ逓倍発振回路内蔵のマイクロプロセッサにはＰＬＬ逓
倍発振回路を停止するための信号が付加されていて、該
信号によってＰＬＬ逓倍発振回路を停止させている。こ
れにより、マイクロプロセッサが完全に停止され、低消
費電力を可能としている。
【０００８】しかし、上記した従来の方法では、ＰＬＬ
逓倍発振回路の再開始時に安定時間として数ミリ秒間待
つ必要があり、その間の処理は完全に停止されている。
このようなことから、ＰＬＬ逓倍発振回路内蔵のマイク
ロプロセッサの適用範囲が限定され、低消費電力を必要
とする分野にはＰＬＬ逓倍発振回路を内蔵したマイクロ
プロセッサが使用できない場合があった。また、ＰＬＬ
逓倍発振回路を内蔵した最近のマイクロプロセッサにお
いては内部動作クロックを高速にしたものもあるが、発
熱のために連続して動作させることができないものもあ
る。この場合、必要とする処理能力に合わせて、マイク
ロプロセッサを停止することなくクロック周波数をダイ
ナミックに変化させる必要があるが、前述したように現
状のＰＬＬ逓倍発振回路の入力周波数帯域が狭いことか
ら限界があり、また放熱技術を用いることによって発熱
問題を回避していることから、小型化が困難であるとい
う欠点があった。
逓倍発振回路の再開始時に安定時間として数ミリ秒間待
つ必要があり、その間の処理は完全に停止されている。
このようなことから、ＰＬＬ逓倍発振回路内蔵のマイク
ロプロセッサの適用範囲が限定され、低消費電力を必要
とする分野にはＰＬＬ逓倍発振回路を内蔵したマイクロ
プロセッサが使用できない場合があった。また、ＰＬＬ
逓倍発振回路を内蔵した最近のマイクロプロセッサにお
いては内部動作クロックを高速にしたものもあるが、発
熱のために連続して動作させることができないものもあ
る。この場合、必要とする処理能力に合わせて、マイク
ロプロセッサを停止することなくクロック周波数をダイ
ナミックに変化させる必要があるが、前述したように現
状のＰＬＬ逓倍発振回路の入力周波数帯域が狭いことか
ら限界があり、また放熱技術を用いることによって発熱
問題を回避していることから、小型化が困難であるとい
う欠点があった。
【０００９】本発明の目的は、広い周波数帯域のクロッ
ク信号でマイクロプロセッサを動作させることが可能な
ＰＬＬ逓倍発振回路を内蔵したマイクロプロセッサを提
供することにある。
ク信号でマイクロプロセッサを動作させることが可能な
ＰＬＬ逓倍発振回路を内蔵したマイクロプロセッサを提
供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明では、マイクロプロセッサの外部に設けられ
た第１のクロック生成手段によって生成される第１のク
ロック信号が入力され、該第１のクロック信号を逓倍す
る手段と、該逓倍されたクロック信号で動作するプロセ
ッサとを内蔵したマイクロプロセッサにおいて、マイク
ロプロセッサの外部に設けられた第２のクロック生成手
段によって生成されて外部から入力される第２のクロッ
ク信号と前記逓倍後のクロック信号との何れかを、外部
からのクロック切り替え指示に応じて選択して前記プロ
セッサに供給する手段を備え、前記第２のクロック信号
と前記逓倍後のクロック信号はそれぞれ周波数帯域が異
なることを特徴としている。
に、本発明では、マイクロプロセッサの外部に設けられ
た第１のクロック生成手段によって生成される第１のク
ロック信号が入力され、該第１のクロック信号を逓倍す
る手段と、該逓倍されたクロック信号で動作するプロセ
ッサとを内蔵したマイクロプロセッサにおいて、マイク
ロプロセッサの外部に設けられた第２のクロック生成手
段によって生成されて外部から入力される第２のクロッ
ク信号と前記逓倍後のクロック信号との何れかを、外部
からのクロック切り替え指示に応じて選択して前記プロ
セッサに供給する手段を備え、前記第２のクロック信号
と前記逓倍後のクロック信号はそれぞれ周波数帯域が異
なることを特徴としている。
【００１１】
【作用】一実施例においては、マイクロプロセッサの外
部に基本動作周波数を作成する第１のクロック生成回路
と、低速クロック周波数を作成する第２のクロック生成
回路を設ける。通常動作時に第１のクロック生成回路で
生成されたクロック信号は、マイクロプロセッサのＰＬ
Ｌ逓倍発振回路に入力される。選択回路はＰＬＬ逓倍発
振回路の出力を選択しているので、マイクロプロセッサ
コアは、逓倍されたクロック信号で動作する。ＰＬＬ逓
倍発振回路の追従可能なクロック入力周波数帯域を超え
るクロック周波数でマイクロプロセッサを動作させる場
合は、クロック切り替え信号によって、ＰＬＬ逓倍回路
側のクロック信号から第２のクロック生成回路で生成さ
れる低速クロック信号に切り替える。これにより、マイ
クロプロセッサへのクロック入力周波数帯域を大幅に広
げることが可能となる。
部に基本動作周波数を作成する第１のクロック生成回路
と、低速クロック周波数を作成する第２のクロック生成
回路を設ける。通常動作時に第１のクロック生成回路で
生成されたクロック信号は、マイクロプロセッサのＰＬ
Ｌ逓倍発振回路に入力される。選択回路はＰＬＬ逓倍発
振回路の出力を選択しているので、マイクロプロセッサ
コアは、逓倍されたクロック信号で動作する。ＰＬＬ逓
倍発振回路の追従可能なクロック入力周波数帯域を超え
るクロック周波数でマイクロプロセッサを動作させる場
合は、クロック切り替え信号によって、ＰＬＬ逓倍回路
側のクロック信号から第２のクロック生成回路で生成さ
れる低速クロック信号に切り替える。これにより、マイ
クロプロセッサへのクロック入力周波数帯域を大幅に広
げることが可能となる。
【００１２】
【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。 〈実施例１〉図１は、本発明の実施例１の構成を示す。
図において、１は基本動作周波数を作成するクロック生
成回路、２は低速クロック周波数を作成するクロック生
成回路、９はクロック生成回路１によって生成されるク
ロック信号、１０はクロック生成回路２によって生成さ
れる低速クロック信号である。クロック生成回路１、２
は、共にマイクロプロセッサの外部に設けられている。
的に説明する。 〈実施例１〉図１は、本発明の実施例１の構成を示す。
図において、１は基本動作周波数を作成するクロック生
成回路、２は低速クロック周波数を作成するクロック生
成回路、９はクロック生成回路１によって生成されるク
ロック信号、１０はクロック生成回路２によって生成さ
れる低速クロック信号である。クロック生成回路１、２
は、共にマイクロプロセッサの外部に設けられている。
【００１３】マイクロプロセッサ３は、ＰＬＬ逓倍発振
回路４と、クロック信号を選択する選択回路５と、クロ
ック信号を統括して制御するためのクロック制御回路７
と、プロセッサコアへのクロック信号をマスクまたはグ
リッジレスにするためのクロック制御ゲート６と、マイ
クロプロセッサコア８から構成されている。
回路４と、クロック信号を選択する選択回路５と、クロ
ック信号を統括して制御するためのクロック制御回路７
と、プロセッサコアへのクロック信号をマスクまたはグ
リッジレスにするためのクロック制御ゲート６と、マイ
クロプロセッサコア８から構成されている。
【００１４】クロック生成回路１から出力されたクロッ
ク信号９は、マイクロプロセッサ３内のＰＬＬ逓倍発振
回路４に入力され、その出力は選択回路５に入力され
る。選択回路５は複数のクロック入力を切り替える機能
を持ち、その他方の入力には低速のクロック生成回路２
から出力された低速クロック信号１０が入力される。
ク信号９は、マイクロプロセッサ３内のＰＬＬ逓倍発振
回路４に入力され、その出力は選択回路５に入力され
る。選択回路５は複数のクロック入力を切り替える機能
を持ち、その他方の入力には低速のクロック生成回路２
から出力された低速クロック信号１０が入力される。
【００１５】選択回路５の出力は、不用意なクロックの
切り替え、クロック切り替え時のグリッジ（クロックの
不正な短いパルス幅）を防止するためにクロック制御ゲ
ート６に接続されている。クロック制御ゲート６の出力
は、マイクロプロセッサコア８にプロセッサコアの動作
クロック１４として供給される。これらクロックを統括
して制御する制御回路としてクロック制御回路７が設け
られ、クロック制御回路７はクロック切り替え信号１
３、クロック制御ゲートの制御信号１５を出力し、ま
た、マイクロプロセッサ外部とのクロック制御インタフ
ェース信号としてクロック制御信号１１、１２が入出力
されている。
切り替え、クロック切り替え時のグリッジ（クロックの
不正な短いパルス幅）を防止するためにクロック制御ゲ
ート６に接続されている。クロック制御ゲート６の出力
は、マイクロプロセッサコア８にプロセッサコアの動作
クロック１４として供給される。これらクロックを統括
して制御する制御回路としてクロック制御回路７が設け
られ、クロック制御回路７はクロック切り替え信号１
３、クロック制御ゲートの制御信号１５を出力し、ま
た、マイクロプロセッサ外部とのクロック制御インタフ
ェース信号としてクロック制御信号１１、１２が入出力
されている。
【００１６】上記した構成において、ＰＬＬ逓倍発振回
路４の追従可能なクロック入力周波数帯域を超えるクロ
ック周波数でマイクロプロセッサ３を動作させる場合
は、クロック制御回路７からのクロック切り替え信号１
３によって、選択回路５をＰＬＬ逓倍回路４側から低速
クロック信号１０に切り替える。
路４の追従可能なクロック入力周波数帯域を超えるクロ
ック周波数でマイクロプロセッサ３を動作させる場合
は、クロック制御回路７からのクロック切り替え信号１
３によって、選択回路５をＰＬＬ逓倍回路４側から低速
クロック信号１０に切り替える。
【００１７】図２は、本発明のクロックの切り替え制御
を説明するためのタイムチャートである。以下、図２を
参照して動作を説明すると、クロック生成回路１は、定
常動作させるためのクロック信号９を生成し、マイクロ
プロセッサ３に加えられ、マイクロプロセッサ３は定常
動作している。このとき、クロック生成回路２への切り
替えは次のようになる。
を説明するためのタイムチャートである。以下、図２を
参照して動作を説明すると、クロック生成回路１は、定
常動作させるためのクロック信号９を生成し、マイクロ
プロセッサ３に加えられ、マイクロプロセッサ３は定常
動作している。このとき、クロック生成回路２への切り
替えは次のようになる。
【００１８】外部からマイクロプロセッサ３に対して、
クロック制御信号１１（チェンジ・リクエスト信号）を
ローレベルに設定し、低速クロック信号１０にクロック
入力を切り替えることをマイクロプロセッサ３に設定す
る。クロック制御回路７は、プロセッサ動作クロック１
４（クロック信号９を逓倍したクロック）の立ち下がり
でクロック制御ゲート信号１５をローレベルにし、プロ
セッサ動作クロック１４をクロック制御ゲート６によっ
てマスクするとともに、選択信号５をハイレベルからロ
ーレベルにし、選択回路１３を低速クロック信号１０側
に切り替える。
クロック制御信号１１（チェンジ・リクエスト信号）を
ローレベルに設定し、低速クロック信号１０にクロック
入力を切り替えることをマイクロプロセッサ３に設定す
る。クロック制御回路７は、プロセッサ動作クロック１
４（クロック信号９を逓倍したクロック）の立ち下がり
でクロック制御ゲート信号１５をローレベルにし、プロ
セッサ動作クロック１４をクロック制御ゲート６によっ
てマスクするとともに、選択信号５をハイレベルからロ
ーレベルにし、選択回路１３を低速クロック信号１０側
に切り替える。
【００１９】次に、低速クロック信号１０の立ち下がり
でクロック制御ゲート信号１５をハイレベルに戻し、低
速クロック信号１０の出力を、プロセッサ動作クロック
１４としてマイクロプロセッサコア８に加える。つま
り、クロック制御ゲート信号１５がローレベルの期間は
クロックがマスクされ、マイクロプロセッサコア８は停
止している。
でクロック制御ゲート信号１５をハイレベルに戻し、低
速クロック信号１０の出力を、プロセッサ動作クロック
１４としてマイクロプロセッサコア８に加える。つま
り、クロック制御ゲート信号１５がローレベルの期間は
クロックがマスクされ、マイクロプロセッサコア８は停
止している。
【００２０】次いで、クロック制御回路７は、クロック
制御信号１２（チェンジ・アクノーリッジ信号）に一定
期間のローレベルのパルスを出力して、外部回路に対し
て、クロックの切り替え処理が終了したことを通知す
る。これにより、マイクロプロセッサへ加わるクロック
が不正に短いパルス幅となることが防止され（グリッジ
レス）、また低速クロック信号１０への切り替え後はＰ
ＬＬ逓倍回路４を通過しないために、ダイナミックなク
ロックの切り替え、もしくは超低速動作が可能になる。
なお、図におけるクロック信号の斜線部分は、マイクロ
プロセッサ３に加える必要がないのでクロック生成回路
１または２を停止することを表している。
制御信号１２（チェンジ・アクノーリッジ信号）に一定
期間のローレベルのパルスを出力して、外部回路に対し
て、クロックの切り替え処理が終了したことを通知す
る。これにより、マイクロプロセッサへ加わるクロック
が不正に短いパルス幅となることが防止され（グリッジ
レス）、また低速クロック信号１０への切り替え後はＰ
ＬＬ逓倍回路４を通過しないために、ダイナミックなク
ロックの切り替え、もしくは超低速動作が可能になる。
なお、図におけるクロック信号の斜線部分は、マイクロ
プロセッサ３に加える必要がないのでクロック生成回路
１または２を停止することを表している。
【００２１】回路構成によっては、クロック制御ゲート
信号１５によるクロックマスク期間を長くとる場合もあ
り、上記した入力信号のレベルも一例であり、本発明は
これに限定されない。また、クロック制御信号１１がロ
ーレベルに設定された後、クロック制御ゲート信号１５
をローレベルに遷移させてクロックの切り替えを開始す
る前に、クロック制御回路７は、マイクロプロセッサコ
ア８に停止信号１６によって停止の通知を行い、マイク
ロプロセッサコア８からの許可信号１７を待って、切り
替え動作を行う場合もある。
信号１５によるクロックマスク期間を長くとる場合もあ
り、上記した入力信号のレベルも一例であり、本発明は
これに限定されない。また、クロック制御信号１１がロ
ーレベルに設定された後、クロック制御ゲート信号１５
をローレベルに遷移させてクロックの切り替えを開始す
る前に、クロック制御回路７は、マイクロプロセッサコ
ア８に停止信号１６によって停止の通知を行い、マイク
ロプロセッサコア８からの許可信号１７を待って、切り
替え動作を行う場合もある。
【００２２】本発明は上記したように構成されているの
で、マイクロプロセッサコア８は低速クロック信号で動
作させることが可能となり、プロセッサ動作周波数を０
ＨＺから可変制御することができる。
で、マイクロプロセッサコア８は低速クロック信号で動
作させることが可能となり、プロセッサ動作周波数を０
ＨＺから可変制御することができる。
【００２３】〈実施例２〉図３は、本発明の実施例２の
構成を示す。図１と同一のものは同一の参照番号で示
す。この実施例２では、クロック生成回路２と選択回路
１５間にＰＬＬ逓倍発振回路１８を設けている。そし
て、ＰＬＬ逓倍発振回路４とＰＬＬ逓倍発振回路１８の
追従可能な周波数帯域は、異なる帯域のものを使用す
る。これにより、選択回路５が低速クロック信号１０を
選択したときには、マイクロプロセッサコア８の動作周
波数を逓倍させることが可能となる。なお、実施例２の
動作は実施例１のものと同様であるのでその説明を省略
する。
構成を示す。図１と同一のものは同一の参照番号で示
す。この実施例２では、クロック生成回路２と選択回路
１５間にＰＬＬ逓倍発振回路１８を設けている。そし
て、ＰＬＬ逓倍発振回路４とＰＬＬ逓倍発振回路１８の
追従可能な周波数帯域は、異なる帯域のものを使用す
る。これにより、選択回路５が低速クロック信号１０を
選択したときには、マイクロプロセッサコア８の動作周
波数を逓倍させることが可能となる。なお、実施例２の
動作は実施例１のものと同様であるのでその説明を省略
する。
【００２４】〈実施例３〉図４は、本発明の実施例３の
構成を示し、図１、３と同一のものは同一の参照番号で
示す。この実施例では、実施例１、２に比べてマイクロ
プロセッサへの入力クロック信号数を削減している。す
なわち、クロック信号はクロック生成回路１で作成され
るクロック信号９のみであり、マイクロプロセッサ３内
にさらに選択回路１９を設け、ＰＬＬ逓倍発振回路４と
ＰＬＬ逓倍発振回路１８の何れかにクロックを分配でき
るように、クロック制御回路７からクロック選択信号２
０が入力されるように構成されている。これにより、マ
イクロプロセッサへのクロック入力信号線は１本です
む。このＰＬＬ逓倍発振回路４とＰＬＬ逓倍発振回路１
８の周波数帯域は、実施例２と同様に異なる帯域のもの
が使用される。
構成を示し、図１、３と同一のものは同一の参照番号で
示す。この実施例では、実施例１、２に比べてマイクロ
プロセッサへの入力クロック信号数を削減している。す
なわち、クロック信号はクロック生成回路１で作成され
るクロック信号９のみであり、マイクロプロセッサ３内
にさらに選択回路１９を設け、ＰＬＬ逓倍発振回路４と
ＰＬＬ逓倍発振回路１８の何れかにクロックを分配でき
るように、クロック制御回路７からクロック選択信号２
０が入力されるように構成されている。これにより、マ
イクロプロセッサへのクロック入力信号線は１本です
む。このＰＬＬ逓倍発振回路４とＰＬＬ逓倍発振回路１
８の周波数帯域は、実施例２と同様に異なる帯域のもの
が使用される。
【００２５】〈実施例４〉図５は、本発明の実施例４の
構成を示し、実施例３の構成からＰＬＬ逓倍発振回路１
８を取り除いた構成を採っている。この実施例は、機能
的に一個のＰＬＬ逓倍発振回路４のみで充分である場合
に適用される構成である。選択回路１９、５がＰＬＬ逓
倍発振回路４側を選択したときは、マイクロプロセッサ
コア８は逓倍された動作クロックで動作し、選択回路１
９、５がライン２１側を選択したときは、マイクロプロ
セッサコア８はクロック生成回路１で生成されたクロッ
クで動作する。
構成を示し、実施例３の構成からＰＬＬ逓倍発振回路１
８を取り除いた構成を採っている。この実施例は、機能
的に一個のＰＬＬ逓倍発振回路４のみで充分である場合
に適用される構成である。選択回路１９、５がＰＬＬ逓
倍発振回路４側を選択したときは、マイクロプロセッサ
コア８は逓倍された動作クロックで動作し、選択回路１
９、５がライン２１側を選択したときは、マイクロプロ
セッサコア８はクロック生成回路１で生成されたクロッ
クで動作する。
【００２６】なお、上記した実施例において、ＰＬＬ逓
倍発振回路４とＰＬＬ逓倍発振回路１８は、逓倍発振回
路の誤動作防止のために、入力側にクロック入力、マス
クゲートを持つ場合があり、またＰＬＬが安定したこと
を示す信号をクロック制御回路７に供給する場合もあ
る。
倍発振回路４とＰＬＬ逓倍発振回路１８は、逓倍発振回
路の誤動作防止のために、入力側にクロック入力、マス
クゲートを持つ場合があり、またＰＬＬが安定したこと
を示す信号をクロック制御回路７に供給する場合もあ
る。
【００２７】このように本実施例によれば、ＰＬＬ逓倍
発振回路の追従可能な周波数帯域に制限されることな
く、プロセッサクロックを可変に制御することが可能と
なり、プロセッサの動作可能状態を維持しつつ、低消費
電力を達成することができる。
発振回路の追従可能な周波数帯域に制限されることな
く、プロセッサクロックを可変に制御することが可能と
なり、プロセッサの動作可能状態を維持しつつ、低消費
電力を達成することができる。
【００２８】
【発明の効果】以上、説明したように、本発明によれ
ば、プロセッサクロック入力を０からＰＬＬ逓倍発振回
路の追従可能な周波数帯域の最大まで連続して可変制御
することが可能になる。従って、ＰＬＬ逓倍発振回路の
周波数帯域以下のクロックでもプロセッサを動作させる
ことができ、低消費電力のスリープモードを実現するこ
とができる。
ば、プロセッサクロック入力を０からＰＬＬ逓倍発振回
路の追従可能な周波数帯域の最大まで連続して可変制御
することが可能になる。従って、ＰＬＬ逓倍発振回路の
周波数帯域以下のクロックでもプロセッサを動作させる
ことができ、低消費電力のスリープモードを実現するこ
とができる。
【図１】本発明の実施例１の構成を示す。
【図２】本発明のクロックの切り替え制御を説明するた
めのタイムチャートである。
めのタイムチャートである。
【図３】本発明の実施例２の構成を示す。
【図４】本発明の実施例３の構成を示す。
【図５】本発明の実施例４の構成を示す。
【図６】従来のＰＬＬ逓倍発振回路を内蔵したマイクロ
プロセッサを示す。
プロセッサを示す。
１、２ クロック生成回路 ３ マイクロプロセッサ ４ ＰＬＬ逓倍発振回路 ５ 選択回路 ６ クロック制御ゲート ７ クロック制御回路 ８ マイクロプロセッサコア
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/18
Claims (1)
- 【請求項１】 マイクロプロセッサの外部に設けられた
第１のクロック生成手段によって生成される第１のクロ
ック信号が入力され、該第１のクロック信号を逓倍する
手段と、該逓倍されたクロック信号で動作するプロセッ
サとを内蔵したマイクロプロセッサにおいて、マイクロ
プロセッサの外部に設けられた第２のクロック生成手段
によって生成されて外部から入力される第２のクロック
信号と前記逓倍後のクロック信号との何れかを、外部か
らのクロック切り替え指示に応じて選択して前記プロセ
ッサに供給する手段を備え、前記第２のクロック信号と
前記逓倍後のクロック信号はそれぞれ周波数帯域が異な
ることを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6193029A JPH0863253A (ja) | 1994-08-17 | 1994-08-17 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6193029A JPH0863253A (ja) | 1994-08-17 | 1994-08-17 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0863253A true JPH0863253A (ja) | 1996-03-08 |
Family
ID=16300992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6193029A Pending JPH0863253A (ja) | 1994-08-17 | 1994-08-17 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0863253A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008505421A (ja) * | 2004-06-30 | 2008-02-21 | シリコン・ラボラトリーズ・インコーポレイテッド | Ｒｔｃを有するマイクロコントローラユニット（ｍｃｕ） |
| JP2008524745A (ja) * | 2004-12-21 | 2008-07-10 | パケット ディジタル | オンデマンド電力管理の方法及び機器 |
-
1994
- 1994-08-17 JP JP6193029A patent/JPH0863253A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008505421A (ja) * | 2004-06-30 | 2008-02-21 | シリコン・ラボラトリーズ・インコーポレイテッド | Ｒｔｃを有するマイクロコントローラユニット（ｍｃｕ） |
| JP2008524745A (ja) * | 2004-12-21 | 2008-07-10 | パケット ディジタル | オンデマンド電力管理の方法及び機器 |
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