JPH08511665A

JPH08511665A - Judgment return equalizer

Info

Publication number: JPH08511665A
Application number: JP7501913A
Authority: JP
Inventors: ブラックウェル，スティーブン・アール; グッドサン，リチャード・リー
Original assignee: ユニバーサル・データ・システムズ・インコーポレイテッド
Priority date: 1993-06-16
Filing date: 1994-06-01
Publication date: 1996-12-03
Also published as: WO1994029956A1; US5490169A; CN1110071A; JP2006109501A; EP0659312A4; CA2140356A1; EP0659312B1; BR9405393A; EP0659312A1; DE69428416T2; DE69428416D1

Abstract

(57)【要約】ハイポーラ・リターン−ツー−セロ受信機と共に用いて好適な判断返送等化器。前記等化器は、補償された受信値Ｘ（ｎ）（１０４）と補正係数Ｄ（ｎ）（１４１）とに基づいて、出力Ｙ（ｎ）（１６０）を判定する。Ｘ（ｎ）を受信した後、前記等化器はメモリ装置（１４０）から、ｋ個の以前の出力値Ｙ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に対応する記憶値Ｄ（ｎ）を検索する。次に、前記等化器は、Ｘ（ｎ）とＤ（ｎ）との組み合わせに基づいて、等化された受信値Ｘ’（ｎ）（１０７）を形成する。更に、前記等化器は、Ｘ’（ｎ）を正のスレシホールドＶ１および負のスレシホールドＶ２と比較した結果に基づいて、出力値Ｙ（ｎ）を判定する。Ｙ（ｎ）が０であると判定された時、前記等化器は、Ｘ’（ｎ）が正か負かに基づいて、記憶されている補正値Ｄ（ｎ）を所定値Δだけ調節する。 (57) [Summary] A decision return equalizer suitable for use with a high polar return-to-cello receiver. The equalizer determines the output Y (n) (160) based on the compensated received value X (n) (104) and the correction coefficient D (n) (141). After receiving X (n), the equalizer receives from the memory device (140) the k previous output values Y (n-1) ,. ．． , Y (n−k), the stored value D (n) is searched. The equalizer then forms an equalized received value X '(n) (107) based on the combination of X (n) and D (n). Further, the equalizer determines the output value Y (n) based on the result of comparing X ′ (n) with the positive threshold V1 and the negative threshold V2. When Y (n) is determined to be 0, the equalizer adjusts the stored correction value D (n) by a predetermined value Δ, based on whether X ′ (n) is positive or negative. To do.

Description

【発明の詳細な説明】判断返送等化装置発明の分野本願は判断返送（decision feedback）等化器方法および装置を含む等化器に関するものであるが、これに限定される訳ではない。発明の背景等化器の設計は、長い間、例えばＤＤＳやＴＩのような近代のデジタル陸線を基本としたデータ・サービスを提供するのに適した受信機の設計において、最も重要な検討事項の１つとなっている。これらのサービスは双方とも、伝送にパイポーラ・リターンーツー−ゼロ（「ＢＲＺ」）信号を用いる。公知のように、ＢＲＺ伝送システムでは、正または負パルスとして論理値「１」が送信され、論理値［０」はパルスがないことを示す。極性が交互に変わる連続パルスには、「交互記号反転（alternate mark inversion）」または「ＡＭＩ」という名称が付けられている。ある条件ではこの規則が破られることがあるが、この規則の下では、正または負のパルスが２つ連続して送信される場合は常に違反となる。従来のＢＲＺ信号用等化器は、所与の通信チャンネルのために適切な反転ライン・モデル（inverse line model）を選択することによって動作する。このライン・モデルが正しければ、ラインによって混入される減衰や位相歪みは、受信信号において効果的に補償することができる。時としてノイズ制限フィルタを付加して帯域外ノイズを除去することもある。これら従来の等化器構造に伴う問題は、それらの性能がライン・モデルの精度によって制限されることである。時として、ブリッジ・タップ（bridge tap）やワイヤ・サイズの遷移のような欠陥（impairment）が原因で、通常のワイヤ・ライン・モデルではライン特性がうまく予測できない場合が生じる。この問題に対する解決案の１つは、あらゆる公知のライン欠陥の組み合わせを考慮に入れたライン・モデルを作成することであろう。考慮すべき欠陥源が増えるに連れてこの方法が実用的でなくなることは、容易に理解できよう。よりよい方法は、ラインの欠陥を学習しそれらを補償することができる受信機の構造を構築することである。図面の簡単な説明第１図は、本発明による判断返送等化装置の第１実施例を含む受信機を示すブロック図である。第２図は第１図に関するフロー・チャートである。第３図は、本発明による判断返送等化装置の第２実施例を含む受信機を示すブロック図である。第４図および第５図は、第３図を更に詳細に示す。好適実施例の説明第１図は、本発明による判断返送等化器の第１実施例に基づく、従来のアナログ等化器１０３を用いたＢＲＺ信号用受信機を示す。このシステムは、伝送線によって混入された欠陥の補償を受信信号１０１に対して行うことにより、判断機構がより高い確率で正確な判断を下すことができるようにするものである。前記受信機の第１部分、即ちフィルタ１０３は、典型的なアナログ等化システムと相違するところはない。例えば、フィルタ１０３は、McGary et al.の米国特許第４，７５９，０３５号またはBeichler et al.の米国特許第５，０５２，０２３号のものとすることができる。この特許は本願にも含まれていることとする。したがって、受信信号１０１は、通信チャンネルのほぼ反対の特性を有する、適切に選択されたアナログ・フィルタに印加される。このフィルタは利得および位相補正を受信信号に加えて、ライン欠陥（line impairment）を補償し、補償された受信信号Ｘ（ｎ）１０４を生成する。信号は所定のボー間隔（ボーレート）でのみ得られるので、点１０４におけるＸ（ｎ）信号は、そのボー間隔（ボーレート）の一連の連続サンプルから成るサンプル入力信号と見えるかもしれない。補正値Ｄ（ｎ）１４１は、各ボー毎に発生され、アナログ・フィルタ１０３が完全に除去できなかった以前のボーの残留効果を補償する。一実施例では、最後に受信した４つのシンボルを用いてＤ（ｎ）を発生するが、用いるシンボル数はいくつでもよい。図示のように、Ｘ（ｎ）とＤ（ｎ）は加算器または接合部１０によって組み合わせられ、等化された受信信号Ｘ’（ｎ）１０７を形成する。信号Ｘ’（ｎ）は判断回路１１０に印加される。一方、判断回路１１０は、Ｘ’（ｎ）を第１所定値Ｖ１（要素１２１）および第２所定値Ｖ２（要素１３１）と比較することによって、出力値Ｙ（ｎ）１６０の値を判定する。値Ｖ１およびＶ２は、値Ｘ’（ｎ）に基づいて、スレシホールド発生器１２０によって供給される。Ｘ’（ｎ）≧ Ｖ１の時、判断回路１１０は、Ｙ（ｎ）が第１シンボルと等しいと判定する。Ｘ ’（ｎ）≦Ｖ２の時、判断回路１１０は、Ｙ（ｎ）が第２シンボルに等しいと判定する。Ｖ２＜Ｘ’（ｎ）＜Ｖ１の時、判断回路１１０は、Ｙ（ｎ）が第３シンボルと等しいと判断する。一実施例では、第１シンボルは＋１に等しく、第２シンボルは−１に等しく、第３シンボルは０に等しい。補正係数Ｄ（ｎ）１４１は、アドレス値１２３の制御の下で、メモリ装置１４０によって発生される。一方、アドレス値１２３はアドレス発生器１３０によって発生される。アドレス発生器１３０は、所定数例えばｋ個の以前の出力値、即ちＹ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に基づいてアドレス値１２３を発生する。メモリ装置１４０は、出力１６０におけるｋ個の連続出力値、即ちＹ（ｎ−１），．．．，Ｙ（ｎ−ｋ）の可能な組み合わせ各々に対する補正値Ｄ（ｎ）１４１を記憶しており、記憶されている各値はアドレス値１２３によって選択的にアドレス可能であることは、当業者には明白であろう。一実施例では、Ｋは４に等しく、したがってアドレス発生器１３０は以前の４つの出力値Ｙ（ｎ−１），Ｙ（ｎ−２），Ｙ（ｎ−３），Ｙ（ｎ−４）に基づいてアドレス値１２３を発生する。ゼロに等しい出力値Ｙ（ｎ）が発生される毎に、Ｄ（ｎ）の記憶値を調節し、Ｘ’（ｎ）を可能な限りゼロに近い値に維持する。判断回路１１０が、Ｙ（ｎ）がゼロに等しいと判定した時、回路１１０はＺＥＲＯと表記されたリード（要素１７１）を通じて加算／減算回路１５０を活性化させる。また、判断回路１１０はＸ’（ｎ）をゼロと比較し、次に回路１１０は、ＳＩＧＮと表記されたリード（要素１７３）によって、比較の符号を加算／減算回路１５０に知らせる。Ｘ’ （ｎ）＞０の時、加算／減算回路１５０は、経路１５５を通じて、記憶値Ｄ（ｎ）をＤ（ｎ）に所定値Δを加算したものと置き換える動作を行う。逆に、Ｘ’（ｎ）≦０の時、加算／減算回路１５０は、記憶値Ｄ（ｎ）をＤ（ｎ）からΔを減じたものと置き換える動作を行う。ここでスレシホールド発生器１２０に戻って、一実施例では、発生器１２０はＸ’（ｎ）の正の最大値に基づいてＶ１を発生することができる。同様に、発生器１２０はＸ’（ｎ）の負の最大値に基づいてＶ２を発生することができる。次に第２図を参照すると、第１図に関するフロー・チャートが示されている。このプロセスは２０１で開始され、ステップ２０３に移行して値Ｘ（ｎ）を得る。次にステップ２０５で、プロセスはＹ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に基づいてアドレス発生器１３０からアドレス値１２３を得る。次に、ステップ２０７で、プロセスはアドレス値１２３をメモリ装置１４０に供給する。次に、ステップ２０９でプロセスは記憶値を読み取り、ステップ２１１でその記憶値に基づいてＤ（ｎ）１４１を設定する。次に、ステップ２１３で、プロセスはＸ（ｎ）からＤ（ｎ）を減じたものに等しいＸ’（ｎ）を形成する。次に、ステップ２１５でプロセスは所定値Ｖ１，Ｖ２を得て、ステップ２１７でＸ’（ｎ）をＶ１およびＶ２と比較する。Ｘ’（ｎ）≧Ｖ１の場合、プロセスはステップ２２７でＹ（ｎ）を＋１に等しく設定する。次に、プロセスはステップ２３１でリターンする。Ｘ’（ｎ）≦Ｖ２の場合、プロセスはステップ２２９でＹ（ｎ）を−１に等しく設定する。次に、プロセスはステップ２３１でリターンする。Ｖ２＜Ｘ’（ｎ）＜Ｖ１の場合、プロセスはステップ２１９に行き、Ｘ’（ｎ）＞０か否か判定する。判定がＹＥＳの場合、プロセスはステップ２２１に進み、記憶値を記憶値にΔを加算したものと置き換え、その後ステップ２２５に進む。逆に、判定がＮＯの場合、プロセスはステップ２２３に進み、記憶値を記憶値からΔを減じたものと置き換え、ステップ２２５に進む。ステップ２２５で、プロセスはＹ（ｎ）をゼロに等しく設定する。次いで、プロセスはステップ２３１でリターンする。第３図を参照すると、本発明による判断返送等化器の第２実施例を含む受信機が示されている。本実施例では、出力値Ｙ（ｎ）は第１信号Ｙ＋（要素３４０）と第２信号Ｙ−（要素３５０）とから成る。Ｙ（ｎ）と信号Ｙ＋，Ｙ−との間の対応は次の通りである。また、本実施例では、メモリ装置１４０はランダム・アクセス・メモリ（「ＲＡＭ」）ユニット３０１で構成され、デジタル／アナログ変換器（「Ｄ／Ａ」）ユニット３０３に結合されている。更に本実施例では、加算／減算ユニット１５０はアップ／ダウン・カウンタ３０５を含む。一実施例では、ＲＡＭユニット３０１に記憶されている値は、正（＋）の１２８から負（−）の１２８まで変化し、アップ／ダウン・カウンタ３０５は、１に等しいΔずつこれら記憶値を増分または減分するように構成されている。別の実施例では、Δは、例えば、エラー値と時間とを含む１つ以上の変数に基づいて、変化する即ち適応することができる。更に第３図を参照すると、アドレス発生器１３０は、第１シフト・レジスタ３１０、第２シフト・レジスタ３２０、およびマップ回路３３０で構成されていることがわかる。第１シフト・レジスタ３１０は、３１１，３１３，３１５，３１７と表記された４つの段を有する第１遅延線を含み、各段は遅延Ｔを有する。ここで、Ｔはボー時間（baudtime）の逆数である。段３１１，３１３，３１５，３１７の内容は、それぞれ、信号Ｙ＋３４０の最後の４出力、即ち、Ｙ⁺（ｎ−１），Ｙ⁺（ｎ−２），Ｙ⁺（ｎ−３），Ｙ⁺（ｎ−４）から成る。この情報を以下の表にまとめておく。同様に、第２シフト・レジスタ３２０は、３２１，３２３，３２５，３２７と表記された４つの段を有する第２遅延線を含み、各段は遅延Ｔを有する。また、段３２１，３２３，３２５，３２７の内容は、それぞれ、信号Ｙ−３５０の最後の４出力、即ち、Ｙ^-（ｎ−１），Ｙ^-（ｎ−２），Ｙ^-（ｎ−３），Ｙ^-（ｎ−４）から成る。この情報を以下の表にまとめる。図示のように、８つの以前の出力値Ｙ⁺（ｎ−１），Ｙ⁺（ｎ−２），Ｙ⁺（ｎ −３），Ｙ⁺（ｎ−４），Ｙ^-（ｎ−１），Ｙ^-（ｎ−２），Ｙ^-（ｎ−３），Ｙ^- （ｎ−４）はマップ回路３３０に入力される。マップ回路３３０の目的は、前述の８つの以前の出力値を処理して、ビット数を減らしたアドレス値１２３を形成することである。したがって、マップ回路３３０がないと、アドレス値１２３は８ビットから成り、各出力値Ｙ⁺（ｎ−１），Ｙ⁺（ｎ−２），Ｙ⁺（ｎ−３），Ｙ⁺（ｎ−４），Ｙ^-（ｎ−１），Ｙ^-（ｎ− ２），Ｙ^-（ｎ−３），Ｙ^-（ｎ−４）が１ビットに対応することになる。しかしながら、マップ回路３３０はＢＲＺ伝送体系によって強要される制限のいくつかを利用する。即ち、ＢＲＺ信号送信では、連続する１は極性を交互に変えながら送ることが規定されている。結果として、１，１および−１，−１というパターンは違反となる。更に、２つの連続するシンボルに可能な組み合わせの数は、９ではなく７である。一実施例では、マップ回路３３０によって実行されるマッピング機能は、２つのシンボルを表わすのに、３ビット（８つの値が可能）を用いる。これは無理なく効率的であり、この機能は実施が非常に容易である。マッピング機能の式は以下の通りである。ここで、Ａ５，．．．，Ａ０は６ビットのＲＡＭアドレスであり、信号１２３から成る。Ａ５＝Ｙ^-（ｎ−４）またはＹ⁺（ｎ−３）Ａ４＝Ｙ^-（ｎ−４）またはＹ^-（ｎ−３）Ａ３＝Ｙ⁺（ｎ−４）またはＹ⁺（ｎ−３）Ａ２＝Ｙ^-（ｎ−２）またはＹ⁺（ｎ−１）Ａ１＝Ｙ^-（ｎ−２）またはＹ^-（ｎ−１）Ａ０＝Ｙ⁺（ｎ−２）またはＹ⁺（ｎ−１）スレシホールド発生器１２０の一実施例を第４図に示す。本実施例では、ピーク検出器４０１，４０７は単純なダイオードとコンデンサ回路とで構成し（fash ion）、等化された受信信号Ｘ’（ｎ）（要素１０７）の正および負のピーク値をサンプル／ホールドできればよい。また、一実施例では、抵抗４０３，４０５，４０９，４１１の値は等しい。この構成では、正のスレシホールドＶ１（要素１２１）はＸ’（ｎ）の正の最大値の半分（０．５）に設定され、負のスレシホールド、Ｖ２（要素１３１）はＸ’（ｎ）の負の最大値の半分（０．５）に設定される。別の実施例では、スレシホールド発生器１２０が、補償された受信信号Ｘ（ｎ）（要素１０４）に基づいてスレシホールドＶ１，Ｖ２を設定する。実施条件によってはこのほうが好都合なこともある。こうした場合の欠点（penalty）は、判断スレシホールドの精度が多少低下し、このためにビット・エラー・レートが少し悪化することである。判断回路の一実施例を第５図に示す。図示のように、等化された受信信号Ｘ’ （ｎ）が第１補償器５０１、第２補償器５０３、および第３補償器５０５に入力される。また図示のように、第１補償器５０１、第２補償器５０３、および第３補償器５０５はそれぞれ、第１フリップ−フロップ５２１、第２フリップ−フロップ５２３、および第３フリップ−フロップ５２５に結合されている。また、第１フリップ− フロップ５２１，第２フリップーフロップ５２３、および第３フリップ−フロップ５２５は、ボー・クロック信号５２３によって駆動される（clocked）。図示のように、補償器５０１はＸ’（ｎ）を正のスレシホールドＶ１（要素１２１）と比較する。Ｘ’（ｎ）がＶ１より大きい時、比較器５０１は、チャンネル５１１を通じて、論理１信号をフリップ−フロップ５２１に供給する。そうでなければ、比較器５０１は論理０信号をフリップ−フロップ５２１に供給する。ボー・クロック信号５３３によって活性化された後、フリップ−フロップ５２１は、リード３２５に出力信号Ｙ⁺を送出する。更に図示のように、比較器５０５はＸ’（ｎ）を負のスレシホールドＶ２（要素１３１）と比較する。Ｘ’（ｎ）がＶ２より小さい時、比較器５０５は、チャンネル５１５を通じて、論理１信号をフリップ−フロップ５２５に供給する。そうでなければ、比較器５０５は論理０信号をフリップ−フロップ５２５を供給する。ボー・クロック信号５３３によって活性化された後、フリップ−フロップ５２５はリード３２７に出力信号Ｙ^-を送出する。更に第５図を参照すると、出力信号Ｙ⁺と出力信号Ｙ^-がＮＯＲゲート５３１に結合されている。出力信号Ｙ⁺と出力信号Ｙ^-が双方とも論理０に等しい時、ゲート５３１は論理１信号を出力する。結果として、ゲート５３１はリード３２９に出力信号ＺＥＲＯを送出する。また、比較器５０３はＸ’（ｎ）を０ボルト即ち接地に等しい信号と比較する。Ｘ’（ｎ）が０よりも大きい時、比較器５０３は、チャンネル５１３を通じて、論理１信号をフリップ−フロップ５２３に供給する。そうでなければ、比較器５０３は論理０信号をフリップ−フロップ５２３に供給する。ボー・クロック信号５３３によって活性化された後、フリップ−フロップ５２３はリード３３１に出力信号ＳＩＧＮを送出する。ここで第１図に戻る。信号Ｘ（ｎ）１０４が加算装置１０５の正端子に印加され、一方補正係数Ｄ（ｎ）１４１が加算装置１０５の負端子に印加され、結果信号Ｘ’（ｎ）１０７を形成することがわかる。したかって、第１図に関しては、Ｘ’（ｎ）はＸ（ｎ）からＤ（ｎ）を減算することによって形成されると言うことができる。しかしながら、Ｄ（ｎ）係数の符号が逆の場合、または係数の位相角度が１８０度回転された場合、または係数に−１を乗算した場合、またはメモリ装置１４０に記憶する前に係数を別の類似した調節機能で処理した場合、得られた調節後の補正係数（図示せず）を加算装置１０５の第２正端子（図示せず）に印加することもできよう。この場合、Ｘ’（ｎ）はＤ（ｎ）をＸ（ｎ）に加算することによって形成されると言うことができよう。本発明によれば、判断返送等化方法および装置は、かかる等価な構成全てを考慮しているので、本発明の教示によれば、Ｘ’（ｎ）はＤ（ｎ）をＸ（ｎ）と組み合わせることによって形成されると、一般的に述べることができる。要約すると、本発明によって、ＢＲＺ受信機と共に用いて好適な判断返送等化方法および装置が開示された。本発明によれば、判断返送等化器は、補償された受信値Ｘ（ｎ）１０４と補正係数Ｄ（ｎ）１４１とに基づいて、出力Ｙ（ｎ）１６０を判定する。Ｘ（ｎ）を受信した後、判断返送等化器は、メモリ装置１４０から、ｋ個の以前の出力値Ｙ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に対応する記憶値Ｄ（ｎ）を検索する。判断返送等化器は、次に、Ｘ（ｎ）とＤ（ｎ）との組み合わせに基づいて、等化された受信値Ｘ’（ｎ）を形成する。更に、判断返送等化器は、Ｘ’（ｎ）を正のスレシホールドＶ１および負のスレシホールドＶ２と比較した結果に基づいて、出力値Ｙ（ｎ）を判定する。Ｙ（ｎ）が０であると判定された時、判断返送等化器は、Ｘ’（ｎ）が正か負かに基づいて、記憶されている補正値Ｄ（ｎ）を所定値Δだけ調整する。ＢＲＺシステム用判断返送等化器の設計における１つの重要な難点は、これらのシステムがデータをランダム化するのにスクランブラを使用しないことである。実際、連続動作を長い期間繰り返すことは非常に一般的である。最少二乗法のような従来の判断返送適応アルゴリズムは、適正なトレーニングおよび適正な収束の維持の双方に乱数データを必要とする。対照的に、本発明による判断返送等化方法および装置は、データをランダム化する必要がないという利点がある。更に、本発明による判断返送方法および装置は、非線形ライン欠陥（line impairment）を等化することもできる。これは殆どの従来技術のアルゴリズムには不可能なことである。テシタル・ループ−アッブ・テーブル歪み相殺器（dlgital loop-up table di stortion canceller）の概要が従来技術において述べられているが（例えば、Ad ative Filters ，C．F．N．CowanおよびP．M．Grant編集，section 8．3．1，”E cho Cancelation for WAL2 Transmission”，pp．244-249，Prentice Hall，Eng lewood Cliffs，New Jersey，１985を参照のこと）、本発明による判断返送等化方法および装置は、この概念の新たな応用を表わすものと確信する。本発明による判断返送等化方法および装置の様々な実施例をこれまでに説明したが、本発明の範囲は以下の特許請求の範囲によって規定されるものとする。FIELD OF THE INVENTION The present application relates to, but is not limited to, equalizers that include decision feedback equalizer methods and devices. BACKGROUND OF THE INVENTION Equalizer design has long been the most important consideration in the design of receivers suitable for providing modern digital landline based data services such as DDS and TI. It is one of the. Both of these services use a bipolar return-to-zero (“BRZ”) signal for transmission. As is known, in the BRZ transmission system, the logical value "1" is transmitted as a positive or negative pulse, and the logical value [0] indicates that there is no pulse. Successive pulses of alternating polarity are labeled "alternate mark inversion" or "AMI". Under some conditions, this rule can be broken, but under this rule, any two consecutive positive or negative pulses transmitted is a violation. Conventional BRZ signal equalizers operate by selecting the appropriate inverse line model for a given communication channel. If this line model is correct, the attenuation and phase distortion introduced by the line can be effectively compensated for in the received signal. Sometimes a noise limiting filter is added to remove out-of-band noise. A problem with these conventional equalizer structures is that their performance is limited by the accuracy of the line model. Sometimes, due to defects such as bridge taps and wire size transitions, normal wire line models may not be able to predict line characteristics well. One solution to this problem would be to create a line model that takes into account all known line defect combinations. It can easily be seen that this method becomes impractical as more defect sources are considered. A better way is to build a receiver structure that can learn line defects and compensate for them. BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a receiver including a first embodiment of a decision return equalizer according to the present invention. FIG. 2 is a flow chart relating to FIG. FIG. 3 is a block diagram showing a receiver including a second embodiment of the decision return equalizer according to the present invention. 4 and 5 show FIG. 3 in more detail. Description of the Preferred Embodiment FIG. 1 shows a BRZ signal receiver using a conventional analog equalizer 103 according to a first embodiment of a decision and return equalizer according to the present invention. This system compensates the received signal 101 for a defect introduced by a transmission line so that the decision mechanism can make an accurate decision with a higher probability. The first part of the receiver, the filter 103, is no different from a typical analog equalization system. For example, the filter 103 can be that of McGary et al. US Pat. No. 4,759,035 or Beichler et al. US Pat. No. 5,052,023. This patent is also included in the present application. Therefore, the received signal 101 is applied to a properly selected analog filter that has approximately the opposite characteristics of the communication channel. This filter adds gain and phase corrections to the received signal to compensate for line impairments and produce a compensated received signal X (n) 104. Since the signal is only available at a given baud interval (baud rate), the X (n) signal at point 104 may appear as a sample input signal consisting of a series of consecutive samples at that baud interval (baud rate). The correction value D (n) 141 is generated for each baud to compensate for the residual effects of the previous baud that the analog filter 103 could not completely remove. In one embodiment, the last four symbols received are used to generate D (n), but any number of symbols may be used. As shown, X (n) and D (n) are combined by adder or junction 10 to form an equalized received signal X ′ (n) 107. The signal X ′ (n) is applied to the decision circuit 110. On the other hand, the determination circuit 110 determines the value of the output value Y (n) 160 by comparing X ′ (n) with the first predetermined value V1 (element 121) and the second predetermined value V2 (element 131). . The values V1 and V2 are provided by the threshold generator 120 based on the value X '(n). When X ′ (n) ≧ V1, the determination circuit 110 determines that Y (n) is equal to the first symbol. When X ′ (n) ≦ V2, the determination circuit 110 determines that Y (n) is equal to the second symbol. When V2 <X ′ (n) <V1, the determination circuit 110 determines that Y (n) is equal to the third symbol. In one embodiment, the first symbol is equal to +1, the second symbol is equal to -1, and the third symbol is equal to 0. The correction factor D (n) 141 is generated by the memory device 140 under the control of the address value 123. On the other hand, the address value 123 is generated by the address generator 130. The address generator 130 outputs a predetermined number of, for example, k previous output values, namely Y (n-1) ,. ．． , Y (n−k) to generate an address value 123. The memory device 140 has k consecutive output values at output 160, namely Y (n-1) ,. ．． , Y (n−k) possible combinations of correction values D (n) 141 are stored, each stored value being selectively addressable by the address value 123. Would be obvious. In one embodiment, K equals 4, so the address generator 130 has four previous output values Y (n-1), Y (n-2), Y (n-3), Y (n-4). The address value 123 is generated based on Each time an output value Y (n) equal to zero is generated, the stored value of D (n) is adjusted to keep X '(n) as close to zero as possible. When the decision circuit 110 determines that Y (n) is equal to zero, the circuit 110 activates the add / subtract circuit 150 through the lead (element 171) labeled ZERO. The decision circuit 110 also compares X '(n) with zero, and then the circuit 110 informs the addition / subtraction circuit 150 of the sign of the comparison by means of a lead (element 173) labeled SIGN. When X ′ (n)> 0, the adder / subtractor circuit 150 replaces the stored value D (n) with D (n) plus a predetermined value Δ via the path 155. On the other hand, when X ′ (n) ≦ 0, the adder / subtractor circuit 150 replaces the stored value D (n) with D (n) minus Δ. Now turning back to the threshold generator 120, in one embodiment, the generator 120 can generate V1 based on the maximum positive value of X ′ (n). Similarly, the generator 120 can generate V2 based on the maximum negative value of X '(n). Referring now to FIG. 2, a flow chart for FIG. 1 is shown. The process starts at 201 and moves to step 203 to get the value X (n). Then in step 205, the process proceeds to Y (n-1) ,. ．． , Y (n−k), the address value 123 is obtained from the address generator 130. Next, in step 207, the process provides the address value 123 to the memory device 140. Next, in step 209, the process reads the stored value and in step 211 sets D (n) 141 based on the stored value. Next, in step 213, the process forms X '(n) equal to X (n) minus D (n). Next, in step 215 the process obtains the predetermined values V1, V2 and in step 217 X '(n) is compared with V1 and V2. If X ′ (n) ≧ V1, the process sets Y (n) equal to +1 in step 227. The process then returns at step 231. If X ′ (n) ≦ V2, the process sets Y (n) equal to −1 in step 229. The process then returns at step 231. If V2 <X '(n) <V1, then the process goes to step 219 to determine if X'(n)> 0. If the determination is yes, the process proceeds to step 221, replacing the stored value with the stored value plus Δ, and then proceeds to step 225. Conversely, if the determination is no, the process proceeds to step 223, replaces the stored value with the stored value less Δ, and proceeds to step 225. At step 225, the process sets Y (n) equal to zero. The process then returns at step 231. Referring to FIG. 3, there is shown a receiver including a second embodiment of the decision return equalizer according to the present invention. In this embodiment, the output value Y (n) consists of the first signal Y + (element 340) and the second signal Y- (element 350). The correspondence between Y (n) and the signals Y + and Y- is as follows. Also, in this embodiment, the memory device 140 comprises a random access memory (“RAM”) unit 301, which is coupled to a digital-to-analog converter (“D / A”) unit 303. Further, in this embodiment, the add / subtract unit 150 includes an up / down counter 305. In one embodiment, the values stored in RAM unit 301 vary from 128 positive (+) to 128 negative (-) and up / down counter 305 increments these stored values by Δ equal to one. Is configured to increment or decrement. In another example, Δ may be varied or adapted based on one or more variables including, for example, error value and time. Still referring to FIG. 3, it can be seen that the address generator 130 is composed of a first shift register 310, a second shift register 320, and a map circuit 330. The first shift register 310 includes a first delay line having four stages labeled 311, 313, 315, 317, each stage having a delay T. Here, T is the reciprocal of the baud time. The contents of stages 311, 313, 315, 317 are respectively the last four outputs of signal Y + 340, namely Y ⁺ (n-1), Y ⁺ (n-2), Y ⁺ (n-3), Y. ⁺ (N-4). This information is summarized in the table below. Similarly, the second shift register 320 includes a second delay line having four stages labeled 321, 323, 325, 327, each stage having a delay T. Also, the contents of the stages 321, 323, 325, 327 are respectively the last four outputs of the signal Y-350, that is, Y ⁻ (n−1), Y ⁻ (n−2), Y ⁻ (n−3). ), Y ⁻ (n−4). This information is summarized in the table below. As shown, eight previous output value ^{Y + (n-1),} Y + (n-2), Y + (n -3), Y + (n-4), Y - (n-1) , Y ⁻ (n−2), Y ⁻ (n−3), Y ⁻ (n−4) are input to the map circuit 330. The purpose of the map circuit 330 is to process the eight previous output values mentioned above to form a reduced number of bits of the address value 123. Therefore, without the map circuit 330, the address value 123 consists of 8 bits, and the output values Y ⁺ (n-1), Y ⁺ (n-2), Y ⁺ (n-3), Y ⁺ (n ^{-4), Y - (n-} 1), Y - (n- 2), Y - (n-3), Y - is ^(n-4) will correspond to 1 bit. However, the map circuit 330 utilizes some of the restrictions imposed by the BRZ transmission scheme. That is, in BRZ signal transmission, it is stipulated that consecutive 1s are transmitted while alternately changing the polarities. As a result, the patterns 1,1 and -1, -1 are illegal. Furthermore, the number of possible combinations for two consecutive symbols is 7, not 9. In one embodiment, the mapping function performed by map circuit 330 uses 3 bits (8 possible values) to represent 2 symbols. This is reasonably efficient and this feature is very easy to implement. The formula for the mapping function is: Here, A5 ,. ．． , A0 is a 6-bit RAM address, and consists of a signal 123. ^{A5 = Y - (n-4} ) or ^{Y + (n-3) A4} = Y - (n-4) or ^{Y - (n-3) A3} = Y + (n-4) or Y ⁺ (n-3 ^{) A2 = Y - (n-} 2) or ^{Y + (n-1) A1} = Y - (n-2) or ^{Y - (n-1) A0} = Y + (n-2) or Y ⁺ (n- 1) An embodiment of the threshold generator 120 is shown in FIG. In this embodiment, the peak detectors 401 and 407 are composed of simple diode and capacitor circuits (fash ion), and detect the positive and negative peak values of the equalized received signal X ′ (n) (element 107). It is only necessary to be able to sample / hold. Also, in one embodiment, the resistors 403, 405, 409, 411 have equal values. In this configuration, the positive threshold V1 (element 121) is set to half the maximum positive value of X '(n) (0.5) and the negative threshold V2 (element 131) is X'. It is set to half the maximum negative value of (n) (0.5). In another embodiment, threshold generator 120 sets thresholds V1, V2 based on the compensated received signal X (n) (element 104). This may be more convenient depending on the implementation conditions. The penalty in these cases is that the decision threshold is somewhat less accurate, which in turn results in a slightly worse bit error rate. An embodiment of the decision circuit is shown in FIG. As illustrated, the equalized received signal X ′ (n) is input to the first compensator 501, the second compensator 503, and the third compensator 505. Also, as shown, first compensator 501, second compensator 503, and third compensator 505 are coupled to first flip-flop 521, second flip-flop 523, and third flip-flop 525, respectively. Has been done. Also, the first flip-flop 521, the second flip-flop 523, and the third flip-flop 525 are clocked by the baud clock signal 523. As shown, compensator 501 compares X '(n) with a positive threshold V1 (element 121). When X ′ (n) is greater than V1, comparator 501 provides a logic 1 signal to flip-flop 521 through channel 511. Otherwise, comparator 501 provides a logic 0 signal to flip-flop 521. After being activated by the baud clock signal 533, the flip-flop 521 delivers the output signal Y ⁺ on lead 325. Further as shown, the comparator 505 compares X '(n) with the negative threshold V2 (element 131). When X ′ (n) is less than V2, comparator 505 provides a logical 1 signal to flip-flop 525 through channel 515. Otherwise, comparator 505 provides a logic 0 signal to flip-flop 525. After being activated by the baud clock signal 533, the flip-flop 525 delivers the output signal Y ⁻ to the lead 327. Still referring to FIG. 5, output signal Y ⁺ and output signal Y ⁻ are coupled to NOR gate 531. When both output signal Y ⁺ and output signal Y ⁻ are equal to logic 0, gate 531 outputs a logic 1 signal. As a result, gate 531 delivers output signal ZERO on lead 329. Comparator 503 also compares X '(n) with a signal equal to 0 volts or ground. When X ′ (n) is greater than 0, comparator 503 provides a logical 1 signal to flip-flop 523 through channel 513. Otherwise, comparator 503 provides a logic 0 signal to flip-flop 523. After being activated by the baud clock signal 533, the flip-flop 523 delivers the output signal SIGN on lead 331. Now, return to FIG. It can be seen that the signal X (n) 104 is applied to the positive terminal of the adder 105, while the correction factor D (n) 141 is applied to the negative terminal of the adder 105, forming the resulting signal X ′ (n) 107. . Therefore, with respect to FIG. 1, it can be said that X ′ (n) is formed by subtracting D (n) from X (n). However, if the sign of the D (n) coefficient is opposite, or the phase angle of the coefficient is rotated by 180 degrees, or the coefficient is multiplied by -1, or the coefficient is changed to another before storage in memory device 140. The resulting adjusted correction factor (not shown) could be applied to the second positive terminal (not shown) of the adder 105 if processed with a similar adjusting function. In this case, it can be said that X '(n) is formed by adding D (n) to X (n). According to the present invention, the decision and return equalization method and apparatus considers all such equivalent configurations, so that according to the teachings of the present invention, X ′ (n) is D (n) to X (n). When formed in combination with, can generally be described. In summary, the present invention discloses a decision return equalization method and apparatus suitable for use with a BRZ receiver. According to the present invention, the decision return equalizer determines the output Y (n) 160 based on the compensated received value X (n) 104 and the correction factor D (n) 141. After receiving X (n), the decision return equalizer receives from the memory device 140 1 the k previous output values Y (n−1) ,. ．． , Y (n−k), the stored value D (n) is searched. The decision return equalizer then forms an equalized received value X ′ (n) based on the combination of X (n) and D (n). Further, the decision return equalizer determines the output value Y (n) based on the result of comparing X ′ (n) with the positive threshold V1 and the negative threshold V2. When it is determined that Y (n) is 0, the decision return equalizer changes the stored correction value D (n) by a predetermined value Δ based on whether X ′ (n) is positive or negative. adjust. One important difficulty in designing decision-back equalizers for BRZ systems is that these systems do not use a scrambler to randomize the data. In fact, it is very common to repeat a continuous operation for a long period of time. Conventional decision-back adaptive algorithms, such as least squares, require random data both for proper training and for maintaining proper convergence. In contrast, the decision-back equalization method and apparatus according to the present invention has the advantage that the data need not be randomized. Furthermore, the judgment and return method and device according to the present invention can also equalize non-linear line impairments. This is not possible with most prior art algorithms. Teshitaru Loop - but Overview Abbu table distortion canceller (dlgital loop-up table di stortion canceller) have been described in the prior art (e.g., Ad ative Filters, C.F.N.Cowan and P.M. Edit Grant, section 8.3.1, "Echo Cancelation for WAL2 Transmission", pp.244-249, Prentice Hall, Englewood Cliffs, New Jersey, 1985), and a decision return equalization method according to the present invention. And the device are believed to represent new applications of this concept. While various embodiments of the method of decision return equalization and apparatus according to the present invention have been described above, the scope of the present invention is defined by the following claims.

Claims

[Claims] 1. It comprises an input, an output and a memory, said input being a sequence of values X (n) (where, n = 1, 2, 3, ...) and the output is a corresponding series of output values Y (n) The memory comprises a correction value for each possible combination of k consecutive output values. A decision return equalizer that stores: Means for receiving X (n); Y (n-1) ,. ．． , Y (n−k) corresponding to the stored correction value Means to do; X (n) to Y (n-1) ,. ．． , Y (n−k) corresponding stored corrections Means for forming X '(n) based on the subtracted value; Means for comparing X '(n) with a first predetermined value V1 and a second predetermined value V2; and Means for determining that Y (n) is equal to the first symbol when X '(n) ≥V1 ; A decision return equalizer, comprising: 2. In Claim 1, Y (n) is a 2nd symbol, when X '(n) <= V2. A decision return equalizer, characterized in that it includes means for determining equality to. 3. In claim 2, when V2 <X '(n) <V1 is satisfied, Y (n) is the third series. A decision return equalizer, characterized in that it includes means for determining equality. 4. In Claim 3, when V2 <X '(n) <V1, X' (n) is compared with 0. Characterized by including means for comparing Judgment return equalizer. 5. In Claim 4, when X '(n)> 0, Y (n-1) ,. ．． , Y A means for incrementing the stored value corresponding to (n−k) by a predetermined value Δ. A judgment and return equalizer. 6. In Claim 5, when X '(n) ≤0, Y (n-1) ,. ．． , Y Judgment characterized by including means for decrementing the stored value corresponding to (nk) by Δ Return equalizer. 7. In Claim 6, V1 is determined further based on the maximum positive value of X '(n). A decision return equalizer comprising means for 8. In Claim 7, V2 is further determined based on the maximum negative value of X '(n). A decision return equalizer characterized by including means for 9. 9. The decision return equalizer according to claim 8, wherein k equals 4.