JPH0832460A - Error correction coding system, error correction coder, error correction decoding system and error correction decoder - Google Patents
Error correction coding system, error correction coder, error correction decoding system and error correction decoderInfo
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- JPH0832460A JPH0832460A JP6162585A JP16258594A JPH0832460A JP H0832460 A JPH0832460 A JP H0832460A JP 6162585 A JP6162585 A JP 6162585A JP 16258594 A JP16258594 A JP 16258594A JP H0832460 A JPH0832460 A JP H0832460A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、誤り訂正符号化方式並
びにこれを実施する誤り訂正符号化装置並びに誤り訂正
復号方式並びにこれを実施する誤り訂正復号装置を提供
することを目的とする。BACKGROUND OF THE INVENTION An object of the present invention is to provide an error correction coding system, an error correction coding system and an error correction decoding system for implementing the system, and an error correction decoding system for implementing the system.
【０００２】[0002]
【従来の技術】一般に、誤り訂正符号化装置と誤り訂正
復号装置を設けるのは、両装置間で信号を伝送している
間に混入するノイズを訂正するためである。図８に、従
来の誤り訂正符号化装置の構成を示す。2. Description of the Related Art Generally, an error correction coding device and an error correction decoding device are provided to correct noise mixed in during transmission of a signal between both devices. FIG. 8 shows the configuration of a conventional error correction coding device.
【０００３】入力のディジタル情報信号（例えばディジ
タル音声信号）は、フォワード・エラー・コレクション
（Foward Error Correction （以下ＦＥＣと呼ぶ））符
号器101 により符号化される。ＦＥＣ符号器101 の出力
は、次段の信号配置分配器103 に入力されＩ軸並びにＱ
軸に投影された変調シンボルとなる。信号配置分配器10
3 は、その出力を次段のインターリーブ回路104 に供給
するが、その出力は軸に投影された変調シンボル数を表
現するビット数となる。An input digital information signal (eg, digital voice signal) is encoded by a forward error correction (FEC) encoder 101. The output of the FEC encoder 101 is input to the signal allocation / distributing device 103 in the next stage, and the I-axis and Q-axis are output.
It is the modulation symbol projected on the axis. Signal allocation distributor 10
3 supplies the output to the interleave circuit 104 of the next stage, and the output is the number of bits expressing the number of modulation symbols projected on the axis.
【０００４】従って、インターリーブ回路104 内で１変
調シンボル表現に必要なビット数は、Ｉ軸上の表現に必
要なビット数とＱ軸上の表現に必要なビット数を足し合
わせたものとなる。例えば16ＱＡＭ−ＴＣＭの場合は１
変調シンボルの表現に必要なビット数ｎは、Ｉ軸上に投
影される変調シンボル位置、４つを区別するために必要
なビット数ｎI ＝３ビットと、同じくＱ軸上に投影され
る変調シンボル位置、４つを区別するために必要なビッ
ト数ｎQ ＝３ビットを足し合わせた数となり、ｎ＝ｎI
＋ｎQ ＝６ビットである。これによりインターリーブ回
路におけるΧ変調シンボル分のメモリサイズｍは、ｍ＝
６Χビットとなる。そして、インターリーブ回路104
は、そのような入力をシャフルして出力する。Therefore, the number of bits required to express one modulation symbol in the interleave circuit 104 is the sum of the number of bits required for the expression on the I axis and the number required for the expression on the Q axis. For example, 1 for 16QAM-TCM
The number of bits n required to express the modulation symbol is the modulation symbol position projected on the I axis, and the number of bits required to distinguish the four, n I = 3 bits, and the modulation projected on the Q axis as well. The number of bits required to distinguish the symbol position and the four symbols n Q = 3 bits, which is the total number, and n = n I
+ N Q = 6 bits. As a result, the memory size m for Χ modulation symbols in the interleave circuit is m =
It becomes 6K bits. Then, the interleave circuit 104
Shuffles and outputs such inputs.
【０００５】以上、従来の誤り訂正符号化装置では、信
号配置分配器103 を通ることで１変調シンボル表現に必
要なビット数が増加し、これに伴ないインターリーブ回
路104 内に大きな容量のメモリが必要となる問題が有っ
た。As described above, in the conventional error correction coding apparatus, the number of bits required for expressing one modulation symbol increases by passing through the signal arrangement distributor 103, and accordingly, a large capacity memory is provided in the interleave circuit 104. There was a necessary problem.
【０００６】[0006]
【発明が解決しようとする課題】従来の誤り訂正符号化
装置では、インターリーブ回路内に大きな容量のメモリ
が必要となる問題が有った。The conventional error correction coding apparatus has a problem that a large capacity memory is required in the interleave circuit.
【０００７】本発明は、前記問題点を改善する誤り訂正
符号化方式を提供することを第１の目的とする。本発明
の第２の目的は、その誤り訂正符号化方式を実施する誤
り訂正符号化装置を提供することである。本発明の第３
の目的は、前記第１の目的で述べた訂正符号化方式で生
成された信号を復号する誤り訂正復号方式を提供するこ
とである。本発明の第４の目的は、その誤り訂正復号方
式を実施する誤り訂正復号装置を提供することである。A first object of the present invention is to provide an error correction coding system that solves the above problems. A second object of the present invention is to provide an error correction coding apparatus that implements the error correction coding method. Third of the present invention
The purpose of is to provide an error correction decoding system for decoding a signal generated by the correction coding system described in the first object. A fourth object of the present invention is to provide an error correction decoding device that implements the error correction decoding method.
【０００８】[0008]
（第１の誤り訂正符号化方式）入力ディジタル情報信号
をフォワード・エラー・コレクション（ＦＥＣ）符号化
処理で符号化し、この符号化された信号の出力をインタ
ーリーブし、このインターリーブされた信号を配置分配
する。(First Error Correction Encoding Method) An input digital information signal is encoded by a forward error correction (FEC) encoding process, the output of this encoded signal is interleaved, and this interleaved signal is arranged and distributed. To do.
【０００９】（第１の誤り訂正符号化装置）入力ディジ
タル信号を符号化するフォワード・エラー・コレクショ
ン（ＦＥＣ）符号化手段と、この符号化手段の出力をイ
ンターリーブするインターリーブ手段と、このインター
リーブ手段の出力を配置分配する信号配置分配手段とを
具備する。(First Error Correction Encoding Device) Forward error correction (FEC) encoding means for encoding an input digital signal, interleaving means for interleaving the output of this encoding means, and this interleaving means Signal allocation and distribution means for allocating and distributing outputs.
【００１０】（第２の誤り訂正符号化方式）入力ディジ
タル情報信号をフォワード・エラー・コレクション（Ｆ
ＥＣ）符号化処理で符号化し、この符号化された信号の
出力をインターリーブし、このインターリーブされた信
号を配置分配し、この配置分配した信号を変調する。(Second Error Correction Encoding Method) The input digital information signal is forward error corrected (F
EC) encoding is performed by an encoding process, the output of the encoded signal is interleaved, the interleaved signal is arranged and distributed, and the arranged and distributed signal is modulated.
【００１１】（第２の誤り訂正符号化装置）入力ディジ
タル情報信号を符号化するフォワード・エラー・コレク
ション（ＦＥＣ）符号化手段と、この符号化手段の出力
をインターリーブするインターリーブ手段と、このイン
ターリーブ手段の出力を配置分配する信号配置分配手段
と、この信号配置分配した出力を変調するディジタル変
調手段とを具備する。(Second Error Correction Encoding Device) Forward error correction (FEC) encoding means for encoding an input digital information signal, interleaving means for interleaving the output of this encoding means, and this interleaving means. And a digital modulation means for modulating the output subjected to the signal arrangement and distribution.
【００１２】（誤り訂正復号方式）第２の誤り訂正符号
化方式で生成されたディジタル変調信号の入力を復調
し、この復調された信号の配置を復号し、この配置復号
された信号をデインターリーブし、このデインターリー
ブされた信号をフォワード・エラー・コレクション（Ｆ
ＥＣ）復号処理で復号する。(Error Correction Decoding System) The input of the digital modulated signal generated by the second error correction coding system is demodulated, the arrangement of this demodulated signal is decoded, and this arrangement decoded signal is deinterleaved. The deinterleaved signal is forward error corrected (F
EC) Decoding is performed.
【００１３】（誤り訂正復号装置）第２の誤り訂正符号
化装置で生成されたディジタル変調信号が入力され、こ
れを復調するディジタル復調手段と、この復調手段の出
力の配置を復号する信号配置復号手段と、この信号配置
復号手段の出力をデインターリーブするデインターリー
ブ手段と、このデインターリーブ手段の出力を復号する
フォワード・エラー・コレクション（ＦＥＣ）復号手段
とを具備する。(Error Correction Decoding Device) The digital modulation signal generated by the second error correction coding device is input, and the digital demodulation means for demodulating this and the signal constellation decoding for decoding the arrangement of the output of this demodulation means. Means, deinterleaving means for deinterleaving the output of the signal constellation decoding means, and forward error correction (FEC) decoding means for decoding the output of the deinterleaving means.
【００１４】[0014]
（誤り訂正符号化方式並びに誤り訂正符号化装置）入力
ディジタル情報信号をＦＥＣ符号化処理で符号化し、こ
の符号化された信号の出力をインターリーブし、このイ
ンターリーブされた信号を配置分配する。更にこの配置
分配した信号を変調して出力する。(Error Correction Coding System and Error Correction Coding Device) The input digital information signal is coded by the FEC coding process, the output of this coded signal is interleaved, and this interleaved signal is allocated and distributed. Further, the signal thus arranged and distributed is modulated and output.
【００１５】この誤り訂正符号化方式並びに誤り訂正符
号化装置では、ＦＥＣ符号化処理で符号化した信号の出
力をインターリーブするため、このインターリーブに要
するメモリ容量は符号化した信号のビット数で足りる。In this error correction coding system and error correction coding apparatus, the output of the signal coded by the FEC coding process is interleaved, and therefore the memory capacity required for this interleaving is sufficient by the number of bits of the coded signal.
【００１６】（誤り訂正復号方式並びに誤り訂正復号装
置）誤り訂正符号化方式で生成され伝送されてきたディ
ジタル変調信号を復調し、この復調された信号の配置を
復号し、この配置復号された信号をデインターリーブ
し、このデインターリーブされた信号をＦＥＣ復号処理
で復号してディジタル情報信号を得る。(Error Correction Decoding System and Error Correction Decoding Device) The digitally modulated signal generated and transmitted by the error correction coding system is demodulated, the arrangement of this demodulated signal is decoded, and this arrangement decoded signal is obtained. Is deinterleaved, and the deinterleaved signal is decoded by FEC decoding processing to obtain a digital information signal.
【００１７】これにより、前記ディジタル変調信号を伝
送している間に混入するノイズを訂正することができ
る。更に、信号配置復号の後にデインターリーブするた
め、このデインターリーブに要するメモリ容量は、信号
配置復号後の減少したビット数で足りる。This makes it possible to correct the noise mixed in during the transmission of the digital modulation signal. Further, since the deinterleaving is performed after the signal constellation decoding, the memory capacity required for this deinterleaving is sufficient with the reduced number of bits after the signal constellation decoding.
【００１８】[0018]
【実施例】図１に、本発明の誤り訂正符号化方式及び誤
り訂正符号化装置を説明するための誤り訂正符号化装置
の構成を示す。1 shows the configuration of an error correction coding apparatus for explaining the error correction coding system and error correction coding apparatus of the present invention.
【００１９】入力のディジタル情報信号（例えばディジ
タル音声信号）は、ＦＥＣ符号化器１で符号化される。
インターリーブ回路３は、ＦＥＣ符号化器１の出力を後
述する如くシャフルする。信号配置分配器５は、インタ
ーリーブ回路３の出力をＩ軸Ｑ軸それぞれに投影しその
変調シンボル配置データを個別に出力する（Ｉe ，
Ｑe ）。The input digital information signal (eg, digital voice signal) is encoded by the FEC encoder 1.
The interleave circuit 3 shuffles the output of the FEC encoder 1 as described later. The signal arrangement distributor 5 projects the output of the interleave circuit 3 on each of the I axis and the Q axis and individually outputs the modulation symbol arrangement data (I e ,
Q e ).
【００２０】図２は、16ＱＡＭの変調シンボル配置図で
ある。この場合、ＦＥＣ符号化器１の出力において、１
変調シンボルは４ビットのディジタル情報である。この
ためインターリーブ回路３に必要なメモリ容量ｍは、Χ
変調シンボル分の４Χビットですむ。一方、信号配置分
配器５ではＩ軸，Ｑ軸の座標ごとに出力する。即ち、従
来例と同様、Ｉ軸上に投影されるシンボル位置、４つを
区分するために必要なビット数３ビットと、同じくＱ軸
上に投影されるシンボル位置、４つを区別するために必
要なビット数３ビットとをたし合わせた６ビットが、１
変調シンボル表現に必要なビット数である。従って、従
来例と同様、信号配置分配器５の出力は１変調シンボル
に６ビットのディジタル情報を必要とする。このように
して、インターリーブ回路３のメモリ容量は、従来の２
／３にすることが可能である。FIG. 2 is a 16QAM modulation symbol arrangement diagram. In this case, at the output of the FEC encoder 1,
The modulation symbol is 4-bit digital information. Therefore, the memory capacity m required for the interleave circuit 3 is
4K bits for the modulation symbol are enough. On the other hand, the signal arrangement distributor 5 outputs for each coordinate of the I axis and the Q axis. That is, as in the conventional example, in order to distinguish the symbol positions projected on the I-axis, the number of bits required to distinguish 4 symbols from 3 bits and the symbol positions projected on the Q-axis, 4 symbols 6 bits, which is the sum of required 3 bits, is 1
It is the number of bits required to express the modulation symbol. Therefore, as in the conventional example, the output of the signal arrangement distributor 5 requires 6 bits of digital information for one modulation symbol. In this way, the memory capacity of the interleave circuit 3 is 2
It can be set to / 3.
【００２１】図３は、インターリーブ回路３を説明する
ためのブロック図である。図に示す如く、１，２，３，
…，15，16の番号順に横並びに入力されたものを記憶
し、出力時には矢印の方向に縦並びに出力することによ
りバースト誤りをランダム誤りとし、誤り訂正をしやす
くするものである。即ち、１乃至８までの変調シンボル
が、第１のスイッチ15を介して第１のメモリ11にこの番
号順に横並びに入力・記憶される。このとき、第２のス
イッチ17は、第２のメモリ13の出力を選択する。次に、
第１のスイッチ15が切り換わって、９乃至16までの変調
シンボルが、第２のメモリ13にこの番号順に横並びに入
力・記憶される。この間、第２のスイッチ17は切り換わ
って、第１のメモリ11より矢印の方向に縦並びに出力す
る。本発明では、この回路内の１つ１つの変調シンボル
を表現するためのビット数を少なくし、従来のものより
メモリ容量を小さくすることを可能にするものである。FIG. 3 is a block diagram for explaining the interleave circuit 3. As shown in the figure, 1, 2, 3,
.., 15, 16 are stored horizontally in the order of numbers, and are output vertically in the direction of the arrow at the time of output to make the burst error a random error to facilitate error correction. That is, the modulation symbols 1 to 8 are input / stored side by side in the order of numbers in the first memory 11 via the first switch 15. At this time, the second switch 17 selects the output of the second memory 13. next,
The first switch 15 is switched, and the modulation symbols 9 to 16 are input / stored side by side in the second memory 13 in this numerical order. During this time, the second switch 17 is switched to output the data from the first memory 11 vertically in the direction of the arrow. The present invention makes it possible to reduce the number of bits for expressing each modulation symbol in this circuit and to reduce the memory capacity as compared with the conventional one.
【００２２】図４は、図１のＦＥＣ符号化器１として、
トレリス符号化器を用いた例である。このトレリス符号
化器１を構成するたたみ込み符号化器７の構成を図５に
示す。FIG. 4 shows the FEC encoder 1 of FIG.
This is an example using a trellis encoder. The configuration of the convolutional encoder 7 that constitutes the trellis encoder 1 is shown in FIG.
【００２３】入力ディジタル情報信号は、第１及び第２
のシフトレジスタ21，23にそれぞれ与えられる。第１の
シフトレジスタ21の出力は次段の第３のシフトレジスタ
25に、この第３のシフトレジスタ25の出力は次段の第５
のシフトレジスタ29に、この第５のシフトレジスタ29の
出力は次段の第７のシフトレジスタ33に順次与えられ
る。第２のシフトレジスタ23の出力は次段の第４のシフ
トレジスタ27に、この第４のシフトレジスタ27の出力は
次段の第６のシフトレジスタ31に、この第６のシフトレ
ジスタ31の出力は次段の第８のシフトレジスタ35に順次
与えられる。第１の加算器37には、第２，第３，第４，
第５及び第８のシフトレジスタ23，25，27，29，35の出
力が供給されこれらを加算して出力する。第２の加算器
39には、第１，第２，第３，第４，第６，第７及び第８
のシフトレジスタ21，23，25，27，31，33，35の出力が
供給されこれらを加算して出力する。第３の加算器41に
は、第１，第３，第４，第６及び第７のシフトレジスタ
21，25，27，31及び33の出力が供給されこれらを加算し
て出力する。このたたみ込み符号化器７のＲ（符号化
率）は２／３、Ｋ（拘束長）は８である。The input digital information signal has first and second
Are provided to the shift registers 21 and 23, respectively. The output of the first shift register 21 is the third shift register of the next stage.
25, the output of this third shift register 25 is the fifth stage of the next stage.
The output of the fifth shift register 29 is sequentially given to the seventh shift register 33 of the next stage. The output of the second shift register 23 is output to the fourth shift register 27 of the next stage, the output of the fourth shift register 27 is output to the sixth shift register 31 of the next stage, and the output of the sixth shift register 31. Are sequentially applied to the eighth shift register 35 in the next stage. The first adder 37 has the second, third, fourth,
The outputs of the fifth and eighth shift registers 23, 25, 27, 29, 35 are supplied and added to output. Second adder
In 39, the first, second, third, fourth, sixth, seventh and eighth
The outputs of the shift registers 21, 23, 25, 27, 31, 33, and 35 are supplied and added to output. The third adder 41 includes the first, third, fourth, sixth and seventh shift registers.
The outputs of 21, 25, 27, 31 and 33 are supplied and added to output. The R (coding rate) of the convolutional encoder 7 is 2/3 and K (constraint length) is 8.
【００２４】図６は、図１の誤り訂正符号装置を採用し
た送信装置の一実施例を示す。信号配置分配器５からＩ
軸Ｑ軸別に出力された信号は、次段の直列並列変換回路
51で全変調シンボル分ため込んでから並列に出力する
（Ｉ1 ，Ｑ1 ，…，ＩK ，ＱK）。この直列並列変換回
路51の出力は、次段のディジタル変調器53で変調して出
力し、送信する。この例では、ディジタル変調器53とし
てＯＦＤＭ（OrthogonalFrequency Division Multiplex
ing）変調器を使用してる。このＯＦＤＭ変調器は、伝
送するディジタルデータを互いに直交する多数のキャリ
アに分散してディジタル変調するマルチキャリア方式を
採用している。FIG. 6 shows an embodiment of a transmitting apparatus adopting the error correction coding apparatus of FIG. Signal allocation distributor 5 to I
The output signal for each axis Q axis is the serial / parallel conversion circuit of the next stage.
All modulation symbols are accumulated at 51 and then output in parallel (I 1 , Q 1 , ..., I K , Q K ). The output of the serial-parallel conversion circuit 51 is modulated by the digital modulator 53 at the next stage, output, and transmitted. In this example, the digital modulator 53 is an OFDM (Orthogonal Frequency Division Multiplex).
ing) I am using a modulator. This OFDM modulator employs a multi-carrier method in which digital data to be transmitted is dispersed into a large number of orthogonal carriers and digitally modulated.
【００２５】図７に、図６の送信装置で生成したディジ
タル変調信号を受信する受信装置の一例を示す。伝送さ
れて来たディジタル変調信号をディジタル復調器である
ＯＦＤＭ復調器61で復調する。並列直列変調回路63は、
ＯＦＤＭ復調器61からの並列信号を直列信号に変換す
る。信号配置復号器65は、並列直列変換回路63からの信
号の配置を復号する。デインターリーブ回路67は、信号
配置復号器65からの配置復号された信号をデインターリ
ーブする。ＦＥＣ復号器69は、デインターリーブされた
信号を復号してディジタル復号信号を得る。FIG. 7 shows an example of a receiver for receiving the digital modulated signal generated by the transmitter of FIG. An OFDM demodulator 61, which is a digital demodulator, demodulates the transmitted digitally modulated signal. The parallel-series modulation circuit 63 is
The parallel signal from the OFDM demodulator 61 is converted into a serial signal. The signal arrangement decoder 65 decodes the arrangement of signals from the parallel-serial conversion circuit 63. The deinterleave circuit 67 deinterleaves the constellation-decoded signal from the constellation decoder 65. The FEC decoder 69 decodes the deinterleaved signal to obtain a digital decoded signal.
【００２６】こうすることで16ＱＡＭ硬判定の場合、並
列直列変換回路63の出力の各キャリアＩd ，Ｑd がそれ
ぞれ１変調シンボル当り３ビット表現であるから、トー
タルで１変調シンボル表現に６ビット使用されるのに対
し、信号配置復号器65の後では、４ビットとなるのでデ
インターリーブ回路67のメモリ容量は小さくても良い。By doing so, in the case of 16QAM hard decision, since each carrier I d , Q d of the output of the parallel-serial conversion circuit 63 is represented by 3 bits per one modulation symbol, a total of 6 bits per one modulation symbol representation. On the other hand, after the signal constellation decoder 65, 4 bits are used, but the memory capacity of the deinterleave circuit 67 may be small.
【００２７】尚、ＦＥＣ復号器69としては、ビタビ復号
器、リードソロモン復号器及びＢＣＨ復号器がある。Ｂ
ＣＨ復号器の名称は、発明者Bose, Chaudhuri 及びHocq
uenghem の頭文字をとったものである。The FEC decoder 69 includes a Viterbi decoder, a Reed-Solomon decoder and a BCH decoder. B
The names of the CH decoders are the inventors Bose, Chaudhuri and Hocq.
It is an acronym for uenghem.
【００２８】受信装置は、伝送の間ディジタル変調信号
に混入するノイズを訂正することができる。The receiving device can correct the noise mixed in the digitally modulated signal during transmission.
【００２９】[0029]
【発明の効果】本発明によれば、誤り訂正符号化装置及
びこれを採用した送信機のインターリーブ回路のメモリ
容量を小さくでき、回路の小型化が可能である。According to the present invention, the memory capacity of the error correction coding apparatus and the interleave circuit of the transmitter adopting the same can be reduced, and the circuit can be miniaturized.
【００３０】また、受信機のデインターリーブ回路のメ
モリ容量を小さくでき、回路の小型化が可能である。Further, the memory capacity of the deinterleave circuit of the receiver can be reduced, and the circuit can be downsized.
【図１】本発明の誤り訂正符号化装置の構成を示すブロ
ック図である。FIG. 1 is a block diagram showing a configuration of an error correction coding apparatus according to the present invention.
【図２】16ＱＡＭの変調シンボル配置図である。FIG. 2 is a 16QAM modulation symbol arrangement diagram.
【図３】インターリーブ回路を説明するためのブロック
図である。FIG. 3 is a block diagram for explaining an interleave circuit.
【図４】図１の誤り訂正符号化装置のＦＥＣ符号器とし
て、トレリス符号化器を用いたことを示す図である。FIG. 4 is a diagram showing that a trellis encoder is used as the FEC encoder of the error correction encoder of FIG.
【図５】たたみ込み符号化器の構成を示すブロック図で
ある。FIG. 5 is a block diagram showing a configuration of a convolutional encoder.
【図６】本発明の誤り訂正符号化装置を採用した送信装
置の構成を示すブロック図である。FIG. 6 is a block diagram showing a configuration of a transmission apparatus that employs the error correction coding apparatus of the present invention.
【図７】本発明の受信装置の構成を示すブロック図であ
る。FIG. 7 is a block diagram showing a configuration of a receiving apparatus of the present invention.
【図８】従来の誤り訂正符号化装置の構成を示すブロッ
ク図である。FIG. 8 is a block diagram showing a configuration of a conventional error correction coding device.
【符号の説明】 １…ＦＥＣ符号化器（トレリス符号化器）、３…インタ
ーリーブ回路、５…信号配置分配器、７…たたみ込み符
号化器、11…第１のメモリ、13…第２のメモリ、15，17
…スイッチ、21，23，25，27，29，31，33，35…シフト
レジスタ、37，39，41…加算器、51…直列並列変換回
路、53…ＯＦＤＭ変調器、61…ＯＦＤＭ復調器、63…並
列直列変換回路、65…信号配置復号器、67…デインター
リーブ回路、69…ＦＥＣ復号器。[Description of Codes] 1 ... FEC encoder (trellis encoder), 3 ... interleave circuit, 5 ... signal arrangement distributor, 7 ... convolutional encoder, 11 ... first memory, 13 ... second Memory, 15, 17
... switch, 21, 23, 25, 27, 29, 31, 33, 35 ... shift register, 37, 39, 41 ... adder, 51 ... serial-parallel conversion circuit, 53 ... OFDM modulator, 61 ... OFDM demodulator, 63 ... Parallel-serial conversion circuit, 65 ... Signal arrangement decoder, 67 ... Deinterleave circuit, 69 ... FEC decoder.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 1/00 Ｂ 27/00 27/34 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H04L 1/00 B 27/00 27/34
Claims (16)
エラー・コレクション符号化処理で符号化し、 この符号化された信号の出力をインターリーブし、 このインターリーブされた信号を配置分配することを特
徴とする誤り訂正符号化方式。1. Forwarding an input digital information signal
An error correction coding method characterized by coding by error correction coding processing, interleaving the output of this coded signal, and allocating and distributing the interleaved signal.
うことを特徴とする請求項１記載の誤り訂正符号化方
式。2. The error correction coding system according to claim 1, wherein the coding is performed by a trellis coding process.
ォワード・エラー・コレクション符号化手段と、 この符号化手段の出力をインターリーブするインターリ
ーブ手段と、 このインターリーブ手段の出力を配置分配する信号配置
分配手段とを具備したことを特徴とする誤り訂正符号化
装置。3. A forward error correction coding means for coding an input digital information signal, an interleave means for interleaving the output of this coding means, and a signal arrangement and distribution means for arranging and distributing the output of this interleave means. An error correction coding apparatus comprising:
で構成することを特徴とする請求項３記載の誤り訂正符
号化装置。4. The error correction coding apparatus according to claim 3, wherein the coding means comprises a trellis coding means.
エラー・コレクション符号化処理で符号化し、 この符号化された信号の出力をインターリーブし、 このインターリーブされた信号を配置分配し、 この配置分配した信号を変調することを特徴とする誤り
訂正符号化方式。5. An input digital information signal is forwarded
An error correction coding method characterized by coding by error correction coding processing, interleaving the output of this coded signal, allocating and distributing this interleaved signal, and modulating this allocating and distributing signal. .
うことを特徴とする請求項５記載の誤り訂正符号化方
式。6. The error correction coding system according to claim 5, wherein the coding is performed by a trellis coding process.
quency Division Multiplexing）変調処理で行うことを
特徴とする請求項５又は６記載の誤り訂正符号化方式。7. The modulation is performed by OFDM (Orthogonal Fre
7. The error correction coding method according to claim 5, wherein the error correction coding method is performed by quency division multiplexing.
ォワード・エラー・コレクション符号化手段と、 この符号化手段の出力をインターリーブするインターリ
ーブ手段と、 このインターリーブ手段の出力を配置分配する信号配置
分配手段と、 この信号配置分配した出力を変調するディジタル変調手
段とを具備したことを特徴とする誤り訂正符号化装置。8. A forward error correction coding means for coding an input digital information signal, an interleaving means for interleaving the output of the coding means, and a signal arrangement distributing means for arranging and distributing the output of the interleaving means. An error correction coding apparatus, comprising: a digital modulation means for modulating the signal-allocated and distributed output.
で構成することを特徴とする請求項８記載の誤り訂正符
号化装置。9. The error correction coding apparatus according to claim 8, wherein the coding means comprises a trellis coding means.
変調手段で構成することを特徴とする請求項８又は９記
載の誤り訂正符号化装置。10. The digital modulation means is OFDM
The error correction coding apparatus according to claim 8 or 9, wherein the error correction coding apparatus comprises a modulation means.
生成されたディジタル変調信号の入力を復調し、 この復調された信号の配置を復号し、 この配置復号された信号をデインターリーブし、 このデインターリーブされた信号をフォワード・エラー
・コレクション復号処理で復号することを特徴とする誤
り訂正復号方式。11. A demodulated input of a digitally modulated signal generated by the error correction coding method according to claim 5, decoding the arrangement of the demodulated signal, and deinterleaving the arrangement-decoded signal, An error correction decoding method characterized in that the deinterleaved signal is decoded by a forward error correction decoding process.
ことを特徴とする請求項１１記載の誤り訂正復号方式。12. The error correction decoding system according to claim 11, wherein the demodulation is performed by an OFDM demodulation process.
Ｈ復号処理又はリードソロモン復号処理で行うことを特
徴とする請求項１１又は１２記載の誤り訂正復号方式。13. The decoding is Viterbi decoding processing or BC.
13. The error correction decoding method according to claim 11, wherein the H decoding processing or the Reed-Solomon decoding processing is performed.
生成されたディジタル変調信号が入力され、これを復調
するディジタル復調手段と、 この復調手段の出力の配置を復号する信号配置復号手段
と、 この信号配置復号手段の出力をデインターリーブするデ
インターリーブ手段と、 このデインターリーブ手段の出力を復号するフォワード
・エラー・コレクション復号手段とを具備したことを特
徴とする誤り訂正復号装置。14. A digital demodulation means for receiving and inputting a digital modulated signal generated by the error correction coding apparatus according to claim 8, and a signal arrangement decoding means for decoding the arrangement of the output of the demodulation means. An error correction decoding apparatus comprising: a deinterleaving means for deinterleaving the output of the signal arrangement decoding means, and a forward error correction decoding means for decoding the output of the deinterleaving means.
復調手段で構成されることを特徴とする請求項１４記載
の誤り訂正復号装置。15. The digital demodulation means is OFDM.
The error correction decoding device according to claim 14, wherein the error correction decoding device comprises demodulation means.
ン復号手段は、ビタビ復号手段又はＢＣＨ復号手段又は
リードソロモン復号手段で構成されることを特徴とする
請求項１４又は１５記載の誤り訂正復号装置。16. The error correction decoding apparatus according to claim 14, wherein the forward error correction decoding means is composed of Viterbi decoding means, BCH decoding means or Reed-Solomon decoding means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162585A JPH0832460A (en) | 1994-07-15 | 1994-07-15 | Error correction coding system, error correction coder, error correction decoding system and error correction decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162585A JPH0832460A (en) | 1994-07-15 | 1994-07-15 | Error correction coding system, error correction coder, error correction decoding system and error correction decoder |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832460A true JPH0832460A (en) | 1996-02-02 |
Family
ID=15757395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6162585A Pending JPH0832460A (en) | 1994-07-15 | 1994-07-15 | Error correction coding system, error correction coder, error correction decoding system and error correction decoder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832460A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002542713A (en) * | 1999-04-15 | 2002-12-10 | クゥアルコム・インコーポレイテッド | Interleaver and deinterleaver used in a diversity transmission communication system |
| KR100396832B1 (en) * | 2000-07-26 | 2003-09-02 | 학교법인 청석학원 | Data processing method for semi-Random Interleaver |
| KR100540728B1 (en) * | 1999-07-15 | 2006-01-12 | 후지쯔 가부시끼가이샤 | Viterbi decoder and transmitting equipment |
| JP2009536007A (en) * | 2006-05-02 | 2009-10-01 | クゥアルコム・インコーポレイテッド | Parallel bit interleaver for wireless systems |
| JP2011041184A (en) * | 2009-08-18 | 2011-02-24 | Mitsubishi Electric Corp | Transmitting apparatus and method, and receiving device and method |
-
1994
- 1994-07-15 JP JP6162585A patent/JPH0832460A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002542713A (en) * | 1999-04-15 | 2002-12-10 | クゥアルコム・インコーポレイテッド | Interleaver and deinterleaver used in a diversity transmission communication system |
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