JPH0821866B2 - 情報量制御回路 - Google Patents
情報量制御回路Info
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- JPH0821866B2 JPH0821866B2 JP61257586A JP25758686A JPH0821866B2 JP H0821866 B2 JPH0821866 B2 JP H0821866B2 JP 61257586 A JP61257586 A JP 61257586A JP 25758686 A JP25758686 A JP 25758686A JP H0821866 B2 JPH0821866 B2 JP H0821866B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、可変長符号化されたディジタルビデオ信
号を伝送または磁気テープに記録する場合に、伝送また
は記録されるデータの伝送レートを伝送路と対応した所
定の値に制御するのに適用される情報量制御回路に関す
る。
号を伝送または磁気テープに記録する場合に、伝送また
は記録されるデータの伝送レートを伝送路と対応した所
定の値に制御するのに適用される情報量制御回路に関す
る。
この発明では、伝送しようとするデータの各値の所定
周期内の発生度数が夫々集計され、データの各値の最大
値又は最小値からスタートして隣接するデータの値の度
数を順次積算して発生度数の積算値が形成され、データ
の各値に対して複数のしきい値が設定され、設定された
しきい値と夫々対応する積算値に基づいて処理がなさ
れ、処理回路の出力と目標値とが比較され、比較出力に
応じてしきい値設定回路が制御され、処理回路の出力が
目標値と所定の関係になるように複数のしきい値が可変
され、伝送データ量が伝送路の容量を超えないように制
御される。
周期内の発生度数が夫々集計され、データの各値の最大
値又は最小値からスタートして隣接するデータの値の度
数を順次積算して発生度数の積算値が形成され、データ
の各値に対して複数のしきい値が設定され、設定された
しきい値と夫々対応する積算値に基づいて処理がなさ
れ、処理回路の出力と目標値とが比較され、比較出力に
応じてしきい値設定回路が制御され、処理回路の出力が
目標値と所定の関係になるように複数のしきい値が可変
され、伝送データ量が伝送路の容量を超えないように制
御される。
本願出願人は、特願昭59−266407号明細書に記載され
ているような、２次元ブロック内に含まれる複数画素の
最大値及び最小値により規定されるダイナミックレンジ
を求め、このダイナミックレンジに適応した符号化を行
う高能率符号化装置を提案している。また、特願昭60−
232789号明細書に記載されているように、複数フレーム
に夫々含まれる領域の画素から形成された３次元ブロッ
クに関してダイナミックレンジに適応した符号化を行う
高能率符号化装置が提案されている。更に、特願昭60−
268817号明細書に記載されているように、量子化を行っ
た時に生じる最大歪が一定となるようなダイナミックレ
ンジに応じてビット数が変化する可変長符号化方法が提
案されている。
ているような、２次元ブロック内に含まれる複数画素の
最大値及び最小値により規定されるダイナミックレンジ
を求め、このダイナミックレンジに適応した符号化を行
う高能率符号化装置を提案している。また、特願昭60−
232789号明細書に記載されているように、複数フレーム
に夫々含まれる領域の画素から形成された３次元ブロッ
クに関してダイナミックレンジに適応した符号化を行う
高能率符号化装置が提案されている。更に、特願昭60−
268817号明細書に記載されているように、量子化を行っ
た時に生じる最大歪が一定となるようなダイナミックレ
ンジに応じてビット数が変化する可変長符号化方法が提
案されている。
上述のダイナミックレンジに適応した高能率符号（AD
RCと称する）は、伝送すべきデータ量を大幅に圧縮でき
るので、ディジタルVTRに適用して好適である。特に、
可変長ADRCは、圧縮率を高くすることができる。しか
し、可変長ADRCは、伝送データの量が画像の内容によっ
て変動するため、所定量のデータを１トラックとして記
録するディジタルVTRのような固定レートの伝送路を使
用する時には、バッファリングの処理が必要である。
RCと称する）は、伝送すべきデータ量を大幅に圧縮でき
るので、ディジタルVTRに適用して好適である。特に、
可変長ADRCは、圧縮率を高くすることができる。しか
し、可変長ADRCは、伝送データの量が画像の内容によっ
て変動するため、所定量のデータを１トラックとして記
録するディジタルVTRのような固定レートの伝送路を使
用する時には、バッファリングの処理が必要である。
第12図は、従来のバッファリングの処理を説明するも
ので、入力端子80にディジタルビデオ信号が供給され、
符号化回路81において、可変長ADRC等の可変長符号化が
され、符号化回路81の出力データが情報制限回路82に供
給される。情報制限回路82の出力データがバッファメモ
リ83に供給され、バッファメモリ83から読みだされたデ
ータが出力端子84から伝送路に送出される。バッファメ
モリ83においては、伝送データのデータ量が監視され、
伝送路の伝送レートを伝送データが超えないように制御
するための制御信号が情報量制限回路82に対してバッフ
ァメモリ83から帰還され、発生情報量が制御される。
ので、入力端子80にディジタルビデオ信号が供給され、
符号化回路81において、可変長ADRC等の可変長符号化が
され、符号化回路81の出力データが情報制限回路82に供
給される。情報制限回路82の出力データがバッファメモ
リ83に供給され、バッファメモリ83から読みだされたデ
ータが出力端子84から伝送路に送出される。バッファメ
モリ83においては、伝送データのデータ量が監視され、
伝送路の伝送レートを伝送データが超えないように制御
するための制御信号が情報量制限回路82に対してバッフ
ァメモリ83から帰還され、発生情報量が制御される。
従来のバッファリングは、帰還量に対する感度を上げ
過ぎると、目標値付近で発振し、逆に感度を下げ過ぎる
と、収束に時間がかかる問題が生じる。収束に時間がか
かる時には、バッファメモリ83の容量を増やす必要があ
る。このように、従来のバッファリング処理は、実用に
当たっては、相当のノウハウが必要な欠点があった。
過ぎると、目標値付近で発振し、逆に感度を下げ過ぎる
と、収束に時間がかかる問題が生じる。収束に時間がか
かる時には、バッファメモリ83の容量を増やす必要があ
る。このように、従来のバッファリング処理は、実用に
当たっては、相当のノウハウが必要な欠点があった。
従って、この発明の目的は、発生情報量の算出を迅速
且つ容易に行うことにより、バッファリングの収束時間
を短縮化でき、また、ハードウエァの規模が小さくて済
む情報量制御回路を提供することにある。
且つ容易に行うことにより、バッファリングの収束時間
を短縮化でき、また、ハードウエァの規模が小さくて済
む情報量制御回路を提供することにある。
この発明では、データの各値の所定周期内の発生度数
を夫々集計する回路と、データの各値の最大値又は最小
値からスタートして隣接するデータの値の度数を順次積
算して発生度数の積算値を発生する回路と、データの各
値に対して複数のしきい値を設定するしきい値設定回路
と、設定されたしきい値と夫々対応する積算値に基づい
て処理を行う処理回路と、処理回路の出力と目標値とを
比較し、比較出力に応じてしきい値設定回路を制御し、
処理回路の出力が目標値と所定の関係になるように複数
のしきい値を可変する制御回路とが備えられている。
を夫々集計する回路と、データの各値の最大値又は最小
値からスタートして隣接するデータの値の度数を順次積
算して発生度数の積算値を発生する回路と、データの各
値に対して複数のしきい値を設定するしきい値設定回路
と、設定されたしきい値と夫々対応する積算値に基づい
て処理を行う処理回路と、処理回路の出力と目標値とを
比較し、比較出力に応じてしきい値設定回路を制御し、
処理回路の出力が目標値と所定の関係になるように複数
のしきい値を可変する制御回路とが備えられている。
発生情報量を算出する場合、複数のしきい値によって
分けられたデータ例えばダイナミックレンジの範囲毎に
度数の総和を求め、この度数の総和に重み（ビット数）
が乗じられることにより、発生情報量が算出され、この
複数の範囲の発生情報量が加算される。従って、しきい
値を変える毎に一連の演算が必要とされる。しかし、こ
の発明では、発生度数の積算表が形成されているので、
しきい値を変えた場合でも、しきい値と対応する度数が
直ぐに分かり、夫々の度数にビット数を乗じることによ
り、ただちに発生情報量を得ることができる。従って、
バッフアリング処理の収束時間を短縮化でき、また、ハ
ードウエァを簡単と出来る。
分けられたデータ例えばダイナミックレンジの範囲毎に
度数の総和を求め、この度数の総和に重み（ビット数）
が乗じられることにより、発生情報量が算出され、この
複数の範囲の発生情報量が加算される。従って、しきい
値を変える毎に一連の演算が必要とされる。しかし、こ
の発明では、発生度数の積算表が形成されているので、
しきい値を変えた場合でも、しきい値と対応する度数が
直ぐに分かり、夫々の度数にビット数を乗じることによ
り、ただちに発生情報量を得ることができる。従って、
バッフアリング処理の収束時間を短縮化でき、また、ハ
ードウエァを簡単と出来る。
この発明が適用されたディジタルVTRについて図面を
参照して詳細に説明する。この説明は、下記の項目に従
ってなされる。
参照して詳細に説明する。この説明は、下記の項目に従
ってなされる。
a.送信側及び受信側の構成 b.可変長量子化とバッファリング c.バッファリング回路 d.変形例 なお、ディジタルVTRの場合では、送信側が記録側に
対応し、受信側が再生側に対応する。
対応し、受信側が再生側に対応する。
a.送信側及び受信側の構成 第１図において、１で示す入力端子に例えば１サンプ
ルが８ビットに量子化されたディジタルビデオ信号が供
給され、入力ディジタルビデオ信号がブロック化回路２
に供給される。ブロック化回路２により、入力ディジタ
ルビデオ信号が符号化の単位である２次元ブロック毎に
連続する信号に変換される。ブロック化回路２では、例
えば（570ライン×720画素）の１フレームの画面が第２
図に示すように、（Ｍ×Ｎ）ブロックに細分化される。
１ブロックは、例えば第３図に示すように、（４ライン
×４画素）の大きさとされている。ブロック化回路２か
らは、B11,B12,B13・・・・BNMのブロックの順序に変換
されたディジタルビデオ信号が発生する。
ルが８ビットに量子化されたディジタルビデオ信号が供
給され、入力ディジタルビデオ信号がブロック化回路２
に供給される。ブロック化回路２により、入力ディジタ
ルビデオ信号が符号化の単位である２次元ブロック毎に
連続する信号に変換される。ブロック化回路２では、例
えば（570ライン×720画素）の１フレームの画面が第２
図に示すように、（Ｍ×Ｎ）ブロックに細分化される。
１ブロックは、例えば第３図に示すように、（４ライン
×４画素）の大きさとされている。ブロック化回路２か
らは、B11,B12,B13・・・・BNMのブロックの順序に変換
されたディジタルビデオ信号が発生する。
ブロック化回路２の出力信号が最大値MAXをブロック
毎に検出する最大値検出回路3,最小値MINをブロック毎
に検出する最小値検出回路４及び遅延回路５に供給され
る。検出された最大値MAX及び最小値MINが減算回路６に
供給され、（MAX−MIN＝DR）で表されるダイナミックレ
ンジDRが減算回路６から得られる。遅延回路５は、最大
値MAX及び最小値MINを検出するために必要な時間、デー
タを遅延させる。遅延回路５からのビデオデータから最
小値MINが減算回路７において減算され、減算回路７か
らは、最小値除去後のデータPDIが得られる。
毎に検出する最大値検出回路3,最小値MINをブロック毎
に検出する最小値検出回路４及び遅延回路５に供給され
る。検出された最大値MAX及び最小値MINが減算回路６に
供給され、（MAX−MIN＝DR）で表されるダイナミックレ
ンジDRが減算回路６から得られる。遅延回路５は、最大
値MAX及び最小値MINを検出するために必要な時間、デー
タを遅延させる。遅延回路５からのビデオデータから最
小値MINが減算回路７において減算され、減算回路７か
らは、最小値除去後のデータPDIが得られる。
最小値除去後のデータPDIが遅延回路８を介して量子
化回路９に供給されると共に、ROM11から量子化幅Δｉ
のデータが供給される。量子化回路９は、量子化幅Δｉ
を用いてデータPDIを量子化する可変長のADRC符号化を
行う。即ち、量子化回路９では、ブロック内の画素デー
タが共有する最小値MINが除去された画素データPDIが量
子化幅Δｉで除算され、ブロックのダイナミックレンジ
DRに応じた可変のビット数（0,1,2,3,又は４ビット）の
量子化がなされる。
化回路９に供給されると共に、ROM11から量子化幅Δｉ
のデータが供給される。量子化回路９は、量子化幅Δｉ
を用いてデータPDIを量子化する可変長のADRC符号化を
行う。即ち、量子化回路９では、ブロック内の画素デー
タが共有する最小値MINが除去された画素データPDIが量
子化幅Δｉで除算され、ブロックのダイナミックレンジ
DRに応じた可変のビット数（0,1,2,3,又は４ビット）の
量子化がなされる。
ブロック内のビデオ信号は、２次元的相関及び３次元
的相関を有しているので、ダイナミックレンジDRは、元
のデータの値に比して小さくなり、８ビットより少ない
０ビット,1ビット,2ビット,3ビット又は４ビットのビッ
ト数で量子化しても、量子化歪が目立たない。量子化回
路９は、例えばROMで構成される。量子化回路９から
は、最大のビット数である４ビットのコード信号が発生
し、この量子化回路９の出力信号の中で有効ビットが次
段のフレーム化回路14において選択される。このため、
ROM11では、量子化幅Δｉと共に、そのブロックのビッ
ト数を示すデータNbが形成され、データNbがフレーム化
回路14に供給される。
的相関を有しているので、ダイナミックレンジDRは、元
のデータの値に比して小さくなり、８ビットより少ない
０ビット,1ビット,2ビット,3ビット又は４ビットのビッ
ト数で量子化しても、量子化歪が目立たない。量子化回
路９は、例えばROMで構成される。量子化回路９から
は、最大のビット数である４ビットのコード信号が発生
し、この量子化回路９の出力信号の中で有効ビットが次
段のフレーム化回路14において選択される。このため、
ROM11では、量子化幅Δｉと共に、そのブロックのビッ
ト数を示すデータNbが形成され、データNbがフレーム化
回路14に供給される。
ディジタルVTRでは、記録されるデータの伝送レート
が一定であるため、伝送データ量を制限しないと、一部
のデータを記録できなかったり、必要以上に圧縮率を高
くして再生画像の質が劣化したりする。そこで、バッフ
ァリング回路10が設けられ、ADRC符号化されようとする
１画面の全ブロックのダイナミックレンジDRの度数分布
が調べられ、最適な可変長符号化がなされる。バッファ
リング回路10には、減算回路６からダイナミックレンジ
DRが供給される。バッファリング回路10では、伝送デー
タのレートが一定となるようなしきい値T1,T2,T3,T4が
求められ、このしきい値と対応するパラメータコードPi
が出力される。このパラメータコードPiとブロックのダ
イナミックレンジDRで定まる量子化幅ΔｉがROM11から
読み出される。
が一定であるため、伝送データ量を制限しないと、一部
のデータを記録できなかったり、必要以上に圧縮率を高
くして再生画像の質が劣化したりする。そこで、バッフ
ァリング回路10が設けられ、ADRC符号化されようとする
１画面の全ブロックのダイナミックレンジDRの度数分布
が調べられ、最適な可変長符号化がなされる。バッファ
リング回路10には、減算回路６からダイナミックレンジ
DRが供給される。バッファリング回路10では、伝送デー
タのレートが一定となるようなしきい値T1,T2,T3,T4が
求められ、このしきい値と対応するパラメータコードPi
が出力される。このパラメータコードPiとブロックのダ
イナミックレンジDRで定まる量子化幅ΔｉがROM11から
読み出される。
遅延回路12及び13は、最適なしきい値がバッファリン
グ回路10で求まり、可変長量子化がされる迄の時間、ダ
イナミックレンジDR及び最小値MINを遅延させる。バッ
ファリング回路10からのパラメータコードPiと遅延回路
12,13からのダイナミックレンジDR及び最小値MINと量子
化回路９からのコード信号DTとがフレーム化回路14に供
給される。フレーム化回路14は、可変長データとしての
コード信号DT及び固定長データとしての付加コードPi,D
R,MINにエラー訂正用の符号化を施したり、同期信号の
付加を行う。フレーム化回路14の出力端子15に送信デー
タが得られる。１画面で一個のパラメータコードPiが伝
送され、１ブロック毎にDR,MINのデータが伝送され、１
画素毎にコード信号DTが伝送される。また、フレーム化
回路14では、前述のように、ビット数を示すデータNbを
用いて、量子化回路９からのコード信号DTの有効なビッ
トの選択がなされる。
グ回路10で求まり、可変長量子化がされる迄の時間、ダ
イナミックレンジDR及び最小値MINを遅延させる。バッ
ファリング回路10からのパラメータコードPiと遅延回路
12,13からのダイナミックレンジDR及び最小値MINと量子
化回路９からのコード信号DTとがフレーム化回路14に供
給される。フレーム化回路14は、可変長データとしての
コード信号DT及び固定長データとしての付加コードPi,D
R,MINにエラー訂正用の符号化を施したり、同期信号の
付加を行う。フレーム化回路14の出力端子15に送信デー
タが得られる。１画面で一個のパラメータコードPiが伝
送され、１ブロック毎にDR,MINのデータが伝送され、１
画素毎にコード信号DTが伝送される。また、フレーム化
回路14では、前述のように、ビット数を示すデータNbを
用いて、量子化回路９からのコード信号DTの有効なビッ
トの選択がなされる。
受信されたデータは、第４図において21で示す入力端
子に供給され、フレーム分解回路22により、パラメータ
コードPi、ダイナミックレンジDR、コード信号DT、最小
値MINの夫々に分解される。復号化回路23は、ADRCエン
コーダの量子化回路９と逆にコード信号DTを復元レベル
に変換する。復号化回路23からの復元レベルが加算回路
25に供給され、最小値MINが復元レベルに加算され、加
算回路25からの復元データがブロック分解回路26に供給
される。ブロック分解回路26の出力端子27にテレビジョ
ン信号と同様の順序の出力データが得られる。
子に供給され、フレーム分解回路22により、パラメータ
コードPi、ダイナミックレンジDR、コード信号DT、最小
値MINの夫々に分解される。復号化回路23は、ADRCエン
コーダの量子化回路９と逆にコード信号DTを復元レベル
に変換する。復号化回路23からの復元レベルが加算回路
25に供給され、最小値MINが復元レベルに加算され、加
算回路25からの復元データがブロック分解回路26に供給
される。ブロック分解回路26の出力端子27にテレビジョ
ン信号と同様の順序の出力データが得られる。
b.可変長量子化とバッファリング 第５図は、量子化回路９においてなされる可変長量子
化を説明するもので、T1,T2,T3,T4が夫々割り当てビッ
ト数を決定するしきい値である。これらのしきい値は、
（T4＜T3＜T2＜T1）の関係にある。
化を説明するもので、T1,T2,T3,T4が夫々割り当てビッ
ト数を決定するしきい値である。これらのしきい値は、
（T4＜T3＜T2＜T1）の関係にある。
ダイナミックレンジDRが（DR＝T4−１）の時には、第
５図Ａに示すように、最大値MAXと最小値MINのみが伝送
され、受信側では、両者の中間のレベルL0が復元レベル
とされる。従って、第５図Ａに示すように、ダイナミッ
クレンジDRが（T4−１）の時には、量子化幅がΔ０とな
る。ダイナミックレンジDRが（０≦DR≦T4−１）の場合
には、割り当てビット数が０ビットである。
５図Ａに示すように、最大値MAXと最小値MINのみが伝送
され、受信側では、両者の中間のレベルL0が復元レベル
とされる。従って、第５図Ａに示すように、ダイナミッ
クレンジDRが（T4−１）の時には、量子化幅がΔ０とな
る。ダイナミックレンジDRが（０≦DR≦T4−１）の場合
には、割り当てビット数が０ビットである。
第５図Ｂは、ダイナミックレンジDRが（T3−１）の場
合を示す。ダイナミックレンジDRが（T4≦DR≦T3−１）
の時には、割り当てビット数が１ビットとされる。従っ
て検出されたダイナミックレンジDRが２つのレベル範囲
に分割され、ブロックの最小値除去後の画素データPDI
が属するレベル範囲が量子化幅Δ１を用いて調べられ、
レベル範囲と対応する“0"又は“1"の一方のコード信号
が割り当てられ、復元レベルがL0又はL1とされる。
合を示す。ダイナミックレンジDRが（T4≦DR≦T3−１）
の時には、割り当てビット数が１ビットとされる。従っ
て検出されたダイナミックレンジDRが２つのレベル範囲
に分割され、ブロックの最小値除去後の画素データPDI
が属するレベル範囲が量子化幅Δ１を用いて調べられ、
レベル範囲と対応する“0"又は“1"の一方のコード信号
が割り当てられ、復元レベルがL0又はL1とされる。
第５図に示される可変長符号化は、ダイナミックレン
ジが大きくなるほど、量子化幅Δｉが（Δ０＜Δ１＜Δ
２＜Δ３＜Δ４）と大きくされる非直線量子化が行われ
る。非直線量子化は、量子化歪が目立ち易いダイナミッ
クレンジが小さいブロックでは、最大歪を小さくし、逆
に、ダイナミックレンジが大きいブロックでは、最大歪
を大きくするもので、圧縮率がより高くされる。
ジが大きくなるほど、量子化幅Δｉが（Δ０＜Δ１＜Δ
２＜Δ３＜Δ４）と大きくされる非直線量子化が行われ
る。非直線量子化は、量子化歪が目立ち易いダイナミッ
クレンジが小さいブロックでは、最大歪を小さくし、逆
に、ダイナミックレンジが大きいブロックでは、最大歪
を大きくするもので、圧縮率がより高くされる。
ダイナミックレンジDRが（T2−１）の場合には、第５
図Ｃに示すように、検出されたダイナミックレンジDRが
４個のレベル範囲に分割され、レベル範囲の夫々に対し
て、２ビット（00）（01）（10）（11）が割り当てら
れ、各レベル範囲の中央のレベルが復元レベルL0,L1,L
2,L3とされる。従って、量子化幅Δ２を用いてデータPD
Iの属するレベル範囲が調べられる。ダイナミックレン
ジDRが（T3≦DR≦T2−１）の場合では、割り当てビット
数が２ビットとされる。
図Ｃに示すように、検出されたダイナミックレンジDRが
４個のレベル範囲に分割され、レベル範囲の夫々に対し
て、２ビット（00）（01）（10）（11）が割り当てら
れ、各レベル範囲の中央のレベルが復元レベルL0,L1,L
2,L3とされる。従って、量子化幅Δ２を用いてデータPD
Iの属するレベル範囲が調べられる。ダイナミックレン
ジDRが（T3≦DR≦T2−１）の場合では、割り当てビット
数が２ビットとされる。
また、ダイナミックレンジDRが（T1−１）の場合で
は、第５図Ｄに示すように、検出されたダイナミックレ
ンジDRが８個のレベル範囲に分割され、レベル範囲の夫
々に対して、３ビット（000）（001）・・・（111）が
割り当てられ、各レベル範囲の中央のレベルが復元レベ
ルL0,L1・・・L7とされる。従って量子化幅がΔ３とな
る。ダイナミックレンジDRが（T2≦DR≦T1−１）の場合
では、割り当てビット数が３ビットとされる。
は、第５図Ｄに示すように、検出されたダイナミックレ
ンジDRが８個のレベル範囲に分割され、レベル範囲の夫
々に対して、３ビット（000）（001）・・・（111）が
割り当てられ、各レベル範囲の中央のレベルが復元レベ
ルL0,L1・・・L7とされる。従って量子化幅がΔ３とな
る。ダイナミックレンジDRが（T2≦DR≦T1−１）の場合
では、割り当てビット数が３ビットとされる。
更に、ダイナミックレンジが最大の255の場合には、
第５図Ｅに示すように、検出されたダイナミックレンジ
DRが16個のレベル範囲に分割され、レベル範囲の夫々に
対して、４ビット（0000）（0001）・・・（1111）が割
り当てられ、各レベル範囲の中央のレベルが復元レベル
L0,L1・・・L15とされる。従って、量子化幅がΔ４とな
る。ダイナミックレンジDRが（T1≦DR≦255）の場合で
は、割り当てビット数が４ビットとされる。
第５図Ｅに示すように、検出されたダイナミックレンジ
DRが16個のレベル範囲に分割され、レベル範囲の夫々に
対して、４ビット（0000）（0001）・・・（1111）が割
り当てられ、各レベル範囲の中央のレベルが復元レベル
L0,L1・・・L15とされる。従って、量子化幅がΔ４とな
る。ダイナミックレンジDRが（T1≦DR≦255）の場合で
は、割り当てビット数が４ビットとされる。
しきい値T1〜T4としては、一例として、最高伝送レー
トが（２ビット／画素）の時に、パラメータコードPiで
区別される次の11個のセットが用意される。
トが（２ビット／画素）の時に、パラメータコードPiで
区別される次の11個のセットが用意される。
上述のしきい値の中で、パラメータコードP1で指定さ
れるしきい値のセットが最も量子化歪を小さくできる。
バッファリング回路10では、１フレーム内の全てのブロ
ックのダイナミックレンジDRの度数分布が求められる。
この度数分布に対して上記のしきい値のセットをパラメ
ータコードP1で示すセットから順に適用してADRC符号化
を行った場合のコード信号DTの全ビット数（発生情報
量）が算出される。この発生情報量が予め分かっている
データしきい値と比較され、データしきい値を超えない
範囲でなるべく歪が小さいしきい値のセットが決定され
る。
れるしきい値のセットが最も量子化歪を小さくできる。
バッファリング回路10では、１フレーム内の全てのブロ
ックのダイナミックレンジDRの度数分布が求められる。
この度数分布に対して上記のしきい値のセットをパラメ
ータコードP1で示すセットから順に適用してADRC符号化
を行った場合のコード信号DTの全ビット数（発生情報
量）が算出される。この発生情報量が予め分かっている
データしきい値と比較され、データしきい値を超えない
範囲でなるべく歪が小さいしきい値のセットが決定され
る。
第６図は、（０〜255）の範囲のダイナミックレンジD
Rを横軸とし、発生度数を縦軸とした度数分布の一例で
ある。x1,x2,x3,x4,x5の夫々は、前述のように、しきい
値T1〜T4によって分けられたダイナミックレンジDRの五
個の範囲に含まれるブロック数を表している。（T4−
１）以下のダイナミックレンジDRを持つブロックは、０
ビットが割り当てられるので、ブロック数x5は、発生情
報量に寄与しない。従って、発生情報量は、 4x1＋3x2＋2x3＋x4 で求まる。この発生情報量がデータしきい値と比較さ
れ、データしきい値を超える時には、より大きいしきい
値のセットが適用され、同様にして発生情報量が算出さ
れる。上式の演算を行うには、設定されたしきい値のセ
ット毎に各範囲で度数分布の和を求め、この和に割り当
てビット数を乗じて加算する処理が必要である。しかし
ながら、しきい値のセットを変更する都度、上記の処理
を行うと、最適なしきい値のセットが求まる迄に時間が
かかる問題が生じる。
Rを横軸とし、発生度数を縦軸とした度数分布の一例で
ある。x1,x2,x3,x4,x5の夫々は、前述のように、しきい
値T1〜T4によって分けられたダイナミックレンジDRの五
個の範囲に含まれるブロック数を表している。（T4−
１）以下のダイナミックレンジDRを持つブロックは、０
ビットが割り当てられるので、ブロック数x5は、発生情
報量に寄与しない。従って、発生情報量は、 4x1＋3x2＋2x3＋x4 で求まる。この発生情報量がデータしきい値と比較さ
れ、データしきい値を超える時には、より大きいしきい
値のセットが適用され、同様にして発生情報量が算出さ
れる。上式の演算を行うには、設定されたしきい値のセ
ット毎に各範囲で度数分布の和を求め、この和に割り当
てビット数を乗じて加算する処理が必要である。しかし
ながら、しきい値のセットを変更する都度、上記の処理
を行うと、最適なしきい値のセットが求まる迄に時間が
かかる問題が生じる。
この一実施例は、第６図に示す度数分布を第７図に示
す積算型の度数分布に変換し、異なるしきい値のセット
と対応する発生情報量をより高速に算出でき、従って、
最適なしきい値のセットが得られる迄の収束時間を短縮
できる。
す積算型の度数分布に変換し、異なるしきい値のセット
と対応する発生情報量をより高速に算出でき、従って、
最適なしきい値のセットが得られる迄の収束時間を短縮
できる。
第７図から理解されるように、ダイナミックレンジDR
が最大の発生度数からスタートして、より小さいダイナ
ミックレンジDRの発生度数が順次積算されて積算型の度
数分布グラフが得られる。従って、しきい値T1迄の積算
度数がx1となり、しきい値T2迄の積算度数が（x1＋x2）
となり、しきい値T3迄の積算度数が（x1＋x2＋x3）とな
り、しきい値T4迄の積算度数が（x1＋x2＋x3＋x4）とな
る。
が最大の発生度数からスタートして、より小さいダイナ
ミックレンジDRの発生度数が順次積算されて積算型の度
数分布グラフが得られる。従って、しきい値T1迄の積算
度数がx1となり、しきい値T2迄の積算度数が（x1＋x2）
となり、しきい値T3迄の積算度数が（x1＋x2＋x3）とな
り、しきい値T4迄の積算度数が（x1＋x2＋x3＋x4）とな
る。
しきい値T1〜T4に対する発生情報量は、 ４（x1−０）＋３〔（x1＋x2）−x1〕 ＋２〔（x1＋x2＋x3）−（x1＋x2）〕 ＋１〔（x1＋x2＋x3＋x4）−（x1＋x2＋x3） ＝4x1＋3x2＋2x3＋1x4 と求まる。第７図に示される積算型の度数分布グラフ
（積算型度数分布表）を一旦、作成すれば、しきい値の
セットを更新した時に、四個の数の和により直ちに発生
情報量を求めることができる。
（積算型度数分布表）を一旦、作成すれば、しきい値の
セットを更新した時に、四個の数の和により直ちに発生
情報量を求めることができる。
第８図は、バッファリング回路10の動作を示すフロー
チャートである。最初に、１画面例えば１フレームの全
てのブロックのダイナミックレンジDRが検出される（ス
テップ）。次に、１フレームのダイナミックレンジDR
の度数分布表（第６図参照）が作成される（ステップ
）。この度数分布表が積算型の度数分布表（第７図参
照）に変換される（ステップ）。積算型の度数分布表
を用いてしきい値のセットに対する発生情報量が算出さ
れる（ステップ）。この場合、量子化歪が最小となる
しきい値のセット（パラメータコードP1で指定されるし
きい値のセット）からスタートされる。
チャートである。最初に、１画面例えば１フレームの全
てのブロックのダイナミックレンジDRが検出される（ス
テップ）。次に、１フレームのダイナミックレンジDR
の度数分布表（第６図参照）が作成される（ステップ
）。この度数分布表が積算型の度数分布表（第７図参
照）に変換される（ステップ）。積算型の度数分布表
を用いてしきい値のセットに対する発生情報量が算出さ
れる（ステップ）。この場合、量子化歪が最小となる
しきい値のセット（パラメータコードP1で指定されるし
きい値のセット）からスタートされる。
求められた発生情報量と目標値（データしきい値）と
が比較される（ステップ）。目標値は、送信データの
伝送レートの最大値であり、例えば（２ビット/1画素）
である。この比較の結果がステップで判定される。発
生情報量が目標値以下の場合には、当該しきい値のセッ
トを用いてADRCの量子化がされる（ステップ）。若
し、発生情報量が目標値を超える場合には、しきい値の
セットの更新がされ（ステップ）、量子化歪がより大
きい新たなしきい値のセットに関してステップ，，
の処理が繰り返される。
が比較される（ステップ）。目標値は、送信データの
伝送レートの最大値であり、例えば（２ビット/1画素）
である。この比較の結果がステップで判定される。発
生情報量が目標値以下の場合には、当該しきい値のセッ
トを用いてADRCの量子化がされる（ステップ）。若
し、発生情報量が目標値を超える場合には、しきい値の
セットの更新がされ（ステップ）、量子化歪がより大
きい新たなしきい値のセットに関してステップ，，
の処理が繰り返される。
なお、コード信号DT以外にダイナミックレンジDR、最
小値MIN、パラメータコードPi及び誤り訂正コードの冗
長コードが伝送されるが、これらのデータは、固定長で
あるため、伝送データのレートを検査する際に、目標値
にオフセットを持たせることで無視することができる。
小値MIN、パラメータコードPi及び誤り訂正コードの冗
長コードが伝送されるが、これらのデータは、固定長で
あるため、伝送データのレートを検査する際に、目標値
にオフセットを持たせることで無視することができる。
c.バッファリング回路 第９図は、バッファリング回路10の一例を示す。第９
図において、31で示す入力端子からダイナミックレンジ
DRが供給される。このダイナミックレンジDRは、出力制
御機能を持つレジスタ32を介してRAM33にアドレス信号
として供給される。RAM33は、（０〜255）のアドレスを
有し、初期状態では、記憶内容が全て０にクリアされ
る。
図において、31で示す入力端子からダイナミックレンジ
DRが供給される。このダイナミックレンジDRは、出力制
御機能を持つレジスタ32を介してRAM33にアドレス信号
として供給される。RAM33は、（０〜255）のアドレスを
有し、初期状態では、記憶内容が全て０にクリアされ
る。
RAM33から読みだされたデータが加算回路34に供給さ
れ、加算回路34の出力データがデータ入力としてRAM33
に供給される。初期化された後に、ブロック毎のダイナ
ミックレンジDRがレジスタ32を介してRAM33に供給され
る。RAM33は、データを読みだして後、同一のアドレス
に加算回路34の出力データを書き込む。加算回路34に
は、レジスタ35を介して＋１発生回路36からの出力が供
給されているので、ダイナミックレンジDRと対応するア
ドレスがアクセスされる毎に、このアドレスのデータが
インクリメントする。従って、１フレームの全てのブロ
ックのダイナミックレンジDRの供給が終了した時点で
は、RAM33には、ダイナミックレンジDRの度数分布表が
貯えられている。
れ、加算回路34の出力データがデータ入力としてRAM33
に供給される。初期化された後に、ブロック毎のダイナ
ミックレンジDRがレジスタ32を介してRAM33に供給され
る。RAM33は、データを読みだして後、同一のアドレス
に加算回路34の出力データを書き込む。加算回路34に
は、レジスタ35を介して＋１発生回路36からの出力が供
給されているので、ダイナミックレンジDRと対応するア
ドレスがアクセスされる毎に、このアドレスのデータが
インクリメントする。従って、１フレームの全てのブロ
ックのダイナミックレンジDRの供給が終了した時点で
は、RAM33には、ダイナミックレンジDRの度数分布表が
貯えられている。
次に、レジスタ38及び39が出力可能状態とされ、レジ
スタ35が出力不可能状態とされ、積算型の度数分布表の
作成がなされる。RAM33には、アドレスコントローラ37
からのアドレス信号がレジスタ38を介して供給される。
このアドレス信号は、255から（−１）づつディクレメ
ントするものである。
スタ35が出力不可能状態とされ、積算型の度数分布表の
作成がなされる。RAM33には、アドレスコントローラ37
からのアドレス信号がレジスタ38を介して供給される。
このアドレス信号は、255から（−１）づつディクレメ
ントするものである。
RAM33から読みだされたデータが加算回路34におい
て、レジスタ39に貯えられている以前の読みだしデータ
と加算される。RAM33には、加算回路34の出力データが
読みだしアドレスと同一のアドレスに書き込まれるの
で、アドレスが０までディクレメントした時点で、RAM3
3には、積算型の度数分布表が貯えられる。
て、レジスタ39に貯えられている以前の読みだしデータ
と加算される。RAM33には、加算回路34の出力データが
読みだしアドレスと同一のアドレスに書き込まれるの
で、アドレスが０までディクレメントした時点で、RAM3
3には、積算型の度数分布表が貯えられる。
そして、発生情報量の算出を行うために、アドレスコ
ントローラ37から歪が最小のしきい値T1,T2,T3,T4がア
ドレス信号としてRAM33に順次供給される。しきい値T1
が供給されると、第７図から理解されるように、度数x1
がRAM33から読みだされた加算回路41に供給される。加
算回路41の出力信号がレジスタ42を介して加算回路41に
帰還れると共に、比較回路43に供給される。比較回路43
は、しきい値T1〜T4迄がRAM33に与えられた時点で、端
子44からのデータしきい値（目標値）と加算回路41から
の発生情報量との比較を行う。
ントローラ37から歪が最小のしきい値T1,T2,T3,T4がア
ドレス信号としてRAM33に順次供給される。しきい値T1
が供給されると、第７図から理解されるように、度数x1
がRAM33から読みだされた加算回路41に供給される。加
算回路41の出力信号がレジスタ42を介して加算回路41に
帰還れると共に、比較回路43に供給される。比較回路43
は、しきい値T1〜T4迄がRAM33に与えられた時点で、端
子44からのデータしきい値（目標値）と加算回路41から
の発生情報量との比較を行う。
しきい値T1に続いてしきい値T2がRAM33に供給され、R
AM33から（x1＋x2）が読みだされる。加算回路41では、
レジスタ42に蓄えられているx1と加算され、加算出力が
レジスタ42に格納される。次に、しきい値T3がRAM33に
供給されると、RAM33から（x1＋x2＋x3）が読みださ
れ、加算回路41でレジスタ42に蓄えられている（2x1＋x
2）と加算される。更に、しきい値T4がRAM33に供給さ
れ、同様にして加算回路41でRAM33の読みだし出力とレ
ジスタ42の出力とが加算される。従って、加算回路41の
出力は、 4x1＋3x2＋2x3＋1x4 となる。この加算回路41の出力は、しきい値T1〜T4と対
応する発生情報量に他ならない。
AM33から（x1＋x2）が読みだされる。加算回路41では、
レジスタ42に蓄えられているx1と加算され、加算出力が
レジスタ42に格納される。次に、しきい値T3がRAM33に
供給されると、RAM33から（x1＋x2＋x3）が読みださ
れ、加算回路41でレジスタ42に蓄えられている（2x1＋x
2）と加算される。更に、しきい値T4がRAM33に供給さ
れ、同様にして加算回路41でRAM33の読みだし出力とレ
ジスタ42の出力とが加算される。従って、加算回路41の
出力は、 4x1＋3x2＋2x3＋1x4 となる。この加算回路41の出力は、しきい値T1〜T4と対
応する発生情報量に他ならない。
比較回路43は、上記の発生情報量がデータしきい値を
超える時に“0"となり、データしきい値を発生情報量が
超えない時に“1"となる比較出力信号を発生する。この
比較出力信号がアドレスコントローラ37に供給される。
アドレスコントローラ37は、比較出力が“1"になると、
しきい値の更新を停止し、そのときのしきい値を示すパ
ラメータコードPiを出力端子40に出力する。
超える時に“0"となり、データしきい値を発生情報量が
超えない時に“1"となる比較出力信号を発生する。この
比較出力信号がアドレスコントローラ37に供給される。
アドレスコントローラ37は、比較出力が“1"になると、
しきい値の更新を停止し、そのときのしきい値を示すパ
ラメータコードPiを出力端子40に出力する。
上述のダイナミックレンジDRの度数分布表を積算型に
変換する処理及び最適なしきい値を決定する処理は、垂
直ブランキング期間において行うことができる。更に処
理時間の短縮を図るには、RAM33の容量を四倍とし、し
きい値T1〜T4と対応する積算度数を並列的に出力できる
構成とすれば良い。
変換する処理及び最適なしきい値を決定する処理は、垂
直ブランキング期間において行うことができる。更に処
理時間の短縮を図るには、RAM33の容量を四倍とし、し
きい値T1〜T4と対応する積算度数を並列的に出力できる
構成とすれば良い。
第10図は、アドレスコントローラ37の一例の構成を示
す。第10図において、51は、積算度数分布表を作成する
時に255から（−１）づつディクレメントするアドレス
を発生するアドレスカウンタである。このアドレスは、
出力制御機能を持つレジスタ52を介してRAM33に供給さ
れる。
す。第10図において、51は、積算度数分布表を作成する
時に255から（−１）づつディクレメントするアドレス
を発生するアドレスカウンタである。このアドレスは、
出力制御機能を持つレジスタ52を介してRAM33に供給さ
れる。
53,54,55,56は、夫々ROMを示し、ROM53には、例えば1
1通りのしきい値T1が格納されており、他のROM54,55,56
には、11通りのしきい値T2,T3,T4が夫々格納されてい
る。ROM53〜56には、アドレスカウンタ57で発生した４
ビットのパラメータコードPiがアドレスとして供給され
る。アドレスカウンタ57は、パルス化回路58からのパル
ス信号によってインクリメントされる。
1通りのしきい値T1が格納されており、他のROM54,55,56
には、11通りのしきい値T2,T3,T4が夫々格納されてい
る。ROM53〜56には、アドレスカウンタ57で発生した４
ビットのパラメータコードPiがアドレスとして供給され
る。アドレスカウンタ57は、パルス化回路58からのパル
ス信号によってインクリメントされる。
パルス化回路58には、比較回路43からの比較出力信号
が供給され、比較出力信号が“0"の期間では、所定の周
期のパルス信号がパルス化回路58からアドレスカウンタ
57に供給される。従って、ROM53〜56からは、発生情報
量がデータしきい値以下となる迄、しきい値が順次読み
だされる。ROM53〜56の夫々から読みだされたしきい値
は、出力制御機能を持つレジスタ59,60,61,62に供給さ
れる。レジスタ59〜62は、出力制御信号により、レジス
タ59から順番にしきい値を出力する。
が供給され、比較出力信号が“0"の期間では、所定の周
期のパルス信号がパルス化回路58からアドレスカウンタ
57に供給される。従って、ROM53〜56からは、発生情報
量がデータしきい値以下となる迄、しきい値が順次読み
だされる。ROM53〜56の夫々から読みだされたしきい値
は、出力制御機能を持つレジスタ59,60,61,62に供給さ
れる。レジスタ59〜62は、出力制御信号により、レジス
タ59から順番にしきい値を出力する。
アドレスカウンタ57で発生したパラメータコードPiが
ゲート回路63を介して出力端子64に取り出される。ま
た、ROM53〜56から夫々読みだされたしきい値T1〜T4が
ゲート回路65,66,67,68を夫々介して出力端子69,70,71,
72に取り出される。これらのゲート回路63,65〜68は、
比較出力信号が“1"の場合にオンとなる。従って、最適
なしきい値とこのしきい値を指示するパラメータコード
Piとが出力端子64,69〜72に夫々得られる。これらのし
きい値及びパラメータコードPiがADRCの符号化に使用さ
れる。
ゲート回路63を介して出力端子64に取り出される。ま
た、ROM53〜56から夫々読みだされたしきい値T1〜T4が
ゲート回路65,66,67,68を夫々介して出力端子69,70,71,
72に取り出される。これらのゲート回路63,65〜68は、
比較出力信号が“1"の場合にオンとなる。従って、最適
なしきい値とこのしきい値を指示するパラメータコード
Piとが出力端子64,69〜72に夫々得られる。これらのし
きい値及びパラメータコードPiがADRCの符号化に使用さ
れる。
d.変形例 この発明は、３次元ブロックのADRCに対しても適用で
きる。３次元ブロックが例えば２フレームに夫々属する
２個の２次元領域で構成される場合、１ブロック内の画
素数が２倍となる。また、３次元ブロックのADRCでは、
圧縮率を高くする目的で、２個の２次元領域の間で動き
の有無を判定し、動きが有る時には、２個の２次元領域
の画素データ即ち、ブロック内の全画素データの符号化
を行い、動きが無い時には、１個の２次元領域の画素デ
ータを符号化する処理がなされる。従って、発生情報量
が静止部と動画部とで（1:2）となる。
きる。３次元ブロックが例えば２フレームに夫々属する
２個の２次元領域で構成される場合、１ブロック内の画
素数が２倍となる。また、３次元ブロックのADRCでは、
圧縮率を高くする目的で、２個の２次元領域の間で動き
の有無を判定し、動きが有る時には、２個の２次元領域
の画素データ即ち、ブロック内の全画素データの符号化
を行い、動きが無い時には、１個の２次元領域の画素デ
ータを符号化する処理がなされる。従って、発生情報量
が静止部と動画部とで（1:2）となる。
上述の３次元ADRCに対してこの発明を適用した時のバ
ッファリング回路の構成を第11図に示す。既に説明した
一実施例のバッファリング回路（第９図参照）と同様の
構成に対して、出力制御機能を持つレジスタ45,（＋
２）発生回路46,セレクト信号発生回路47が付加的に設
けられている。セレクト信号発生回路47には、動きの有
無を示す動きフラッグが端子48から供給されている。セ
レクト信号発生回路47からのセレクト信号によってレジ
スタ35,39,45が制御される。
ッファリング回路の構成を第11図に示す。既に説明した
一実施例のバッファリング回路（第９図参照）と同様の
構成に対して、出力制御機能を持つレジスタ45,（＋
２）発生回路46,セレクト信号発生回路47が付加的に設
けられている。セレクト信号発生回路47には、動きの有
無を示す動きフラッグが端子48から供給されている。セ
レクト信号発生回路47からのセレクト信号によってレジ
スタ35,39,45が制御される。
ダイナミックレンジDRが入力端子31から供給され、度
数分布表をRAM33に形成する動作では、各ブロックの動
きフラッグによって、動画部では、レジスタ45を出力可
能状態として（＋２）を加算回路34に供給し、静止部で
は、レジスタ35を出力可能状態として（＋１）を加算回
路34に供給する。この制御により、RAM33には、ダイナ
ミックレンジDRの度数分布表が正しく作成される。
数分布表をRAM33に形成する動作では、各ブロックの動
きフラッグによって、動画部では、レジスタ45を出力可
能状態として（＋２）を加算回路34に供給し、静止部で
は、レジスタ35を出力可能状態として（＋１）を加算回
路34に供給する。この制御により、RAM33には、ダイナ
ミックレンジDRの度数分布表が正しく作成される。
また、この発明では、最大歪を一定にする直線量子化
を行う可変長ADRCを行う場合にも適用でき、圧縮率を高
くするためにサブサンプリングを行ってからADRCを行う
場合にも適用できる。
を行う可変長ADRCを行う場合にも適用でき、圧縮率を高
くするためにサブサンプリングを行ってからADRCを行う
場合にも適用できる。
更に、この発明は、高能率符号化方法と併用したバッ
ファリングに限らず、伝送データ量を一定に抑える目的
に広く使用できる。
ファリングに限らず、伝送データ量を一定に抑える目的
に広く使用できる。
この発明に依れば、積算型の度数分布表を形成してい
るので、パラメータコードPiで定まるしきい値のセット
に対応する範囲の度数分布の和が直ちに求まり、発生情
報量が直ちに分かり、バッファリング制御の収束時間が
早くなる利点があり、また、ハードウエァの規模が小さ
くなる。
るので、パラメータコードPiで定まるしきい値のセット
に対応する範囲の度数分布の和が直ちに求まり、発生情
報量が直ちに分かり、バッファリング制御の収束時間が
早くなる利点があり、また、ハードウエァの規模が小さ
くなる。
第１図はこの発明の一実施例の送信側の構成を示すブロ
ック図、第２図及び第３図はブロックの説明のための略
線図、第４図は受信側のブロック図、第５図は可変長量
子化の説明のための略線図、第６図及び第７図は度数分
布表の説明のためのブロック図、第８図はバッファリン
グの説明のためのフローチャート、第９図はバッファリ
ング回路の一例のブロック図、第10図はバッファリング
回路のアドレスコントローラのブロック図、第11図はバ
ッファリング回路の他の例のブロック図、第12図はバッ
ファリングの説明のためのブロック図である。 図面における主要な符号の説明 1:ディジタルビデオ信号の入力端子、2:ブロック化回
路、3:最大値検出回路、4:最小値検出回路、6,7:減算回
路、9:量子化回路、10:バッファリング回路、33:RAM、3
7:アドレスコントローラ、43:比較回路。
ック図、第２図及び第３図はブロックの説明のための略
線図、第４図は受信側のブロック図、第５図は可変長量
子化の説明のための略線図、第６図及び第７図は度数分
布表の説明のためのブロック図、第８図はバッファリン
グの説明のためのフローチャート、第９図はバッファリ
ング回路の一例のブロック図、第10図はバッファリング
回路のアドレスコントローラのブロック図、第11図はバ
ッファリング回路の他の例のブロック図、第12図はバッ
ファリングの説明のためのブロック図である。 図面における主要な符号の説明 1:ディジタルビデオ信号の入力端子、2:ブロック化回
路、3:最大値検出回路、4:最小値検出回路、6,7:減算回
路、9:量子化回路、10:バッファリング回路、33:RAM、3
7:アドレスコントローラ、43:比較回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/24 (56)参考文献 特開 昭62−92620（ＪＰ，Ａ) 特開 昭61−144989（ＪＰ，Ａ) 特開 昭62−128621（ＪＰ，Ａ) 特開 昭60−245316（ＪＰ，Ａ) 特開 昭56−83176（ＪＰ，Ａ) 特開 昭54−132116（ＪＰ，Ａ) 特公 平４−59827（ＪＰ，Ｂ２) 特公 平５−26936（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】データの各値の所定周期内の発生度数を夫
々集計する回路と、 上記データの各値の最大値又は最小値からスタートして
隣接するデータの値の度数を順次積算して上記発生度数
の積算値を発生する回路と、 上記データの各値に対して複数のしきい値を設定するし
きい値設定回路と、 上記設定されたしきい値と夫々対応する上記積算値に基
づいて処理を行う処理回路と、 上記処理回路の出力と目標値とを比較し、比較出力に応
じて上記しきい値設定回路を制御し、上記処理回路の出
力が上記目標値と所定の関係になるように上記複数のし
きい値を可変する制御回路と を備えたことを特徴とする情報量制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257586A JPH0821866B2 (ja) | 1986-10-29 | 1986-10-29 | 情報量制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257586A JPH0821866B2 (ja) | 1986-10-29 | 1986-10-29 | 情報量制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63111781A JPS63111781A (ja) | 1988-05-17 |
| JPH0821866B2 true JPH0821866B2 (ja) | 1996-03-04 |
Family
ID=17308324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61257586A Expired - Lifetime JPH0821866B2 (ja) | 1986-10-29 | 1986-10-29 | 情報量制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821866B2 (ja) |
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-
1986
- 1986-10-29 JP JP61257586A patent/JPH0821866B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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