JPH0813004B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPH0813004B2 JPH0813004B2 JP59186318A JP18631884A JPH0813004B2 JP H0813004 B2 JPH0813004 B2 JP H0813004B2 JP 59186318 A JP59186318 A JP 59186318A JP 18631884 A JP18631884 A JP 18631884A JP H0813004 B2 JPH0813004 B2 JP H0813004B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- converter
- output
- clock
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/456—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a first order loop filter in the feedforward path
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はA/D変換器、更に詳しく言えば、入力アナロ
グ信号と局部復号信号との差分を積分し、その積分され
たものを比較器で量子化してデイジタル信号にすると共
に、上記デイジタル信号を積分して変換された出力デイ
ジタル信号とすると共に、上記局部復号信号とする、い
わゆる補間形A/D変換器に関するものである。
グ信号と局部復号信号との差分を積分し、その積分され
たものを比較器で量子化してデイジタル信号にすると共
に、上記デイジタル信号を積分して変換された出力デイ
ジタル信号とすると共に、上記局部復号信号とする、い
わゆる補間形A/D変換器に関するものである。
補間形A/D変換器は、比較的簡単な回路構成で、高精
度のA/D変換ができる利点を持つ。しかし、入力信号レ
ベルが急激に変化する場合、入力アナログ信号と局部復
号信号（帰還近似アナログ信号）との差が大きくなると
積分値と量子化レベルとの差が大きくなり、いわゆる勾
配過負荷の問題が生じる。
度のA/D変換ができる利点を持つ。しかし、入力信号レ
ベルが急激に変化する場合、入力アナログ信号と局部復
号信号（帰還近似アナログ信号）との差が大きくなると
積分値と量子化レベルとの差が大きくなり、いわゆる勾
配過負荷の問題が生じる。
この勾配過負荷の問題を解決するため、入力アナログ
信号のレベルに応じて、上記比較器における量子化レベ
ルを指数関数的に変化させるA/D変換器が知られている
（米国特許3932,864 James,Chorles Candy）。
信号のレベルに応じて、上記比較器における量子化レベ
ルを指数関数的に変化させるA/D変換器が知られている
（米国特許3932,864 James,Chorles Candy）。
この非線形補間形A/D変換器では帰還信号の量子化レ
ベルが指数関数的に変化するため、信号の量子化雑音電
力が入力信号のレベルに大きく依存する欠点がある。す
なわち、このA/D変換器に入力オフセツト電圧が重畳さ
れると、これは見かけ上入力信号のレベルの増加と等価
となり量子化雑音電力が増大して、結果的にS/N化が劣
化してしまう欠点がある。
ベルが指数関数的に変化するため、信号の量子化雑音電
力が入力信号のレベルに大きく依存する欠点がある。す
なわち、このA/D変換器に入力オフセツト電圧が重畳さ
れると、これは見かけ上入力信号のレベルの増加と等価
となり量子化雑音電力が増大して、結果的にS/N化が劣
化してしまう欠点がある。
この欠点を除く方法としては、A/D変換器の前段にオ
フセツト電圧除去用の高域通過フイルタを設けることが
考えられるが、通過周波数は300Hz以上の音声帯域では
減衰量が無視できる程度に小さくなつていなければなら
ないので、フイルタのカツトオフ周波数を低くする必要
があり、従つて構成要素であるキヤパシタおよび抵抗の
値が大きくなり、LSIで実現することは極めて困難とな
る。
フセツト電圧除去用の高域通過フイルタを設けることが
考えられるが、通過周波数は300Hz以上の音声帯域では
減衰量が無視できる程度に小さくなつていなければなら
ないので、フイルタのカツトオフ周波数を低くする必要
があり、従つて構成要素であるキヤパシタおよび抵抗の
値が大きくなり、LSIで実現することは極めて困難とな
る。
一方、非線形補間形A/D変換器の欠点である量子化雑
音電力が入力レベルに大きく依存する点を解消する補間
形A/D変換器として、帰還信号の線形化を行なつたもの
も知られている（昭59年度信学会総合全国大会、講演番
号S660）。これは比較器の出力を１ビツトD/A変換器、
減衰回路を介してアナログ積分回路に加えることによつ
て帰還信号を得るものである。このA/D変換器では比較
器の出力パルスをデイジタル的に平均することによつて
高精度のA/D変換器が構成され、帰還信号である近似ア
ナログ信号の量子化ステツプは入力レベルに依存せず常
に一定であるので量子化雑音電力も一定となる。しかし
ながら、線形補間形A/D変換器では勾配過負荷歪が発生
しないようにするためにはサンプリング周波数を十分高
くしなければならない。すなわち、信号帯域の4kHz以下
の信号に対し勾配過負荷歪を防ぐためにサンプリング周
波数は約2MHz以上が必要となる。
音電力が入力レベルに大きく依存する点を解消する補間
形A/D変換器として、帰還信号の線形化を行なつたもの
も知られている（昭59年度信学会総合全国大会、講演番
号S660）。これは比較器の出力を１ビツトD/A変換器、
減衰回路を介してアナログ積分回路に加えることによつ
て帰還信号を得るものである。このA/D変換器では比較
器の出力パルスをデイジタル的に平均することによつて
高精度のA/D変換器が構成され、帰還信号である近似ア
ナログ信号の量子化ステツプは入力レベルに依存せず常
に一定であるので量子化雑音電力も一定となる。しかし
ながら、線形補間形A/D変換器では勾配過負荷歪が発生
しないようにするためにはサンプリング周波数を十分高
くしなければならない。すなわち、信号帯域の4kHz以下
の信号に対し勾配過負荷歪を防ぐためにサンプリング周
波数は約2MHz以上が必要となる。
このようなA/D変換器をLSIで実現しようとする場合、
現在のLSI製造技術では2MHz以上という高速で動作させ
ることはクロツク雑音の増加、演算増幅器（オペアンプ
と略称）の消費電力の増加などの問題があるほか、LSI
化に有効なMOSトランジスタ等でアナログ積分器等の帰
還信号を得る回路を実現する場合、スイツチのクロツク
フイードスルー電圧や、１ビツトD/A変換器から生じる
オフセツト電圧が積分器によつて積分され、結果的に大
きなオフセツト電圧を発生してしまい、入力信号電圧
の、例えば、デイジタル交換機等のシステムに必要な厳
しいS/N比特性（90dB）を満す正確なA/D変換が行なわれ
なくなる欠点を有する。
現在のLSI製造技術では2MHz以上という高速で動作させ
ることはクロツク雑音の増加、演算増幅器（オペアンプ
と略称）の消費電力の増加などの問題があるほか、LSI
化に有効なMOSトランジスタ等でアナログ積分器等の帰
還信号を得る回路を実現する場合、スイツチのクロツク
フイードスルー電圧や、１ビツトD/A変換器から生じる
オフセツト電圧が積分器によつて積分され、結果的に大
きなオフセツト電圧を発生してしまい、入力信号電圧
の、例えば、デイジタル交換機等のシステムに必要な厳
しいS/N比特性（90dB）を満す正確なA/D変換が行なわれ
なくなる欠点を有する。
〔発明の目的〕 従つて、本発明の目的は1MHz程度の低いサンプリング
周波数でも勾配過負荷歪の発生しない、しかも量子化雑
音電力が入力信号レベルに依存しない補間形A/D変換器
を実現することである。
周波数でも勾配過負荷歪の発生しない、しかも量子化雑
音電力が入力信号レベルに依存しない補間形A/D変換器
を実現することである。
本発明は上記目的を達成するため、補間形A/D変換器
において、入力信号と局部復号信号との差分の積分値を
基準電圧と比較する比較器を、複数の基準電圧と比較し
て、これをデイジタル信号に変換して、そのデイジタル
信号をデイジタル積分回路に加え、そのデイジタル積分
回路から出力デイジタル信号を得るように構成するとと
もに、入力信号と局部復号信号との差分を積分する積分
器の出力と入力を加算する加算回路を有するよう構成し
たものである。
において、入力信号と局部復号信号との差分の積分値を
基準電圧と比較する比較器を、複数の基準電圧と比較し
て、これをデイジタル信号に変換して、そのデイジタル
信号をデイジタル積分回路に加え、そのデイジタル積分
回路から出力デイジタル信号を得るように構成するとと
もに、入力信号と局部復号信号との差分を積分する積分
器の出力と入力を加算する加算回路を有するよう構成し
たものである。
本発明によるA/D変換器では、原理的には、量子化レ
ベルは入力信号レベルに係らず一定であるため、低レベ
ルから高レベルの信号まで線形的なS/N特性が得られ、
サンプル周波数を低くして、勾配過負荷が生じる可能性
があるときは、そのときだけ量子化レベルを変えるよう
にしているため比較的低い周波数（1MHz程度）でも勾配
過負荷の問題はなく、A/D変換を行なうことができる。
そのため、上記回路をLSIで実現する場合、前述の問題
が除かれる。さらに、積分器の出力と入力を加算する加
算回路を有するよう構成することにより、比較的高い周
波数の入力信号にたいしても積分器による位相の回転が
回避され、良好なA/D変換特性を得ることができる。
ベルは入力信号レベルに係らず一定であるため、低レベ
ルから高レベルの信号まで線形的なS/N特性が得られ、
サンプル周波数を低くして、勾配過負荷が生じる可能性
があるときは、そのときだけ量子化レベルを変えるよう
にしているため比較的低い周波数（1MHz程度）でも勾配
過負荷の問題はなく、A/D変換を行なうことができる。
そのため、上記回路をLSIで実現する場合、前述の問題
が除かれる。さらに、積分器の出力と入力を加算する加
算回路を有するよう構成することにより、比較的高い周
波数の入力信号にたいしても積分器による位相の回転が
回避され、良好なA/D変換特性を得ることができる。
以下、実施例によつて本発明を詳細に説明する。
第１図は本発明によるA/D変換器の一実施例の構成を
示す図である。
示す図である。
変換されるべき入力アナログ信号xnが入力端子１を介
して減算回路２に加えられる。減算回路２では上記信号
xnとA/D変換器のデイジタル信号を復号した局部復号信
号、すなわち帰還信号qnとの差分εｎ（＝xn−qn）が求
められ、積分回路３に加えられ、積分回路３の出力は比
較回路５に加えられる。比較回路５は入力信号（積分値
と基準値の差）レベルに応じて、複数の信号D1,D2,D3を
発生する。論理回路６は上記信号D1,D2,D3に応じて、複
数ビツトb0〜b7の符号信号に変換する。デイジタル積分
回路７はA/D変換されたデイジタル出力Q0〜Q7と論理回
路６からのデイジタル信号b0〜b7とを入力してデイジタ
ル積分を行う。変換されたデイジタル信号Q0〜Q7の一部
はD/A変換回路８によつて近似的アナログ信号、すなわ
ち、局部復号信号qnに変換され、減算回路２に加えられ
る。
して減算回路２に加えられる。減算回路２では上記信号
xnとA/D変換器のデイジタル信号を復号した局部復号信
号、すなわち帰還信号qnとの差分εｎ（＝xn−qn）が求
められ、積分回路３に加えられ、積分回路３の出力は比
較回路５に加えられる。比較回路５は入力信号（積分値
と基準値の差）レベルに応じて、複数の信号D1,D2,D3を
発生する。論理回路６は上記信号D1,D2,D3に応じて、複
数ビツトb0〜b7の符号信号に変換する。デイジタル積分
回路７はA/D変換されたデイジタル出力Q0〜Q7と論理回
路６からのデイジタル信号b0〜b7とを入力してデイジタ
ル積分を行う。変換されたデイジタル信号Q0〜Q7の一部
はD/A変換回路８によつて近似的アナログ信号、すなわ
ち、局部復号信号qnに変換され、減算回路２に加えられ
る。
上述の如く、本発明では比較器６の出力をそのレベル
に応じて、符号化し、符号化されたデイジタル信号b0〜
b7と１クロツク前の変換されたデイジタル信号Q0〜Q7と
をデイジタル加算してデイジタル積分することによつて
A/D変換出力を得ている。比較器５および論理回路で得
られるデイジタル信号b0〜b7は以下詳しく説明するよう
に、多くの場合は通常の線形帰還形A/D変換における比
較器と同様に１定レベルを表わす符号を発生するが、サ
ンプル周波数を1MHz程度の比較的低い周波数に設定して
いるために生じる勾配過負荷が生じるような時のみ、通
常の比較レベルの数倍のレベルを表わす符号を発生する
ように構成される。従つて、このような符号信号をデイ
ジタル的に積分するために、デイジタル積分回路７は、
デイジタル信号b0〜b7とQ0〜Q7をデイジタル加算するた
めの全加算器とシフトレジスタとで構成される。
に応じて、符号化し、符号化されたデイジタル信号b0〜
b7と１クロツク前の変換されたデイジタル信号Q0〜Q7と
をデイジタル加算してデイジタル積分することによつて
A/D変換出力を得ている。比較器５および論理回路で得
られるデイジタル信号b0〜b7は以下詳しく説明するよう
に、多くの場合は通常の線形帰還形A/D変換における比
較器と同様に１定レベルを表わす符号を発生するが、サ
ンプル周波数を1MHz程度の比較的低い周波数に設定して
いるために生じる勾配過負荷が生じるような時のみ、通
常の比較レベルの数倍のレベルを表わす符号を発生する
ように構成される。従つて、このような符号信号をデイ
ジタル的に積分するために、デイジタル積分回路７は、
デイジタル信号b0〜b7とQ0〜Q7をデイジタル加算するた
めの全加算器とシフトレジスタとで構成される。
第２図は第１図に示す実施例の具体的構成を示す図で
ある。同図において第１図と対応する部分には同一の番
号で示している。又同図中記号 を付したスイツチ群は第４図に示すような相補的なタイ
ミング信号 によつて駆動され、レベル“1"のときスイツチはオンと
なり、レベル“0"のときスイツチはオフとなる。タイミ
ングの周期は1MHzである。第３図は上記第２図の実施例
における各部の信号の波形を示す図である。
ある。同図において第１図と対応する部分には同一の番
号で示している。又同図中記号 を付したスイツチ群は第４図に示すような相補的なタイ
ミング信号 によつて駆動され、レベル“1"のときスイツチはオンと
なり、レベル“0"のときスイツチはオフとなる。タイミ
ングの周期は1MHzである。第３図は上記第２図の実施例
における各部の信号の波形を示す図である。
入力端子１からの入力信号Vinは、最初の時間T/2にス
イツチ18−19,18−22コンデンサ17−１を介してサンプ
ル信号xnとなり、演算増幅器（以下オペアンプと略称）
19−１の反転入力端子に逆極性で加えられる。オペアン
プ19−１の反転入力端子にはD/A変換器８の出力も接続
されているため、その出力端子にはコンデンサ17−８を
介して、入力信号−xnとD/A変換器８の差分の電圧−xn
＋qnが出力され、コンデンサ17−9,17−10,オペアンプ1
9−２で構成される従来知られているアナログ積分回路
３に加えられる。したがつて、積分回路３の出力は となる。
イツチ18−19,18−22コンデンサ17−１を介してサンプ
ル信号xnとなり、演算増幅器（以下オペアンプと略称）
19−１の反転入力端子に逆極性で加えられる。オペアン
プ19−１の反転入力端子にはD/A変換器８の出力も接続
されているため、その出力端子にはコンデンサ17−８を
介して、入力信号−xnとD/A変換器８の差分の電圧−xn
＋qnが出力され、コンデンサ17−9,17−10,オペアンプ1
9−２で構成される従来知られているアナログ積分回路
３に加えられる。したがつて、積分回路３の出力は となる。
すなわち、タイミングが“1"のとき、コンデンサ17
−９の２つのノードはオペアンプ19−２の正相入力端子
の電位（アース電位）となるので、リセツト状態にな
り、タイミングφが“1"のとき、オペアンプの出力が−
εｎとなるので、−εｎに相当する電荷がコンデンサ17
−10に転送され、オペアンプ19−２の出力は となる。更に積分回路３の出力Σεｉおよび加算回路２
の出力はスイツチ18−27,18−28およびコンデンサ17−1
1からなる加算回路23によつて加算され、加算値 となる。タイミング信号の後半のT/2となると、タイミ
ング信号φは“0"となり、タイミング信号は“1"とな
るので、スイツチ18−19,18−22,18−24,18−25,18−2
7,18−28はオフとなり、スイツチ18−20,18−21,18−2
3,18−26,18−29はオンとなるので、コンデンサ17−1,1
7−８は放電し、コンデンサ17−10は積分値を保持し、
コンデンサ17−11は比較回路５に比較されるべき入力信
号として加えられる。比較回路５には３つの比較器５−
1,5−２および５−３が並列に接続されている。それぞ
れの比較器の比較電圧は0,V1（端子13−１に加えられる
電圧）、V2（端子13−２に加えられる電圧）である。比
較電圧V1,V2の値は、次のサンプル期間において、積分
値 が０に近くなるように設定することが望ましい。本実施
例の場合、D/A変換回路８の最小量子化レベルの４倍、
つまり、それぞれ正と負の最大量子化レベルの1/32とな
る比較電圧を用いている。
−９の２つのノードはオペアンプ19−２の正相入力端子
の電位（アース電位）となるので、リセツト状態にな
り、タイミングφが“1"のとき、オペアンプの出力が−
εｎとなるので、−εｎに相当する電荷がコンデンサ17
−10に転送され、オペアンプ19−２の出力は となる。更に積分回路３の出力Σεｉおよび加算回路２
の出力はスイツチ18−27,18−28およびコンデンサ17−1
1からなる加算回路23によつて加算され、加算値 となる。タイミング信号の後半のT/2となると、タイミ
ング信号φは“0"となり、タイミング信号は“1"とな
るので、スイツチ18−19,18−22,18−24,18−25,18−2
7,18−28はオフとなり、スイツチ18−20,18−21,18−2
3,18−26,18−29はオンとなるので、コンデンサ17−1,1
7−８は放電し、コンデンサ17−10は積分値を保持し、
コンデンサ17−11は比較回路５に比較されるべき入力信
号として加えられる。比較回路５には３つの比較器５−
1,5−２および５−３が並列に接続されている。それぞ
れの比較器の比較電圧は0,V1（端子13−１に加えられる
電圧）、V2（端子13−２に加えられる電圧）である。比
較電圧V1,V2の値は、次のサンプル期間において、積分
値 が０に近くなるように設定することが望ましい。本実施
例の場合、D/A変換回路８の最小量子化レベルの４倍、
つまり、それぞれ正と負の最大量子化レベルの1/32とな
る比較電圧を用いている。
比較回路５の比較器５−1,5−2,5−３のそれぞれの出
力信号D1,D2,D3は論理回路６に加えられる。論理回路６
は、上記比較器５−1,5−2,5−３の出力を他のデイジタ
ル信号に変換する回路で、第５図に示すように、比較器
５−1,5−2,5−３のそれぞれの出力D1,D2およびＤのレ
ベル（“L",“H"）の組合せに対応してデイジタル信号b
0…b7を発生するもので、比較回路５と論理回路６はア
ナログ積分値を符号化するコーダと言える。この論理回
路６は、通常の場合（勾配過負荷を生じない場合）は量
子化レベルの低いデイジタル信号（00000001（＝１）,1
1111111（−１））を発生するが、上記低いデイジタル
信号のみでは勾配過負荷が発生するような場合、例え
ば、信号D1,D2,D3の全てが“L"か、全て“H"のとき0000
0100（＝＋４）又は11111100（＝−４）のデイジタル信
号を発生する。このような論理回路６の構成は上記第５
図の関係が分つているとき極めて容易に実現されるの
で、その詳細な説明は省く。
力信号D1,D2,D3は論理回路６に加えられる。論理回路６
は、上記比較器５−1,5−2,5−３の出力を他のデイジタ
ル信号に変換する回路で、第５図に示すように、比較器
５−1,5−2,5−３のそれぞれの出力D1,D2およびＤのレ
ベル（“L",“H"）の組合せに対応してデイジタル信号b
0…b7を発生するもので、比較回路５と論理回路６はア
ナログ積分値を符号化するコーダと言える。この論理回
路６は、通常の場合（勾配過負荷を生じない場合）は量
子化レベルの低いデイジタル信号（00000001（＝１）,1
1111111（−１））を発生するが、上記低いデイジタル
信号のみでは勾配過負荷が発生するような場合、例え
ば、信号D1,D2,D3の全てが“L"か、全て“H"のとき0000
0100（＝＋４）又は11111100（＝−４）のデイジタル信
号を発生する。このような論理回路６の構成は上記第５
図の関係が分つているとき極めて容易に実現されるの
で、その詳細な説明は省く。
上記デイジタル信号b0…b7は、各ビツトに対応した８
個の全加算器からなるデイジタル加算器に加えられ、本
発明のA/D変換器の出力である出力デイジタル信号Q0…Q
7とデイジタル加算される。デイジタル加算回路７−１
の出力はシフトレジスタ７−２に加えられる。したがつ
て、加算回路７−１とシフトレジスタはデイジタル積分
回路を構成し、各サンプル周期毎にA/D変換された出力
デイジタル信号を発生する。この出力デイジタル信号を
複数サンプル周期毎に平均値を求めれば、サンプル周波
数の低い出力デイジタル信号を得る。
個の全加算器からなるデイジタル加算器に加えられ、本
発明のA/D変換器の出力である出力デイジタル信号Q0…Q
7とデイジタル加算される。デイジタル加算回路７−１
の出力はシフトレジスタ７−２に加えられる。したがつ
て、加算回路７−１とシフトレジスタはデイジタル積分
回路を構成し、各サンプル周期毎にA/D変換された出力
デイジタル信号を発生する。この出力デイジタル信号を
複数サンプル周期毎に平均値を求めれば、サンプル周波
数の低い出力デイジタル信号を得る。
上記デイジタル積分回路の出力の一部は局部復号信号
である帰還アナログ信号qnを得るD/A回路８に加えられ
る。
である帰還アナログ信号qnを得るD/A回路８に加えられ
る。
D/A変換回路は基準電圧源VREFとアース間に直列接続
された抵抗群20−1,20−２…20−9,上記抵抗群から の分圧電位を取り出し共通線と選択的に結合するスイツ
チ18−11,18−12,18−13…18−18と、一端が上記オペア
ンプの反転入力端子に接続された複数の荷重容量コンデ
ンサ17−2,17−3,17−4,17−５と上記荷重容量コンデン
サの他端それぞれに設けられ選択的に上記基準電圧源V
REFがアースに接続する18−1,18−2,18−８と、１端が
上記オペアンプ19−１の反転入力端子に接続されたコン
デンサ17−６と、上記コンデンサの他端を選択的にアー
ス又は上記共通線に接続するスイツチ18−9,18−10とで
構成されている。
された抵抗群20−1,20−２…20−9,上記抵抗群から の分圧電位を取り出し共通線と選択的に結合するスイツ
チ18−11,18−12,18−13…18−18と、一端が上記オペア
ンプの反転入力端子に接続された複数の荷重容量コンデ
ンサ17−2,17−3,17−4,17−５と上記荷重容量コンデン
サの他端それぞれに設けられ選択的に上記基準電圧源V
REFがアースに接続する18−1,18−2,18−８と、１端が
上記オペアンプ19−１の反転入力端子に接続されたコン
デンサ17−６と、上記コンデンサの他端を選択的にアー
ス又は上記共通線に接続するスイツチ18−9,18−10とで
構成されている。
D/A変換回路８の動作は次のように行なわれる。出力
デイジタル信号Q0〜Q7のうち、サインビツトQ7を含む上
位ビツト（Q3…Q7）によつて制御される。Q6が“1"のと
き18−１、又は2,Q5が“1"のとき18−３、又は4,Q4が
“1"のとき18−５、又は6,Q3が“1"のとき18−７又は８
が選択される。選択されたスイツチは、サインビツトQ7
が“1"のときタイミングが“1"でVREFに接続されるス
イツチ（18,2,4,6,8）がオンし、タイミングφが“1"で
アースに接続されるスイツチ（18−1,3,5,7）がオンす
る。またサインビツトQ7が“1"のときは前述の逆にタイ
ミングφが“1"でVREF側のスイツチがオンし、タイミン
グの“1"でアース側がオンする。
デイジタル信号Q0〜Q7のうち、サインビツトQ7を含む上
位ビツト（Q3…Q7）によつて制御される。Q6が“1"のと
き18−１、又は2,Q5が“1"のとき18−３、又は4,Q4が
“1"のとき18−５、又は6,Q3が“1"のとき18−７又は８
が選択される。選択されたスイツチは、サインビツトQ7
が“1"のときタイミングが“1"でVREFに接続されるス
イツチ（18,2,4,6,8）がオンし、タイミングφが“1"で
アースに接続されるスイツチ（18−1,3,5,7）がオンす
る。またサインビツトQ7が“1"のときは前述の逆にタイ
ミングφが“1"でVREF側のスイツチがオンし、タイミン
グの“1"でアース側がオンする。
また、下位ビツト（Q0〜Q7）は３ビツトの符号に対応
したスイツチ18−11〜18−18を選択する。この加算はス
イツチ18−9,10を上記のスイツチ18−１〜18−８と同様
にサインビツトに対してオン，オフすることによつて行
う。
したスイツチ18−11〜18−18を選択する。この加算はス
イツチ18−9,10を上記のスイツチ18−１〜18−８と同様
にサインビツトに対してオン，オフすることによつて行
う。
以上のようなスイツチの駆動により、コンデンサ17−
２〜17−８に蓄えられたQ0〜Q7に対応した電荷がオペア
ンプ19−１の仮想接地点を通して復号信号qnとしてコン
デンサ17−８に転送される。
２〜17−８に蓄えられたQ0〜Q7に対応した電荷がオペア
ンプ19−１の仮想接地点を通して復号信号qnとしてコン
デンサ17−８に転送される。
前述の如く、アナログ信号xnは、上記と同じタイミン
グでギヤコンデンサ17−１を通して逆極性で入力される
ので、コンデンサ17−１の容量値を17−８の容量値又は
17−２〜17−６までの合計の容量値と等しくすることに
より、オペアンプ19−１の出力端にqn−xn＝（−εｎ）
が得られる。
グでギヤコンデンサ17−１を通して逆極性で入力される
ので、コンデンサ17−１の容量値を17−８の容量値又は
17−２〜17−６までの合計の容量値と等しくすることに
より、オペアンプ19−１の出力端にqn−xn＝（−εｎ）
が得られる。
第３図から明らかなように、時点t2およびt5のとき積
分値（加算器23）の出力εｎ＋Σεｎは基準電圧V1（＝
５）より大きくなるので、それぞれ次の時点t3およびt6
ではqnが大きく変化しているため、勾配過負荷の影響が
軽減される。
分値（加算器23）の出力εｎ＋Σεｎは基準電圧V1（＝
５）より大きくなるので、それぞれ次の時点t3およびt6
ではqnが大きく変化しているため、勾配過負荷の影響が
軽減される。
下表は第３図に示した波形の具体的数値例を示すもの
である。但し ｆ＝2KHz,fs＝1.024MHz,Δは最小量子化レベルを表す。
である。但し ｆ＝2KHz,fs＝1.024MHz,Δは最小量子化レベルを表す。
第６図は本発明によるA/D変換回路の他の実施例にお
ける比較回路の構成を示す図で、第３図の実施例では比
較器を３個使用していたが、本実施例では１つの比較器
５−４と一つの基準電圧源 とで構成したものである。
ける比較回路の構成を示す図で、第３図の実施例では比
較器を３個使用していたが、本実施例では１つの比較器
５−４と一つの基準電圧源 とで構成したものである。
コンデンサ21には同時にオン，オフするスイツチ20−
１および20−２を介してそれぞれアナログ積分値Σεｎ
および差分信号−εｎが加えられ、さらにコンデンサ21
の両端は図示の如くスイツチ20−３および20−６を介し
てアースへ、又スイツチ20−４およびスイツチ20−５を
介して比較器５−４の負入力端子に接続される。又オペ
アンプの正入力端子は、スイツチ20−７および20−８を
介して、それぞれアースおよび基準電源 に選択的に接続される。又比較器５−４の出力は、Ｄフ
リツプフロツプ回路22−１および22−２の入力に並列に
加えられる。各スイツチ、およびフリツプフロツプには
図示するようなタイミング信号φ1,φ2,φ3,φＡおよび
φＢが加えられる。φ1,φ2,φ３はそのレベル“1"のと
き加重することなく、かつφ2,φ２のデユーテイがφ１
に比べ挟いものである。又タイミングφＡおよびφＢは
次に示す論理式に基いて作られるものである。
１および20−２を介してそれぞれアナログ積分値Σεｎ
および差分信号−εｎが加えられ、さらにコンデンサ21
の両端は図示の如くスイツチ20−３および20−６を介し
てアースへ、又スイツチ20−４およびスイツチ20−５を
介して比較器５−４の負入力端子に接続される。又オペ
アンプの正入力端子は、スイツチ20−７および20−８を
介して、それぞれアースおよび基準電源 に選択的に接続される。又比較器５−４の出力は、Ｄフ
リツプフロツプ回路22−１および22−２の入力に並列に
加えられる。各スイツチ、およびフリツプフロツプには
図示するようなタイミング信号φ1,φ2,φ3,φＡおよび
φＢが加えられる。φ1,φ2,φ３はそのレベル“1"のと
き加重することなく、かつφ2,φ２のデユーテイがφ１
に比べ挟いものである。又タイミングφＡおよびφＢは
次に示す論理式に基いて作られるものである。
まず、タイミングφ１が“1"のときコンデンサ21に積
分値 が蓄えられる。
分値 が蓄えられる。
次にタイミングφ２でアナログスイツチ20−６と20−
４をオンし、比較器５−４で の極性を判定し、レジスタ22−１に入力する。次に極性
が正（E1＝０）のときは、アナログスイツチ20−4,20−
６がオンし、また、基準電圧 が比較器５−４に接続され、 を越えているかどうかを判定し、レジスタ22−２に入力
する。また、極性が負のとき（E1＝１）は、アナログス
イツチ20−3,20−５がオンし、コンデンサ21の極性を切
換えて、上記と同様な判定を行なう。以上のような操作
で得られた信号E1,E2から第９図に示す真理値表よりデ
イジタル信号b0〜b7を発生し、第２図で示した積分器７
でデイジタル積分を行ない、次のサンプリングのための
信号Q0〜Q7を得る。
４をオンし、比較器５−４で の極性を判定し、レジスタ22−１に入力する。次に極性
が正（E1＝０）のときは、アナログスイツチ20−4,20−
６がオンし、また、基準電圧 が比較器５−４に接続され、 を越えているかどうかを判定し、レジスタ22−２に入力
する。また、極性が負のとき（E1＝１）は、アナログス
イツチ20−3,20−５がオンし、コンデンサ21の極性を切
換えて、上記と同様な判定を行なう。以上のような操作
で得られた信号E1,E2から第９図に示す真理値表よりデ
イジタル信号b0〜b7を発生し、第２図で示した積分器７
でデイジタル積分を行ない、次のサンプリングのための
信号Q0〜Q7を得る。
なお、以上の説明で、電圧比較器に与えられる被比較
信号 並びに基準電圧の発生回路方法は種々のスイツチドキヤ
パシタ回路で構成でき、特に、第２図，第６図等に示し
たものに限定されない。又、電圧 は第２図に示した2R/4R抵抗列をさらに細かく分割して
得られた電圧、及び反転電圧を直接用いるように構成し
ても良い。
信号 並びに基準電圧の発生回路方法は種々のスイツチドキヤ
パシタ回路で構成でき、特に、第２図，第６図等に示し
たものに限定されない。又、電圧 は第２図に示した2R/4R抵抗列をさらに細かく分割して
得られた電圧、及び反転電圧を直接用いるように構成し
ても良い。
以上実施例によつて説明した如く、本発明によれば、
サンプリング周波数を従来方式の2MHzに対して1/2ない
し1/4にしても、勾配過負荷を発生することなく、2MHz
の場合と同程度のS/N比を得ることができるので、演算
増幅器及びアナログスイツチの要求動作速度を２倍から
８倍程度まで緩和することができ、消去電圧並びに、LS
Iで構成する場合そのチツプ面積を減少させることがで
きる。
サンプリング周波数を従来方式の2MHzに対して1/2ない
し1/4にしても、勾配過負荷を発生することなく、2MHz
の場合と同程度のS/N比を得ることができるので、演算
増幅器及びアナログスイツチの要求動作速度を２倍から
８倍程度まで緩和することができ、消去電圧並びに、LS
Iで構成する場合そのチツプ面積を減少させることがで
きる。
第１図は本発明によるA/D変換器の一実施例の構成ブロ
ツク図、第２図は上記実施例の回路図、第３図は第２図
の動作説明のための波形図、第４図は、第２図の実施例
に使用されるタイミング信号の波形図、第５図は第２図
の実施例の符号器符号を示す図、第６図は、本発明のA/
D変換器に使用される比較回路部の一実施例の回路図、
第７図は第６図の回路に使用されるタイミング信号波形
図、第８図は、第６図の回路に使用される符号変換の関
係を表わす。 １……入力端子、２……減算回路、３……積分器、５…
…比較回路、６……符号器、７……デイジタル積分回
路、８……D/A変換（部分復号回路）、18−１〜18−25
……スイツチ、17−１〜17−10……コンデンサ、19−1,
19−２……穣算増幅器。
ツク図、第２図は上記実施例の回路図、第３図は第２図
の動作説明のための波形図、第４図は、第２図の実施例
に使用されるタイミング信号の波形図、第５図は第２図
の実施例の符号器符号を示す図、第６図は、本発明のA/
D変換器に使用される比較回路部の一実施例の回路図、
第７図は第６図の回路に使用されるタイミング信号波形
図、第８図は、第６図の回路に使用される符号変換の関
係を表わす。 １……入力端子、２……減算回路、３……積分器、５…
…比較回路、６……符号器、７……デイジタル積分回
路、８……D/A変換（部分復号回路）、18−１〜18−25
……スイツチ、17−１〜17−10……コンデンサ、19−1,
19−２……穣算増幅器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−30816（ＪＰ，Ａ) 特公 平４−39808（ＪＰ，Ｂ２) 米国特許4672361（ＵＳ，Ａ) 米国特許4990914（ＵＳ，Ａ) 米国特許4195282（ＵＳ，Ａ) 英国特許2164510（ＧＢ，Ａ) 欧州特許80725（ＥＰ，Ｂ)
Claims (6)
- 【請求項１】入力アナログ信号を、帰還を有する回路で
アナログ信号からディジタル信号へ変換するA/D変換器
であって、 上記帰還を有する回路は、 所定のサンプル周期で積分する第１の積分回路と、 上記第１の積分回路の出力を複数の基準電圧と比較し
て、上記第１の積分回路の出力信号に対応したディジタ
ル信号を出力する論理回路と、 上記論理回路の出力を積分する第２の積分回路と、 上記第２の積分回路の出力をアナログ信号に変換するた
めのD/A変換器と、 上記D/A変換器の出力と入力アナログ信号との差分を得
るための差分回路とを有し、 上記第１の積分回路には上記第１の積分回路の入力と出
力とを加算する加算器を有することを特徴とするA/D変
換器。 - 【請求項２】上記複数の基準電圧が、正の電源と負の電
源の間に存在する任意の中心電圧と、上記中心電圧に対
して上記D/A変換器の最小量子化レベルの整数倍の電圧
の差分をもつ電圧であることを特徴とする特許請求の範
囲第１項記載のA/D変換器。 - 【請求項３】上記第１の積分回路と、 上記差分回路と、 上記加算回路と、 上記D/A変換器とをスイッチトキャパシタ回路を含む回
路により構成したことを特徴とする特許請求の範囲第１
項記載のA/D変換器。 - 【請求項４】上記第１の積分回路は、正入力端子と負入
力端子を持つ演算増幅器から構成され、 上記正入力端子が上記中心電圧に接続され、 上記負入力端子が上記差分回路の出力に第１のキャパシ
タを介して結合され、 上記演算増幅器の上記負入力端子と出力端子間に周期的
にオン／オフを繰り返す第１のスイッチ手段と、 上記負入力端子と第２のスイッチ手段を介し結合され、
上記出力端子と第３のスイッチ手段を介して結合される
第２のキャパシタから構成され、 上記加算回路は、上記差分回路の出力を選択的に供給す
るする第４のスイッチ手段と、上記演算増幅器の出力を
上記第４のスイッチ手段に同期して選択的に供給する第
５のスイッチ手段に接続され、 上記第４と第５のスイッチ手段の間には第３のキャパシ
タが設けられ、 上記第３のキャパシタの一端は上記比較回路の負端子に
結合され、 上記第３のキャパシタの他端は第６のスイッチを介して
上記中心電圧に結合され、 上記第４のスイッチと上記第６のスイッチが相補的に動
作する構成であることを特徴とする特許請求の範囲第２
項記載のA/D変換器。 - 【請求項５】上記第１の積分回路が第１のクロックと第
４のクロック、上記加算回路が第２のクロック、上記比
較回路が第３のクロックで動作し、 上記第１のクロックと上記第２のクロックとは重なるこ
となく相補的に動作し 上記第２のクロックより上記第３のクロックが遅れて立
上がり、更に第４のクロックはそれよりも遅れて立ち上
がる構成としたことを特徴とする特許請求の範囲第１項
から第４項のいずれか記載のA/D変換器。 - 【請求項６】上記比較回路は、正入力端子と負入力端子
を有し、 該正入力端子に上記中心電圧と基準電圧とを周期的に供
給する第７のスイッチ手段と、 上記加算回路に接続され、極性反転を行う第８のスイッ
チ手段を介して上記負入力端子に接続されることを特徴
とする特許請求の範囲第２項記載のA/D変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186318A JPH0813004B2 (ja) | 1984-09-07 | 1984-09-07 | Ａ／ｄ変換器 |
| KR1019850006058A KR930006740B1 (ko) | 1984-09-07 | 1985-08-22 | A/d변환기 |
| US06/769,310 US4672361A (en) | 1984-09-07 | 1985-08-26 | Linear interpolative analog-to-digital converter |
| GB08521449A GB2164510B (en) | 1984-09-07 | 1985-08-29 | Analog-to-digital converter |
| DE19853531870 DE3531870A1 (de) | 1984-09-07 | 1985-09-06 | Analog-digital-wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186318A JPH0813004B2 (ja) | 1984-09-07 | 1984-09-07 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6165626A JPS6165626A (ja) | 1986-04-04 |
| JPH0813004B2 true JPH0813004B2 (ja) | 1996-02-07 |
Family
ID=16186232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59186318A Expired - Lifetime JPH0813004B2 (ja) | 1984-09-07 | 1984-09-07 | Ａ／ｄ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4672361A (ja) |
| JP (1) | JPH0813004B2 (ja) |
| KR (1) | KR930006740B1 (ja) |
| DE (1) | DE3531870A1 (ja) |
| GB (1) | GB2164510B (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0813004B2 (ja) | 1984-09-07 | 1996-02-07 | 株式会社日立製作所 | Ａ／ｄ変換器 |
| JP2650711B2 (ja) * | 1988-03-25 | 1997-09-03 | 株式会社日立製作所 | オーバーサンプリングａ／ｄ変換器 |
| JPH0295020A (ja) * | 1988-09-30 | 1990-04-05 | Nec Corp | オーバーサンプルａ／ｄ変換回路 |
| NL8901602A (nl) * | 1989-06-23 | 1991-01-16 | Bronkhorst High Tech Bv | Geintegreerde halfgeleider-schakeling voor thermische metingen. |
| KR920009206B1 (ko) * | 1990-01-25 | 1992-10-14 | 삼성전자 주식회사 | 적분형 아날로그/디지탈 변환기의 기준전원 자동 제어회로 |
| US5198817A (en) * | 1990-04-26 | 1993-03-30 | Hughes Aircraft Company | High-order sigma-delta analog-to-digital converter |
| US4994807A (en) * | 1990-05-25 | 1991-02-19 | Systron Donner | Voltage-to-frequency converter |
| US5126743A (en) * | 1990-05-25 | 1992-06-30 | New Sd, Inc. | System and method for converting a DSB input signal to a frequency encoded output signal |
| US5103230A (en) * | 1991-04-02 | 1992-04-07 | Burr-Brown Corporation | Precision digitized current integration and measurement circuit |
| JP3182444B2 (ja) * | 1992-03-04 | 2001-07-03 | 株式会社日立製作所 | Ａｄ変換器 |
| US5245646A (en) * | 1992-06-01 | 1993-09-14 | Motorola, Inc. | Tuning circuit for use with an integrated continuous time analog filter |
| EP0675604B1 (de) * | 1994-03-24 | 1998-12-09 | Siemens Aktiengesellschaft | Integrierender Analog-Digital-Umsetzer |
| KR20020096006A (ko) * | 2001-06-19 | 2002-12-28 | 엘지전자 주식회사 | 엠에스엠에 있어서 입력 신호의 해상도를 향상시키는 장치및 방법 |
| JP3722812B2 (ja) * | 2003-07-08 | 2005-11-30 | シャープ株式会社 | 容量性負荷の駆動回路および駆動方法 |
| DE102005041455A1 (de) * | 2005-08-31 | 2007-03-15 | Abb Patent Gmbh | Automatisierungstechnische Einrichtung |
| IL170726A (en) * | 2005-09-07 | 2011-12-29 | Camero Tech Ltd | Signal acquisition system and method for ultra-wideband (uwb) radar |
| DE102005043481A1 (de) * | 2005-09-13 | 2007-03-15 | Abb Patent Gmbh | Automatisierungstechnische Einrichtung |
| DE102005043482A1 (de) * | 2005-09-13 | 2007-03-15 | Abb Patent Gmbh | Automatisierungstechnische Einrichtung |
| DE102005043479A1 (de) * | 2005-09-13 | 2007-03-15 | Abb Patent Gmbh | Automatisierungstechnische Einrichtung |
| DE102005043485A1 (de) | 2005-09-13 | 2007-03-15 | Abb Patent Gmbh | Automatisierungstechnische Einrichtung |
| EP2156583B1 (en) | 2007-05-02 | 2018-06-06 | The Nielsen Company (US), LLC | Methods and apparatus for generating signatures |
| EP2263335B1 (en) | 2008-03-05 | 2014-07-23 | The Nielsen Company (US), LLC | Methods and apparatus for generating signatures |
| JP2011188250A (ja) * | 2010-03-09 | 2011-09-22 | Renesas Electronics Corp | 時定数調整回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4195282A (en) | 1978-02-01 | 1980-03-25 | Gte Laboratories Incorporated | Charge redistribution circuits |
| GB2164510A (en) | 1984-09-07 | 1986-03-19 | Hitachi Ltd | Analog-to-digital converter |
| US4990914A (en) | 1981-11-30 | 1991-02-05 | Siemens Aktiengesellschaft | Method and apparatus for interpolative A/D conversion |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3541446A (en) * | 1968-09-30 | 1970-11-17 | Bell Telephone Labor Inc | Small signal analog to digital converter with positive cancellation of error voltages |
| US3932864A (en) * | 1975-01-06 | 1976-01-13 | Bell Telephone Laboratories, Incorporated | Circuit for converting a companded digital time-amplitude pulse code into a linear digital amplitude pulse code |
| US4271431A (en) * | 1978-10-11 | 1981-06-02 | Star Systems, Inc. | Scan converter utilizing discrete differentially coded signals |
-
1984
- 1984-09-07 JP JP59186318A patent/JPH0813004B2/ja not_active Expired - Lifetime
-
1985
- 1985-08-22 KR KR1019850006058A patent/KR930006740B1/ko not_active IP Right Cessation
- 1985-08-26 US US06/769,310 patent/US4672361A/en not_active Expired - Lifetime
- 1985-08-29 GB GB08521449A patent/GB2164510B/en not_active Expired
- 1985-09-06 DE DE19853531870 patent/DE3531870A1/de active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4195282A (en) | 1978-02-01 | 1980-03-25 | Gte Laboratories Incorporated | Charge redistribution circuits |
| US4990914A (en) | 1981-11-30 | 1991-02-05 | Siemens Aktiengesellschaft | Method and apparatus for interpolative A/D conversion |
| GB2164510A (en) | 1984-09-07 | 1986-03-19 | Hitachi Ltd | Analog-to-digital converter |
| US4672361A (en) | 1984-09-07 | 1987-06-09 | Hitachi, Ltd. | Linear interpolative analog-to-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2164510A (en) | 1986-03-19 |
| DE3531870C2 (ja) | 1989-09-21 |
| JPS6165626A (ja) | 1986-04-04 |
| KR860002906A (ko) | 1986-04-30 |
| US4672361A (en) | 1987-06-09 |
| KR930006740B1 (ko) | 1993-07-23 |
| DE3531870A1 (de) | 1986-03-20 |
| GB8521449D0 (en) | 1985-10-02 |
| GB2164510B (en) | 1988-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0813004B2 (ja) | Ａ／ｄ変換器 | |
| JPH066229A (ja) | Ｄ／ａ変換器 | |
| JPH0783267B2 (ja) | ２進信号をこれに比例する直流信号に変換する装置 | |
| JP2995599B2 (ja) | アナログデジタル変換方法 | |
| JPH09252252A (ja) | Ｄ／ａ変換器 | |
| JP2009302973A (ja) | Ｄ／ａ変換器及びこれを備える基準電圧回路 | |
| JP3782911B2 (ja) | Ａｄコンバータ回路 | |
| Nguyen et al. | A 113 dB SNR oversampling sigma-delta DAC for CD/DVD application | |
| JPH02184119A (ja) | オーバーサンプリング形デジタル―アナログ変換回路 | |
| US6023184A (en) | Converter providing digital scaling and mixing | |
| JP3145860B2 (ja) | Ｄａ変換器 | |
| JP2904239B2 (ja) | Ａ／ｄ変換回路 | |
| JP2001077692A (ja) | Ｄ／ａ変換回路 | |
| JP3001623B2 (ja) | Ｐｗｍ型ｄ／ａ変換器 | |
| JPH0446016B2 (ja) | ||
| JPS6276822A (ja) | デイジタル・アナログ変換方法 | |
| JPH06284008A (ja) | Ａｄ変換器 | |
| JPS60190029A (ja) | デイジタルパルス幅変調回路 | |
| JPH044774B2 (ja) | ||
| JP2001308707A (ja) | パルスエンコード型ａ／ｄ変換器 | |
| JP2790460B2 (ja) | 直流抑圧装置 | |
| JPH0622334B2 (ja) | Ｄａコンバータ回路 | |
| JPH03258119A (ja) | デジタル―アナログ変換器 | |
| JPH0410812A (ja) | デジタル／アナログ変換回路 | |
| JPS6376523A (ja) | アナログ・デイジタル変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |