JPH0763141B2 - Amplifier circuit - Google Patents

Amplifier circuit

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JPH0763141B2
JPH0763141B2 JP61053759A JP5375986A JPH0763141B2 JP H0763141 B2 JPH0763141 B2 JP H0763141B2 JP 61053759 A JP61053759 A JP 61053759A JP 5375986 A JP5375986 A JP 5375986A JP H0763141 B2 JPH0763141 B2 JP H0763141B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は増幅回路に係り、特に、素子特性の変動の激し
い宇宙環境等においてもTTL（Transistor Transistor L
ogic）回路の信号レベル（以下TTLレベルと呼ぶ）をMOS
（Metal Oxide Semiconductor）回路の信号レベル（以
下MOSレベルと呼ぶ）に確実に増幅する増幅回路に関す
る。Description: TECHNICAL FIELD The present invention relates to an amplifier circuit, and particularly to a TTL (Transistor Transistor L) even in a space environment where element characteristics fluctuate drastically.
signal level of the circuit (hereinafter referred to as TTL level) is MOS
(Metal Oxide Semiconductor) The present invention relates to an amplifier circuit that reliably amplifies a signal level (hereinafter referred to as a MOS level) of a circuit.

〔従来の技術〕[Conventional technology]

TTLレベル（高レベル2.0V以上、低レベル1.0V以下）をM
OSレベルに増幅する従来の増幅回路の一例を第６図に示
す。第６図は増幅回路２とMOS回路３が同一基板上に集
積化され、TTL回路１が増幅回路２に接続されている。M TTL level (high level 2.0V or more, low level 1.0V or less)
FIG. 6 shows an example of a conventional amplifier circuit that amplifies to the OS level. In FIG. 6, the amplifier circuit 2 and the MOS circuit 3 are integrated on the same substrate, and the TTL circuit 1 is connected to the amplifier circuit 2.

TTL回路１、増幅回路２およびMOS回路３の電源電圧は、
VDD＝5.0V、VSS＝0.0Vである。また、増幅回路２はｎチ
ャネルMOSトランジスタ（以下nMOSトランジスタと略
す）T1とｐチャネルMOSトランジスタ（以下pMOSトラン
ジスタと略す）T2による相捕形MOS（以下CMOSと略す）
インバータ回路で構成されている。The power supply voltage of the TTL circuit 1, the amplification circuit 2 and the MOS circuit 3 is
V DD = 5.0V and V SS = 0.0V. The amplifier circuit 2 is a phase-capture MOS (hereinafter abbreviated as CMOS) including an n-channel MOS transistor (hereinafter abbreviated as nMOS transistor) T 1 and a p-channel MOS transistor (hereinafter abbreviated as pMOS transistor) T 2.
It is composed of an inverter circuit.

第６図に示すCMOSインバータは、MOSトランジスタのし
きい値電圧および相互コンダクタンスの変動により論理
しきい値が変動する。また、電源電圧の変動により論理
しきい値が変動する。特に、宇宙空間ではγ線等の長期
間照射によって、MOSトランジスタのゲート酸化膜中に
正電荷が生じ、nMOSトランジスタのしきい値電圧が減少
し、pMOSトランジスタのしきい値電圧が増加することが
知られている。さらに、電子と正孔の移動度の低下によ
り、nMOSトランジスタ、pMOSトランジスタのそれぞれの
電流利得が低下することが知られている。なお、この種
の増幅回路の公知文献に、特願昭59−126066号がある。In the CMOS inverter shown in FIG. 6, the logic threshold value varies depending on the threshold voltage and the transconductance of the MOS transistor. Further, the logic threshold value changes due to the change in the power supply voltage. In space, in particular, long-term irradiation with γ-rays may generate positive charges in the gate oxide film of a MOS transistor, reduce the threshold voltage of an nMOS transistor, and increase the threshold voltage of a pMOS transistor. Are known. Furthermore, it is known that the current gain of each of the nMOS transistor and the pMOS transistor is reduced due to the reduction of the mobility of electrons and holes. Incidentally, Japanese Patent Application No. 59-126066 is known as a known document of this type of amplifier circuit.

〔発明が解決しようとする問題点〕 第６図に示した従来の増幅回路を宇宙空間で使用する
と、第７図に示すように、nMOSトランジスタのしきい値
電圧およびpMOSトランジスタのしきい値電圧と電流利得
が変動した場合には、CMOSインバータの論理しきい値が
低レベル側に変動して、TTLレベルの中間値（1.0V〜2.0
V）を外れ、MOSレベルへの増幅ができなくなるという問
題があった。また、nMOSトランジスタの電流利得が変動
した場合には、CMOSインバータの論理しきい値が高レベ
ル側に変動して、TTLレベルの中間値を外れ、MOSレベル
への増幅ができなくなるという問題があった。[Problems to be Solved by the Invention] When the conventional amplifier circuit shown in FIG. 6 is used in outer space, the threshold voltage of the nMOS transistor and the threshold voltage of the pMOS transistor are as shown in FIG. When the current gain fluctuates, the logic threshold value of the CMOS inverter fluctuates to the low level side, and the intermediate value of the TTL level (1.0 V to 2.0 V
There was a problem that it could not be amplified to the MOS level because it was out of V). Also, when the current gain of the nMOS transistor fluctuates, the logic threshold value of the CMOS inverter fluctuates to the high level side, deviates from the intermediate value of the TTL level, and amplification to the MOS level becomes impossible. It was

また、電源電圧の変動も考慮するとCMOSインバータの論
理しきい値が更に変動するという問題があった。In addition, there is a problem that the logic threshold value of the CMOS inverter further fluctuates in consideration of the fluctuation of the power supply voltage.

本発明の目的は、MOSトランジスタの特性が大きく変動
した場合においても、CMOSインバータ回路の論理しきい
値電圧の変動を抑え、TTLレベルの信号を確実にMOSレベ
ルに増幅することのできる増幅回路を提供することにあ
る。An object of the present invention is to provide an amplifier circuit capable of suppressing the fluctuation of the logic threshold voltage of the CMOS inverter circuit and reliably amplifying the TTL level signal to the MOS level even when the characteristics of the MOS transistor largely change. To provide.

〔問題点を解決するための手段〕[Means for solving problems]

上記目的は、増幅回路を、基本増幅回路とこの基本増幅
回路に供給する制御電圧を発生する制御電圧発生回路と
で構成し、MOSトランジスタの特性変動に起因するCMOS
インバータ回路の論理しきい値の変動を制御回路により
抑える、ことにより達成される。The above-mentioned object is to configure an amplifier circuit with a basic amplifier circuit and a control voltage generation circuit that generates a control voltage to be supplied to the basic amplifier circuit.
This is achieved by suppressing the fluctuation of the logical threshold value of the inverter circuit by the control circuit.

〔実施例の構成および作用〕[Structure and operation of embodiment]

第１図は本発明の実施例であって、１はTTL回路、３はM
OS回路、６は増幅回路であり、増幅回路は基本増幅回路
４と制御電圧発生回路５で構成される。ここでは、増幅
回路が１個の基本増幅回路と制御電圧発生回路で構成さ
れ、基本増幅回路の基本論理回路がCMOSインバータで構
成される場合について説明する。FIG. 1 shows an embodiment of the present invention, in which 1 is a TTL circuit and 3 is an M
The OS circuit 6 is an amplifier circuit, and the amplifier circuit is composed of a basic amplifier circuit 4 and a control voltage generation circuit 5. Here, a case where the amplifier circuit is composed of one basic amplifier circuit and a control voltage generating circuit, and the basic logic circuit of the basic amplifier circuit is composed of a CMOS inverter will be described.

基本増幅回路４は、TTLレベルの出力VTTLをMOSレベルの
信号VMOSに増幅する回路であり、nMOSトランジスタT3、
T4およびpMOSトランジスタT5、T6の直列接続で構成され
る。高電位電源VDD（5V）はpMOSトランジスタT6のソー
スに接続され、低電位電源VSS（0V）はnMOSトランジス
タT3のソースに接続されている。nMOSトランジスタT4お
よびpMOSトランジスタT5のゲートが入力端子であり、nM
OSトランジスタT4およびpMOSトランジスタT5の共通のド
レインが出力端子である。又、nMOSトランジスタT3とpM
OSトランジスタT6のゲートには、制御電圧発生回路の出
力である制御電圧VCが接続される。The basic amplifier circuit 4 is a circuit that amplifies the TTL level output V TTL into a MOS level signal V MOS , and includes an nMOS transistor T 3 ,
It consists of a series connection of T 4 and the pMOS transistor T 5, T 6. The high potential power supply V DD (5V) is connected to the source of the pMOS transistor T 6 , and the low potential power supply V SS (0V) is connected to the source of the nMOS transistor T 3 . The gates of nMOS transistor T 4 and pMOS transistor T 5 are the input terminals, and
The common drain of the OS transistor T 4 and the pMOS transistor T 5 is the output terminal. Also, nMOS transistor T 3 and pM
The control voltage V C, which is the output of the control voltage generation circuit, is connected to the gate of the OS transistor T 6 .

制御電圧発生回路５は、pMOSトランジスタT9およびnMOS
トランジスタT7、T8の直列接続で構成されている。高電
位電源VD1には、pMOSトランジスタT9のソースが接続さ
れ、低電位電源VSSには、nMOSトランジスタT7のソース
が接続されている。pMOSトランジスタT9のゲートには、
T9が導通するように低電位電源VS1（例えば0V）が接続
されている。また、nMOSトランジスタT7のゲートには、
T7が導通するように高電位電源VD2（例えば5V）が接続
されている。nMOSトランジスタT8は、ドレインとゲート
が接続されたMOSダイオードであり、そのアノード側が
出力端子（VC）およびpMOSトランジスタT9のドレインに
接続され、カソードがnMOSトランジスタT7のドレインに
接続されている。The control voltage generation circuit 5 includes a pMOS transistor T 9 and an nMOS.
It is composed of transistors T 7 and T 8 connected in series. The high potential power supply V D1 is connected to the source of the pMOS transistor T 9 , and the low potential power supply V SS is connected to the source of the nMOS transistor T 7 . At the gate of pMOS transistor T 9 ,
The low potential power supply V S1 (for example, 0 V) is connected so that T 9 is conductive. In addition, the gate of the nMOS transistor T 7
A high potential power supply V D2 (eg 5V) is connected so that T 7 is conductive. The nMOS transistor T 8 is a MOS diode whose drain and gate are connected. Its anode side is connected to the output terminal (V C ) and the drain of the pMOS transistor T 9 , and its cathode is connected to the drain of the nMOS transistor T 7. There is.

第１図回路は次のように動作する。The circuit of FIG. 1 operates as follows.

まず、MOSトランジスタの特性が変動しない場合の動作
説明を行う。制御電圧発生回路５で、制御電圧VCを基本
増幅回路のMOSトランジスタT3、T6が共に導通するよう
な電圧（例えば2V）に設定する。このとき、基本増幅回
路は従来のCMOSインバータの電源線に寄生抵抗が付加し
た形式のインバータとみなせる。したがって、基本増幅
回路のMOSトランジスタT3、T6のチャネル幅を調整すれ
ば、その論理しきい値をTTLレベルの中間値に設定で
き、MOSレベルへの増幅が可能となる。First, the operation when the characteristics of the MOS transistor do not change will be described. In the control voltage generation circuit 5, the control voltage V C is set to a voltage (for example, 2V) such that both the MOS transistors T 3 and T 6 of the basic amplification circuit become conductive. At this time, the basic amplifier circuit can be regarded as an inverter of the type in which a parasitic resistance is added to the power supply line of the conventional CMOS inverter. Therefore, by adjusting the channel width of the MOS transistors T 3 and T 6 of the basic amplifier circuit, the logical threshold value can be set to the intermediate value of the TTL level, and the amplification to the MOS level becomes possible.

つぎに、宇宙線等によりMOSトランジスタの特性が変動
した場合の動作説明を行う。pMOSトランジスタが劣化し
た場合には、しきい値電圧（VTHp）が増加し、電流利得
が減少する。このため、従来のCMOSインバータでは、論
理しきい値が低レベル側に変動する。一方、本発明によ
り回路では、制御電圧発生回路のpMOSトランジスタT9が
変動して、制御電圧発生回路の出力である制御電圧VCが
低レベル側に変動する。Next, the operation will be described when the characteristics of the MOS transistor change due to cosmic rays or the like. When the pMOS transistor deteriorates, the threshold voltage (V THp ) increases and the current gain decreases. Therefore, in the conventional CMOS inverter, the logic threshold value fluctuates to the low level side. On the other hand, in the circuit according to the present invention, the pMOS transistor T 9 of the control voltage generating circuit fluctuates, and the control voltage V C output from the control voltage generating circuit fluctuates to the low level side.

VCが下がると、基本増幅回路のnMOSトランジスタT3の相
互コンダクタンスが小さくなり、pMOSトランジスタT6の
相互コンダクタンスが大きくなる。これらの変化は、基
本増幅回路の論理しきい値の変動を打消す方向に働く。
したがって、pMOSトランジスタの特性変動によるCMOSイ
ンバータの論理しきい値の変動を抑えることができる。
尚、pMOSトランジスタが劣化した場合には、しきい値電
圧および電流利得の両者の変動が共に相互コンダクタン
スを小さくする方向に働くので、その変動量はnMOSトラ
ンジスタに比べて大きくなる。本発明による回路では、
pMOSトランジスタT9の変動量を、ダイオード接続された
nMOSトランジスタT8で緩和できるので、制御電圧VCの変
動幅を調整できる。When V C decreases, the transconductance of the nMOS transistor T 3 of the basic amplification circuit decreases and the transconductance of the pMOS transistor T 6 increases. These changes act in the direction of canceling the change in the logical threshold value of the basic amplifier circuit.
Therefore, it is possible to suppress the variation of the logical threshold value of the CMOS inverter due to the variation of the characteristic of the pMOS transistor.
When the pMOS transistor is deteriorated, the fluctuations of both the threshold voltage and the current gain act in the direction of decreasing the mutual conductance, and the fluctuation amount becomes larger than that of the nMOS transistor. In the circuit according to the invention,
The variation of pMOS transistor T 9 is diode-connected
Since it can be relaxed by the nMOS transistor T 8 , the fluctuation range of the control voltage V C can be adjusted.

nMOSトランジスタが劣化した場合には、しきい値電圧
（VTHn）が減少し、電流利得が減少する。しきい値電圧
と電流利得の両者の減少は、CMOSインバータの論理しき
い値の変動を打ち消しあう方向に働くので、その変動は
小さくなる。したがって、CMOSインバータの論理しきい
値が最も大きく変動するのは、nMOSトランジスタのしき
い値電圧あるいは電流利得のどちらか一方が変動した場
合となる。When the nMOS transistor deteriorates, the threshold voltage (V THn ) decreases and the current gain decreases. The decrease in both the threshold voltage and the current gain works in the direction of canceling out the change in the logic threshold value of the CMOS inverter, so that the change becomes small. Therefore, the logic threshold value of the CMOS inverter changes most greatly when either the threshold voltage or the current gain of the nMOS transistor changes.

しきい値電圧が変動した場合には、従来のCMOSインバー
タの論理しきい値は低レベル側に変動する。本発明によ
る回路では、制御電圧発生回路のnMOSトランジスタT7、
T8のしきい値電圧が小さくなるため、制御電圧発生回路
の出力VCが低レベル側に変動する。VCが下がると基本増
幅回路のnMOSトランジスタT3の相互コンダクタンスが小
さくなり、pMOSトランジスタT6の相互コンダクタンスが
大きくなる。これらの変化は、基本増幅回路の論理しき
い値の変動を打消す方向に働く。MOSトランジスタT8は
ダイオード接続しているため、そのソース、ドレイン間
にはしきい値に相当する電圧があらわれる。したがっ
て、T8のソース、ドレイン間電圧の変化は、ダイオード
接続されたMOSトランジスタT8のしきい値電圧の変動に
等しくなり、T7のしきい値変動によるT7のソース、ドレ
イン間電圧の変化は上記変化に比して非常に小さいの
で、終局的に、制御電圧VCの変化はT8のしきい値の変動
にほぼ等しくなるので、制御電圧VCが入力する基本増幅
回路のMOSトランジスタT3、T6のチャネル幅を予め調整
しておくことによって、その論理しきい値をTTLレベル
の中間値に設定できる。したがって、しきい値変動によ
るCMOSインバータの論理しきい値の変動を抑えることが
できる。When the threshold voltage changes, the logic threshold value of the conventional CMOS inverter changes to the low level side. In the circuit according to the present invention, the nMOS transistor T 7 of the control voltage generating circuit,
Since the threshold voltage of T 8 becomes small, the output V C of the control voltage generation circuit fluctuates to the low level side. As V C decreases, the transconductance of the nMOS transistor T 3 of the basic amplification circuit decreases and the transconductance of the pMOS transistor T 6 increases. These changes act in the direction of canceling the change in the logical threshold value of the basic amplifier circuit. Since the MOS transistor T 8 is diode-connected, a voltage corresponding to the threshold appears between the source and the drain. Thus, the source of T 8, the drain voltage change is equal to the change in the threshold voltage of the MOS transistor T 8 which is diode-connected, the source of T 7 by threshold variations of T 7, the drain voltage Since the change is very small compared to the above change, finally, the change in the control voltage V C becomes almost equal to the change in the threshold value of T 8 , so the MOS of the basic amplifier circuit to which the control voltage V C is input is input. By adjusting the channel widths of the transistors T 3 and T 6 in advance, the logical threshold value can be set to the intermediate value of the TTL level. Therefore, it is possible to suppress the variation of the logical threshold value of the CMOS inverter due to the variation of the threshold value.

電流利得が変動した場合には、従来のCMOSインバータの
論理しきい値は高レベル側に変動する。本発明による回
路では、制御電圧発生回路のnMOSトランジスタT7、T8の
電流利得が小さくなるため、制御電圧発生回路の出力で
ある制御電圧VCが増加する。VCが増加すると、基本増幅
回路のnMOSトランジスタT3の相互コンダクタンスが大き
くなり、pMOSトランジスタT6の相互コンダクタンスが小
さくなる。これらの変化は、基本増幅回路の論理しきい
値の変動を打ち消す方向に働く。VCの変化は、MOSトラ
ンジスタT8がダイオード接続のためT8の電流利得の変動
の影響はほとんど受けず、MOSトランジスタT7の電流利
得の変化に比例する。したがって、MOSトランジスタT7
のチャネル幅を最適設計すれば、基本増幅回路の制御が
可能になる。When the current gain changes, the logic threshold value of the conventional CMOS inverter changes to the high level side. In the circuit according to the present invention, the current gain of the nMOS transistors T 7 and T 8 of the control voltage generation circuit is reduced, so that the control voltage V C output from the control voltage generation circuit is increased. As V C increases, the transconductance of the nMOS transistor T 3 of the basic amplification circuit increases and the transconductance of the pMOS transistor T 6 decreases. These changes act in the direction of canceling the change in the logical threshold value of the basic amplifier circuit. The change in V C is almost unaffected by the change in the current gain of T 8 because the MOS transistor T 8 is diode-connected, and is proportional to the change in the current gain of the MOS transistor T 7 . Therefore, the MOS transistor T 7
By optimally designing the channel width of, the basic amplifier circuit can be controlled.

したがつて、nMOSトランジスタの特性が変動した場合に
は、しきい値電圧の変化をMOSトランジスタT8で、電流
利得の変化をMOSトランジスタT7で、それぞれ独立に制
御でき、基本増幅回路の論理しきい値変動を抑えること
ができる。Therefore, when the characteristics of the nMOS transistor fluctuate, the change of the threshold voltage can be controlled independently by the MOS transistor T 8 and the change of the current gain by the MOS transistor T 7 , respectively. The threshold fluctuation can be suppressed.

pMOSトランジスタおよびnMOSトランジスタが同時に変動
した場合には、論理しきい値の変動は、前述のnMOS、pM
OSトランジスタの個々の変動の和となるが、各変動量が
制御電圧発生回路により小さく抑えられるため論理しき
い値をTTLレベルの中間値に設定できる。If the pMOS transistor and the nMOS transistor fluctuate at the same time, the fluctuation of the logic threshold is
Although it is the sum of the individual fluctuations of the OS transistor, since each fluctuation amount is suppressed to a small value by the control voltage generation circuit, the logical threshold value can be set to an intermediate value of the TTL level.

第２図はMOSトランジスタの特性変動による本制御電圧
発生回路の出力である制御電圧VCの変化を示したもの
（シミュレーションの結果）である。pMOSトランジスタ
が変動した場合には、制御電圧は変動前（に示す）に
対して低レベル側にシフトする（に示す）。また、nM
OSトランジスタのしきい値電圧が変動した場合には、し
きい値電圧の変動分だけに示すように低レベル側にシ
フトする。nMOSトランジスタの電流利得が変動した場合
には、電流利得の変動分だけに示すように高レベル側
にシフトする。また、nMOSトランジスタのしきい値電圧
とpMOSトランジスタのしきい値電圧の両者が同時に変動
した場合には、制御電圧VCは、nMOS、pMOSトランジスタ
の個々の変動の和だけ低レベル側にシフトする（に示
す）。FIG. 2 shows changes in the control voltage V C , which is the output of the present control voltage generation circuit, due to variations in the characteristics of the MOS transistors (results of simulation). When the pMOS transistor fluctuates, the control voltage shifts to the lower level side (shown in) than before (shown in). Also, nM
When the threshold voltage of the OS transistor fluctuates, it shifts to the low level side as shown only by the fluctuation of the threshold voltage. When the current gain of the nMOS transistor fluctuates, it shifts to the high level side as shown only by the fluctuation of the current gain. When both the threshold voltage of the nMOS transistor and the threshold voltage of the pMOS transistor fluctuate at the same time, the control voltage V C shifts to the low level side by the sum of the individual fluctuations of the nMOS and pMOS transistors. (Shown in).

これらの制御電圧を用いた場合の、増幅回路の論理しき
い値電圧の変動のシミュレーション結果を第３図に示
す。第３図において、論理しきい値の＋（プラス）側へ
のシフトはΔβn＝100％のときΔ＝１が上限であり、−
（マイナス）側へのシフトはΔβp＝100％、かつVTHpが
−1V、VTHnのシフトが−0.5VのときΔ＝2.4が上限とな
り、現実にこの限度を越えることはほとんどないとして
よい。したがって、従来の増幅回路の論理しきい値がTT
Lレベルの中間値を外れることがあるのに対して、本回
路では、論理しきい値をTTLレベルの中間値を外れるこ
とはなく、必ず中間値に設定できる。FIG. 3 shows a simulation result of fluctuations in the logical threshold voltage of the amplifier circuit when these control voltages are used. In FIG. 3, the upper limit of the shift of the logical threshold value to the + (plus) side is Δ = 1 when Δβ n = 100%, and −
When the shift to the (minus) side is Δβ p = 100%, V THp is −1 V, and V THn is −0.5 V, Δ = 2.4 is the upper limit, and it may be assumed that this limit is rarely exceeded . Therefore, the logic threshold of the conventional amplifier circuit is TT
In contrast to the L level intermediate value, the logic threshold value can be set to the intermediate value without deviating from the TTL level intermediate value in this circuit.

電源電圧の変動については、制御電圧VCが電源電圧の変
化方向に変動するので基本増幅回路の論理しきい値の変
動を抑えることができる。Regarding the fluctuation of the power supply voltage, since the control voltage V C changes in the changing direction of the power supply voltage, the fluctuation of the logic threshold value of the basic amplifier circuit can be suppressed.

第４図は特許請求の範囲第２項の実施例であって、制御
電圧発生回路７の高電位電源として、VDDにダイオードD
1、D2を直列接続することによって、VDDから２段のダイ
オードの順方向電圧分だけ降下した電圧を用いたもので
ある。制御電圧発生回路７は、ダイオードD1、D2、pMOS
トランジスタT12およびnMOSトランジスタT11、T10の直
列接続で構成されている。VDDには、ダイオードD1のア
ノードが接続され、低電位電源VSSには、nMOSトランジ
スタT10のソースが接続されている。pMOSトランジスタT
12のゲートには、低電位電源VSSが接続され、nMOSトラ
ンジスタT10のゲートには、高電位電源VDDが接続されて
いる。nMOSトランジスタT11は、ドレインとゲートが接
続されたMOSダイオードであり、そのアノード側が出力
端子（VC）およびT12のドレインに接続され、カソード
がnMOSトランジスタT10のドレインに接続されている。FIG. 4 shows an embodiment of the second aspect of the present invention, in which a diode D is connected to V DD as a high potential power source of the control voltage generating circuit 7.
By connecting 1 and D 2 in series, a voltage dropped from V DD by the forward voltage of the two-stage diode is used. The control voltage generation circuit 7 includes diodes D 1 , D 2 , pMOS
The transistor T 12 and the nMOS transistors T 11 and T 10 are connected in series. The anode of the diode D 1 is connected to V DD, and the source of the nMOS transistor T 10 is connected to the low potential power supply V SS . pMOS transistor T
The low potential power supply V SS is connected to the gate of 12 and the high potential power supply V DD is connected to the gate of the nMOS transistor T 10 . The nMOS transistor T 11 is a MOS diode whose drain and gate are connected, the anode side of which is connected to the output terminal (V C ) and the drain of T 12 , and the cathode is connected to the drain of the nMOS transistor T 10 .

本制御回路を用いれば、VDD、VSS以外の電源をLSI（大
規模集積回路）チップの内部で作る必要がないという利
点がある。The use of this control circuit has the advantage that it is not necessary to create power supplies other than V DD and V SS inside the LSI (Large Scale Integrated Circuit) chip.

第５図は特許請求の範囲第３項の実施例であって、宇宙
線等によるMOSトランジスタの特性変動が、宇宙線照射
時のMOSトランジスタのゲート電圧に依存することを考
慮したものである。第５図に示す回路は、定電圧発生回
路８と制御電圧発生回路９で構成される。ダイオードあ
るいは抵抗で構成された定電圧発生回路８で制御電圧VC
とほぼ等しい電圧VCRを発生し、該信号をnMOSトランジ
スタT13とpMOSトランジスタT15のゲートに与えたもので
ある。本形式を用いれば、基本増幅回路および制御電圧
発生回路の各MOSトランジスタのゲート電圧がほぼ等し
くなり、各MOSトランジスタの特性変動を等しくできる
ので、基本増幅回路の制御がより確実なものとなる。FIG. 5 shows the embodiment of claim 3 in consideration of the fact that the characteristic variation of the MOS transistor due to cosmic rays or the like depends on the gate voltage of the MOS transistor at the time of cosmic ray irradiation. The circuit shown in FIG. 5 comprises a constant voltage generating circuit 8 and a control voltage generating circuit 9. The control voltage V C is generated by the constant voltage generating circuit 8 composed of a diode or a resistor.
A voltage V CR substantially equal to the voltage V CR is generated and the signal is applied to the gates of the nMOS transistor T 13 and the pMOS transistor T 15 . When this form is used, the gate voltages of the MOS transistors of the basic amplification circuit and the control voltage generation circuit become substantially equal, and the characteristic variations of the MOS transistors can be made equal, so that the control of the basic amplification circuit becomes more reliable.

上述のように本実施例の増幅回路は、宇宙空間でのMOS
トランジスタの特性変動を制御電圧発生回路で検知し
て、CMOSインバータの論理しきい値の変動を抑える方向
に制御できるので、論理しきい値をTTLレベルの中間値
に設定でき、MOSトランジスタへの増幅が可能となる利
点がある。As described above, the amplification circuit of this embodiment is
The control voltage generation circuit detects changes in transistor characteristics, and controls can be performed in a direction that suppresses changes in the logic threshold of the CMOS inverter, so the logic threshold can be set to an intermediate value of the TTL level and amplified to the MOS transistor. There is an advantage that is possible.

なお、実施例では増幅回路が、１個の基本増幅回路と制
御電圧発生回路で構成され、基本増幅回路の基本論理回
路がCMOSインバータで構成される場合について述べた
が、ｎ（ｎ＝２、３、……）個の基本増幅回路が１個の
制御電圧発生回路に並列に接続され、各基本増幅回路が
それに対応するMOS回路およびTTL回路に接続される場合
も同様である。また、実施例ではMOSトランジスタを使
用するとして説明してきたが、MOS電界効果トランジス
タに限定されずその他の電界効果トランジスタの場合に
も同様に適用でき、同じ効果を生じ得ることはもちろん
である。In the embodiment, the case where the amplifying circuit is composed of one basic amplifying circuit and the control voltage generating circuit, and the basic logic circuit of the basic amplifying circuit is composed of the CMOS inverter has been described, but n (n = 2, The same applies to the case where three basic amplification circuits are connected in parallel to one control voltage generation circuit and each basic amplification circuit is connected to the corresponding MOS circuit and TTL circuit. In addition, although the MOS transistor is used in the embodiments, the present invention is not limited to the MOS field effect transistor and can be similarly applied to other field effect transistors, and the same effect can be obtained.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明の増幅回路は、MOSトランジ
スタの特性変動の激しい宇宙空間で、CMOSインバータの
論理しきい値の変動を、MOSトランジスタの直列接続で
構成した制御電圧発生回路により制御できるため、TTL
レベルからMOSレベルへの増幅が可能であるという利点
がある。As described above, the amplifier circuit of the present invention can control the fluctuation of the logic threshold value of the CMOS inverter by the control voltage generation circuit configured by connecting the MOS transistors in series in the outer space where the characteristics of the MOS transistors vary greatly. , TTL
There is an advantage that amplification from the level to the MOS level is possible.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の一実施例回路図、第２図は第１図中の
制御電圧発生回路の出力制御電圧の変化を示す図、第３
図は第１図実施例回路の論理しきい値変動の範囲を示す
図、第４図は制御電圧発生回路の第２の実施例図、第５
図は制御電圧発生回路の第３の実施例図、第６図は従来
例を示す回路図、第７図は従来回路における論理しきい
値の変動を示す図である。 〈符号の説明〉 １……TTL回路、２……増幅回路 ３……MOS回路、４……基本増幅回路 ５、７、９……制御電圧発生回路 ６……本発明の増幅回路、８……定電圧発生回路FIG. 1 is a circuit diagram of an embodiment of the present invention, FIG. 2 is a diagram showing changes in the output control voltage of the control voltage generating circuit in FIG. 1, and FIG.
FIG. 4 is a diagram showing the range of variation in the logical threshold value of the circuit of FIG. 1 and FIG. 4 is a diagram of the second embodiment of the control voltage generating circuit, and FIG.
FIG. 7 is a diagram showing a third embodiment of the control voltage generating circuit, FIG. 6 is a circuit diagram showing a conventional example, and FIG. 7 is a diagram showing variations of the logic threshold value in the conventional circuit. <Explanation of Codes> 1 ... TTL circuit, 2 ... Amplification circuit 3 ... MOS circuit, 4 ... Basic amplification circuit 5, 7, 9 ... Control voltage generation circuit 6 ... Amplification circuit of the present invention, 8 ... ... Constant voltage generator

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】TTLレベルの信号をMOSレベルの信号に増幅
する増幅回路において、該増幅回路は基本増幅回路と制
御電圧発生回路から構成され、前記基本増幅回路は、低
電位側から第１の電界効果トランジスタと、相補形電界
効果トランジスタで構成された基本論理回路と、前記第
１の電界効果トランジスタとは極性の異なる第２の電界
効果トランジスタとを直列接続して成り、前記制御電圧
発生回路は、低電位側から第３の電界効果トランジスタ
と、第４の電界効果トランジスタと、前記第３、第４の
電界効果トランジスタとは極性の異なる第５の電界効果
トランジスタとを直列接続して成り、前記基本増幅回路
の低電位電源に第１の定電源を高電位電源に第２の定電
源を接続し、第１と第２の電界効果トランジスタのゲー
トに制御電圧発生回路の出力を接続し、基本論理回路の
入出力端子を増幅回路の入出力端子とし、制御電圧発生
回路の低電位電源に第１の定電源を高電位電源に第３の
定電源を接続し、第３の電界効果トランジスタのゲート
に第４の定電源を接続し、第５の電界効果トランジスタ
のゲートに第５の定電源を接続し、第４の電界効果トラ
ンジスタのゲートとドレインとを接続してこの接続端を
制御電圧発生回路の出力端子とすることを特徴とする増
幅回路。1. An amplifying circuit for amplifying a TTL level signal into a MOS level signal, wherein the amplifying circuit comprises a basic amplifying circuit and a control voltage generating circuit, and the basic amplifying circuit is arranged from a low potential side to a first side. The control voltage generating circuit is formed by connecting in series a field effect transistor, a basic logic circuit composed of complementary field effect transistors, and a second field effect transistor having a polarity different from that of the first field effect transistor. Comprises a third field effect transistor, a fourth field effect transistor, and a fifth field effect transistor having polarities different from those of the third and fourth field effect transistors, which are connected in series from the low potential side. , A first constant power source is connected to the low potential power source of the basic amplifier circuit and a second constant power source is connected to the high potential power source, and a control voltage generating circuit is connected to the gates of the first and second field effect transistors. , The input / output terminal of the basic logic circuit is used as the input / output terminal of the amplifier circuit, the first constant power source is connected to the low potential power source of the control voltage generation circuit, and the third constant power source is connected to the high potential power source. The fourth constant power source is connected to the gate of the third field effect transistor, the fifth constant power source is connected to the gate of the fifth field effect transistor, and the gate and drain of the fourth field effect transistor are connected. An amplifier circuit characterized in that a lever connection is used as an output terminal of a control voltage generation circuit. 【請求項２】前記第３の定電源を、前記第２の定電源に
ダイオードを直列接続した回路で実現し、前記第４の定
電源として前記第２の定電源を用い、前記第５の定電源
として前記第１の定電源を用いたことを特徴とする特許
請求の範囲第１項記載の増幅回路。2. The third constant power source is realized by a circuit in which a diode is connected in series to the second constant power source, the second constant power source is used as the fourth constant power source, and the fifth constant power source is used. The amplifier circuit according to claim 1, wherein the first constant power source is used as the constant power source. 【請求項３】前記第４および第５の定電源として、前記
制御電圧発生回路の出力電圧とほぼ等しい電圧を発生す
る定電圧発生回路の発生電圧を用いることを特徴とする
特許請求の範囲第１項記載の増幅回路。3. The voltage generated by a constant voltage generating circuit that generates a voltage substantially equal to the output voltage of the control voltage generating circuit is used as the fourth and fifth constant power sources. The amplifier circuit according to item 1. 【請求項４】前記基本増幅回路をｎ（ｎ＝１、２、３、
……）個具備し、その各第１、第２の電界効果トランジ
スタのゲートに前記制御電圧発生回路の出力が接続され
ていることを特徴とする特許請求の範囲第１項記載の増
幅回路。4. The basic amplifying circuit is connected to n ( n = 1, 2, 3,
..), and the output of the control voltage generating circuit is connected to the gates of the first and second field effect transistors, respectively. 【請求項５】前記制御電圧発生回路中の第３と第４の電
界効果トランジスタがnMOSトランジスタで、第５の電界
効果トランジスタがpMOSトランジスタであることを特徴
とする特許請求の範囲第１項乃至第４項のいずれか１項
に記載の増幅回路。5. The control field generating circuit according to claim 1, wherein the third and fourth field effect transistors are nMOS transistors and the fifth field effect transistor is a pMOS transistor. The amplifier circuit according to any one of item 4. 【請求項６】前記基本増幅回路中の第１の電界効果トラ
ンジスタがnMOSトランジスタで、第２の電界効果トラン
ジスタがpMOSトランジスタであることを特徴とする特許
請求の範囲第１項あるいは第４項記載の増幅回路。6. The first field effect transistor in the basic amplifier circuit is an nMOS transistor, and the second field effect transistor is a pMOS transistor, according to claim 1 or 4. Amplifier circuit. 【請求項７】前記基本論理回路が相補形MOSトランジス
タで構成されていることを特徴とする特許請求の範囲第
１項あるいは第４項記載の増幅回路。7. The amplifier circuit according to claim 1, wherein the basic logic circuit is composed of complementary MOS transistors.
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