JPH0758752A - Ａｔｍ信号送信装置 - Google Patents
Ａｔｍ信号送信装置Info
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- JPH0758752A JPH0758752A JP20661493A JP20661493A JPH0758752A JP H0758752 A JPH0758752 A JP H0758752A JP 20661493 A JP20661493 A JP 20661493A JP 20661493 A JP20661493 A JP 20661493A JP H0758752 A JPH0758752 A JP H0758752A
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- Japan
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- cell
- atm
- cells
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Abstract
(57)【要約】
【目的】 ＡＴＭ中継網を介して行われるＨＤＬＣ形式
のデータ通信において、特定回線のセル集中を緩和し、
通信品質の高い通信を確保する。 【構成】 バッファをセルの宛先対応に複数設け、宛先
別にこのバッファにセルをそれぞれ蓄積する。特定宛先
にセルが偏ることなくセル読出を制御する。 【効果】 受信側のバッファ容量をセル到来数の平均値
に合わせることができるため、ハードウェア規模および
経費の拡大を抑えることができる。
のデータ通信において、特定回線のセル集中を緩和し、
通信品質の高い通信を確保する。 【構成】 バッファをセルの宛先対応に複数設け、宛先
別にこのバッファにセルをそれぞれ蓄積する。特定宛先
にセルが偏ることなくセル読出を制御する。 【効果】 受信側のバッファ容量をセル到来数の平均値
に合わせることができるため、ハードウェア規模および
経費の拡大を抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明はディジタル通信に利用す
る。本発明はＡＴＭ（Asynchronous Transfer Mode、非
同期転送モード) 通信の送信装置に利用する。特に、Ａ
ＴＭ送信装置の通信形式および速度の変換技術に関す
る。
る。本発明はＡＴＭ（Asynchronous Transfer Mode、非
同期転送モード) 通信の送信装置に利用する。特に、Ａ
ＴＭ送信装置の通信形式および速度の変換技術に関す
る。
【０００２】
【従来の技術】ＡＴＭにより高速の広域データ通信網を
構成することが企画されている。非同期転送モードで
は、あらゆる種類の情報をセルと呼ばれる固定長のパケ
ットに分割し、論理パス識別情報を含むヘッダを付与し
て送受信するものである。論理パス識別情報とは、ＶＰ
Ｉ（Virtual Path Identifier,仮想パス識別子）および
またはＶＣＩ（Virtual Channel Identifier, 仮想チャ
ネル識別子）である。ＡＴＭは非同期であることから、
通信速度の異なる各種端末装置を統合して交換接続でき
る。このためＡＴＭによる交換方式は、適応範囲の広い
優れた交換方式として発展しようとしている。このＡＴ
Ｍ交換方式による広域データ通信網を中継網として利用
し、それぞれのローカルエリアにおいては、ＨＤＬＣ(H
igh Level Data Link Control)形式の通信回線を用いる
データ通信方式がある。
構成することが企画されている。非同期転送モードで
は、あらゆる種類の情報をセルと呼ばれる固定長のパケ
ットに分割し、論理パス識別情報を含むヘッダを付与し
て送受信するものである。論理パス識別情報とは、ＶＰ
Ｉ（Virtual Path Identifier,仮想パス識別子）および
またはＶＣＩ（Virtual Channel Identifier, 仮想チャ
ネル識別子）である。ＡＴＭは非同期であることから、
通信速度の異なる各種端末装置を統合して交換接続でき
る。このためＡＴＭによる交換方式は、適応範囲の広い
優れた交換方式として発展しようとしている。このＡＴ
Ｍ交換方式による広域データ通信網を中継網として利用
し、それぞれのローカルエリアにおいては、ＨＤＬＣ(H
igh Level Data Link Control)形式の通信回線を用いる
データ通信方式がある。
【０００３】図２を参照してＡＴＭ中継網に、ＨＤＬＣ
形式の通信回線を接続して用いる従来のデータ通信方式
を説明する。図２はＡＴＭ中継網に、ＨＤＬＣ形式の通
信回線を接続して用いる従来のデータ通信方式の構成を
示す図である。ＨＤＬＣ形式で入力されたデータをＡＴ
Ｍで伝送するには、ＡＴＭ信号送信装置２２においてＨ
ＤＬＣ形式のデータをセルと呼ばれる固定長のパケット
に分割し、分割されたデータに対してＡＴＭ交換を行う
ための論理パスを識別するＶＰＩ(Virtual Path Identi
fier) およびまたは論理チャネルを識別するＶＣＩ(Vir
tual Channel Identifier)を含むヘッダを付与し、ＡＴ
Ｍ回線２３２に送出する。そのため、ＡＴＭ回線２３２
を収容する送信側のＡＴＭ交換装置２４では、同じＶＰ
ＩおよびまたはＶＣＩ番号を持つセルが連続して受信さ
れる。
形式の通信回線を接続して用いる従来のデータ通信方式
を説明する。図２はＡＴＭ中継網に、ＨＤＬＣ形式の通
信回線を接続して用いる従来のデータ通信方式の構成を
示す図である。ＨＤＬＣ形式で入力されたデータをＡＴ
Ｍで伝送するには、ＡＴＭ信号送信装置２２においてＨ
ＤＬＣ形式のデータをセルと呼ばれる固定長のパケット
に分割し、分割されたデータに対してＡＴＭ交換を行う
ための論理パスを識別するＶＰＩ(Virtual Path Identi
fier) およびまたは論理チャネルを識別するＶＣＩ(Vir
tual Channel Identifier)を含むヘッダを付与し、ＡＴ
Ｍ回線２３２に送出する。そのため、ＡＴＭ回線２３２
を収容する送信側のＡＴＭ交換装置２４では、同じＶＰ
ＩおよびまたはＶＣＩ番号を持つセルが連続して受信さ
れる。
【０００４】また、一般的にＡＴＭ中継回線２５１〜２
５３の速度はＡＴＭ回線２３１および２３２の速度より
も高速であるため、ＡＴＭ回線２３１および２３２から
連続的に受信したセルはＡＴＭ交換装置２４内でセルの
ヘッダに基づく交換動作を行った後に、該当するＡＴＭ
中継回線２５１〜２５３に、ＡＴＭ回線２３１および２
３２の速度に対応したバースト性を有するセルとして送
信される。
５３の速度はＡＴＭ回線２３１および２３２の速度より
も高速であるため、ＡＴＭ回線２３１および２３２から
連続的に受信したセルはＡＴＭ交換装置２４内でセルの
ヘッダに基づく交換動作を行った後に、該当するＡＴＭ
中継回線２５１〜２５３に、ＡＴＭ回線２３１および２
３２の速度に対応したバースト性を有するセルとして送
信される。
【０００５】一方、受信側のＡＴＭ交換装置２６におい
て、同時に２つ以上のＡＴＭ中継回線２５１〜２５３か
ら同様のバースト性を持ったセルを受信し、セルの交換
動作を行う。このとき、同一のＡＴＭ回線２７２にセル
を転送する要求が集中すると、ＡＴＭ回線２７２の通信
容量を越えセルの廃棄が発生して通信品質が低下する。
このため、受信側のＡＴＭ交換装置２６には充分な容量
のバッファを用意しなければならない。
て、同時に２つ以上のＡＴＭ中継回線２５１〜２５３か
ら同様のバースト性を持ったセルを受信し、セルの交換
動作を行う。このとき、同一のＡＴＭ回線２７２にセル
を転送する要求が集中すると、ＡＴＭ回線２７２の通信
容量を越えセルの廃棄が発生して通信品質が低下する。
このため、受信側のＡＴＭ交換装置２６には充分な容量
のバッファを用意しなければならない。
【０００６】次に、図３を参照して従来のＡＴＭ信号送
信装置２２およびＡＴＭ信号受信装置２８の構成および
動作を説明する。図３は従来のＡＴＭ信号送信装置２２
およびＡＴＭ信号受信装置２８のブロック構成図であ
る。ＡＴＭ信号送信装置２２の入力端子４０から入力さ
れたＨＤＬＣ形式のデータは、セル変換回路３３で固定
長のパケットに分割され、ヘッダを付与されてセルに変
換される。このセルは、セル蓄積回路３４に一時蓄積さ
れる。セル読出制御回路３６の発生する読出クロックに
したがってセル読出回路３５は、セル蓄積回路３４に蓄
積されているセルをＡＴＭ回線２３２にセル送信回路３
７を介して送信する。
信装置２２およびＡＴＭ信号受信装置２８の構成および
動作を説明する。図３は従来のＡＴＭ信号送信装置２２
およびＡＴＭ信号受信装置２８のブロック構成図であ
る。ＡＴＭ信号送信装置２２の入力端子４０から入力さ
れたＨＤＬＣ形式のデータは、セル変換回路３３で固定
長のパケットに分割され、ヘッダを付与されてセルに変
換される。このセルは、セル蓄積回路３４に一時蓄積さ
れる。セル読出制御回路３６の発生する読出クロックに
したがってセル読出回路３５は、セル蓄積回路３４に蓄
積されているセルをＡＴＭ回線２３２にセル送信回路３
７を介して送信する。
【０００７】ＡＴＭ信号受信装置２８の入力端子５０か
ら入力されたセルは、セル受信回路４３に受信され、セ
ル蓄積回路４４に一時蓄積される。セル読出制御回路４
６の発生する読出クロックにしたがってセル読出回路４
５は、セル蓄積回路４４に蓄積されているセルをセル逆
変換回路４７に読出す。セル逆変換回路４７は、セル順
序を並べ替えヘッダを除去してデータをＨＤＬＣ形式に
変換する。このＨＤＬＣ形式のデータは、出力端子５１
を介してＨＤＬＣ回線２９に出力される。
ら入力されたセルは、セル受信回路４３に受信され、セ
ル蓄積回路４４に一時蓄積される。セル読出制御回路４
６の発生する読出クロックにしたがってセル読出回路４
５は、セル蓄積回路４４に蓄積されているセルをセル逆
変換回路４７に読出す。セル逆変換回路４７は、セル順
序を並べ替えヘッダを除去してデータをＨＤＬＣ形式に
変換する。このＨＤＬＣ形式のデータは、出力端子５１
を介してＨＤＬＣ回線２９に出力される。
【０００８】
【発明が解決しようとする課題】この従来例では説明を
わかりやすくするため、ＡＴＭ回線およびＡＴＭ中継回
線の数（ＶＰＩおよびまたはＶＣＩにより識別される）
は２ないし３回線として説明したが、実際には一台のＡ
ＴＭ交換装置が数百ないし数千、あるいは数万回線を収
容する場合もあり得る。しかも、その内のどの回線にト
ラフィックが集中するのかは、その時々の状況によりさ
まざまである。
わかりやすくするため、ＡＴＭ回線およびＡＴＭ中継回
線の数（ＶＰＩおよびまたはＶＣＩにより識別される）
は２ないし３回線として説明したが、実際には一台のＡ
ＴＭ交換装置が数百ないし数千、あるいは数万回線を収
容する場合もあり得る。しかも、その内のどの回線にト
ラフィックが集中するのかは、その時々の状況によりさ
まざまである。
【０００９】したがって、トラフィックの集中する回線
のバッファ容量を充分なものにしなければならないとい
っても、結局はすべての回線のバッファ容量に余裕を持
たせる必要があり、そのためのハードウェア規模および
費用は膨大なものになってしまう。
のバッファ容量を充分なものにしなければならないとい
っても、結局はすべての回線のバッファ容量に余裕を持
たせる必要があり、そのためのハードウェア規模および
費用は膨大なものになってしまう。
【００１０】本発明は、このような背景に行われたもの
であり、受信側のＡＴＭ交換装置における特定回線のセ
ル集中を緩和し、通信品質の高い通信を確保することが
できるＡＴＭ信号送信装置を提供することを目的とす
る。
であり、受信側のＡＴＭ交換装置における特定回線のセ
ル集中を緩和し、通信品質の高い通信を確保することが
できるＡＴＭ信号送信装置を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明は、論理パス識別
情報を含むヘッダ情報が付与されたセルを一時蓄積する
バッファと、このバッファのセル読出を制御するセル読
出制御回路とを備えたＡＴＭ信号送信装置である。
情報を含むヘッダ情報が付与されたセルを一時蓄積する
バッファと、このバッファのセル読出を制御するセル読
出制御回路とを備えたＡＴＭ信号送信装置である。
【００１２】ここで、本発明の特徴とするところは、前
記バッファには、セルの論理パス識別情報毎に読出が可
能であるようにセルが蓄積され、前記セル読出制御回路
は、一つの論理パスのトラフィックが過剰にならないよ
うにセル読出を制御する手段を含むところにある。
記バッファには、セルの論理パス識別情報毎に読出が可
能であるようにセルが蓄積され、前記セル読出制御回路
は、一つの論理パスのトラフィックが過剰にならないよ
うにセル読出を制御する手段を含むところにある。
【００１３】前記バッファはセルの論理パス識別情報毎
に個別に設けられ、セルをその論理パス識別情報毎に区
分してこのバッファに蓄積する制御手段を備えることが
望ましい。
に個別に設けられ、セルをその論理パス識別情報毎に区
分してこのバッファに蓄積する制御手段を備えることが
望ましい。
【００１４】
【作用】ＨＤＬＣ形式の信号をＡＴＭのセルに分割する
と、ヘッダに統一の中継回線を経由するように指定され
た情報を含むセルが連続して生成される。本発明はヘッ
ダに同一のＶＰＩおよびまたはＶＣＩを含むセルをそれ
ぞれ論理パス情報毎に個別のバッファに一時蓄積する。
そしてそれぞれ蓄積された複数のバッファから、その宛
先が均等に分散されるように、さらに具体的には一つの
ＶＰＩおよびまたはＶＣＩに一時的にトラヒックが集中
してその処理能力を越えることがないようにセルの読出
を制御する。
と、ヘッダに統一の中継回線を経由するように指定され
た情報を含むセルが連続して生成される。本発明はヘッ
ダに同一のＶＰＩおよびまたはＶＣＩを含むセルをそれ
ぞれ論理パス情報毎に個別のバッファに一時蓄積する。
そしてそれぞれ蓄積された複数のバッファから、その宛
先が均等に分散されるように、さらに具体的には一つの
ＶＰＩおよびまたはＶＣＩに一時的にトラヒックが集中
してその処理能力を越えることがないようにセルの読出
を制御する。
【００１５】これにより、セルの廃棄率が小さくなり、
通信品質の高い通信を確保することができる。
通信品質の高い通信を確保することができる。
【００１６】
【実施例】本発明実施例の構成を図１を参照して説明す
る。図１は本発明実施例装置のブロック構成図である。
る。図１は本発明実施例装置のブロック構成図である。
【００１７】本発明は、論理パス識別情報としてのＶＰ
ＩおよびまたはＶＣＩを含むヘッダ情報が付与されたセ
ルを一時蓄積するバッファであるセル蓄積回路３４１〜
３４ｎと、このセル蓄積回路３４１〜３４ｎのセル読出
を制御するセル読出制御回路３６とを備えたＡＴＭ信号
送信装置２２である。
ＩおよびまたはＶＣＩを含むヘッダ情報が付与されたセ
ルを一時蓄積するバッファであるセル蓄積回路３４１〜
３４ｎと、このセル蓄積回路３４１〜３４ｎのセル読出
を制御するセル読出制御回路３６とを備えたＡＴＭ信号
送信装置２２である。
【００１８】ここで、本発明の特徴とするところは、セ
ル蓄積回路３４１〜３４ｎには、セルのＶＰＩおよびま
たはＶＣＩ毎に読出が可能であるようにセルが蓄積さ
れ、セル読出制御回路３６は、一つの論理パスとしての
ＡＴＭ回線２３２のトラフィックが過剰にならないよう
にセル読出を制御する手段を含むところにある。
ル蓄積回路３４１〜３４ｎには、セルのＶＰＩおよびま
たはＶＣＩ毎に読出が可能であるようにセルが蓄積さ
れ、セル読出制御回路３６は、一つの論理パスとしての
ＡＴＭ回線２３２のトラフィックが過剰にならないよう
にセル読出を制御する手段を含むところにある。
【００１９】セル蓄積回路３４１〜３４ｎはセルのＶＰ
ＩおよびまたはＶＣＩ毎に個別に設けられ、セルをその
ＶＰＩおよびまたはＶＣＩ毎に区分してこのセル蓄積回
路３４１〜３４ｎに蓄積する制御手段をセル変換回路３
３に備えている。
ＩおよびまたはＶＣＩ毎に個別に設けられ、セルをその
ＶＰＩおよびまたはＶＣＩ毎に区分してこのセル蓄積回
路３４１〜３４ｎに蓄積する制御手段をセル変換回路３
３に備えている。
【００２０】次に、本発明実施例装置の動作を説明す
る。ＨＤＬＣ回線２１から受信したデータは、セル変換
回路３３に転送される。一般的にＨＤＬＣ回線２１上に
は、ＨＤＬＣ形式データが多重されて転送されている。
セル変換回路３３は、このＨＤＬＣ形式データの論理リ
ンク番号をＡＴＭ中継網内の論理パス識別情報を示す番
号であるＶＰＩおよびまたはＶＣＩ番号に変換し、一つ
のＨＤＬＣ形式データを固定長に分割し、このＶＰＩお
よびまたはＶＣＩ番号を含むヘッダを付与する。これに
より、ＨＤＬＣ形式データは同一ＶＰＩおよびまたはＶ
ＣＩ番号を持つセルに連続的に変換され、ＶＰＩおよび
またはＶＣＩ番号単位に用意されたセル蓄積回路３４１
〜３４ｎに蓄積される。本発明実施例では、セル蓄積回
路３４１〜３４ｎをＶＰＩおよびＶＣＩ番号単位に用意
したが、ＶＰＩ番号単位に用意する構成とすることもで
きる。
る。ＨＤＬＣ回線２１から受信したデータは、セル変換
回路３３に転送される。一般的にＨＤＬＣ回線２１上に
は、ＨＤＬＣ形式データが多重されて転送されている。
セル変換回路３３は、このＨＤＬＣ形式データの論理リ
ンク番号をＡＴＭ中継網内の論理パス識別情報を示す番
号であるＶＰＩおよびまたはＶＣＩ番号に変換し、一つ
のＨＤＬＣ形式データを固定長に分割し、このＶＰＩお
よびまたはＶＣＩ番号を含むヘッダを付与する。これに
より、ＨＤＬＣ形式データは同一ＶＰＩおよびまたはＶ
ＣＩ番号を持つセルに連続的に変換され、ＶＰＩおよび
またはＶＣＩ番号単位に用意されたセル蓄積回路３４１
〜３４ｎに蓄積される。本発明実施例では、セル蓄積回
路３４１〜３４ｎをＶＰＩおよびＶＣＩ番号単位に用意
したが、ＶＰＩ番号単位に用意する構成とすることもで
きる。
【００２１】セル読出回路３５は、同一のセル蓄積回路
３４１〜３４ｎからセルを読出す間隔を保証するセル読
出制御回路３６からの指示にしたがいセルを読出す。ま
た、セル読出制御回路３６からの指示があるにも係わら
ず、該当するセル蓄積回路３４１〜３４ｎにセルがない
ときは、空きセルをセル送信回路３７に転送する。セル
送信回路３７は、セル読出回路３５より受信したセルを
ＡＴＭ回線２３２に送信する。
３４１〜３４ｎからセルを読出す間隔を保証するセル読
出制御回路３６からの指示にしたがいセルを読出す。ま
た、セル読出制御回路３６からの指示があるにも係わら
ず、該当するセル蓄積回路３４１〜３４ｎにセルがない
ときは、空きセルをセル送信回路３７に転送する。セル
送信回路３７は、セル読出回路３５より受信したセルを
ＡＴＭ回線２３２に送信する。
【００２２】ＡＴＭ交換装置２４は、複数のＡＴＭ信号
送信装置２２からのＡＴＭ回線２３１、２３２を収容
し、受信したセルのヘッダに示されたＶＰＩおよびＶＣ
Ｉ番号を元に、セルの交換を行い該当するＡＴＭ中継回
線２５１、２５３にセルを送出する。一般的にＨＤＬＣ
回線２１は、ＡＴＭ回線２３１、２３２に比較して通信
速度が遅く、ＨＤＬＣ回線２１の通信速度に対応したセ
ル送信間隔をセル読出制御回路３６に設定することによ
り、ＡＴＭ信号送信装置２２が必要とする通信容量を確
保し、かつＡＴＭ回線２３１、２３２に同一のＶＰＩお
よびＶＣＩ番号を持ったセルが送出されないように制御
される。
送信装置２２からのＡＴＭ回線２３１、２３２を収容
し、受信したセルのヘッダに示されたＶＰＩおよびＶＣ
Ｉ番号を元に、セルの交換を行い該当するＡＴＭ中継回
線２５１、２５３にセルを送出する。一般的にＨＤＬＣ
回線２１は、ＡＴＭ回線２３１、２３２に比較して通信
速度が遅く、ＨＤＬＣ回線２１の通信速度に対応したセ
ル送信間隔をセル読出制御回路３６に設定することによ
り、ＡＴＭ信号送信装置２２が必要とする通信容量を確
保し、かつＡＴＭ回線２３１、２３２に同一のＶＰＩお
よびＶＣＩ番号を持ったセルが送出されないように制御
される。
【００２３】これにより、受信側のＡＴＭ交換装置２６
では、一つのＡＴＭ中継回線２５１、２５２、２５３に
ついてみれば、セルの受信間隔は一定となり、複数のＡ
ＴＭ中継回線２５１、２５３から同時に特定回線にセル
が集中しても、その間隔は送信側であらかじめ定められ
た間隔に制御されているため、バッファオーバーフロー
によるセルの廃棄のない通信網を構成することができ
る。
では、一つのＡＴＭ中継回線２５１、２５２、２５３に
ついてみれば、セルの受信間隔は一定となり、複数のＡ
ＴＭ中継回線２５１、２５３から同時に特定回線にセル
が集中しても、その間隔は送信側であらかじめ定められ
た間隔に制御されているため、バッファオーバーフロー
によるセルの廃棄のない通信網を構成することができ
る。
【００２４】上記例はセル蓄積回路３４１〜３４ｎをＶ
ＰＩおよびまたはＶＣＩ毎に一つづつ設けるように説明
したが、各ＶＰＩおよびまたはＶＣＩ毎に読出ができる
ように設定されていれば、一つあるいは少数のバッファ
を用いても本発明を実施することができる。
ＰＩおよびまたはＶＣＩ毎に一つづつ設けるように説明
したが、各ＶＰＩおよびまたはＶＣＩ毎に読出ができる
ように設定されていれば、一つあるいは少数のバッファ
を用いても本発明を実施することができる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
特定回線のセル集中を緩和し、セル廃棄率を小さくして
通信品質の高い通信を確保することができる。また、受
信側のＡＴＭ交換装置において各回線毎に用意するバッ
ファ容量は、到来するセルの特定回線への集中が緩和さ
れることから、一つの回線当たりのセル到来数の平均値
に合わせることができるため、ハードウェア規模および
経費の拡大を抑えることができる。
特定回線のセル集中を緩和し、セル廃棄率を小さくして
通信品質の高い通信を確保することができる。また、受
信側のＡＴＭ交換装置において各回線毎に用意するバッ
ファ容量は、到来するセルの特定回線への集中が緩和さ
れることから、一つの回線当たりのセル到来数の平均値
に合わせることができるため、ハードウェア規模および
経費の拡大を抑えることができる。
【図１】本発明実施例装置のブロック構成図。
【図２】ＡＴＭ中継網に、ＨＤＬＣ形式の通信回線を接
続して用いる従来のデータ通信方式の構成を示す図。
続して用いる従来のデータ通信方式の構成を示す図。
【図３】従来のＡＴＭ信号送信装置およびＡＴＭ信号受
信装置のブロック構成図。
信装置のブロック構成図。
２１、２９ ＨＤＬＣ回線 ２２ ＡＴＭ信号送信装置 ２３１〜２３ｎ、２７１〜２７ｎ ＡＴＭ回線 ２４、２６ ＡＴＭ交換装置 ２５１〜２５ｎ ＡＴＭ中継回線 ２８ ＡＴＭ信号受信装置 ３３ セル変換回路 ３４、３４１〜３４ｎ、４４ セル蓄積回路 ３５、４５ セル読出回路 ３６、４６ セル読出制御回路 ３７ セル送信回路 ４０、５０ 入力端子 ４１、５１ 出力端子 ４３ セル受信回路 ４７ セル逆変換回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月２０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (2)
- 【請求項１】 論理パス識別情報を含むヘッダ情報が付
与されたセルを一時蓄積するバッファと、このバッファ
のセル読出を制御するセル読出制御回路とを備えたＡＴ
Ｍ信号送信装置において、 前記バッファには、セルの論理パス識別情報毎に読出が
可能であるようにセルが蓄積され、 前記セル読出制御回路は、一つの論理パスのトラフィッ
クが過剰にならないようにセル読出を制御する手段を含
むことを特徴とするＡＴＭ信号送信装置。 - 【請求項２】 前記バッファはセルの論理パス識別情報
毎に個別に設けられ、セルをその論理パス識別情報毎に
区分してこのバッファに蓄積する制御手段を備えた請求
項１記載のＡＴＭ信号送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20661493A JPH0758752A (ja) | 1993-08-20 | 1993-08-20 | Ａｔｍ信号送信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20661493A JPH0758752A (ja) | 1993-08-20 | 1993-08-20 | Ａｔｍ信号送信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758752A true JPH0758752A (ja) | 1995-03-03 |
Family
ID=16526296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20661493A Pending JPH0758752A (ja) | 1993-08-20 | 1993-08-20 | Ａｔｍ信号送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758752A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137795A (en) * | 1997-03-19 | 2000-10-24 | Fujitsu Limited | Cell switching method and cell exchange system |
| KR100300356B1 (ko) * | 1999-07-31 | 2001-09-29 | 윤종용 | 비동기전송모드 회선 에뮬레이션 장치 및 방법 |
-
1993
- 1993-08-20 JP JP20661493A patent/JPH0758752A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137795A (en) * | 1997-03-19 | 2000-10-24 | Fujitsu Limited | Cell switching method and cell exchange system |
| KR100300356B1 (ko) * | 1999-07-31 | 2001-09-29 | 윤종용 | 비동기전송모드 회선 에뮬레이션 장치 및 방법 |
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