JP2899609B2 - セル送出装置 - Google Patents
セル送出装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、非同期転送モード（As
ynchronous Transfer Mode；以下ＡＴＭと略す。）交換
機やＡＴＭ多重化装置などのＡＴＭ技術を利用した通信
制御装置におけるセル送出装置に関するものである。
ynchronous Transfer Mode；以下ＡＴＭと略す。）交換
機やＡＴＭ多重化装置などのＡＴＭ技術を利用した通信
制御装置におけるセル送出装置に関するものである。
【０００２】
【従来の技術】従来、広帯域ＩＳＤＮにおける情報の転
送方法としてＣＣＩＴＴによりＡＴＭ方式が勧告され、
ＡＴＭ技術を利用した通信制御装置の様々な実現方法が
提案されている。このなかで、複数の入力回線からのＡ
ＴＭセルをセル廃棄をなるべく起こすことなく一つの出
力回線に出力するセル送出装置は、セル交換装置やセル
多重化装置などの通信制御装置の実現の上で重要な技術
である。
送方法としてＣＣＩＴＴによりＡＴＭ方式が勧告され、
ＡＴＭ技術を利用した通信制御装置の様々な実現方法が
提案されている。このなかで、複数の入力回線からのＡ
ＴＭセルをセル廃棄をなるべく起こすことなく一つの出
力回線に出力するセル送出装置は、セル交換装置やセル
多重化装置などの通信制御装置の実現の上で重要な技術
である。
【０００３】図６は従来のセル送出装置の一例を示し、
入力回線数が４回線のものである。図６において、６０
１〜６０４は入力回線であり、６１１〜６１４は入力回
線６０１〜６０４から入力されたセルが有効セルである
かどうかを判定する入力セル判定回路、６１は各入力回
線からの入力セルをバッファメモリ６２に書き込む書き
込み制御回路、６２はセルを一時蓄積して出力回線に順
次出力するファーストイン・ファーストアウト構成のバ
ッファメモリ、６３はバッファメモリ６２から読み出さ
れたセルを出力する出力回線である。
入力回線数が４回線のものである。図６において、６０
１〜６０４は入力回線であり、６１１〜６１４は入力回
線６０１〜６０４から入力されたセルが有効セルである
かどうかを判定する入力セル判定回路、６１は各入力回
線からの入力セルをバッファメモリ６２に書き込む書き
込み制御回路、６２はセルを一時蓄積して出力回線に順
次出力するファーストイン・ファーストアウト構成のバ
ッファメモリ、６３はバッファメモリ６２から読み出さ
れたセルを出力する出力回線である。
【０００４】以上のように構成されたセル送出装置につ
いて、以下その動作について説明する。まず、各入力回
線６０１〜６０４に入力されたセルは、各入力回線６０
１〜６０４毎に設けられた入力セル判定回路６１１〜６
１４により有効セルかどうかを判定され、有効セルのみ
が出力される。次いで書き込み制御回路６１は、入力セ
ル判定回路６１１〜６１４から出力された有効セルを順
次バッファメモリ６２に書き込んでいく。このとき図６
の例においては、バッファメモリ６２への書き込み速度
は各入力回線６０１〜６０４におけるセル到着速度の４
倍の速度となる。一方、バッファメモリ６２からは、書
き込み順に出力回線６３にセルが順次送出される。
いて、以下その動作について説明する。まず、各入力回
線６０１〜６０４に入力されたセルは、各入力回線６０
１〜６０４毎に設けられた入力セル判定回路６１１〜６
１４により有効セルかどうかを判定され、有効セルのみ
が出力される。次いで書き込み制御回路６１は、入力セ
ル判定回路６１１〜６１４から出力された有効セルを順
次バッファメモリ６２に書き込んでいく。このとき図６
の例においては、バッファメモリ６２への書き込み速度
は各入力回線６０１〜６０４におけるセル到着速度の４
倍の速度となる。一方、バッファメモリ６２からは、書
き込み順に出力回線６３にセルが順次送出される。
【０００５】このように、上記従来のセル送出装置にお
いても、複数の入力回線からの入力セルを１本の出力回
線に送出することができる。
いても、複数の入力回線からの入力セルを１本の出力回
線に送出することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のセル送出装置では、入力回線に到着する有効セル
は、品質クラスなどの属性に関係なくバッファメモリに
書き込まれ、また、各入力回線に到着するセルのトラヒ
ックが高くなって出力回線が輻輳状態になった場合に発
生するセル廃棄が、バッファメモリの待ち行列溢れによ
るものであるため、廃棄するセルの種類を制御すること
ができず、セル損失に対する優先度などの品質クラスに
関係なくセルが廃棄されてしまうという問題があった。
また、瞬間的なトラヒックの増加によってもバッファ溢
れによるセル廃棄が生じてしまうという問題があった。
来のセル送出装置では、入力回線に到着する有効セル
は、品質クラスなどの属性に関係なくバッファメモリに
書き込まれ、また、各入力回線に到着するセルのトラヒ
ックが高くなって出力回線が輻輳状態になった場合に発
生するセル廃棄が、バッファメモリの待ち行列溢れによ
るものであるため、廃棄するセルの種類を制御すること
ができず、セル損失に対する優先度などの品質クラスに
関係なくセルが廃棄されてしまうという問題があった。
また、瞬間的なトラヒックの増加によってもバッファ溢
れによるセル廃棄が生じてしまうという問題があった。
【０００７】本発明は、このような従来の問題を解決す
るものであり、出力回線が輻輳状態になった場合でも、
品質クラスなどのセルの属性に応じたセル廃棄を行なう
ことのできる優れたセル送出装置を提供することを目的
とする。
るものであり、出力回線が輻輳状態になった場合でも、
品質クラスなどのセルの属性に応じたセル廃棄を行なう
ことのできる優れたセル送出装置を提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、入力回線毎に設けられて、特定の品質ク
ラスの属性のセルをもとに通過セルの制限を行なう１段
以上の通過セル制限手段と、通過セル制限手段を通過し
てきたセルを選択して出力する回線選択手段と、回線選
択手段における回線選択数を設定する選択数制御手段と
を備えたものである。
成するために、入力回線毎に設けられて、特定の品質ク
ラスの属性のセルをもとに通過セルの制限を行なう１段
以上の通過セル制限手段と、通過セル制限手段を通過し
てきたセルを選択して出力する回線選択手段と、回線選
択手段における回線選択数を設定する選択数制御手段と
を備えたものである。
【０００９】また本発明は、各入力回線の通過セル制限
手段を通過するセルの合計数と回線選択手段の選択回線
数の設定値および出力回線の輻輳状態とから、通過セル
制限手段での特定の品質クラスの属性を有するセルの廃
棄と回線選択手段の選択回線数の設定値とを制御するよ
うにしたものである。
手段を通過するセルの合計数と回線選択手段の選択回線
数の設定値および出力回線の輻輳状態とから、通過セル
制限手段での特定の品質クラスの属性を有するセルの廃
棄と回線選択手段の選択回線数の設定値とを制御するよ
うにしたものである。
【００１０】さらに本発明は、複数の単位制御時間連続
して出力回線が輻輳状態または非輻輳状態のいずれか一
方であるときに回線選択数を制御するようにしたもので
ある。
して出力回線が輻輳状態または非輻輳状態のいずれか一
方であるときに回線選択数を制御するようにしたもので
ある。
【００１１】
【作用】本発明は、上記構成によって、出力回線が輻輳
状態になった場合には、各入力回線に到着したセルのう
ち、例えば小セル損失非要求などの特定の品質クラスの
属性を持つセルは通過セル制限手段により廃棄され、さ
らに通過セル制限手段を通過したセルの一部は回線選択
手段によって廃棄される。また、トラヒックの増加が瞬
間的な場合には輻輳状態の持続時間が短時間であるた
め、回線選択数は減少せず、回線選択手段による過剰な
廃棄は発生しない。
状態になった場合には、各入力回線に到着したセルのう
ち、例えば小セル損失非要求などの特定の品質クラスの
属性を持つセルは通過セル制限手段により廃棄され、さ
らに通過セル制限手段を通過したセルの一部は回線選択
手段によって廃棄される。また、トラヒックの増加が瞬
間的な場合には輻輳状態の持続時間が短時間であるた
め、回線選択数は減少せず、回線選択手段による過剰な
廃棄は発生しない。
【００１２】（第１の実施例）以下、本発明の実施例に
ついて、図面を参照しながら説明する。図１は本発明に
よるセル送出装置の第１の実施例を示すものであり、こ
の実施例では入力回線数は４回線となっている。
ついて、図面を参照しながら説明する。図１は本発明に
よるセル送出装置の第１の実施例を示すものであり、こ
の実施例では入力回線数は４回線となっている。
【００１３】図１において、１０１〜１０４は入力回
線、１１１〜１１４，１３１〜１３４はそれぞれ各入力
回線１０１〜１０４における１段目および２段目の通過
セル制限回路である。１０は各通過セル制限回路１１１
〜１１４，１３１〜１３４を通過してきたセルを選択し
てバッファメモリ１１および１２に書き込む選択回路で
ある。１１および１２はそれぞれ小遅延要求、非要求の
品質クラスのセルを品質クラス毎に一時蓄積するファー
ストイン・ファーストアウト構成のバッファメモリであ
る。１３はバッファメモリ１１および１２の読み出しを
制御して出力回線１４にセルを送出する読み出し制御回
路である。また、１５はバッファメモリ１１および１２
の輻輳状態を判定する輻輳判定回路、１６は選択回路１
０が各入力回線１０１〜１０４からセルを選択する際の
選択回線数の設定値を制御する選択数制御回路、１７は
選択数制御回路１６により決定された選択回線数と各入
力回線１０１〜１０４の１段目の通過セル制限回路１１
１〜１１４の通過セル数の総計とを比較する比較回路で
ある。
線、１１１〜１１４，１３１〜１３４はそれぞれ各入力
回線１０１〜１０４における１段目および２段目の通過
セル制限回路である。１０は各通過セル制限回路１１１
〜１１４，１３１〜１３４を通過してきたセルを選択し
てバッファメモリ１１および１２に書き込む選択回路で
ある。１１および１２はそれぞれ小遅延要求、非要求の
品質クラスのセルを品質クラス毎に一時蓄積するファー
ストイン・ファーストアウト構成のバッファメモリであ
る。１３はバッファメモリ１１および１２の読み出しを
制御して出力回線１４にセルを送出する読み出し制御回
路である。また、１５はバッファメモリ１１および１２
の輻輳状態を判定する輻輳判定回路、１６は選択回路１
０が各入力回線１０１〜１０４からセルを選択する際の
選択回線数の設定値を制御する選択数制御回路、１７は
選択数制御回路１６により決定された選択回線数と各入
力回線１０１〜１０４の１段目の通過セル制限回路１１
１〜１１４の通過セル数の総計とを比較する比較回路で
ある。
【００１４】図２は図１のセル送出装置で制御されるセ
ルの構成例を示したものである。図２において、２１は
セルヘッダであり、２２はセルの情報部である。セルヘ
ッダ２１において、ＶＣＩは仮想チャネル識別子、Ｔは
当該仮想チャネルのセルが予め申告されたトラヒックを
上回る違反セルであることを示す違反セルタグビット
（Ｔ＝１の場合違反セル）、ＬＰは当該セルが小セル損
失要求の品質クラスであることを示す小損失要求セルビ
ット（ＬＰ＝１の場合、小損失要求セル）、ＨＥＣはヘ
ッダ部のエラー制御部である。
ルの構成例を示したものである。図２において、２１は
セルヘッダであり、２２はセルの情報部である。セルヘ
ッダ２１において、ＶＣＩは仮想チャネル識別子、Ｔは
当該仮想チャネルのセルが予め申告されたトラヒックを
上回る違反セルであることを示す違反セルタグビット
（Ｔ＝１の場合違反セル）、ＬＰは当該セルが小セル損
失要求の品質クラスであることを示す小損失要求セルビ
ット（ＬＰ＝１の場合、小損失要求セル）、ＨＥＣはヘ
ッダ部のエラー制御部である。
【００１５】以上のように構成されたセル送出装置につ
いて、以下その動作を説明する。まず、セル送出装置の
各構成要素の動作について説明する。
いて、以下その動作を説明する。まず、セル送出装置の
各構成要素の動作について説明する。
【００１６】図３は１段目の通過セル制限回路１１１〜
１１４の動作論理を示す。１段目の通過セル制限回路１
１１〜１１４は、入力回線１０１〜１０４からの有効セ
ルの到着（図３におけるＩ＝１）と輻輳判定回路１５か
らの輻輳信号Ｇ（Ｇ＝１の場合、輻輳状態）と入力セル
のタグビットＴ（Ｔ＝１の場合、違反セル）とから、入
力されたセルの通過／廃棄を判定する。セルを通過させ
ると判定した場合には、信号線１２１〜１２４を通じて
セルを２段目の通過セル制限回路１３１〜１３４に転送
するとともに、信号バス１８を通じて比較回路１７に対
してセル通過信号Ｓ0 （Ｓ0 ＝１の場合、セル通過）を
通知する。例えば図３において、Ｉ＝１，Ｇ＝１，Ｔ＝
１（有効セル到着、輻輳状態、違反セル）の場合、１段
目の通過セル制限回路１１１〜１１４は、このセルを廃
棄し、比較回路１７に対してＳ0＝０（セル廃棄）を通
知する。
１１４の動作論理を示す。１段目の通過セル制限回路１
１１〜１１４は、入力回線１０１〜１０４からの有効セ
ルの到着（図３におけるＩ＝１）と輻輳判定回路１５か
らの輻輳信号Ｇ（Ｇ＝１の場合、輻輳状態）と入力セル
のタグビットＴ（Ｔ＝１の場合、違反セル）とから、入
力されたセルの通過／廃棄を判定する。セルを通過させ
ると判定した場合には、信号線１２１〜１２４を通じて
セルを２段目の通過セル制限回路１３１〜１３４に転送
するとともに、信号バス１８を通じて比較回路１７に対
してセル通過信号Ｓ0 （Ｓ0 ＝１の場合、セル通過）を
通知する。例えば図３において、Ｉ＝１，Ｇ＝１，Ｔ＝
１（有効セル到着、輻輳状態、違反セル）の場合、１段
目の通過セル制限回路１１１〜１１４は、このセルを廃
棄し、比較回路１７に対してＳ0＝０（セル廃棄）を通
知する。
【００１７】比較回路１７は、信号バス１８によって通
知される各入力回線の第１段目の通過セル制限回路１１
１〜１１４の通過セル数の総計ΣＳ0 と回線選択数ｍと
を比較することによって、第２段目の通過セル制限回路
１３１〜１３４の通過セル制限制御信号ＬＣを生成し、
信号バス１９を介して各入力回線の第２段目の通過セル
制限回路１３１〜１３４に通知する。比較回路１７にお
いて、通過セル制限制御信号ＬＣは、 ΣＳ0 ＞ｍの場合： ＬＣ＝１ ΣＳ0 ≦ｍの場合： ＬＣ＝０ となる。
知される各入力回線の第１段目の通過セル制限回路１１
１〜１１４の通過セル数の総計ΣＳ0 と回線選択数ｍと
を比較することによって、第２段目の通過セル制限回路
１３１〜１３４の通過セル制限制御信号ＬＣを生成し、
信号バス１９を介して各入力回線の第２段目の通過セル
制限回路１３１〜１３４に通知する。比較回路１７にお
いて、通過セル制限制御信号ＬＣは、 ΣＳ0 ＞ｍの場合： ＬＣ＝１ ΣＳ0 ≦ｍの場合： ＬＣ＝０ となる。
【００１８】図４は第２段目の通過セル制限回路１３１
〜１３４の動作論理を示す。第２段目の通過セル制限回
路１３１〜１３４は、通過セル制限制御信号ＬＣと輻輳
信号Ｇとから、第１段目の通過セル制限回路１１１〜１
１４の通過セルのうち小セル損失非要求セル（ＬＰ＝
０）について廃棄／通過の制御を行なう。例えば、Ｓ0
＝１、ＬＣ・Ｇ（ＬＣとＧの論理積）＝１、ＬＰ＝０す
なわち第１段目の通過セル制限回路１１１〜１１４から
の通過セルがあり、バッファメモリが輻輳状態でかつ通
過セル数の総計ΣＳ0 が回線選択数ｍよりも大きく、到
着セルの品質クラスが小セル損失非要求の場合、第２段
目の通過セル制限回路１３１〜１３４はこのセルを廃棄
する（Ｓ1 ＝０）。
〜１３４の動作論理を示す。第２段目の通過セル制限回
路１３１〜１３４は、通過セル制限制御信号ＬＣと輻輳
信号Ｇとから、第１段目の通過セル制限回路１１１〜１
１４の通過セルのうち小セル損失非要求セル（ＬＰ＝
０）について廃棄／通過の制御を行なう。例えば、Ｓ0
＝１、ＬＣ・Ｇ（ＬＣとＧの論理積）＝１、ＬＰ＝０す
なわち第１段目の通過セル制限回路１１１〜１１４から
の通過セルがあり、バッファメモリが輻輳状態でかつ通
過セル数の総計ΣＳ0 が回線選択数ｍよりも大きく、到
着セルの品質クラスが小セル損失非要求の場合、第２段
目の通過セル制限回路１３１〜１３４はこのセルを廃棄
する（Ｓ1 ＝０）。
【００１９】選択数制御回路１６は、１セルが転送され
るに要する単位時間（以下、１セル時間と略す。）内
に、選択回路１０が各入力回線のうち何本の入力回線か
らセルを選択するかを示す回線選択数ｍを制御する。選
択数制御回路１６は、輻輳状態に応じて、以下のとおり
回線選択数ｍを出力する。 非輻輳状態（Ｇ＝０）の場合： ｍとして４（入力回線
数）を出力する。 輻輳状態（Ｇ＝１）の場合 ： ｍとしてｍ0 （１≦ｍ
0 ≦４）を出力する。 ここでｍ0 の値は１セル時間毎に下記のとおり制御され
る。 Ｇ＝１毎に（１セル時間毎に）ｍ0 ＝ｍ0 −１ Ｇ＝０毎に（１セル時間毎に）ｍ0 ＝ｍ0 ＋１
るに要する単位時間（以下、１セル時間と略す。）内
に、選択回路１０が各入力回線のうち何本の入力回線か
らセルを選択するかを示す回線選択数ｍを制御する。選
択数制御回路１６は、輻輳状態に応じて、以下のとおり
回線選択数ｍを出力する。 非輻輳状態（Ｇ＝０）の場合： ｍとして４（入力回線
数）を出力する。 輻輳状態（Ｇ＝１）の場合 ： ｍとしてｍ0 （１≦ｍ
0 ≦４）を出力する。 ここでｍ0 の値は１セル時間毎に下記のとおり制御され
る。 Ｇ＝１毎に（１セル時間毎に）ｍ0 ＝ｍ0 −１ Ｇ＝０毎に（１セル時間毎に）ｍ0 ＝ｍ0 ＋１
【００２０】図５は選択数制御回路１６により回線選択
数ｍが制御される様子の一例を示したものであり、
（ａ）は上記の制御方法によりｍ0 が制御され、回線選
択数ｍとして出力される場合を示し、（ｂ）は後述する
別の制御方法によりｍ0 が制御され、回線選択数ｍが出
力される場合を示している。
数ｍが制御される様子の一例を示したものであり、
（ａ）は上記の制御方法によりｍ0 が制御され、回線選
択数ｍとして出力される場合を示し、（ｂ）は後述する
別の制御方法によりｍ0 が制御され、回線選択数ｍが出
力される場合を示している。
【００２１】選択回路１０は、１セル時間について、入
力回線のうちで第２段目の通過セル制限回路１３１〜１
３４の通過セルがある回線から、回線選択数ｍの数の入
力回線を選択して、各入力回線から１セルずつバッファ
メモリ１１，１２に書き込む。この時、小遅延要求セル
はバッファメモリ１１に、小遅延非要求セルはバッファ
メモリ１２に書き込む。
力回線のうちで第２段目の通過セル制限回路１３１〜１
３４の通過セルがある回線から、回線選択数ｍの数の入
力回線を選択して、各入力回線から１セルずつバッファ
メモリ１１，１２に書き込む。この時、小遅延要求セル
はバッファメモリ１１に、小遅延非要求セルはバッファ
メモリ１２に書き込む。
【００２２】次に図１に示したセル送出装置の全体の動
作概要について説明する。まず、各入力回線１０１〜１
０４のセルトラヒックの総量が小さくバッファメモリ１
１，１２が輻輳状態になっていない場合について説明す
る。非輻輳状態の場合は、図３および図４の動作論理図
に示すように、第１段目、第２段目の通過セル制限回路
１１１〜１１４，１３１〜１３４とともに入力セルを廃
棄させずに通過させる。また、非輻輳状態の場合、選択
数制御回路１６は回線選択数ｍをｍ＝４とするので、結
局、選択回路１０はすべての入力回線１０１〜１０４に
到着した有効セルをバッファメモリ１１またはバッファ
メモリ１２に書き込む。読み出し回路１３はバッファメ
モリ１１，１２内のセルを順次読み出して、出力回線１
４に出力する。
作概要について説明する。まず、各入力回線１０１〜１
０４のセルトラヒックの総量が小さくバッファメモリ１
１，１２が輻輳状態になっていない場合について説明す
る。非輻輳状態の場合は、図３および図４の動作論理図
に示すように、第１段目、第２段目の通過セル制限回路
１１１〜１１４，１３１〜１３４とともに入力セルを廃
棄させずに通過させる。また、非輻輳状態の場合、選択
数制御回路１６は回線選択数ｍをｍ＝４とするので、結
局、選択回路１０はすべての入力回線１０１〜１０４に
到着した有効セルをバッファメモリ１１またはバッファ
メモリ１２に書き込む。読み出し回路１３はバッファメ
モリ１１，１２内のセルを順次読み出して、出力回線１
４に出力する。
【００２３】次に、バッファメモリ１１，１２が輻輳状
態になっている場合の動作について説明する。この場合
は、図３に示すように、入力回線１０１〜１０４からの
セルが申告トラヒックを越える違反セル（Ｔ＝１）であ
れば、第１段目の通過セル制限回路１１１〜１１４によ
りこのセルは廃棄される。その他のセルは、第１段目の
通過セル制限回路１１１〜１１４を通過する。この時、
各入力回線の第１段目の通過セル制限回路１１１〜１１
４の通過セル数の総数（ΣＳ0 ）が選択回路１０の回線
選択数ｍより大きければ、比較回路１７により通過セル
制限制御信号がＬＣ＝１となり、図４に示すように、第
２段目の通過セル制限回路１３１〜１３４により小セル
損失非要求のセルが廃棄される。また、ΣＳ0 が回線選
択数ｍより小さい場合は、各回線の第２段目の通過セル
制限回路１３１〜１３４に到着した有効セルはすべて通
過する。いずれの場合も、第２段目の通過セル制限回路
１３１〜１３４の通過セルのうち回線選択数ｍ本だけの
回線のセルが選択回路１０によって選択され、バッファ
メモリ１１または１２に書き込まれる。この時、通過セ
ルのある回線数が回線選択数ｍより大きい場合、選択さ
れなかった回線の通過セルは廃棄される。そして、バッ
ファメモリ１１，１２内のセルは、読み出し回路１３に
より順次読み出されて出力回線１４に送出される。この
ように、輻輳状態では、第１段目の通過セル制限回路１
１１〜１１４、第２段目の通過セル制限回路１３１〜１
３４、選択回路１０の３箇所において、到着セルの属性
にしたがって段階的にセルが廃棄される。
態になっている場合の動作について説明する。この場合
は、図３に示すように、入力回線１０１〜１０４からの
セルが申告トラヒックを越える違反セル（Ｔ＝１）であ
れば、第１段目の通過セル制限回路１１１〜１１４によ
りこのセルは廃棄される。その他のセルは、第１段目の
通過セル制限回路１１１〜１１４を通過する。この時、
各入力回線の第１段目の通過セル制限回路１１１〜１１
４の通過セル数の総数（ΣＳ0 ）が選択回路１０の回線
選択数ｍより大きければ、比較回路１７により通過セル
制限制御信号がＬＣ＝１となり、図４に示すように、第
２段目の通過セル制限回路１３１〜１３４により小セル
損失非要求のセルが廃棄される。また、ΣＳ0 が回線選
択数ｍより小さい場合は、各回線の第２段目の通過セル
制限回路１３１〜１３４に到着した有効セルはすべて通
過する。いずれの場合も、第２段目の通過セル制限回路
１３１〜１３４の通過セルのうち回線選択数ｍ本だけの
回線のセルが選択回路１０によって選択され、バッファ
メモリ１１または１２に書き込まれる。この時、通過セ
ルのある回線数が回線選択数ｍより大きい場合、選択さ
れなかった回線の通過セルは廃棄される。そして、バッ
ファメモリ１１，１２内のセルは、読み出し回路１３に
より順次読み出されて出力回線１４に送出される。この
ように、輻輳状態では、第１段目の通過セル制限回路１
１１〜１１４、第２段目の通過セル制限回路１３１〜１
３４、選択回路１０の３箇所において、到着セルの属性
にしたがって段階的にセルが廃棄される。
【００２４】このような動作をセル時間毎に繰り返す
が、選択数制御回路１６が図５（ａ）に示したような動
作をすることによって、輻輳状態が連続した場合には回
線選択数ｍの値が除々に小さくなっていき、入力回線の
トラヒックが多くてもバッファメモリ１１，１２の溢れ
によるセル廃棄を防ぐことができる。
が、選択数制御回路１６が図５（ａ）に示したような動
作をすることによって、輻輳状態が連続した場合には回
線選択数ｍの値が除々に小さくなっていき、入力回線の
トラヒックが多くてもバッファメモリ１１，１２の溢れ
によるセル廃棄を防ぐことができる。
【００２５】以上のように、上記第１の実施例によれ
ば、各入力回線毎にトラヒック違反セルと小セル損失非
要求セルのそれぞれの通過を制限する２段の通過セル制
限回路１１１〜１１４，１３１〜１３４と、これら通過
セル制限回路の通過セルを選択数制御回路１６により制
御されて回線選択数だけ選択してバッファメモリ１１，
１２に書き込む選択回路を設けることにより、輻輳状態
になった場合に、まず初めにトラヒック違反セルを、次
いで小セル損失非要求セルを、最後にその他のセルを廃
棄することにより、３種類のセル属性について段階的に
廃棄することができる。
ば、各入力回線毎にトラヒック違反セルと小セル損失非
要求セルのそれぞれの通過を制限する２段の通過セル制
限回路１１１〜１１４，１３１〜１３４と、これら通過
セル制限回路の通過セルを選択数制御回路１６により制
御されて回線選択数だけ選択してバッファメモリ１１，
１２に書き込む選択回路を設けることにより、輻輳状態
になった場合に、まず初めにトラヒック違反セルを、次
いで小セル損失非要求セルを、最後にその他のセルを廃
棄することにより、３種類のセル属性について段階的に
廃棄することができる。
【００２６】（第２の実施例）上記第１の実施例におけ
る選択数制御回路１６による回線選択数ｍの制御とし
て、次のような制御を行なうこともできる。 非輻輳状態（Ｇ＝０）の場合： ｍとして４（入力回線
数）を出力する。 輻輳状態（Ｇ＝１）の場合： ｍとしてｍ0 （１≦ｍ
0 ≦４）を出力する。 ここでｍ0 の値は１セル時間毎に下記のとおり制御され
る。 Ｇ＝１が２回連続（２セル時間連続）でｍ0 ＝ｍ0 −１ Ｇ＝０が２回連続（２セル時間連続）でｍ0 ＝ｍ0 ＋１ （Ｇ＝０／１の２ｎ回連続でｍ0 の＋／−１をｎ回行な
う。）
る選択数制御回路１６による回線選択数ｍの制御とし
て、次のような制御を行なうこともできる。 非輻輳状態（Ｇ＝０）の場合： ｍとして４（入力回線
数）を出力する。 輻輳状態（Ｇ＝１）の場合： ｍとしてｍ0 （１≦ｍ
0 ≦４）を出力する。 ここでｍ0 の値は１セル時間毎に下記のとおり制御され
る。 Ｇ＝１が２回連続（２セル時間連続）でｍ0 ＝ｍ0 −１ Ｇ＝０が２回連続（２セル時間連続）でｍ0 ＝ｍ0 ＋１ （Ｇ＝０／１の２ｎ回連続でｍ0 の＋／−１をｎ回行な
う。）
【００２７】図５（ｂ）は上記の制御方法によりｍ0 が
制御され、回線選択数ｍとして出力される様子の一例を
示したものである。このように、上記第２の実施例で
は、第１の実施例における１セル毎の動作の繰り返しに
おいて、輻輳状態または非輻輳状態が２セル時間連続す
ることによってｍ0 の増減が制御される。
制御され、回線選択数ｍとして出力される様子の一例を
示したものである。このように、上記第２の実施例で
は、第１の実施例における１セル毎の動作の繰り返しに
おいて、輻輳状態または非輻輳状態が２セル時間連続す
ることによってｍ0 の増減が制御される。
【００２８】
【発明の効果】以上のように、本発明は、入力回線毎に
設けられて、特定の品質クラスの属性のセルをもとに通
過セルの制限を行なう１段以上の通過セル制限手段と、
通過セル制限手段の最終段からの出力セルを選択して出
力する回線選択手段と、回線選択手段における回線選択
数を設定する選択数制御手段とを備えているので、入力
されたセルをセルの品質クラス属性に従って段階的に廃
棄することができ、従来のような品質クラスに関係なく
セルが廃棄されてしまうのを防止することができる。
設けられて、特定の品質クラスの属性のセルをもとに通
過セルの制限を行なう１段以上の通過セル制限手段と、
通過セル制限手段の最終段からの出力セルを選択して出
力する回線選択手段と、回線選択手段における回線選択
数を設定する選択数制御手段とを備えているので、入力
されたセルをセルの品質クラス属性に従って段階的に廃
棄することができ、従来のような品質クラスに関係なく
セルが廃棄されてしまうのを防止することができる。
【００２９】また本発明は、入力回線へのセルの到着状
況や出力回線の輻輳状態にしたがって通過セル制限手段
における特定の品質クラスの属性を有するセルの廃棄や
回線選択手段における回線選択数を制御するので、輻輳
状態となった場合に、小セル損失に対する要求度の高い
セルなどの特定の品質クラスの属性を持つセルの廃棄を
少なくすることができる。
況や出力回線の輻輳状態にしたがって通過セル制限手段
における特定の品質クラスの属性を有するセルの廃棄や
回線選択手段における回線選択数を制御するので、輻輳
状態となった場合に、小セル損失に対する要求度の高い
セルなどの特定の品質クラスの属性を持つセルの廃棄を
少なくすることができる。
【００３０】さらに本発明は、回線選択手段の回線選択
数の制御を輻輳状態や非輻輳状態の連続状況によって制
御するので、瞬間的なトラヒックの増加による過剰なセ
ル廃棄の発生を防止することができる。
数の制御を輻輳状態や非輻輳状態の連続状況によって制
御するので、瞬間的なトラヒックの増加による過剰なセ
ル廃棄の発生を防止することができる。
【図１】本発明の第１および第２の実施例におけるセル
送出装置の構成を示すブロック図
送出装置の構成を示すブロック図
【図２】同装置に使用されるセルの構成図
【図３】同装置の第１段目の通過セル制限回路の動作を
示す動作論理図
示す動作論理図
【図４】同装置の第２段目の通過セル制限回路の動作を
示す動作論理図
示す動作論理図
【図５】（ａ）第１の実施例における選択数制御回路の
１セル時間毎の輻輳／非輻輳により回線選択数ｍ0 を制
御する際の動作例を示す動作論理図 （ｂ）第２の実施例における選択数制御回路の輻輳／非
輻輳の２セル時間連続により回線選択数ｍ0 を制御する
際の動作例を示す動作論理図
１セル時間毎の輻輳／非輻輳により回線選択数ｍ0 を制
御する際の動作例を示す動作論理図 （ｂ）第２の実施例における選択数制御回路の輻輳／非
輻輳の２セル時間連続により回線選択数ｍ0 を制御する
際の動作例を示す動作論理図
【図６】従来のセル送出装置の構成を示すブロック図
１０１〜１０４ 入力回線 １１１〜１１４ 第１段目の通過セル制限回路 １３１〜１３４ 第２段目の通過セル制限回路 １０ 選択回路 １１，１２ バッファメモリ １３ 読み出し回路 １４ 出力回線 １５ 輻輳判定回路 １６ 選択数制御回路 １７ 比較回路
フロントページの続き (56)参考文献 特開 平１−144836（ＪＰ，Ａ) 特開 平４−94237（ＪＰ，Ａ) 特開 平３−69233（ＪＰ，Ａ) 信学技報 ＳＳＥ89−38 信学技報 ＳＳＥ89−148 信学技報 ＳＳＥ90−119 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/56 H04L 12/28
Claims (3)
- 【請求項１】 入力回線毎に設けられて、特定の品質ク
ラスの属性を有するセルをもとに通過セルの制限を行な
う１段以上の通過セル制限手段と、前記通過セル制限手
段の最終段からの出力セルを選択して出力する回線選択
手段と、前記回線選択手段における回線選択数を設定す
る選択数制御手段とを備えたセル送出装置。 - 【請求項２】 特定時点で通過セル制限手段を通過する
セルの合計数と、同時点における回線選択手段の回線選
択数の設定値と、出力回線の輻輳状態とに基づいて、通
過セル制限手段における特定の品質クラスのセル属性に
対応するセルの廃棄と回線選択手段における回線選択数
の制御を行なう請求項１記載のセル送出装置。 - 【請求項３】 複数の単位制御時間連続して出力回線が
輻輳状態または非輻輳状態のいずれか一方であるときに
回線選択数の制御を行なう請求項２記載のセル送出装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18398892A JP2899609B2 (ja) | 1992-07-10 | 1992-07-10 | セル送出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18398892A JP2899609B2 (ja) | 1992-07-10 | 1992-07-10 | セル送出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0630033A JPH0630033A (ja) | 1994-02-04 |
| JP2899609B2 true JP2899609B2 (ja) | 1999-06-02 |
Family
ID=16145354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18398892A Expired - Fee Related JP2899609B2 (ja) | 1992-07-10 | 1992-07-10 | セル送出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2899609B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69632399T2 (de) | 1995-11-06 | 2005-05-04 | Ntt Docomo Inc. | Übertragungssystem zwischen basisstation und mobilkommunikationsvermittlung über zellen fester länge |
-
1992
- 1992-07-10 JP JP18398892A patent/JP2899609B2/ja not_active Expired - Fee Related
Non-Patent Citations (3)
| Title |
|---|
| 信学技報 ＳＳＥ８９−１４８ |
| 信学技報 ＳＳＥ８９−３８ |
| 信学技報 ＳＳＥ９０−１１９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630033A (ja) | 1994-02-04 |
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Legal Events
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