JPH0736673A - 乱数発生器、及びそれを用いた通信システム及びその方法 - Google Patents
乱数発生器、及びそれを用いた通信システム及びその方法Info
- Publication number
- JPH0736673A JPH0736673A JP5179235A JP17923593A JPH0736673A JP H0736673 A JPH0736673 A JP H0736673A JP 5179235 A JP5179235 A JP 5179235A JP 17923593 A JP17923593 A JP 17923593A JP H0736673 A JPH0736673 A JP H0736673A
- Authority
- JP
- Japan
- Prior art keywords
- random number
- output
- shift registers
- register
- sequence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 高速に乱数を発生させる。
【構成】 乱数発生器に、複数のシフトレジスタＳＲ
1 、ＳＲ2 と、該複数のシフトレジスタの各々に対応
し、該複数のシフトレジスタ中の所定のレジスタからの
出力を論理演算して、該演算の結果を対応するシフトレ
ジスタにフィードバック入力する複数の論理演算回路Ｔ
1 、Ｔ2 とを具え、前記複数のシフトレジスタＳＲ1 、
ＳＲ2 の各々からの順次出力により、１つの乱数系列を
発生させる。
1 、ＳＲ2 と、該複数のシフトレジスタの各々に対応
し、該複数のシフトレジスタ中の所定のレジスタからの
出力を論理演算して、該演算の結果を対応するシフトレ
ジスタにフィードバック入力する複数の論理演算回路Ｔ
1 、Ｔ2 とを具え、前記複数のシフトレジスタＳＲ1 、
ＳＲ2 の各々からの順次出力により、１つの乱数系列を
発生させる。
Description
【０００１】
【産業上の利用分野】本発明は暗号化方式に関係し、特
に暗号通信分野におけるデータの秘匿、発信者・着信者
の認証、暗号鍵の共有、零知識証明プロトコル等に関す
るものである。また、モンテカルロシミュレーションな
どの乱数を用いたシミュレーションに関するものであ
る。
に暗号通信分野におけるデータの秘匿、発信者・着信者
の認証、暗号鍵の共有、零知識証明プロトコル等に関す
るものである。また、モンテカルロシミュレーションな
どの乱数を用いたシミュレーションに関するものであ
る。
【０００２】
【従来の技術】従来、乱数発生法として、文献「現代暗
号論理」（池野、小山著、昭和６１年発行、電子情報通
信学会）の第６９〜７２頁に示されているように、最大
長周期系列（Ｍ系列）を発生する線形フィードバックシ
フトレジスタ（ＬＦＳＲ）を用いたものが知られてい
る。
号論理」（池野、小山著、昭和６１年発行、電子情報通
信学会）の第６９〜７２頁に示されているように、最大
長周期系列（Ｍ系列）を発生する線形フィードバックシ
フトレジスタ（ＬＦＳＲ）を用いたものが知られてい
る。
【０００３】ＬＦＳＲ方式とは、図１５に示すように、
ｎ段のシフトレジスタＲ（ｔ）＝（ｒn （ｔ）、ｒn -1
（ｔ）、…、ｒ2 （ｔ）、ｒ1 （ｔ））とタップ（引込
線）列（ｈn 、ｈn-1 、…、ｈ2 、ｈ1 ）からなり、各
時点（ステップ）ごとに次のような動作を同時に行うこ
とにより、擬似乱数系列を生成する方法である。
ｎ段のシフトレジスタＲ（ｔ）＝（ｒn （ｔ）、ｒn -1
（ｔ）、…、ｒ2 （ｔ）、ｒ1 （ｔ））とタップ（引込
線）列（ｈn 、ｈn-1 、…、ｈ2 、ｈ1 ）からなり、各
時点（ステップ）ごとに次のような動作を同時に行うこ
とにより、擬似乱数系列を生成する方法である。
【０００４】（ａ）時点ｔにおける最右端のレジスタの
ビットｒ1 （ｔ）を、この時点の擬似乱数系列の値ｋt
として出力する。
ビットｒ1 （ｔ）を、この時点の擬似乱数系列の値ｋt
として出力する。
【０００５】ｋt ＝ｒ1 （ｔ） （ｂ）ｒn （ｔ）、ｒn-1 （ｔ）、…、ｒ2 （ｔ）を右
にシフトする。
にシフトする。
【０００６】ｒi （ｔ＋１）＝ｒi+1 （ｔ）（ｉ＝１、
２、…、ｎ−１） （ｃ）最左端のレジスタのビットｒn （ｔ＋１）を各レ
ジスタの内容ｒi （ｔ）とタップ列ｈi により、次のよ
うに計算する。
２、…、ｎ−１） （ｃ）最左端のレジスタのビットｒn （ｔ＋１）を各レ
ジスタの内容ｒi （ｔ）とタップ列ｈi により、次のよ
うに計算する。
【０００７】
【外１】
【０００８】以上まとめると、ＬＦＳＲ方式の擬似乱数
発生アルゴリズムはｎ行ｎ列の行列Ｈを用いて、 Ｒ（ｔ＋１）＝Ｈ・Ｒ（ｔ）ｍｏｄ２ つまり、
発生アルゴリズムはｎ行ｎ列の行列Ｈを用いて、 Ｒ（ｔ＋１）＝Ｈ・Ｒ（ｔ）ｍｏｄ２ つまり、
【０００９】
【外２】 と表せる。
【００１０】このｎ段のＬＦＳＲのタップ列をうまく選
ぶと、最大周期２n −１の擬似乱数のビット系列を生成
することができ、その時の系列が前述の最大長周期系列
となる。
ぶと、最大周期２n −１の擬似乱数のビット系列を生成
することができ、その時の系列が前述の最大長周期系列
となる。
【００１１】４段のＬＦＳＲを用いた最大長周期系列発
生器の例を図１６に示す。図１６は図１５においてｎ＝
４、（ｈ4 、ｈ3 、ｈ2 、ｈ1 ）＝（０、０、１、１）
としたものである。ここでレジスタｒ4 、ｒ3 、ｒ2 、
ｒ1 に初期値として、（ｒ4、ｒ3 、ｒ2 、ｒ1 ）＝
（１、０、０、０）と設定すると、クロック信号に従っ
て（０００１００１１０１０１１１１）を１周期内に含
む、周期２4 −１＝１５の乱数出力が得られる。
生器の例を図１６に示す。図１６は図１５においてｎ＝
４、（ｈ4 、ｈ3 、ｈ2 、ｈ1 ）＝（０、０、１、１）
としたものである。ここでレジスタｒ4 、ｒ3 、ｒ2 、
ｒ1 に初期値として、（ｒ4、ｒ3 、ｒ2 、ｒ1 ）＝
（１、０、０、０）と設定すると、クロック信号に従っ
て（０００１００１１０１０１１１１）を１周期内に含
む、周期２4 −１＝１５の乱数出力が得られる。
【００１２】
【発明が解決しようとしている課題】しかし、上記従来
技術ではＬＦＳＲの線形性を利用して２ｎビットの出力
擬似乱数列からｎ段のタップ列（ｈn 、ｈn-1 、…、ｈ
2 、ｈ1 ）を以下の方法で決定できるという問題点があ
る。
技術ではＬＦＳＲの線形性を利用して２ｎビットの出力
擬似乱数列からｎ段のタップ列（ｈn 、ｈn-1 、…、ｈ
2 、ｈ1 ）を以下の方法で決定できるという問題点があ
る。
【００１３】出力される擬似乱数系列がｋ1 、ｋ2 、
…、ｋ2nであったとすると、ある時点ｔ（ｔ＝１、…、
ｎ＋１）のレジスタの内容Ｒ（ｔ）は、 Ｒ（１）＝（ｋn 、ｋn-1 、…、ｋ1 ）T Ｒ（２）＝（ｋn+1 、ｋn 、…、Ｋ2 ）T … Ｒ（ｎ＋１）＝（ｋ2n、ｋ2n-1、…、ｋn+1 ）T と表せる（T は転置を示す）。この時、行列Ｘ、Ｙを Ｘ＝（Ｒ（１）、Ｒ（２）、…、Ｒ（ｎ）） Ｙ＝（Ｒ（２）、Ｒ（３）、…、Ｒ（ｎ＋１）） とすると、 Ｙ＝Ｈ・Ｘ の関係が成立するため、 Ｈ＝Ｙ・Ｘ-1 （１） によりＨが求められ、タップ列が決定される。
…、ｋ2nであったとすると、ある時点ｔ（ｔ＝１、…、
ｎ＋１）のレジスタの内容Ｒ（ｔ）は、 Ｒ（１）＝（ｋn 、ｋn-1 、…、ｋ1 ）T Ｒ（２）＝（ｋn+1 、ｋn 、…、Ｋ2 ）T … Ｒ（ｎ＋１）＝（ｋ2n、ｋ2n-1、…、ｋn+1 ）T と表せる（T は転置を示す）。この時、行列Ｘ、Ｙを Ｘ＝（Ｒ（１）、Ｒ（２）、…、Ｒ（ｎ）） Ｙ＝（Ｒ（２）、Ｒ（３）、…、Ｒ（ｎ＋１）） とすると、 Ｙ＝Ｈ・Ｘ の関係が成立するため、 Ｈ＝Ｙ・Ｘ-1 （１） によりＨが求められ、タップ列が決定される。
【００１４】つまり、乱数の周期は２n −１であるが、
そのうちの２ｎビットでＬＦＳＲの構成が決定される。
この場合、その時点以降に発生される乱数列が全てわか
ってしまうため、出力乱数列を暗号用の乱数として用い
るには安全性の面で不適当であるという欠点があった。
そのうちの２ｎビットでＬＦＳＲの構成が決定される。
この場合、その時点以降に発生される乱数列が全てわか
ってしまうため、出力乱数列を暗号用の乱数として用い
るには安全性の面で不適当であるという欠点があった。
【００１５】さらに、上記従来技術ではクロック信号が
１クロック経過する毎に１個の乱数しか得ることができ
ず、高速に乱数を発生することが困難であるという問題
点があった。
１クロック経過する毎に１個の乱数しか得ることができ
ず、高速に乱数を発生することが困難であるという問題
点があった。
【００１６】また、非線形フィードバックシフトレジス
タを用いれば、出力乱数系列の解析に必要となる乱数の
数を大きくすることができることが知られている。しか
し、バーレカンプ−マッセイのアルゴリズム（Ｅ．Ｒ．
Ｂｅｒｌｅｋａｍｐ“Ａｌｇｅｂｒａｉｃｃｏｄｉｎｇ
ｔｈｅｏｒｙ”，ＭｃＧｒａｗ−Ｈｉｌｌ Ｂｏｏｋ
Ｃｏｍｐａｎｙ，１９６８）により、その系列を生成
することができる最小段数のＬＦＳＲを求めることがで
き、非線形フィードバックシフトレジスタを用いた乱数
発生方式も式（１）の方法により解析される可能性があ
った。
タを用いれば、出力乱数系列の解析に必要となる乱数の
数を大きくすることができることが知られている。しか
し、バーレカンプ−マッセイのアルゴリズム（Ｅ．Ｒ．
Ｂｅｒｌｅｋａｍｐ“Ａｌｇｅｂｒａｉｃｃｏｄｉｎｇ
ｔｈｅｏｒｙ”，ＭｃＧｒａｗ−Ｈｉｌｌ Ｂｏｏｋ
Ｃｏｍｐａｎｙ，１９６８）により、その系列を生成
することができる最小段数のＬＦＳＲを求めることがで
き、非線形フィードバックシフトレジスタを用いた乱数
発生方式も式（１）の方法により解析される可能性があ
った。
【００１７】以上をまとめると、上記従来技術には、 １）クロック信号が１クロック経過する毎に１個の乱数
しか得ることができず、高速に乱数を発生することが困
難である。
しか得ることができず、高速に乱数を発生することが困
難である。
【００１８】２）ある時点までの出力乱数を手に入れる
ことができれば、それ以降に出力される乱数列全てを容
易に予測できてしまう。という問題点があった。
ことができれば、それ以降に出力される乱数列全てを容
易に予測できてしまう。という問題点があった。
【００１９】
【課題を解決するための手段】上記課題を解決するため
に、本発明の乱数発生器は、複数のシフトレジスタと、
該複数のシフトレジスタの各々に対応し、該複数のシフ
トレジスタ中の所定のレジスタからの出力を論理演算し
て、該演算の結果を対応するシフトレジスタにフィード
バック入力する複数の論理演算回路とを具える。
に、本発明の乱数発生器は、複数のシフトレジスタと、
該複数のシフトレジスタの各々に対応し、該複数のシフ
トレジスタ中の所定のレジスタからの出力を論理演算し
て、該演算の結果を対応するシフトレジスタにフィード
バック入力する複数の論理演算回路とを具える。
【００２０】また、本発明の他の態様によれば、通信シ
ステムにおいて、送信装置に、第１の複数のシフトレジ
スタと、該第１の複数のシフトレジスタの各々に対応
し、該第１の複数のシフトレジスタ中の所定のレジスタ
からの出力を論理演算して、該演算の結果を対応するシ
フトレジスタにフィードバック入力する第１の複数の論
理演算回路と、送信者と受信者が共有する暗号鍵を初期
値とし、前記第１の複数のシフトレジスタの各々からの
順次出力を１つの乱数系列として、該乱数系列を用いて
通信文を暗号化して、暗号文を順次出力する暗号化手段
とを具え、受信装置に、第２の複数のシフトレジスタ
と、該第２の複数のシフトレジスタの各々に対応し、該
第２の複数のシフトレジスタ中の所定のレジスタからの
出力を論理演算して、該演算の結果を対応するシフトレ
ジスタにフィードバック入力する第２の複数の論理演算
回路と、送信者と受信者が共有する暗号鍵を初期値と
し、前記第２の複数のシフトレジスタの各々からの順次
出力を１つの乱数系列として、該乱数系列を用いて暗号
文を復号して通信文を順次出力する復号手段とを具え
る。
ステムにおいて、送信装置に、第１の複数のシフトレジ
スタと、該第１の複数のシフトレジスタの各々に対応
し、該第１の複数のシフトレジスタ中の所定のレジスタ
からの出力を論理演算して、該演算の結果を対応するシ
フトレジスタにフィードバック入力する第１の複数の論
理演算回路と、送信者と受信者が共有する暗号鍵を初期
値とし、前記第１の複数のシフトレジスタの各々からの
順次出力を１つの乱数系列として、該乱数系列を用いて
通信文を暗号化して、暗号文を順次出力する暗号化手段
とを具え、受信装置に、第２の複数のシフトレジスタ
と、該第２の複数のシフトレジスタの各々に対応し、該
第２の複数のシフトレジスタ中の所定のレジスタからの
出力を論理演算して、該演算の結果を対応するシフトレ
ジスタにフィードバック入力する第２の複数の論理演算
回路と、送信者と受信者が共有する暗号鍵を初期値と
し、前記第２の複数のシフトレジスタの各々からの順次
出力を１つの乱数系列として、該乱数系列を用いて暗号
文を復号して通信文を順次出力する復号手段とを具え
る。
【００２１】
【作用】かかる本発明の乱数発生器においては、複数の
シフトレジスタ中の所定のレジスタからの出力を、複数
の論理演算回路が論理演算して、該演算の結果を対応す
るシフトレジスタにフィードバック入力する。前記複数
のシフトレジスタの各々からの順次出力により、１つの
乱数系列を発生させる。
シフトレジスタ中の所定のレジスタからの出力を、複数
の論理演算回路が論理演算して、該演算の結果を対応す
るシフトレジスタにフィードバック入力する。前記複数
のシフトレジスタの各々からの順次出力により、１つの
乱数系列を発生させる。
【００２２】また、通信システムにおいて、送信側で、
送信者と受信者が共有する暗号鍵を初期値として、第１
の複数のシフトレジスタ中の所定のレジスタからの出力
を第１の複数の論理演算回路により論理演算して、該演
算の結果を対応するシフトレジスタにフィードバック入
力し、前記第１の複数のシフトレジスタの各々からの順
次出力を１つの乱数系列として、該乱数系列を用いて通
信文を暗号化して暗号文を順次受信側に送信し、受信側
で、前記暗号鍵を初期値として、第２の複数のシフトレ
ジスタ中の所定のレジスタからの出力を第２の複数の論
理演算回路により論理演算して、該演算の結果を対応す
るシフトレジスタにフィードバック入力し、前記第２の
複数のシフトレジスタの各々からの順次出力により、前
記乱数系列と同一の乱数系列を順次発生させ、該同一の
乱数系列に基づいて、暗号文を復号して通信文を順次出
力することを特徴とする。
送信者と受信者が共有する暗号鍵を初期値として、第１
の複数のシフトレジスタ中の所定のレジスタからの出力
を第１の複数の論理演算回路により論理演算して、該演
算の結果を対応するシフトレジスタにフィードバック入
力し、前記第１の複数のシフトレジスタの各々からの順
次出力を１つの乱数系列として、該乱数系列を用いて通
信文を暗号化して暗号文を順次受信側に送信し、受信側
で、前記暗号鍵を初期値として、第２の複数のシフトレ
ジスタ中の所定のレジスタからの出力を第２の複数の論
理演算回路により論理演算して、該演算の結果を対応す
るシフトレジスタにフィードバック入力し、前記第２の
複数のシフトレジスタの各々からの順次出力により、前
記乱数系列と同一の乱数系列を順次発生させ、該同一の
乱数系列に基づいて、暗号文を復号して通信文を順次出
力することを特徴とする。
【００２３】
【実施例】以下、添付図面を参照しながら、本発明の実
施例を詳細に説明する。
施例を詳細に説明する。
【００２４】まず、レジスタの数を増加させることなく
乱数を高速に発生することを可能にした実施例について
実施例１〜４で述べ、さらにパラメータにより論理演算
方式を制御することにより出力乱数列の解析が行えない
ようにし出力乱数系列の安全性を高めた実施例について
実施例５〜７で述べる。次に実施例８、９で暗号学的に
安全な擬似乱数発生方式によりパラメータを算出する場
合について述べる。実施例１０〜１２では、本発明によ
る乱数発生器を用いた暗号通信システムについて述べ
る。
乱数を高速に発生することを可能にした実施例について
実施例１〜４で述べ、さらにパラメータにより論理演算
方式を制御することにより出力乱数列の解析が行えない
ようにし出力乱数系列の安全性を高めた実施例について
実施例５〜７で述べる。次に実施例８、９で暗号学的に
安全な擬似乱数発生方式によりパラメータを算出する場
合について述べる。実施例１０〜１２では、本発明によ
る乱数発生器を用いた暗号通信システムについて述べ
る。
【００２５】〔実施例１〕図１は、２つのシフトレジス
タを用いた場合の本発明に係わる乱数発生器の一実施例
を示す。２つのシフトレジスタ（ＳＲ1 、ＳＲ2 ）及び
それぞれのシフトレジスタの各レジスタ（（ｒn-1 、ｒ
n-3 、…、ｒ3 、ｒ1 ）、（ｒn ，ｒn-2、…、ｒ4 、
ｒ2 ））からの値を線形変換し、シフトレジスタにフィ
ードバックする２つの線形論理演算回路（Ｔ1 、Ｔ2 ）
からなる。また、ある時点ｔにおける各レジスタの内容
を（ｒn-1 （ｔ）、ｒn-3 （ｔ）、…、ｒ3 （ｔ）、ｒ
1 （ｔ））、（ｒn （ｔ）、ｒn-2 （ｔ）、…、ｒ4
（ｔ）、ｒ2 （ｔ））で表わす。それぞれの線形論理演
算回路には１組のタップ列（ｈn 、ｈn-1 、…、ｈ2 、
ｈ1 ）が含まれる。
タを用いた場合の本発明に係わる乱数発生器の一実施例
を示す。２つのシフトレジスタ（ＳＲ1 、ＳＲ2 ）及び
それぞれのシフトレジスタの各レジスタ（（ｒn-1 、ｒ
n-3 、…、ｒ3 、ｒ1 ）、（ｒn ，ｒn-2、…、ｒ4 、
ｒ2 ））からの値を線形変換し、シフトレジスタにフィ
ードバックする２つの線形論理演算回路（Ｔ1 、Ｔ2 ）
からなる。また、ある時点ｔにおける各レジスタの内容
を（ｒn-1 （ｔ）、ｒn-3 （ｔ）、…、ｒ3 （ｔ）、ｒ
1 （ｔ））、（ｒn （ｔ）、ｒn-2 （ｔ）、…、ｒ4
（ｔ）、ｒ2 （ｔ））で表わす。それぞれの線形論理演
算回路には１組のタップ列（ｈn 、ｈn-1 、…、ｈ2 、
ｈ1 ）が含まれる。
【００２６】本発明による乱数発生の手順は以下の通り
に行う（ただし手順２．３．４．は同時に行われる）。
に行う（ただし手順２．３．４．は同時に行われる）。
【００２７】１．シフトレジスタ（ＳＲ1 、ＳＲ2 ）の
各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ1 ）、
（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））に初期値を設定す
る。
各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ1 ）、
（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））に初期値を設定す
る。
【００２８】２．各レジスタは与えられた値を右にシフ
トする。
トする。
【００２９】３．各シフトレジスタの最右端のレジスタ
（ｒ1 、ｒ2 ）の値を出力する。
（ｒ1 、ｒ2 ）の値を出力する。
【００３０】４．ＳＲ1 の左端のレジスタ（ｒn-1 ）に
は各レジスタ（ｒ1 、ｒ2 、…、ｒn ）の値を線形論理
演算回路（Ｔ1 ）によって線形変換した値を入力し、Ｓ
Ｒ2の左端のレジスタ（ｒn ）には各レジスタ（ｒ2 、
ｒ3 、…、ｒn ）の値と他方の線形論理演算回路（Ｔ
1 ）からの出力を線形論理演算回路（Ｔ2 ）により線形
変換した値を入力する。
は各レジスタ（ｒ1 、ｒ2 、…、ｒn ）の値を線形論理
演算回路（Ｔ1 ）によって線形変換した値を入力し、Ｓ
Ｒ2の左端のレジスタ（ｒn ）には各レジスタ（ｒ2 、
ｒ3 、…、ｒn ）の値と他方の線形論理演算回路（Ｔ
1 ）からの出力を線形論理演算回路（Ｔ2 ）により線形
変換した値を入力する。
【００３１】５．以下２．３．４．を繰り返す。
【００３２】６．３．で出力される２個の出力の全て又
は一部又はそれらを合成した値、或いは各線形論理演算
回路からの２個の出力の全て又は一部又はそれらを合成
した値が本実施例によって発生される乱数となる。
は一部又はそれらを合成した値、或いは各線形論理演算
回路からの２個の出力の全て又は一部又はそれらを合成
した値が本実施例によって発生される乱数となる。
【００３３】この手順を各シフトレジスタ（ＳＲ1 、Ｓ
Ｒ2 ）について同時に行う。この手順に従えば、ＳＲ1
の動作は
Ｒ2 ）について同時に行う。この手順に従えば、ＳＲ1
の動作は
【００３４】
【外３】 で表わされ、同じくＳＲ2 の動作は
【００３５】
【外４】 で表わされる。
【００３６】図１の乱数発生器の動作と、図１５の乱数
発生器の動作を比較する（各レジスタに与える初期値を
各レジスタの記号で表わすとする）。上式に従えば図１
のＳＲ1 、ＳＲ2 に第１クロックが入力された時のＳＲ
1 、ＳＲ2 へのフィードバック入力はそれぞれ
発生器の動作を比較する（各レジスタに与える初期値を
各レジスタの記号で表わすとする）。上式に従えば図１
のＳＲ1 、ＳＲ2 に第１クロックが入力された時のＳＲ
1 、ＳＲ2 へのフィードバック入力はそれぞれ
【００３７】
【外５】 となる。一方図１５のシフトレジスタに第１クロックが
入力された時のシフトレジスタへのフィードバック入力
は
入力された時のシフトレジスタへのフィードバック入力
は
【００３８】
【外６】 となり、第２クロックが入力された時には
【００３９】
【外７】 となる。続いて、図１のＳＲ1 、ＳＲ2 に第２クロック
が入力された時のＳＲ1、ＳＲ2 へのフィードバック入
力は、それぞれ図１５のシフトレジスタに第３、４クロ
ックが入力された時のシフトレジスタへのフィードバッ
ク入力と同じである。このことからわかるように、図１
５の乱数発生器における２クロック分の線形論理演算出
力を、図１の乱数発生器では１クロックで出力してい
る。つまり、図１は図１５の２倍の速度で乱数を発生す
ることができる。
が入力された時のＳＲ1、ＳＲ2 へのフィードバック入
力は、それぞれ図１５のシフトレジスタに第３、４クロ
ックが入力された時のシフトレジスタへのフィードバッ
ク入力と同じである。このことからわかるように、図１
５の乱数発生器における２クロック分の線形論理演算出
力を、図１の乱数発生器では１クロックで出力してい
る。つまり、図１は図１５の２倍の速度で乱数を発生す
ることができる。
【００４０】手順１．で両乱数発生器の同じ記号で表わ
されるレジスタに同じ初期値を与え、手順６．で図１の
乱数発生器のＳＲ1 の出力とＳＲ2 の出力とを交互に並
べる（乱数系列はＳＲ1 の出力、ＳＲ2 の出力、ＳＲ1
の出力、ＳＲ2 の出力、…となる）ようにしておけば
（パラレル入力シリアル出力のシフトレジスタまたは、
セレクタ等を用いればよい）、両乱数発生器は全く同じ
乱数系列を出力する。ただし、図１の回路と図１５の回
路を同じクロック周波数で動作させた場合、図１のほう
が２倍速く乱数を出力する。
されるレジスタに同じ初期値を与え、手順６．で図１の
乱数発生器のＳＲ1 の出力とＳＲ2 の出力とを交互に並
べる（乱数系列はＳＲ1 の出力、ＳＲ2 の出力、ＳＲ1
の出力、ＳＲ2 の出力、…となる）ようにしておけば
（パラレル入力シリアル出力のシフトレジスタまたは、
セレクタ等を用いればよい）、両乱数発生器は全く同じ
乱数系列を出力する。ただし、図１の回路と図１５の回
路を同じクロック周波数で動作させた場合、図１のほう
が２倍速く乱数を出力する。
【００４１】つぎに図１６で述べた最大長周期系列に関
して、本発明による最大長周期系列発生器の例を図２に
示す。図１６は図１５においてｎ＝４、（ｈ4 、ｈ3 、
ｈ2、ｈ1 ）＝（０、０、１、１）としたものである。
そこで、同じく図１においてｎ＝４、（ｈ4 、ｈ3 、ｈ
2 、ｈ1 ）＝（０、０、１、１）としたのが図２であ
る。図２において図１６の場合と同じくレジスタｒ4 、
ｒ3 、ｒ2 、ｒ1 に初期値として、（ｒ4 、ｒ3 、ｒ
2 、ｒ1 ）＝（１、０、０、０）と設定すると、クロッ
ク信号に従って乱数が各シフトレジスタから１ビットず
つ得られる。手順６．で上述のようにその乱数出力を交
互に並べれば、図１６と同じく（０００１００１１０１
０１１１１）を１周期内に含む、周期２4 −１＝１５の
乱数出力が得られる。この場合、図２の回路と図１６の
回路を同じクロック周波数で動作させると、図２の方が
同じ乱数系列を２倍速く出力することができる。
して、本発明による最大長周期系列発生器の例を図２に
示す。図１６は図１５においてｎ＝４、（ｈ4 、ｈ3 、
ｈ2、ｈ1 ）＝（０、０、１、１）としたものである。
そこで、同じく図１においてｎ＝４、（ｈ4 、ｈ3 、ｈ
2 、ｈ1 ）＝（０、０、１、１）としたのが図２であ
る。図２において図１６の場合と同じくレジスタｒ4 、
ｒ3 、ｒ2 、ｒ1 に初期値として、（ｒ4 、ｒ3 、ｒ
2 、ｒ1 ）＝（１、０、０、０）と設定すると、クロッ
ク信号に従って乱数が各シフトレジスタから１ビットず
つ得られる。手順６．で上述のようにその乱数出力を交
互に並べれば、図１６と同じく（０００１００１１０１
０１１１１）を１周期内に含む、周期２4 −１＝１５の
乱数出力が得られる。この場合、図２の回路と図１６の
回路を同じクロック周波数で動作させると、図２の方が
同じ乱数系列を２倍速く出力することができる。
【００４２】〔実施例２〕図３は本実施例による乱数発
生方式を用いた乱数発生器の例を示す。２つのシフトレ
ジスタ（ＳＲ1 、ＳＲ2 ）及びそれぞれのシフトレジス
タの各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ
1 ）、（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））からの値を
非線形変換しシフトレジスタにフィードバックする２つ
の非線形論理演算回路（ＮＴ1 、ＮＴ2 ）からなる。
生方式を用いた乱数発生器の例を示す。２つのシフトレ
ジスタ（ＳＲ1 、ＳＲ2 ）及びそれぞれのシフトレジス
タの各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ
1 ）、（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））からの値を
非線形変換しシフトレジスタにフィードバックする２つ
の非線形論理演算回路（ＮＴ1 、ＮＴ2 ）からなる。
【００４３】本実施例による乱数発生の手順は以下の通
りに行う（ただし手順２．３．４．は同時に行われ
る）。
りに行う（ただし手順２．３．４．は同時に行われ
る）。
【００４４】１．シフトレジスタ（ＳＲ1 、ＳＲ2 ）の
各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ1 ）、
（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））に初期値を設定す
る。
各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ1 ）、
（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））に初期値を設定す
る。
【００４５】２．各レジスタは与えられた値を右にシフ
トする。
トする。
【００４６】３．各シフトレジスタの最右端のレジスタ
（ｒ1 、ｒ2 ）の値を出力する。
（ｒ1 、ｒ2 ）の値を出力する。
【００４７】４．各シフトレジスタの最左端のレジスタ
（ｒn-1 、ｒn ）には各レジスタの値を非線形変換（Ｎ
Ｔ1 、ＮＴ2 ）した値を入力する。
（ｒn-1 、ｒn ）には各レジスタの値を非線形変換（Ｎ
Ｔ1 、ＮＴ2 ）した値を入力する。
【００４８】５．以下２．３．４．を繰り返す。
【００４９】６．３．で出力される２個の出力の全て又
は一部又はそれらを合成した値、或いは各非線形論理演
算回路からの２個の出力の全て又は一部又はそれらを合
成した値が本発明によって発生される乱数となる。
は一部又はそれらを合成した値、或いは各非線形論理演
算回路からの２個の出力の全て又は一部又はそれらを合
成した値が本発明によって発生される乱数となる。
【００５０】非線形論理演算回路ＮＴ1 の変換としてあ
る非線形関数ｆ（ｒn 、ｒn-1 、…、ｒ2 、ｒ1 ）を用
い、非線形論理演算回路ＮＴ2 の変換として同じ非線形
関数によるｆ（ｆ（ｒn 、ｒn-1 、…、ｒ2 、ｒ1 ）、
ｒn 、ｒn-1 、…、ｒ2 ）を用いれば、図１７に示され
る従来例による非線形フィードバックシフトレジスタに
よる乱数発生器による出力乱数系列と全く同じ乱数系列
を２倍の速度で出力することができる。
る非線形関数ｆ（ｒn 、ｒn-1 、…、ｒ2 、ｒ1 ）を用
い、非線形論理演算回路ＮＴ2 の変換として同じ非線形
関数によるｆ（ｆ（ｒn 、ｒn-1 、…、ｒ2 、ｒ1 ）、
ｒn 、ｒn-1 、…、ｒ2 ）を用いれば、図１７に示され
る従来例による非線形フィードバックシフトレジスタに
よる乱数発生器による出力乱数系列と全く同じ乱数系列
を２倍の速度で出力することができる。
【００５１】また、図４に示すように非線形論理演算回
路ＮＴ2 の変換を表わす関数ｆ（ｆ（ｒn 、ｒn-1 、
…、ｒ2 、ｒ1 ）ｒn 、ｒn-1 、…、ｒ2 ）の入力ｆ
（ｒn 、ｒn-1 、…、ｒ2 、ｒ1 ）として、非線形論理
演算回路ＮＴ1 の変換出力であるｆ（ｒn 、ｒn-1 、
…、ｒ2 、ｒ1 ）を直接用いることもできる。
路ＮＴ2 の変換を表わす関数ｆ（ｆ（ｒn 、ｒn-1 、
…、ｒ2 、ｒ1 ）ｒn 、ｒn-1 、…、ｒ2 ）の入力ｆ
（ｒn 、ｒn-1 、…、ｒ2 、ｒ1 ）として、非線形論理
演算回路ＮＴ1 の変換出力であるｆ（ｒn 、ｒn-1 、
…、ｒ2 、ｒ1 ）を直接用いることもできる。
【００５２】具体的な非線形論理演算回路の構成として
は、公知の非線形関数の変数値に対応するアドレスに関
数値を記憶させたＲＯＭ等によって実現可能である。
は、公知の非線形関数の変数値に対応するアドレスに関
数値を記憶させたＲＯＭ等によって実現可能である。
【００５３】〔実施例３〕図５は、互いに異なる線形変
換を行う２つの線形論理演算回路と２つのシフトレジス
タを用いた本発明による乱数発生器の一実施例を示す。
この場合、乱数発生の速度が速くなるだけでなく、乱数
発生器の線形変換方法（各線形論理演算回路に含まれる
タップ列の値）を解析するために必要となる出力乱数の
数も増加する。線形変換方法が決定されると、その時点
以降に発生される乱数列が全てわかってしまうため、乱
数の強度を強くするには、線形変換方法を決定するのに
必要な出力乱数の数が多いほうが良い。このことは本発
明による乱数発生方式により乱数の高速発生を可能にす
るだけでなく、強度の強い出力乱数の発生が可能となる
ことを意味する。
換を行う２つの線形論理演算回路と２つのシフトレジス
タを用いた本発明による乱数発生器の一実施例を示す。
この場合、乱数発生の速度が速くなるだけでなく、乱数
発生器の線形変換方法（各線形論理演算回路に含まれる
タップ列の値）を解析するために必要となる出力乱数の
数も増加する。線形変換方法が決定されると、その時点
以降に発生される乱数列が全てわかってしまうため、乱
数の強度を強くするには、線形変換方法を決定するのに
必要な出力乱数の数が多いほうが良い。このことは本発
明による乱数発生方式により乱数の高速発生を可能にす
るだけでなく、強度の強い出力乱数の発生が可能となる
ことを意味する。
【００５４】本実施例における乱数発生器は、２つのシ
フトレジスタ（ＳＲ1 、ＳＲ2 ）及びそれぞれのシフト
レジスタの各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、
ｒ1）、（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））からの値
を線形変換しシフトレジスタにフィードバックする２つ
の異なる線形論理演算回路（Ｔa 、Ｔb ）からなる。２
つの線形論理演算回路（Ｔa 、Ｔb ）に含まれるタップ
列はそれぞれ（ｈn 、ｈn-1 、…、ｈ2 、ｈ1 ）、（ｌ
n 、ｌn-1 、…、ｌ2 、ｌ1 ）とする。また、図５の乱
数発生器の出力として、ＳＲ1 の出力とＳＲ2 の出力と
を交互に並べる（乱数系列はＳＲ1 の出力、ＳＲ2 の出
力、ＳＲ1 の出力、ＳＲ2 の出力、…となる）ようにし
ておく。
フトレジスタ（ＳＲ1 、ＳＲ2 ）及びそれぞれのシフト
レジスタの各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、
ｒ1）、（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））からの値
を線形変換しシフトレジスタにフィードバックする２つ
の異なる線形論理演算回路（Ｔa 、Ｔb ）からなる。２
つの線形論理演算回路（Ｔa 、Ｔb ）に含まれるタップ
列はそれぞれ（ｈn 、ｈn-1 、…、ｈ2 、ｈ1 ）、（ｌ
n 、ｌn-1 、…、ｌ2 、ｌ1 ）とする。また、図５の乱
数発生器の出力として、ＳＲ1 の出力とＳＲ2 の出力と
を交互に並べる（乱数系列はＳＲ1 の出力、ＳＲ2 の出
力、ＳＲ1 の出力、ＳＲ2 の出力、…となる）ようにし
ておく。
【００５５】この場合、乱数発生器の線形変換方法を解
析するためには、出力乱数が３ｎ個必要であることが以
下のようにして示される。
析するためには、出力乱数が３ｎ個必要であることが以
下のようにして示される。
【００５６】出力される擬似乱数系列がｋ1 、ｋ2 、…
ｋ3nであったとすると、ある時点ｔ（ｔ＝１、…、ｎ＋
１）のレジスタの内容Ｒ（ｔ）は（Ｒ（ｔ）＝（ｒ
n-1 、ｒn-3 、…、ｒ3 、ｒ1 、ｒn 、ｒn-2 、…、ｒ
4 、ｒ2 ）T と表わす）、 Ｒ（１）＝（ｋn-1 、ｋn-3 、…、ｋ3 、ｋ1 、ｋn 、
ｋn-2 、…、ｋ4 、ｋ2 ）T Ｒ（２）＝（ｋn+1 、Ｋn-1 、…、ｋ5 、ｋ3 、ｋ
n+2 、ｋn 、…、ｋ6 、ｋ4 ）T Ｒ（ｎ＋１）＝（ｋ3n-1、ｋ3n-3、…、ｋ2n+3、
ｋ2n+1、ｋ3n、ｋ3n-2、…、ｋ2n+4、ｋ2n+2）T と表せる（T は転置を示す）。この時、行列Ｘ、Ｙを Ｘ＝（Ｒ（１）、Ｒ（２）、…、Ｒ（ｎ）） Ｙ＝（Ｒ（２）、Ｒ（３）、…、Ｒ（ｎ＋１）） とすると、 Ｙ＝Ｗ・Ｘ
ｋ3nであったとすると、ある時点ｔ（ｔ＝１、…、ｎ＋
１）のレジスタの内容Ｒ（ｔ）は（Ｒ（ｔ）＝（ｒ
n-1 、ｒn-3 、…、ｒ3 、ｒ1 、ｒn 、ｒn-2 、…、ｒ
4 、ｒ2 ）T と表わす）、 Ｒ（１）＝（ｋn-1 、ｋn-3 、…、ｋ3 、ｋ1 、ｋn 、
ｋn-2 、…、ｋ4 、ｋ2 ）T Ｒ（２）＝（ｋn+1 、Ｋn-1 、…、ｋ5 、ｋ3 、ｋ
n+2 、ｋn 、…、ｋ6 、ｋ4 ）T Ｒ（ｎ＋１）＝（ｋ3n-1、ｋ3n-3、…、ｋ2n+3、
ｋ2n+1、ｋ3n、ｋ3n-2、…、ｋ2n+4、ｋ2n+2）T と表せる（T は転置を示す）。この時、行列Ｘ、Ｙを Ｘ＝（Ｒ（１）、Ｒ（２）、…、Ｒ（ｎ）） Ｙ＝（Ｒ（２）、Ｒ（３）、…、Ｒ（ｎ＋１）） とすると、 Ｙ＝Ｗ・Ｘ
【００５７】
【外８】 の関係が成立するため、 Ｗ＝Ｙ・Ｘ-1 （２） によりＷを求めることができ、タップ列を決定すること
ができる。この時Ｗを求めるのに必要な行列Ｘ、Ｙの成
分は出力乱数ｋ1 、ｋ2 、…、ｋ3nである。つまり、出
力乱数のうちの３ｎビットで線形変換方法が決定される
ことがわかる。
ができる。この時Ｗを求めるのに必要な行列Ｘ、Ｙの成
分は出力乱数ｋ1 、ｋ2 、…、ｋ3nである。つまり、出
力乱数のうちの３ｎビットで線形変換方法が決定される
ことがわかる。
【００５８】一般に、図１５に示されるようなｎ段の線
形フィードバックシフトレジスタのタップ列を決定する
には、２ｎビットの出力乱数列が必要であることが知ら
れている。図５と図１５を比較すると、レジスタの数は
等しいが、両者を同じクロックで動作させた場合、乱数
発生速度は図５の方が２倍速く、線形変換方法を決定す
るために必要な出力乱数の数は図１５が２ｎビットであ
るのに対し図５が３ｎビットである。このことは本実施
例による乱数発生器により、乱数発生速度と乱数強度の
双方が向上したことを意味している。
形フィードバックシフトレジスタのタップ列を決定する
には、２ｎビットの出力乱数列が必要であることが知ら
れている。図５と図１５を比較すると、レジスタの数は
等しいが、両者を同じクロックで動作させた場合、乱数
発生速度は図５の方が２倍速く、線形変換方法を決定す
るために必要な出力乱数の数は図１５が２ｎビットであ
るのに対し図５が３ｎビットである。このことは本実施
例による乱数発生器により、乱数発生速度と乱数強度の
双方が向上したことを意味している。
【００５９】また本実施例では、２つの線形論理演算回
路がそれぞれ異なる線形変換を行う場合について説明し
たが、図６に示すように非線形変換の場合でも同じく２
つの非線形論理演算回路がそれぞれ異なる非線形変換を
行うようにすることもできる。図６において、２つの非
線形論理演算回路（ＮＴa 、ＮＴb ）の処理を示すそれ
ぞれの非線形変換関数ｆ、ｇは互いに異なる関数であ
る。さらに、線形論理演算回路と非線形論理演算回路を
両方用いることもできる。
路がそれぞれ異なる線形変換を行う場合について説明し
たが、図６に示すように非線形変換の場合でも同じく２
つの非線形論理演算回路がそれぞれ異なる非線形変換を
行うようにすることもできる。図６において、２つの非
線形論理演算回路（ＮＴa 、ＮＴb ）の処理を示すそれ
ぞれの非線形変換関数ｆ、ｇは互いに異なる関数であ
る。さらに、線形論理演算回路と非線形論理演算回路を
両方用いることもできる。
【００６０】〔実施例４〕実施例１〜３では、本発明を
わかりやすく説明するため、シフトレジスタと論理演算
回路を２つずつ用いて、乱数発生速度を従来の２倍にし
た乱数発生器について述べたが、レジスタの数を増加さ
せることなく用いるシフトレジスタの数に応じて乱数発
生を高速化することが可能である。
わかりやすく説明するため、シフトレジスタと論理演算
回路を２つずつ用いて、乱数発生速度を従来の２倍にし
た乱数発生器について述べたが、レジスタの数を増加さ
せることなく用いるシフトレジスタの数に応じて乱数発
生を高速化することが可能である。
【００６１】一例として、図１６で述べた最大長周期系
列に関して、シフトレジスタを３つ用いた場合の例を図
７に示す（シフトレジスタを２つ用いた場合の例は既に
図２に示した）。図７において図１６の場合と同じくレ
ジスタｒ4 、ｒ3 、ｒ2 、ｒ1 に初期値として、（ｒ
4 、ｒ3 、ｒ2 、ｒ1 ）＝（１、０、０、０）と設定す
ると、クロック信号に従って乱数が各シフトレジスタか
ら１ビットずつ得られる。前述のようにその乱数出力を
交互に並べれば、図１６と同じく（０００１００１１０
１０１１１１）を１周期内に含む、周期２4 −１＝１５
の乱数出力が得られる。この場合、図７の回路と図１６
の回路を同じくクロック周波数で動作させると、図７の
ほうが３倍速く乱数を出力することができる。
列に関して、シフトレジスタを３つ用いた場合の例を図
７に示す（シフトレジスタを２つ用いた場合の例は既に
図２に示した）。図７において図１６の場合と同じくレ
ジスタｒ4 、ｒ3 、ｒ2 、ｒ1 に初期値として、（ｒ
4 、ｒ3 、ｒ2 、ｒ1 ）＝（１、０、０、０）と設定す
ると、クロック信号に従って乱数が各シフトレジスタか
ら１ビットずつ得られる。前述のようにその乱数出力を
交互に並べれば、図１６と同じく（０００１００１１０
１０１１１１）を１周期内に含む、周期２4 −１＝１５
の乱数出力が得られる。この場合、図７の回路と図１６
の回路を同じくクロック周波数で動作させると、図７の
ほうが３倍速く乱数を出力することができる。
【００６２】実施例３では、互いに異なる線形変換を行
う２つの線形論理演算回路と２つのシフトレジスタを用
いた本発明による乱数発生器を示したが、一般にｍ個の
シフトレジスタ（レジスタの数の合計はｎ個）及びそれ
ぞれのシフトレジスタの各レジスタからの値を線形変換
しシフトレジスタにフィードバックするｍ個の異なる線
形論理演算回路からなる乱数発生器の場合、乱数発生速
度は図１５よりｍ倍速く、線形変換方法を決定するため
に必要な出力乱数の数はｎ＋ｍｎビットとなる。
う２つの線形論理演算回路と２つのシフトレジスタを用
いた本発明による乱数発生器を示したが、一般にｍ個の
シフトレジスタ（レジスタの数の合計はｎ個）及びそれ
ぞれのシフトレジスタの各レジスタからの値を線形変換
しシフトレジスタにフィードバックするｍ個の異なる線
形論理演算回路からなる乱数発生器の場合、乱数発生速
度は図１５よりｍ倍速く、線形変換方法を決定するため
に必要な出力乱数の数はｎ＋ｍｎビットとなる。
【００６３】また、非線形論理演算回路を複数用いる場
合にも、それぞれの回路で、変換方式を異なるようにで
きる。
合にも、それぞれの回路で、変換方式を異なるようにで
きる。
【００６４】〔実施例５〕本実施例は実施例１〜４で示
した乱数発生器の安全性をさらに向上させたものであ
る。実施例３を例にとると、乱数発生器は、式（２）に
示されるように３ｎビットの出力乱数からタップ列（ｈ
n 、ｈn-1 、…、ｈ2 、ｈ1 ）、（ｌn 、ｌn-1 、…、
ｌ2 、ｌ1 ）を決定できる。この場合、その時点以降に
発生される乱数列が全てわかってしまうため、出力乱数
列を暗号用の乱数として用いるには安全性の面で問題が
ある。そこで、線形論理演算回路を外部より与えるパラ
メータによって制御できるようにし、出力される乱数の
数がその乱数列の解析に必要な乱数の数より大きくなる
前、或いは等しくなる付近で、該線形論理演算回路を制
御するパラメータを変更し、該論理演算の方式を変更さ
せることにより、式（２）の方法による出力乱数列の解
析が行えないようにし出力乱数系列の安全性を高めたも
のである。
した乱数発生器の安全性をさらに向上させたものであ
る。実施例３を例にとると、乱数発生器は、式（２）に
示されるように３ｎビットの出力乱数からタップ列（ｈ
n 、ｈn-1 、…、ｈ2 、ｈ1 ）、（ｌn 、ｌn-1 、…、
ｌ2 、ｌ1 ）を決定できる。この場合、その時点以降に
発生される乱数列が全てわかってしまうため、出力乱数
列を暗号用の乱数として用いるには安全性の面で問題が
ある。そこで、線形論理演算回路を外部より与えるパラ
メータによって制御できるようにし、出力される乱数の
数がその乱数列の解析に必要な乱数の数より大きくなる
前、或いは等しくなる付近で、該線形論理演算回路を制
御するパラメータを変更し、該論理演算の方式を変更さ
せることにより、式（２）の方法による出力乱数列の解
析が行えないようにし出力乱数系列の安全性を高めたも
のである。
【００６５】図８は、２つの線形論理演算回路と２つの
シフトレジスタを用いた本実施例による乱数発生器を示
す。この乱数発生器は２つのシフトレジスタ（ＳＲ1 、
ＳＲ2 ）及びそれぞれのシフトレジスタの各レジスタ
（（ｒn-1 、ｒn-3 、…、ｒ3、ｒ1 ）、（ｒn 、ｒn-2
、…、ｒ4 、ｒ2 ））からの値を線形変換しシフトレ
ジスタにフィードバックする２つの線形論理演算回路
（Ｔa 、Ｔb ）からなる。また、線形論理演算回路Ｔ
a 、Ｔb はそれぞれ、変換方式を変更するためのＡＮＤ
回路、外部から与えるパラメータを保持するレジスタＲ
1 、Ｒ2 を備える。
シフトレジスタを用いた本実施例による乱数発生器を示
す。この乱数発生器は２つのシフトレジスタ（ＳＲ1 、
ＳＲ2 ）及びそれぞれのシフトレジスタの各レジスタ
（（ｒn-1 、ｒn-3 、…、ｒ3、ｒ1 ）、（ｒn 、ｒn-2
、…、ｒ4 、ｒ2 ））からの値を線形変換しシフトレ
ジスタにフィードバックする２つの線形論理演算回路
（Ｔa 、Ｔb ）からなる。また、線形論理演算回路Ｔ
a 、Ｔb はそれぞれ、変換方式を変更するためのＡＮＤ
回路、外部から与えるパラメータを保持するレジスタＲ
1 、Ｒ2 を備える。
【００６６】本実施例による乱数発生の手順は以下の通
りに行う（ただし手順２．３．４．は同時に行われ
る）。
りに行う（ただし手順２．３．４．は同時に行われ
る）。
【００６７】１．シフトレジスタ（ＳＲ1 、ＳＲ2 ）の
各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ1 ）、
（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））に初期値を設定す
る。
各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ1 ）、
（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））に初期値を設定す
る。
【００６８】２．レジスタＲ1 、Ｒ2 にパラメータを設
定し、各線形論理演算回路（Ｔa 、Ｔb ）はそのパラメ
ータに従って線形変換を決定する。
定し、各線形論理演算回路（Ｔa 、Ｔb ）はそのパラメ
ータに従って線形変換を決定する。
【００６９】３．各シフトレジスタの各レジスタは、与
えられた値を右にシフトする。
えられた値を右にシフトする。
【００７０】４．各シフトレジスタの最右端のレジスタ
（ｒ1 、ｒ2 ）の値を出力する。
（ｒ1 、ｒ2 ）の値を出力する。
【００７１】５．シフトレジスタＳＲ1 の左端のレジス
タ（ｒn-1 ）には各レジスタｒ1 〜ｒn の値を線形論理
演算回路（Ｔa ）により線形変換した値を入力し、ＳＲ
2 の左端のレジスタ（ｒn ）には各レジスタの値を線形
論理演算回路（Ｔb ）により線形変換した値を入力す
る。
タ（ｒn-1 ）には各レジスタｒ1 〜ｒn の値を線形論理
演算回路（Ｔa ）により線形変換した値を入力し、ＳＲ
2 の左端のレジスタ（ｒn ）には各レジスタの値を線形
論理演算回路（Ｔb ）により線形変換した値を入力す
る。
【００７２】６．以下３．４．５．を繰り返すが、式
（２）による出力乱数列の解析が行えないようにするた
め、出力される乱数の数が、その乱数列の解析に必要な
乱数の数（今の場合、前述のように３ｎビット）より大
きくなる前に、新たなパラメータをレジスタに設定し、
各線形変換方式を変更する。
（２）による出力乱数列の解析が行えないようにするた
め、出力される乱数の数が、その乱数列の解析に必要な
乱数の数（今の場合、前述のように３ｎビット）より大
きくなる前に、新たなパラメータをレジスタに設定し、
各線形変換方式を変更する。
【００７３】上述の手順を、各シフトレジスタ（ＳＲ
1 、ＳＲ2 ）について同時に行う。この手順において、
手順４．で出力される値の全て又は一部、或いは線形論
理演算回路の出力の全て又は一部が本実施例によって発
生される乱数となる。
1 、ＳＲ2 ）について同時に行う。この手順において、
手順４．で出力される値の全て又は一部、或いは線形論
理演算回路の出力の全て又は一部が本実施例によって発
生される乱数となる。
【００７４】ここで、ＡＮＤ回路に接続されたレジスタ
Ｒ1 、Ｒ2 の値は、前述の図５におけるタップ列の値ｈ
n 、ｈn-1 、…、ｈ2 、ｈ1 、ｌn 、ｌn-1 、…、ｌ
2 、ｌ1 を意味するので、レジスタの値を変更すれば、
線形変換方式を変更することになる。出力乱数系列の数
が、その乱数列の解析に必要な乱数の数（今の場合前述
のように３ｎビット）より大きくなる前に、パラメータ
の変更によってレジスタＲ1 、Ｒ2 の値を変更すれば、
式（３）を解くことができず、乱数列を解析することが
できない。
Ｒ1 、Ｒ2 の値は、前述の図５におけるタップ列の値ｈ
n 、ｈn-1 、…、ｈ2 、ｈ1 、ｌn 、ｌn-1 、…、ｌ
2 、ｌ1 を意味するので、レジスタの値を変更すれば、
線形変換方式を変更することになる。出力乱数系列の数
が、その乱数列の解析に必要な乱数の数（今の場合前述
のように３ｎビット）より大きくなる前に、パラメータ
の変更によってレジスタＲ1 、Ｒ2 の値を変更すれば、
式（３）を解くことができず、乱数列を解析することが
できない。
【００７５】また、手順６．において、出力される乱数
の数がその乱数列の解析に必要な数より大きくなった後
にパラメータを変更し、線形変換方式を変更した場合で
も、式（２）により解析されるのはその変更前の線形変
換方式の場合だけであり、従来のようにそれ以降の全て
の乱数系列が解析されるのを防ぐことができるため、パ
ラメータによって線形変換方式を変更した後は安全であ
る。
の数がその乱数列の解析に必要な数より大きくなった後
にパラメータを変更し、線形変換方式を変更した場合で
も、式（２）により解析されるのはその変更前の線形変
換方式の場合だけであり、従来のようにそれ以降の全て
の乱数系列が解析されるのを防ぐことができるため、パ
ラメータによって線形変換方式を変更した後は安全であ
る。
【００７６】〔実施例６〕図９は本実施例による乱数発
生方法を用いた乱数発生器の例を示す。２つのシフトレ
ジスタ（ＳＲ1 、ＳＲ2 ）及びそれぞれのシフトレジス
タの各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ
1 ）、（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））からの値を
非線形変換しシフトレジスタにフィードバックする２つ
の非線形論理演算回路（ＮＴa 、ＮＴb ）からなる。
生方法を用いた乱数発生器の例を示す。２つのシフトレ
ジスタ（ＳＲ1 、ＳＲ2 ）及びそれぞれのシフトレジス
タの各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ
1 ）、（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））からの値を
非線形変換しシフトレジスタにフィードバックする２つ
の非線形論理演算回路（ＮＴa 、ＮＴb ）からなる。
【００７７】非線形フィードバックを用いた場合には、
解析に必要な乱数の数を、線形フィードバックを用いた
場合以上に大きくすることが可能である。よって、式
（３）による出力乱数列の解析に必要なビット数が多く
なるので、非線形変換の方式を変えるパラメータの変更
周期を大きくすることができるという利点がある。
解析に必要な乱数の数を、線形フィードバックを用いた
場合以上に大きくすることが可能である。よって、式
（３）による出力乱数列の解析に必要なビット数が多く
なるので、非線形変換の方式を変えるパラメータの変更
周期を大きくすることができるという利点がある。
【００７８】本実施例による乱数発生の手順は以下の通
りに行う（ただし手順３．４．５．は同時に行なわれ
る）。
りに行う（ただし手順３．４．５．は同時に行なわれ
る）。
【００７９】１．シフトレジスタ（ＳＲ1 、ＳＲ2 ）の
各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ1 ）、
（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））に初期値を設定す
る。
各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ1 ）、
（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））に初期値を設定す
る。
【００８０】２．各非線形論理演算回路（ＮＴa 、ＮＴ
b ）は外部から与えられるパラメータに従って各非線形
変換を決定する。
b ）は外部から与えられるパラメータに従って各非線形
変換を決定する。
【００８１】３．各レジスタは与えられた値を右にシフ
トする。
トする。
【００８２】４．各シフトレジスタの最右端のレジスタ
（ｒ1 、ｒ2 ）の値を出力する。
（ｒ1 、ｒ2 ）の値を出力する。
【００８３】５．各シフトレジスタの最左端のレジスタ
（ｒn-1 、ｒn ）には各レジスタの値をＮＲa 、ＮＴb
により非線形変換した値を入力する。
（ｒn-1 、ｒn ）には各レジスタの値をＮＲa 、ＮＴb
により非線形変換した値を入力する。
【００８４】６．以下、３．４．５．を繰り返すが、式
（２）による出力乱数列の解析が行えないようにするた
めに、出力される乱数の数がその乱数列の解析に必要な
乱数の数より大きくなる前に非線形論理演算回路に入力
するパラメータを変更し、非線形変換方式を変更する。
（２）による出力乱数列の解析が行えないようにするた
めに、出力される乱数の数がその乱数列の解析に必要な
乱数の数より大きくなる前に非線形論理演算回路に入力
するパラメータを変更し、非線形変換方式を変更する。
【００８５】この手順を各シフトレジスタ（ＳＲ1 、Ｓ
Ｒ2 ）について同時に行う。この手順において、手順
４．で出力される値の全て又は一部、或いは非線形論理
演算回路の出力の全て又は一部が本発明によって発生さ
れる乱数となる。具体的な非線形論理演算回路の構成と
しては、公知の非線形関数の入出力の対応を記憶させた
ＲＯＭ等によって実現できる。
Ｒ2 ）について同時に行う。この手順において、手順
４．で出力される値の全て又は一部、或いは非線形論理
演算回路の出力の全て又は一部が本発明によって発生さ
れる乱数となる。具体的な非線形論理演算回路の構成と
しては、公知の非線形関数の入出力の対応を記憶させた
ＲＯＭ等によって実現できる。
【００８６】〔実施例７〕図８、図９では、２つの論理
演算回路と２つのシフトレジスタを用いた本発明による
乱数発生器を示したが、本発明を３つ以上の論理演算回
路と３つ以上のシフトレジスタから構成される乱数発生
器にも適用することも可能である。
演算回路と２つのシフトレジスタを用いた本発明による
乱数発生器を示したが、本発明を３つ以上の論理演算回
路と３つ以上のシフトレジスタから構成される乱数発生
器にも適用することも可能である。
【００８７】実施例４．で述べたように、ｍ個のシフト
レジスタ（レジスタの数の合計はｎ個）とｍ個の線形論
理演算回路からなる乱数発生器の場合、線形変換方法を
決定するために必要な出力乱数の数は、一般にｎ＋ｍｎ
ビットとなるので、ｎ＋ｍｎビット出力する前に、パラ
メータにより線形変換方式を変更すれば変換方式を解析
できないので安全である。この場合、線形変換の方式を
変えるパラメータの変更周期を大きくすることができる
という利点がある。
レジスタ（レジスタの数の合計はｎ個）とｍ個の線形論
理演算回路からなる乱数発生器の場合、線形変換方法を
決定するために必要な出力乱数の数は、一般にｎ＋ｍｎ
ビットとなるので、ｎ＋ｍｎビット出力する前に、パラ
メータにより線形変換方式を変更すれば変換方式を解析
できないので安全である。この場合、線形変換の方式を
変えるパラメータの変更周期を大きくすることができる
という利点がある。
【００８８】また、フィードバック変換における変換方
式に関して、単に外部から与えるパラメータによって制
御する場合について述べてきたが、外部から与えるパラ
メータと内部で生成したパラメータを合成したパラメー
タによって制御するようにしてもよい。
式に関して、単に外部から与えるパラメータによって制
御する場合について述べてきたが、外部から与えるパラ
メータと内部で生成したパラメータを合成したパラメー
タによって制御するようにしてもよい。
【００８９】〔実施例８〕本実施例では、上記実施例５
において、外部から与えるパラメータとして、既に出力
したパラメータのみから次に出力されるパラメータを予
測することの困難さが、素因数分解問題や離散対数問題
を解く困難さに帰着できるようなパラメータを発生する
パラメータ発生回路からの出力を用いることにより、出
力乱数系列の安全性をさらに高める。
において、外部から与えるパラメータとして、既に出力
したパラメータのみから次に出力されるパラメータを予
測することの困難さが、素因数分解問題や離散対数問題
を解く困難さに帰着できるようなパラメータを発生する
パラメータ発生回路からの出力を用いることにより、出
力乱数系列の安全性をさらに高める。
【００９０】そのようなパラメータ発生の実現方法とし
て、文献「アドバンセズ・イン・クリプトロジー」
（“Ａｄｖａｎｃｅｓ ｉｎ Ｃｒｙｐｔｏｌｏｇ
ｙ”、１９８３年発行、ＰＬＥＮＵＭＰＲＥＳＳ）の第
６１〜７８頁に示されているような方法が知られてい
る。つまり、乱数列をｂ1 ，ｂ2 …とするとビットｂi
は、ｘoを任意に与える初期値、ｐ、ｑを素数として、 ｘi+1 ＝ｘi 2ｍｏｄｍ（ｉ＝０、１、２、…）（３） ｂi ＝ｌｓｂ（ｘi ）（ｉ＝０、１、２、…） によって与えられる（ただし、ｍ＝ｐ・ｑ、ｌｓｂは最
下位ビットを表わす）。
て、文献「アドバンセズ・イン・クリプトロジー」
（“Ａｄｖａｎｃｅｓ ｉｎ Ｃｒｙｐｔｏｌｏｇ
ｙ”、１９８３年発行、ＰＬＥＮＵＭＰＲＥＳＳ）の第
６１〜７８頁に示されているような方法が知られてい
る。つまり、乱数列をｂ1 ，ｂ2 …とするとビットｂi
は、ｘoを任意に与える初期値、ｐ、ｑを素数として、 ｘi+1 ＝ｘi 2ｍｏｄｍ（ｉ＝０、１、２、…）（３） ｂi ＝ｌｓｂ（ｘi ）（ｉ＝０、１、２、…） によって与えられる（ただし、ｍ＝ｐ・ｑ、ｌｓｂは最
下位ビットを表わす）。
【００９１】この方法により生成された乱数列ｂ1 、ｂ
2 、…、ｂi のみからｂi+1 を求めることは、ｍを因数
分解するのと同じだけの手間が必要であることが知られ
ている。つまり、ある時点までに発生された乱数列のみ
からその時点以降に発生されるべき乱数を求めるための
計算量は、ｍを因数分解するのに必要な計算量と同等で
あることが知られている。ただし、ｍを因数分解するこ
とを計算量的に困難にするためにはｐ、ｑを数百ビット
程度にする必要がある。このように、ある時点までに発
生された乱数列のみからその時点以降に発生されるべき
乱数を予測することが計算量的に困難となるような方法
により生成された乱数は、暗号学的に安全な擬似乱数と
呼ばれている。
2 、…、ｂi のみからｂi+1 を求めることは、ｍを因数
分解するのと同じだけの手間が必要であることが知られ
ている。つまり、ある時点までに発生された乱数列のみ
からその時点以降に発生されるべき乱数を求めるための
計算量は、ｍを因数分解するのに必要な計算量と同等で
あることが知られている。ただし、ｍを因数分解するこ
とを計算量的に困難にするためにはｐ、ｑを数百ビット
程度にする必要がある。このように、ある時点までに発
生された乱数列のみからその時点以降に発生されるべき
乱数を予測することが計算量的に困難となるような方法
により生成された乱数は、暗号学的に安全な擬似乱数と
呼ばれている。
【００９２】このように、論理演算回路の制御を行うパ
ラメータ発生手段として暗号学的に安全な擬似乱数発生
アルゴリズムを用いれば、次のタップ列の値を予測する
ことは困難であり、従来のようにそれ以降の全ての乱数
系列が解析されるのを防ぐことができるため、論理演算
方式を変更した後は安全である。
ラメータ発生手段として暗号学的に安全な擬似乱数発生
アルゴリズムを用いれば、次のタップ列の値を予測する
ことは困難であり、従来のようにそれ以降の全ての乱数
系列が解析されるのを防ぐことができるため、論理演算
方式を変更した後は安全である。
【００９３】図１０は、２つのシフトレジスタと２つの
線形論理演算回路を用いた場合の本実施例による乱数発
生器の一例を示す。２つのシフトレジスタ（ＳＲ1 、Ｓ
Ｒ2）及びそれぞれのシフトレジスタの各レジスタ
（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ1 ）、（ｒn 、ｒ
n-2 、…、ｒ4 、ｒ2 ））からの値を線形変換しシフト
レジスタにフィードバックする２つの線形論理演算回路
（Ｔa 、Ｔb ）を有する。また、暗号学的に安全な擬似
乱数発生方式に基づくパラメータ算出回路として、式
（３）の演算を行う自乗剰余算回路とＲＯＭを用い、線
形変換方式をパラメータ算出回路からの出力により制御
できるようにするためのＡＮＤ回路を線形論理演算回路
Ｔa 、Ｔb に有する。自乗剰余算回路の出力は、バッフ
ァを介してＲＯＭに入力される。ＲＯＭの出力の一部は
ＡＮＤ回路に接続され、残りの出力はバッファにフィー
ドバック接続されている。ＲＯＭはバッファに蓄えられ
たビット数をＡＮＤ回路の数とバッファにフィードバッ
クする出力数とを加えた数まで拡大するために用いられ
ている。ＲＯＭの内容は秘密にしておく。この場合、Ａ
ＮＤ回路に接続されたＲＯＭの出力は、前述の図５のタ
ップ列の値（ｈn 、ｈn-1 、…、ｈ2 、ｈ1 ）、（ｌ
n 、ｌn-1 、…、ｌ2 、ｌ2 ）を意味するので、ＲＯＭ
への入力値（アドレス）を変更すれば、線形変換方式を
変更することになる。
線形論理演算回路を用いた場合の本実施例による乱数発
生器の一例を示す。２つのシフトレジスタ（ＳＲ1 、Ｓ
Ｒ2）及びそれぞれのシフトレジスタの各レジスタ
（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ1 ）、（ｒn 、ｒ
n-2 、…、ｒ4 、ｒ2 ））からの値を線形変換しシフト
レジスタにフィードバックする２つの線形論理演算回路
（Ｔa 、Ｔb ）を有する。また、暗号学的に安全な擬似
乱数発生方式に基づくパラメータ算出回路として、式
（３）の演算を行う自乗剰余算回路とＲＯＭを用い、線
形変換方式をパラメータ算出回路からの出力により制御
できるようにするためのＡＮＤ回路を線形論理演算回路
Ｔa 、Ｔb に有する。自乗剰余算回路の出力は、バッフ
ァを介してＲＯＭに入力される。ＲＯＭの出力の一部は
ＡＮＤ回路に接続され、残りの出力はバッファにフィー
ドバック接続されている。ＲＯＭはバッファに蓄えられ
たビット数をＡＮＤ回路の数とバッファにフィードバッ
クする出力数とを加えた数まで拡大するために用いられ
ている。ＲＯＭの内容は秘密にしておく。この場合、Ａ
ＮＤ回路に接続されたＲＯＭの出力は、前述の図５のタ
ップ列の値（ｈn 、ｈn-1 、…、ｈ2 、ｈ1 ）、（ｌ
n 、ｌn-1 、…、ｌ2 、ｌ2 ）を意味するので、ＲＯＭ
への入力値（アドレス）を変更すれば、線形変換方式を
変更することになる。
【００９４】本実施例による乱数発生の手順は以下の通
りに行う（ただし手順４．５．６．は同時に行われ
る）。
りに行う（ただし手順４．５．６．は同時に行われ
る）。
【００９５】１．シフトレジスタ（ＳＲ1 、ＳＲ2 ）の
各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ1 ）、
（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））及びパラメータ算
出回路に初期値を設定する。
各レジスタ（（ｒn-1 、ｒn-3 、…、ｒ3 、ｒ1 ）、
（ｒn 、ｒn-2 、…、ｒ4 、ｒ2 ））及びパラメータ算
出回路に初期値を設定する。
【００９６】２．パラメータ算出回路は、与えられた初
期値から第１のパラメータを算出し、各線形論理演算回
路（Ｔa 、Ｔb ）に出力し、各線形論理演算回路（Ｔ
a 、Ｔb ）はそのパラメータに従って線形変換を決定す
る。
期値から第１のパラメータを算出し、各線形論理演算回
路（Ｔa 、Ｔb ）に出力し、各線形論理演算回路（Ｔ
a 、Ｔb ）はそのパラメータに従って線形変換を決定す
る。
【００９７】３．各レジスタは与えられた値を右にシフ
トする。
トする。
【００９８】４．各シフトレジスタの最右端のレジスタ
（ｒ1 、ｒ2 ）の値を出力する。
（ｒ1 、ｒ2 ）の値を出力する。
【００９９】５．ＳＲ1 の左端のレジスタ（ｒn-1 ）に
は各レジスタの値を線形論理演算回路（Ｔa ）により線
形変換した値を入力し、ＳＲ2 の左端のレジスタ（ｒ
n ）には各レジスタの値を線形論理演算回路（Ｔb ）に
より線形変換した値を入力する。
は各レジスタの値を線形論理演算回路（Ｔa ）により線
形変換した値を入力し、ＳＲ2 の左端のレジスタ（ｒ
n ）には各レジスタの値を線形論理演算回路（Ｔb ）に
より線形変換した値を入力する。
【０１００】６．以下３．４．５．を繰り返すが、式
（２）による出力乱数列の解析が行えないようにするた
め、出力される乱数の数がその乱数列の解析に必要な乱
数の数（今の場合、前述のように３ｎビット）より大き
くなるまでに、パラメータ算出回路は次のパラメータを
算出し、各線形変換回路に出力して線形変換方式を変更
する。
（２）による出力乱数列の解析が行えないようにするた
め、出力される乱数の数がその乱数列の解析に必要な乱
数の数（今の場合、前述のように３ｎビット）より大き
くなるまでに、パラメータ算出回路は次のパラメータを
算出し、各線形変換回路に出力して線形変換方式を変更
する。
【０１０１】上記の手順を各シフトレジスタ（ＳＲ1 、
ＳＲ2 ）について同時に行う。この手順において、手順
４．で出力される値の全て又は一部、或いは線形論理演
算回路の出力の全て又は一部が本発明によって発生され
る乱数となる。
ＳＲ2 ）について同時に行う。この手順において、手順
４．で出力される値の全て又は一部、或いは線形論理演
算回路の出力の全て又は一部が本発明によって発生され
る乱数となる。
【０１０２】この手順の２．、６．において行われるパ
ラメータの算出は、自乗剰余算を用いるが自乗剰余算を
暗号学的に安全な擬似乱数発生方式として用いるために
は、ｐ、ｑを数百ビット程度にする必要がある。その場
合、式（３）のｘi+1 ＝Ｘ2 iｍｏｄｎを計算するための
計算量が大きく、高速に乱数を発生することが困難であ
ることが知られているが、本アルゴリズムが高速処理で
きないとしても、乱数発生器より出力される乱数の数
が、その乱数列の解析に必要な乱数の数を越えるまでに
一回の割合でパラメータの算出が行われれば十分である
ため、自乗剰余算回路の処理速度が低速であっても、乱
数発生器の出力乱数を高速に生成することは十分実現可
能である。
ラメータの算出は、自乗剰余算を用いるが自乗剰余算を
暗号学的に安全な擬似乱数発生方式として用いるために
は、ｐ、ｑを数百ビット程度にする必要がある。その場
合、式（３）のｘi+1 ＝Ｘ2 iｍｏｄｎを計算するための
計算量が大きく、高速に乱数を発生することが困難であ
ることが知られているが、本アルゴリズムが高速処理で
きないとしても、乱数発生器より出力される乱数の数
が、その乱数列の解析に必要な乱数の数を越えるまでに
一回の割合でパラメータの算出が行われれば十分である
ため、自乗剰余算回路の処理速度が低速であっても、乱
数発生器の出力乱数を高速に生成することは十分実現可
能である。
【０１０３】図１０の場合、出力乱数系列の数が３ｎビ
ットを越える前に、自乗剰余算回路は次の擬似乱数を算
出し、バッファに出力し、ＲＯＭの出力を変化させれ
ば、シフトレジスタのタップ列の値が変わるので、式
（２）を解くことができず、本乱数発生器から出力され
る乱数列を解析することはできない。
ットを越える前に、自乗剰余算回路は次の擬似乱数を算
出し、バッファに出力し、ＲＯＭの出力を変化させれ
ば、シフトレジスタのタップ列の値が変わるので、式
（２）を解くことができず、本乱数発生器から出力され
る乱数列を解析することはできない。
【０１０４】上述の自乗剰余算回路はハードで構成する
ことによっても、ソフトによりＣＰＵで計算させること
によっても実現できる。また図１０では、自乗剰余算回
路の出力の最下位ビットを暗号学的に安全な擬似乱数と
して用いているが、最下位ビットだけでなく、最下位か
らｌｏｇ2 ｍ（ｍ＝ｐ・ｑ）ビット迄を用いることもで
きる。
ことによっても、ソフトによりＣＰＵで計算させること
によっても実現できる。また図１０では、自乗剰余算回
路の出力の最下位ビットを暗号学的に安全な擬似乱数と
して用いているが、最下位ビットだけでなく、最下位か
らｌｏｇ2 ｍ（ｍ＝ｐ・ｑ）ビット迄を用いることもで
きる。
【０１０５】また、手順６．において、出力される乱数
の数がその乱数列の解析に必要な乱数の数より大きくな
った後に、パラメータ算出回路が次のパラメータを算出
し、線形変換方式を変更した場合でも、式（２）により
解析されるのは、その変更前の線形変換方式の場合だけ
であり、従来のようにそれ以降の全ての乱数系列が解析
されるのを防ぐことができるため、次のパラメータによ
って線形変換方式を変更した後は安全である。
の数がその乱数列の解析に必要な乱数の数より大きくな
った後に、パラメータ算出回路が次のパラメータを算出
し、線形変換方式を変更した場合でも、式（２）により
解析されるのは、その変更前の線形変換方式の場合だけ
であり、従来のようにそれ以降の全ての乱数系列が解析
されるのを防ぐことができるため、次のパラメータによ
って線形変換方式を変更した後は安全である。
【０１０６】〔実施例９〕実施例８と同様に、実施例６
に示された非線形論理演算回路を制御するパラメータ
に、暗号学的に安全な擬似乱数発生方式によるパラメー
タ算出回路から発生した値を用いることもできる（図１
１）。同様に、実施例７に示された論理演算回路を制御
するパラメータに暗号学的に安全な擬似乱数発生方式に
よるパラメータ算出回路から発生した値を用いることも
できる。
に示された非線形論理演算回路を制御するパラメータ
に、暗号学的に安全な擬似乱数発生方式によるパラメー
タ算出回路から発生した値を用いることもできる（図１
１）。同様に、実施例７に示された論理演算回路を制御
するパラメータに暗号学的に安全な擬似乱数発生方式に
よるパラメータ算出回路から発生した値を用いることも
できる。
【０１０７】これらの場合、式（２）による出力乱数列
の解析に必要なビット数が、実施例８の場合より多くな
るので、論理演算方式を変えるためのパラメータの算出
周期を大きくすることができるという利点がある。算出
周期を大きくできることは、高速処理の困難な暗号学的
に安全な擬似乱数発生方式をパラメータ算出部に用いる
場合に、特に大きな利点となる。
の解析に必要なビット数が、実施例８の場合より多くな
るので、論理演算方式を変えるためのパラメータの算出
周期を大きくすることができるという利点がある。算出
周期を大きくできることは、高速処理の困難な暗号学的
に安全な擬似乱数発生方式をパラメータ算出部に用いる
場合に、特に大きな利点となる。
【０１０８】また、暗号学的に安全な擬似乱数発生法に
は、式（３）の他に、文献「暗号と情報セキュリティ」
（辻井、笠原著、１９９０年発行、株式会社昭晃社）の
第８６頁に示されているように、ＲＳＡ暗号、離散対
数、逆数暗号を用いたものが知られており、式（２）に
基づく擬似乱数発生法に代えて、これらをパラメータ算
出のアルゴリズムに用いることができる。
は、式（３）の他に、文献「暗号と情報セキュリティ」
（辻井、笠原著、１９９０年発行、株式会社昭晃社）の
第８６頁に示されているように、ＲＳＡ暗号、離散対
数、逆数暗号を用いたものが知られており、式（２）に
基づく擬似乱数発生法に代えて、これらをパラメータ算
出のアルゴリズムに用いることができる。
【０１０９】また、図１０のように、暗号学的に安全な
擬似乱数発生法と、内容が秘密にされたＲＯＭをフィー
ドバック的に用いる方法を組み合わせることによっても
パラメータ発生回路は構成できる。
擬似乱数発生法と、内容が秘密にされたＲＯＭをフィー
ドバック的に用いる方法を組み合わせることによっても
パラメータ発生回路は構成できる。
【０１１０】また、内容が秘密にされたＲＯＭをフィー
ドバック的に用いる方法だけによっても、それまでにそ
のＲＯＭから発生した値からＲＯＭ内部の残りの値を知
ることはできないため、パラメータ発生回路は構成でき
る。
ドバック的に用いる方法だけによっても、それまでにそ
のＲＯＭから発生した値からＲＯＭ内部の残りの値を知
ることはできないため、パラメータ発生回路は構成でき
る。
【０１１１】さらに、乱数発生器の変換方式の制御に関
しても、パラメータ算出回路により生成されたパラメー
タによってのみ制御する場合について述べてきたが、乱
数発生手段の内部のパラメータとパラメータ算出回路で
算出したパラメータとを合成したパラメータによって制
御することもできる。
しても、パラメータ算出回路により生成されたパラメー
タによってのみ制御する場合について述べてきたが、乱
数発生手段の内部のパラメータとパラメータ算出回路で
算出したパラメータとを合成したパラメータによって制
御することもできる。
【０１１２】〔実施例１０〕これまで述べたように、上
記の乱数発生方法によって生成された乱数は解析に対し
て強いので、この乱数を暗号化方式に用いることにより
解析に対して強く安全性の高い暗号通信が実現できる。
以下、通信文と乱数との間でビット毎に排他的論理和を
とる暗号化方式（ストリーム暗号）による暗号通信ネッ
トワークにおいて、本発明の乱数発生器を用いた暗号通
信の実施例を示す。
記の乱数発生方法によって生成された乱数は解析に対し
て強いので、この乱数を暗号化方式に用いることにより
解析に対して強く安全性の高い暗号通信が実現できる。
以下、通信文と乱数との間でビット毎に排他的論理和を
とる暗号化方式（ストリーム暗号）による暗号通信ネッ
トワークにおいて、本発明の乱数発生器を用いた暗号通
信の実施例を示す。
【０１１３】図１２は、ネットワークの加入者間で、固
有かつ秘密の暗号鍵を共有している共通鍵暗号通信ネッ
トワークを示し、Ａ、Ｂ、Ｃ、…、Ｎはそのネットワー
クの加入者、ＫAB、ＫAC、…はそれぞれ加入者Ａ−Ｂ間
で共有している暗号鍵、加入者Ａ−Ｃ間で共有している
暗号鍵、…を示している。
有かつ秘密の暗号鍵を共有している共通鍵暗号通信ネッ
トワークを示し、Ａ、Ｂ、Ｃ、…、Ｎはそのネットワー
クの加入者、ＫAB、ＫAC、…はそれぞれ加入者Ａ−Ｂ間
で共有している暗号鍵、加入者Ａ−Ｃ間で共有している
暗号鍵、…を示している。
【０１１４】図１３は、上述のシフトレジスタ及び論理
演算回路を含む乱数発生部とパラメータ発生回路とから
なる乱数発生器を用いた場合の暗号装置及び復号装置を
含む通信装置の構成を示したブロック図である。
演算回路を含む乱数発生部とパラメータ発生回路とから
なる乱数発生器を用いた場合の暗号装置及び復号装置を
含む通信装置の構成を示したブロック図である。
【０１１５】図１４は、図１２、図１３で示された暗号
通信システムにおけるＡ、Ｂ間の秘匿通信の様子を示し
ている。
通信システムにおけるＡ、Ｂ間の秘匿通信の様子を示し
ている。
【０１１６】加入者Ａから加入者Ｂへの暗号通信は以下
の手順で行う。
の手順で行う。
【０１１７】１．通信の送信者Ａは、受信者Ｂと共有し
ている秘密の鍵ＫABの全て又は一部を乱数発生部及びパ
ラメータ発生回路の初期値として設定し、乱数系列ｋi
を発生させる。
ている秘密の鍵ＫABの全て又は一部を乱数発生部及びパ
ラメータ発生回路の初期値として設定し、乱数系列ｋi
を発生させる。
【０１１８】２．送信者Ａは発生した乱数系列ｋi と通
信文ｍi をビット毎に排他的論理和をとり、暗号文
信文ｍi をビット毎に排他的論理和をとり、暗号文
【０１１９】
【外９】 を計算し、その暗号文を受信者Ｂに送信する。
【０１２０】３．通信の受信者Ｂは、送信者Ａと共有し
ている秘密の鍵ＫABの全て又は一部を乱数発生部及びパ
ラメータ発生手段回路の初期値として設定し、送信者が
発生したのと同じ乱数系列ｋi を発生させる。
ている秘密の鍵ＫABの全て又は一部を乱数発生部及びパ
ラメータ発生手段回路の初期値として設定し、送信者が
発生したのと同じ乱数系列ｋi を発生させる。
【０１２１】４．受信者Ｂは、発生した乱数系列ｋi と
受信暗号文ｃi をビット毎に排他的論理和をとり、通信
文
受信暗号文ｃi をビット毎に排他的論理和をとり、通信
文
【０１２２】
【外１０】 を復元する。
【０１２３】この手順に従えば、正規の受信者Ｂだけが
その秘密の鍵ＫABを知っているので、受け取った暗号文
を本来の通信文に復号でき、それ以外の加入者（Ｃ〜
Ｎ）はその暗号文をする際に用いられた秘密の鍵を知ら
ないので、その内容を知ることができない。このことに
より秘匿通信が実現される。
その秘密の鍵ＫABを知っているので、受け取った暗号文
を本来の通信文に復号でき、それ以外の加入者（Ｃ〜
Ｎ）はその暗号文をする際に用いられた秘密の鍵を知ら
ないので、その内容を知ることができない。このことに
より秘匿通信が実現される。
【０１２４】また、図１２のようにあらかじめ暗号鍵が
配布されているのではなく、暗号通信を行うに先立って
送・受信者間で暗号鍵を共有する必要がある形態のネッ
トワークにおいても、公知の手段で鍵共有を行えば、同
じ手順で暗号通信を実現することができる。
配布されているのではなく、暗号通信を行うに先立って
送・受信者間で暗号鍵を共有する必要がある形態のネッ
トワークにおいても、公知の手段で鍵共有を行えば、同
じ手順で暗号通信を実現することができる。
【０１２５】〔実施例１１〕実施例１０に示した暗号通
信ネットワークでは通信文の送信者と受信者の間で固有
かつ秘密の鍵を共有しているので、暗号文を受け取り、
意味をなす通信文に復号できるということは、通信文が
その鍵のもう一人の所有者から送信されたことを受信者
に保証している。そのため、実施例１０に示した秘匿通
信システムでは、通信の発信者及び着信者の認証も行う
ことができる。
信ネットワークでは通信文の送信者と受信者の間で固有
かつ秘密の鍵を共有しているので、暗号文を受け取り、
意味をなす通信文に復号できるということは、通信文が
その鍵のもう一人の所有者から送信されたことを受信者
に保証している。そのため、実施例１０に示した秘匿通
信システムでは、通信の発信者及び着信者の認証も行う
ことができる。
【０１２６】〔実施例１２〕実施例１０及び実施例１１
のようにあらかじめ暗号鍵が配布されているのではな
く、暗号通信を行うに先立って送・受信者間で暗号鍵を
共有する必要がある形態のネットワークにおいて、盗聴
の可能性のある通信路を介した場合でも安全に暗号鍵を
共有できる方式として、Ｄｉｆｆｉｅ Ｈｅｌｌｍａｎ
の方式（Ｗ．Ｄｉｆｆｉｅ ａｎｄ Ｍ．Ｅ．Ｈｅｌｌ
ｍａｎ “Ｎｅｗ Ｄｉｒｅｃｔｉｏｎｓ ｉｎ Ｃｒ
ｙｐｔｏｇｒａｐｈｙ”，ＩＥＥＥ，ＩＴ，ｖｏｌ．Ｉ
Ｔ−２２，Ｎｏ．６，１９７６参照）がよく知られてい
る。その際に用いる乱数として、上述の実施例の方法に
より発生した乱数を用いることができる。その場合に用
いる乱数は、送信者と着信者で同じものを持つ必要はな
いため、乱数発生部及びパラメータ発生回路に設定する
初期値には、任意の値を用いれば良い。
のようにあらかじめ暗号鍵が配布されているのではな
く、暗号通信を行うに先立って送・受信者間で暗号鍵を
共有する必要がある形態のネットワークにおいて、盗聴
の可能性のある通信路を介した場合でも安全に暗号鍵を
共有できる方式として、Ｄｉｆｆｉｅ Ｈｅｌｌｍａｎ
の方式（Ｗ．Ｄｉｆｆｉｅ ａｎｄ Ｍ．Ｅ．Ｈｅｌｌ
ｍａｎ “Ｎｅｗ Ｄｉｒｅｃｔｉｏｎｓ ｉｎ Ｃｒ
ｙｐｔｏｇｒａｐｈｙ”，ＩＥＥＥ，ＩＴ，ｖｏｌ．Ｉ
Ｔ−２２，Ｎｏ．６，１９７６参照）がよく知られてい
る。その際に用いる乱数として、上述の実施例の方法に
より発生した乱数を用いることができる。その場合に用
いる乱数は、送信者と着信者で同じものを持つ必要はな
いため、乱数発生部及びパラメータ発生回路に設定する
初期値には、任意の値を用いれば良い。
【０１２７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、従来と同じ乱数系列を発生させるのにレジスタ
の数は増加させることなく、複数のシフトレジスタを並
列に用いることにより、従来１クロックあたり１個しか
発生できなかった乱数を１クロックあたり複数個の乱数
を発生できるようになる。すなわち、従来の乱数発生法
により生成される乱数列と同じ乱数列を高速に発生する
ことが可能になる。
よれば、従来と同じ乱数系列を発生させるのにレジスタ
の数は増加させることなく、複数のシフトレジスタを並
列に用いることにより、従来１クロックあたり１個しか
発生できなかった乱数を１クロックあたり複数個の乱数
を発生できるようになる。すなわち、従来の乱数発生法
により生成される乱数列と同じ乱数列を高速に発生する
ことが可能になる。
【０１２８】また、複数あるフィードバック変換方式を
それぞれ異なる方式にすることにより、乱数解析に対す
る強度も向上させることができる。
それぞれ異なる方式にすることにより、乱数解析に対す
る強度も向上させることができる。
【０１２９】更に、出力乱数の解析を行うのに必要な乱
数系列を出力する前に、乱数発生の変換方式を変更する
ことにより、解析困難な乱数列を生成できる。
数系列を出力する前に、乱数発生の変換方式を変更する
ことにより、解析困難な乱数列を生成できる。
【０１３０】更に、パラメータ算出のアルゴリズムに、
暗号学的に安全な擬似乱数発生方式を用いれば、ある時
点までに発生されたパラメータ列からその時点以降に算
出されるべきパラメータを予測することが困難になるた
め、ある時点の乱数発生の変換方式が知られたとして
も、パラメータが変更された後の変換方式を予測するこ
とができず、安全性の高い乱数発生方式を実現すること
ができる。
暗号学的に安全な擬似乱数発生方式を用いれば、ある時
点までに発生されたパラメータ列からその時点以降に算
出されるべきパラメータを予測することが困難になるた
め、ある時点の乱数発生の変換方式が知られたとして
も、パラメータが変更された後の変換方式を予測するこ
とができず、安全性の高い乱数発生方式を実現すること
ができる。
【０１３１】また、乱数発生器によって出力される乱数
の数がその乱数列の解析に必要な乱数の数より大きくな
るまでに、新たなパラメータの算出が行われれば良いた
め、パラメータ算出の計算が高速に行えなくても、全体
として高速に乱数を生成することが可能となる。
の数がその乱数列の解析に必要な乱数の数より大きくな
るまでに、新たなパラメータの算出が行われれば良いた
め、パラメータ算出の計算が高速に行えなくても、全体
として高速に乱数を生成することが可能となる。
【０１３２】また、このようにして発生させた乱数系列
を暗号通信に用いれば、安全性の高い暗号通信が実現で
きる。
を暗号通信に用いれば、安全性の高い暗号通信が実現で
きる。
【図１】実施例１による乱数発生器を示す図である。
【図２】実施例１による最大長周期系列発生器の例を示
す図である。
す図である。
【図３】実施例２による乱数発生器を示す図である。
【図４】実施例２による乱数発生器を示す図である。
【図５】実施例３による乱数発生器を示す図である。
【図６】実施例３による乱数発生器を示す図である。
【図７】実施例４による最大長周期系列発生器の例を示
す図である。
す図である。
【図８】実施例５による乱数発生器を示す図である。
【図９】実施例６による乱数発生器を示す図である。
【図１０】実施例８による乱数発生器を示す図である。
【図１１】実施例９による乱数発生器を示す図である。
【図１２】共通鍵暗号通信ネットワークを示す図であ
る。
る。
【図１３】乱数発生器を用いた通信装置のブロック構成
を示す図である。
を示す図である。
【図１４】秘匿通信の手順を説明する図である。
【図１５】従来の擬似乱数発生器を示す図である。
【図１６】従来の最大長周期系列発生器の例を示す図で
ある。
ある。
【図１７】従来の非線形フィードバックシフトレジスタ
を用いた乱数発生器を示す図である。
を用いた乱数発生器を示す図である。
Ｔ 線形論理演算回路 ＮＴ 非線形論理演算回路 ＳＲ シフトレジスタ Ｒ レジスタ
Claims (8)
- 【請求項１】 複数のシフトレジスタと、 該複数のシフトレジスタの各々に対応し、該複数のシフ
トレジスタ中の所定のレジスタからの出力を論理演算し
て、該演算の結果を対応するシフトレジスタにフィード
バック入力する複数の論理演算回路とを具え、 前記複数のシフトレジスタの各々からの順次出力によ
り、１つの乱数系列を発生させることを特徴とする乱数
発生器。 - 【請求項２】 前記論理演算回路による論理演算が、該
論理演算回路の外部から供給されるパラメータに基づい
て決定されることを特徴とする請求項１記載の乱数発生
器。 - 【請求項３】 前記パラメータとして、出力系列から該
系列を解析する困難さが保証されたパラメータ系列を算
出する算出手段を具えることを特徴とする請求項２記載
の乱数発生器。 - 【請求項４】 前記算出手段が、自乗剰余演算を実行す
る演算手段を含むことを特徴とする請求項３記載の乱数
発生器。 - 【請求項５】 前記算出手段が、ＲＳＡ乱数を生成する
手段を含むことを特徴とする請求項３記載の乱数発生
器。 - 【請求項６】 前記算出手段が、離散対数乱数を生成す
る手段を含むことを特徴とする請求項３記載の乱数発生
器。 - 【請求項７】 第１の複数シフトレジスタと、 該第１の複数のシフトレジスタの各々に対応し、該第１
の複数のシフトレジスタ中の所定のレジスタからの出力
を論理演算して、該演算の結果を対応するシフトレジス
タにフィードバック入力する第１の複数の論理演算回路
と、 送信者と受信者が共有する暗号鍵を初期値とし、前記第
１の複数のシフトレジスタの各々からの順次出力を１つ
の乱数系列として、該乱数系列を用いて通信文を暗号化
して、暗号文を順次出力する暗号化手段とを送信装置に
備え、 第２の複数のシフトレジスタと、 該第２の複数のシフトレジスタの各々に対応し、該第２
の複数のシフトレジスタ中の所定のレジスタからの出力
を論理演算して、該演算の結果を対応するシフトレジス
タにフィードバック入力する第２の複数の論理演算回路
と、 送信者と受信者が共有する暗号鍵を初期値とし、前記第
２の複数のシフトレジスタの各々からの順次出力を１つ
の乱数系列として、該乱数系列を用いて暗号文を復号し
て通信文を順次出力する復号手段を受信装置に具えたこ
とを特徴とする通信システム。 - 【請求項８】 送信側で、送信者と受信者が共有する暗
号鍵を初期値として、第１の複数のシフトレジスタ中の
所定のレジスタからの出力を第１の複数の論理演算回路
により論理演算して、該演算の結果を対応するシフトレ
ジスタにフィードバック入力し、 前記第１の複数のシフトレジスタの各々からの順次出力
を１つの乱数系列として、該乱数系列を用いて通信文を
暗号化して暗号文を順次受信側に送信し、 受信側で、前記暗号鍵を初期値として、第２の複数のシ
フトレジスタ中の所定のレジスタからの出力を第２の複
数の論理演算回路により論理演算して、該演算の結果を
対応するシフトレジスタにフィードバック入力し、 前記第２の複数のシフトレジスタの各々からの順次出力
により、前記乱数系列と同一の乱数系列を順次発生さ
せ、 該同一の乱数系列に基づいて、暗号文を復号して通信文
を順次出力することを特徴とする通信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179235A JPH0736673A (ja) | 1993-07-20 | 1993-07-20 | 乱数発生器、及びそれを用いた通信システム及びその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179235A JPH0736673A (ja) | 1993-07-20 | 1993-07-20 | 乱数発生器、及びそれを用いた通信システム及びその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0736673A true JPH0736673A (ja) | 1995-02-07 |
Family
ID=16062309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5179235A Pending JPH0736673A (ja) | 1993-07-20 | 1993-07-20 | 乱数発生器、及びそれを用いた通信システム及びその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736673A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007323135A (ja) * | 2006-05-30 | 2007-12-13 | Fdk Corp | 物理乱数生成装置 |
| JP4750105B2 (ja) * | 2005-03-23 | 2011-08-17 | Ｋｄｄｉ株式会社 | キーストリーム暗号化装置および方法ならびにプログラム |
| CN114384969A (zh) * | 2020-12-31 | 2022-04-22 | 广东国腾量子科技有限公司 | 一种高速真随机数的产生系统 |
-
1993
- 1993-07-20 JP JP5179235A patent/JPH0736673A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4750105B2 (ja) * | 2005-03-23 | 2011-08-17 | Ｋｄｄｉ株式会社 | キーストリーム暗号化装置および方法ならびにプログラム |
| US8654972B2 (en) | 2005-03-23 | 2014-02-18 | Kddi Corporation | Keystream encryption device, method, and program |
| JP2007323135A (ja) * | 2006-05-30 | 2007-12-13 | Fdk Corp | 物理乱数生成装置 |
| JP4678335B2 (ja) * | 2006-05-30 | 2011-04-27 | Ｆｄｋ株式会社 | 物理乱数生成装置 |
| CN114384969A (zh) * | 2020-12-31 | 2022-04-22 | 广东国腾量子科技有限公司 | 一种高速真随机数的产生系统 |
| CN114384969B (zh) * | 2020-12-31 | 2024-04-16 | 广东国腾量子科技有限公司 | 一种高速真随机数的产生系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0635956B1 (en) | Encryption apparatus, communication system using the same and method therefor | |
| CA2218148C (en) | Generating unique and unpredictable values | |
| EP0839418B1 (en) | Cryptographic method and apparatus for non-linearly merging a data block and a key | |
| JP5402632B2 (ja) | 共通鍵ブロック暗号化装置、共通鍵ブロック暗号化方法及びプログラム | |
| JP4052480B2 (ja) | 疑似乱数発生方法、疑似乱数発生器、及び疑似乱数発生プログラム | |
| WO2015015702A1 (ja) | 認証暗号装置、認証暗号方法および認証暗号用プログラム | |
| JPH08505275A (ja) | 暗号ストリームを発生させるための装置及び方法 | |
| JP3180836B2 (ja) | 暗号通信装置 | |
| US6732271B1 (en) | Method of deciphering ciphered data and apparatus for same | |
| JP2000511755A (ja) | バイナリーコード情報を暗号化する方法 | |
| JPWO2006019152A1 (ja) | メッセージ認証子生成装置、メッセージ認証子検証装置、およびメッセージ認証子生成方法 | |
| Masoodi et al. | Symmetric Algorithms I | |
| WO2012141189A1 (ja) | 暗号化方法、暗号化装置および暗号化プログラム | |
| JP3658004B2 (ja) | 通信システム | |
| JPH0736672A (ja) | 乱数発生器、及びそれを用いた通信システム及びその方法 | |
| Ledda et al. | Enhancing IDEA algorithm using circular shift and middle square method | |
| RU2141729C1 (ru) | Способ криптографического преобразования блоков двоичных данных | |
| JP2000209195A (ja) | 暗号通信システム | |
| JP4857230B2 (ja) | 疑似乱数生成装置及びそれを用いた暗号化処理装置 | |
| JPH0736673A (ja) | 乱数発生器、及びそれを用いた通信システム及びその方法 | |
| JP3358954B2 (ja) | 擬似ランダムビット列生成器及びそれを使用する暗号通信方法 | |
| JP3358953B2 (ja) | 擬似ランダムビット列生成器及びそれを使用する暗号通信方法 | |
| JPH1152850A (ja) | 暗号変換方法および装置 | |
| KR20040045517A (ko) | Ｒｉｊｎｄａｅｌ암호를 이용한 블록 데이터 실시간암호복호화 장치 및 방법 | |
| Abbaas et al. | Hybrid Efficient Stream Cipher KeyGenerator Based on LFSR's and Chaotic Map |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031014 |