JPH07297855A - メモリ・アドレス回路を備えた逆トランスポート・プロセッサ - Google Patents
メモリ・アドレス回路を備えた逆トランスポート・プロセッサInfo
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- JPH07297855A JPH07297855A JP9722095A JP9722095A JPH07297855A JP H07297855 A JPH07297855 A JP H07297855A JP 9722095 A JP9722095 A JP 9722095A JP 9722095 A JP9722095 A JP 9722095A JP H07297855 A JPH07297855 A JP H07297855A
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- H04N7/00—Television systems
- H04N7/16—Analogue secrecy systems; Analogue subscription systems
- H04N7/162—Authorising the user terminal, e.g. by paying; Registering the use of a subscription channel, e.g. billing
- H04N7/163—Authorising the user terminal, e.g. by paying; Registering the use of a subscription channel, e.g. billing by receiver means only
Abstract
(57)【要約】
【目的】 ＴＤＭパケット信号ＴＶ受信装置用の逆トラ
ンスポート・プロセッサ・システムを提供することを目
的としている。 【構成】 それぞれのコンポーネント・ペイロードとマ
イクロプロセッサによって生成されたデータは、関連の
メモリ・アドレスがアドレス・マルチプレクサ（１７）
によってメモリ・アドレス入力ポートに入力されると、
共通バッファ・メモリのそれぞれのブロックにストアさ
れる。暗号解読デバイス（１６）を含んでいて、パケッ
ト固有の暗号解読キーに従ってペイロード・データを暗
号解読する。検出器（１５）で資格データを含んでいる
ペイロードを検出する。メモリ・データ出力ポートは、
それぞれのプログラム・コンポーネント・プロセッサ
（２１〜２４）と相互接続されたバスに結合されてい
る。到来プログラム・データの紛失が防止され、すべて
のコンポーネント・プロセッサがサービスを受けること
が保証される。
ンスポート・プロセッサ・システムを提供することを目
的としている。 【構成】 それぞれのコンポーネント・ペイロードとマ
イクロプロセッサによって生成されたデータは、関連の
メモリ・アドレスがアドレス・マルチプレクサ（１７）
によってメモリ・アドレス入力ポートに入力されると、
共通バッファ・メモリのそれぞれのブロックにストアさ
れる。暗号解読デバイス（１６）を含んでいて、パケッ
ト固有の暗号解読キーに従ってペイロード・データを暗
号解読する。検出器（１５）で資格データを含んでいる
ペイロードを検出する。メモリ・データ出力ポートは、
それぞれのプログラム・コンポーネント・プロセッサ
（２１〜２４）と相互接続されたバスに結合されてい
る。到来プログラム・データの紛失が防止され、すべて
のコンポーネント・プロセッサがサービスを受けること
が保証される。
Description
【０００１】
【産業上の利用分野】本発明は、パケット・ビデオ信号
からのプログラム・コンポーネント・データのパケット
を処理し、異なるプログラム信号コンポーネントの対応
するペイロードを抽出する装置に関する。本発明は、ト
ランスポート・バッファ・メモリをアドレシングする装
置を含むと共に、共通トランスポート・バッファ・メモ
リを利用するという考え方を取り入れている。
からのプログラム・コンポーネント・データのパケット
を処理し、異なるプログラム信号コンポーネントの対応
するペイロードを抽出する装置に関する。本発明は、ト
ランスポート・バッファ・メモリをアドレシングする装
置を含むと共に、共通トランスポート・バッファ・メモ
リを利用するという考え方を取り入れている。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０８／２３２，７８７号（１
９９４年４月２２日出願）および第０８／２３２，７８
９号（１９９４年４月２２日出願）の明細書の記載に基
づくものであって、当該米国特許出願の番号を参照する
ことによって当該米国特許出願の明細書の記載内容が本
明細書の一部分を構成するものとする。
の基礎たる米国特許出願第０８／２３２，７８７号（１
９９４年４月２２日出願）および第０８／２３２，７８
９号（１９９４年４月２２日出願）の明細書の記載に基
づくものであって、当該米国特許出願の番号を参照する
ことによって当該米国特許出願の明細書の記載内容が本
明細書の一部分を構成するものとする。
【０００３】
【背景技術】圧縮ビデオ信号をパケットで送信し、それ
ぞれのパケットにエラー保護／訂正の機能をもたせると
よいことは、例えば、米国特許第５，１６８，３５６号
および米国特許第５，２８９，２７６号から公知であ
る。これらの特許におけるシステムでは、複数のプログ
ラム・コンポーネントからなるとしても、単一のテレビ
ジョン・プログラム（番組）がそれぞれの伝送チャネル
から送信され、処理されている。これらのシステムで
は、逆トランスポート・プロセッサ(inverse transport
processor) を利用して、それぞれのプログラムのビデ
オ信号コンポーネントを抽出し、別の処理を受けてから
ビデオ・コンポーネントが再生されるようになってい
る。第５，２８９，２７６号特許では、ビデオ信号コン
ポーネントを処理することだけが開示されている。ま
た、第５，１６８，３５６号特許では、他のプログラム
・コンポーネントを分離する逆トランスポート・プロセ
ッサが説明されており、単純なデマルチプレクサ(demul
tiplexer) がパケット・ヘッダ・データに応じてそれぞ
れの信号コンポーネントを区別するようになっている。
分離されたビデオ・コンポーネントはバッファ・メモリ
と結合され、残りの信号コンポーネントはそれぞれの処
理回路と直接に結合されていることが示されている。
ぞれのパケットにエラー保護／訂正の機能をもたせると
よいことは、例えば、米国特許第５，１６８，３５６号
および米国特許第５，２８９，２７６号から公知であ
る。これらの特許におけるシステムでは、複数のプログ
ラム・コンポーネントからなるとしても、単一のテレビ
ジョン・プログラム（番組）がそれぞれの伝送チャネル
から送信され、処理されている。これらのシステムで
は、逆トランスポート・プロセッサ(inverse transport
processor) を利用して、それぞれのプログラムのビデ
オ信号コンポーネントを抽出し、別の処理を受けてから
ビデオ・コンポーネントが再生されるようになってい
る。第５，２８９，２７６号特許では、ビデオ信号コン
ポーネントを処理することだけが開示されている。ま
た、第５，１６８，３５６号特許では、他のプログラム
・コンポーネントを分離する逆トランスポート・プロセ
ッサが説明されており、単純なデマルチプレクサ(demul
tiplexer) がパケット・ヘッダ・データに応じてそれぞ
れの信号コンポーネントを区別するようになっている。
分離されたビデオ・コンポーネントはバッファ・メモリ
と結合され、残りの信号コンポーネントはそれぞれの処
理回路と直接に結合されていることが示されている。
【０００４】コードをテレビション信号と一緒に送信す
ると、対話式プログラミング(interactive programmin
g) を実現できることは、米国特許第５，２３３，６５
４号から公知である。このコードは、テレビジョン受信
機(television receiver) に関連するコンピュータによ
って操作されるか、あるいは実行されているのが代表的
である。
ると、対話式プログラミング(interactive programmin
g) を実現できることは、米国特許第５，２３３，６５
４号から公知である。このコードは、テレビジョン受信
機(television receiver) に関連するコンピュータによ
って操作されるか、あるいは実行されているのが代表的
である。
【０００５】プログラム・コンポーネントの大部分が圧
縮されているようなアプリケーションでは、伝送チャネ
ルとそれぞれのコンポーネント処理（圧縮解除-decompr
ession) 装置の大部分との間に、ある種のバッファリン
グ(buffering) が必要である。従って、すべてのコンポ
ーネントではないとしても、その大部分をバッファ・メ
モリと結合しておくことが望ましい。異なるプログラム
・コンポーネントのデータ・レート(data rate) は、そ
れぞれのコンポーネント間でも、それぞれのコンポーネ
ント内でも大幅に変化する場合がある。従って、各コン
ポーネントを別々にバッファリングすると有利である。
圧縮されたプログラム・コンポーネント・データをバッ
ファリングしたり、対話式プログラム一般を処理したり
するためのバッファ・メモリは重要である。実際、バッ
ファ・メモリは受信システムのコストに顕著に貢献して
いる。
縮されているようなアプリケーションでは、伝送チャネ
ルとそれぞれのコンポーネント処理（圧縮解除-decompr
ession) 装置の大部分との間に、ある種のバッファリン
グ(buffering) が必要である。従って、すべてのコンポ
ーネントではないとしても、その大部分をバッファ・メ
モリと結合しておくことが望ましい。異なるプログラム
・コンポーネントのデータ・レート(data rate) は、そ
れぞれのコンポーネント間でも、それぞれのコンポーネ
ント内でも大幅に変化する場合がある。従って、各コン
ポーネントを別々にバッファリングすると有利である。
圧縮されたプログラム・コンポーネント・データをバッ
ファリングしたり、対話式プログラム一般を処理したり
するためのバッファ・メモリは重要である。実際、バッ
ファ・メモリは受信システムのコストに顕著に貢献して
いる。
【０００６】逆トランスポート・プロセッサが、例え
ば、セット・トップ・ボックス(set top box：テレビの
上に置くすえ置き型の受信装置）に内蔵されている場合
は、メモリ・サイズとメモリ管理回路は、利用者のコス
トをできる限り低く抑えるために最小限にしておく必要
がある。従って、経済的に望ましいことは、プログラム
・コンポーネントのバッファリング、プロセッサのハウ
スキーピング(house keeping) 、および対話式機能用に
同一のメモリとメモリ管理回路を使用することである。
ば、セット・トップ・ボックス(set top box：テレビの
上に置くすえ置き型の受信装置）に内蔵されている場合
は、メモリ・サイズとメモリ管理回路は、利用者のコス
トをできる限り低く抑えるために最小限にしておく必要
がある。従って、経済的に望ましいことは、プログラム
・コンポーネントのバッファリング、プロセッサのハウ
スキーピング(house keeping) 、および対話式機能用に
同一のメモリとメモリ管理回路を使用することである。
【０００７】
【発明の概要】本発明は、ＴＤＭパケット信号受信装置
用の逆トランスポート・プロセッサ・システムである。
このシステムは、プログラム・コンポーネント・データ
の必要とするペイロードを選択的に抽出し、そのデータ
を共通バッファ・メモリのデータ入力ポートと結合する
ための装置を備えている。マイクロプロセッサはデータ
を生成し、このデータも共通バッファ・メモリのデータ
入力ポートに入力される。それぞれのコンポーネント・
ペイロードとマイクロプロセッサによって生成されたデ
ータは、アドレス・マルチプレクサによってメモリ・ア
ドレス入力ポートに入力される関連のメモリ・アドレス
に応じて共通バッファ・メモリのそれぞれのブロックに
ストアされる。
用の逆トランスポート・プロセッサ・システムである。
このシステムは、プログラム・コンポーネント・データ
の必要とするペイロードを選択的に抽出し、そのデータ
を共通バッファ・メモリのデータ入力ポートと結合する
ための装置を備えている。マイクロプロセッサはデータ
を生成し、このデータも共通バッファ・メモリのデータ
入力ポートに入力される。それぞれのコンポーネント・
ペイロードとマイクロプロセッサによって生成されたデ
ータは、アドレス・マルチプレクサによってメモリ・ア
ドレス入力ポートに入力される関連のメモリ・アドレス
に応じて共通バッファ・メモリのそれぞれのブロックに
ストアされる。
【０００８】特定の実施例では、それぞれのプログラム
・コンポーネントのプログラム・コンポーネント・パケ
ット・ペイロードは多重化されてメモリ・データ入力ポ
ートに入力され、複数の開始ポインタ(start pointer)
と終了ポインタ (end pointer)に従って、ランダム・ア
クセス・メモリ(RAM) の選択エリア(select area) へ送
られる。開始ポインタと終了ポインタは、各プログラム
・コンポーネント用に１つあて設けられており、第１の
複数のレジスタにストアされる。アドレスはその一部
が、加算器(adder) と多重化された複数の読取りポイン
タ・レジスタ(read pointer register) によって生成さ
れ、それぞれのプログラム・コンポーネントのポインタ
を連続的にインクリメントしていくようになっている。
開始ポインタはメモリ・アドレスの読取りポインタと関
連づけられ、読取りポインタは、それぞれのプログラム
・コンポーネントに選択的に割り当てられた指定のメモ
リ・ブロック全体をスクロール(scroll)していく。
・コンポーネントのプログラム・コンポーネント・パケ
ット・ペイロードは多重化されてメモリ・データ入力ポ
ートに入力され、複数の開始ポインタ(start pointer)
と終了ポインタ (end pointer)に従って、ランダム・ア
クセス・メモリ(RAM) の選択エリア(select area) へ送
られる。開始ポインタと終了ポインタは、各プログラム
・コンポーネント用に１つあて設けられており、第１の
複数のレジスタにストアされる。アドレスはその一部
が、加算器(adder) と多重化された複数の読取りポイン
タ・レジスタ(read pointer register) によって生成さ
れ、それぞれのプログラム・コンポーネントのポインタ
を連続的にインクリメントしていくようになっている。
開始ポインタはメモリ・アドレスの読取りポインタと関
連づけられ、読取りポインタは、それぞれのプログラム
・コンポーネントに選択的に割り当てられた指定のメモ
リ・ブロック全体をスクロール(scroll)していく。
【０００９】別の実施例では、暗号解読(decryption)デ
バイスを含んでいて、パケット固有(packet specific)
の暗号解読キーに従ってペイロード・データを暗号解読
するようにしている。
バイスを含んでいて、パケット固有(packet specific)
の暗号解読キーに従ってペイロード・データを暗号解読
するようにしている。
【００１０】さらに別の実施例では、検出器(detector)
を含んでいて、資格データ(entitlement data)を含むペ
イロードを検出するようにしている。資格データを含ん
でいるペイロードは共通バッファ・メモリを経由してス
マート・カード(smart card)に送られ、スマート・カー
ドはパケット固有の暗号解読キーを生成する。
を含んでいて、資格データ(entitlement data)を含むペ
イロードを検出するようにしている。資格データを含ん
でいるペイロードは共通バッファ・メモリを経由してス
マート・カード(smart card)に送られ、スマート・カー
ドはパケット固有の暗号解読キーを生成する。
【００１１】メモリからのデータ出力は、それぞれのプ
ログラム・コンポーネント・プロセッサと相互接続され
たバスと結合されている。それぞれのプログラム・コン
ポーネント・プロセッサからのデータ要求と、コンポー
ネント・ペイロード・ソース(component payload sourc
e)からのデータ書込み要求を受けると、読取り機能と書
込み機能のメモリ・アクセスが仲裁(arbitrate) され
て、到来するプログラム・データの紛失を防止し、すべ
てのコンポーネント・プロセッサがサービスを受けるよ
うにしている。
ログラム・コンポーネント・プロセッサと相互接続され
たバスと結合されている。それぞれのプログラム・コン
ポーネント・プロセッサからのデータ要求と、コンポー
ネント・ペイロード・ソース(component payload sourc
e)からのデータ書込み要求を受けると、読取り機能と書
込み機能のメモリ・アクセスが仲裁(arbitrate) され
て、到来するプログラム・データの紛失を防止し、すべ
てのコンポーネント・プロセッサがサービスを受けるよ
うにしている。
【００１２】
【実施例】以下、添付図面を参照して本発明について説
明する。
明する。
【００１３】図１は、複数の異なるテレビジョンまたは
対話式テレビジョン・プログラム(interactive televis
ion programs) のコンポーネントである信号パケットを
表している、一連のボックスからなる信号ストリームを
示す図である。以下の説明では、これらのプログラム・
コンポーネントは圧縮データから形成されているものと
想定しているので、それぞれのイメージ（画像、映像な
ど）のビデオ・データ量は可変になっている。パケット
は固定長になっている。類似の添字付きの英字が付いた
パケットは、単一プログラムのコンポーネントを表して
いる。例えば、Ｖi ，Ａi ，Ｄi はビデオ、オーディオ
およびデータ・パケットを表し、Ｖ1 ，Ａ1 ，Ｄ1 と名
づけたパケットは、プログラム１のビデオ、オーディオ
およびデータ・コンポーネントを表し、Ｖ3 ，Ａ31，Ａ
32，Ｄ3 は、プログラム３のビデオ、オーディオ１、オ
ーディオ２およびデータ・コンポーネント３を表してい
る。データ・パケットＤi には、例えば、受信装置内の
ある種のアクションを開始させるコントロール・データ
(control data)を収めておくことが可能であり、また、
例えば、受信装置内に置かれた、あるいは受信装置と関
連づけられたマイクロプロセッサに実行させる実行可能
コード（アプリケーションを構成している）を含めてお
くことも可能である。
対話式テレビジョン・プログラム(interactive televis
ion programs) のコンポーネントである信号パケットを
表している、一連のボックスからなる信号ストリームを
示す図である。以下の説明では、これらのプログラム・
コンポーネントは圧縮データから形成されているものと
想定しているので、それぞれのイメージ（画像、映像な
ど）のビデオ・データ量は可変になっている。パケット
は固定長になっている。類似の添字付きの英字が付いた
パケットは、単一プログラムのコンポーネントを表して
いる。例えば、Ｖi ，Ａi ，Ｄi はビデオ、オーディオ
およびデータ・パケットを表し、Ｖ1 ，Ａ1 ，Ｄ1 と名
づけたパケットは、プログラム１のビデオ、オーディオ
およびデータ・コンポーネントを表し、Ｖ3 ，Ａ31，Ａ
32，Ｄ3 は、プログラム３のビデオ、オーディオ１、オ
ーディオ２およびデータ・コンポーネント３を表してい
る。データ・パケットＤi には、例えば、受信装置内の
ある種のアクションを開始させるコントロール・データ
(control data)を収めておくことが可能であり、また、
例えば、受信装置内に置かれた、あるいは受信装置と関
連づけられたマイクロプロセッサに実行させる実行可能
コード（アプリケーションを構成している）を含めてお
くことも可能である。
【００１４】一連のパケットの上段に示すように、特定
のプログラムのそれぞれのコンポーネントは１つにグル
ープ化されている。しかし、同一プログラムからのパケ
ットは、一連のパケット全体に示すように、グループ化
する必要はない。また、それぞれのコンポーネントが現
れるシーケンスにも、特定の順序はない。
のプログラムのそれぞれのコンポーネントは１つにグル
ープ化されている。しかし、同一プログラムからのパケ
ットは、一連のパケット全体に示すように、グループ化
する必要はない。また、それぞれのコンポーネントが現
れるシーケンスにも、特定の順序はない。
【００１５】それぞれのパケットは、図２に示すように
プレフィックス(prefix)とペイロードを含むように配列
されている。この例のプレフィックスは、５つのフィー
ルドを構成する２個の８ビット・バイトからなり、その
うちの４フィールド（Ｐ，ＢＢ，ＣＦ，ＣＦ）は１ビッ
ト・フィールドであり、１フィールド（ＳＣＩＤ）は１
２ビット・フィールドになっている。フィールドＣＦ
は、パケットのペイロードがスクランブル(scramble)さ
れているかどうかを示すフラグを収めており、フィール
ドＣＳは、２つの代替アンスクランブル(unscrambling)
キーのどちらを使用して、スクランブルされたパケット
をアンスクランブルするかを示すフラグを収めている。
すべてのパケットのプレフィックスは、パケット単位で
境界合わせ(packet aligned)されているので、それぞれ
のフィールドのロケーションは容易に識別可能になって
いる。
プレフィックス(prefix)とペイロードを含むように配列
されている。この例のプレフィックスは、５つのフィー
ルドを構成する２個の８ビット・バイトからなり、その
うちの４フィールド（Ｐ，ＢＢ，ＣＦ，ＣＦ）は１ビッ
ト・フィールドであり、１フィールド（ＳＣＩＤ）は１
２ビット・フィールドになっている。フィールドＣＦ
は、パケットのペイロードがスクランブル(scramble)さ
れているかどうかを示すフラグを収めており、フィール
ドＣＳは、２つの代替アンスクランブル(unscrambling)
キーのどちらを使用して、スクランブルされたパケット
をアンスクランブルするかを示すフラグを収めている。
すべてのパケットのプレフィックスは、パケット単位で
境界合わせ(packet aligned)されているので、それぞれ
のフィールドのロケーションは容易に識別可能になって
いる。
【００１６】すべてのペイロード内にはヘッダがあり、
ヘッダはモジュロ１６の連続性カウント(continuity co
unt)ＣＣと、プログラム・コンポーネント固有(program
component specific)になっているＴＯＧＧＬＥフラグ
・ビットを収めている。連続性カウントは、同一プログ
ラム・コンポーネントの連続するパケットに連続番号を
付けたものにすぎない。ＴＯＧＧＬＥフラグ・ビットは
１ビット信号であり、これは、ビデオ・コンポーネント
では、ロジック・レベル(logic level) を変更するか、
あるいはパケット内でトグルし、新しいピクチャ（フレ
ーム）の始まりつまり、ピクチャ層ヘッダを収めている
パケットを定義している。
ヘッダはモジュロ１６の連続性カウント(continuity co
unt)ＣＣと、プログラム・コンポーネント固有(program
component specific)になっているＴＯＧＧＬＥフラグ
・ビットを収めている。連続性カウントは、同一プログ
ラム・コンポーネントの連続するパケットに連続番号を
付けたものにすぎない。ＴＯＧＧＬＥフラグ・ビットは
１ビット信号であり、これは、ビデオ・コンポーネント
では、ロジック・レベル(logic level) を変更するか、
あるいはパケット内でトグルし、新しいピクチャ（フレ
ーム）の始まりつまり、ピクチャ層ヘッダを収めている
パケットを定義している。
【００１７】図３は、テレビジョン信号受信装置のう
ち、逆トランスポート・プロセッサのエレメント（構成
要素）を含んでいる部分を、ブロック形式で示す図であ
る。信号はアンテナ１０によって検出され、チューナ検
出器１１に入力され、そこで受信信号の特定周波数帯域
(frequency band)が抽出され、ベースバンド圧縮信号が
２進形式で得られる。周波数帯域はマイクロプロセッサ
１９を通して利用者によって選択されるが、その方法は
従来と同じである。通常、ブロードキャスト・ディジタ
ル信号は、例えば、Reed-Solomon・フォワード・エラー
訂正(forward error correcting - FEC)符号化を用いて
すでにエラー符号化(error encoded) されている。従っ
て、ベースバンド信号はＦＥＣデコーダ１２に入力され
る。ＦＥＣデコーダ１２は受信ビデオを同期化し、図１
に示すタイプの信号パケット・ストリームを出力する。
ＦＥＣ１２はパケットを定期的間隔で出力することも、
例えば、メモリ・コントローラ１７からの要求を受けて
出力することもできる。どちらの場合も、パケット・フ
レーミング(framing) または同期化信号がＦＥＣ回路か
ら出力され、その信号はパケット情報がＦＥＣ１２から
転送されるタイミングを示している。
ち、逆トランスポート・プロセッサのエレメント（構成
要素）を含んでいる部分を、ブロック形式で示す図であ
る。信号はアンテナ１０によって検出され、チューナ検
出器１１に入力され、そこで受信信号の特定周波数帯域
(frequency band)が抽出され、ベースバンド圧縮信号が
２進形式で得られる。周波数帯域はマイクロプロセッサ
１９を通して利用者によって選択されるが、その方法は
従来と同じである。通常、ブロードキャスト・ディジタ
ル信号は、例えば、Reed-Solomon・フォワード・エラー
訂正(forward error correcting - FEC)符号化を用いて
すでにエラー符号化(error encoded) されている。従っ
て、ベースバンド信号はＦＥＣデコーダ１２に入力され
る。ＦＥＣデコーダ１２は受信ビデオを同期化し、図１
に示すタイプの信号パケット・ストリームを出力する。
ＦＥＣ１２はパケットを定期的間隔で出力することも、
例えば、メモリ・コントローラ１７からの要求を受けて
出力することもできる。どちらの場合も、パケット・フ
レーミング(framing) または同期化信号がＦＥＣ回路か
ら出力され、その信号はパケット情報がＦＥＣ１２から
転送されるタイミングを示している。
【００１８】検出された周波数帯域は、複数の時分割多
重化(time division multiplexed)プログラムをパケッ
ト形式で収めていることがある。有用なものにするため
に、単一プログラムからのパケットだけを別の回路エレ
メントへ受け渡すようにすると好都合である。この実施
例では、どのパケットが選択されるかが利用者に分かっ
ていないものと想定している。この情報はプログラム・
ガイド(program guide) に収められており、このガイド
自身も、ＳＣＩＤを通してプログラム信号コンポーネン
ト間を関係づけるデータからなるプログラムであり、例
えば、加入者の資格に関する情報を含んでいることもあ
る。このプログラム・ガイドは、それぞれのプログラム
のオーディオ、ビデオ、およびデータ・コンポーネント
のＳＣＩＤを、各プログラム別にリストしたものであ
る。プログラム・ガイド（図１のパケットＤ４）には一
定のＳＣＩＤが割り当てられている。電力が受信装置に
供給されたとき、マイクロプロセッサ１９は、プログラ
ム・ガイドに関連するＳＣＩＤを、同種のプログラマブ
ルＳＣＩＤレジスタ・バンク１３のうちの１つにロード
するようにプログラムされている。ＦＥＣ１２からの信
号のそれぞれの検出パケットのプレフィックス部分のＳ
ＣＩＤフィールドは、別のＳＣＩＤレジスタ１４に連続
的にロードされる。プログラマブル・レジスタと受信Ｓ
ＣＩＤレジスタは比較(comparator)回路１５のそれぞれ
の入力ポートに結合されており、受信したＳＣＩＤはプ
ログラム・ガイドＳＣＩＤと比較される。あるパケット
のＳＣＩＤがプログラム・ガイドＳＣＩＤと一致してい
ると、コンパレータ１５は、メモリ・コントローラ１７
がそのパケットをメモリ１８内のあらかじめ決めたロケ
ーションへ送って、マイクロプロセッサが使用できるよ
うにする。受信したＳＣＩＤがプログラム・ガイドＳＣ
ＩＤと一致していなければ、対応するパケットが破棄(d
ump)されるだけである。
重化(time division multiplexed)プログラムをパケッ
ト形式で収めていることがある。有用なものにするため
に、単一プログラムからのパケットだけを別の回路エレ
メントへ受け渡すようにすると好都合である。この実施
例では、どのパケットが選択されるかが利用者に分かっ
ていないものと想定している。この情報はプログラム・
ガイド(program guide) に収められており、このガイド
自身も、ＳＣＩＤを通してプログラム信号コンポーネン
ト間を関係づけるデータからなるプログラムであり、例
えば、加入者の資格に関する情報を含んでいることもあ
る。このプログラム・ガイドは、それぞれのプログラム
のオーディオ、ビデオ、およびデータ・コンポーネント
のＳＣＩＤを、各プログラム別にリストしたものであ
る。プログラム・ガイド（図１のパケットＤ４）には一
定のＳＣＩＤが割り当てられている。電力が受信装置に
供給されたとき、マイクロプロセッサ１９は、プログラ
ム・ガイドに関連するＳＣＩＤを、同種のプログラマブ
ルＳＣＩＤレジスタ・バンク１３のうちの１つにロード
するようにプログラムされている。ＦＥＣ１２からの信
号のそれぞれの検出パケットのプレフィックス部分のＳ
ＣＩＤフィールドは、別のＳＣＩＤレジスタ１４に連続
的にロードされる。プログラマブル・レジスタと受信Ｓ
ＣＩＤレジスタは比較(comparator)回路１５のそれぞれ
の入力ポートに結合されており、受信したＳＣＩＤはプ
ログラム・ガイドＳＣＩＤと比較される。あるパケット
のＳＣＩＤがプログラム・ガイドＳＣＩＤと一致してい
ると、コンパレータ１５は、メモリ・コントローラ１７
がそのパケットをメモリ１８内のあらかじめ決めたロケ
ーションへ送って、マイクロプロセッサが使用できるよ
うにする。受信したＳＣＩＤがプログラム・ガイドＳＣ
ＩＤと一致していなければ、対応するパケットが破棄(d
ump)されるだけである。
【００１９】マイクロプロセッサは、インタフェース２
０を経由してユーザからプログラミング・コマンドが送
られてくるのを待っている。なお、インタフェースとし
てコンピュータのキーボードが示されているが、従来の
リモート・コントロールにすることも、受信装置のフロ
ントパネル・スイッチにすることも可能である。ユーザ
はチャネル４（アナログＴＶシステムの用語を用いると
すれば）で提供されるプログラムを見ることを要求する
ことができる。マイクロプロセッサ１９は、メモリ１８
にロードされているプログラム・ガイド・リストを走査
して、チャネル４のプログラム・コンポーネントのそれ
ぞれのＳＣＩＤを探し出し、これらのＳＣＩＤを、対応
するコンポーネント信号処理経路(path)に関連づけられ
たレジスタ・バンク１３のプログラマブル・レジスタの
他のそれぞれにロードすようにプログラムされている。
０を経由してユーザからプログラミング・コマンドが送
られてくるのを待っている。なお、インタフェースとし
てコンピュータのキーボードが示されているが、従来の
リモート・コントロールにすることも、受信装置のフロ
ントパネル・スイッチにすることも可能である。ユーザ
はチャネル４（アナログＴＶシステムの用語を用いると
すれば）で提供されるプログラムを見ることを要求する
ことができる。マイクロプロセッサ１９は、メモリ１８
にロードされているプログラム・ガイド・リストを走査
して、チャネル４のプログラム・コンポーネントのそれ
ぞれのＳＣＩＤを探し出し、これらのＳＣＩＤを、対応
するコンポーネント信号処理経路(path)に関連づけられ
たレジスタ・バンク１３のプログラマブル・レジスタの
他のそれぞれにロードすようにプログラムされている。
【００２０】オーディオ、ビデオまたはデータ・プログ
ラム・コンポーネントの受信パケットが、望みのプログ
ラムのものであるときは、最終的に、それぞれのオーデ
ィオ２３、ビデオ２２、または補助データ２１（２４）
信号プロセッサへ送らなければならない。データは相対
的に一定レートで受信されるが、信号プロセッサは、通
常、バースト(burst) 形式（例えば、それぞれの圧縮解
除タイプに応じた）の入力データを要求している。図３
のシステム例では、まず、それぞれのパケットはメモリ
１８内のあらかじめ決めたメモリ・ロケーションへ送ら
れる。そのあと、それぞれのプロセッサ２１〜２４はコ
ンポーネント・パケットをメモリ１８に要求する。コン
ポーネントをメモリ経由で送ることにより、望ましい信
号データ・レート・バッファリングまたはスロットリン
グ(throttling)の方法が得られる。
ラム・コンポーネントの受信パケットが、望みのプログ
ラムのものであるときは、最終的に、それぞれのオーデ
ィオ２３、ビデオ２２、または補助データ２１（２４）
信号プロセッサへ送らなければならない。データは相対
的に一定レートで受信されるが、信号プロセッサは、通
常、バースト(burst) 形式（例えば、それぞれの圧縮解
除タイプに応じた）の入力データを要求している。図３
のシステム例では、まず、それぞれのパケットはメモリ
１８内のあらかじめ決めたメモリ・ロケーションへ送ら
れる。そのあと、それぞれのプロセッサ２１〜２４はコ
ンポーネント・パケットをメモリ１８に要求する。コン
ポーネントをメモリ経由で送ることにより、望ましい信
号データ・レート・バッファリングまたはスロットリン
グ(throttling)の方法が得られる。
【００２１】オーディオ、ビデオおよびデータ・コンポ
ーネントはあらかじめ決めたそれぞれのメモリ・ロケー
ションにロードされるので、信号プロセッサは、コンポ
ーネント・データを都合よくバッファ・アクセス(buffe
red access) することができる。それぞれのコンポーネ
ント・パケットのペイロードが該当のメモリ・エリアに
ロードされるようにするために、それぞれのＳＣＩＤコ
ンパレータはこれらのメモリ・エリアに関連づけられて
いる。この関連づけはメモリ・コントローラ１７に布線
論理で行う(hardwired) ことができるが、関連づけをプ
ログラマブルにすることも可能である。前者の場合は、
特定の１つのプログラマブル・レジスタ１３は、それぞ
れオーディオ、ビデオおよびデータＳＣＩＤに常に割り
当てられることになる。後者の場合は、オーディオ、ビ
デオおよびデータＳＣＩＤは、プログラマブル・レジス
タ１３のどれにでもロードできるので、該当する関連づ
けは、それぞれのＳＣＩＤがプログラマブル・レジスタ
にロードされるときメモリ・コントローラ１７によりプ
ログラムされることになる。
ーネントはあらかじめ決めたそれぞれのメモリ・ロケー
ションにロードされるので、信号プロセッサは、コンポ
ーネント・データを都合よくバッファ・アクセス(buffe
red access) することができる。それぞれのコンポーネ
ント・パケットのペイロードが該当のメモリ・エリアに
ロードされるようにするために、それぞれのＳＣＩＤコ
ンパレータはこれらのメモリ・エリアに関連づけられて
いる。この関連づけはメモリ・コントローラ１７に布線
論理で行う(hardwired) ことができるが、関連づけをプ
ログラマブルにすることも可能である。前者の場合は、
特定の１つのプログラマブル・レジスタ１３は、それぞ
れオーディオ、ビデオおよびデータＳＣＩＤに常に割り
当てられることになる。後者の場合は、オーディオ、ビ
デオおよびデータＳＣＩＤは、プログラマブル・レジス
タ１３のどれにでもロードできるので、該当する関連づ
けは、それぞれのＳＣＩＤがプログラマブル・レジスタ
にロードされるときメモリ・コントローラ１７によりプ
ログラムされることになる。
【００２２】定常状態では、プログラムＳＣＩＤがプロ
グラマブル・レジスタ１３にストアされると、受信信号
パケットのＳＣＩＤは、プログラマブルＳＣＩＤレジス
タに入っているＳＣＩＤのすべてと比較される。ストア
されたオーディオ、ビデオまたはデータＳＣＩＤと一致
するものが見つかると、対応するパケット・ペイロード
は、それぞれオーディオ、ビデオまたはデータ・メモリ
・エリアまたはブロックにストアされる。
グラマブル・レジスタ１３にストアされると、受信信号
パケットのＳＣＩＤは、プログラマブルＳＣＩＤレジス
タに入っているＳＣＩＤのすべてと比較される。ストア
されたオーディオ、ビデオまたはデータＳＣＩＤと一致
するものが見つかると、対応するパケット・ペイロード
は、それぞれオーディオ、ビデオまたはデータ・メモリ
・エリアまたはブロックにストアされる。
【００２３】それぞれの信号パケットはＦＥＣ１２から
信号暗号解読器(signal decryptor)１６を経由してメモ
リ・コントローラ１７へ渡される。信号ペイロードだけ
がスクランブルされ、パケット・ヘッダは、未変更のま
ま暗号解読器から渡される。パケットをデスクランブル
(descramble- 暗号解読）するかどうかは、パケット・
プレフィックスに入っているＣＦフラグから判断され、
パケットをどのようにデスクランブルするかはＣＦフラ
グから判断される。それぞれのパケットでＳＣＩＤが一
致していないと、暗号解読器はデータを受け渡すことを
禁止されるだけである。別の方法として、パケットでＳ
ＣＩＤが一致していないとき、暗号解除器がその最後の
設定状態(setting) に応じて暗号解読するのを許可し、
メモリ書込みコントロールがそれぞれのパケットをダン
プするのを禁止することも可能である。
信号暗号解読器(signal decryptor)１６を経由してメモ
リ・コントローラ１７へ渡される。信号ペイロードだけ
がスクランブルされ、パケット・ヘッダは、未変更のま
ま暗号解読器から渡される。パケットをデスクランブル
(descramble- 暗号解読）するかどうかは、パケット・
プレフィックスに入っているＣＦフラグから判断され、
パケットをどのようにデスクランブルするかはＣＦフラ
グから判断される。それぞれのパケットでＳＣＩＤが一
致していないと、暗号解読器はデータを受け渡すことを
禁止されるだけである。別の方法として、パケットでＳ
ＣＩＤが一致していないとき、暗号解除器がその最後の
設定状態(setting) に応じて暗号解読するのを許可し、
メモリ書込みコントロールがそれぞれのパケットをダン
プするのを禁止することも可能である。
【００２４】暗号解読デバイスは、スマート・カード装
置(smart card apparatus)３１から与えられる暗号解読
キーでプログラムされている。スマート・カードは、プ
ログラム・ガイドの特定パケットに入っている資格情報
(entitlement information)に応じて該当の暗号解読キ
ーを生成する。この例のシステムでは、２レベルの暗号
化またはプログラム・アクセス、資格コントロール・メ
ッセージＥＣＭ、および資格管理メッセージＥＭＭが採
用されている。プログラム資格コントロールおよび管理
情報は、プログラム・ガイドを構成するパケット・スト
リームに含まれる特定ＳＣＩＤで識別可能なパケットに
入っており定期的に送信される。これらのパケットに入
っているＥＣＭ情報は、暗号解読器で使用される暗号解
読キーを生成するためにスマート・カードによって使用
される。また、これらのパケットに入っているＥＭＭ情
報は、加入者が資格のあるプログラム内容を判断するた
めに加入者固有(subscriber specific) のスマート・カ
ードによって使用される。これらのパケット内のＥＭＭ
視覚情報は地域固有(geographically specific) にする
ことも、グループ固有(group specific)にすることも、
加入者固有(subscriber specific) にすることも可能で
ある。例えば、この例のシステムは、料金請求(billin
g) 情報をスマート・カードからプログラム提供者、例
えば、衛星放送会社へ伝達するためのモデム（図示せ
ず）を含んでいる。スマート・カードは、例えば、受信
側ロケーションのエリア・コードと電話交換局(telepho
ne exchange)をもつようにプログラムすることが可能で
ある。ＥＭＭには、スマート・カードによって処理され
たとき、特定のプログラムを特定のエリア・コードで受
信する資格を与えるか、あるいは拒否するデータを含め
ることができる。
置(smart card apparatus)３１から与えられる暗号解読
キーでプログラムされている。スマート・カードは、プ
ログラム・ガイドの特定パケットに入っている資格情報
(entitlement information)に応じて該当の暗号解読キ
ーを生成する。この例のシステムでは、２レベルの暗号
化またはプログラム・アクセス、資格コントロール・メ
ッセージＥＣＭ、および資格管理メッセージＥＭＭが採
用されている。プログラム資格コントロールおよび管理
情報は、プログラム・ガイドを構成するパケット・スト
リームに含まれる特定ＳＣＩＤで識別可能なパケットに
入っており定期的に送信される。これらのパケットに入
っているＥＣＭ情報は、暗号解読器で使用される暗号解
読キーを生成するためにスマート・カードによって使用
される。また、これらのパケットに入っているＥＭＭ情
報は、加入者が資格のあるプログラム内容を判断するた
めに加入者固有(subscriber specific) のスマート・カ
ードによって使用される。これらのパケット内のＥＭＭ
視覚情報は地域固有(geographically specific) にする
ことも、グループ固有(group specific)にすることも、
加入者固有(subscriber specific) にすることも可能で
ある。例えば、この例のシステムは、料金請求(billin
g) 情報をスマート・カードからプログラム提供者、例
えば、衛星放送会社へ伝達するためのモデム（図示せ
ず）を含んでいる。スマート・カードは、例えば、受信
側ロケーションのエリア・コードと電話交換局(telepho
ne exchange)をもつようにプログラムすることが可能で
ある。ＥＭＭには、スマート・カードによって処理され
たとき、特定のプログラムを特定のエリア・コードで受
信する資格を与えるか、あるいは拒否するデータを含め
ることができる。
【００２５】プログラム提供者は、特定のエリアまたは
グループを非常に短時間のリードタイム(lead time) で
ブラックアウト(black out−放送停止）する能力を望ん
でいる場合がある。例えば、放送会社は、フットボール
・ゲームのチケットが売り切れていないとき、スタジア
ムにあるローカルのエリアでフットボール・ゲームをブ
ラックアウトする必要が起こる場合がある。この情報
は、ゲーム時間の直前までは得られない。このような短
時間のリードタイムでは、ローカル・エリアをブラック
アウトするようにＥＭＭをプログラムすることは不可能
である場合がある。瞬時のブラックアウトを可能にする
ために、資格情報をさらに符号化したものが資格データ
のペイロード内に含まれている。
グループを非常に短時間のリードタイム(lead time) で
ブラックアウト(black out−放送停止）する能力を望ん
でいる場合がある。例えば、放送会社は、フットボール
・ゲームのチケットが売り切れていないとき、スタジア
ムにあるローカルのエリアでフットボール・ゲームをブ
ラックアウトする必要が起こる場合がある。この情報
は、ゲーム時間の直前までは得られない。このような短
時間のリードタイムでは、ローカル・エリアをブラック
アウトするようにＥＭＭをプログラムすることは不可能
である場合がある。瞬時のブラックアウトを可能にする
ために、資格情報をさらに符号化したものが資格データ
のペイロード内に含まれている。
【００２６】資格データを収めているパケットは、特別
に符号化された４つの３２ビット群に配置された１２８
ビットのペイロード・ヘッダを含んでいる。整合フィル
タ(matched filter)またはＥコード・デコーダ３０は、
１２８ビット・ヘッダ内のビット・パターンのある種の
組合せを検出するように構成されている。一致したもの
が見つかると、デコーダはメモリ・コントローラ１７お
よびスマート・カード３１と連絡をとって、資格ペイロ
ードの残余部分をスマート・カードが利用できるように
する（メモリ１８を経由して）。一致するものが見つか
らなければ、ペイロードは特定の受信装置によって受け
取られない。特殊コードは、整合フィルタ３０がプログ
ラマブルになっていれば、定期的に変更することが可能
である。これらのコードはスマート・カードから定期的
に与えられるようにすることができる。視聴者の資格に
係わりをもつ、スマート・カードのオペレーションに関
する詳細説明については、THE SATELLITE BOOK, A COMP
LETE GUIDE TO SATELLITETV THEORY AND PRACTICEのセ
クション２５ (Swift Television Publications, 17 Pi
ttsfield, Cricklade, Wilts, England)を参照された
い。
に符号化された４つの３２ビット群に配置された１２８
ビットのペイロード・ヘッダを含んでいる。整合フィル
タ(matched filter)またはＥコード・デコーダ３０は、
１２８ビット・ヘッダ内のビット・パターンのある種の
組合せを検出するように構成されている。一致したもの
が見つかると、デコーダはメモリ・コントローラ１７お
よびスマート・カード３１と連絡をとって、資格ペイロ
ードの残余部分をスマート・カードが利用できるように
する（メモリ１８を経由して）。一致するものが見つか
らなければ、ペイロードは特定の受信装置によって受け
取られない。特殊コードは、整合フィルタ３０がプログ
ラマブルになっていれば、定期的に変更することが可能
である。これらのコードはスマート・カードから定期的
に与えられるようにすることができる。視聴者の資格に
係わりをもつ、スマート・カードのオペレーションに関
する詳細説明については、THE SATELLITE BOOK, A COMP
LETE GUIDE TO SATELLITETV THEORY AND PRACTICEのセ
クション２５ (Swift Television Publications, 17 Pi
ttsfield, Cricklade, Wilts, England)を参照された
い。
【００２７】整合フィルタまたはＥコード・デコーダは
第２の機能を実行するように構成されている。第２の機
能とは、特定のMPEGビデオ・ヘッダを検出することであ
る。これらのヘッダまたはスタート・コードは３２ビッ
ト長である（この長さにしたのは、資格ペイロードのヘ
ッダが３２ビット群に符号化されるためである）。ビデ
オ・データが紛失したとき、ＭＰＥＧビデオ検出器はビ
デオ・データの復元（圧縮解除）を、特定のデータ・エ
ントリ・ポイント(entry point) だけからリスタートす
ることができる。これらのエントリ・ポイントはＭＰＥ
Ｇスタート・コードと一致している。デコーダは、ビデ
オ・パケットが紛失したあと、メモリ・コントローラ１
７と連絡をとってビデオ・データがメモリへ流れるのを
禁止し、次のＭＰＥＧスタート・コードがデコーダ３０
によって検出された後にのみ、ビデオ・ペイロードをメ
モリへ書くことを再開するように構成することもでき
る。
第２の機能を実行するように構成されている。第２の機
能とは、特定のMPEGビデオ・ヘッダを検出することであ
る。これらのヘッダまたはスタート・コードは３２ビッ
ト長である（この長さにしたのは、資格ペイロードのヘ
ッダが３２ビット群に符号化されるためである）。ビデ
オ・データが紛失したとき、ＭＰＥＧビデオ検出器はビ
デオ・データの復元（圧縮解除）を、特定のデータ・エ
ントリ・ポイント(entry point) だけからリスタートす
ることができる。これらのエントリ・ポイントはＭＰＥ
Ｇスタート・コードと一致している。デコーダは、ビデ
オ・パケットが紛失したあと、メモリ・コントローラ１
７と連絡をとってビデオ・データがメモリへ流れるのを
禁止し、次のＭＰＥＧスタート・コードがデコーダ３０
によって検出された後にのみ、ビデオ・ペイロードをメ
モリへ書くことを再開するように構成することもでき
る。
【００２８】図４は、図３に示すメモリ・コントローラ
１７の装置例を示す図である。各プログラム・コンポー
ネントは、メモリ１８の異なる連続ブロックにストアさ
れる。さらに、マイクロプロセッサ１９やスマート・カ
ードによって生成されたデータなどの、他のデータもメ
モリ１８にストアしておくことが可能である。
１７の装置例を示す図である。各プログラム・コンポー
ネントは、メモリ１８の異なる連続ブロックにストアさ
れる。さらに、マイクロプロセッサ１９やスマート・カ
ードによって生成されたデータなどの、他のデータもメ
モリ１８にストアしておくことが可能である。
【００２９】アドレスはマルチプレクサ１０５によって
メモリ１８に入力され、入力データはマルチプレクサ９
９によってメモリ１８に入力される。メモリ管理回路か
らの出力データは、別のマルチプレクサ１０４によって
信号プロセッサに渡される。マルチプレクサ１０４から
得られる出力データは、マイクロプロセッサ１９からの
ものと、メモリ１８からのものと、直接的にはマルチプ
レクサ９９からのものとがある。プログラム・データは
標準的ピクチャ解像度と品質になっていて、特定のデー
タ・レートで現れるものと想定している。他方、高精細
テレビジョン(high definition television)信号ＨＤＴ
Ｖは、この受信装置から得ることができるものである
が、はるかに高いデータ・レートで現れる。ＦＥＣから
得られる、ほとんどすべてのデータはマルチプレクサ９
９とメモリ入出力回路１０２を経由してメモリ１８を通
って送られるが、高レートのＨＤＴＶ信号は例外で、マ
ルチプレクサ９９からマルチプレクサ１０４へ直接に送
ることが可能である。データは、暗号解読デバイス１
６、スマート・カード回路、マイクロプロセッサ１９、
およびメディア・エラー・コード(media error code)の
ソース（発生源）１００からマルチプレクサ９９へ送ら
れる。ここで「メディア・エラー・コード」という用語
が用いられているが、これは、それぞれの信号プロセッ
サ（デコンプレッサ）がスタート・コードなどの、あら
かじめ決めたコードワード(codeword)を検出するまで処
理を一時中止(suspend) し、そのあとで、例えばスター
ト・コードに従って処理を再開するように条件づけるた
めに、データ・ストリームに挿入される特殊なコードワ
ードのことである。
メモリ１８に入力され、入力データはマルチプレクサ９
９によってメモリ１８に入力される。メモリ管理回路か
らの出力データは、別のマルチプレクサ１０４によって
信号プロセッサに渡される。マルチプレクサ１０４から
得られる出力データは、マイクロプロセッサ１９からの
ものと、メモリ１８からのものと、直接的にはマルチプ
レクサ９９からのものとがある。プログラム・データは
標準的ピクチャ解像度と品質になっていて、特定のデー
タ・レートで現れるものと想定している。他方、高精細
テレビジョン(high definition television)信号ＨＤＴ
Ｖは、この受信装置から得ることができるものである
が、はるかに高いデータ・レートで現れる。ＦＥＣから
得られる、ほとんどすべてのデータはマルチプレクサ９
９とメモリ入出力回路１０２を経由してメモリ１８を通
って送られるが、高レートのＨＤＴＶ信号は例外で、マ
ルチプレクサ９９からマルチプレクサ１０４へ直接に送
ることが可能である。データは、暗号解読デバイス１
６、スマート・カード回路、マイクロプロセッサ１９、
およびメディア・エラー・コード(media error code)の
ソース（発生源）１００からマルチプレクサ９９へ送ら
れる。ここで「メディア・エラー・コード」という用語
が用いられているが、これは、それぞれの信号プロセッ
サ（デコンプレッサ）がスタート・コードなどの、あら
かじめ決めたコードワード(codeword)を検出するまで処
理を一時中止(suspend) し、そのあとで、例えばスター
ト・コードに従って処理を再開するように条件づけるた
めに、データ・ストリームに挿入される特殊なコードワ
ードのことである。
【００３０】メモリ・アドレスは、プログラム・アドレ
シング回路(program addressing circuitry)７９〜９７
からと、マイクロプロセッサ１９からと、スマート・カ
ード装置３１からと、そして、補助パケット・アドレス
・カウンタ(auxiliary packet address counter)７８か
ら、マルチプレクサ１０５へ渡される。任意の特定時期
で特定のアドレスを選択することは、ダイレクト・メモ
リ・アクセス(directmemory access - DMA)回路９８に
よって制御される。コンパレータ１５からのＳＣＩＤコ
ントロール信号とそれぞれの信号プロセッサからの「デ
ータ必要(dataneeded) 」信号はＤＭＡ９８に入力さ
れ、これらの信号に応じてメモリ・アクセス競合(memor
y access contention)が仲裁(arbitrate) される。ＤＭ
Ａ９８はサービス・ポインタ・コントローラ(Service P
ointer Controller)９３と協力し合って、それぞれのプ
ログラム信号コンポーネントの該当する読取りまたは書
込みアドレスを出力する。
シング回路(program addressing circuitry)７９〜９７
からと、マイクロプロセッサ１９からと、スマート・カ
ード装置３１からと、そして、補助パケット・アドレス
・カウンタ(auxiliary packet address counter)７８か
ら、マルチプレクサ１０５へ渡される。任意の特定時期
で特定のアドレスを選択することは、ダイレクト・メモ
リ・アクセス(directmemory access - DMA)回路９８に
よって制御される。コンパレータ１５からのＳＣＩＤコ
ントロール信号とそれぞれの信号プロセッサからの「デ
ータ必要(dataneeded) 」信号はＤＭＡ９８に入力さ
れ、これらの信号に応じてメモリ・アクセス競合(memor
y access contention)が仲裁(arbitrate) される。ＤＭ
Ａ９８はサービス・ポインタ・コントローラ(Service P
ointer Controller)９３と協力し合って、それぞれのプ
ログラム信号コンポーネントの該当する読取りまたは書
込みアドレスを出力する。
【００３１】種々の信号コンポーネントのメモリ・ブロ
ックのそれぞれのアドレスは、プログラム・コンポーネ
ントまたはサービス・ポインタ・レジスタ８３，８７，
８８，９２の４つのグループによって生成される。それ
ぞれの信号コンポーネントがストアされる、それぞれの
メモリ・ブロックの開始ポインタ(starting pointer)
は、それぞれの信号コンポーネントのレジスタ８７に収
められている。開始ポインタは固定値にすることも、従
来のメモリ管理手法によってマイクロプロセッサ１９で
計算することも可能である。
ックのそれぞれのアドレスは、プログラム・コンポーネ
ントまたはサービス・ポインタ・レジスタ８３，８７，
８８，９２の４つのグループによって生成される。それ
ぞれの信号コンポーネントがストアされる、それぞれの
メモリ・ブロックの開始ポインタ(starting pointer)
は、それぞれの信号コンポーネントのレジスタ８７に収
められている。開始ポインタは固定値にすることも、従
来のメモリ管理手法によってマイクロプロセッサ１９で
計算することも可能である。
【００３２】それぞれのブロックの最終アドレス・ポイ
ンタは、起こり得る各プログラム・コンポーネントごと
に１つあて設けられている、サービス・レジスタのバン
ク(bank of service register)８８にストアされる。開
始アドレスと同様に、終了アドレスは固定値にすること
も、マイクロプロセッサ１９から得られる計算値にする
ことも可能である。開始ポインタと終了ポインタに計算
値を使用すると、より汎用的なシステムが得られ、メモ
リが低減化されるので、計算値を使用した方が好まし
い。
ンタは、起こり得る各プログラム・コンポーネントごと
に１つあて設けられている、サービス・レジスタのバン
ク(bank of service register)８８にストアされる。開
始アドレスと同様に、終了アドレスは固定値にすること
も、マイクロプロセッサ１９から得られる計算値にする
ことも可能である。開始ポインタと終了ポインタに計算
値を使用すると、より汎用的なシステムが得られ、メモ
リが低減化されるので、計算値を使用した方が好まし
い。
【００３３】メモリ書込みポインタまたはヘッド・ポイ
ンタは、加算器(adder) ８０とサービス・ヘッド・レジ
スタ(service head register) ８３によって生成され
る。サービス・ヘッド・レジスタは起こり得る各プログ
ラム・コンポーネントごとに設けられている。書込みま
たはヘッド・ポインタ値はレジスタ８３にストアされ、
メモリ書込みサイクル期間にアドレス・マルチプレクサ
１０５へ渡される。ヘッド・ポインタも加算器８０に結
合されており、そこで１単位ずつインクリメントされ、
インクリメントされたポインタは次の書込みサイクル期
間に該当のレジスタ８３にストアされる。レジスタ８３
は、現在サービスを受けている該当のプログラム・コン
ポーネントのためのものが、サービス・ポインタ・コン
トローラ93によって選択される。
ンタは、加算器(adder) ８０とサービス・ヘッド・レジ
スタ(service head register) ８３によって生成され
る。サービス・ヘッド・レジスタは起こり得る各プログ
ラム・コンポーネントごとに設けられている。書込みま
たはヘッド・ポインタ値はレジスタ８３にストアされ、
メモリ書込みサイクル期間にアドレス・マルチプレクサ
１０５へ渡される。ヘッド・ポインタも加算器８０に結
合されており、そこで１単位ずつインクリメントされ、
インクリメントされたポインタは次の書込みサイクル期
間に該当のレジスタ８３にストアされる。レジスタ８３
は、現在サービスを受けている該当のプログラム・コン
ポーネントのためのものが、サービス・ポインタ・コン
トローラ93によって選択される。
【００３４】この例では、開始ポインタと終了ポインタ
が１６ビット・ポインタであるものと想定している。レ
ジスタ８３は１６ビット書込みまたはヘッド・ポインタ
を収めている。１６ビット・ポインタを選択したのは、
開始ポインタと終了ポインタをレジスタ８７と８８にロ
ードするとき、１６ビットまたは８ビット・バスが使用
できるためである。他方、メモリ１８は１８ビット・ア
ドレスになっている。１８ビット書込みアドレスは、開
始ポインタの最上位の２ビットを１６ビット・ヘッド・
ポインタと連結することにより作られ、開始ポインタ・
ビットは連結された１８ビット書込みアドレスの最上位
ビット位置に置かれている。開始ポインタはそれぞれの
レジスタ８７からサービス・ポインタ・コントローラ93
へ渡される。サービス・ポインタ・コントローラは、レ
ジスタ８７に入っている開始ポインタからの上位開始ポ
インタ・ビットを解析(parse) し、これらのビットを１
６ビット・ヘッド・ポインタ・バスと関連づける。これ
を具体的に示すと、バス９６はマルチプレクサ８５から
出たヘッド・ポインタ・バスと結合され、図５には、太
線の矢印で示されている。
が１６ビット・ポインタであるものと想定している。レ
ジスタ８３は１６ビット書込みまたはヘッド・ポインタ
を収めている。１６ビット・ポインタを選択したのは、
開始ポインタと終了ポインタをレジスタ８７と８８にロ
ードするとき、１６ビットまたは８ビット・バスが使用
できるためである。他方、メモリ１８は１８ビット・ア
ドレスになっている。１８ビット書込みアドレスは、開
始ポインタの最上位の２ビットを１６ビット・ヘッド・
ポインタと連結することにより作られ、開始ポインタ・
ビットは連結された１８ビット書込みアドレスの最上位
ビット位置に置かれている。開始ポインタはそれぞれの
レジスタ８７からサービス・ポインタ・コントローラ93
へ渡される。サービス・ポインタ・コントローラは、レ
ジスタ８７に入っている開始ポインタからの上位開始ポ
インタ・ビットを解析(parse) し、これらのビットを１
６ビット・ヘッド・ポインタ・バスと関連づける。これ
を具体的に示すと、バス９６はマルチプレクサ８５から
出たヘッド・ポインタ・バスと結合され、図５には、太
線の矢印で示されている。
【００３５】図５に示すように、上段、中段および下段
のボックスは、それぞれ開始ポインタ、アドレスおよび
ヘッドまたはテイル(tail)ポインタのビットを表してい
る。大きい番号のボックスは上位ビット位置を表してい
る。矢印は、開始またはヘッド／テイル・ポインタのど
のビット位置からアドレスが求められたかを示してい
る。このアドレス計算では、太字の矢印は定常状態のオ
ペレーションを表している。
のボックスは、それぞれ開始ポインタ、アドレスおよび
ヘッドまたはテイル(tail)ポインタのビットを表してい
る。大きい番号のボックスは上位ビット位置を表してい
る。矢印は、開始またはヘッド／テイル・ポインタのど
のビット位置からアドレスが求められたかを示してい
る。このアドレス計算では、太字の矢印は定常状態のオ
ペレーションを表している。
【００３６】同様に、メモリ読取りポインタまたはテイ
ル・ポインタは加算器７９とサービス・テイル・レジス
タ(service tail register) ９２によって生成される。
サービス・テイル・ポインタは起こり得る各プログラム
・コンポーネントごとに設けられている。読取りまたは
テイル・ポインタ値はレジスタ９２にストアされ、メモ
リ読取りサイクル期間にアドレス・マルチプレクサ１０
５へ渡される。テイル・ポインタも加算器７９に結合さ
れており、そこで１単位ずつインクリメントされ、イン
クリメントされたポインタは次の読取りサイクル期間に
該当のレジスタ９２にストアされる。レジスタ９２は、
現在サービスを受けているプログラム・コンポーネント
のためのものが、サービス・ポインタ・コントローラ９
３によって選択される。
ル・ポインタは加算器７９とサービス・テイル・レジス
タ(service tail register) ９２によって生成される。
サービス・テイル・ポインタは起こり得る各プログラム
・コンポーネントごとに設けられている。読取りまたは
テイル・ポインタ値はレジスタ９２にストアされ、メモ
リ読取りサイクル期間にアドレス・マルチプレクサ１０
５へ渡される。テイル・ポインタも加算器７９に結合さ
れており、そこで１単位ずつインクリメントされ、イン
クリメントされたポインタは次の読取りサイクル期間に
該当のレジスタ９２にストアされる。レジスタ９２は、
現在サービスを受けているプログラム・コンポーネント
のためのものが、サービス・ポインタ・コントローラ９
３によって選択される。
【００３７】レジスタ９２は１６ビット・テイル・ポイ
ンタを収めている。１８ビット読取りアドレスは、開始
ポインタの最上位の２ビットを１６ビット・テイル・ポ
インタに連結することにより作られ、開始ポインタ・ビ
ットは連結された１８ビット読取りアドレスの最上位ビ
ット位置に置かれている。サービス・ポインタ・コント
ローラはレジスタ８７に入っている開始ポインタからの
上位開始ポインタ・ビットを解析(parse) し、これらの
ビットを１６ビット・テイル・ポインタ・バスと関連づ
ける。これを具体的に示すと、バス９４はマルチプレク
サ９０から出たテイル・ポインタ・バスと結合される。
ンタを収めている。１８ビット読取りアドレスは、開始
ポインタの最上位の２ビットを１６ビット・テイル・ポ
インタに連結することにより作られ、開始ポインタ・ビ
ットは連結された１８ビット読取りアドレスの最上位ビ
ット位置に置かれている。サービス・ポインタ・コント
ローラはレジスタ８７に入っている開始ポインタからの
上位開始ポインタ・ビットを解析(parse) し、これらの
ビットを１６ビット・テイル・ポインタ・バスと関連づ
ける。これを具体的に示すと、バス９４はマルチプレク
サ９０から出たテイル・ポインタ・バスと結合される。
【００３８】データは、計算で求めたアドレスからメモ
リ１８にストアされる。データ・バイトをストアする
と、ヘッド・ポインタは１だけインクリメントされ、そ
のプログラム・コンポーネントの終了ポインタと比較さ
れる。これらが一致していれば、ヘッド・ポインタの上
位ビットは開始ポインタの下位１４ビットで置き換えら
れ、アドレスのヘッダ・ポインタ部分の下位２ビット位
置にゼロが入れられる。これは、図５に開始ポインタと
アドレス間の線影矢印で示されている。このオペレーシ
ョンはサービス・ポインタ・コントローラ９３から出
て、マルチプレクサ８５からのヘッド・ポインタ・バス
に向かう矢印９７で示されている。ここでは、下位１４
開始ポインタ・ビットが入力されると、ヘッド・ポイン
タ・ビットがオーバライドされることを想定している。
この１書込みサイクル期間にヘッド・ポインタ・ビット
をアドレスの下位開始ポインタ・ビットで置き換える
と、メモリは上位２開始ポインタ・ビットで指定された
メモリ・ブロックをスクロールしていくので、各パケッ
トの先頭にある書込みアドレスを、ブロック内の固有の
メモリ・ロケーションにプログラミングし直す必要がな
くなる。
リ１８にストアされる。データ・バイトをストアする
と、ヘッド・ポインタは１だけインクリメントされ、そ
のプログラム・コンポーネントの終了ポインタと比較さ
れる。これらが一致していれば、ヘッド・ポインタの上
位ビットは開始ポインタの下位１４ビットで置き換えら
れ、アドレスのヘッダ・ポインタ部分の下位２ビット位
置にゼロが入れられる。これは、図５に開始ポインタと
アドレス間の線影矢印で示されている。このオペレーシ
ョンはサービス・ポインタ・コントローラ９３から出
て、マルチプレクサ８５からのヘッド・ポインタ・バス
に向かう矢印９７で示されている。ここでは、下位１４
開始ポインタ・ビットが入力されると、ヘッド・ポイン
タ・ビットがオーバライドされることを想定している。
この１書込みサイクル期間にヘッド・ポインタ・ビット
をアドレスの下位開始ポインタ・ビットで置き換える
と、メモリは上位２開始ポインタ・ビットで指定された
メモリ・ブロックをスクロールしていくので、各パケッ
トの先頭にある書込みアドレスを、ブロック内の固有の
メモリ・ロケーションにプログラミングし直す必要がな
くなる。
【００３９】ヘッド・ポインタがテイル・ポインタ（メ
モリ１８のどこからデータを読み取るかを示すために使
用される）と一致しているようなことがあると、ヘッド
とテイルのクラッシュが起こったことを知らせるため
に、信号がマイクロプロセッサの割込みセクションに送
られる。このプログラム・チャネルからメモリ１８への
書込みを続けることは、マイクロプロセッサがチャネル
を再び使用可能にするまで禁止される。このケースは非
常にまれであり、通常のオペレーションでは起こること
がないはずである。
モリ１８のどこからデータを読み取るかを示すために使
用される）と一致しているようなことがあると、ヘッド
とテイルのクラッシュが起こったことを知らせるため
に、信号がマイクロプロセッサの割込みセクションに送
られる。このプログラム・チャネルからメモリ１８への
書込みを続けることは、マイクロプロセッサがチャネル
を再び使用可能にするまで禁止される。このケースは非
常にまれであり、通常のオペレーションでは起こること
がないはずである。
【００４０】データは、それぞれの信号プロセッサの要
求を受けてメモリ１８から取り出されるが、その取出し
は加算器７９とレジスタ９２によって計算されたアドレ
スから行われる。ストアされたデータのバイトが読み取
られると、テイル・ポインタは１単位だけインクリメン
トされ、サービス・ポインタ・コントローラ９３でこの
論理チャネルの終了ポインタと比較される。テール・ポ
インタと終了ポインタが一致していれば、テイル・ポイ
ンタの上位ビットは開始ポインタの下位１４ビットで置
き換えられ、アドレスのテイル・ポインタ部分の下位２
ビット位置にゼロが入れられる。これは、コントローラ
９３から出て、マルチプレクサ９０からのテイル・ポイ
ンタ・バスに向かう矢印９５で示されている。そのと
き、テイル・ポインタがヘッド・ポインタと一致してい
れば、それぞれのメモリ・ブロックは空であると定義さ
れるので、このプログラム・チャネルのＦＥＣから追加
データが送られてくるまでは、これ以上バイトは関連の
信号プロセッサへ送られない。それぞれの書込みまたは
読取りアドレスのヘッドまたはテイル・ポインタ部分
を、開始ポインタの下位１４ビットで実際に置き換える
ことは、適当な多重化(multiplexing)によって、あるい
は３ステート・インターコネクト(three state interco
nnects) の使用によって行われる。
求を受けてメモリ１８から取り出されるが、その取出し
は加算器７９とレジスタ９２によって計算されたアドレ
スから行われる。ストアされたデータのバイトが読み取
られると、テイル・ポインタは１単位だけインクリメン
トされ、サービス・ポインタ・コントローラ９３でこの
論理チャネルの終了ポインタと比較される。テール・ポ
インタと終了ポインタが一致していれば、テイル・ポイ
ンタの上位ビットは開始ポインタの下位１４ビットで置
き換えられ、アドレスのテイル・ポインタ部分の下位２
ビット位置にゼロが入れられる。これは、コントローラ
９３から出て、マルチプレクサ９０からのテイル・ポイ
ンタ・バスに向かう矢印９５で示されている。そのと
き、テイル・ポインタがヘッド・ポインタと一致してい
れば、それぞれのメモリ・ブロックは空であると定義さ
れるので、このプログラム・チャネルのＦＥＣから追加
データが送られてくるまでは、これ以上バイトは関連の
信号プロセッサへ送られない。それぞれの書込みまたは
読取りアドレスのヘッドまたはテイル・ポインタ部分
を、開始ポインタの下位１４ビットで実際に置き換える
ことは、適当な多重化(multiplexing)によって、あるい
は３ステート・インターコネクト(three state interco
nnects) の使用によって行われる。
【００４１】補助パケットに入れて送信されるデータ
は、ディレクトリ(directory) 、ヘッダまたはコントロ
ール情報であるのが通常であるので、その処理の仕方は
プログラム・コンポーネント・データと若干異なってい
る。補助パケットに入るデータは、それぞれのプログラ
ム・コンポーネントと、含まれているアプリケーション
のために必須のメモリ・ストーレッジ・エリアを設定す
るの必要な情報を含んでいる。従って、補助パケットに
は所定の優先権(preference)が与えられている。２つの
サービス・ブロックが各コンポーネントのために用意さ
れている。各ブロックは８ビット連続アドレスまたは２
５６バイトのデータ用の記憶ロケーションをもってい
る。各ブロックは、図６に示すように、総計で１８ビッ
トのアドレスをもっている。アドレスの最下位（ＬＳ
Ｂ）８ビットは順次カウンタ(sequential counter)から
与えられる。９番目のビットは、トランスポート・プレ
フィックス(transport prefix)からのＣＳまたはスクラ
ンブル・キー・ビットによって与えられる。１０番目か
ら１２番目までのビットは、プログラム検出のために割
り当てられた特定のＳＣＩＤに応じて生成される。この
実施例では、システムは５つのプログラム・コンポーネ
ント（プログラム・ガイドを含む）またはサービスを処
理し、検出する機能を備えているものと想定している。
それぞれのプログラマブルＳＣＩＤレジスタ１３にプロ
グラムされたＳＣＩＤが５つあり、ＳＣＩＤコンパレー
タが５つある（１５）のはそのためである。５つのコン
パレータの各々は出力端子をもち、その端子にプログラ
ム・コンポーネントが割り当てられている。５つのコン
パレータ出力端子に関連づけられる、５つまで可能なプ
ログラムには３ビット・コードが割り当てられるが、こ
れは、３ビットが５つのステートを表すことができる最
小数のビットであるためである。３ビット・コードは、
補助パケット・アドレスの１０番目から１２番目までの
ビットとして挿入される。そこで、５つのそれぞれのプ
ログラム・コンポーネントのＳＣＩＤが１−５の任意の
番号を付けたプログラマブル・レジスタに割り当てられ
ていると想定する。プログラマブル・レジスタ１〜５に
割り当てられたコンポーネントに割り当てられた３ビッ
ト・コードは、それぞれ０００，００１，０１０，０１
１，１００である。どのプログラム・コンポーネントが
現在検出されているかに応じて、現在のプログラム・コ
ンポーネントＳＣＩＤを収めているプログラマブル・レ
ジスタに関連する３ビット・コードは、メモリ書込みア
ドレスの１０番目から１２番目までのビット位置に挿入
される。
は、ディレクトリ(directory) 、ヘッダまたはコントロ
ール情報であるのが通常であるので、その処理の仕方は
プログラム・コンポーネント・データと若干異なってい
る。補助パケットに入るデータは、それぞれのプログラ
ム・コンポーネントと、含まれているアプリケーション
のために必須のメモリ・ストーレッジ・エリアを設定す
るの必要な情報を含んでいる。従って、補助パケットに
は所定の優先権(preference)が与えられている。２つの
サービス・ブロックが各コンポーネントのために用意さ
れている。各ブロックは８ビット連続アドレスまたは２
５６バイトのデータ用の記憶ロケーションをもってい
る。各ブロックは、図６に示すように、総計で１８ビッ
トのアドレスをもっている。アドレスの最下位（ＬＳ
Ｂ）８ビットは順次カウンタ(sequential counter)から
与えられる。９番目のビットは、トランスポート・プレ
フィックス(transport prefix)からのＣＳまたはスクラ
ンブル・キー・ビットによって与えられる。１０番目か
ら１２番目までのビットは、プログラム検出のために割
り当てられた特定のＳＣＩＤに応じて生成される。この
実施例では、システムは５つのプログラム・コンポーネ
ント（プログラム・ガイドを含む）またはサービスを処
理し、検出する機能を備えているものと想定している。
それぞれのプログラマブルＳＣＩＤレジスタ１３にプロ
グラムされたＳＣＩＤが５つあり、ＳＣＩＤコンパレー
タが５つある（１５）のはそのためである。５つのコン
パレータの各々は出力端子をもち、その端子にプログラ
ム・コンポーネントが割り当てられている。５つのコン
パレータ出力端子に関連づけられる、５つまで可能なプ
ログラムには３ビット・コードが割り当てられるが、こ
れは、３ビットが５つのステートを表すことができる最
小数のビットであるためである。３ビット・コードは、
補助パケット・アドレスの１０番目から１２番目までの
ビットとして挿入される。そこで、５つのそれぞれのプ
ログラム・コンポーネントのＳＣＩＤが１−５の任意の
番号を付けたプログラマブル・レジスタに割り当てられ
ていると想定する。プログラマブル・レジスタ１〜５に
割り当てられたコンポーネントに割り当てられた３ビッ
ト・コードは、それぞれ０００，００１，０１０，０１
１，１００である。どのプログラム・コンポーネントが
現在検出されているかに応じて、現在のプログラム・コ
ンポーネントＳＣＩＤを収めているプログラマブル・レ
ジスタに関連する３ビット・コードは、メモリ書込みア
ドレスの１０番目から１２番目までのビット位置に挿入
される。
【００４２】１８ビット補助アドレスの最上位６ビット
は、従来のメモリ管理手法に従ってマイクロプロセッサ
から与えられる。
は、従来のメモリ管理手法に従ってマイクロプロセッサ
から与えられる。
【００４３】図７は、補助メモリ・アドレス生成回路の
例を示す図である。図７には、マイクロプロセッサ１９
に渡すプレフィックス・ビットＣＳを取り込むために使
用されるプレフィックス・レジスタ１２５が含まれてい
る。ＳＣＩＤ検出器１５からの５つのコントロール・ラ
イン(control line)は、５コントロール・ラインから３
ビットに変換するコンバータ１２６に入力されるが、こ
のコンバータは単純なブール論理演算器(Boolean logic
operator)である。コンバータ１２６から生成された３
ビットはマイクロプロセッサ１９に入力され、そこで補
助アドレスのそれぞれの最上位１０ビット（ＭＳＢ）部
分が構成される。補助パケットが検出されると、１０−
ＭＳＢアドレス部分は、レジスタ・バンク１２８のうち
の１つのＭＳＢ部分に入力される。それぞれのレジスタ
１２８の８−ＬＳＢ部分は、各補助パケットの始まりで
あらかじめ決めた値（ゼロが代表的である）にセットさ
れる。８−ＬＳＢ部分は１０−ＭＳＢ部分に付加され
て、１０：１マルチプレクサ１２９の入力ポートに入力
される。マルチプレクサ１２９から得られた、それぞれ
のアドレスの８−ＬＳＢ部分は加算器１３０に渡され、
そこで８−ＬＳＢアドレス値は１単位だけインクリメン
トされ、別のマルチプレクサ１２７を経由して戻され
て、レジスタ１２８の８−ＬＳＢ部分に入れられる。イ
ンクリメントされたＬＳＢ部分（そのＭＳＢ部分と共
に）は、それぞれの補助パケットの次の連続アドレスと
して使用される。マルチプレクサ１２７と１２９はＤＭ
Ａコントローラ９８によって制御され、アドレスされる
現メモリ・ブロックが選択される。なお、別の構成とし
て、μＰＣ（マイクロプロセッサ）１９は、補助アドレ
スの少なくとも一部を設定するように構成することも可
能である。
例を示す図である。図７には、マイクロプロセッサ１９
に渡すプレフィックス・ビットＣＳを取り込むために使
用されるプレフィックス・レジスタ１２５が含まれてい
る。ＳＣＩＤ検出器１５からの５つのコントロール・ラ
イン(control line)は、５コントロール・ラインから３
ビットに変換するコンバータ１２６に入力されるが、こ
のコンバータは単純なブール論理演算器(Boolean logic
operator)である。コンバータ１２６から生成された３
ビットはマイクロプロセッサ１９に入力され、そこで補
助アドレスのそれぞれの最上位１０ビット（ＭＳＢ）部
分が構成される。補助パケットが検出されると、１０−
ＭＳＢアドレス部分は、レジスタ・バンク１２８のうち
の１つのＭＳＢ部分に入力される。それぞれのレジスタ
１２８の８−ＬＳＢ部分は、各補助パケットの始まりで
あらかじめ決めた値（ゼロが代表的である）にセットさ
れる。８−ＬＳＢ部分は１０−ＭＳＢ部分に付加され
て、１０：１マルチプレクサ１２９の入力ポートに入力
される。マルチプレクサ１２９から得られた、それぞれ
のアドレスの８−ＬＳＢ部分は加算器１３０に渡され、
そこで８−ＬＳＢアドレス値は１単位だけインクリメン
トされ、別のマルチプレクサ１２７を経由して戻され
て、レジスタ１２８の８−ＬＳＢ部分に入れられる。イ
ンクリメントされたＬＳＢ部分（そのＭＳＢ部分と共
に）は、それぞれの補助パケットの次の連続アドレスと
して使用される。マルチプレクサ１２７と１２９はＤＭ
Ａコントローラ９８によって制御され、アドレスされる
現メモリ・ブロックが選択される。なお、別の構成とし
て、μＰＣ（マイクロプロセッサ）１９は、補助アドレ
スの少なくとも一部を設定するように構成することも可
能である。
【００４４】補助パケットは典型的には独立に処理さ
れ、補助パケット・ペイロード全体がメモリにロードさ
れてから利用可能になるのが典型的である。そのため
に、現補助パケットをそこに書き込むためにアドレスさ
れるメモリ・ブロックは読取り目的と書込み目的のため
に同時にアドレスされないのが通常である。そのため、
読取りと書込みのアドレシングのために同一レジスタが
使用可能である。補助パケットがそれぞれのメモリ・ブ
ロックにストアされると、８−ＬＳＢ部分はデータ読出
しに備えて、あらかじめ決めた開始アドレスにリセット
される。別の構成として、エレメント１２７〜１３０に
類似するレジスタ、マルチプレクサおよび加算器からな
る並列バンクで構成して、読取りアドレスを生成するこ
とも可能である。これらの読取りアドレスは、マルチプ
レクサ１２９とカスケード接続された別のマルチプレク
サを使用して、時分割多重化することができる。
れ、補助パケット・ペイロード全体がメモリにロードさ
れてから利用可能になるのが典型的である。そのため
に、現補助パケットをそこに書き込むためにアドレスさ
れるメモリ・ブロックは読取り目的と書込み目的のため
に同時にアドレスされないのが通常である。そのため、
読取りと書込みのアドレシングのために同一レジスタが
使用可能である。補助パケットがそれぞれのメモリ・ブ
ロックにストアされると、８−ＬＳＢ部分はデータ読出
しに備えて、あらかじめ決めた開始アドレスにリセット
される。別の構成として、エレメント１２７〜１３０に
類似するレジスタ、マルチプレクサおよび加算器からな
る並列バンクで構成して、読取りアドレスを生成するこ
とも可能である。これらの読取りアドレスは、マルチプ
レクサ１２９とカスケード接続された別のマルチプレク
サを使用して、時分割多重化することができる。
【００４５】メモリの読取り／書込み制御は、サービス
・ポインタ・コントローラと直接メモリ・アクセスＤＭ
Ａエレメント９３，９４によって行われる。ＤＭＡは、
読取りと書込みサイクルをスケジュールするようにプロ
グラムされている。スケジューリングは、ＦＥＣ１２が
メモリに書き込むべきデータを渡そうとしているのかど
うかによって決まる。ＦＥＣデータ書込みオペレーショ
ンは、到来する信号コンポーネント・データが紛失しな
いように優先して行われる。図４に示す装置の例では、
４種類の装置がメモリをアクセスできるようになってい
る。それはスマート・カード、ＦＥＣ１２（正確には、
暗号解読デバイス１６）、マイクロプロセッサ１９およ
びオーディオ・プロセッサやビデオ・プロセッサなどの
アプリケーション・デバイス(application device)であ
る。メモリの競合は次のように処理される。ＤＭＡは、
上に列挙した種々処理エレメントからデータ要求を受け
ると、それぞれのプログラム・コンポーネント用にメモ
リ・ブロックを割り振る。メモリへのアクセスは９５ｎ
Ｓタイムスロット(time slot) で行われ、その期間にデ
ータ・バイトがメモリ１８から読み取られ、あるいはメ
モリ１８へ書き込まれる。主要なアクセス割振りモード
は２つあり、これらは「ＦＥＣはデータを提供する」(F
EC Providing Data)および「ＦＥＣはデータを提供しな
い」(FEC NotProviding Data)と定義されている。この
２モードのどちらの場合も、タイムスロットは、最大Ｆ
ＥＣデータ・レートが５ＭＢ／秒であるとして、つま
り、各２００ｎＳごとに１バイトであるとして、次のよ
うに割り振られ、優先順位付けされる。これらのモード
は次のとおりである。
・ポインタ・コントローラと直接メモリ・アクセスＤＭ
Ａエレメント９３，９４によって行われる。ＤＭＡは、
読取りと書込みサイクルをスケジュールするようにプロ
グラムされている。スケジューリングは、ＦＥＣ１２が
メモリに書き込むべきデータを渡そうとしているのかど
うかによって決まる。ＦＥＣデータ書込みオペレーショ
ンは、到来する信号コンポーネント・データが紛失しな
いように優先して行われる。図４に示す装置の例では、
４種類の装置がメモリをアクセスできるようになってい
る。それはスマート・カード、ＦＥＣ１２（正確には、
暗号解読デバイス１６）、マイクロプロセッサ１９およ
びオーディオ・プロセッサやビデオ・プロセッサなどの
アプリケーション・デバイス(application device)であ
る。メモリの競合は次のように処理される。ＤＭＡは、
上に列挙した種々処理エレメントからデータ要求を受け
ると、それぞれのプログラム・コンポーネント用にメモ
リ・ブロックを割り振る。メモリへのアクセスは９５ｎ
Ｓタイムスロット(time slot) で行われ、その期間にデ
ータ・バイトがメモリ１８から読み取られ、あるいはメ
モリ１８へ書き込まれる。主要なアクセス割振りモード
は２つあり、これらは「ＦＥＣはデータを提供する」(F
EC Providing Data)および「ＦＥＣはデータを提供しな
い」(FEC NotProviding Data)と定義されている。この
２モードのどちらの場合も、タイムスロットは、最大Ｆ
ＥＣデータ・レートが５ＭＢ／秒であるとして、つま
り、各２００ｎＳごとに１バイトであるとして、次のよ
うに割り振られ、優先順位付けされる。これらのモード
は次のとおりである。
【００４６】ＦＥＣはデータを提供する １）ＦＥＣデータ書込み ２）アプリケーション・デバイス読取り／マクロプロセ
ッサ読取り／書込み ３）ＦＥＣデータ書込み ４）マイクロプロセッサ読取り／書込みＦＥＣはデータを提供しない １）スマート・カード読取り／書込み ２）アプリケーション・デバイス読取り／マイクロプロ
セッサ読取り／書込み ３）スマート・カード読取り／書込み ４）マイクロプロセッサ読取り／書込み ＦＥＣデータ書込みは先延ばしできないので、ＦＥＣ
（正確には、暗号解読デバイス）は、データを提供する
とき、各２００ｎＳインターバル期間の間、メモリ・ア
クセスが保証されていなければならない。交互のタイム
スロットはアプリケーション・デバイスとマイクロプロ
セッサによって共有される。要求側デバイスに送るべき
データがないときは、マイクロプロセッサにアプリケー
ション・タイムスロットの使用権が与えられる。
ッサ読取り／書込み ３）ＦＥＣデータ書込み ４）マイクロプロセッサ読取り／書込みＦＥＣはデータを提供しない １）スマート・カード読取り／書込み ２）アプリケーション・デバイス読取り／マイクロプロ
セッサ読取り／書込み ３）スマート・カード読取り／書込み ４）マイクロプロセッサ読取り／書込み ＦＥＣデータ書込みは先延ばしできないので、ＦＥＣ
（正確には、暗号解読デバイス）は、データを提供する
とき、各２００ｎＳインターバル期間の間、メモリ・ア
クセスが保証されていなければならない。交互のタイム
スロットはアプリケーション・デバイスとマイクロプロ
セッサによって共有される。要求側デバイスに送るべき
データがないときは、マイクロプロセッサにアプリケー
ション・タイムスロットの使用権が与えられる。
【００４７】コントローラ９３はＳＣＩＤ検出器と連絡
をとって、メモリ書込みオペレーションのとき、それぞ
れの開始、ヘッドおよび終了ポインタ・レジスタのどれ
をアクセスすべきかを判断する。コントローラ９３はＤ
ＭＡと連絡をとって、メモリ読取りオペレーションのと
き、開始、終了およびテイル・レジスタのどれをアクセ
スすべきかを判断する。ＤＭＡ９８は、マルチプレクサ
９９，１０４および１０５による対応するアドレスおよ
びデータの選択を制御する。
をとって、メモリ書込みオペレーションのとき、それぞ
れの開始、ヘッドおよび終了ポインタ・レジスタのどれ
をアクセスすべきかを判断する。コントローラ９３はＤ
ＭＡと連絡をとって、メモリ読取りオペレーションのと
き、開始、終了およびテイル・レジスタのどれをアクセ
スすべきかを判断する。ＤＭＡ９８は、マルチプレクサ
９９，１０４および１０５による対応するアドレスおよ
びデータの選択を制御する。
【００４８】メモリ・アドレスをインクリメントすると
きの、好ましい代替回路を示したのが図８であり、この
回路は図４または図７の装置全体の中で利用することが
可能である。図８は、図４に示すテイル・ポインタがイ
ンクリメントするのと同じように実現された回路を示し
ている。パケットの始まりで、関連レジスタ９２Ａに入
っているポインタは加算器７９Ａに渡され、そこで１だ
けインクリメントされる。インクリメントされた中間テ
イル・ポインタを図８のレジスタ９２Ａ（図４の９２）
にストアするのではなく、インクリメントされた中間ポ
インタ値は連続的に作業レジスタ１０７にストアされ
る。最後のポインタ値が信号パケットに対して生成され
ると、レジスタ１０７内の更新されたポインタは、パケ
ットＳＣＩＤに関連するレジスタ９２Ａへ転送される。
きの、好ましい代替回路を示したのが図８であり、この
回路は図４または図７の装置全体の中で利用することが
可能である。図８は、図４に示すテイル・ポインタがイ
ンクリメントするのと同じように実現された回路を示し
ている。パケットの始まりで、関連レジスタ９２Ａに入
っているポインタは加算器７９Ａに渡され、そこで１だ
けインクリメントされる。インクリメントされた中間テ
イル・ポインタを図８のレジスタ９２Ａ（図４の９２）
にストアするのではなく、インクリメントされた中間ポ
インタ値は連続的に作業レジスタ１０７にストアされ
る。最後のポインタ値が信号パケットに対して生成され
ると、レジスタ１０７内の更新されたポインタは、パケ
ットＳＣＩＤに関連するレジスタ９２Ａへ転送される。
【００４９】メモリ・バッファ内のデータを省く必要が
起こっても、これは異常なことではない。例えば、シス
テム・エラーやデータ割込みが起こったとき、不完全な
パケット(partial packet)がストアされていることがあ
る。メモリ・スペースを節減するために、データを省く
ことは不完全なデータ・パケットをオーバライト(overw
rite) することだけで行われる。このデータのオーバラ
イトは該当するポインタを、パケットの始まりで示され
ていた値にリセットすることで行われる。このリセット
は、レジスタ１０７内の値をポインタ・レジスタへ転送
することなく行われる。つまり、なにも行われない。
起こっても、これは異常なことではない。例えば、シス
テム・エラーやデータ割込みが起こったとき、不完全な
パケット(partial packet)がストアされていることがあ
る。メモリ・スペースを節減するために、データを省く
ことは不完全なデータ・パケットをオーバライト(overw
rite) することだけで行われる。このデータのオーバラ
イトは該当するポインタを、パケットの始まりで示され
ていた値にリセットすることで行われる。このリセット
は、レジスタ１０７内の値をポインタ・レジスタへ転送
することなく行われる。つまり、なにも行われない。
【００５０】パケットが紛失したとき、メディア・エラ
ー・コードをビデオ・コンポーネント信号ストリームに
挿入しておくと、特定の信号エントリ・ポイントがデー
タ・ストリーム中に現れるまで、ビデオ信号デコンプレ
ッサ(video signal decompressor) が圧縮解除（復元）
を一時中止するという利点が得られる。次のエントリ・
ポイントがどこに現れ、どのビデオ・パケットに現れる
かを予測することは実用的でない。次のエントリ・ポイ
ントをできる限り早く見つけるためには、パケット紛失
を検出したあとの最初のビデオ・パケットの始まりにメ
ディア・エラー・コードを挿入しておく必要がある。図
４に示す回路では、すべてのビデオ・パケットの始まり
にメディア・エラー・コードを挿入しておき、先行する
パケットが紛失していなければ、それぞれのパケットに
入っているメディア・エラー・コードを抜き出すように
なっている。メディア・エラー・コードは、現ビデオ・
パケット・ペイロード用に予約されていた最初のＭメモ
リ・アドレス・ロケーションに挿入されるが、これは、
ビデオ・ペイロードが暗号解読デバイスから送られてく
る前のＭ個の書込みサイクル期間にメモリ１８に書き込
むことによって行われる。これと同時に、マルチプレク
サ９９は、ソース１００からのメディア・エラー・コー
ドをメモリ１８ Ｉ／Ｏに入力するようにＤＭＡ９８に
よって条件づけられる。Ｍは、メディア・エラー・コー
ドをストアするために必要な整数個のメモリ・ロケーシ
ョンである。メモリに８ビット・バイトをストアし、メ
ディア・エラー・コードが３２ビットであるとすると、
Ｍは４になる。
ー・コードをビデオ・コンポーネント信号ストリームに
挿入しておくと、特定の信号エントリ・ポイントがデー
タ・ストリーム中に現れるまで、ビデオ信号デコンプレ
ッサ(video signal decompressor) が圧縮解除（復元）
を一時中止するという利点が得られる。次のエントリ・
ポイントがどこに現れ、どのビデオ・パケットに現れる
かを予測することは実用的でない。次のエントリ・ポイ
ントをできる限り早く見つけるためには、パケット紛失
を検出したあとの最初のビデオ・パケットの始まりにメ
ディア・エラー・コードを挿入しておく必要がある。図
４に示す回路では、すべてのビデオ・パケットの始まり
にメディア・エラー・コードを挿入しておき、先行する
パケットが紛失していなければ、それぞれのパケットに
入っているメディア・エラー・コードを抜き出すように
なっている。メディア・エラー・コードは、現ビデオ・
パケット・ペイロード用に予約されていた最初のＭメモ
リ・アドレス・ロケーションに挿入されるが、これは、
ビデオ・ペイロードが暗号解読デバイスから送られてく
る前のＭ個の書込みサイクル期間にメモリ１８に書き込
むことによって行われる。これと同時に、マルチプレク
サ９９は、ソース１００からのメディア・エラー・コー
ドをメモリ１８ Ｉ／Ｏに入力するようにＤＭＡ９８に
よって条件づけられる。Ｍは、メディア・エラー・コー
ドをストアするために必要な整数個のメモリ・ロケーシ
ョンである。メモリに８ビット・バイトをストアし、メ
ディア・エラー・コードが３２ビットであるとすると、
Ｍは４になる。
【００５１】メディア・エラー・コードをメモリにロー
ドするためのアドレスは、マルチプレクサ82とマルチプ
レクサ８５を通してそれぞれのビデオ・コンポーネント
・サービス・レジスタ８３から与えられる。このことか
ら理解されるように、他の場合には、ビデオ・コンポー
ネント・データと一緒にロードされるメディア・エラー
・コードを、メモリ・ロケーションにロードするために
ポインタ・レジスタ８３から与えられる最初のＭ個のア
ドレスは、単純に次のＭ個の連続アドレスであり、これ
は、通常は、ビデオ・ヘッド・ポインタから与えられる
ものである。これらの同じアドレスはＭステージ・ディ
レイ・エレメント(delay element) 84に入力されるの
で、メディア・エラー・コードの最後のバイトがメモリ
１８にストアされた直後に、Ｍ個のアドレスの最初のア
ドレスがディレイ・エレメント84の出力から得られるよ
うになる。
ドするためのアドレスは、マルチプレクサ82とマルチプ
レクサ８５を通してそれぞれのビデオ・コンポーネント
・サービス・レジスタ８３から与えられる。このことか
ら理解されるように、他の場合には、ビデオ・コンポー
ネント・データと一緒にロードされるメディア・エラー
・コードを、メモリ・ロケーションにロードするために
ポインタ・レジスタ８３から与えられる最初のＭ個のア
ドレスは、単純に次のＭ個の連続アドレスであり、これ
は、通常は、ビデオ・ヘッド・ポインタから与えられる
ものである。これらの同じアドレスはＭステージ・ディ
レイ・エレメント(delay element) 84に入力されるの
で、メディア・エラー・コードの最後のバイトがメモリ
１８にストアされた直後に、Ｍ個のアドレスの最初のア
ドレスがディレイ・エレメント84の出力から得られるよ
うになる。
【００５２】メディア・エラー・コードをメモリにロー
ドするときのタイミングは、パケット紛失の判断と符合
している。パケット紛失の判断と同時にメディア・エラ
ー・コードをロードすると、付加的な時間的制約を受け
ることなく信号フロー処理を行うことができる。
ドするときのタイミングは、パケット紛失の判断と符合
している。パケット紛失の判断と同時にメディア・エラ
ー・コードをロードすると、付加的な時間的制約を受け
ることなく信号フロー処理を行うことができる。
【００５３】パケット紛失が検出されると、現パケット
のビデオ・コンポーネントは、そのコンポーネント用に
設定されたメモリ・ブロックの次の、つまり、（Ｍ＋
１）番目のアドレス・ロケーションからメモリ１８にス
トアされていく。これは、該当のレジスタ８３からの非
遅延(undelayed) ヘッド・ポインタを渡し続けるように
マルチプレクサ８５を条件づけることにより行われる。
これとは逆に、パケット紛失が検出されていなければ、
現パケットに入っているビデオ・コンポーネントの最初
のＭバイトは、メディア・エラー・コードが直前にスト
アされていたメモリ・ロケーションにストアされる。こ
れは、サービス・ポインタ・コントローラが、ディレイ
・エレメント８４からの遅延ヘッド・ポインタを、Ｍ書
込みサイクル期間に渡し続けるようにマルチプレクサ８
５を条件づけることにより行われる。Ｍ書込みサイクル
の終了時に、サービス・ポインタ・コントローラ９３
は、非遅延ヘッド・ポインタを渡すように再度マルチプ
レクサを条件づけることになる。マルチプレクサがスイ
ッチして非遅延(non delayed) ポインタに戻ると、次の
非遅延ポインタはＭ＋１番目のアドレスに一致すること
になる。
のビデオ・コンポーネントは、そのコンポーネント用に
設定されたメモリ・ブロックの次の、つまり、（Ｍ＋
１）番目のアドレス・ロケーションからメモリ１８にス
トアされていく。これは、該当のレジスタ８３からの非
遅延(undelayed) ヘッド・ポインタを渡し続けるように
マルチプレクサ８５を条件づけることにより行われる。
これとは逆に、パケット紛失が検出されていなければ、
現パケットに入っているビデオ・コンポーネントの最初
のＭバイトは、メディア・エラー・コードが直前にスト
アされていたメモリ・ロケーションにストアされる。こ
れは、サービス・ポインタ・コントローラが、ディレイ
・エレメント８４からの遅延ヘッド・ポインタを、Ｍ書
込みサイクル期間に渡し続けるようにマルチプレクサ８
５を条件づけることにより行われる。Ｍ書込みサイクル
の終了時に、サービス・ポインタ・コントローラ９３
は、非遅延ヘッド・ポインタを渡すように再度マルチプ
レクサを条件づけることになる。マルチプレクサがスイ
ッチして非遅延(non delayed) ポインタに戻ると、次の
非遅延ポインタはＭ＋１番目のアドレスに一致すること
になる。
【００５４】パケット・エラーまたは紛失の検出は、現
パケットのＣＣおよびＤＤデータを受けてエラー検出器
１０１によって行われる。検出器１０１は現パケット内
の連続性カウント(continuity count)ＣＣを調べて、そ
れが前のパケットのＣＣと１単位だけ異なっているかど
うかを判断する。さらに、現パケット内のＴＯＧＧＬＥ
ビットが調べられ、それが前のパケットから変更を受け
ていたかどうかが判断される。ＣＣ値が正しくなけれ
ば、ＴＯＧＧＬＥビットのステートが検査される。ＣＣ
ビットにエラーがあるか、ＴＯＧＧＬＥビットが変更さ
れているか、あるいはＣＣビットにエラーがあり、かつ
ＴＯＧＧＬＥビットが変更されているかに応じて、エラ
ー回復(error remediation) の第１モードまたは第２モ
ードが開始される。ＣＣにエラーがあり、かつＴＯＧＧ
ＬＥビットが変更されていると開始される第２モードで
は、システムは、ピクチャ層ヘッダを収めているパケッ
トにリセットするように条件づけられる。ＣＣだけにエ
ラーがある場合の第１モードでは、システムは、スライ
ス・スタート・コードを収めているパケットにリセット
するように条件づけられる（スライス層(slice layer)
とは、フレーム内の圧縮データのサブセットである）。
第１モードと第２モードの両方では、メモリに書かれた
メディア・エラー・コードは、回復アクションを開始す
るようにデコンプレッサに警告するために、それぞれの
ペイロードに残されている。
パケットのＣＣおよびＤＤデータを受けてエラー検出器
１０１によって行われる。検出器１０１は現パケット内
の連続性カウント(continuity count)ＣＣを調べて、そ
れが前のパケットのＣＣと１単位だけ異なっているかど
うかを判断する。さらに、現パケット内のＴＯＧＧＬＥ
ビットが調べられ、それが前のパケットから変更を受け
ていたかどうかが判断される。ＣＣ値が正しくなけれ
ば、ＴＯＧＧＬＥビットのステートが検査される。ＣＣ
ビットにエラーがあるか、ＴＯＧＧＬＥビットが変更さ
れているか、あるいはＣＣビットにエラーがあり、かつ
ＴＯＧＧＬＥビットが変更されているかに応じて、エラ
ー回復(error remediation) の第１モードまたは第２モ
ードが開始される。ＣＣにエラーがあり、かつＴＯＧＧ
ＬＥビットが変更されていると開始される第２モードで
は、システムは、ピクチャ層ヘッダを収めているパケッ
トにリセットするように条件づけられる。ＣＣだけにエ
ラーがある場合の第１モードでは、システムは、スライ
ス・スタート・コードを収めているパケットにリセット
するように条件づけられる（スライス層(slice layer)
とは、フレーム内の圧縮データのサブセットである）。
第１モードと第２モードの両方では、メモリに書かれた
メディア・エラー・コードは、回復アクションを開始す
るようにデコンプレッサに警告するために、それぞれの
ペイロードに残されている。
【００５５】ある受信装置がどのように設計されている
かに応じて、それぞれのコンポーネント・トランスポー
ト・パケットが紛失したとき、信号コンポーネントのい
くつか異なるコンポーネントにメディア・エラー・コー
ドを挿入しておくと、好都合な場合と好都合でない場合
とがある。さらに、信号コンポーネント形式や圧縮プロ
セスが異なるごとに異なるメディア・エラー・コードを
利用すると、好都合な場合がある。従って、必要になる
メディア・エラー・コード・ソースは１つの場合と複数
の場合とがある。
かに応じて、それぞれのコンポーネント・トランスポー
ト・パケットが紛失したとき、信号コンポーネントのい
くつか異なるコンポーネントにメディア・エラー・コー
ドを挿入しておくと、好都合な場合と好都合でない場合
とがある。さらに、信号コンポーネント形式や圧縮プロ
セスが異なるごとに異なるメディア・エラー・コードを
利用すると、好都合な場合がある。従って、必要になる
メディア・エラー・コード・ソースは１つの場合と複数
の場合とがある。
【００５６】図９は、ＤＭＡ９８のメモリ・アクセス・
プロセスのフローチャート例である。ＤＭＡは、受信パ
ケットが検出されたか、検出されなかったかをＳＣＩＤ
の検出を通して判断する｛２００｝。ＳＣＩＤが検出さ
れ、メモリに書くべき暗号解読デバイス１６からのデー
タが存在することを示していれば、暗号解読デバイスか
らのプログラム・データの１バイトがバッファ・メモリ
１８に書かれる｛２０１｝。そのバイトがどのメモリ・
ブロックに書かれるかは、現在のＳＣＩＤに応じてプロ
セッサ９３により判断される。次に、ＤＭＡは、スマー
ト・カードとμＰＣを含めて、プログラム・コンポーネ
ント・プロセッサのいずれかがデータを要求している
か、あるいはメモリ１８へのデータ読み書き（Ｒ／Ｗ）
アクセスを要求しているかを判断する。ＤＭＡに対しデ
ータ要求を行っていなければ、プロセスはステップ｛２
００｝へ戻る。データＲ／Ｗ要求が行われていれば、Ｄ
ＭＡはその要求のプライオリティ（優先度）を判断する
｛２０３｝。これは、データを要求しているプログラム
・プロセッサの任意の順序で、従来の割込みルーチンに
より、あるいは別の方法として、連続１バイト・サービ
ス(sequential one byte service) により行われる。例
えば、アクセス・プライオリティの任意の順序は、ビデ
オ、オーディオＩ、オーディオII、スマート・カード、
およびμＰＣになっているとする。また、ビデオ、オー
ディオIIおよびμＰＣだけがメモリ・アクセスを要求し
ているとする。ステップ｛２０３｝の現オペレーション
では、ビデオのバイトがメモリから読み取られる。ステ
ップ｛２０３｝の次のオペレーションでは、オーディオ
IIのバイトがメモリから読み取られ、ステップ｛２０
３｝のそのあとに続く次のオペレーションでは、μＰＣ
データのバイトがメモリ１８へ書かれるか、メモリから
読み取られる。以下、同様である。なお、スマート・カ
ードとμＰＣがアクセスするときのアドレスは、それぞ
れスマート・カードとμＰＣから得られるが、ビデオ、
オーディオおよびプログラム・ガイドの場合のアドレス
は、アドレス・ポインタ構成（８０〜９３）から得られ
る。
プロセスのフローチャート例である。ＤＭＡは、受信パ
ケットが検出されたか、検出されなかったかをＳＣＩＤ
の検出を通して判断する｛２００｝。ＳＣＩＤが検出さ
れ、メモリに書くべき暗号解読デバイス１６からのデー
タが存在することを示していれば、暗号解読デバイスか
らのプログラム・データの１バイトがバッファ・メモリ
１８に書かれる｛２０１｝。そのバイトがどのメモリ・
ブロックに書かれるかは、現在のＳＣＩＤに応じてプロ
セッサ９３により判断される。次に、ＤＭＡは、スマー
ト・カードとμＰＣを含めて、プログラム・コンポーネ
ント・プロセッサのいずれかがデータを要求している
か、あるいはメモリ１８へのデータ読み書き（Ｒ／Ｗ）
アクセスを要求しているかを判断する。ＤＭＡに対しデ
ータ要求を行っていなければ、プロセスはステップ｛２
００｝へ戻る。データＲ／Ｗ要求が行われていれば、Ｄ
ＭＡはその要求のプライオリティ（優先度）を判断する
｛２０３｝。これは、データを要求しているプログラム
・プロセッサの任意の順序で、従来の割込みルーチンに
より、あるいは別の方法として、連続１バイト・サービ
ス(sequential one byte service) により行われる。例
えば、アクセス・プライオリティの任意の順序は、ビデ
オ、オーディオＩ、オーディオII、スマート・カード、
およびμＰＣになっているとする。また、ビデオ、オー
ディオIIおよびμＰＣだけがメモリ・アクセスを要求し
ているとする。ステップ｛２０３｝の現オペレーション
では、ビデオのバイトがメモリから読み取られる。ステ
ップ｛２０３｝の次のオペレーションでは、オーディオ
IIのバイトがメモリから読み取られ、ステップ｛２０
３｝のそのあとに続く次のオペレーションでは、μＰＣ
データのバイトがメモリ１８へ書かれるか、メモリから
読み取られる。以下、同様である。なお、スマート・カ
ードとμＰＣがアクセスするときのアドレスは、それぞ
れスマート・カードとμＰＣから得られるが、ビデオ、
オーディオおよびプログラム・ガイドの場合のアドレス
は、アドレス・ポインタ構成（８０〜９３）から得られ
る。
【００５７】プライオリティ・アクセスが判断されると
｛２０３｝、要求側プログラム・プロセッサがサービス
を受け｛２０４｝、データの１バイトがメモリ１８に書
かれるか、メモリから読み取られる。次に、暗号解読デ
バイス１６からのデータの１バイトがメモリに書かれる
｛２０５｝。μＰＣがアクセスを要求しているかを判断
する検査が行われる｛２０６｝。μＰＣがアクセスを要
求していれば、μＰＣがサービスを受け｛２０７｝、デ
ータの１バイトが読み書きされる。μＰＣがアクセスを
要求していなければ、プロセスはステップ｛２０２｝へ
ジャンプし、プログラム・プロセッサのいずれかがアク
セスを要求しているかどうかが判断される。このように
して、到来するデータは、１つ置きのメモリ・アクセス
期間へのアクセスが常に保証され、その間のメモリ・ア
クセス期間はプログラム・プロセッサ間に分散されてい
る。
｛２０３｝、要求側プログラム・プロセッサがサービス
を受け｛２０４｝、データの１バイトがメモリ１８に書
かれるか、メモリから読み取られる。次に、暗号解読デ
バイス１６からのデータの１バイトがメモリに書かれる
｛２０５｝。μＰＣがアクセスを要求しているかを判断
する検査が行われる｛２０６｝。μＰＣがアクセスを要
求していれば、μＰＣがサービスを受け｛２０７｝、デ
ータの１バイトが読み書きされる。μＰＣがアクセスを
要求していなければ、プロセスはステップ｛２０２｝へ
ジャンプし、プログラム・プロセッサのいずれかがアク
セスを要求しているかどうかが判断される。このように
して、到来するデータは、１つ置きのメモリ・アクセス
期間へのアクセスが常に保証され、その間のメモリ・ア
クセス期間はプログラム・プロセッサ間に分散されてい
る。
【００５８】暗号解読デバイス１６から送られてきたデ
ータが現在なければ、つまり、ＳＣＩＤが現在検出され
ていなければ、プロセス｛２０８〜２１６｝が実行され
る。まず｛２０８｝で、スマート・カードが検査され、
メモリ・アクセスを要求しているかどうかが判断され
る。要求していれば、１バイトのメモリ・アクセスが許
可され｛２０９｝、そうでなければ、プログラム・プロ
セッサのいずれかがメモリ・アクセスを要求しているか
どうかを判断する検査が行われる｛２１０｝。データＲ
／Ｗ要求が行われていれば、ＤＭＡはその要求のプライ
オリティを判断する｛２１１｝。該当するプロセッサが
サービスを受け｛２１２｝、１バイトのメモリ読取りま
たは書込みアクセスが行われる。プログラム・プロセッ
サがデータＲ／Ｗ要求を行っていなければ、プロセスは
ステップ｛２１３｝へジャンプし、そこでスマート・カ
ードがメモリ・アクセスを要求しているかどうかを判断
するテストが行われる。そうであれば、サービスを受け
｛２１６｝、１バイトのメモリ・アクセスが行われれ、
そうでなければ、プロセスはステップ｛２００｝へジャ
ンプする。
ータが現在なければ、つまり、ＳＣＩＤが現在検出され
ていなければ、プロセス｛２０８〜２１６｝が実行され
る。まず｛２０８｝で、スマート・カードが検査され、
メモリ・アクセスを要求しているかどうかが判断され
る。要求していれば、１バイトのメモリ・アクセスが許
可され｛２０９｝、そうでなければ、プログラム・プロ
セッサのいずれかがメモリ・アクセスを要求しているか
どうかを判断する検査が行われる｛２１０｝。データＲ
／Ｗ要求が行われていれば、ＤＭＡはその要求のプライ
オリティを判断する｛２１１｝。該当するプロセッサが
サービスを受け｛２１２｝、１バイトのメモリ読取りま
たは書込みアクセスが行われる。プログラム・プロセッ
サがデータＲ／Ｗ要求を行っていなければ、プロセスは
ステップ｛２１３｝へジャンプし、そこでスマート・カ
ードがメモリ・アクセスを要求しているかどうかを判断
するテストが行われる。そうであれば、サービスを受け
｛２１６｝、１バイトのメモリ・アクセスが行われれ、
そうでなければ、プロセスはステップ｛２００｝へジャ
ンプする。
【００５９】以上から理解されるように、現在説明して
いる実施例では、「ＦＥＣはデータを提供していない」
モードにあるときは、スマート・カードには他のすべて
のプログラム・プロセッサに対して２対１のアクセス優
先権(two-to-one access precedence)が与えられてい
る。このプライオリティはＤＭＡ装置内のプログラマブ
ル・ステート・マシン(programmable state machine)に
プログラムされており、μＰＣによる変更の対象になっ
ている。前述したように、システムの目的は対話式サー
ビスを提供することであるので、μＰＣは対話式データ
を受けると、それに応じて対話式オペレーションを少な
くとも部分的に実行するようになっている。この役割で
は、μＰＣ１９はアプリケーション・ストアと作業メモ
リの両目的のためにメモリ１８を使用する。このような
場合には、システム・オペレータは、より頻度の大きい
メモリ・アクセス権をμＰＣ１９に与えるためにメモリ
・アクセス・プライオリティを変更することが可能であ
る。メモリ・アクセス・プライオリティの再プログラミ
ングは、対話式アプリケーション命令のサブセットとし
て組み入れておくことが可能である。
いる実施例では、「ＦＥＣはデータを提供していない」
モードにあるときは、スマート・カードには他のすべて
のプログラム・プロセッサに対して２対１のアクセス優
先権(two-to-one access precedence)が与えられてい
る。このプライオリティはＤＭＡ装置内のプログラマブ
ル・ステート・マシン(programmable state machine)に
プログラムされており、μＰＣによる変更の対象になっ
ている。前述したように、システムの目的は対話式サー
ビスを提供することであるので、μＰＣは対話式データ
を受けると、それに応じて対話式オペレーションを少な
くとも部分的に実行するようになっている。この役割で
は、μＰＣ１９はアプリケーション・ストアと作業メモ
リの両目的のためにメモリ１８を使用する。このような
場合には、システム・オペレータは、より頻度の大きい
メモリ・アクセス権をμＰＣ１９に与えるためにメモリ
・アクセス・プライオリティを変更することが可能であ
る。メモリ・アクセス・プライオリティの再プログラミ
ングは、対話式アプリケーション命令のサブセットとし
て組み入れておくことが可能である。
【００６０】ある受信装置がどのように設計されている
かに応じて、それぞれのコンポーネント・トランスポー
ト・パケットが紛失したとき、信号コンポーネントのい
くつか異なるコンポーネントにメディア・エラー・コー
ドを挿入しておくと、好都合な場合と好都合でない場合
とがある。さらに、信号コンポーネント形式や圧縮プロ
セスが異なるごとに異なるメディア・エラー・コードを
利用すると、好都合な場合がある。従って、必要になる
メディア・エラー・コード・ソースは１つの場合と複数
の場合とがある。
かに応じて、それぞれのコンポーネント・トランスポー
ト・パケットが紛失したとき、信号コンポーネントのい
くつか異なるコンポーネントにメディア・エラー・コー
ドを挿入しておくと、好都合な場合と好都合でない場合
とがある。さらに、信号コンポーネント形式や圧縮プロ
セスが異なるごとに異なるメディア・エラー・コードを
利用すると、好都合な場合がある。従って、必要になる
メディア・エラー・コード・ソースは１つの場合と複数
の場合とがある。
【００６１】図１０は、条件付きアクセス情報またはＭ
ＰＥＧスタート・コードを含んでいるパケットを検出す
る装置の例を示す図である（図３のデコーダ３０）。デ
コーダ３０が資格ペイロードまたはＭＰＥＧスタート・
コードを検出するように条件づけられるかどうかは、現
在受信されているＳＣＩＤによって決まる。図１０で
は、暗号解読デバイス１６から得られるデータは８ビッ
ト・バイトであり、パケット境界合わせされているもの
と想定されている。すなわち、資格ペイロードの第１バ
イトまたはＭＰＥＧスタート・コードの第１バイトはパ
ケット・ペイロードの先頭と正確に境界合わせされてい
るので、特定のヘッダまたはスタート・コードワードを
検出するときは、ビット／バイト・ストリーム内のその
位置は正確に分かっている。暗号解読デバイス１６から
のデータは８ビット・レジスタ２５０に入力される。こ
のレジスタは８ビット並列出力ポートがコンパレータ２
５４のそれぞれの第１入力接続端に結合されており、コ
ンパレータは、例えば、それぞれの出力接続端がＡＮＤ
ゲートおよびラッチに結合されている８個の排他的ＮＯ
Ｒ（ＸＮＯＲ）回路からなるバンクで構成することが可
能である。ラッチは、各バイト・インターバルでＡＮＤ
ゲートの結果をラッチするように構成されたデータ・ラ
ッチにすることができる。
ＰＥＧスタート・コードを含んでいるパケットを検出す
る装置の例を示す図である（図３のデコーダ３０）。デ
コーダ３０が資格ペイロードまたはＭＰＥＧスタート・
コードを検出するように条件づけられるかどうかは、現
在受信されているＳＣＩＤによって決まる。図１０で
は、暗号解読デバイス１６から得られるデータは８ビッ
ト・バイトであり、パケット境界合わせされているもの
と想定されている。すなわち、資格ペイロードの第１バ
イトまたはＭＰＥＧスタート・コードの第１バイトはパ
ケット・ペイロードの先頭と正確に境界合わせされてい
るので、特定のヘッダまたはスタート・コードワードを
検出するときは、ビット／バイト・ストリーム内のその
位置は正確に分かっている。暗号解読デバイス１６から
のデータは８ビット・レジスタ２５０に入力される。こ
のレジスタは８ビット並列出力ポートがコンパレータ２
５４のそれぞれの第１入力接続端に結合されており、コ
ンパレータは、例えば、それぞれの出力接続端がＡＮＤ
ゲートおよびラッチに結合されている８個の排他的ＮＯ
Ｒ（ＸＮＯＲ）回路からなるバンクで構成することが可
能である。ラッチは、各バイト・インターバルでＡＮＤ
ゲートの結果をラッチするように構成されたデータ・ラ
ッチにすることができる。
【００６２】３２ビットＭＰＥＧスタート・コードは４
バイトとして８ビット・レジスタ・バンク２６５にスト
アされる。資格ヘッダ・コードは８ビット・バイトとし
て１６個のレジスタからなるバンク２５７にストアされ
る。レジスタ・バンク２５１と２６５のローディングは
マイクロプロセッサ１９および／またはスマート・カー
ドによって制御される。スタート・コード・レジスタ２
６５は４：１マルチプレクサ２６６に結合され、資格ヘ
ッダ・レジスタは１６：１マルチプレクサ２５７に結合
されている。マルチプレクサ２５７と２６６の出力ポー
トは２：１マルチプレクサ２４９に結合されている。マ
ルチプレクサ２４９のそれぞれの出力接続端は、コンパ
レータ２５４の対応する、それぞれの第２入力端子に結
合されている。なお、マルチプレクサ２４９，２５７お
よび２６６の入力接続端と出力接続端は８ビット・バス
になっている。レジスタ２５０のそれぞれの出力接続端
に現れたそれぞれの値が、マルチプレクサ２４９のそれ
ぞれの出力接続端に現れたそれぞれの出力値と同じであ
れば、真(true)信号が対応するデータ・バイトに対して
コンパレータ２５４回路によって生成される。
バイトとして８ビット・レジスタ・バンク２６５にスト
アされる。資格ヘッダ・コードは８ビット・バイトとし
て１６個のレジスタからなるバンク２５７にストアされ
る。レジスタ・バンク２５１と２６５のローディングは
マイクロプロセッサ１９および／またはスマート・カー
ドによって制御される。スタート・コード・レジスタ２
６５は４：１マルチプレクサ２６６に結合され、資格ヘ
ッダ・レジスタは１６：１マルチプレクサ２５７に結合
されている。マルチプレクサ２５７と２６６の出力ポー
トは２：１マルチプレクサ２４９に結合されている。マ
ルチプレクサ２４９のそれぞれの出力接続端は、コンパ
レータ２５４の対応する、それぞれの第２入力端子に結
合されている。なお、マルチプレクサ２４９，２５７お
よび２６６の入力接続端と出力接続端は８ビット・バス
になっている。レジスタ２５０のそれぞれの出力接続端
に現れたそれぞれの値が、マルチプレクサ２４９のそれ
ぞれの出力接続端に現れたそれぞれの出力値と同じであ
れば、真(true)信号が対応するデータ・バイトに対して
コンパレータ２５４回路によって生成される。
【００６３】スタート・コードが検出されたときは、マ
ルチプレクサ２６６はカウンタ２５８によってスキャン
され、暗号解読デバイス１６からの最初の４データ・バ
イトの出現と同期して４つの異なるレジスタを順次にＸ
ＮＯＲと結合していく。また、資格ペイロード・ヘッダ
が検出されたときは、マルチプレクサ２５７はカウンタ
２５８によってスキャンされ、レジスタ２６５の１つひ
とつを連続的にコンパレータ回路に結合していく。
ルチプレクサ２６６はカウンタ２５８によってスキャン
され、暗号解読デバイス１６からの最初の４データ・バ
イトの出現と同期して４つの異なるレジスタを順次にＸ
ＮＯＲと結合していく。また、資格ペイロード・ヘッダ
が検出されたときは、マルチプレクサ２５７はカウンタ
２５８によってスキャンされ、レジスタ２６５の１つひ
とつを連続的にコンパレータ回路に結合していく。
【００６４】コンパレータ回路の出力は累算およびテス
ト回路(accumulate and test circuit)255に入力され
る。この回路はあらかじめ決めた数のバイト一致条件(b
yte matching conditions)が現れたかどうかを判断し、
もし現れていれば、検査している特定ペイロードの一部
に入っている資格データに対して書込み許可信号(write
enabel signal) を生成する。本システムでは、資格ペ
イロード・ヘッダは、４個の３２ビット・セグメントに
配列された１２８ビットからなっている。異なる加入者
は１２８ビットの異なるバイト組合せを探すように構成
されている。例えば、ある加入者装置は、資格ペイロー
ド・ヘッダの最初の４バイトに一致するように構成する
ことが可能である。また、別の加入者装置は、資格ペイ
ロード・ヘッダの２番目の４バイトに一致するように構
成することが可能である。以下、同様である。これらの
例のどちらの場合も、回路２５５は、該当する４連続バ
イトで一致するものが見つかったかどうかを判断する。
ト回路(accumulate and test circuit)255に入力され
る。この回路はあらかじめ決めた数のバイト一致条件(b
yte matching conditions)が現れたかどうかを判断し、
もし現れていれば、検査している特定ペイロードの一部
に入っている資格データに対して書込み許可信号(write
enabel signal) を生成する。本システムでは、資格ペ
イロード・ヘッダは、４個の３２ビット・セグメントに
配列された１２８ビットからなっている。異なる加入者
は１２８ビットの異なるバイト組合せを探すように構成
されている。例えば、ある加入者装置は、資格ペイロー
ド・ヘッダの最初の４バイトに一致するように構成する
ことが可能である。また、別の加入者装置は、資格ペイ
ロード・ヘッダの２番目の４バイトに一致するように構
成することが可能である。以下、同様である。これらの
例のどちらの場合も、回路２５５は、該当する４連続バ
イトで一致するものが見つかったかどうかを判断する。
【００６５】図１０の装置も、すべてゼロの資格ペイロ
ード・ヘッダ条件を検出する回路（エレメント２６１〜
２６３）を含んでいる。それぞれの到着したデータ・バ
イトのビットは、８ビットＯＲゲート２６３のそれぞれ
の端子に結合されている。これらのビットのいずれかが
論理１であると、ＯＲゲート２６３は論理１の出力を生
成する。ＯＲゲート２６３の出力は２入力ＯＲゲート２
６２の一方の入力端に結合され、ゲートの出力端と第２
入力端はそれぞれＤタイプ・ラッチ２６１のデータ入力
端とＱ出力端に結合されている。Ｄタイプ・ラッチは、
到来データ・バイトの到着と同期してタイミング回路２
５９によってクロックがとられる。ラッチがリセットさ
れたあとに現れたデータ・バイトのいずれかに論理１で
あるビットがあると、ラッチ２６１は、次のリセット・
パルスが現れるまでそのＱ出力端から論理１を出力す
る。ラッチ２６１のＱ出力端はインバータに結合され、
インバータはラッチが１の出力レベルを出力すると、ゼ
ロの出力レベルを出力する。従って、ヘッダの１２８ビ
ット（１６バイト）がレジスタ２５０を通過していれ
ば、インバータの出力はハイ（高）になり、１２８ビッ
トはゼロの値であると評価される。資格ペイロード・ヘ
ッダが通過したあと、インバータからのハイ（高）出力
レベルが検出されると、回路２５５はデータ書込み許可
信号を生成する。
ード・ヘッダ条件を検出する回路（エレメント２６１〜
２６３）を含んでいる。それぞれの到着したデータ・バ
イトのビットは、８ビットＯＲゲート２６３のそれぞれ
の端子に結合されている。これらのビットのいずれかが
論理１であると、ＯＲゲート２６３は論理１の出力を生
成する。ＯＲゲート２６３の出力は２入力ＯＲゲート２
６２の一方の入力端に結合され、ゲートの出力端と第２
入力端はそれぞれＤタイプ・ラッチ２６１のデータ入力
端とＱ出力端に結合されている。Ｄタイプ・ラッチは、
到来データ・バイトの到着と同期してタイミング回路２
５９によってクロックがとられる。ラッチがリセットさ
れたあとに現れたデータ・バイトのいずれかに論理１で
あるビットがあると、ラッチ２６１は、次のリセット・
パルスが現れるまでそのＱ出力端から論理１を出力す
る。ラッチ２６１のＱ出力端はインバータに結合され、
インバータはラッチが１の出力レベルを出力すると、ゼ
ロの出力レベルを出力する。従って、ヘッダの１２８ビ
ット（１６バイト）がレジスタ２５０を通過していれ
ば、インバータの出力はハイ（高）になり、１２８ビッ
トはゼロの値であると評価される。資格ペイロード・ヘ
ッダが通過したあと、インバータからのハイ（高）出力
レベルが検出されると、回路２５５はデータ書込み許可
信号を生成する。
【００６６】システムを分割して、ＳＣＩＤ検出器、暗
号解読デバイス、アドレシング回路、条件付きアクセス
・フィルタ、およびスマート・カード・インタフェース
をすべて単一の集積回路上に実装すると、特に効率的で
あることが判明している。このようにすると、タイミン
グに重大な制約がある外部経路の数が制限される。
号解読デバイス、アドレシング回路、条件付きアクセス
・フィルタ、およびスマート・カード・インタフェース
をすべて単一の集積回路上に実装すると、特に効率的で
あることが判明している。このようにすると、タイミン
グに重大な制約がある外部経路の数が制限される。
【図１】時分割多重化パケット・テレビジョン信号を示
す図である。
す図である。
【図２】それぞれの信号パケットを示す図である。
【図３】本発明を実現する多重化コンポーネント信号の
パケットを選択し、処理する受信装置を示すブロック図
である。
パケットを選択し、処理する受信装置を示すブロック図
である。
【図４】図３のエレメント１７用として実現することが
できるメモリ管理回路の例を示すブロック図である。
できるメモリ管理回路の例を示すブロック図である。
【図５】サービス・チャネル・データのメモリ・アドレ
スがどのように作られるかを示す図である。
スがどのように作られるかを示す図である。
【図６】補助パケット・データのメモリ・アドレスがど
のように作られるかを示す図である。
のように作られるかを示す図である。
【図７】補助パケットのメモリ・アドレスを生成する回
路例を示すブロック図である。
路例を示すブロック図である。
【図８】メモリ・アドレスをインクリメントする代替レ
ジスタ回路を示すブロック図である。
ジスタ回路を示すブロック図である。
【図９】メモリ・アドレス制御のオペレーションを示す
フローチャートである。
フローチャートである。
【図１０】条件付きアクセス・フィルタ／スタート・コ
ード検出器を示すブロック図である。
ード検出器を示すブロック図である。
１１ 時分割多重化パケット化信号のソース １２ 時分割多重化パケットのソース １３ ＳＣＩＤ検出器 １４ ＳＣＩＤ検出器 １５ ＳＣＩＤ検出器 １７ メモリ・コントローラ（メモリ制御） １８ 共通バッファ・メモリ １９ マイクロプロセッサ（制御装置） ２１ プログラム・コンポーネント処理装置 ２２ プログラム・コンポーネント処理装置 ２３ プログラム・コンポーネント処理装置 ２４ プログラム・コンポーネント処理装置 ７８ アドレス生成回路 ８２ 書込みアドレス入力手段 ８３ レジスタ ８６ 書込みアドレス入力手段 ８７ レジスタ ８８ レジスタ ８９ 書込みアドレス入力手段 ９０ 書込みアドレス入力手段 ９３ 連結回路 ９６ 連結回路 ９９ 第１マルチプレクサ １０４ 第３マルチプレクサ １０５ 第２マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/167 Ａ (72)発明者 ケビン エリオット ブリッジウォーター アメリカ合衆国 46229 インディアナ州 インディアナポリス サウス ミューズ ィング ロード 290 (72)発明者 マイケル スコット ディース アメリカ合衆国 46077 インディアナ州 ザイアンズビル インディアン パイプ レーン 1103
Claims (19)
- 【請求項１】 時分割多重化パケット化信号プログラム
・コンポーネントであって、それぞれのパケットがプロ
グラム・コンポーネント・ペイロードと、識別子である
ＳＣＩＤを収めているヘッダとを含んでいるものを処理
する装置であり、該装置は、 前記時分割多重化パケット化信号のソースと、 共通バッファ・メモリと、 それぞれの入力ポートが前記共通バッファ・メモリのデ
ータ出力ポートに結合されている複数のプログラム・コ
ンポーネント処理装置と、 前記ソースに結合されていて、あらかじめ決めた複数の
ＳＣＩＤの１つによってそれぞれが識別されているパケ
ットを検出するＳＣＩＤ検出器と、 前記あらかじめ決めた複数のＳＣＩＤによって識別され
たパケットのそれぞれのペイロードを、該共通バッファ
・メモリのデータ入力ポートに入力する手段と、 該あらかじめ決めた複数のＳＣＩＤのそれぞれが検出さ
れると、それに応答してそれぞれのプログラム・コンポ
ーネント・ペイロードを該共通バッファ・メモリのそれ
ぞれのブロックにストアするための書込みアドレスを生
成し、前記複数のプログラム・コンポーネント処理装置
からデータ要求を受けると、それに応答して対応するプ
ログラム・コンポーネント・ペイロードを該共通バッフ
ァ・メモリの前記それぞれのブロックから読み取って要
求側処理装置へ送るアドレシング回路とを備えているこ
とを特徴とする装置。 - 【請求項２】 請求項１に記載の装置において、前記ア
ドレシング回路は、連続するメモリ・アクセス・オペレ
ーションにおいて、パケット・ペイロード・データの書
込みと、前記複数のプログラム・コンポーネント処理装
置から要求された読み／書き機能とを交互に実行するよ
うに構成されていることを特徴とする装置。 - 【請求項３】 請求項１に記載の装置において、それぞ
れのペイロードはＳＣＩＤ固有の暗号化キーを使用して
暗号化され、パケットのそれぞれのペイロードを前記共
通バッファ・メモリのデータ入力ポートに入力する手段
は、 あらかじめ決めた受信パケットに入っている資格データ
に応答してＳＣＩＤ固有の暗号解読キーを生成するよう
に設計されたスマート・カードとのインタフェースとな
るスマート・カード・インタフェースと、 該共通バッファ・メモリの前記データ入力ポートに結合
された出力ポートをもち、対応するＳＣＩＤ固有の暗号
解読キーに従ってそれぞれのペイロードを暗号解読する
信号暗号解読器とを備えていることを特徴とする装置。 - 【請求項４】 請求項３に記載の装置において、資格デ
ータを収めているパケットは、ペイロード固有のヘッダ
をもつペイロードを含んでおり、該装置はさらに、 前記ペイロード固有のヘッダを認識して、前記共通バッ
ファ・メモリのスマート・カード・ブロックに前記資格
データをローディングすることを実行する制御信号を生
成するデコーダを含んでいることを特徴とする装置。 - 【請求項５】 請求項１に記載の装置において、さら
に、 少なくともシステム制御機能を実行するマイクロプロセ
ッサを含んでおり、該マイクロプロセッサはアプリケー
ション・ストーレッジと作業メモリ用に前記共通バッフ
ァ・メモリを使用するように構成されていることを特徴
とする装置。 - 【請求項６】 請求項１に記載の装置において、さら
に、 少なくともシステム制御機能を実行するマイクロプロセ
ッサを含んでおり、該マイクロプロセッサはアプリケー
ション・ストーレッジと作業メモリ用に前記共通バッフ
ァ・メモリを使用するように構成されていることを特徴
とする装置。 - 【請求項７】 請求項１に記載の装置において、さら
に、 プログラム・コンポーネントの紛失パケットが現れたこ
とを検出するデコーダと、 紛失パケットが検出されると、それを受けて回復アクシ
ョンを実行する装置とを含んでいることを特徴とする装
置。 - 【請求項８】 時分割多重化パケット化信号プログラム
・コンポーネントであって、それぞれのパケットがプロ
グラム・コンポーネント・ペイロードと、識別子である
ＳＣＩＤを収めているヘッダとを含んでいるものを処理
する装置あり、該装置は、 前記時分割多重化パケット化信号のソースと、 少なくともシステム制御機能を実行するマイクロプロセ
ッサと、 共通バッファ・メモリと、 それぞれの入力ポートが前記共通バッファ・メモリのデ
ータ出力ポートに結合されている複数のプログラム・コ
ンポーネント処理装置と、 ペイロード・データ、前記マイクロプロッサによって生
成されたデータ、および前記複数のプログラム・コンポ
ーネント処理装置のそれぞれによって生成されたデータ
を、該共通バッファ・メモリのデータ入力ポートに選択
的に結合する第１マルチプロセッサと、 少なくともそれぞれのプログラム・コンポーネント・ペ
イロードのための読取りアドレスと書込みアドレスを生
成するアドレス生成回路と、 前記アドレス生成回路によって生成され、該マイクロプ
ロセッサによって生成され、および該複数のプログラム
・コンポーネント処理装置のそれぞれによって生成され
たメモリ・アドレスを、該共通バッファ・メモリのメモ
リ・アドレス・ポートに選択的に入力する第２マルチプ
レクサとを備えていることを特徴とする装置。 - 【請求項９】 請求項８に記載の装置において、それぞ
れのペイロードは、前記マイクロプロセッサによって実
行されるアプリケーションに関連する実行可能コードを
収めており、前記共通バッファ・メモリは、前記実行可
能コードを、該マイクロプロセッサによって生成された
データと一緒にストアするように条件づけられているこ
とを特徴とする装置。 - 【請求項１０】 請求項８に記載の装置において、さら
に、 それぞれの入力ポートが前記第１マルチプレクサの出力
ポートと前記時分割多重化パケット化信号のソースに結
合されている第３マルチプレクサであって、該第３マル
チプレクサは前記ソースからのペイロードを、前記共通
バッファ・メモリを経由しないで前記処理装置の１つに
渡すように選択的に条件づけられているものを含んでい
ることを特徴とする装置。 - 【請求項１１】 請求項１０に記載の装置において、そ
れぞれのペイロードはＳＣＩＤ固有の暗号化キーで暗号
化され、ペイロードは、 あらかじめ決めた受信パケットに入っている資格データ
に応答してＳＣＩＤ固有の暗号解読キーを生成するよう
に設計されたスマート・カードとのインタフェースとな
るスマート・カード・インタフェースと、 該共通バッファ・メモリの前記データ入力ポートに結合
された出力ポートをもち、対応するＳＣＩＤ固有の暗号
解読キーに従ってそれぞれのペイロードを暗号解読する
信号暗号解読器とを備えている装置によって前記第１マ
ルチプレクサの入力ポートに結合されることを特徴とす
る装置。 - 【請求項１２】 請求項１１に記載の装置において、そ
れぞれのパケットに入っているＳＣＩＤに応じて、対応
するパケット・ペイロードを前記共通バッファ・メモリ
内の指定のエリアへ送る装置をさらに含んでいることを
特徴とする装置。 - 【請求項１３】 プログラム・コンポーネントの時分割
多重化パケットを含む信号を処理するオーディオ／ビデ
オ信号トランスポート・プロセッサ内の装置において、
それぞれのパケットはプログラム・コンポーネント・デ
ータのペイロードと、プログラム・コンポーネント識別
子であるＳＣＩＤを収めているヘッダとを含んでおり、
それぞれのペイロードはバッファ・メモリにストアされ
ており、該バッファ・メモリをアドレスする回路は、 時分割多重化パケットのソースと、 それぞれのヘッダに応答して、あらかじめ決めた識別子
をもつパケットを検出する検出器と、 複数のＮビット開始および終了ポインタを生成して（Ｎ
は整数）、複数のプログラム・コンポーネントのパケッ
ト・ペイロードをストアするために前記バッファ・メモ
リの複数のブロックを割り振るようにプログラムされた
制御装置と、 前記複数のＮビット開始ポインタとＮビット終了ポイン
タをそれぞれストアするための類似した第１および第２
の複数のレジスタと、 Ｎビット・ヘッダ（書込み）ポインタをストアするため
の第３の複数のレジスタであって、前記第１、第２およ
び第３の複数のレジスタの各々から１つあてのレジスタ
・セットがそれぞれの各プログラム・コンポーネントに
割り当てられているものと、 それぞれのレジスタ・セットごとに、 前記開始ポインタのＭビット（ＭはＮより小さい整数）
を前記Ｎビット・ヘッド・ポインタと結合してＮ＋Ｍビ
ット書込みアドレスを形成する回路と、 それぞれの前記書込みアドレスを該バッファ・メモリの
アドレス入力ポートに入力する手段とを備えていること
を特徴とする装置。 - 【請求項１４】 請求項１３に記載の装置において、さ
らに、 それぞれのヘッド・ポインタが対応する終了ポインタと
一致したときそれを検出するコンパレータと、 ヘッド・ポインタと終了ポインタが一致していることが
検出されると、前記Ｎビット開始ポインタが前記Ｍ＋Ｎ
ビット書込みアドレスの最上位ビット位置に置かれ、ゼ
ロがＭ最下位ビット位置に置かれている次の書込みアド
レスを生成する手段とを含んでいることを特徴とする装
置。 - 【請求項１５】 請求項１３に記載の装置において、さ
らに、 それぞれのヘッド・ポインタが書込みアドレスを作るた
めに使用されるたびにヘッド・ポインタを１単位だけイ
ンクリメントする加算器を含んでいることを特徴とする
装置。 - 【請求項１６】 請求項１３に記載の装置において、前
記パケットは、基本と補助の２種類からなり、補助パケ
ット・ペイロードのためのバッファ・メモリ・アドレス
を生成する回路は、 それぞれの各プログラム・コンポーネント用に２つあて
からなり、補助ペイロードのためのＮ＋Ｍビット（読取
り／書込み）補助アドレス・ポインタをストアする第４
の複数のレジスタと、 補助ペイロードが現れたことを判断する手段と、 前記補助アドレス・ポインタから生成されたメモリ・ア
ドレスを多重化して前記バッファ・メモリへ送るための
手段とを備えていることを特徴とする装置。 - 【請求項１７】 請求項１６に記載の装置において、そ
れぞれの補助パケット・ヘッダはスクランブル・キーＣ
Ｓを含んでおり、補助パケット・ペイロードのためのバ
ッファ・メモリ・アドレスを生成する回路は、 それぞれの補助パケットに入っている前記スクランブル
・キーＣＳを検出する検出器と、 それぞれの補助パケットが関連づけられているプログラ
ム・コンポーネントのタイプに関するＷビット・コード
を生成するトランスレータと、 前記Ｗビット・コードおよび前記スクランブル・キーＣ
Ｓと連結されたＺビット・ポインタを生成するように構
成された制御装置と、 各メモリ・アドレス・サイクルごとにＬビット値を１単
位だけインクリメントする累算回路と、 連結されたＺビット・ポインタ、Ｗビット・コード、お
よび該スクランブル・キーＣＳにＬビット値を付加して
Ｎ＋Ｍビット補助パケット・メモリ・アドレスを形成
し、それぞれのＮ＋Ｍアドレスを前記第４の複数のレジ
スタにロードする手段とを備えていることを特徴とする
装置。 - 【請求項１８】 請求項１７に記載の装置において、さ
らに、 あるコンポーネントの前記Ｌビット値を、該コンポーネ
ントの補助ペイロードを収めているそれぞれのパケット
の始まりで、あらかじめ決めた値にリセットする手段を
含んでいることを特徴とする装置。 - 【請求項１９】 基本と補助の第１と第２タイプの信号
パケットであって、それぞれのパケットが対応するパケ
ット・ペイロードに入っているプログラム・コンポーネ
ントを示す識別子をもっているものを処理するパケット
信号トランスポート・プロセッサにおいて、 パケット・ペイロードをストアするためのメモリと、 基本パケットのペイロードを前記メモリにストアするた
めのメモリ・アドレスを生成する第１のダイレクト・メ
モリ・アクセス手段と、 補助パケットのペイロードを該メモリにストアするため
のアドレスを生成する第２のダイレクト・メモリ・アク
セス手段とを備えていて、該第２のダイレクト・メモリ
・アクセス手段は現補助パケットに関連する識別子の関
数としてアドレスを少なくとも部分的に生成することを
特徴とする装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/232,787 US5475754A (en) | 1994-04-22 | 1994-04-22 | Packet video signal inverse transport processor memory address circuitry |
| US232787 | 1994-04-22 | ||
| US232789 | 1994-04-22 | ||
| US08/232,789 US5521979A (en) | 1994-04-22 | 1994-04-22 | Packet video signal inverse transport system |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001235161A Division JP3690737B2 (ja) | 1994-04-22 | 2001-08-02 | プログラムコンポーネントの時分割多重化パケットを有する信号を処理するオーディオ／ビデオ信号トランスポート・プロセッサにおける装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297855A true JPH07297855A (ja) | 1995-11-10 |
| JP3495454B2 JP3495454B2 (ja) | 2004-02-09 |
Family
ID=26926333
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09722095A Expired - Lifetime JP3495454B2 (ja) | 1994-04-22 | 1995-04-21 | メモリ・アドレス回路を備えた逆トランスポート・プロセッサ |
| JP2001235161A Expired - Lifetime JP3690737B2 (ja) | 1994-04-22 | 2001-08-02 | プログラムコンポーネントの時分割多重化パケットを有する信号を処理するオーディオ／ビデオ信号トランスポート・プロセッサにおける装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001235161A Expired - Lifetime JP3690737B2 (ja) | 1994-04-22 | 2001-08-02 | プログラムコンポーネントの時分割多重化パケットを有する信号を処理するオーディオ／ビデオ信号トランスポート・プロセッサにおける装置 |
Country Status (13)
| Country | Link |
|---|---|
| EP (2) | EP0971538B1 (ja) |
| JP (2) | JP3495454B2 (ja) |
| KR (2) | KR100343819B1 (ja) |
| CN (2) | CN1100438C (ja) |
| BR (1) | BR9501735A (ja) |
| CA (1) | CA2146472C (ja) |
| DE (2) | DE69529001T2 (ja) |
| ES (2) | ES2146677T3 (ja) |
| HK (1) | HK1018564A1 (ja) |
| MY (2) | MY115173A (ja) |
| PT (2) | PT679028E (ja) |
| RU (1) | RU2145728C1 (ja) |
| TR (1) | TR28547A (ja) |
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