KR0166935B1

KR0166935B1 - 엠펙2 트랜스포트 디코더 장치

Info

Publication number: KR0166935B1
Application number: KR1019950022318A
Authority: KR
Inventors: 임채열; 이현수
Original assignee: 구자홍; 엘지전자주식회사
Priority date: 1994-11-23
Filing date: 1995-07-26
Publication date: 1999-03-20
Also published as: JP3717984B2; DE69525718D1; EP0714213A3; US5841472A; KR960020543A; CN1078798C; DE69525718T2; EP0714213B1; JPH08265746A; CN1135699A; EP0714213A2

Abstract

본 발명은 MPEG2 트랜스포트 디코더(Transport Decorder)의 설계에 관한 것으로, 특히 여러 가지 다양한 용도로 트랜스포트 디코더를 사용할 수 있도록 프로그램이 가능한 MPEG2 트랜스포트 디코더 장치에 관한 것이다.

이와같은 본 발명의 MPEG2 트랜스포트 디코더 장치는 각 신택스의 필드 값을 분해하여 레지스터에 저장하고 PID로 지정된 각 정보를 패키트 데이터에서 수집하여 출력시키고, 레지스터 값들중에서 지정된 레지스트값이 셋팅되면 인터룹트 신호를 출력하는 트랜스포트 파셔부와, 상기 트랜스포트 파셔부의 레지스터 파일들과 각 디코더들 간의 인터페이스를 제공하며 상위 어드레스를 디코딩하여 트랜스포트 파셔부 또는 비디오 디코더, 오디오 디코더, 데이터 디코더 및 메모리를 선택하는 신호를 출력하는 CPU 인터페이스부와, 인터룹트 신호가 입력되면 상기 CPU 인터페이스부로 부터 인터룹트 레지스터를 읽어서 트랜스포트 파셔부에서 들어온 것인가, 비디오 디코더, 오디오 디코더 및 데이터 디코더로 부터 들어온 것인가를 확인하여 메모리에 프로그램된 프로그램에 의해 디코딩 동작을 하는 CPU와, 상기 CPU의 동작 프로그램을 저장하는 메모리부와, 상기 CPU 및 트랜스포트 파셔부와 비디오, 오디오, 데이터 디코더들 간에 데이터가 교환될 수 있도록 콘트롤하는 디코더 인터페이스부를 포함하여 구성된 것이다.

Description

엠펙2(MPEG2) 트랜스포트 디코더 장치

제1도는 종래의 CPU를 이용한 MPEG2 트랜스포트 디코더 구성도.

제2도는 종래의 하드와이어드 로직을 이용한 MPEG2 트랜스포트 디코더 구성도.

제3도는 본 발명의 프로그램 가능한 MPEG2 트랜스포트 디코더 구성도.

제4도는 제3도의 트랜스포트 파셔부, CPU 인터페이스부의 상세 블록 구성도.

제5도는 제4도의 디코더 인터페이스부 실시예 1의 상세 블록 구성도.

제6도는 제4도의 디코더 인터페이스부 실시예 2의 상세 블록 구성도.

제7도는 제4도의 디코더 인터페이스부 실시예 3의 상세 블록 구성도.

제8도는 본 발명의 트랜스포트 패키트 디코더 레지스터에 입력되는 트랜스포트 패키트 신택스.

제9도는 본 발명의 ADF 디코더 레지스터에 입력되는 ADF 신택스.

제10도는 본 발명의 PES 디코더 레지스터에 입력되는 PES 패키트 신택스.

제11도(a)(b)(c)는 본 발명의 PSI 디코더 레지스터에 입력되는 PSI 신택스.

제12도는 본 발명의 트랜스포트 디코더의 레지스터 리스트.

제13도는 본 발명의 ADF 디코더의 레지스터 리스트.

제14도는 본 발명의 PES 디코더의 레지스터 리스트.

제15도는 본 발명의 PSI 디코더의 레지스터 리스트.

제16도는 본 발명의 트랜스포트 디코더에서 인터룹트 발생식 구성도.

제17도는 본 발명의 ADF 디코더에서 인터룹트 발생식 구성도.

제18도는 본 발명의 PES 디코더에서 인터룹트 발생식 구성도.

제19도는 본 발명의 CPU 콘트롤 인터페이스부에서 인터룹트 발생식 구성도.

* 도면의 주요부분에 대한 부호의 설명

11 : 트랜스포트 파셔부 12 : 메모리부

13 : CPU 14 : CPU 인터페이스부

15 : 디코더 인터페이스부 20 : 채널 디코더 인터페이스부

21 : 트랜스포트 디코더 21a : 트랜스포트 패키트 디코더 콘트롤러

21b : 트랜스포트 패키트 디코더 레지스터

22 : PSI 디코더 22a : PSI 디코더 콘트롤러

22b : PSI 디코더 레지스터 23 : ADF 디코더

23a : ADF 디코더 콘트롤러 23b : ADF 디코더 레지스터

24 : PES 디코더 24a : PES 디코더 콘트롤러

24b : PES 디코더 레지스터 31 : CPU 어드레스 디코더

32 : tp-CPU 인터페이스부 33 : psi-CPU 인터페이스부

34 : adf-CPU 인터페이스부 35 : pes-CPU 인터페이스부

36 : 데이터 버퍼 41 : 비디오 디코더 인터페이스부

42 : 오디오 디코더 인터페이스부 43 : 데이터 디코더 인터페이스부

44 : 메모리부 51, 53, 61, 81, 83 : 데이터 버퍼

52 : FIFO 54,84 : 억세스 콘트롤

55 : 인터페이스 콘트롤러 62 : 비디오 기록 포인터

63 : 오디오 기록 포인터 64 : 데이터 기록 포인터

65, 66, 67, 69, 70, 71 : 어드레스 버퍼

68 : 메모리 72 : 비디오 리드 포인터

73 : 오디오 리드 포인터 71 : 데이터 리드 포인터

75 : 메모리 인터페이스 콘트롤러 82 : A/V FIFO

85 : A/V 인터페이스 콘트롤러 86 : A/V 인터룹트 래치부

본 발명의 MPEG2 트랜스포트 디코더(Transport Decorder)의 설계에 관한 것으로, 특히 여러 가지 다양한 용도로 트랜스포트 디코더를 사용할 수 있도록 프로그램이 가능한 MPEG2 트랜스포트 디코더 장치에 관한 것이다.

최근에 디지탈 처리된 영상과 오디도 등을 매체간에 송수신하는 포맷(Format)으로 많은 방법이 제시되고 있다.

그 중에서 동 영상 전문가 그룹(MPEG 2)에서 제시된 MPEG2 시스템 파트가 있는데, 이는 영상 압축과 음성 압축된 데이터를 이용하기 편리한 포맷으로 만들어 매체간에 데이터를 주고 받으려 한다.

여기서, 송수신 포맷은 저장매체와 같이 오류가 거의 발생하지 않은(eror free)환경에서 송수신하는 것과, 위성 또는 케이블 등의 매체와 같은 오류가 발생하기 쉬운 환경에서의 송수신에 관련된 포맷이 있다.

오류가 거의 발생하지 않은 환경에서의 송수신은 프로그램 스트림(Promgram stream)이라는 포맷으로 구성되어 송수신되며, 오류가 존재하는 환경에서는 트랜스포트 패키트 스트림(Transport Packet Stream)의 형태로 구성되어 송수신된다.

이와같이 오류가 존재하는 환경에서의 송수신 장치에서 사용되는 일반적인 MPEG2 트랜스포트 디코더는 크게 CPU를 사용하는 경우와 하드와이어드 로직(Hardwired Logic)을 사용하는 경우로 구분할 수 있다.

CPU를 사용하는 경우의 MPEG2 트랜스포트 디코더는 CPU의 처리속도가 고속으로 동작되어야 하는 요구사항이 있고, 하드와이어드 로직을 사용하는 경우의 MPEG2 트랜스포트 디코더는 용도가 항상 고정되어야 하는 요구 사항이 있다.

이와같은 MPEG2 트랜스포트 디코더의 종래 구성을 첨부된 도면을 참조하여 설명하면 다음과 같다.

제1도는 종래의 CPU를 이용한 MPEG2 트랜스포트 디코더 구성도이고, 제2도는 종래의 하드와이어드 로직을 이용한 MPEG2 트랜스포트 디코더 구성도이다.

종래의 CPU를 이용한 MPEG2 트랜스포트 디코더의 구성은 제1도와 같이 위성 또는 케이블 등을 통해 수신된 신호를 튜닝(Tunning)하고 디모듈레이션(Demodulation)하여 트랜스포트 패키트 데이터를 출력하는 채널 디코더부(1)와, 상기 채널 디코더부(1)에서 출력되는 트랜스포트 패키트 데이터를 일시 저장하여 출력하는 데이터 버퍼부(2)와, 상기 데이터 버퍼부(2)에서 출력된 데이터를 읽어들여 메모리에 프로그램 되어진데로 디코딩 동작을 수행하는 CPU(3)와, 상기 CPU(3)가 동작할 프로그램을 저장하는 메모리부(4)와, 상기 CPU(3)에 의해 비디오신호와 오디오신호 및 데이터신호를 각각 디코딩하는 비디오 디코더(5), 오디오 디코더(6), 데이터 디코더(7)로 구성된다.

한편, 종래의 하드와이어드 로직을 이용한 MPEG2 트랜스포트 디코더의 구성은 제2도와 같이 위성 또는 케이블 등을 통해 수신된 신호를 튜닝(Tunning)하고 디모듈레이션(Demodulation)하여 트랜스포트 패키트 데이터를 출력하는 채널 디코더부(1)와, 상기 채널 디코더부(1)에서 출력된 트랜스포트 패키트 데이터를 하드와이어 방법으로 디코딩하는 하드와이어드 로직부(8)와, 상기 하드와이어드 로직부(8)를 통해 비디오신호와 오디오신호 및 데이터신호를 각각 디코딩하는 비디오 디코더(5), 오디오 디코더(6), 데이터 디코더(7)로 구성된다.

이와같이 종래에는 CPU만을 사용하거나 하드와이어드 로직만을 구성하여 트랜스포트 디코딩을 하였다.

즉, 제1도와 같이 CPU를 사용한 경우는 여러 가지 적용(application)에 따라동작이 다양하므로 이를 모두 수용하기 위하여 CPU를 사용한 것으로 채널 디코더부(1)로 부터의 트랜스포트 패키트 데이터를 CPU가 읽어들여 메모리부(4)에 프로그램 되어진데로 디코딩 동작을 수행하여 디코딩되어진 데이터는 비디오, 오디오, 데이터 디코더로 출력되어진다.

그러나 이러한 시스템의 경우 프로그램 방식으로 처리하므로 고속 디코딩을 수행하기 위해서는 고속의 CPU가 사용되어져야 하는 단점이 있었다.

또한, 제2도와 같이 하드와이어드 로직을 사용하여 구성한 경우는 픽스된 적용(application)에 대하여 디코딩이 가능하나 적용(application)이 달라지는 경우 플레시블(fiexible)하지 못하게 되는 단점이 있었고, 미확정인 필드의 사용이거나 프라이비트 데이터(private Date)가 입력되었을 때 이에 대한 모든 상황이 하드와이어드 로직으로 구성되어 있지 않을 경우 처리하기 위하여 하드와이어드 로직을 재 구성해야 하는 단점이 있었다.

본 발명은 이와같은 종래의 단점을 해결하기 위하여 안출한 것으로, 하드와이어드 로직과 프로그램 가능한 CPU를 결합시켜 MPEG2 트랜스포트 디코더를 구성하여 사용자가 프로그램한 내용에 따라 트랜스포트 디코딩 동작을 여러 가지로 다양하게 적용 가능하도록 하는데 그 목적이 있다.

이와같은 목적을 달성하기 위한 본 발명의 MPEG2 트랜스포트 디코더 장치는 각 신택스의 필드 값을 분해하여 레지스터에 저장하고 PID로 지정된 각 정보를 패키트 데이터에서 수집하여 출력시키고, 레지스터 값들중에서 지정된 레지스트값이 셋팅되면 인터룹트 신호를 출력하는 트랜스포트 파셔부와, 상기 트랜스포트 파셔부의 레지스터 파일들과 각 디코더들 간의 인터페이스를 제공하며 상위 어드레스를 디코딩하여 트랜스포트 파셔부 또는 비디오 디코더, 오디오 디코더, 데이터 디코더 및 메모리를 선택하는 신호를 출력하는 CPU 인터페이스부, 인터룹트 신호가 입력되면 상기 CPU 인터페이스부로 부터 인터룹트 레지스터를 읽어서 트랜스포트 파셔부에서 들어온 것인가, 비디오 디코더, 오디오 디코더 및 데이터 디코더로 부터 들어온 것인가를 확인하여 메모리에 프로그램된 프로그램에 의해 디코딩 동작을 하는 CPU와, 상기 CPU의 동작 프로그램을 저장하는 메모리부와, 상기 CPU 및 트랜스포트 파셔부와 비디오, 오디오, 데이터 디코더들 간에 데이터가 교환될 수 있도록 콘트롤하는 디코더 인터페이스부를 포함하여 구성됨에 그 특징이 있다.

상기와 같은 본 발명의 MPEG2 트랜스포트 디코더 장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.

제3도는 본 발명의 프로그램 가능한 MPEG2 트랜스포트 디코더 장치 구성도이다.

본 발명의 MPEG2 트랜스포트 디코더 장치는 제3도와 같이 MPEG2 시스템의 규격에 따라서 각 신택스(Syntax)의 필드 값을 분해(parsing)하여 레지스터(Register)에 저장하고 PID(Packet Identifier)로 지정된 오디오, 비디오와 데이터 정보를 채널로 부터 입력된 패키트 데이터에서 수집하여 출력시키고, 레지스터 값들중에서 지정된 레지스트값이 셋팅되면 인터룹트 신호를 출력하는 트랜스포트 파셔(Trasnport Parser)부(11)와, 상기 트랜스포트 파셔부(11)의 레지스터 파일들과 비디오, 오디오 등의 디코더와 그밖의 다른 디코더들 간의 인터페이스를 제공하며 상위 어드레스를 디코딩하여 트랜스포트 파셔부(11) 또는 비디오 디코더, 오디오 디코더, 데이터 디코더 및 메모리를 선택하는 선택신호를 출력하는 CPU 인터페이스부(14)와, 인터룹트 신호가 입력되면 인터룹트가 어디서 걸린것인가 확인하기 위하여 CPU 인터페이스부(14)에 있는 인터룹트 레지스터를 읽어서 트랜스포트 파셔부(11)에서 들어온 것인가, 비디오 디코더, 오디오 디코더 및 데이터 디코더로 부터 들어온 것인가를 확인하여 메모리부(12)에 프로그램된 프로그램에 의해 디코딩 동작을 하는 CPU(13)와, 상기 CPU(13)의 동작 프로그램을 저장하는 메모리부(12)와, 상기 CPU(13) 및 트랜스포트 파셔부(11)와 비디오, 오디오, 데이터 디코더들 간에 데이터가 교환될 수 있도록 콘트롤하는 디코더 인터페이스부(15)로 구성된다.

상기 제3도에서 미설명된 기호들은 다음과 같다.

데이터 1은 CPU(13)의 데이터 버스이고, 어드레스 1은 CPU의 어드레스 버스이고, 콘트롤 1은 CPU의 콘트롤 신호로써 리드/라이트(READ/WRITE), 스트로브(STROBE), 준비(READY), 인터룹트 신호들로 구성된다.

그리고 데이터 2는 데이터 버스, 어드레스 2는 어드레스 버스, 콘트롤 2는 트랜스포트 파셔부(11)의 레지스터들을 지정하여 상기 데이터 2 버스로 값을 읽어내거나 데이터 2 버스의 값을 기록하기 위한 선택신호들과 오디오 디코더, 비디오 디코더 또는 다른 디코더를 읽고 기록하기 위한 선택신호와 스트로브 및 준비 신호로 구성된다.

또한, 데이터 3은 채널 디코더로 부터 입력되어지는 데이터 버스이고, 콘트롤 3은 채널 디코더로 부터 데이터를 읽어들이기 위한 리드 인에이블(Read Enable), 리드 클럭(Read Clock)과 준비신호로 구성된다.

그리고, 데이터 4는 비디오 디코더, 오디오 디코더 및 데이터 디코더로 입출력하기 위한 비디오, 오디오 및 데이터의 데이터 버스로 구성되고, 어드레스 4는 비디오 디코더, 오디오 디코더 및 데이터 디코더로 출력하기 위한 비디오 어드레스, 오디오 어드레스 및 데이터 어드레스의 어드레스 버스로 구성되며, 콘트롤 4는 비디오 디코더, 오디오 디코더 및 데이터 디코더의 읽기/기록을 위한 콘트롤 신호로 구성된다.

그리고 데이터 5는 트랜스포트 파셔부(11)와 디코더 인터페이스부(15)사이에 데이터를 전송하기 위한 데이터 버스이고, 콘트롤 5는 트랜스포트 파셔부(11) PES 디코더(24)와 디코더 인터페이스부(15) 사이에서 콘트롤신호를 전송하는 콘트롤신호 버스이다.

이와같이 구성되는 본 발명의 MPEG2 트랜스포트 디코더 장치를 좀더 상세히 설명하면 다음과 같다.

제4도는 제3도의 트랜스포트 파셔부, CPU 인터페이스부의 상세 블록 구성도이다.

첫째, 트랜스포트 파셔부(11)는 채널 디코더 인터페이스부(20), 트랜스포트 디코더(21), PSI 디코더(22), ADF 디코더(23) 및 PES 디코더(24)로 구성된다.

즉, 채널 디코더 인터페이스부(20)는 트랜스포트 파셔부(11)에서 채널 디코더부와 데이터 및 콘트롤 신호를 입출력하기 위한 인터페이스이다.

트랜스포트 디코더(21)는 MPEG2 트랜스포트 패키트 신택스를 분해하기 위한 트랜스포트 패키트 디코더 콘트롤러(21a)와, 상기 트랜스포트 패키트 디코더 콘트롤러(21a)에서 분해된 각 헤더(header)의 필드 값을 저장하기 위한 트랜스포트 디코더 레지스터(21b)로 구성되고, 상기 트랜스포트 디코더 레지스터(21b)에 있는 레지스터들은 CPU(13)에 의하여 억세스(access)되어지며 분해된 필드 값은 인터룹트 레지스터 인에이블의 상태에 따라 CPU(13)에 인터룹트된다.

또한, PSI(Program Specific Information) 디코더(22)는 MPEG2 스트림중 PSI 섹션을 분해하기 위한 PSI 디코더 콘트롤러(22a)와, 분해된 각 헤더의 필드 값을 저장하기 위한 PSI 디코더 레지스터(22b)로 구성되어, PSI 디코더 레지스터(22b)에 있는 레지스터들은 CPU(13)에 의하여 억세스 되어지며, 분해된 필드 값은 인터룹트 레지스터 인에이블의 상태에 따라 CPU(13) 인터룹트된다.

그리고 ADF(ADaptation Field) 디코더(23)는 MPEG2 트랜스포트 패키트 신택스중 ADF 데이터를 분해하기 위한 ADF 디코더 콘트롤러(23a)와, 상기 ADF 디코더 콘트롤러(23a)에서 분해된 각 헤더(header)의 필드 값을 저장하기 위한 ADF 디코더 레지스터(23b)로 구성되고, 상기 ADF 디코더 레지스터(23b)에 있는 레지스터들은 CPU(13)에 의하여 억세스(access)되어지며 분해된 필드 값은 인터룹트 레지스터 인에이블의 상태에 따라 CPU(13)에 인터룹트된다.

또한, PES(Packetized ElementaryStream) 디코더(24)는 MPEG2 스트림중 PES 데이터를 분해하기 위한 PES 디코더 콘트롤러(24a)와, 상기 PES 디코더 콘트롤러(24a)에서 분해된 각 헤더(header)의 필드 값을 저장하기 위한 PES 디코더 레지스터(24b)로 구성되고, 상기 PES 디코더 레지스터(24b)에 있는 레지스터들은 CPU(13)에 의하여 억세스(access)되어지며 분해된 필드 값은 인터룹트 레지스터 인에이블의 상태에 따라 CPU(13)에 인터룹트된다.

둘째, CPU 인터페이스부(14)는 데이터 버퍼(36), CPU 어드레스 디코더(31), tp-CPU 인터페이스부(32), psi-CPU 인터페이스부(33), adf-CPU 인터페이스부(34), pes-CPU 인터페이스부(35)로 구성된다.

즉, 데이터 버퍼(36)는 CPU 데이터 버스의 내용을 읽고/기록 하기 위하여 버퍼링한다.

CPU 어드레스 디코더(31)는 CPU(13)의 상위 어드레스 부분(high address part)을 디코딩하여 트랜스포트 파셔부(21)의 레지스터를 선택하기 위한 선택신호와, 비디오 디코더, 오디오 디코더, 그 밖의 다른 디코더를 억세스 하기 위한 선택신호 및 프로그램/데이터 메모리를 억세스 하기 위한 선택신호를 발생한다.

tp-CPU 인터페이스부(32)는 상기 CPU(13)의 콘트롤 신호(콘트롤1), 어드레스 신호(어드레스1) 및 선택신호를 결합시켜 CPU(13)가 트랜스포트 패키트 디코더 레지스터(21b)에 있는 레지스터를 억세스 하기 위한 콘트롤 신호(cntl-dsp-td)를 발생시키는데 각 레지스터가 서로 다른 어드레스를 갖도록 어드레스를 디코딩 시킨다.

psi-CPU 인터페이스부(33)는 상기 CPU(13)의 콘트롤 신호(콘트롤1), 어드레스 신호(어드레스1) 및 선택신호를 결합시켜 CPU(13)가 PSI 디코더 레지스터(22b)에 있는 레지스터를 억세스 하기 위한 콘트롤 신호(cntrl-dsp-psi)를 발생시키는데 각 레지스터가 서로 다른 어드레스를 갖도록 어드레스를 디코딩 시킨다.

adf-CPU 인터페이스부(34)는 상기 CPU(13)의 콘트롤 신호(콘트롤1), 어드레스 신호(어드레스1) 및 선택신호를 결합시켜 CPU(13)가 ADF 디코더 레지스터(23b)에 있는 레지스터를 억세스 하기 위한 콘트롤 신호(cntl-dsp-adf)를 발생시키는데 각 레지스터가 서로 다른 어드레스를 갖도록 어드레스를 디코딩 시킨다.

pes-CPU 인터페이스부(35)는 상기 CPU(13)의 콘트롤 신호(콘트롤1), 어드레스 신호(어드레스1) 및 선택신호를 결합시켜 CPU(13)가 PES 디코더 레지스터(24b)에 있는 레지스터를 억세스 하기 위한 콘트롤 신호(cntrl-dsp-pes)를 발생시키는데 각 레지스터가 서로 다른 어드레스를 갖도록 어드레스를 디코딩 시킨다.

셋째, 디코더 인터페이스부(15)는 비디오 디코더 인터페이스부(41), 오디오 디코더 인터페이스부(42) 및 데이터 디코더 인터페이스부(41)로 구성된다.

즉, 비디오 디코더 인터페이스부(41)는 비디오 디코더를 CPU(13)와 PES 디코더(24)가 억세스를 공유하도록 어드레스 버스, 데이터 버스 및 콘트롤 신호를 관장한다.

다시말하면, CPU(13)로 부터 어드레스 버스신호(어드레스1)와 데이터 버스신호(데이터2) 및 비디오 디코더 선택신호를 선택신호로 부터 받아서 비디오 어드레스와 비디오 데이터 및 비디오 콘트롤신호를 입출력하여 CPU(13)가 비디오 디코더를 억세스하도록 구성한 것이다. 또한 PES 디코더(24)로 부터 데이터 신호(데이터5), 콘트롤 신호(콘트롤5)를 받아서 일시저장한 후, CPU(13)가 비디오 디코더를 억세스하지 않은 동안 비디오 디코더로 비디오 데이터, 비디오 콘트롤, 비디오 억세스를 출력시킨다.

오디오 디코더 인터페이스부(42)는 오디오 디코더를 CPU(13)와 PES 디코더(24)가 억세스를 공유하도록 어드레스 버스, 데이터 버스 및 콘트롤 신호를 관장한다.

다시말하면, CPU(13)로 부터 어드레스 버스신호(어드레스1)와 데이터 버스신호(데이터2) 및 오디오 디코더 선택신호를 선택신호로 부터 받아서 오디오 어드레스와 오디오 데이터 및 오디오 콘트롤신호를 입출력하여 CPU(13)가 오디오 디코더를 억세스하도록 구성한 것이다. 또한 PES 디코더(24)로 부터 데이터 신호(데이터5), 콘트롤 신호(콘트롤5)를 받아서 일시저장한 후, CPU(13)가 오디오 디코더를 억세스하지 않은 동안 오디오 디코더로 오디오 데이터, 오디오 콘트롤, 오디오 어드레스를 출력시킨다.

데이터 디코더 인터페이스부(41)는 그 밖의 다른 디코더(데이터 디코더 등)를 CPU(13)와 PES 디코더(24)가 억세스를 공유하도록 어드레스 버스, 데이터 버스 및 콘트롤 신호를 관장한다.

그 구성은 상기 비디오 및 오디오 디코더 인터페이스부와 같다.

여기서, 상기의 디코더 인터페이스부의 구성을 더욱더 상세하게 설명하면 다음과 같다.

제5도는 제4도의 디코더 인터페이스부 일실시예의 상세 블록 구성도이다.

제4도에서 설명한 디코더 인터페이스부(15)는 상술한 바와같이 비디오 디코더 인터페이스부(41), 오디오 디코더 인터페이스부(42) 및 데이터 디코더 인터페이스부(43)로 구성되고, 각 디코더 인터페이스부(41,42,43)는 제5도와 같은 구성을 갖는데 한꺼번에 모두 구성될 필요가 없고 적용 대상에 따라 일부만 구성될 수 있는데, 제5도에는 비디오 디코더 인터페이스부(41)만을 도시하였다.

즉, CPU(13)에서 출력되는 비디오 데이터를 일시저장하여 출력하는 제1데이터 버퍼(51)와, 상기 트랜스포트 파셔부(11)에서 출력되는 비디오 데이터를 일시저장하여 먼저 들어온 데이터를 출력함과 동시에 데이터가 다 채워졌는지 아닌지의 신호(fifo-ef, fifo-ff)를 출력하는 FIFO(52)와, 상기 FIFO(52)에서 출력된 비디오 데이터를 일시 저장하여 출력하는 제2데이터 버퍼(53)와, 상기 FIFO(52)의 출력신호(fifo-ef, fifo-ff)와 CPU(13)가 비디오 디코더를 억세스 여부에 따라 CPU(13)에게 억세스 권한을 주는 신호(token)를 셋팅해 주는 억세스 콘트롤부(54)와, 상기 억세스 콘트롤부(54)의 신호(token)를 받아 현재 억세스를 완전히 끝마친 뒤 CPU(13)가 비디오 디코더를 리드/와이트 억세스 하도록 콘트롤하는 인터페이스 콘트롤부(55)로 구성된다.

한편, 제6도는 제4도의 디코더 인터페이스부 실시예 2의 상세 블록 구성도이다.

즉, 상기 제5도에서 설명한 실시예 1에서는 각 디코더 인터페이스부(비디오, 오디오, 데이터)(41, 42, 43)마다 FIFO를 각각 설치한 것이고 제6도의 다른 실시예에서는 FIFO를 공통으로 한 것이다.

즉, 비디오 디코더 인터페이스(41), 오디오 디코더 인터페이스부(42), 데이터 디코더 인터페이스부(43)에 각각 CPU(13)에서 출력되는 데이터를 일시저장하여 출력하는 제1데이터 버퍼(51), 디코더 데이터를 일시저장하여 출력하는 제2데이터 버퍼(53)와, 비디오 메모리 콘트롤신호(vid-mem-cntrl)로 부터의 신호(fifo-ef, fifo-ff)와 CPU(13)가 비디오 디코더를 억세스 여부에 따라 CPU(13)에게 억세스 권한을 주는 신호(token)를 셋팅해 주는 억세스 콘트롤부(54)와, 상기 억세스 콘트롤부(54)의 신호(token)를 받아 현재 억세스를 완전히 끝마친 뒤 CPU(13)가 비디오 디코더를 리드/라이트 억세스 하도록 콘트롤하는 인터페이스 콘트롤부(55)로 구성된다.

그리고 상기 비디오 디코더 인터페이스(41), 오디오 디코더 인터페이스부(42), 데이터 디코더 인터페이스부(43)에는 공통의 메모리부(44)가 구성된다.

즉, 트랜스포트 파셔부(11)의 출력 데이터를 일시저장하는 제3데이터 버퍼(61)와, 비디오, 오디오, 데이터 저장 영역으로 나뉘어져 상기 제3데이터 버퍼(61)로 부터 입력되는 데이터를 저장하거나 저장된 데이터를 디코더 데이터로 출력하는 메모리(68)와, 상기 메모리(68)에 비디오 데이터를 기록하기 위하여 기록 어드레스를 출력하는 비디오 기록 포인터(Pointer)(62)와, 상기 메모리(68)에 오디오 데이터를 기록하기 위하여 기록 어드레스를 출력하는 오디오 기록 포인터(Pointer)(63)와, 상기 메모리(68)에 데이터의 데이터를 기록하기 위하여 기록 어드레스를 출력하는 데이터 기록 포인터(Pointer)(64)와, 상기 비디오 기록 포인터(62)로 부터 출력되는 어드레스를 일시저장하는 제14어드레스 버퍼(65)와, 상기 오디오 기록 포인터(63)로 부터 출력되는 어드레스를 일시저장하는 제2어드레스 버퍼(66)와, 상기 데이터 기록 포인터(64)로 부터 출력되는 어드레스를 일시저장하는 제3어드레스 버퍼(67)와, 상기 메모리(68)에 저장되어 있는 비디오 데이터를 리드하기 위하여 리드 어드레스를 출력하는 비디오 리드 포인터(Pointer)(72)와, 상기 메모리(68)에 저장된 오디오 데이터를 리드하기 위하여 리드 어드레스를 출력하는 오디오 리드 포인터(Pointer)(73)와, 상기 메모리(68)에 저장된 데이터의 데이터를 리드하기 위하여 리드 어드레스를 출력하는 데이터 리드 포인터(Pointer)(74)와, 상기 비디오 리드 포인터(72)로 부터 출력되는 어드레스를 일시저장하는 제4어드레스 버퍼(69)와, 상기 오디오 리드 포인터(73)로 부터 출력되는 어드레스를 일시저장하는 제5어드레스 버퍼(70)와, 상기 데이터 리드 포인터(74)로 부터 출력되는 어드레스를 일시저장하는 제6어드레스 버퍼(71)와, 상기 PES 디코더(24)로 부터의 콘트롤 신호(cntrl5)에 의해 상기 포인터(62, 63, 64, 72, 73, 74) 및 어드레스 버퍼(65, 66, 67, 69, 70, 71)의 동작을 제어하는 메모리 인터페이스 콘트롤러(75)를 포함하여 구성된다.

한편, 제7도는 제4도의 디코더 인터페이스부 실시예 3의 상세 블록 구성도이다.

본 발명 실시예 1, 2에서는 디코더 인터페이스부가 각각의 어드레스 또는 데이터 콘트롤 신호의 인터페이스를 갖게 하였으나, 본 발명 실시예 3의 디코더 인터페이스는 어드레스 및 데이터 버스를 공유하고 FIFO 메모리를 공유한 디코더 인터페이스부이다.

그 구성은 본 발명 실시예 1의 디코더 인터페이스부와 유사하나, 비디오 FIFO 및 FIFO 대신에 통합된 비디오/오디오 FIFO를 사용하였으며, 통합된 비디오/오디오 인터페이스 콘트롤러와 통합된 비디오/오디오 인터룹트 래치(Interrupt Latch)를 사용한 것이다.

즉, CPU(13)에서 출력되는 데이터를 일시저장하여 출력하는 제1데이터 버퍼(81)와, 상기 트랜스포트 파셔부(11)에서 디코딩되어 출력되는 압축 데이터(비디오 및 오디오)를 일시 저장하여 먼저 들어온 데이터를 먼저 출력함과 동시에 데이터가 다 채워졌는지 아닌지의 신호(fifo-ef, fifo-ff)를 출력하고, 입력된 데이터가 비디오 데이터인지 오디오 데이터인지를 나타내기 위해 부가 비트(Additional bit)두어 비디오 또는 오디오 데이터를 나타내는 플래그(A/V flag)를 출력하는 A/V FIFO(82)와, 상기 A/V FIFO(82)에서 출력된 데이터를 일시저장하여 출력하는 제2데이터 버퍼(83)와 상기 A/V FIFO(82)의 출력신호(fifo-ef, fifo-ff)와 CPU(13)가 비디오 디코더 또는 오디오 디코더 억세스 여부에 따라 CPU(13)에게 억세스 권한을 주는 신호(token)를 셋팅해 주는 억세스 콘트롤부(84)와, 상기 억세스 콘트롤부(84)의 신호(token)와 상기 A/V FIFO(82)에서 출력되는 플래그(A/V flag) 신호를 받아 오디오 데이터인가 비디오 데이터인가를 판단하여 현재 억세스를 완전히 끝마친 뒤 CPU(13)가 비디오 디코더 또는 오디오 디코더를 리드/라이트 억세스 하도록 오디오 콘트롤 또는 비디오 콘트롤 신호를 출력하는 인터페이스 콘트롤부(85)와, 상기 인터페이스 콘트롤부(85)에서 출력되는 오디오 콘트롤 신호 및 비디오 콘트롤신호를 래치시켜 상기 CPU(13)으로 출력하는 A/V 인터룹트 래치부(86)로 구성된다.

이와같이 구성된 본 발명의 동작은 다음과 같다.

재8도는 본 발명의 트랜스포트 패키트 디코더 레지스터에 입력되는 트랜스포트 패키트 신택스이고, 제9도는 본 발명의 ADF 디코더 레지스터에 입력되는 ADF 신택스이며, 제10도는 본 발명의 PES 디코더 레지스터에 입력되는 PES 패키트 신택스이고, 제11도(a)(b)(c)는 본 발명의 PSI 디코더 레지스터에 입력되는 PSI 신택스이다.

그리고 제12도는 본 발명의 트랜스포트 디코더의 레지스터 리스트이고, 제13도는 본 발명의 ADF 디코더의 레지스터 리스트이며, 제14도는 본 발명의 PES 디코더의 레지스터 리스트이고, 제15도는 본 발명의 PSI 디코더의 레지스터 리스트이다.

또한 제16도는 본 발명의 트랜스포트 디코더에서 인터룹트 발생식 구성도이고, 제17도는 본 발명의 ADF 디코더에서 인터룹트 발생식 구성도이며, 제18도는 본 발명의 PES 디코더에서 인터룹트 발생식 구성도이고, 제19도는 본 발명의 CPU 콘트롤 인터페이스부에서 인터룹트 발생식 구성도이다.

먼저, 트랜스포트 파셔부(11)는 MPEG2 시스템의 규격에 따라서 각 신택스(Syntax)의 필드 값을 분해(parsing)하여 레지스터(Register)에 저장하고 PID(Packet Identifier)로 지정된 오디오, 비디오 및 데이터 정보를 채널로 부터 입력된 패키트 데이터에서 수집하여 출력시키고, 각 디코더(트랜스포트, ADF, PES, PSI)에서 레지스터 값들중에서 지정된 레지스트값이 셋팅되면 인터룹트 신호를 출력한다.

즉, 트랜스포트 파셔부(11)의 트랜스포트 디코더(21)는 제8도와 같은 MPEG2 트랜스포트 패키트 신택스를 트랜스포트 패키트 디코더 콘트롤러(21a)에서 분해하여 제11도와 같이 트랜스포트 디코더 레지스터(21b)에 저장한다. 그리고 트랜스포트 디코더 레지스터(21b)에 있는 필드값은 인터룹트 레지스터 인에이블의 상태에 따라 CPU(13)에 인터룹트를 띠운다.

인터룹트 발생방법은 제16도와 같이 트랜스포트 패키트 헤드내에 PID 필드가 사용자가 원하는 패키트의 PID와 비교한 값으로 비교한 값이 서로 같으면 1이되고 다르면 0이 된다.

즉, PID-V-flag는 트랜스포트 PID 필드가 비디오 패키트의 PID와 비교하여 비교한 값이 서로 같으면 1이 되고 다르면 0이 된다.

PID-A-flag는 트랜스포트 PID 필드가 오디오 패키트의 PID와 비교하여 비교한 값이 서로 같으면 1이 되고 다르면 0이 된다.

PID-D-flag는 트랜스포트 PID 필드가 데이터 패키트의 PID와 비교하여 비교한 값이 서로 같으면 1이 되고 다르면 0이 된다.

PID-PAT-flag는 트랜스포트 PID 필드가 PAT(Program Association Table)의 PID와 비교하여 비교한 값이 서로 같으면 1이 되고 다르면 0이 된다.

PID-PMT-flag는 트랜스포트 PID 필드가 PMT(Program Map Table)의 PID와 비교하여 비교한 값이 서로 같으면 1이 되고 다르면 0이 된다.

PID-CAT-flag는 트랜스포트 PID 필드가 CAT(Ccnditional Access Table) 섹션의 PID 와 비교하여 비교한 값이 서로 같으면 1이 되고 다르면 0이 된다.

PID-NIT-flag는 트랜스포트 PID 필드가 NIT(Network Information Table)의 PID와 비교하여 비교한 값이 서로 같으면 1이 되고 다르면 0이 된다.

그리고 PSI 디코더(22)는 제11도와 같이 PSI 섹션을 PSI 디코더 콘트롤러(22a)에서 분해하여 제14도와 같이 PSI 디코더 레지스터(22b)에 저장한다. 그리고 PSI 디코더 레지스터(22b)에 있는 필드값은 인터룹트 레지스터 인에이블의 상태에 따라 CPU(13)에 같은 방법으로 인터룹트를 띠운다.

또한 ADF 디코더(23)는 제9도와 같은 MPEG2 ADF 필드 신택스를 ADF 디코더 콘트롤러(23a)에서 분해하여 제13도와 같이 ADF 디코더 레지스터(23b)에 저장한다. 그리고 ADF 디코더 레지스터(23b)에 있는 필드값은 인터룹트 레지스터 인에이블의 상태에 따라 CPU(13)에 인터룹트를 띠운다. 이때의 인터룹트 발생방법은 제17도와 같다. 그리고 PES 디코더(24)는 제10도와 같은 MPEG2 PES 패키트 신택스를 PES 디코더 콘트롤러(24a)에서 분해하여 제13도와 같이 PES 디코더 레지스터(24b)에 저장한다. 그리고 PES 디코더 레지스터(24b)에 있는 필드값은 인터룹트 레지스터 인에이블의 상태에 따라 CPU(13)에 인터룹트를 띠운다. 이때의 인터룹트 발생방법은 제18도와 같다.

제3도에서의 디코더 인터페이스부(15)의 동작은 다음과 같다.

먼저 비디오 디코더 인터페이스부(41)에서는 비디오 디코더로 부터 인터룹트를 받아서 비디오 인터룹트(Vid-int) 신호를 발생시키며 콘트롤 버스(cntrl12)를 통하여 CPU 콘트롤 인터페이스로 전달한다.

오디오 디코더 인터페이스부(42)에서는 오디오 디코더로 부터 인터룹트를 받아서 오디오 인터룹트(Vid-int) 신호를 발생시키며 콘트롤 버스(cntrl12)를 통하여 CPU 콘트롤 인터페이스로 전달한다.

데이터 디코더 인터페이스부(43)에서는 데이터 디코더로 부터 인터룹트를 받아서 데이터 인터룹트(Data-int) 신호를 발생시키며 콘트롤 버스(cntrl12)를 통하여 CPU 콘트롤 인터페이스로 전달한다.

여기서, 디코더 인터페이스부(15)의 구성이 실시예 1(제5도)과 같을 경우를 예를 들어 더욱 자세하게 설명하면 다음과 같다.

비디오 디코더 인터페이스부(41)는 CPU(13)로부터 어드레스 버스신호(어드레스1)와 데이터 버스신호(데이터2) 및 비디오 디코더 선택신호를 선택신호로 부터 받아서 비디오 어드레스와 비디오 데이터 및 비디오 콘트롤신호를 입출력하여 CPU(13)가 비디오 디코더를 억세스하도록 하고, 또한 PES 디코더(24)로 부터 데이터 신호(데이터5), 콘트롤 신호(콘트롤5)를 받아서 일시 정지한 후, CPU(13)가 비디오 디코더를 억세스하지 않은 동안 비디오 디코더로 비디오 데이터, 비디오 콘트롤, 비디오 어드레스를 출력시키도록 한 것으로, CPU(13)로 부터의 데이터 버스신호(데이터2)는 제1데이터 버퍼(51)에 일시 저장되고 PES 디코더(24)로 부터의 데이터신호(데이터5) 및 콘트롤신호(콘트롤5)는 FIFO(52)에 일시저장되어 제2데이터 버퍼(53)를 통해 출력된다. 이때 FIFO(52)에서는 자신이 저장할 수 있는 데이터가 풀(full)인지 더 저장할 수 있는지(empty)의 신호(fifo-ef, fifo-ff)를 출력하고 억세스 콘트롤러(54)는 상기 FIFO(52)에서 출력되는 신호(fifo-ef, fifo-ff)와 CPU(13)의 콘트롤 신호(콘트롤2)로 부터 CPU(13)가 비디오 디코더를 억세스 하는지의 여부를 인식하여 CPU(13)가 비디오 디코더를 억세스 하면 CPU(13)에게 억세스 권한을 주는 신호(token)을 셋팅해 준다. 따라서 신호(token)가 0에서 1로 바뀌면 fifo 데이터를 디코더로 전송하다가 CPU(13)가 디코더를 억세스하도록 모드가 절환되므로 인터페이스 콘트롤러(55)는 현재 억세스를 완전히 끝마친 뒤에 CPU(13)가 디코더를 억세스하도록 콘트롤한다.

CPU(13)가 억세스를 마치고 약간의 딜레이 뒤에 계속 CPU(13)의 억세스가 존재하지 않고 억세스 콘트롤러(54)의 출력신호(token)가 0으로 리셋팅되면 인터페이스 콘트롤러(55)는 FIFO 데이터 트랜스퍼 모드로 동작한다.

상기의 동작은 비디오 디코더 인터페이스부(41)는 물론 오디오 디코더 인터페이스부(42) 및 데이터 디코더 인터페이스부(43)가 모두 같은 방법으로 동작하게 된다.

한편, 디코더 인터페이스부(15)의 구성이 제5도의 3개의 FIFO를 1개의 메모리로 사용한 실시예 2(제6도)와 같을 경우의 동작은 다음과 같다.

먼저, 비디오, 오디오 및 데이터 디코더 인터페이스부(41, 42, 43)는 제5도와 같이 동작한다.

그리고 메모리부(44)는 FIFO의 동작을 수행해야 하므로 비디오 데이터를 억세스하기 위하여 비디오 리드 포인터(72)와 비디오 기록 포인터(62)를 사용하고, 오디오 데이터를 억세스 하기 위하여 오디오 리드 포인터(73)와 오디오 기록 포인터(63)를 사용하며, 데이터의 데이터를 억세스하기 위하여 데이터 리드 포인터(74)와 데이터 기록 포인터(64)를 사용하였다.

따라서 비디오 데이터 억세스 포인터(72,62)는 비디오 메모리 영역을 억세스 하도록 하고 1번 리드 또는 기록한 후에 리드 또는 기록 포인터를 1크기만큼 증가시키며, 비디오 메모리 영역의 바운더리(boundary) 부분을 억세스한 후에 다시 처음 어드레스로 돌아와 다시 1씩 증가한다.

그리고 오디오와 데이터의 억세스 포인터(73, 63, 74, 64) 역시 비디오 데이터 억세스와 마찬가지로 동작한다.

각 포인터(62, 63, 64, 72, 73, 74)의 값은 각 어드레스 버퍼(65, 66, 67, 69, 70, 71)를 통하여 메모리로 인가되며 각각의 어드레스 버퍼(65, 66, 67, 69, 70, 71)는 메모리 콘트롤러(75)에 의해 출력 인에이블(output enale)되어 메모리(68)의 어드레스 포인트에 인가된다.

따라서 트랜스포트 파셔부(11)에서 출력된 데이터(데이터5)는 제3데이터 버퍼(61)를 통하여 메모리(68)로 기록 인에이블시에 인가되며 리드시에는 각 리드 포인터(72, 73, 74)에 의하여 지정된 값이 디코더 데이터로 출력된다.

메모리 인터페이스 콘트롤러(75)는 트랜스포트 파셔부(11)로 부터 콘트롤 신호(콘트롤5)와 비디오 디코더 인터페이스부(41), 오디오 디코더 인터페이스부(42) 및 데이터 디코더 인터페이스부(42)로 부터의 기록 콘트롤신호(vid-mem-cntrl, aud-mem-cntrl,data-mem-cntrl)를 주고 받으면서 트랜스포트 파셔부(11)의 데이터를 메모리(68)로 읽어 들이기 위해 비디오, 오디오, 데이터의 기록 중에 콘트롤 신호(콘트롤5)중 지정된 데이터의 종류에 따라 메모리에 인가시키고 데이터(데이터5)를 메모리(68)로 기록시키는 동작을 수행하도록 콘트롤하고 각각의 디코더 인터페이스부(41, 42, 43)로 부터의 콘트롤신호(vid-mem-cntrl, aud-mem-cntrl, data-mem cntrl)를 받아서 트랜스포트 파셔부(11)로 부터의 데이터가 입력되지 않는 동안 각 리드 포인터(72, 73, 74)를 메모리(68)로 인가하여 데이터를 읽어내어 디코더 인터페이스(41, 42, 43)로 출력한다.

또 한편, 디코더 인터페이스부(15)의 구성이 어드레스 및 데이터 버스를 공유하고 FIFO 메모리가 역시 오디오 및 비디오를 공유한 실시예 3(제7도)와 같을 경우의 동작은 다음과 같다.

CPU(13)로 부터의 데이터 버스신호(데이터2)는 제1데이터 버퍼(81)에 일시 저장되고, PES 디코더(24)로 부터의 오디오 및 비디오 데이터신호(데이터5) 및 콘트롤신호(콘트롤5)는 A/V FIFO(82)에 일시저장되어 제2데이터 버퍼(83)를 통해 출력된다.

이때 A/V FIFO(82)에서는 자신이 저장할 수 있는 데이터가 풀(full)인지 더 저장할 수 있는지(empty)의 신호(fifo-ef, fifo-ff)를 출력하고, 입력된 데이터가 오디오인지 비디오 인지를 나타내기 위해 A/V 플래그(A/V flag)를 A/V 인터페이스 콘트롤러(85)에 출력시킨다.

상기 A/V 인터페이스 콘트롤러(85)는 상기 A/V 플래그에 따라 A/V FIFO(82)의 데이터가 오디오 데이터이면 오디오 콘트롤 신호를 출력시키며, A/V FIFO(82)의 데이터가 비디오 데이터이면 비디오 콘트롤 신호를 출력시켜 오디오 데이터 또는 비디오 데이터가 오디오 또는 비디오 디코더로 출력되도록 콘트롤한다.

이때, CPU(13)가 오디오 또는 비디오 디코더를 억세스 하지 않고 있는 경우, A/V FIFO(82)에 입력된 데이터는 제2데이터 버퍼(83)를 통하여 출력되고, A/V 인터페이스 콘트롤러(85)에 의해서 A/V 플래그에 따라서 오디오 또는 비디오 디코더에 전송된다.

그리고 억세스 콘트롤러(84)는 상기 A/V FIFO(82)에서 출력되는 신호(fifo-ep, fifo-ff)와CPU(13)의 콘트롤 신호(콘트롤2)로 부터 CPU(13)가 디코더를 억세스 하는지의 여부를 인식하여 CPU(13)가 디코더를 억세스 하면 CPU(13)에게 억세스 권한을 주는 신호(token)를 셋팅해 준다.

따라서 신호(token)가 0에서 1로 바뀌면 A/V FIFO(82)의 데이터는 디코더로 전송되지 않고, 트랜스포트 파셔부(11)에서 디코딩된 데이터가 계속 A/V FIFO(82)에 저장되게 된다.

이와같이 데이터가 계속 저장되면서 전송되지 않을 경우에는 A/V FIFO(82)가 풀(full)상태에 이르게 되므로 A/V FIFO(82)는 풀 신호(fifo-fl)를 1로 셋팅된다.

상기 풀 신호가 셋팅되면 억세스 콘트롤러(84)의 출력신호(token)가 0으로 리셋팅되면서 CPU(13)가 디코더를 억세스 하던 것을 잠시 멈추도록 하여 A/V FIFO(82)의 데이터가 디코더에 전송되도록 한다.

그리고 A/V FIFO(82)의 데이터가 일정량 전송되고난 후에, 다시 억세스 콘트롤러(84)가 출력신호(token)를 1로 셋팅하여 CPU(13)가 다시 디코더를 억세스 하도록 콘트롤 한다.

FO 데이터 트랜스퍼 모드로 동작한다.

이때 A/V 인터룹트 래치부(86)는 상기 인터페이스 콘트롤부(85)에서 출력되는 오디오 콘트롤 신호 및 비디오 콘트롤 신호를 래치시켜 상기 CPU(13)으로 출력한다.

다음 제3도에서의 CPU 인터페이스부(14)의 동작은 트랜스포트 파셔부(11)의 레지스터 파일들과 비디오, 오디오 등의 디코더와 그밖의 다른 디코더들 간의 인터페이스를 제공하며 상위 어드레스를 디코딩하여 트랜스포트 파셔부(11) 또는 비디오 디코더, 오디오 디코더, 데이터 디코더 및 메모리를 선택하는 선택신호를 출력한다.

즉, CPU 어드레스 디코더(31)는 CPU(13)의 하이 어드레스 부분을 디코딩하여 트랜스포트 파셔부(11)의 레지스터를 선택하기 위한 선택신호 및 프로그램/데이터 메모리를 억세스 하기 위한 선택신호를 발생한다.

그리고 tp-CPU 인터페이스부(32)는 CPU가 트랜스포트 패키트 디코더 레지스터(21b)에 있는 레지스터를 억세스하기 위한 신호(cntrl-dsp-td)를 콘트롤(콘트롤1)과 어드레스(어드레스1) 및 선택신호를 결합시켜 각 레지스터가 서로 다른 어드레스를 갖도록 어드레스를 디코딩 시킨다.

나머지 psi-CPU 인터페이스부(33), adf-CPU 인터페이스부(34), pes-CPU 인터페이스부(35)에서도 상기 tp-CPU 인터페이스부(32)와 마친가지로 트랜스포트 파셔부(11)의 해당 레지스터를 억세스하기 위한 신호를 콘트롤(콘트롤1)신호와, 선택 출력신호를 변경시켜 발생한다.

따라서 CPU 인터페이스부(14)는 입력되는 각 인터룹트(tp-int, adf-int, pes-int, vid-int, aud-int, data-int) 신호를 받아 제19도와 같이 인터룹트가 발생된 시점에서 셋팅 시킨다.

이때 인터룹트 레지스터와 인터룹트 인에이블 값은 CPU에서 역시 리드/라이트가 가능하다.

이와같이 동작되는 본 발명의 MPEG2 트랜스포트 디코더의 동작을 전체적으로 간략하게 다시한번 설명하면, 채널 디코더로 부터 트랜스포트 패키트가 트랜스포트 파셔부(11)로 데이터 버스(데이터3)로 입력되면 트랜스포트 패키트 디코더 콘트롤러(21)가 동작하여 트랜스포트 패키트 헤더를 분해하여 트랜스포트 패캐트 헤더의 각 필드 값을 해당 레지스터(21b)(22b)(23b)(24)에 로드시키고 인터룹트 인에이블 상태에 따라서 CPU(13)에 인터룹트를 발생시킨다.

트랜스포트 패키트 헤더가 디코딩된 후에 필요한 패키트 데이터인가를 PID-V-flag, PID-A-flag, PID-D-flag, PID-PMT-flag, PID-PAT-flag, PID-CAT-flag, PID-NIT-flag의 상태로 판별하여 해당 콘트롤러를 동작시킨다.

그런데 패키트내에 ADF 필드가 존재하는 경우 즉, ADF 콘트롤 비트를 체크하여10 또는 11인 경우 ADF 필드의 존재를 확인하고 ADF 디코더 콘트롤러(23a)를 먼저 동작시키고 해당 콘트롤러(22a,42a)를 동작시킨다.

ADF 디코더 콘트롤러(23a)는 adf 필드를 분해하여 adf 필드내의 각 필드 값을 해당 레지스터에 로드시키며 인터룹트 인에이블 상태에 따라서 CPU(13)에 인터룹트를 발생시킨다.

ADF 필드의 디코딩이 끝나거나 ADF 필드가 존재하지 않을 경우에는 해당 디코더 콘트롤러가 동작하게 된다.

즉, PID-V-flag, PID-A-flag, PID-D-flag가 1로 셋팅된 경우에 PES 디코더 콘트롤러(24a)가 동작하여 PES 패키트 헤더를 분해하고 각 필드값을 해당 레지스터에 로드한 뒤 인터룹트 인에이블 상태에 따라 CPU(13)에 인터룹트를 발생시킨다.

또한 비디오 디코더, 오디오 디코더, 데이터 디코더의 종류에 따라서 비디오 디코더 인터페이스부(41), 오디오 디코더 인터페이스부(42), 데이터 디코더 인터페이스부(43)에 PES 패캐트 데이터를 전달하게 된다.

그리고 PID-PMT-flag, PID-PAT-flag, PID-CAT-flag, PID-NIT-flag가 1로 셋팅된 경우 PSI 디코더 콘트롤러(22a)가 동작하여 PSI 데이터를 디코딩하며 각 필드의 값을 해당 레지스터에 로드한다.

한편, CPU(13)는 각 블록에서 인터룹트가 걸릴때마다 인터룹트 레지스터 값을 로드하여 어느곳에서 인터룹트를 CPU(13)에 띠웠는지 확인하고 인터룹트 상황에 따라 프로그램 되어진 인터룹트를 처리한다. CPU(13)는 CPU 인터페이스부(14)를 통하여 트랜스포트 파셔부(11)내의 여러 레지스터를 억세스 할 수 있으며, 비디오 디코더, 오디오 디코더, 데이터 디코더 들을 억세스 할 수 있다.

또 한편, 디코더 인터페이스부(15)는 비디오 디코더, 오디오 디코더, 데이터 디코더를 PES 디코더(24)로 디코딩된 PES 패키트 데이터를 전달하거나 CPU(13)가 억세스하도록 조정자로서의 역할을 수행하므로서 적용대상에 따라 CPU(13)가 필요한 동작을 사용자가 프로그램한 내용에 따랄 디코더들을 억세스 할 수 있도록 한다.

이상에서 설명한 바와같은 본 발명의 MPEG2 트랜스포트 디코더 장치는 다음과 같은 효과가 있다.

첫째, 트랜스포트 디코더를 하드와이어로 로직과 프로그램 가능한 내용에 따라 CPU를 결합시키므로써 적용에 따라 사용자가 프로그램한 내용으로 트랜스포트 디코더가 디코딩 동작을 적용하게 수행할 수 있다.

둘째, 고속인 하드와이어드 로직과 저속인 CPU를 결합시키므로 여러 가지 다양하게 적용할 수 있다.

셋째, 하드와이어드 로직만을 가지고 구성한 경우 적용의 내용과 특성에 따라 적용이 불가능한 경우가 발생하므로 새로운 트랜스포트 디코더를 개발해야 하는 문제점을 해결한다.

넷째, 각각의 디코더 인터페이스를 구성하므로서 하드와이어드된 트랜스포트 파셔부로 부터 디코딩된 비디오, 오디오, 데이터의 데이터를 해당 디코더로 출력시키면서 프로그램어블한 CPU가 디코더를 동시에 시간 분할(Time sharing)하여 디코더를 억세스 할 수 있다.

다섯째, CPU가 각각의 디코더중 어느 한 개를 억세스하고 있는 동안 CPU가 억세스하고 있지 않는 디코더를 메모리 또는 FIFO에 저장되어 있는 데이터를 전송할 수 있다.

여섯째, 디코더 인터페이스를 실시예 3과 같이 형성한 경우에는 FIFO 메모리를 한 개만 사용하므로 로직이 줄어들게 되고, 각 디코더 인터페이스가 버스를 공유하게 되므로 A/V디코더와 트랜스포트 디코더 사이의 루팅(routing)이 간단해 진다.

Claims

각 신택스의 필드 값을 분해하여 레지스터에 저장하고 PID로 지정된 각 정보를 패키트 데이터에서 수집하여 출력시키고, 레지스터 값들중에서 지정된 레지스트 값이 셋팅되면 인터룹트 신호를 출력하는 트랜스포트 파셔부와, 상기 트랜스포트 파셔부의 레지스터 파일들과 각 디코더들 간의 인터페이스를 제공하며 상위 어드레스를 디코딩하여 트랜스포트 파셔부 또는 비디오 디코더, 오디오 디코더, 데이터 디코더 및 메모리를 선택하는 신호를 출력하는 CPU 인터페이스부와, 인터룹트 신호가 입력되면 상기 CPU 인터페이스부로 부터 인터룹트 레지스터를 읽어서 트랜스포트 파셔부에서 들어온 것인가, 비디오 디코더, 오디오 디코더 및 데이터 디코더로 부터 들어온 것인가를 확인하여 메모리에 프로그램된 프로그램에 의해 디코딩 동작을 하는 CPU와, 상기 CPU의 동작 프로그램을 저장하는 메모리부와, 상기 CPU 및 트랜스포트 파셔부와 비디오, 오디오, 데이터 디코더들 간에 데이터가 교환될 수 있도록 콘트롤하는 디코더 인터페이스부를 포함하여 구성됨을 특징으로 하는 MPEG2 트랜스포트 디코더 장치.
제1항에 있어서, 트랜스포트 파셔부는 채널 디코더부와 데이터 및 콘트롤 신호를 입출력하기 위한 채널 디코더 인터페이스부와, MPEG2 트랜스포트 패키트 신택스를 분해하여 분해된 각 헤더의 필드 값을 저장하고 분해된 필드 값을 인터룹트 레지스터 인에이블의 상태에 따라 CPU에 인터룹트를 발생하는 트랜스포트 디코더와, MPEG2 스트림중 PSI 섹션을 분해하여 분해된 각 헤더의 필드 값을 저장하고 분해된 필드 값을 인터룹트 레지스터 인에이블의 상태에 따라 CPU에 인터룹트를 발생하는 PSI 디코더와, MPEG2 트랜스포트 패키트 신택스중 ADF 데이터를 분해하여 분해된 각 헤더의 필드 값을 저장하고 분해된 필드 값을 인터룹트 레지스터 인에이블의 상태에 따라 CPU에 인터룹트를 발생하는 ADF 디코더와, MPEG2 스트림중 PES 데이터를 분해하여 분해된 각 헤더의 필드 값을 저장하고 분해된 필드 값을 인터룹트 레지스터 인에이블의 상태에 따라 CPU에 인터룹트를 발생하는 PES 디코더를 포함하여 구성됨을 특징으로 하는 MPEG2 트랜스포트 디코더 장치.
제2항에 있어서, 트랜스포트 디코더는 MPEG2 트랜스포트 패키트 신택스를 분해하기 위한 트랜스포트 패키트 디코더 콘트롤러와, 상기 트랜스포트 패키트 디코더 콘트롤러에서 분해된 각 헤더의 필드 값을 저장하기 위한 트랜스포트 디코더 레지스터로 구성됨을 특징으로 하는 MPEG2 트랜스포트 디코더 장치.
제2항에 있어서, PSI 디코더는 MPEG2 스트림중 PSI 섹션을 분해하기 위한 PSI 디코더 콘트롤러와, 분해된 각 헤더의 필드 값을 저장하기 위한 PSI 디코더 레지스터로 구성됨을 특징으로 하는 MPEG2 트랜스포트 디코더 장치.
제2항에 있어서, ADF 디코더는 MPEG2 트랜스포트 패키트 신택스중 ADF 데이터를 분해하기 위한 ADF 디코더 콘트롤러와, 상기 ADF 디코더 콘트롤러에서 분해된 각 헤더의 필드 값을 저장하기 위한 ADF 디코더 레지스터로 구성됨을 특징으로 하는 MPEG2 트랜스포트 디코더 장치.
제2항에 있어서, PES 디코더는 MPEG2 스트림중 PES 데이터를 분해하기 위한 PES 디코더 콘트롤러와, 상기 PES 디코더 콘트롤러에서 분해된 각 헤더의 필드 값을 저장하기 위한 PES 디코더 레지스터로 구성됨을 특징으로 하는 MPEG2 트랜스포트 디코더 장치.
제1항에 있어서, CPU 인터페이스부는 CPU 데이터 버스의 내용을 읽고/기록 하기 위하여 버퍼링하는 데이터 버퍼와, 상기 CPU의 상위 어드레스 부분을 디코딩하여 상기 트랜스포트 파셔부의 레지스터를 선택하기 위한 선택신호와, 비디오 디코더, 오디오 디코더, 그 밖의 다른 디코더를 억세스 하기 위한 선택신호 및 프로그램/데이터 메모리를 억세스 하기 위한 신호를 발생하는 어드레스 디코더와, CPU의 콘트롤, 어드레스 및 선택신호를 결합시켜 상기 트랜스포트 파셔부의 트랜스포트 디코더 레지스터에 있는 레지스터를 억세스 하기 위한 콘트롤 신호(cntrl-dsp-td)를 발생시키는 tp-CPU 인터페이스부와, 상기 CPU의 콘트롤, 어드레스 및 선택신호를 결합시켜 CPU가 PSI 디코더 레지스터에 있는 레지스터를 억세스 하기 위한 콘트롤 신호(cntrl-dsp-psi)를 발생하는 psi-CPU 인터페이스부와, 상기 CPU의 콘트롤, 어드레스 및 선택신호를 결합시켜 상기 트랜스포트 파셔부의 ADF 디코더 레지스터에 있는 레지스터를 억세스 하기 위한 콘트롤 신호(cntrl-dsp-adf)를 발생시키는 adf-CPU 인터페이스부와, 상기 CPU의 콘트롤, 어드레스 및 선택신호를 결합시켜 상기 트랜스포트 파셔부의 PES 디코더 레지스터에 있는 레지스터를 억세스 하기 위한 콘트롤 신호(cntrl-dsp-pes)를 발생시키는 pes-CPU 인터페이스부를 포함하여 구성됨을 특징으로 하는 MPEG2 트랜스포트 디코더 장치.
제7항에 있어서, tp-CPU 인터페이스부, psi-CPU 인터페이스부, adf-CPU 인터페이스부 및 pes-CPU 인터페이스부는 각 레지스터가 서로 다른 어드레스를 갖도록 어드레스를 디코딩시킴을 특징으로 하는 MPEG2 트랜스포트 디코더 장치.
제1항에 있어서, 디코더 인터페이스부는 비디오 디코더를 CPU와 PES 디코더가 억세스를 공유하도록 콘트롤 신호를 관장하는 비디오 디코더 인터페이스부와, 오디오 디코더를 CPU와 PES 디코더가 억세스를 공유하도록 콘트롤 신호를 관장하는 오디오 디코더 인터페이스부와, 데이터 디코더를 CPU와 PES 디코더가 억세스를 공유하도록 콘트롤 신호를 관장하는 데이터 디코더 인터페이스부를 포함하여 구성됨을 특징으로 하는 MPEG2 트랜스포트 디코더 장치.
제9항에 있어서, 비디오 디코더 인터페이스부 또는 오디오 디코더 인터페이스부 또는 데이터 디코더 인터페이스부는 CPU에서 출력되는 데이터를 일시저장하여 출력하는 제1데이터 버퍼와, 상기 트랜스포트 파셔부에서 출력되는 데이터를 일시저장하여 들어온 데이터를 먼저 출력함과 동시에 데이터가 다 채워졌는지 아닌지의 신호(fifo-ef, fifo-ff)를 출력하는 메모리부와, 상기 메모리부에서 출력된 데이터를 일시저장하여 출력하는 제2데이터 버퍼와, 상기 메모리부의 출력신호(fifo-ef, fifo-ff)와 CPU의 디코더 억세스 여부에 따라 CPU에게 억세스 권한을 주는 신호(token)를 셋팅하는 억세스 콘트롤부와, 상기 억세스 콘트롤부의 신호(token)를 받아 현재 억세스를 완전히 끝마친 뒤 CPU가 비디오 디코더를 리드/라이트 억세스 하도록 콘트롤하는 인터페이스 콘트롤부를 포함하여 구성됨을 특징으로 하는 MPEG2 트랜스포트 디코더 장치.
제9항에 있어서, 비디오 디코더 인터페이스부, 오디오 디코더 인터페이스부 및 데이터 디코더 인터페이스부는 적용 대상에 따라 일부만 구성됨을 특징으로 하는 MPEG2 트랜스포트 디코더 장치.
제9항 또는 제10항에 있어서, 비디오 디코더 인터페이스부, 오디오 디코더 인터페이스부 및 데이터 디코더 인터페이스부가 메모리부를 공유하여 구성됨을 특징으로 하는 MPEG2 트랜스포트 디코더 장치.
제12항에 있어서, 메모리부는 트랜스포트 파셔부의 출력 데이터를 일시저장하는 제3데이터 버퍼와 비디오, 오디오, 데이터 저장 영역으로 나뉘어져 상기 제3데이터 버퍼로 부터 입력되는 데이터를 저장하거나 저장된 데이터를 디코더 데이터로 출력하는 메모리와, 상기 메모리에 비디오 데이터를 기록하기 위하여 기록 어드레스를 출력하는 비디오 기록 포인터와, 상기 메모리에 오디오 데이터를 기록하기 위하여 기록 어드레스를 출력하는 오디오 기록 포인터와, 상기 메모리에 데이터의 데이터를 기록하기 위하여 기록 어드레스를 출력하는 데이터 기록 포인터와, 상기 비디오 기록 포인터로 부터 출력되는 어드레스를 일시저장하는 제1어드레스 버퍼와, 상기 오디오 기록 포인터로 부터 출력되는 어드레스를 일시저장하는 제2어드레스 버퍼와, 상기 데이터 기록 포인터로 부터 출력되는 어드레스를 일시저장하는 제3어드레스 버퍼와, 상기 메모리에 저장되어 있는 비디오 데이터를 리드하기 위하여 리드 어드레스를 출력하는 비디오 리드 포인터와, 상기 메모리에 저장된 오디오 데이터를 리드하기 위하여 리드 어드레스를 출력하는 오디오 리드 포인터와, 상기 메모리에 저장된 데이터의 데이터를 리드하기 위하여 리드 어드레스를 출력하는 데이터 리드 포인터와, 상기 비디오 리드 포인터로 부터 출력되는 어드레스를 일시저장하는 제4어드레스 버퍼와, 상기 오디오 리드 포인터로 부터 출력되는 어드레스를 일시저장하는 제5어드레스 버퍼와, 상기 데이터 리드 포인터로 부터 출력되는 어드레스를 일시저장하는 제6어드레스 버퍼와, 상기 PES 디코더로 부터의 콘트롤 신호(cntrl5)에 의해 상기 비디오, 오디오, 데이터 기록/리드 포인터 및 제1 내지 제6어드레스 버퍼의 동작을 제어하는 메모리 인터페이스 콘트롤러를 포함하여 구성됨을 특징으로 하는 MPEG2 트랜스포트 디코더 장치.
제9항에 있어서, 오디오 디코더 인터페이스 및 비디오 디코더 인터페이스는 어드레스 및 데이터 버스 신호를 공유하여 오디오와 비디오를 통합하여 처리하도록 구성됨을 특징으로 하는 MPEG2 트랜스포트 디코더 장치.
제14항에 있어서, 오디오 디코더 인터페이스 및 비디오 인터페이스는 상기 CPU에서 출력되는 데이터를 일시저장하여 출력하는 제1데이터 버퍼와, 상기 트랜스포트 파셔부에서 디코딩되어 출력되는 압축 데이터를 일시 저장하여 먼저 들어온 데이터를 먼저 출력함과 동시에 데이터가 다 채워졌는지 아닌지의 신호(fifo-ef, fifo-ff)를 출력하고, 입력된 데이터가 비디오 데이터 인지 오디오 데이터인지를 나타내는 플래그(A/V flag)를 출력하는 A/V FIFO와, 상기 A/V FIFO 에서 출력된 데이터를 일시저장하여 출력하는 제2데이터 버퍼와, 상기 A/V FIFO의 출력신호(fifo-ef, fifo-ff)와 CPU가 비디오 디코더 또는 오디오 디코더 억세스 여부에 따라 CPU(13)에게 억세스 권한을 주는 신호(token)를 셋팅해 주는 억세스 콘트롤부와, 상기 억세스 콘트롤부의 신호(token)와 상기 A/V FIFO에서 출력되는 플래그(A/V flag) 신호를 받아 오디오 데이터인가 비디오 데이터인가를 판단하여 현재 억세스를 완전히 끝마친 뒤 CPU가 비디오 디코더 또는 오디오 디코더를 억세스 하도록 콘트롤 신호를 출력하는 인터페이스 콘트롤부와, 상기 인터페이스 콘트롤부에서 출력되는 콘트롤신호를 래치시켜 상기 CPU로 출력하는 A/V 인터룹트 래치부로 구성됨을 특징으로 하는 MPEG2 트랜스포트 디코더 장치.