JPH0727325B2 - 暗号化装置 - Google Patents
暗号化装置Info
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- JPH0727325B2 JPH0727325B2 JP62029885A JP2988587A JPH0727325B2 JP H0727325 B2 JPH0727325 B2 JP H0727325B2 JP 62029885 A JP62029885 A JP 62029885A JP 2988587 A JP2988587 A JP 2988587A JP H0727325 B2 JPH0727325 B2 JP H0727325B2
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- JP
- Japan
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- register
- output
- encryption
- bits
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/12—Details relating to cryptographic hardware or logic circuitry
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル情報の伝送あるいは蓄積におい
て、伝送路上あるいは蓄積媒体上での情報の機密を保持
するための暗号化装置に関するものである。
て、伝送路上あるいは蓄積媒体上での情報の機密を保持
するための暗号化装置に関するものである。
（従来の技術） 従来の暗号化装置には、例えば「自己同期型簡易暗号方
式に関する一考察」第３回情報理論とその応用研究会資
料、1980年11月（以下第１文献という）、カール エイ
チ メイヤ（Carl H.Meyer），ステファン エム マテ
ィアス（Stephen M.Matyas）著「クリプトグラフィ：ア
ニュー ディメンション イン コンピュータ デー
タ セキュリティ（CRYPTOGRAPHY:A NEW DIMEMNTION IN
COMPUTER DATA SECRITY）」ジョン ウイリー アンド
サンズ（JOHN WILEY ＆ SONS）社刊、アメリカ合衆国
ニューヨーク,P88−100（以下第２文献という）に記載
されたものがある。
式に関する一考察」第３回情報理論とその応用研究会資
料、1980年11月（以下第１文献という）、カール エイ
チ メイヤ（Carl H.Meyer），ステファン エム マテ
ィアス（Stephen M.Matyas）著「クリプトグラフィ：ア
ニュー ディメンション イン コンピュータ デー
タ セキュリティ（CRYPTOGRAPHY:A NEW DIMEMNTION IN
COMPUTER DATA SECRITY）」ジョン ウイリー アンド
サンズ（JOHN WILEY ＆ SONS）社刊、アメリカ合衆国
ニューヨーク,P88−100（以下第２文献という）に記載
されたものがある。
第９図は上記第２文献に示されている暗号化装置の構成
を示すブロック図である。この方式では、64ビットブロ
ック暗号を１ビットCFB（Cipher Feed Back）モードで
用いている。同図の左側部分は暗号化部で、入力端子90
1,2を法とする加算器902,シフトレジスタ903,64ビット
ブロック暗号化部904,レジスタ905より構成される。一
方、右側部分は暗号復号化部であり、シフトレジスタ90
7,64ビットブロック暗号化部908,レジスタ909,2を法と
する加算器910,出力端子911より構成される。なお906は
伝送路である。
を示すブロック図である。この方式では、64ビットブロ
ック暗号を１ビットCFB（Cipher Feed Back）モードで
用いている。同図の左側部分は暗号化部で、入力端子90
1,2を法とする加算器902,シフトレジスタ903,64ビット
ブロック暗号化部904,レジスタ905より構成される。一
方、右側部分は暗号復号化部であり、シフトレジスタ90
7,64ビットブロック暗号化部908,レジスタ909,2を法と
する加算器910,出力端子911より構成される。なお906は
伝送路である。
平文情報のビット列は暗号化部の入力端子901より入力
され、レジスタ905の最左端の１ビットと、２を法とす
る加算器902において２を法として加算することにより
暗号化される。暗号化されたビット列は、伝送路906を
介して暗号復号化部に送られるとともにシフトレジスタ
903に帰還され、一定時間蓄積される。64ビットよりな
るシフトレジスタ903の内容は64ビットブロック暗号化
部904に入力され、64ビットよりなるデータに変換され
る。この変換されたデータはレジスタ905に格納され
る。レジスタ905に格納された64ビットのうちの最左端
の１ビットのみが、次の入力情報を、２を法とする加算
器で暗号化するために用いられる。以上の動作が繰り返
され、入力端子901から入力された平文情報は１ビット
ずつ次々と暗号化され、伝送路906を介して暗号復号化
部に送信される。
され、レジスタ905の最左端の１ビットと、２を法とす
る加算器902において２を法として加算することにより
暗号化される。暗号化されたビット列は、伝送路906を
介して暗号復号化部に送られるとともにシフトレジスタ
903に帰還され、一定時間蓄積される。64ビットよりな
るシフトレジスタ903の内容は64ビットブロック暗号化
部904に入力され、64ビットよりなるデータに変換され
る。この変換されたデータはレジスタ905に格納され
る。レジスタ905に格納された64ビットのうちの最左端
の１ビットのみが、次の入力情報を、２を法とする加算
器で暗号化するために用いられる。以上の動作が繰り返
され、入力端子901から入力された平文情報は１ビット
ずつ次々と暗号化され、伝送路906を介して暗号復号化
部に送信される。
伝送路906を介して暗号化情報が暗号復号化部に送信さ
れる。
れる。
伝送路906を介して暗号化情報が暗号復号化部で受信さ
れると、その暗号化情報はシフトレジスタ907に一定時
間蓄積されるとともに２を法とする加算器910に送られ
る。２を法とする加算器910では、受信した暗号化情報
とレジスタ909の最左端の１ビットとが、２を法として
加算され暗号復号される。暗号復号情報は出力端子911
に出力される。シフトレジスタ907、64ビットブロック
暗号化部908、レジスタ909は、それぞれ暗号化部のシフ
トレジスタ903、64ビットブロック暗号化部904、レジス
タ905と同様の動作をおこなう。64ビット暗号化部904に
設定される暗号鍵と64ビット暗号化部908に設定される
暗号復号鍵が同じであるときのみ暗号化部と暗号復号化
部の各レジスタの内容が一致し、入力端子901から入力
された情報と同じ情報が出力端子911から出力されるの
である。
れると、その暗号化情報はシフトレジスタ907に一定時
間蓄積されるとともに２を法とする加算器910に送られ
る。２を法とする加算器910では、受信した暗号化情報
とレジスタ909の最左端の１ビットとが、２を法として
加算され暗号復号される。暗号復号情報は出力端子911
に出力される。シフトレジスタ907、64ビットブロック
暗号化部908、レジスタ909は、それぞれ暗号化部のシフ
トレジスタ903、64ビットブロック暗号化部904、レジス
タ905と同様の動作をおこなう。64ビット暗号化部904に
設定される暗号鍵と64ビット暗号化部908に設定される
暗号復号鍵が同じであるときのみ暗号化部と暗号復号化
部の各レジスタの内容が一致し、入力端子901から入力
された情報と同じ情報が出力端子911から出力されるの
である。
第10図は、上記第１文献に示されている暗号化方法を示
すブロック図である。この方式では64ビットブロック暗
号の代わりに、各暗号鍵に対応した符号パターンを内蔵
した符号変換器（ROM等）を用いている。同図におい
て、921は入力端子、922は２を法とする加算器、923は
シフトレジスタ、924は符号変換器、925は伝送路、926
は２を法とする加算器、927はシフトレジスタ、928は符
号変換器、929は出力端子である。
すブロック図である。この方式では64ビットブロック暗
号の代わりに、各暗号鍵に対応した符号パターンを内蔵
した符号変換器（ROM等）を用いている。同図におい
て、921は入力端子、922は２を法とする加算器、923は
シフトレジスタ、924は符号変換器、925は伝送路、926
は２を法とする加算器、927はシフトレジスタ、928は符
号変換器、929は出力端子である。
上記の両方式は、平文と暗号文の相関を小さくできるこ
と、伝送路誤りあるいは同期はずれが生じても、シフト
レジスタの長さに比例する時間が経過すれば自動的に同
期が回復すること、等の特徴を持つ。
と、伝送路誤りあるいは同期はずれが生じても、シフト
レジスタの長さに比例する時間が経過すれば自動的に同
期が回復すること、等の特徴を持つ。
（発明が解決しようとする問題点） しかしながら、第９図で示された構成に用いられる64ビ
ットブロック暗号（例えばDES）は元来64ビットの単位
の暗号化を考慮して設計されているため複雑であり、ハ
ードウェアで実現する場合は高価となり、ソフトウェア
で実現する場合には、所望のスループットがえられない
という問題点があった。また、第10図で示された構成で
は、各暗号鍵に対応した符号パターンを内蔵した符号変
換器が必要となり、鍵の数が多くなったりシフトレジス
タ長が長くなったりすると事実上実現が不可能となると
いう問題点があった。たとえば、シフトレジスタ長を6
4、暗号鍵ビット数を64とすると符号変換器をROMで構成
する場合、必要な記憶容量は264×264≒3.4×1038ビッ
トとなってしまう。
ットブロック暗号（例えばDES）は元来64ビットの単位
の暗号化を考慮して設計されているため複雑であり、ハ
ードウェアで実現する場合は高価となり、ソフトウェア
で実現する場合には、所望のスループットがえられない
という問題点があった。また、第10図で示された構成で
は、各暗号鍵に対応した符号パターンを内蔵した符号変
換器が必要となり、鍵の数が多くなったりシフトレジス
タ長が長くなったりすると事実上実現が不可能となると
いう問題点があった。たとえば、シフトレジスタ長を6
4、暗号鍵ビット数を64とすると符号変換器をROMで構成
する場合、必要な記憶容量は264×264≒3.4×1038ビッ
トとなってしまう。
本発明の暗号化装置は以上述べた従来技術の問題点を解
決し、簡易な構成で実現でき、多くの暗号鍵に対応した
符号パターンを内蔵した変換器を必要としない暗号化装
置を提供することを目的とする。
決し、簡易な構成で実現でき、多くの暗号鍵に対応した
符号パターンを内蔵した変換器を必要としない暗号化装
置を提供することを目的とする。
（問題点を解決するための手段） 本発明は前記従来技術の問題点を解決するため、暗号化
装置を、時間的に最近の、出力端子から出力されたの暗
号化情報をｋビット記憶する第１のシフトレジスタと、
暗号化鍵をｋビット記憶する第１のレジスタと、ｋビッ
トよりなる第１のシフトレジスタの内容と、ｋビットよ
りなる第１のレジスタの内容とをビット毎に２を法とし
て加算する第１の加算手段と、ｋビットよりなる第１の
加算手段の出力の一部あるいは全部を重複して出力する
ことにより、出力をｍ×ｎビットに拡大する第１の拡大
手段と、ｍ×ｎビットよりなる第１の拡大手段の出力を
記憶する第２のレジスタと、第２のレジスタの内容をｎ
ビット毎に分割し、順次第１の符号変換手段に入力する
ように制御を行なう第１の制御手段と、予め定めたｎビ
ット入力対１ビット出力の対応表により、ｎビット入力
を１ビット出力に変換する第１の符号変換手段と、第１
の符号変換手段の１ビット出力と、第３のレジスタの内
容とを２を法として加算する第２の加算手段と、第２の
加算手段の出力を記憶する第３のレジスタと、第２の加
算手段の出力を記憶する第４のレジスタと、入力端子よ
り入力された平文情報を記憶する第５のレジスタと、第
４のレジスタの内容と、第５のレジスタの内容とを２を
法として加算し、暗号化情報をえる第３の加算手段と、
第３の加算手段の結果を記憶する第６のレジスタと、第
６のレジスタの内容を第１のシフトレジスタに帰還する
第１の帰還手段と、第６のレジスタの内容を暗号化情報
として出力する第１の出力手段と、各部の動作を制御す
る制御信号を生成する第１の制御信号発生手段とを有す
る暗号化部と、時間的に最近の、入力端子から入力され
たの暗号化情報をｋビット記憶する第２のシフトレジス
タと、暗号複号化鍵をｋビット記憶する第７のレジスタ
と、ｋビットよりなる第２のシフトレジスタの内容と、
ｋビットよりなる第７のレジスタの内容とをビット毎に
２を法として加算する第４の加算手段と、ｋビットより
なる第４の加算手段の出力の一部あるいは全部を重複し
て出力することにより、出力をｍ×ｎビットに拡大する
第２の拡大手段と、ｍ×ｎビットよりなる第２の拡大手
段の出力を記憶する第８のレジスタと、第８のレジスタ
の内容をｎビットに分割し、順次第２の符号変換手段に
入力するように制御を行なう第２の制御手段と、予め定
めたｎビット入力対１ビット出力の対応表により、ｎビ
ット入力を１ビット出力に変換する第２の符号変換手段
と、第２の符号変換手段の１ビット出力と、第９のレジ
スタの内容とを２を法として加算する第５の加算手段
と、第５の加算手段の出力を記憶する第９のレジスタ
と、第５の加算手段の出力を記憶する第10のレジスタ
と、入力端子より入力された暗号化情報を記憶する第11
のレジスタと、第10のレジスタの内容と第11のレジスタ
の内容とを２を法として加算し、暗号復号化情報をえる
第６の加算手段と、第６の加算手段の出力を記憶する第
12のレジスタと、第11のレジスタの内容を第２のシフト
レジスタに帰還する第２の帰還手段と、第12のレジスタ
の内容を暗号復号化情報として出力する第２の出力手段
と、各部の動作を制御する制御信号を生成する第２の制
御信号発生手段とを有する暗号復号化部とから構成した
ものである。
装置を、時間的に最近の、出力端子から出力されたの暗
号化情報をｋビット記憶する第１のシフトレジスタと、
暗号化鍵をｋビット記憶する第１のレジスタと、ｋビッ
トよりなる第１のシフトレジスタの内容と、ｋビットよ
りなる第１のレジスタの内容とをビット毎に２を法とし
て加算する第１の加算手段と、ｋビットよりなる第１の
加算手段の出力の一部あるいは全部を重複して出力する
ことにより、出力をｍ×ｎビットに拡大する第１の拡大
手段と、ｍ×ｎビットよりなる第１の拡大手段の出力を
記憶する第２のレジスタと、第２のレジスタの内容をｎ
ビット毎に分割し、順次第１の符号変換手段に入力する
ように制御を行なう第１の制御手段と、予め定めたｎビ
ット入力対１ビット出力の対応表により、ｎビット入力
を１ビット出力に変換する第１の符号変換手段と、第１
の符号変換手段の１ビット出力と、第３のレジスタの内
容とを２を法として加算する第２の加算手段と、第２の
加算手段の出力を記憶する第３のレジスタと、第２の加
算手段の出力を記憶する第４のレジスタと、入力端子よ
り入力された平文情報を記憶する第５のレジスタと、第
４のレジスタの内容と、第５のレジスタの内容とを２を
法として加算し、暗号化情報をえる第３の加算手段と、
第３の加算手段の結果を記憶する第６のレジスタと、第
６のレジスタの内容を第１のシフトレジスタに帰還する
第１の帰還手段と、第６のレジスタの内容を暗号化情報
として出力する第１の出力手段と、各部の動作を制御す
る制御信号を生成する第１の制御信号発生手段とを有す
る暗号化部と、時間的に最近の、入力端子から入力され
たの暗号化情報をｋビット記憶する第２のシフトレジス
タと、暗号複号化鍵をｋビット記憶する第７のレジスタ
と、ｋビットよりなる第２のシフトレジスタの内容と、
ｋビットよりなる第７のレジスタの内容とをビット毎に
２を法として加算する第４の加算手段と、ｋビットより
なる第４の加算手段の出力の一部あるいは全部を重複し
て出力することにより、出力をｍ×ｎビットに拡大する
第２の拡大手段と、ｍ×ｎビットよりなる第２の拡大手
段の出力を記憶する第８のレジスタと、第８のレジスタ
の内容をｎビットに分割し、順次第２の符号変換手段に
入力するように制御を行なう第２の制御手段と、予め定
めたｎビット入力対１ビット出力の対応表により、ｎビ
ット入力を１ビット出力に変換する第２の符号変換手段
と、第２の符号変換手段の１ビット出力と、第９のレジ
スタの内容とを２を法として加算する第５の加算手段
と、第５の加算手段の出力を記憶する第９のレジスタ
と、第５の加算手段の出力を記憶する第10のレジスタ
と、入力端子より入力された暗号化情報を記憶する第11
のレジスタと、第10のレジスタの内容と第11のレジスタ
の内容とを２を法として加算し、暗号復号化情報をえる
第６の加算手段と、第６の加算手段の出力を記憶する第
12のレジスタと、第11のレジスタの内容を第２のシフト
レジスタに帰還する第２の帰還手段と、第12のレジスタ
の内容を暗号復号化情報として出力する第２の出力手段
と、各部の動作を制御する制御信号を生成する第２の制
御信号発生手段とを有する暗号復号化部とから構成した
ものである。
（作用） 本発明では第１及び第２の符号変換手段の前段に設けら
れた加算手段により、シフトレジスタの内容と暗号化鍵
／暗号復号化鍵の内容が加算されるので、鍵数にかかわ
らず符号変換手段のパターンが１つですむようになる。
また第１及び第２の制御手段がｍ×ｎビットよりなるデ
ータをｎビットずつ分割して符号変換手段に入力させる
ので、符号変換手段のパターン数が2nですむようにな
る。したがって前記従来技術の問題点が解決される。
れた加算手段により、シフトレジスタの内容と暗号化鍵
／暗号復号化鍵の内容が加算されるので、鍵数にかかわ
らず符号変換手段のパターンが１つですむようになる。
また第１及び第２の制御手段がｍ×ｎビットよりなるデ
ータをｎビットずつ分割して符号変換手段に入力させる
ので、符号変換手段のパターン数が2nですむようにな
る。したがって前記従来技術の問題点が解決される。
（実施例） 以下本発明の実施例を詳細に説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。第１図の左側部分は暗号化部で、平文情報を入力す
るための入力端子101と、入力端子101から入力された平
文情報を記憶する記憶手段102と、記憶手段102に記憶さ
れている平文情報１ビットと記憶手段115に記憶されて
いる２を法とする加算手段113の出力１ビットとを２を
法として加算する加算手段103と、加算手段103の出力を
記憶する記憶手段104と、記憶手段104に記憶された加算
手段103の出力をシフトレジスタ106へ帰還する帰還手段
105と、長さｋビットのシフトレジスタ106と、ｋビット
からなる暗号鍵を記憶する記憶手段107と、シフトレジ
スタ106と記憶手段107の内容をビット毎に２を法として
加算する加算手段108と、ｋビットからなる２を法とす
る加算手段108の出力をｍ×ｎビットに拡散する拡散手
段109と、拡散手段109の出力を記憶する記憶手段110
と、記憶手段110の内容をｎビット毎に符号変換手段112
に入力するように制御する制御手段111と、入力された
ｎビットを１ビットに変換する符号変換手段112と、符
号変換手段112の出力と記憶手段114の出力とを２を法と
して加算する加算手段113と、加算手段113の出力を１ビ
ット記憶する記憶手段114と、加算手段113の出力を１ビ
ット記憶する記憶手段115と、記憶手段104の内容を暗号
化情報として出力するための出力端子116と、図示はし
ていないがマスタクロックと伝送クロックから、記憶手
段110の内容がｎビット毎に順に符号変換手段112に入力
されるように制御する信号、記憶手段114のリセット信
号、記憶手段114の書込み信号、記憶手段115の書込み信
号、記憶手段104の書込み信号等を生成する制御信号発
生手段とから構成される。なお、117は伝送路である。
る。第１図の左側部分は暗号化部で、平文情報を入力す
るための入力端子101と、入力端子101から入力された平
文情報を記憶する記憶手段102と、記憶手段102に記憶さ
れている平文情報１ビットと記憶手段115に記憶されて
いる２を法とする加算手段113の出力１ビットとを２を
法として加算する加算手段103と、加算手段103の出力を
記憶する記憶手段104と、記憶手段104に記憶された加算
手段103の出力をシフトレジスタ106へ帰還する帰還手段
105と、長さｋビットのシフトレジスタ106と、ｋビット
からなる暗号鍵を記憶する記憶手段107と、シフトレジ
スタ106と記憶手段107の内容をビット毎に２を法として
加算する加算手段108と、ｋビットからなる２を法とす
る加算手段108の出力をｍ×ｎビットに拡散する拡散手
段109と、拡散手段109の出力を記憶する記憶手段110
と、記憶手段110の内容をｎビット毎に符号変換手段112
に入力するように制御する制御手段111と、入力された
ｎビットを１ビットに変換する符号変換手段112と、符
号変換手段112の出力と記憶手段114の出力とを２を法と
して加算する加算手段113と、加算手段113の出力を１ビ
ット記憶する記憶手段114と、加算手段113の出力を１ビ
ット記憶する記憶手段115と、記憶手段104の内容を暗号
化情報として出力するための出力端子116と、図示はし
ていないがマスタクロックと伝送クロックから、記憶手
段110の内容がｎビット毎に順に符号変換手段112に入力
されるように制御する信号、記憶手段114のリセット信
号、記憶手段114の書込み信号、記憶手段115の書込み信
号、記憶手段104の書込み信号等を生成する制御信号発
生手段とから構成される。なお、117は伝送路である。
一方、第１図の右側部分は暗号復号化部で、暗号化部か
ら暗号化情報を入力する入力端子118と、入力端子118か
ら入力された暗号化情報を記憶する記憶手段119と、記
憶手段119に記憶された暗号情報１ビットと記憶手段131
に記憶されている加算手段129の出力を２を法として加
算する加算手段120と、暗号情報をシフトレジスタ122に
帰還する帰還手段121と、長さｋビットのシフトレジス
タ122と、ｋビットからなる暗号復号鍵を記憶する記憶
手段123と、シフトレジスタ122と記憶手段123の内容を
ビット毎に２を法として加算する加算手段124と、ｋビ
ットからなる加算手段124の出力をｍ×ｎビットに拡散
する拡散手段125と、拡散手段125の出力を記憶する記憶
手段126と、記憶手段126の内容をｎビット毎に符号変換
手段128に入力するように制御する制御手段127と、制御
手段127の出力ｎビットを１ビットに変換する符号変換
手段128と、符号変換手段128の出力と記憶手段130の出
力とを２を法として加算する加算手段129と、加算手段1
29の出力を１ビット記憶する記憶手段130と、加算手段1
29の出力を１ビット記憶する記憶手段131と、加算手段1
20の出力を記憶する記憶手段132と、記憶手段132の内容
を暗号復号化情報として出力する出力端子133と、図示
はしていないがマスタクロックと伝送ブロックから、記
憶手段126の内容がｎビット毎に順に符号変換手段128に
入力されるように制御する信号、記憶手段130のリセッ
ト信号、記憶手段130の書込み信号、記憶手段131の書込
み信号、記憶手段132の書込み信号等を生成する制御信
号発生手段とから構成される。ただし、k,m,nはそれぞ
れｍ×ｎ≧ｋを満たす任意の整数である。
ら暗号化情報を入力する入力端子118と、入力端子118か
ら入力された暗号化情報を記憶する記憶手段119と、記
憶手段119に記憶された暗号情報１ビットと記憶手段131
に記憶されている加算手段129の出力を２を法として加
算する加算手段120と、暗号情報をシフトレジスタ122に
帰還する帰還手段121と、長さｋビットのシフトレジス
タ122と、ｋビットからなる暗号復号鍵を記憶する記憶
手段123と、シフトレジスタ122と記憶手段123の内容を
ビット毎に２を法として加算する加算手段124と、ｋビ
ットからなる加算手段124の出力をｍ×ｎビットに拡散
する拡散手段125と、拡散手段125の出力を記憶する記憶
手段126と、記憶手段126の内容をｎビット毎に符号変換
手段128に入力するように制御する制御手段127と、制御
手段127の出力ｎビットを１ビットに変換する符号変換
手段128と、符号変換手段128の出力と記憶手段130の出
力とを２を法として加算する加算手段129と、加算手段1
29の出力を１ビット記憶する記憶手段130と、加算手段1
29の出力を１ビット記憶する記憶手段131と、加算手段1
20の出力を記憶する記憶手段132と、記憶手段132の内容
を暗号復号化情報として出力する出力端子133と、図示
はしていないがマスタクロックと伝送ブロックから、記
憶手段126の内容がｎビット毎に順に符号変換手段128に
入力されるように制御する信号、記憶手段130のリセッ
ト信号、記憶手段130の書込み信号、記憶手段131の書込
み信号、記憶手段132の書込み信号等を生成する制御信
号発生手段とから構成される。ただし、k,m,nはそれぞ
れｍ×ｎ≧ｋを満たす任意の整数である。
第２図は本実施例が適用される装置の周辺環境を示すブ
ロック図、第３図、第４図はそれぞれ本発明の第１の実
施例における暗号化部及び暗号復号化部の回路図であ
る。なお、説明の都合上、第３図及び第４図は、ｋ＝3
2,m＝8,n＝８の場合を示しているが、当然本発明はこれ
に限定されるものではない。第２図における暗号化部20
2及び暗号複号化部206がそれぞれ第３図及び第４図の各
回路に対応する。
ロック図、第３図、第４図はそれぞれ本発明の第１の実
施例における暗号化部及び暗号復号化部の回路図であ
る。なお、説明の都合上、第３図及び第４図は、ｋ＝3
2,m＝8,n＝８の場合を示しているが、当然本発明はこれ
に限定されるものではない。第２図における暗号化部20
2及び暗号複号化部206がそれぞれ第３図及び第４図の各
回路に対応する。
第２図において、データ生成部201から発生されたデー
タ信号とそのデータ信号の読み取りタイミングを示すタ
イミング信号が暗号化部202に送出される。暗号化部202
においてデータは暗号化され、またタイミング信号はそ
のまま送信部203に送出される。送信部203ではデータを
伝送路204に適した信号に変換し伝送路204を介して送信
する。受信部205は伝送路204より受信した信号からデー
タ信号とタイミング信号を抽出し、暗号復号化部206に
送出する。暗号復号化部206はデータを暗号復号変換
し、データ受理部207に送出する。従来から暗号化を施
さない通常のデータ伝送を行なう場合でも、少なくとも
伝送データをのせるデータ信号線と伝送データのタイミ
ングをとるためのタイミング信号線が必要である。本発
明の実施例において外部から供給される信号はこのデー
タ信号とタイミング信号の２つのみであり、その他の特
別な信号は必要としない。
タ信号とそのデータ信号の読み取りタイミングを示すタ
イミング信号が暗号化部202に送出される。暗号化部202
においてデータは暗号化され、またタイミング信号はそ
のまま送信部203に送出される。送信部203ではデータを
伝送路204に適した信号に変換し伝送路204を介して送信
する。受信部205は伝送路204より受信した信号からデー
タ信号とタイミング信号を抽出し、暗号復号化部206に
送出する。暗号復号化部206はデータを暗号復号変換
し、データ受理部207に送出する。従来から暗号化を施
さない通常のデータ伝送を行なう場合でも、少なくとも
伝送データをのせるデータ信号線と伝送データのタイミ
ングをとるためのタイミング信号線が必要である。本発
明の実施例において外部から供給される信号はこのデー
タ信号とタイミング信号の２つのみであり、その他の特
別な信号は必要としない。
次に、第３図に基づいて暗号化回路を詳細に説明する。
第５図にデータ信号と制御信号のタイミングを示す。
第５図にデータ信号と制御信号のタイミングを示す。
入力の読み取りタイミングを示すタイミング信号Tc以外
の制御信号Sc，DR，Wc,SEL1〜8,Dc，Lcはタイミング信
号Tcをトリガとして、内部クロックCLKを用いて、第５
図に示すタイミングで発生するように組まれた論理回路
よりなる制御部（図示せず）で発生される。まず、タイ
ミング信号Tcの立ち下がりをトリガとして発生した制御
信号Scにより４つのシフトレジスタ306−１〜４の内容
は１ビットづつ右へシフトされる。また同時にフロップ
フロップ304に保持されていたデータが、シフトレジス
タ306−１にシフトインされる。制御信号Scと同じタイ
ミングで制御信号DRが発生され、フリップフロップ312
の内容がリセットされる。４つの８ビットメモリ回路30
7−１〜４は暗号鍵を記憶しており、暗号鍵レジスタと
よばれる。この暗号鍵はあらかじめ外部から設定されて
いる。シフトレジスタ306（306−１〜４）とメモリ回路
307（307−１〜４）のデータは２を法とする加算器308
（308−１〜４）により加算され、その結果は書込み制
御信号Wcのタイミングでメモリ回路309（309−１〜８）
に書込まれる。加算器308からメモリ回路309への配線
は、加算結果のそれぞれのビットが８個のメモリ回路30
9のうち２個につながるように接続されている。メモリ
回路309の出力は３ステートであり該当する制御信号SEL
（SEL1〜８）がハイレベルになった時、そのメモリ回路
の信号が符号変換部310に入力される。第５図に示すよ
うに、まずはじめに制御信号SEL1がハイレベルになりメ
モリ回路309−１の内容が符号変換部310に入力される。
この符号変換部310はROMあるいはランダムロジックで構
成されており、入力８ビットのとりうる状態28−256通
りに対して１あるいは０の値を一意に出力するように構
成されている。符号変換部310の真理値表の例を第６図
に示す。符号変換部310の出力はフリップフロップ312の
内容がリセットされているので２を法とする加算器311
を通ってフリップフロップ312に制御信号Dcのタイミン
グで保持される。
の制御信号Sc，DR，Wc,SEL1〜8,Dc，Lcはタイミング信
号Tcをトリガとして、内部クロックCLKを用いて、第５
図に示すタイミングで発生するように組まれた論理回路
よりなる制御部（図示せず）で発生される。まず、タイ
ミング信号Tcの立ち下がりをトリガとして発生した制御
信号Scにより４つのシフトレジスタ306−１〜４の内容
は１ビットづつ右へシフトされる。また同時にフロップ
フロップ304に保持されていたデータが、シフトレジス
タ306−１にシフトインされる。制御信号Scと同じタイ
ミングで制御信号DRが発生され、フリップフロップ312
の内容がリセットされる。４つの８ビットメモリ回路30
7−１〜４は暗号鍵を記憶しており、暗号鍵レジスタと
よばれる。この暗号鍵はあらかじめ外部から設定されて
いる。シフトレジスタ306（306−１〜４）とメモリ回路
307（307−１〜４）のデータは２を法とする加算器308
（308−１〜４）により加算され、その結果は書込み制
御信号Wcのタイミングでメモリ回路309（309−１〜８）
に書込まれる。加算器308からメモリ回路309への配線
は、加算結果のそれぞれのビットが８個のメモリ回路30
9のうち２個につながるように接続されている。メモリ
回路309の出力は３ステートであり該当する制御信号SEL
（SEL1〜８）がハイレベルになった時、そのメモリ回路
の信号が符号変換部310に入力される。第５図に示すよ
うに、まずはじめに制御信号SEL1がハイレベルになりメ
モリ回路309−１の内容が符号変換部310に入力される。
この符号変換部310はROMあるいはランダムロジックで構
成されており、入力８ビットのとりうる状態28−256通
りに対して１あるいは０の値を一意に出力するように構
成されている。符号変換部310の真理値表の例を第６図
に示す。符号変換部310の出力はフリップフロップ312の
内容がリセットされているので２を法とする加算器311
を通ってフリップフロップ312に制御信号Dcのタイミン
グで保持される。
次に制御信号SEL2がハイレベルになり、メモリ回路309
−２の内容が符号変換部310に入力される。符号変換部3
10の出力は、フリップフロップ312の出力と加算器311に
おいて２を法として加算され、フリップフロップ312に
制御信号Dcのタイミングで保持される。以下同一の手順
が、制御信号SEL3〜７についておこなわれる。
−２の内容が符号変換部310に入力される。符号変換部3
10の出力は、フリップフロップ312の出力と加算器311に
おいて２を法として加算され、フリップフロップ312に
制御信号Dcのタイミングで保持される。以下同一の手順
が、制御信号SEL3〜７についておこなわれる。
次に制御信号SEL8がハイレベルになり、メモリ回路309
−８の内容が符号変換部310に入力される。符号変換部3
10の出力はフリップフロップ312の出力と加算器311にお
いて加算され、フリップフロップ313に制御信号Lcのタ
イミングで保持される。
−８の内容が符号変換部310に入力される。符号変換部3
10の出力はフリップフロップ312の出力と加算器311にお
いて加算され、フリップフロップ313に制御信号Lcのタ
イミングで保持される。
一方、入力端子301から入力される平文データはタイミ
ング信号Tcの立ち上がりでフリップフロップ302に保持
される。
ング信号Tcの立ち上がりでフリップフロップ302に保持
される。
フリップフロップ313の出力とフリップフロップ302の出
力は、加算器303において加算され、タイミング信号Tc
の立ち下がりでフリップフロップ304に保持される。保
持されたフリップフロップ304の出力が出力端子305より
暗号文として出力される。
力は、加算器303において加算され、タイミング信号Tc
の立ち下がりでフリップフロップ304に保持される。保
持されたフリップフロップ304の出力が出力端子305より
暗号文として出力される。
次に、第４図に基づき暗号復号化回路について説明す
る。
る。
同図において、401は入力端子、402はフリップフロッ
プ、403は加算器、404はフリップフロップ、405は出力
端子、406−１〜４はシフトレジスタ、407−１〜４はメ
モリ回路、408−１〜４は加算器、409−１〜８はメモリ
回路、410は符号変換部、411は加算器、412はフリップ
フロップ、413はフリップフロップである。この暗号復
号化回路の動作は、暗号化回路の動作と入力端子より入
力される情報が暗号文であること、出力端子より出力さ
れる情報が暗号復号文であること及びシフトレジスタへ
帰還するデータはフリップフロップ404の出力ではなく
フリップフロップ402の出力であることを除いて同じで
ある。
プ、403は加算器、404はフリップフロップ、405は出力
端子、406−１〜４はシフトレジスタ、407−１〜４はメ
モリ回路、408−１〜４は加算器、409−１〜８はメモリ
回路、410は符号変換部、411は加算器、412はフリップ
フロップ、413はフリップフロップである。この暗号復
号化回路の動作は、暗号化回路の動作と入力端子より入
力される情報が暗号文であること、出力端子より出力さ
れる情報が暗号復号文であること及びシフトレジスタへ
帰還するデータはフリップフロップ404の出力ではなく
フリップフロップ402の出力であることを除いて同じで
ある。
本実施例では、時刻ｔにおける平文をPt、暗号鍵及び暗
号復号鍵をそれぞれ（e1，e2，・・・・・・・・e32）
及び（d1，d2，・・・・・・・・・d32）、符号変換手
段112、128の変換関数をＦとしたとき暗号文Ct及び暗号
復号文Ｐ′tは次のようにかける。
号復号鍵をそれぞれ（e1，e2，・・・・・・・・e32）
及び（d1，d2，・・・・・・・・・d32）、符号変換手
段112、128の変換関数をＦとしたとき暗号文Ct及び暗号
復号文Ｐ′tは次のようにかける。
Ct＝Pt Ｆ（e29Ct-29，e30Ct-30，e31Ct-31，e32C
t-32，e1Ct-1，…e4Ct-4） Ｆ（e1Ct-1，e2Ct-2，e3Ct-3，e4Ct-4，e5
Ct-5，…e8Ct-8） Ｆ（e5Ct-5，e6Ct-6，e7Ct-7，e8Ct-8，e9
Ct-9，…e12Ct-12） Ｆ（e9Ct-9，e10Ct-10，e11Ct-11，e12
Ct-12，e13Ct-13，…e16Ct-16） Ｆ（e13Ct-13，e14Ct-14，e15Ct-15，e16C
t-16，e17Ct-17，…e20Ct-20） Ｆ（e17Ct-17，e18Ct-18，e19Ct-19，e20C
t-20，e21Ct-21，…e24Ct-24） Ｆ（e21Ct-21，e22Ct-22，e23Ct-23，e24C
t-24，e25Ct-25，…e28Ct-28） Ｆ（e25Ct-25，e26Ct-26，e27Ct-27，e28C
t-28，e29Ct-29，…e32Ct-32） Ｐ′t＝Ct Ｆ（d29Ct-29，d30Ct-30，d31Ct-31，d32C
1-32，d1Ct-1，…d4Ct-4） Ｆ（d1Ct-1，d2Ct-2，d3Ct-3，d4Ct-4，d5
Ct-5，…d8Ct-8） Ｆ（d5Ct-5，d6Ct-6，d7Ct-7，d8Ct-8，d9
Ct-9，…d12Ct-12） Ｆ（d9Ct-9，d10Ct-10，d11Ct-11，d12
Ct-12，d13Ct-13，…d16Ct-16） Ｆ（d13Ct-13，d14Ct-14，d15Ct-15，d16C
t-16，d17Ct-17，…d20Ct-20） Ｆ（d17Ct-17，d18Ct-18，d19Ct-19，d20C
t-20，d21Ct-21，…d24Ct-24） Ｆ（d21Ct-21，d22Ct-22，d23Ct-23，d24C
t-24，d25Ct-25，…d28Ct-28） Ｆ（d25Ct-25，d26Ct-26，d27Ct-27，d28C
t-28，d29Ct-29，…d32Ct-32） 次に本発明の第２の実施例について説明する。
t-32，e1Ct-1，…e4Ct-4） Ｆ（e1Ct-1，e2Ct-2，e3Ct-3，e4Ct-4，e5
Ct-5，…e8Ct-8） Ｆ（e5Ct-5，e6Ct-6，e7Ct-7，e8Ct-8，e9
Ct-9，…e12Ct-12） Ｆ（e9Ct-9，e10Ct-10，e11Ct-11，e12
Ct-12，e13Ct-13，…e16Ct-16） Ｆ（e13Ct-13，e14Ct-14，e15Ct-15，e16C
t-16，e17Ct-17，…e20Ct-20） Ｆ（e17Ct-17，e18Ct-18，e19Ct-19，e20C
t-20，e21Ct-21，…e24Ct-24） Ｆ（e21Ct-21，e22Ct-22，e23Ct-23，e24C
t-24，e25Ct-25，…e28Ct-28） Ｆ（e25Ct-25，e26Ct-26，e27Ct-27，e28C
t-28，e29Ct-29，…e32Ct-32） Ｐ′t＝Ct Ｆ（d29Ct-29，d30Ct-30，d31Ct-31，d32C
1-32，d1Ct-1，…d4Ct-4） Ｆ（d1Ct-1，d2Ct-2，d3Ct-3，d4Ct-4，d5
Ct-5，…d8Ct-8） Ｆ（d5Ct-5，d6Ct-6，d7Ct-7，d8Ct-8，d9
Ct-9，…d12Ct-12） Ｆ（d9Ct-9，d10Ct-10，d11Ct-11，d12
Ct-12，d13Ct-13，…d16Ct-16） Ｆ（d13Ct-13，d14Ct-14，d15Ct-15，d16C
t-16，d17Ct-17，…d20Ct-20） Ｆ（d17Ct-17，d18Ct-18，d19Ct-19，d20C
t-20，d21Ct-21，…d24Ct-24） Ｆ（d21Ct-21，d22Ct-22，d23Ct-23，d24C
t-24，d25Ct-25，…d28Ct-28） Ｆ（d25Ct-25，d26Ct-26，d27Ct-27，d28C
t-28，d29Ct-29，…d32Ct-32） 次に本発明の第２の実施例について説明する。
図中701は暗号化部の平文情報の入力端子、702はフリッ
プフロップ、801は暗号復号化部の暗号化情報入力端
子、802はフリップフロップ、703,803は加算器、704,80
4はフリップフロップ、705,805は出力端子、706−１〜
4,806−１〜４はシフトレジスタ、707−１〜４はメモリ
回路、708−１〜４は加算器、709−１〜８はメモリ回
路、710は符号変換器、711は加算器、712はフリップフ
ロップ、713,813はフリップフロップ、751,752,753,754
−１〜４は切りかえ回路である。また、第３図及び第４
図と同様な信号には記号にダッシュを付して示してあ
る。第２の実施例は実質的に第１の実施例の暗号化回路
及び暗号化復号回路の内のシフトレジスタ以外の部分を
共有し、時分割的に利用するものである。平文情報は端
子701から入力され、暗号化されて端子705へ出力され
る。受信した暗号化情報は端子801から入力され端子805
から出力される。各データと制御信号のタイミングを第
８図に示す。暗号／暗号復号の切りかえは制御信号E/D
を用いておこなう。その他の動作は第１の実施例と同じ
であるので説明を省略する。
プフロップ、801は暗号復号化部の暗号化情報入力端
子、802はフリップフロップ、703,803は加算器、704,80
4はフリップフロップ、705,805は出力端子、706−１〜
4,806−１〜４はシフトレジスタ、707−１〜４はメモリ
回路、708−１〜４は加算器、709−１〜８はメモリ回
路、710は符号変換器、711は加算器、712はフリップフ
ロップ、713,813はフリップフロップ、751,752,753,754
−１〜４は切りかえ回路である。また、第３図及び第４
図と同様な信号には記号にダッシュを付して示してあ
る。第２の実施例は実質的に第１の実施例の暗号化回路
及び暗号化復号回路の内のシフトレジスタ以外の部分を
共有し、時分割的に利用するものである。平文情報は端
子701から入力され、暗号化されて端子705へ出力され
る。受信した暗号化情報は端子801から入力され端子805
から出力される。各データと制御信号のタイミングを第
８図に示す。暗号／暗号復号の切りかえは制御信号E/D
を用いておこなう。その他の動作は第１の実施例と同じ
であるので説明を省略する。
（発明の効果） 以上詳細に説明したように、本発明によれば符号変換手
段入力の前段にシフトレジスタの内容と暗号鍵あるいは
暗号復号鍵の記憶手段の内容を加算する加算手段をもう
けたので、鍵数にかかわらず符号変換手段のパターンは
１つでよい。またｍ×ｎビットよりなるデータをｎビッ
トづつに分割して符号変換手段の入力とする制御手段を
もうけたので、符号変換手段のパターン数は2nでよい。
このように、本発明は符号変換手段の回路規模の簡素化
あるいはROM容量の削減におおきく貢献する。例えば符
号変換手段をROMで構成する場合、ｍ＝16,n＝8,k＝64で
暗号鍵が64ビットの場合でもROM容量は256ビットでよ
い。
段入力の前段にシフトレジスタの内容と暗号鍵あるいは
暗号復号鍵の記憶手段の内容を加算する加算手段をもう
けたので、鍵数にかかわらず符号変換手段のパターンは
１つでよい。またｍ×ｎビットよりなるデータをｎビッ
トづつに分割して符号変換手段の入力とする制御手段を
もうけたので、符号変換手段のパターン数は2nでよい。
このように、本発明は符号変換手段の回路規模の簡素化
あるいはROM容量の削減におおきく貢献する。例えば符
号変換手段をROMで構成する場合、ｍ＝16,n＝8,k＝64で
暗号鍵が64ビットの場合でもROM容量は256ビットでよ
い。
さらに、本発明によれば64ビットブロック暗号のような
複雑な分割処理や繰り返し処理ビット操作を行なわなく
ても暗号／暗号復号鍵の微少な変化や平文情報の微少な
変化が暗号文情報や暗号復号文情報に大きく拡大される
暗号化装置が実現できる。
複雑な分割処理や繰り返し処理ビット操作を行なわなく
ても暗号／暗号復号鍵の微少な変化や平文情報の微少な
変化が暗号文情報や暗号復号文情報に大きく拡大される
暗号化装置が実現できる。
第１図は本発明の一実施例の構成を示すブロック図、第
２は本発明の実施例が適用される周辺構成を示すブロッ
ク図、第３図は暗号化回路の構成例を示す回路図、第４
図は暗号復号化回路の構成例を示す回路図、第５図はデ
ータ信号と制御信号のタイミングチャート、第６図は符
号変換部の真理値表の例を示す図、第７図は本発明の第
２の実施例の構成を示すブロック図、第８図はデータ信
号と制御信号のタイミングチャート、第９図は第２文献
に示された従来の暗号化装置の構成図、第10図は第１文
献に示された従来の暗号化装置の構成図である。 101;118……入力端子、103,108,113;120,124,129……加
算手段、102,104,107,110,114,115;119,123,126,130,13
1,132,……記憶手段、105;121……帰還路、106,122……
シフトレジスタ、109;125……拡散手段、111;127……制
御手段、112;128……符号変換手段、116;133……出力端
子。
２は本発明の実施例が適用される周辺構成を示すブロッ
ク図、第３図は暗号化回路の構成例を示す回路図、第４
図は暗号復号化回路の構成例を示す回路図、第５図はデ
ータ信号と制御信号のタイミングチャート、第６図は符
号変換部の真理値表の例を示す図、第７図は本発明の第
２の実施例の構成を示すブロック図、第８図はデータ信
号と制御信号のタイミングチャート、第９図は第２文献
に示された従来の暗号化装置の構成図、第10図は第１文
献に示された従来の暗号化装置の構成図である。 101;118……入力端子、103,108,113;120,124,129……加
算手段、102,104,107,110,114,115;119,123,126,130,13
1,132,……記憶手段、105;121……帰還路、106,122……
シフトレジスタ、109;125……拡散手段、111;127……制
御手段、112;128……符号変換手段、116;133……出力端
子。
Claims (2)
- 【請求項１】時間的に最近の、出力端子から出力された
暗号化情報をｋビット記憶する第１のシフトレジスタ
と、 暗号化鍵をｋビット記憶する第１のレジスタと、 ｋビットよりなる第１のシフトレジスタの内容と、ｋビ
ットよりなる第１のレジスタの内容とをビット毎に２を
法として加算する第１の加算手段と、 ｋビットよりなる第１の加算手段の出力の一部あるいは
全部を重複して出力することにより、出力をｍ×ｎビッ
トに拡大する第１の拡大手段と、 ｍ×ｎビットよりなる第１の拡大手段の出力を記憶する
第２のレジスタと、 第２のレジスタの内容をｎビット毎に分割し、順次第１
の変換手段に入力するように制御を行なう第１の制御手
段と、 予め定めたｎビット入力対１ビット出力の対応表によ
り、ｎビット入力を１ビット出力に変換する第１の符号
変換手段と、 第１の符号変換手段の１ビット出力と、第３のレジスタ
の内容とを２を法として加算する第２の加算手段と、 第２の加算手段の出力を記憶する第３のレジスタと、 第２の加算手段の出力を記憶する第４のレジスタと、 入力端子より入力された平文情報を記憶する第５のレジ
スタと、 第４のレジスタの内容と、第５のレジスタの内容を２を
法として加算し、暗号化情報をえる第３の加算手段と、 第３の加算手段の結果を記憶する第６のレジスタと、 第６のレジスタの内容を第１のシフトレジスタに帰還す
る第１の帰還手段と、 第６のレジスタの内容を暗号化情報として出力する第１
の出力手段と、 各部の動作を制御する制御信号を生成する第１の制御信
号発生手段とを有する暗号化部と、 時間的に最近の、入力端子から入力された暗号化情報を
ｋレジスタ記憶する第２のシフトレジスタと、 暗号復号化鍵をｋビット記憶する第７のレジスタと、 ｋビットよりなる第２のシフトレジスタの内容と、ｋビ
ットよりなる第７のレジスタの内容とをビット毎に２を
法として加算する第４の加算手段と、 ｋビットよりなる第４の加算手段の出力の一部あるいは
全部を重複して出力することにより、出力をｍ×ｎビッ
トに拡大する第２の拡大手段と、 ｍ×ｎビットよりなる第２の拡大手段の出力を記憶する
第８のレジスタと、 第８のレジスタの内容をｎビットに分割し、順次第２の
符号変換手段に入力するように制御を行なう第２の制御
手段と、 予め定めたｎビット入力対１ビット出力の対応表によ
り、ｎビット入力を１ビット出力に変換する第２の符号
変換手段と、 第２の符号変換手段の１ビット出力と、第９のレジスタ
の内容とを１を法として加算する第５の加算手段と、 第５の加算手段の出力を記憶する第９のレジスタと、 第２の加算手段の出力を記憶する第10のレジスタと、 入力端子より入力された暗号化情報を記憶する第11のレ
ジスタと、 第10のレジスタの内容と第11のレジスタの内容とを２を
法として加算し、暗号復号化情報をえる第６の加算手段
と、 第６の加算手段の出力を記憶する第12のレジスタと、 第11のレジスタの内容を第２のシフトレジスタに帰還す
る第２の帰還手段と、 第12のレジスタの内容を暗号化復号化情報として出力す
る第２の出力手段と、 各部の動作を制御する制御信号を生成する第２の制御信
号発生手段とを有する暗号復号化部とから構成される
（ただしk,m,nはｍ×ｎ≧ｋを満たす任意の整数）こと
を特徴とする暗号化装置。 - 【請求項２】暗号化部と暗号復号化部のうちの第１のレ
ジスタ、第７のレジスタと第１の加算手段、第４の加算
手段と、第１の拡大手段、第２の拡大手段と第２のレジ
スタ、第８のレジスタと、第１の制御手段、第２の制御
手段と、第１の符号変換手段、第２の符号変換手段と、
第２の加算手段、第５の加算手段と、第３のレジスタ、
第９のレジスタを共有し、暗号化部と暗号復号化部が、
該共有手段を時分割で利用することを特徴とする特許請
求の範囲第１項に記載の暗号化装置。
Priority Applications (8)
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| JP62029885A JPH0727325B2 (ja) | 1987-02-13 | 1987-02-13 | 暗号化装置 |
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