JPH07271836A - Method for determining wiring interval - Google Patents
Method for determining wiring intervalInfo
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- JPH07271836A JPH07271836A JP6093996A JP9399694A JPH07271836A JP H07271836 A JPH07271836 A JP H07271836A JP 6093996 A JP6093996 A JP 6093996A JP 9399694 A JP9399694 A JP 9399694A JP H07271836 A JPH07271836 A JP H07271836A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は配線間隔決定方法に関
し、特に半導体集積回路における配線レイアウトパター
ンを決定する際に適用される配線間隔決定方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring interval determining method, and more particularly to a wiring interval determining method applied when determining a wiring layout pattern in a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】一般に、半導体集積回路の配線レイアウ
トパターンを作成するに当っては、コンパクション機能
を有する自動配線プログラムにより、各配線の間隔を設
定する方法が用いられる。図９は、従来の配線レイアウ
トパターンの作成方法を示すブロック図である。図９に
示されるように、当該従来例は、仮の配線レイアウトパ
ターン６を作成するために、配線データの入力ならびに
入力された配線データをＣＲＴ等の画面に表示し、当該
配線データの修正を行うエディット手段１と、配線の最
小間隔および最小配線幅等の設計基準に関する情報を格
納する設計基準記憶手段８と、この設計基準記憶手段８
に格納されている配線間隔の条件を満たすとともに、配
線面積が最小になるように仮の配線レイアウトパターン
を修正するコンパクション手段４とを備えて構成され
る。2. Description of the Related Art Generally, in creating a wiring layout pattern of a semiconductor integrated circuit, a method of setting an interval of each wiring by an automatic wiring program having a compaction function is used. FIG. 9 is a block diagram showing a conventional method of creating a wiring layout pattern. As shown in FIG. 9, in the conventional example, in order to create a temporary wiring layout pattern 6, the wiring data is input and the input wiring data is displayed on a screen such as a CRT, and the wiring data is corrected. Editing means 1 to be performed, design standard storing means 8 for storing information on design standard such as minimum wiring interval and minimum wiring width, and this design standard storing means 8
And a compaction unit 4 that corrects the tentative wiring layout pattern so that the wiring area is minimized while satisfying the wiring spacing condition.
【０００３】また、図１０（ａ）は配線レイアウトパタ
ーンの一例を示す図である。図１０（ａ）において、当
該配線レイアウトパターンは、第１層の配線レイアウト
パターン１０１〜１０５と、第２層の配線レイアウトパ
ターン１１とにより形成されており、前記第１層の配線
レイアウトパターン１０１〜１０５と第２層の配線レイ
アウトパターン１１とは、コンタクト部１２により接続
されている。Further, FIG. 10A is a diagram showing an example of a wiring layout pattern. In FIG. 10 (a), the wiring layout pattern is a wiring layout pattern 10 1 to 10 5 of the first layer, the wiring layout pattern 11 of the second layer is formed by, the first layer wiring layout pattern 10 1 to 10 5 and the wiring layout pattern 11 of the second layer are connected by the contact portion 12.
【０００４】以下、上記の従来の配線レイアウトパター
ンの作成方法について説明する。図９において、設計基
準記憶手段８には、例えば、図１０（ａ）における第１
層の配線レイアウトパターン１０１、１０２、１０３、
１０４、１０４および１０５における相互間の最小間隔
についての情報が記述されている。設計者は、まずエデ
ィット手段１を用いて、仮の配線レイアウトパターン６
を作成する。この際に、設計者は、設計基準記憶手段３
に格納されている最小配線間隔に拘泥することなく、ラ
フな寸法で配線データを入力することにより、配線レイ
アウトパターン６のデータ作成時間を短縮することがで
きる。次いで、設計者によりコンパクション手段４が起
動され、これにより、コンパクション手段４により、設
計基準記憶手段８に格納されている最小配線間隔に関す
る情報に従って、上記の仮の配線レイアウトパターン６
の配線間隔が修正される。このような手順を介すること
により、図１０（ａ）に示されるように、第１層の配線
レイアウトパターン１０１、１０２、１０３、１０４、
１０４および１０５の相互間の最小間隔が、設計基準記
憶手段８に格納されている配線間隔ＳＰ０に保たれた配
線レイアウトパターン６が作成される。A method of creating the above-mentioned conventional wiring layout pattern will be described below. In FIG. 9, the design standard storage unit 8 stores, for example, the first in FIG.
Layer wiring layout patterns 10 1 , 10 2 , 10 3 ,
Information about the minimum spacing between each other at 10 4 , 10 4 and 10 5 is described. The designer first uses the editing means 1 to create a temporary wiring layout pattern 6
To create. At this time, the designer uses the design standard storage means 3
By inputting the wiring data with a rough dimension without being restricted by the minimum wiring interval stored in, the data creation time of the wiring layout pattern 6 can be shortened. Next, the designer activates the compaction means 4, which causes the compaction means 4 to execute the above-mentioned provisional wiring layout pattern 6 in accordance with the information about the minimum wiring distance stored in the design standard storage means 8.
The wiring interval of is corrected. Through such a procedure, as shown in FIG. 10A, the first-layer wiring layout patterns 10 1 , 10 2 , 10 3 , 10 4 ,
A wiring layout pattern 6 is created in which the minimum distance between 10 4 and 10 5 is kept at the wiring distance SP 0 stored in the design standard storage means 8.
【０００５】しかしながら、上記の配線レイアウトパタ
ーンの作成方法においては、コンパクション手段４の目
的は、配線レイアウトパターンの設計基準を満たすとと
もに、配線面積が最小になるように配線レイアウトパタ
ーンを修正することにあるため、全ての配線について最
小間隔が設定されるように修正が行われる。しかし、大
規模半導体集積回路においては、配線間の寄生容量によ
るクロストークの影響を無視することができなくなり、
隣接配線からのノイズが回路動作に悪影響を及ぼすよう
な信号の存在に対しては、当該信号の配線と隣接配線と
の配線間隔を広くとることが必要となる。従って、この
ような場合には、一例が図１０（ｂ）に示されるよう
に、配線間隔を部分的に変更した配線レイアウトパター
ン６を作成する必要がある。このように、配線間隔を部
分的に変更する場合には、設計者としては、一旦コンパ
クション手段４の動作終了後に、対応する配線レイアウ
トパターン６における配線間隔を、エディット手段１を
用いて所望の配線間隔に修正することを求められる。し
かし、多数の配線を有する大規模半導体集積回路等にお
いては、一ケ所における配線間隔の修正が、他の配線レ
イアウトパターンの部分に対しても影響を与えることに
なるため、当該修正に多大の時間を要するとともに、現
実問題として、このような修正により設計基準違反を派
生する危険性が非常に大になるという問題がある。However, in the above-mentioned wiring layout pattern creating method, the purpose of the compaction means 4 is to satisfy the design standard of the wiring layout pattern and to correct the wiring layout pattern so that the wiring area is minimized. Therefore, the correction is performed so that the minimum interval is set for all wirings. However, in large-scale semiconductor integrated circuits, the effect of crosstalk due to parasitic capacitance between wirings cannot be ignored,
For the presence of a signal in which noise from the adjacent wiring adversely affects the circuit operation, it is necessary to widen the wiring distance between the wiring of the signal and the adjacent wiring. Therefore, in such a case, as shown in FIG. 10B, it is necessary to create the wiring layout pattern 6 in which the wiring interval is partially changed. In this way, when partially changing the wiring interval, the designer, once the operation of the compaction means 4 is completed, changes the wiring interval in the corresponding wiring layout pattern 6 to the desired wiring using the editing means 1. You will be asked to correct the interval. However, in a large-scale semiconductor integrated circuit or the like having a large number of wirings, the correction of the wiring interval at one place also affects other wiring layout pattern portions. In addition to the above, there is a problem that, as a practical problem, the risk of deriving a design standard violation is extremely large due to such modification.
【０００６】このような問題点を解決するために、特開
平４−３４４７号公報の“配線レイアウトパターン作成
装置”においては、配線幅に応じて一旦仮の配線レイア
ウトパターンの配線幅を調整し、コンパクション手段に
より設計基準に規定されている配線間隔となるように修
正した後に、元の配線幅に復元する手段を設けることに
より、配線幅に応じた配線間隔を保持した配線レイアウ
トパターンを自動的に得る方法が提案されている。In order to solve such a problem, in the "wiring layout pattern creating apparatus" of Japanese Patent Laid-Open No. 4-3447, the wiring width of a temporary wiring layout pattern is temporarily adjusted according to the wiring width. A wiring layout pattern that maintains the wiring spacing according to the wiring width is automatically created by providing a means to restore the original wiring width after the wiring spacing specified in the design standard is corrected by compaction means. How to get it is proposed.
【０００７】当該提案による配線レイアウトパターン作
成装置は、図１１に示されるように、入力された配線レ
イアウトパターンに関する情報に基づいて、仮の配線レ
イアウトパターン６を作成し、ＣＲＴ等の画面上に表示
するエディット手段１と、最小配線間隔および配線幅に
応じた配線間隔等を含む配線間隔に関する情報を記憶す
る設計基準記憶手段８と、設計基準記憶手段８に記憶さ
れている配線間隔に関する情報に応じて、仮のレイアウ
トパターン６の配線幅を一旦調整し、下記のコンパクシ
ョン手段４による修正後に配線幅を元の幅に復元する配
線幅修正手段１３と、設計基準記憶手段８に記憶されて
いる配線間隔の情報を満たすとともに、配線面積が最小
となるように仮の配線レイアウトパターン６を修正する
コンパクション手段４とを備えて構成されている。この
提案による配線レイアウトパターン作成方法は、エディ
ット手段１により作成された配線レイアウトパターン６
に対して、配線修正手段１３により配線レイアウトパタ
ーン６の配線幅を太く修正した後に、コンパクション手
段４により、設計基準記憶手段８に記憶されている配線
間隔になるように、当該配線レイアウトパターン６を修
正し、その後において、再度元の配線幅に戻すことによ
り、該当する配線の配線間隔を広げるという考えによっ
ており、当該提案による配線間隔の決定方法に関する技
術手法は、配線の仮レイアウトパターンの配線幅が太い
場合には、対応する配線間隔として広い配線間隔を採
り、当該仮レイアウトパターンの配線幅が細い場合に
は、対応する配線間隔として狭い配線間隔を採ることを
主眼とし、また特徴としている。As shown in FIG. 11, the wiring layout pattern creating apparatus according to the proposal creates a temporary wiring layout pattern 6 based on the input information about the wiring layout pattern and displays it on a screen such as a CRT. The editing means 1, the design standard storing means 8 for storing information on the wiring spacing including the wiring spacing according to the minimum wiring spacing and the wiring width, and the information on the wiring spacing stored in the design standard storing means 8. Then, the wiring width of the temporary layout pattern 6 is once adjusted, and the wiring width is corrected to the original width after being corrected by the compaction means 4 described below, and the wiring stored in the design standard storage means 8. A compaction procedure that corrects the tentative wiring layout pattern 6 so that the wiring area is minimized while satisfying the information on the spacing. It is constituted by a 4. The wiring layout pattern creating method according to this proposal is based on the wiring layout pattern 6 created by the editing means 1.
On the other hand, after the wiring correction means 13 corrects the wiring width of the wiring layout pattern 6 to be thick, the compaction means 4 changes the wiring layout pattern 6 so that the wiring intervals are stored in the design standard storage means 8. It is considered that the wiring interval of the corresponding wiring is widened by correcting it and then returning it to the original wiring width again.The technical method regarding the method of determining the wiring interval by the proposal is the wiring width of the temporary layout pattern of the wiring. Is thick, a wide wiring interval is adopted as the corresponding wiring interval, and a narrow wiring interval is adopted as the corresponding wiring interval when the wiring width of the temporary layout pattern is thin.
【０００８】[0008]
【発明が解決しようとする課題】上述した図９に示され
る従来の配線レイアウトパターンの作成方法において
は、配線レイアウトパターンの設計基準を満たすととも
に、配線面積が最小になるように配線レイアウトパター
ンを修正することに主眼があり、全ての配線について最
小間隔が設定されるように修正が行われる。しかし、最
近の大規模半導体集積回路においては、高密度化に伴な
い配線間の寄生容量によるクロストークの影響を無視す
ることができなくなり、隣接配線からのノイズによる障
害に対応して、隣接配線との配線間隔を広くとることが
必要となり、配線間隔を部分的に変更した配線レイアウ
トパターンを作成する必要がある。このような場合に
は、設計者により、対応する配線間隔をエディット手段
を用いて修正する必要があるが、多数の配線を有する大
規模半導体集積回路等においては、一ケ所の修正が他配
線にも影響を与えることになるため、当該修正には多大
の時間を要するとともに、設計基準違反を派生する危険
性が非常に大であるという欠点がある。In the conventional method for creating a wiring layout pattern shown in FIG. 9 described above, the wiring layout pattern is modified so that the wiring layout pattern design criteria are satisfied and the wiring area is minimized. The main purpose is to do so, and the correction is performed so that the minimum distance is set for all wirings. However, in recent large-scale semiconductor integrated circuits, it is no longer possible to ignore the effect of crosstalk due to parasitic capacitance between wirings due to higher density. It is necessary to widen the wiring interval between the wiring and the wiring layout pattern, and it is necessary to create a wiring layout pattern in which the wiring distance is partially changed. In such a case, it is necessary for the designer to correct the corresponding wiring intervals by using an edit means. However, in a large-scale semiconductor integrated circuit having a large number of wirings, one correction is required for the other wirings. Since this will also affect, the correction takes a lot of time, and there is a drawback that the risk of deriving a design standard violation is very large.
【０００９】また図１１に示される、特開平４−３４４
７号公報において提案されている配線レイアウトパター
ン作成装置による配線間隔決定方法においては、配線レ
イアウトパターンにおける配線の間隔は、当該配線の配
線幅により一律に規制されて決定されることになるた
め、現在の高密度化された半導体集積回路を設計する場
合においては、その配線間隔決定方法の適用性に関して
大きな問題が介在している。例えば、基準電位を伝達す
る信号に対しては配線幅を特に大きくする必要はない
が、高密度化に伴なって派生している隣接配線からのク
ロストークを回避するためには、結果として、その配線
間隔を大きくとることが必要となる。このように隣接配
線からのクロストークに対応する場合には、前記提案に
よる配線間隔決定方法においては、上記の配線間隔を大
きくとるためには、その配線間隔に対応して必要以上に
当該配線の配線幅を大きくする必要があり、その結果と
して、配線レイアウトパターンによる占有面積が必要以
上に増大する結果となって、半導体集積回路の高密度化
を阻害する一要因になるになるという欠点がある。Also, as shown in FIG. 11, Japanese Patent Laid-Open No. 4-344.
In the wiring interval determining method by the wiring layout pattern creating apparatus proposed in Japanese Patent Publication No. 7, the wiring interval in the wiring layout pattern is determined by being uniformly regulated by the wiring width of the wiring. In designing a highly integrated semiconductor integrated circuit, there is a big problem regarding the applicability of the wiring interval determining method. For example, although it is not necessary to particularly increase the wiring width for the signal transmitting the reference potential, in order to avoid the crosstalk from the adjacent wiring which is derived from the high density, as a result, It is necessary to increase the wiring interval. In this way, in the case of dealing with crosstalk from adjacent wirings, in the wiring spacing determination method proposed above, in order to increase the above wiring spacing, the wiring spacing is unnecessarily corresponding to the wiring spacing. It is necessary to increase the wiring width, and as a result, the area occupied by the wiring layout pattern is unnecessarily increased, which is one of the factors that hinder the high density of the semiconductor integrated circuit. .
【００１０】また、前記提案による配線間隔決定方法に
おいては、上記の欠点に加えて、配線幅の決定は、配線
レイアウトパターンのデータ入力時に人手により行われ
ており、このために、配線幅の入力時に設定ミスが入り
込む可能性が大となり、一旦このような設定ミスが発生
すると、最悪該当信号線に必要とされる配線幅が不足す
る状態となって、半導体集積回路の動作時において、当
該配線が断線する等の半導体集積回路の信頼性の低下に
つながる要因になるという欠点がある。In addition to the above-mentioned drawbacks, in the wiring interval determination method proposed above, the wiring width is manually determined when the data of the wiring layout pattern is input. Therefore, the wiring width is input. At times, there is a high possibility that a setting error will be introduced, and once such a setting error occurs, the wiring width required for the corresponding signal line will become insufficient at worst, and the wiring will be lost during operation of the semiconductor integrated circuit. However, there is a drawback that it may cause a decrease in reliability of the semiconductor integrated circuit such as disconnection.
【００１１】[0011]
【課題を解決するための手段】第１の発明の配線間隔決
定方法は、半導体集積回路の同一層に形成されるべき配
線レイアウトパターンを作成するための配線間隔決定方
法において、前記配線レイアウトパターンに含まれる少
なくとも一つ以上の特定配線の配線幅の初期設定値を、
予め規定されている配線信号名および配線間隔を含む配
線情報を参照して、所定の第１の配線幅修正手段によ
り、より広い配線幅に拡大修正する第１の処理ステップ
と、前記配線レイアウトパターンに含まれる全ての配線
に対して、所定のコンパクション手段により一様にコン
パクション処理を行い、前記全ての配線の配線間隔を所
定の最小値に修正する第２の処理ステップと、所定の第
２の配線幅修正手段により、前記特定配線の配線幅を前
記初期設定値に復元させる第３の処理ステップとを少な
くとも有することを特徴としている。According to a first aspect of the present invention, there is provided a wiring interval determining method, wherein a wiring interval determining method for creating a wiring layout pattern to be formed in the same layer of a semiconductor integrated circuit includes: Initialize the wiring width of at least one specific wiring included
A first processing step of expanding and correcting to a wider wiring width by a predetermined first wiring width correcting means with reference to wiring information including a wiring signal name and a wiring interval which are defined in advance, and the wiring layout pattern. A second processing step of uniformly performing a compaction process on all the wirings included in the wirings by a predetermined compaction means, and correcting the wiring intervals of all the wirings to a predetermined minimum value; At least a third processing step of restoring the wiring width of the specific wiring to the initial setting value by the wiring width correction means.
【００１２】また、第２の発明の配線間隔決定方法は、
半導体集積回路の同一層に形成されるべき配線レイアウ
トパターンを作成するための配線間隔決定方法におい
て、前記配線レイアウトパターンに含まれる少なくとも
一つ以上の特定配線の配線幅の初期設定値を、予め規定
されている配線信号名、配線幅および配線間隔を含む配
線情報を参照して、より広い配線幅に拡大修正する第１
の処理ステップと、前記配線レイアウトパターンに含ま
れる全ての配線に対して、所定のコンパクション手段に
より一様にコンパクション処理を行い、前記全ての配線
の配線間隔を所定の最小値に修正する第２の処理ステッ
プと、前記特定配線の配線幅を、当該特定配線に対応し
て予め規定されている配線信号名、配線幅および配線間
隔を含む配線情報を参照して、所定の第２の配線幅修正
手段により当該配線情報に規定されている配線幅に変更
する第３の処理ステップとを少なくとも有することを特
徴としている。The wiring interval determining method of the second invention is
In a wiring interval determining method for creating a wiring layout pattern to be formed in the same layer of a semiconductor integrated circuit, an initial setting value of the wiring width of at least one specific wiring included in the wiring layout pattern is defined in advance. The wiring information including the wiring signal name, the wiring width, and the wiring interval, which are set, is enlarged and corrected to a wider wiring width.
Processing step, and a second compaction process for uniformly performing a compaction process on all the wirings included in the wiring layout pattern by a predetermined compaction means to correct the wiring intervals of all the wirings to a predetermined minimum value. The processing step and the wiring width of the specific wiring are corrected by a predetermined second wiring width correction with reference to wiring information including a wiring signal name, a wiring width, and a wiring interval which are defined in advance corresponding to the specific wiring. And a third processing step for changing the wiring width to the wiring width defined by the wiring information.
【００１３】なお、前記配線レイアウトパターンに含ま
れる前記特定配線の両側に位置する配線をそれぞれ第１
および第２の特定配線として規定し、これらの第１およ
び第２の特定配線を対象として前記第１および第２の発
明を適用してもよい。The wirings located on both sides of the specific wiring included in the wiring layout pattern are first divided into
And the second specific wiring, and the first and second inventions may be applied to these first and second specific wirings.
【００１４】[0014]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１５】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、配線
レイアウトパターン・データの入力、および入力された
配線データをＣＲＴ等の画面に表示し、当該配線データ
を修正して、仮配線レイアウトパターン２を作成するエ
ディット手段１と、少なくとも対応する信号名と配線間
隔とが格納されている配線間隔記憶手段７と、配線の最
小間隔および最小配線幅等の設計基準に関する配線情報
を格納する設計基記憶手段８と、配線間隔記憶手段７に
格納されている配線間隔に関する情報に応じて、指定さ
れた信号線の配線幅を調整する配線幅修正手段（１）３
と、配線幅修正手段（１）３により配線幅が補正された
仮配線レイアウトパターンを、設計基準記憶手段８に格
納されている配線間隔の条件を満たすとともに、配線面
積が最小になるように修正するコンパクション手段４
と、コンパクション手段４により修正された配線レイア
ウトパターンを、記憶されている元の配線幅に復元して
配線レイアウトパターン６を作成する配線幅修正手段
（２）５とを備えて構成される。なお、図２は、配線間
隔記憶手段７内における、配線間隔を変更する対象とな
る配線に関する信号名と配線間隔とを示す記述内容の一
例を示す図である。図２において、Ｓｉｇ−３およびＳ
ｉｇ−Ｎは信号名を示し、ＳＰ３およびＳＰＮは、それ
ぞれ前記信号名に対応する配線間隔を示している。ま
た、図３（ａ）、（ｂ）、（ｃ）および（ｄ）は、本実
施例の配線間隔決定手順に対応する配線レイアウトパタ
ーンの経緯を示す図である。FIG. 1 is a block diagram showing a first embodiment of the present invention. As shown in FIG. 1, in the present embodiment, the wiring layout pattern data is input, the input wiring data is displayed on a screen such as a CRT, the wiring data is corrected, and the temporary wiring layout pattern 2 is displayed. Editing means 1 to be created, wiring interval storage means 7 in which at least corresponding signal names and wiring intervals are stored, and design base storage means for storing wiring information regarding design criteria such as minimum wiring intervals and minimum wiring widths. 8 and the wiring width correction means (1) 3 for adjusting the wiring width of the designated signal line in accordance with the information about the wiring distance stored in the wiring distance storage means 7.
Then, the temporary wiring layout pattern whose wiring width is corrected by the wiring width correcting means (1) 3 is corrected so that the wiring space condition stored in the design standard storage means 8 is satisfied and the wiring area is minimized. Compaction means 4
And a wiring width correction means (2) 5 for restoring the wiring layout pattern corrected by the compaction means 4 to the original stored wiring width to create the wiring layout pattern 6. Note that FIG. 2 is a diagram showing an example of the description content in the wiring interval storage means 7 showing the signal names and the wiring intervals relating to the wires whose wiring intervals are to be changed. In FIG. 2, Sig-3 and S
ig-N represents a signal name, and SP 3 and SP N respectively represent wiring intervals corresponding to the signal name. Further, FIGS. 3A, 3B, 3C and 3D are diagrams showing the history of the wiring layout pattern corresponding to the wiring interval determination procedure of this embodiment.
【００１６】次に、本実施例による配線レイアウトパタ
ーンの配線幅決定方法について説明する。図３（ａ）
は、配線レイアウトパターン・データの入力時点におけ
る配線レイアウトパターンである。図３（ａ）におい
て、Ｗ１、Ｗ２、Ｗ３、Ｗ４およびＷ５は、それぞれ信
号名Ｓｉｇ−１、Ｓｉｇ−２、Ｓｉｇ−３、Ｓｉｇ−４
およびＳｉｇ−５に対応する配線を示しており、設計者
は、エディット手段１を用いてデータ入力を行う。その
際、設計者は、通常は、設計基準記憶手段８に格納され
ている最小配線幅ＷＩ０を用いてデータ入力を行うが、
配線に流れる電流値または信号の動作速度等を含む設計
上の必要条件に応じて、それ以上の配線幅でデータ入力
が行われる。この配線データの入力と同時に、各配線に
は、上記の配線の信号名Ｓｉｇ−１、Ｓｉｇ−２、Ｓｉ
ｇ−３、Ｓｉｇ−４およびＳｉｇ−５を示すデータが付
加される。この時に、自動配線プログラムを用いて自動
的に配線を行うような場合には、これらの信号名は、デ
ータ上に自動的に付加される。配線幅修正手段（１）３
においては、配線間隔記憶手段７に格納されている信号
名および配線間隔を読み込み、当該信号名に対応する配
線に対しては、当該配線間隔記憶手段７より読み出され
た前記配線間隔に応じて配線幅の修正が行われる。この
修正に当っては、元の配線幅がＷＩ０、設計基準記憶手
段８に格納されている配線間隔がＳＰ０で、配線間隔記
憶手段７に格納されている配線Ｗ３の配線間隔がＳＰ３
である場合には、図３（ｂ）に示されるように、配線幅
修正手段（１）３により、該当配線の配線幅は、ＷＩ０
＋２（ＳＰ３−ＳＰ０）に修正される。この配線幅の修
正後においてコンパクション手段４を起動すると、図３
（ｃ）に示されるように、配線レイアウトパターンは、
配線間隔が設計基準記憶手段８に格納されている最小寸
法値ＳＰ０となるように修正される。そして、最後に、
図３（ｄ）に示されるように、配線幅修正手段（２）５
により、該当配線の配線幅を元の配線幅ＷＩ０に復元す
ることにより、該当配線の両側における配線間隔として
ＳＰ３が確保される。Next, the method for determining the wiring width of the wiring layout pattern according to this embodiment will be described. Figure 3 (a)
Is a wiring layout pattern at the time of inputting the wiring layout pattern data. In FIG. 3A, W 1 , W 2 , W 3 , W 4 and W 5 are signal names Sig-1, Sig-2, Sig-3 and Sig-4, respectively.
And wiring corresponding to Sig-5 are shown, and the designer inputs data using the edit means 1. At that time, the designer normally inputs data using the minimum wiring width WI 0 stored in the design standard storage means 8.
Data is input with a wiring width wider than that according to design requirements including the current value flowing in the wiring or the operating speed of the signal. Simultaneously with the input of the wiring data, the signal names Sig-1, Sig-2, Si
Data indicating g-3, Sig-4 and Sig-5 are added. At this time, when the wiring is automatically performed using the automatic wiring program, these signal names are automatically added to the data. Wiring width correction means (1) 3
In the above, the signal name and the wiring interval stored in the wiring interval storage means 7 are read, and the wiring corresponding to the signal name is read according to the wiring interval read from the wiring interval storage means 7. The wiring width is corrected. In this modification, the original wiring width is WI 0 , the wiring interval stored in the design standard storage unit 8 is SP 0 , and the wiring interval of the wiring W 3 stored in the wiring interval storage unit 7 is SP. Three
3B, the wiring width of the corresponding wiring is WI 0 by the wiring width correcting means (1) 3 as shown in FIG. 3B.
It is corrected to +2 (SP 3 -SP 0). When the compaction means 4 is started after the correction of the wiring width, as shown in FIG.
As shown in (c), the wiring layout pattern is
The wiring interval is corrected to be the minimum dimension value SP 0 stored in the design standard storage unit 8. And finally,
As shown in FIG. 3D, the wiring width correction means (2) 5
Thus, the wiring width of the corresponding wiring is restored to the original wiring width WI 0 , so that SP 3 is secured as the wiring interval on both sides of the corresponding wiring.
【００１７】即ち、本実施例によれば、配線間隔の縮小
化により発生するクロストークの低減を最小限の面積に
より実現することができる。That is, according to the present embodiment, it is possible to reduce the crosstalk generated by reducing the wiring interval with a minimum area.
【００１８】次に、本発明の第２の実施例について説明
する。図４に示されるように、本実施例は、配線レイア
ウトパターン・データの入力、および入力された配線デ
ータをＣＲＴ等の画面に表示し、当該配線データの修正
して、仮配線レイアウトパターン２を作成するエディッ
ト手段１と、少なくとも対応する信号名と配線幅および
配線間隔とが記述されている配線幅・間隔記憶手段９
と、配線の最小間隔および最小配線幅等の設計基準に関
する配線情報を格納する配線情報記憶手段８と、配線幅
間隔記憶手段９に格納されている配線幅および配線間隔
に関する配線情報に応じて、指定された信号線の配線幅
を調整する配線幅修正手段（１）３と、設計基準記憶手
段８に格納されている配線間隔の条件を満たすととも
に、配線面積が最小になるように、配線幅修正手段
（１）３により配線幅が補正された仮配線レイアウトパ
ターンを修正するコンパクション手段４と、コンパクシ
ョン手段４により修正された配線レイアウトパターン
を、記憶されている元の配線幅に復元して配線レイアウ
トパターン６を作成する配線幅修正手段（２）５とを備
えて構成される。なお、図５は、配線幅間隔記憶手段９
内における、信号名と配線幅および配線間隔とを示す記
述内容の一例を示す図である。図５において、Ｓｉｇ−
３およびＳｉｇ−Ｎは信号名を示し、ＷＩ３、ＳＰ３お
よびＷＩＮ、ＳＰＮは、それぞれ前記信号名Ｓｉｇ−３
およびＳｉｇ−Ｎに対応する配線幅および配線間隔を示
している。また、図６（ａ）、（ｂ）、（ｃ）および
（ｄ）は、本実施例の配線間隔決定手順に対応する配線
レイアウトパターンの経緯を示す図である。Next, a second embodiment of the present invention will be described. As shown in FIG. 4, in this embodiment, the wiring layout pattern data is input, and the input wiring data is displayed on a screen such as a CRT, the wiring data is corrected, and the tentative wiring layout pattern 2 is displayed. Editing means 1 to be created and a wiring width / spacing storage means 9 in which at least corresponding signal names, wiring widths and wiring intervals are described.
In accordance with the wiring information storage means 8 for storing the wiring information regarding the design criteria such as the minimum wiring spacing and the minimum wiring width, and the wiring information regarding the wiring width and the wiring spacing stored in the wiring width spacing storage means 9. The wiring width correction means (1) 3 for adjusting the wiring width of the designated signal line and the wiring width stored in the design standard storage means 8 are satisfied, and the wiring width is minimized. The compaction unit 4 that corrects the tentative wiring layout pattern whose wiring width has been corrected by the correction unit (1) 3 and the wiring layout pattern that has been corrected by the compaction unit 4 are restored to the stored original wiring width and wiring is performed. Wiring width correction means (2) 5 for creating the layout pattern 6 is provided. Note that FIG. 5 shows the wiring width interval storage means 9
6 is a diagram showing an example of description contents indicating signal names, wiring widths, and wiring intervals in FIG. In FIG. 5, Sig-
3 and Sig-N represent signal names, and WI 3 , SP 3 and WI N , SP N respectively represent the signal names Sig-3.
And the wiring width and wiring interval corresponding to Sig-N are shown. Further, FIGS. 6A, 6B, 6C and 6D are diagrams showing the history of the wiring layout pattern corresponding to the wiring interval determination procedure of this embodiment.
【００１９】図６（ａ）は、本実施例における配線レイ
アウトパターン・データの入力時点における配線レイア
ウトパターンである。図３（ａ）の場合と同様に、図６
（ａ）において、Ｗ１、Ｗ２、Ｗ３、Ｗ４およびＷ
５は、それぞれ信号名Ｓｉｇ−１、Ｓｉｇ−２、Ｓｉｇ
−３、Ｓｉｇ−４およびＳｉｇ−５に対応する配線を示
しており、ＷＩ０は設計基準により規定されている最低
の配線幅である。設計者としては、設計上規定されてい
る配線幅を気にすることなく、エディット手段１を用い
て、一律に設計基準で規定されている上記の最低幅ＷＩ
０でデータ入力を行うが、その後を受けて、配線幅修正
手段（１）３においては、、配線幅配線間隔記憶手段９
に格納されている配線幅および配線間隔が読み込まれ、
当該信号名に対応する配線に対して格納されている配線
幅および配線間隔に応じて配線幅の修正が行われる。こ
の修正に当っては、設計基準記憶手段８に格納されてい
る配線幅および配線間隔が、それぞれＷＩ０およびＳＰ
０であり、配線幅・間隔記憶手段９に格納されている該
当配線Ｗ３の信号名がＳｉｇ−３で、その配線幅および
配線間隔がそれぞれＷＩ３およびＳＰ３であるものとす
ると、図６（ｂ）に示されるように、配線幅修正手段
（１）３により、配線Ｗ３の配線幅は、ＷＩ３＋２（Ｓ
Ｐ３−ＳＰ０）に修正される。この配線幅の修正後にお
いてコンパクション手段４を起動すると、図６（ｃ）に
示されるように、配線レイアウトパターンは、配線間隔
が設計基準記憶手段８に格納されている最小寸法値ＳＰ
０となるように修正される。そして、最後に、図３
（ｄ）に示されるように、配線幅修正手段（２）５によ
り、該当配線Ｗ３の配線幅を元の配線幅ＷＩ３に復元す
ることにより、配線Ｗ３の両側における配線間隔として
ＳＰ３が確保される。FIG. 6A shows a wiring layout pattern at the time of inputting the wiring layout pattern data in this embodiment. As in the case of FIG.
In (a), W 1 , W 2 , W 3 , W 4 and W
5 are signal names Sig-1, Sig-2, and Sig, respectively.
-3, Sig-4 and Sig-5 are shown, and WI 0 is the minimum wiring width defined by the design standard. As a designer, the edit means 1 is used without concern for the wiring width specified in the design, and the minimum width WI specified by the design standard is uniformly used.
Data is input at 0 , but in response to this, the wiring width correction means (1) 3 causes the wiring width wiring interval storage means 9
The wiring width and wiring interval stored in are read,
The wiring width is corrected according to the wiring width and the wiring interval stored for the wiring corresponding to the signal name. In this modification, the wiring width and the wiring interval stored in the design standard storage means 8 are WI 0 and SP, respectively.
6 and the signal name of the corresponding wiring W 3 stored in the wiring width / spacing storage unit 9 is Sig-3, and the wiring width and wiring spacing are WI 3 and SP 3 , respectively. As shown in (b), the wiring width of the wiring W 3 is WI 3 +2 (S) by the wiring width correcting means (1) 3.
Is corrected to P 3 -SP 0). When the compaction means 4 is started after the wiring width is corrected, as shown in FIG. 6C, in the wiring layout pattern, the wiring interval is the minimum dimension value SP stored in the design standard storage means 8.
It is modified to be 0 . And finally, Figure 3
As shown (d), the by wire width correction means (2) 5, by restoring the wiring width of the corresponding wire W 3 to the original line width WI 3, SP 3 as wire spacing on both sides of the wire W 3 Is secured.
【００２０】なお、本実施例を適用することにより、設
計者による配線データ入力時において、設計上必要とさ
れる配線幅にとらわれることなくデータ入力を行うこと
が可能になり、また修正すべき配線幅を配線幅間隔記憶
手段９に格納されている配線幅に応じて決定することが
できるため、人為的なミスが排除されて効率よく配線レ
イウトパターンを作成することができる。By applying this embodiment, when the wiring data is input by the designer, it is possible to input the data without being restricted by the wiring width required for the design, and the wiring to be corrected. Since the width can be determined according to the wiring width stored in the wiring width interval storage means 9, human error can be eliminated and the wiring layout pattern can be efficiently created.
【００２１】即ち、本実施例によれば、第１の実施例の
場合と同様に、配線間隔の縮小化により発生するクロス
トークの低減を最小限の面積により実現することが可能
となるるとともに、人手によるデータ入力ミスが排除さ
れ、結果として半導体集積回路自体の信頼性の低下をも
未然に防止される。That is, according to the present embodiment, as in the case of the first embodiment, it is possible to reduce the crosstalk caused by the reduction of the wiring interval with a minimum area. As a result, a manual data input error is eliminated, and as a result, a decrease in reliability of the semiconductor integrated circuit itself is prevented.
【００２２】次に、本発明の第３の実施例について説明
する。本実施例の構成は、前述の第１の実施例の場合と
同様であり、配線レイアウトパターンの配線間隔決定方
法の手順についても、第１の実施例の場合と基本的には
同様である。第１の実施例と異なる点は、前述の第１の
実施例においては、特定の配線Ｗ３の両側の配線Ｗ
２およびＷ ４との間の配線間隔を決定するために、当該
配線Ｗ３の配線幅を広げる処理手順を経由しているのに
対して、本実施例においては、配線Ｗ３の両側の配線Ｗ
２およびＷ４の、それぞれの配線の両側の配線間隔を設
定するために、配線間隔記憶手段７による配線間隔情報
を参照することにより、配線Ｗ２およびＷ４の配線幅を
広げる処理手順を介して、これらの配線Ｗ２およびＷ４
の、それぞれの両側との間の配線間隔を所定値に決定し
ていることである。Next, a third embodiment of the present invention will be described. The configuration of this embodiment is the same as that of the above-described first embodiment, and the procedure of the wiring interval determining method of the wiring layout pattern is basically the same as that of the first embodiment. The difference from the first embodiment is that in the above-described first embodiment, the wirings W on both sides of the specific wiring W 3 are provided.
To determine the wiring spacing between the 2 and W 4, whereas that via a procedure to widen the line width of the wiring W 3, in this embodiment, both sides of the interconnection of the interconnection W 3 W
In order to set the wiring intervals on both sides of the respective wirings of 2 and W 4 , by referring to the wiring interval information by the wiring interval storage means 7, the wiring procedure of increasing the wiring width of the wirings W 2 and W 4 is performed. And these wirings W 2 and W 4
That is, the wiring interval between the two sides is determined to be a predetermined value.
【００２３】図７（ａ）、（ｂ）、（ｃ）および（ｄ）
は、本実施例の手順に対応する配線レイアウトパターン
の経緯を示す図である。本実施例においては、配線Ｗ３
の両側に位置する配線Ｗ２およびＷ４の配線幅は、配線
幅修正手段（１）３により、それぞれＷＩ０＋２（ＳＰ
２−ＳＰ０）およびＷＩ０＋２（ＳＰ４−ＳＰ０）に広
げられ、続けてコンパクション手段４より、配線レイア
ウトパターンの配線間隔が最小寸法値ＳＰ０となるよう
に修正される。そして配線幅修正手段（２）５により、
該当配線配線Ｗ２およびＷ４の配線幅をそれぞれ当初の
配線幅ＷＩ０に復元することにより、該当配線Ｗ２およ
びＷ４のそれぞれの両側の配線との間の配線間隔は、そ
れぞれＳＰ２およびＳＰ４に設定される。第１の実施例
の場合同様に、配線Ｗ２およびＷ４のそれぞれの両側の
配線との間の配線間隔設定に対応して、配線間隔の縮小
化により発生するクロストークの低減を最小限の面積に
おいて実現することができる。7 (a), (b), (c) and (d)
FIG. 6 is a diagram showing the history of a wiring layout pattern corresponding to the procedure of this embodiment. In this embodiment, the wiring W 3
The wiring widths of the wirings W 2 and W 4 located on both sides of the wiring are respectively WI 0 +2 (SP) by the wiring width correcting means (1) 3.
2− SP 0 ) and WI 0 +2 (SP 4 −SP 0 ), and subsequently, the compaction means 4 corrects the wiring interval of the wiring layout pattern to the minimum dimension value SP 0 . Then, by the wiring width correction means (2) 5,
By restoring the appropriate wiring lines W 2 and W initial line width WI 0 respectively the wiring width of 4, the wiring distance between the respective sides of the wiring of the relevant wire W 2 and W 4 are, SP 2 and each Set to SP 4 . Similarly to the case of the first embodiment, the reduction of the crosstalk caused by the reduction of the wiring interval is minimized corresponding to the setting of the wiring interval between the wirings on both sides of the wirings W 2 and W 4 . Can be realized in area.
【００２４】更に、本発明の第４の実施例ついて説明す
る。本実施例の構成は、前述の第２の実施例の場合と同
様であり、配線レイアウトパターンの配線間隔決定方法
の手順についても、第２の実施例の場合と基本的には同
様である。第２の実施例と異なる点は、前述の第２の実
施例においては、特定の配線Ｗ３の両側の配線Ｗ２およ
びＷ４との間の配線間隔を決定するために、当該配線Ｗ
３の配線幅を広げる処理手順を経由しているのに対し
て、本実施例においては、配線Ｗ３の両側の配線Ｗ２お
よびＷ４を特定配線として、これらの配線Ｗ２およびＷ
４のそれぞれの配線の両側の配線間隔を設定するため
に、配線間隔記憶手段７による配線間隔情報を参照する
ことにより、配線Ｗ２およびＷ４の配線幅を広げる処理
手順を介して、これらの配線Ｗ２およびＷ４のそれぞれ
の両側との間の配線間隔を所定値に決定していることで
ある。Further, a fourth embodiment of the present invention will be described. The configuration of this embodiment is the same as that of the above-described second embodiment, and the procedure of the wiring interval determining method of the wiring layout pattern is basically the same as that of the second embodiment. The difference from the second embodiment is that in the above-described second embodiment, in order to determine the wiring interval between the wirings W 2 and W 4 on both sides of the specific wiring W 3 , the wiring W concerned is determined.
Whereas that via a procedure to expand the third wiring width, in this embodiment, as the specific wiring on both sides of the wiring W 2 and W 4 wire W 3, these wires W 2 and W
In order to set the wiring distances on both sides of each of the wirings 4, the wiring distance information by the wiring distance storage means 7 is referred to, and the wiring widths of the wirings W 2 and W 4 are expanded through the processing procedure. That is, the wiring interval between the wirings W 2 and W 4 on both sides is determined to be a predetermined value.
【００２５】図８（ａ）、（ｂ）、（ｃ）および（ｄ）
は、本実施例の手順に対応する配線レイアウトパターン
の経緯を示す図である。本実施例においては、前述の第
２の実施例において適用されている配線幅間隔記憶手段
９による配線幅および配線間隔の配線情報を参照するこ
とにより、配線幅修正手段（１）３により、配線Ｗ３の
両側に位置する配線Ｗ２およびＷ４の配線幅は、配線幅
修正手段（１）３により、それぞれＷＩ２＋２（ＳＰ２
−ＳＰ０）およびＷＩ４＋２（ＳＰ４−ＳＰ０）に広げ
られ、続けてコンパクション手段４より、配線レイアウ
トパターンの配線間隔が最小寸法値ＳＰ０となるように
修正される。その後において、配線幅修正手段（２）５
により、該当配線配線Ｗ２およびＷ４の配線幅を、それ
ぞれ当初の配線幅ＷＩ２およびＷＩ４に復元することに
より、該当配線Ｗ２およびＷ４のそれぞれの両側の配線
との間の配線間隔は、それぞれＳＰ２およびＳＰ４に設
定される。本実施例においても、前述の第２の実施例と
同様に、設計者による配線データ入力時において、設計
上必要とされる配線幅にとらわれることなくデータ入力
を行うことが可能になり、また修正すべき配線幅を配線
幅間隔記憶手段９に格納されている配線幅および配線間
隔を含む配線情報に応じて決定することができるため、
人為的なミスが排除されて効率よく配線レイウトパター
ンを作成することができる。これにより、配線間隔の縮
小化により発生するクロストークの低減を最小限の面積
により実現することが可能になるとともに、人手による
入力ミスが排除され、半導体集積回路自体の信頼性の低
下も防止される。8 (a), (b), (c) and (d)
FIG. 6 is a diagram showing the history of a wiring layout pattern corresponding to the procedure of this embodiment. In the present embodiment, by referring to the wiring information of the wiring width and the wiring interval by the wiring width interval storage means 9 applied in the second embodiment, the wiring width correction means (1) 3 performs the wiring operation. The wiring widths of the wirings W 2 and W 4 located on both sides of W 3 are WI 2 +2 (SP 2 ) by the wiring width correcting means (1) 3, respectively.
-SP 0 ) and WI 4 +2 (SP 4 -SP 0 ), and subsequently, the compaction means 4 corrects the wiring interval of the wiring layout pattern to the minimum dimension value SP 0 . After that, the wiring width correction means (2) 5
Accordingly, the wiring distance between the wiring width of the corresponding wiring line W 2 and W 4, by restoring the original wiring width WI 2 and WI 4 respectively, and both sides of each of the wires of the corresponding wire W 2 and W 4 Are set to SP 2 and SP 4 , respectively. Also in this embodiment, similarly to the second embodiment described above, when the designer inputs the wiring data, the data can be input without being restricted by the wiring width required in the design, and the correction is made. Since the wiring width to be used can be determined according to the wiring information including the wiring width and the wiring interval stored in the wiring width interval storage means 9,
It is possible to eliminate the human error and efficiently create the wiring layout pattern. As a result, it is possible to reduce the crosstalk caused by the reduction of the wiring interval with a minimum area, eliminate the manual input error, and prevent the reliability of the semiconductor integrated circuit itself from decreasing. It
【００２６】[0026]
【発明の効果】以上説明したように、本発明は、記憶手
段に格納されている配線間隔および配線幅に応じて、予
め該当配線または該当配線の両側に位置する配線の配線
幅を修正しておき、所定の設計基準を満たすようにコン
パクション処理を実施し、その後において元の配線幅に
復元することにより、該当配線の配線幅または設計基準
により決定された配線間隔に制約されことなく自由に配
線間隔を決定することが可能となり、配線間隔の縮小化
により発生するクロストークの低減を、最小面積におい
て実現することができるという効果がある。As described above, according to the present invention, the wiring width of the corresponding wiring or the wiring positioned on both sides of the corresponding wiring is corrected in advance according to the wiring interval and the wiring width stored in the storage means. Every time, the compaction process is performed so as to meet the predetermined design standard, and then the original wiring width is restored, so that the wiring can be freely performed without being restricted by the wiring width of the corresponding wiring or the wiring interval determined by the design standard. It is possible to determine the distance, and it is possible to reduce the crosstalk caused by the reduction of the wiring distance in the minimum area.
【００２７】また上記の効果に対応して、本発明を大規
模半導体集積回路に適用することにより、前記クロスト
ークの低減作用を介して、配線間容量の増加に伴なう信
号伝達速度の劣化ならびに信号誤動作等による障害を排
除することができるという効果がある。In response to the above effects, by applying the present invention to a large-scale semiconductor integrated circuit, the signal transmission speed is deteriorated due to the increase in inter-wiring capacitance through the crosstalk reducing effect. In addition, it is possible to eliminate an obstacle due to a signal malfunction or the like.
【００２８】更に、配線幅のデータ入力を人手によるこ
となく、配線幅間隔記憶手段に格納されている配線情報
に応じて行うことにより、人手による入力ミスが排除さ
れるとともに、配線間隔決定の処理手順を極めて高速に
行うことが可能となり、当該配線間隔処理手順が効率化
されるという効果がある。Further, by inputting the wiring width data according to the wiring information stored in the wiring width interval storing means without manual labor, an input error by human being is eliminated and the processing for determining the wiring interval is performed. The procedure can be performed extremely quickly, and the wiring interval processing procedure can be made efficient.
【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】第１の実施例の配線間隔記憶手段に格納される
信号名および配線間隔の記述内容を示す図である。FIG. 2 is a diagram showing description contents of signal names and wiring intervals stored in a wiring interval storage means of the first embodiment.
【図３】第１の実施例の処理手順に対応する配線レイア
ウトパターンを示す図である。FIG. 3 is a diagram showing a wiring layout pattern corresponding to the processing procedure of the first embodiment.
【図４】本発明の第２の実施例を示すブロック図であ
る。FIG. 4 is a block diagram showing a second embodiment of the present invention.
【図５】第２の実施例の配線幅間隔記憶手段に格納され
る信号名、配線幅および配線間隔の記述内容を示す図で
ある。FIG. 5 is a diagram showing description contents of signal names, wiring widths, and wiring intervals stored in a wiring width interval storage means of the second embodiment.
【図６】第２の実施例の処理手順に対応する配線レイア
ウトパターンを示す図である。FIG. 6 is a diagram showing a wiring layout pattern corresponding to the processing procedure of the second embodiment.
【図７】第３の実施例の処理手順に対応する配線レイア
ウトパターンを示す図である。FIG. 7 is a diagram showing a wiring layout pattern corresponding to the processing procedure of the third embodiment.
【図８】第４の実施例の処理手順に対応する配線レイア
ウトパターンを示す図である。FIG. 8 is a diagram showing a wiring layout pattern corresponding to the processing procedure of the fourth embodiment.
【図９】従来例を示すブロック図である。FIG. 9 is a block diagram showing a conventional example.
【図１０】前記従来例の処理手順に対応する配線レイア
ウトパターンを示す図である。FIG. 10 is a diagram showing a wiring layout pattern corresponding to the processing procedure of the conventional example.
【図１１】他の従来例を示すブロック図である。FIG. 11 is a block diagram showing another conventional example.
【符号の説明】 １ エディット手段 ２ 仮配線レイアウトパターン ３ 配線幅修正手段（１） ４ コンパクション手段 ５ 配線幅修正手段（２） ６ 配線レイアウトパターン ７ 配線間隔記憶手段 ８ 設計基準記憶手段 ９ 配線幅間隔記憶手段 １０１〜１０５ 第１層の配線レイアウトパターン １２ コンタクト部 １３ 配線幅修正手段[Explanation of Codes] 1 Edit Means 2 Temporary Wiring Layout Patterns 3 Wiring Width Modifying Means (1) 4 Compaction Means 5 Wiring Width Modifying Means (2) 6 Wiring Layout Patterns 7 Wiring Interval Storage Means 8 Design Criteria Storage Means 9 Wiring Width Intervals Storage means 101 to 105 First layer wiring layout pattern 12 Contact portion 13 Wiring width correction means
Claims (3)
き配線レイアウトパターンを作成するための配線間隔決
定方法において、 前記配線レイアウトパターンに含まれる少なくとも一つ
以上の特定配線の配線幅の初期設定値を、予め規定され
ている配線信号名および配線間隔を含む配線情報を参照
して、所定の第１の配線幅修正手段により、より広い配
線幅に拡大修正する第１の処理ステップと、 前記配線レイアウトパターンに含まれる全ての配線に対
して、所定のコンパクション手段により一様にコンパク
ション処理を行い、前記全ての配線の配線間隔を所定の
最小値に修正する第２の処理ステップと、 所定の第２の配線幅修正手段により、前記特定配線の配
線幅を前記初期設定値に復元させる第３の処理ステップ
と、 を少なくとも有することを特徴とする配線間隔決定方
法。1. A wiring interval determining method for creating a wiring layout pattern to be formed in the same layer of a semiconductor integrated circuit, comprising: initial setting of a wiring width of at least one specific wiring included in the wiring layout pattern. A first processing step of enlarging and correcting the value to a wider wiring width by a predetermined first wiring width correcting means with reference to wiring information including a wiring signal name and a wiring interval which are defined in advance; A second processing step of uniformly performing a compaction process on all the wirings included in the wiring layout pattern by a predetermined compaction means to correct the wiring intervals of all the wirings to a predetermined minimum value; And a third processing step of restoring the wiring width of the specific wiring to the initial setting value by the second wiring width correction means. Wiring interval determination method characterized by.
き配線レイアウトパターンを作成するための配線間隔決
定方法において、 前記配線レイアウトパターンに含まれる少なくとも一つ
以上の特定配線の配線幅の初期設定値を、予め規定され
ている配線信号名、配線幅および配線間隔を含む配線情
報を参照して、より広い配線幅に拡大修正する第１の処
理ステップと、 前記配線レイアウトパターンに含まれる全ての配線に対
して、所定のコンパクション手段により一様にコンパク
ション処理を行い、前記全ての配線の配線間隔を所定の
最小値に修正する第２の処理ステップと、 前記特定配線の配線幅を、当該特定配線に対応して予め
規定されている配線信号名、配線幅および配線間隔を含
む配線情報を参照して、所定の第２の配線幅修正手段に
より当該配線情報に規定されている配線幅に変更する第
３の処理ステップと、 を少なくとも有することを特徴とする配線間隔決定方
法。2. A wiring interval determining method for creating a wiring layout pattern to be formed in the same layer of a semiconductor integrated circuit, comprising: initial setting of a wiring width of at least one specific wiring included in the wiring layout pattern. A first processing step of expanding and correcting the value to a wider wiring width by referring to wiring information including a wiring signal name, a wiring width and a wiring interval which are defined in advance, and all the wiring layout patterns. A second processing step of uniformly performing a compaction process on the wirings by a predetermined compaction means and correcting the wiring intervals of all the wirings to a predetermined minimum value; Predetermined second wiring width correction means with reference to wiring information including wiring signal names, wiring widths, and wiring intervals that are defined in advance for the wirings. And a third processing step for changing the wiring width to the wiring width defined by the wiring information.
前記特定配線の両側に位置する配線をそれぞれ第１およ
び第２の特定配線として規定し、これらの第１および第
２の特定配線を対象として適用することを特徴とする請
求項１および２記載の配線間隔決定方法。3. Wirings located on both sides of the specific wiring included in the wiring layout pattern are defined as first and second specific wirings, respectively, and the first and second specific wirings are applied as targets. The wiring space determination method according to claim 1 or 2, wherein
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6093996A JP2785684B2 (en) | 1994-03-25 | 1994-03-25 | Wiring interval determination method |
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