JPH07202706A - Demodulation circuit of pulse width modulated signal into digital signal - Google Patents
Demodulation circuit of pulse width modulated signal into digital signalInfo
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- JPH07202706A JPH07202706A JP35261993A JP35261993A JPH07202706A JP H07202706 A JPH07202706 A JP H07202706A JP 35261993 A JP35261993 A JP 35261993A JP 35261993 A JP35261993 A JP 35261993A JP H07202706 A JPH07202706 A JP H07202706A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、変調度が１／３〜２／
３の間にあるパルス幅変調信号を２進ディジタル信号に
復調するための復調回路に関するものである。BACKGROUND OF THE INVENTION The present invention has a modulation degree of 1/3 to 2 /.
The present invention relates to a demodulation circuit for demodulating a pulse width modulation signal between 3 and 4 into a binary digital signal.
【０００２】[0002]
【従来の技術】近年、一般電話回線を用いて映像信号等
を含む種々のデータがパルス幅変調信号により伝送され
ている。そして、一般電話回線を用いるために、パルス
幅変調信号の有する占有帯域は、狭いことが望ましく、
変調度が１／２であれば最も占有帯域が狭いことが知ら
れている。そこで、変調度１／２を中心として変調度が
所定範囲で変化するパルス幅変調信号が、一般的に利用
されている。2. Description of the Related Art In recent years, various data including video signals and the like have been transmitted by pulse width modulation signals using general telephone lines. And, since the general telephone line is used, it is desirable that the occupied bandwidth of the pulse width modulation signal is narrow,
It is known that if the modulation degree is 1/2, the occupied band is the narrowest. Therefore, a pulse width modulation signal whose modulation degree changes around a modulation degree of 1/2 in a predetermined range is generally used.
【０００３】また、伝送されたパルス幅変調信号は、適
宜な復調回路により、変調度に応じた２進ディジタル信
号に変換される。Further, the transmitted pulse width modulation signal is converted into a binary digital signal according to the modulation degree by an appropriate demodulation circuit.
【０００４】[0004]
【発明が解決しようとする課題】従来のパルス幅変調信
号を２進ディジタル信号に復調する復調回路にあって
は、変調度に対応させて２進ディジタル信号を出力する
のみであり、パルス幅変調信号の誤りを検出するもので
ない。そして、復調された２進ディジタル信号のグルー
プにより、始めて誤り検出が可能であり、誤りが検出さ
れるとグループ全体としての複数の伝送信号が失われる
こととなる。A conventional demodulation circuit for demodulating a pulse width modulated signal into a binary digital signal only outputs the binary digital signal in accordance with the modulation degree. It does not detect signal errors. Then, an error can be detected for the first time by the demodulated binary digital signal group, and when an error is detected, a plurality of transmission signals in the entire group are lost.
【０００５】そこで、パルス幅変調信号の誤りを１つの
パルス幅復調信号毎に検出できれば、誤ったパルス幅変
調信号のみを伝送信号群から捨てれば良く、失われた伝
送信号が少なくて良い。Therefore, if an error in the pulse width modulation signal can be detected for each pulse width demodulation signal, only the erroneous pulse width modulation signal need be discarded from the transmission signal group, and the lost transmission signal can be reduced.
【０００６】本発明は、かかる事情に鑑みてなされたも
ので、１／３〜２／３以外の変調度のパルス幅復調信号
は誤りであるとして２進ディジタル信号に復調せず、１
／３〜２／３の変調度のものだけを２進ディジタル信号
に復調するようにしたパルス幅変調信号のディジタル信
号への復調回路を提供することを目的とする。The present invention has been made in view of the above circumstances, and a pulse width demodulated signal having a modulation factor other than 1/3 to 2/3 is regarded as an error and is not demodulated into a binary digital signal.
An object of the present invention is to provide a demodulation circuit for converting a pulse width modulated signal into a digital signal, which is adapted to demodulate only a signal having a modulation degree of / 3 to 2/3 into a binary digital signal.
【０００７】[0007]
【課題を解決するための手段】かかる目的を達成するた
めに、本発明のパルス幅変調信号のディジタル信号への
復調回路は、１／３〜２／３の変調度のパルス幅変調信
号のみをＮビットの２進ディジタル信号に復調する復調
回路であって、前記パルス幅変調信号の伝送周波数の２
N×３倍の周波数のパルスを発振器から発振させ、この
パルスを前記パルス幅変調信号が与えられている期間だ
け開成されるゲート回路を介して（Ｎ＋１）桁以上の２
進のカウンタに与え、エッヂ検出回路により前記パルス
幅変調信号の立ち上がりエッヂを検出する毎に、前記カ
ウンタの計数値をクリアし、前記カウンタのＮ桁までの
出力をラッチ回路に与え、論理回路により、前記カウン
タの（Ｎ＋１）桁以上の出力と前記パルス幅変調信号か
ら前記カウンタの計数値が２(N -1)〜（２N−１）の間に
前記パルス幅変調信号が立ち下がると、前記ラッチ回路
をラッチ動作させて前記パルス幅変調信号が立ち下がる
ときの前記カウンタのＮ桁までの出力を前記２進ディジ
タル信号として出力するように構成されている。In order to achieve the above object, a demodulation circuit for converting a pulse width modulated signal into a digital signal according to the present invention uses only a pulse width modulated signal having a modulation degree of 1/3 to 2/3. A demodulation circuit for demodulating an N-bit binary digital signal, wherein the transmission frequency of the pulse width modulated signal is 2
A pulse having a frequency of N × 3 times is oscillated from an oscillator, and this pulse is passed through a gate circuit that is opened only during the period in which the pulse width modulation signal is given, and the pulse having 2 or more (N + 1) digits is generated.
Each time the edge detection circuit detects a rising edge of the pulse width modulation signal, the count value of the counter is cleared, and the output up to N digits of the counter is supplied to the latch circuit. If the pulse width modulated signal falls while the count value of the counter is 2 (N −1) to (2 N −1) based on the (N + 1) digit or more output of the counter and the pulse width modulated signal, The latch circuit is configured to perform a latching operation, and outputs up to N digits of the counter when the pulse width modulated signal falls are output as the binary digital signal.
【０００８】[0008]
【作 用】パルス幅変調信号の変調度、すなわちパルス
幅に対応して、カウンタの計数値が出力される。そこ
で、パルス幅変調信号が立ち下がるときのカウンタの計
数値が、１／３〜２／３の変調度に対応する所定の範囲
内にあれば、論理回路により、カウンタのＮ桁までの出
力がラッチ回路でラッチされて２進ディジタル信号とし
て出力される。パルス幅変調信号が立ち下がるときの計
数値が所定の範囲内になければ、論理回路はラッチ回路
をラッチさせることなく、２進ディジタル信号が出力さ
れない。[Operation] The count value of the counter is output according to the modulation factor of the pulse width modulation signal, that is, the pulse width. Therefore, if the count value of the counter when the pulse width modulated signal falls is within the predetermined range corresponding to the modulation degree of 1/3 to 2/3, the logic circuit outputs the counter up to N digits. It is latched by the latch circuit and output as a binary digital signal. If the count value when the pulse width modulated signal falls is not within the predetermined range, the logic circuit does not latch the latch circuit and the binary digital signal is not output.
【０００９】[0009]
【実施例】以下、本発明の実施例を、図１ないし図３を
参照して説明する。図１は、本発明のパルス幅変調信号
のディジタル信号への復調回路の一実施例のブロック回
路図であり、図２は、図１の論理回路を変更したブロッ
ク回路図であり、図３は、動作を説明するためのタイム
チャートである。Embodiments of the present invention will be described below with reference to FIGS. 1 is a block circuit diagram of an embodiment of a demodulation circuit for converting a pulse width modulated signal into a digital signal of the present invention, FIG. 2 is a block circuit diagram obtained by modifying the logic circuit of FIG. 1, and FIG. 3 is a time chart for explaining the operation.
【００１０】図１において、パルス幅変調信号が与えら
れる入力端子１０がゲート回路としてのアンド回路１２
の一方の入力端とエッヂ検出回路１４およびノア回路１
６の一方の入力端にそれぞれ接続される。アンド回路１
２の他方の入力端に、パルス幅変調信号の伝送周波数の
２N×３倍の周波数のパルスを発振する発振器１８の出
力端が接続される。ここでＮは、出力させる２進ディジ
タル信号のビット数である。例えば、６ビットの２進デ
ィジタル信号を出力させるならば、Ｎ＝６であり、パル
スの周波数はパルス幅変調信号の伝送周波数の１９２倍
である。そして、アンド回路１２の出力端が、（Ｎ＋
２）桁、例えば８桁、の２進のカウンタ２０の入力端に
接続される。また、エッヂ検出回路１４は、パルス幅変
調信号の立ち上がりエッヂを検出し、その出力端がカウ
ンタ２０のリセット端子に接続される。カウンタ２０の
Ｎ桁、例えば６桁、までの出力端はラッチ回路２２に接
続され、このラッチ回路２２の出力端が２進ディジタル
信号の出力端子２４に接続される。また、カウンタ２０
の（Ｎ＋１）桁、例えば７桁、の出力端がナンド回路２
６の一方の入力端に接続され、（Ｎ＋２）桁、例えば８
桁、の出力端がインバータ２８を介してナンド回路２６
の他方の入力端に接続される。ナンド回路２６の出力端
がノア回路１６の他方の入力端に接続され、その出力端
がラッチ回路２２のラッチ信号入力端に接続される。な
お、ノア回路１６とナンド回路２６およびインバータ２
８により論理回路が形成されている。In FIG. 1, an input terminal 10 to which a pulse width modulation signal is applied is an AND circuit 12 as a gate circuit.
One input end of the edge detecting circuit 14 and the NOR circuit 1
6 is connected to one input terminal of each. AND circuit 1
The other input terminal of 2 is connected to the output terminal of an oscillator 18 that oscillates a pulse having a frequency of 2 N × 3 times the transmission frequency of the pulse width modulated signal. Here, N is the number of bits of the binary digital signal to be output. For example, when outputting a 6-bit binary digital signal, N = 6 and the pulse frequency is 192 times the transmission frequency of the pulse width modulation signal. The output terminal of the AND circuit 12 is (N +
2) It is connected to the input terminal of a binary counter 20 having a digit of 8 digits, for example. Further, the edge detection circuit 14 detects the rising edge of the pulse width modulation signal, and its output end is connected to the reset terminal of the counter 20. The output terminal of the counter 20 up to N digits, for example, 6 digits, is connected to the latch circuit 22, and the output terminal of the latch circuit 22 is connected to the output terminal 24 of the binary digital signal. Also, the counter 20
The output terminal of the (N + 1) digit of, for example, 7 digits, is the NAND circuit 2
It is connected to one input terminal of 6 and has (N + 2) digits, for example 8
The output terminal of the digit is connected to the NAND circuit 26 via the inverter 28.
Is connected to the other input terminal of. The output terminal of the NAND circuit 26 is connected to the other input terminal of the NOR circuit 16, and the output terminal thereof is connected to the latch signal input terminal of the latch circuit 22. In addition, the NOR circuit 16, the NAND circuit 26, and the inverter 2
A logic circuit is formed by 8.
【００１１】また、図２を参照して論理回路の変更例に
つき説明する。２進のカウンタ２０は、（Ｎ＋１）桁で
あり、Ｎ桁までの出力端はラッチ回路２２に接続され、
（Ｎ＋１）桁の出力端が、インバータ３０を介してノア
回路１６の他方の入力端に接続されている。なお、ノア
回路１６とインバータ３０により論理回路が形成されて
いる。A modification of the logic circuit will be described with reference to FIG. The binary counter 20 has (N + 1) digits, and the output terminal up to N digits is connected to the latch circuit 22,
The (N + 1) -digit output end is connected to the other input end of the NOR circuit 16 via the inverter 30. The NOR circuit 16 and the inverter 30 form a logic circuit.
【００１２】かかる構成において、図３を参照して図１
のブロック回路の動作を説明する。説明の便宜上から以
下Ｎ＝６として説明する。まず、図３（ｉ）のごとくパ
ルス幅変調信号（ａ）の変調度が１／３未満であれば、
立ち下がりのときのカウンタ２０の計数値は２6未満で
あり、７桁の出力（ｃ）および８桁の出力（ｄ）は、と
もに“Ｌ”であり、ナンド回路２６の出力（ｅ）は
“Ｈ”である。そこで、ノア回路１６の出力（ｆ）は
“Ｌ”のままであり、ラッチ回路２２はラッチ動作をせ
ず、出力端子２４にディジタル信号は出力されない。な
お、図３（ｂ）は、パルス幅変調信号の立ち上がりエッ
ヂでエッヂ検出回路１４から出力され、２進のカウンタ
２０の計数値がクリアされるクリア信号である。In such a configuration, referring to FIG. 3, FIG.
The operation of the block circuit will be described. For convenience of explanation, the following description will be given with N = 6. First, if the modulation factor of the pulse width modulation signal (a) is less than 1/3 as shown in FIG.
The count value of the counter 20 at the fall is less than 2 6 , both the 7-digit output (c) and the 8-digit output (d) are “L”, and the output (e) of the NAND circuit 26 is It is "H". Therefore, the output (f) of the NOR circuit 16 remains "L", the latch circuit 22 does not perform the latch operation, and the digital signal is not output to the output terminal 24. Note that FIG. 3B is a clear signal which is output from the edge detection circuit 14 at the rising edge of the pulse width modulation signal and clears the count value of the binary counter 20.
【００１３】また、図３（ii）のごとく、パルス幅変調
信号（ａ）の変調度が１／３〜２／３であれば、立ち下
がりのときのカウンタ２０の計数値は２6以上で２7未満
であり、７桁の出力（ｃ）は“Ｈ”であり、８桁の出力
（ｄ）は“Ｌ”である。そこで、ナンド回路２６の出力
（ｅ）は“Ｌ”であり、パルス幅変調信号が立ち下がる
と同時に、ノア回路１６の出力（ｆ）は“Ｈ”となる。
そこで、ラッチ回路２２はラッチ動作を行ない、６桁ま
での出力が２進ディジタル信号（ｇ）として出力され
る。Further, as shown in FIG. 3 (ii), if the modulation factor of the pulse width modulation signal (a) is 1/3 to 2/3, the count value of the counter 20 at the time of falling is 2 6 or more. less than 2 7, 7-digit output (c) is "H", the 8-digit output (d) is a "L". Therefore, the output (e) of the NAND circuit 26 is "L", and at the same time when the pulse width modulation signal falls, the output (f) of the NOR circuit 16 becomes "H".
Therefore, the latch circuit 22 performs a latch operation, and outputs up to 6 digits as a binary digital signal (g).
【００１４】さらに、図３（iii）のごとく、パルス幅
変調信号（ａ）の変調度が２／３以上であれば、立ち下
がりのときのカウンタ２０の計数値は２7以上であり、
７桁の出力（ｃ）は“Ｌ”であり、８桁の出力（ｄ）は
“Ｈ”である。そこで、ナンド回路２６の出力（ｅ）は
“Ｈ”であり、ノア回路１６の出力（ｆ）は“Ｌ”のま
まであり、ラッチ回路２２からディジタル信号は出力さ
れない。Further, as shown in FIG. 3 (iii), if the modulation degree of the pulse width modulation signal (a) is 2/3 or more, the count value of the counter 20 at the time of falling is 2 7 or more,
The 7-digit output (c) is "L" and the 8-digit output (d) is "H". Therefore, the output (e) of the NAND circuit 26 is "H", the output (f) of the NOR circuit 16 remains "L", and the latch circuit 22 does not output a digital signal.
【００１５】また、図２のブロック回路の動作を説明す
れば、２進のカウンタ２０の７桁の出力（ｃ）は、計数
値が２6未満で“Ｌ”であり、２6以上で２7未満で
“Ｈ”である。２7以上のパルス入力に対してカウンタ
２０は、クリア状態から再び計数を開始し、２7以上の
パルスＭに対して（Ｍ−２7）の計数値として出力され
る。そこで、２7以上で（２7＋２6）未満では、７桁の
出力（ｃ）は“Ｌ”である。なお、パルス入力の数が２
7＋２6、すなわち１９２ではカウンタ２０の７桁の出力
（ｃ）は“Ｈ”となるが、このパルス幅変調信号の変調
度は１であり、実際上で伝送されてくるパルス幅変調信
号としてはあり得ず、無視することができる。そこで、
変調度が１／３〜２／３でのみ７桁の出力（ｃ）は
“Ｈ”であり、これをインバータ３０で反転した出力
（ｅ′）は、図１のナンド回路２６の出力（ｅ）と同じ
となる。したがって、図２に示される論理回路も、図１
の論理回路と同じ作用を奏する。なお、図２のブロック
回路において、８桁以上の２進のカウンタ２０を用いて
も良いことは勿論である。Further, when describing the operation of the block circuit of Figure 2, 7-digit output of the binary counter 20 (c) is "L" count is less than 2 6, 2 2 6 or more "H" is less than 7 . Counter 20 for two 7 or more pulses input starts counting again from the clear state is output as the count value with respect to 2 7 or more pulses M (M-2 7). Therefore, when it is 2 7 or more and less than (2 7 +2 6 ), the 7-digit output (c) is “L”. The number of pulse inputs is 2
At 7 +2 6 , that is, at 192, the 7-digit output (c) of the counter 20 becomes "H", but the modulation factor of this pulse width modulation signal is 1, and as a pulse width modulation signal actually transmitted, Is impossible and can be ignored. Therefore,
The 7-digit output (c) is "H" only when the modulation degree is 1/3 to 2/3, and the output (e ') obtained by inverting this by the inverter 30 is the output (e) of the NAND circuit 26 of FIG. ) Will be the same. Therefore, the logic circuit shown in FIG.
Has the same effect as the logic circuit of. Of course, in the block circuit of FIG. 2, a binary counter 20 having eight digits or more may be used.
【００１６】なお、論理回路は、図１または図２に示さ
れたものに限られず、２進のカウンタ２０の計数値から
パルス幅変調信号の変調度が１／３〜２／３にあるか否
かを判別できれば、いかなる構成であっても良いことは
勿論である。また、復調出力としての２進ディジタル信
号のビット数は６に限られず、適宜に選定すれば良い。
さらに、アンド回路１２に代えて、パルス幅変調信号が
与えられている間に発振器１８からのパルスが２進のカ
ウンタ２０で計数されるいかなる回路構成であっても良
い。The logic circuit is not limited to the one shown in FIG. 1 or 2, and whether the modulation degree of the pulse width modulation signal is 1/3 to 2/3 based on the count value of the binary counter 20. Of course, any configuration may be used as long as it can be determined whether or not it is. Further, the number of bits of the binary digital signal as the demodulation output is not limited to 6 and may be selected appropriately.
Further, instead of the AND circuit 12, any circuit configuration may be used in which the pulse from the oscillator 18 is counted by the binary counter 20 while the pulse width modulation signal is being applied.
【００１７】[0017]
【発明の効果】以上説明したように、本発明のパルス幅
変調信号のディジタル信号への復調回路は構成されてい
るので、以下のごとき格別な効果を奏する。As described above, the demodulation circuit for converting a pulse width modulated signal into a digital signal according to the present invention is constructed, and therefore, the following special effects are obtained.
【００１８】請求項１記載のパルス幅変調信号のディジ
タル信号への復調回路にあっては、変調度が１／３未満
または２／３より大きければ、パルス幅変調信号に誤り
があるとして２進ディジタル信号が出力されず、変調度
が１／３〜２／３のものに対応してのみ２進ディジタル
信号が出力される。そこで、伝送信号の誤り検出が１伝
送信号毎になされ、従来の伝送信号群による誤り検出に
比較して、誤りにより捨てられる伝送信号が少なくて良
い。In the circuit for demodulating a pulse width modulated signal into a digital signal according to claim 1, if the modulation degree is less than 1/3 or greater than 2/3, it is determined that the pulse width modulated signal has an error and is binary. No digital signal is output, and a binary digital signal is output only corresponding to a modulation degree of 1/3 to 2/3. Therefore, error detection of the transmission signal is performed for each transmission signal, and the number of transmission signals discarded due to an error may be smaller than that in the conventional error detection by the transmission signal group.
【００１９】また、請求項３記載のものにあっては、請
求項２記載のものに比べて、論理回路の構成が簡単であ
るとともに、２進のカウンタの桁数も１桁少なくても良
く、それだけ安価に製造でき、量産に好適である。According to the third aspect of the invention, the configuration of the logic circuit is simpler and the number of digits of the binary counter may be one digit less than that of the second aspect. Therefore, it can be manufactured at such a low cost, and is suitable for mass production.
【図１】本発明のパルス幅変調信号のディジタル信号へ
の復調回路の一実施例のブロック回路図である。FIG. 1 is a block circuit diagram of an embodiment of a demodulation circuit for converting a pulse width modulation signal into a digital signal according to the present invention.
【図２】図１の論理回路を変更したブロック回路図であ
る。2 is a block circuit diagram in which the logic circuit of FIG. 1 is modified.
【図３】動作を説明するためのタイムチャートである。FIG. 3 is a time chart for explaining the operation.
１０ 入力端子 １２ アンド回路 １４ エッヂ検出回路 １６ ノア回路 １８ 発振器 ２０ カウンタ ２２ ラッチ回路 ２４ 出力端子 ２６ ナンド回路 ２８，３０ インバータ 10 Input Terminal 12 AND Circuit 14 Edge Detection Circuit 16 NOR Circuit 18 Oscillator 20 Counter 22 Latch Circuit 24 Output Terminal 26 NAND Circuit 28, 30 Inverter
Claims (3)
信号のみをＮビットの２進ディジタル信号に復調する復
調回路であって、前記パルス幅変調信号の伝送周波数の
２N×３倍の周波数のパルスを発振器から発振させ、こ
のパルスを前記パルス幅変調信号が与えられている期間
だけ開成されるゲート回路を介して（Ｎ＋１）桁以上の
２進のカウンタに与え、エッヂ検出回路により前記パル
ス幅変調信号の立ち上がりエッヂを検出する毎に、前記
カウンタの計数値をクリアし、前記カウンタのＮ桁まで
の出力をラッチ回路に与え、論理回路により、前記カウ
ンタの（Ｎ＋１）桁以上の出力と前記パルス幅変調信号
から前記カウンタの計数値が２(N-1)〜（２N−１）の間
に前記パルス幅変調信号が立ち下がると、前記ラッチ回
路をラッチ動作させて前記パルス幅変調信号が立ち下が
るときの前記カウンタのＮ桁までの出力を前記２進ディ
ジタル信号として出力するように構成したことを特徴と
するパルス幅変調信号のディジタル信号への復調回路。1. A demodulation circuit for demodulating only a pulse width modulation signal having a modulation degree of 1/3 to 2/3 into an N-bit binary digital signal, wherein the transmission frequency of the pulse width modulation signal is 2 N × A pulse having a triple frequency is oscillated from an oscillator, and this pulse is given to a binary counter of (N + 1) digits or more through a gate circuit which is opened only while the pulse width modulation signal is given to detect an edge. Each time the circuit detects a rising edge of the pulse width modulated signal, the count value of the counter is cleared, the output of the counter up to N digits is given to the latch circuit, and the logic circuit causes the (N + 1) digits of the counter. When the pulse width modulation signal falls from the above output and the pulse width modulation signal while the count value of the counter is 2 (N-1) to (2 N -1), the latch circuit is caused to perform a latch operation. A demodulation circuit for converting a pulse width modulated signal into a digital signal, wherein the output up to N digits of the counter when the pulse width modulated signal falls is output as the binary digital signal.
ジタル信号への復調回路において、前記２進のカウンタ
を（Ｎ＋２）桁とし、（Ｎ＋１）桁の出力をナンド回路
の一方の入力端に与えるとともに（Ｎ＋２）桁の出力を
インバータを介して前記ナンド回路の他方の入力端に与
え、このナンド回路の出力と前記パルス幅変調信号をノ
ア回路にそれぞれ与え、このノア回路の出力によって前
記ラッチ回路をラッチ動作させるように構成したことを
特徴とするパルス幅変調信号のディジタル信号への復調
回路。2. The demodulation circuit for converting a pulse width modulated signal into a digital signal according to claim 1, wherein the binary counter is set to (N + 2) digits, and an output of (N + 1) digits is input to one input terminal of a NAND circuit. In addition, the output of (N + 2) digits is given to the other input terminal of the NAND circuit via an inverter, the output of the NAND circuit and the pulse width modulation signal are given to the NOR circuit, respectively, and the output of the NOR circuit causes the latch A demodulation circuit for converting a pulse width modulated signal into a digital signal, characterized in that the circuit is configured to perform a latch operation.
ジタル信号への復調回路において、前記２進のカウンタ
を（Ｎ＋１）桁とし、（Ｎ＋１）桁の出力をインバータ
を介してノア回路の一方の入力端に与え、前記パルス幅
変調信号を前記ノア回路の他方の入力端に与え、前記ノ
ア回路の出力によって、前記ラッチ回路をラッチ動作さ
せるように構成したことを特徴とするパルス幅変調信号
のディジタル信号への復調回路。3. The demodulation circuit for converting a pulse width modulation signal into a digital signal according to claim 1, wherein the binary counter is set to (N + 1) digits, and the output of (N + 1) digits is passed through an inverter to one of the NOR circuits. Pulse width modulation signal is applied to the other input end of the NOR circuit, and the latch circuit is configured to perform a latch operation by the output of the NOR circuit. Demodulation circuit for digital signals.
Priority Applications (1)
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|---|---|---|---|
| JP35261993A JP2769777B2 (en) | 1993-12-28 | 1993-12-28 | Demodulation circuit of pulse width modulation signal to digital signal |
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| Country | Link |
|---|---|
| JP (1) | JP2769777B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014110610A (en) * | 2012-12-04 | 2014-06-12 | Nec Engineering Ltd | Digital demodulation circuit, digital demodulation method and digital demodulation program |
| JP2017005464A (en) * | 2015-06-09 | 2017-01-05 | ローム株式会社 | Digital filter, communication device, electronic equipment, communication system, and vehicle |
-
1993
- 1993-12-28 JP JP35261993A patent/JP2769777B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014110610A (en) * | 2012-12-04 | 2014-06-12 | Nec Engineering Ltd | Digital demodulation circuit, digital demodulation method and digital demodulation program |
| JP2017005464A (en) * | 2015-06-09 | 2017-01-05 | ローム株式会社 | Digital filter, communication device, electronic equipment, communication system, and vehicle |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2769777B2 (en) | 1998-06-25 |
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