JPH0683302A

JPH0683302A - 画像表示装置

Info

Publication number: JPH0683302A
Application number: JP5147738A
Authority: JP
Inventors: Minoru Usui; 実臼井
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1993-06-18
Filing date: 1993-06-18
Publication date: 1994-03-25

Abstract

(57)【要約】【目的】テレビ画像表示機能と電子計算機能を備えた
画像表示装置において、同じクロックでテレビ画像の表
示と計算処理を行なう。【構成】テレビ画像表示機能と電子計算機能を備えた
画像表示装置において、同期分離回路１４は映像信号か
ら垂直及び水平同期信号を分離し、制御回路１３に入力
する。制御回路１３は、同期分離回路１４で発生された
水平同期信号を位相比較信号としてＰＬＬ回路で基準ク
ロックパルスを発生する。このＰＬＬ回路で発生された
基準クロックパルスを基に、キャラクタジェネレータの
キャラクタデータを読み出し表示するためのラスタカウ
ンタ、行カウンタ、列カウンタを含むカウンタ回路を動
作させる。また、上記ＰＬＬ回路で発生された基準クロ
ックパルスを基に、タイミングデコーダを動作させ、電
子計算機能のための演算処理のクロック信号を作成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テレビジョン受像機な
どのテレビ画像表示機能と電子計算機などの電子計算機
能を備えた画像表示装置に関する。

【０００２】

【従来の技術】テレビジョン受像機と電子式計算機の機
能を備え、液晶表示パネルにテレビ画像と計算機データ
とを兼用表示するようにした液晶テレビジョン受像機に
おいて、テレビ画像と計算機データとを切換えて表示す
る場合には、テレビ回路のクロックと表示する場合に
は、テレビ回路のクロックと計算機のクロックとを同期
させる必要はない。

【０００３】しかして、液晶テレビジョン受像機におい
て、特に小型の液晶表示パネルを用いた場合には、例え
ば走査電極数を正規の半分（１２０本）に設定する場合
がある。このように液晶表示パネルの走査電極数を少な
く設定した場合には、テレビ映像信号の走査線数の関係
で、映像信号を間引いてサンプリングすることになる。
そのために映像信号をチップイネーブル信号ＣＥにより
例えば２Ｈ（Ｈは１水平走査期間）に１回サンプリング
して、２Ｈに１回は休むようにしている。

【０００４】一方、テレビ表示回路で計算機のキャラク
タ表示を行なう場合、シフトクロックを２Ｈに１回の場
合で停止する必要はなく、１画面の１ラインに２５文字
を表示する場合であれば、１バックプレート期間を２５
分割して２５発のキャラクタパルスを出力すればよい。

【０００５】

【発明が解決しようとする課題】しかしながら、テレビ
映像信号をＡ／Ｄ変換したデジタルデータは、２Ｈに１
回チップイネーブル期間中にセグメント側のシフトレジ
スタに書込まれ、ラッチされて１バックプレート期間
（２Ｈ）表示されるようになっている。従って、セグメ
ント側シフトレジスタのシフトクロックは２Ｈに１回の
割合で出力が禁止される。そのため、テレビ映像表示用
とは別に、キャラクタ表示用のクロック信号を発生しな
ければならないという問題があった。

【０００６】本発明は上記実情に鑑みて成されたもの
で、テレビ画像表示機能と電子計算機能を備えた画像表
示装置において、同じクロックでテレビ画像の表示と計
算処理とを行なうことができる画像表示装置を提供する
ことを目的とする。

【０００７】

【課題を解決するための手段】本発明は、テレビ画像表
示機能と電子計算機能を備えた画像表示装置において、
映像信号から垂直及び水平同期信号を分離する同期分離
回路と、この同期分離回路で発生された水平同期信号を
位相比較信号として基準クロックパルスを発生するＰＬ
Ｌ回路と、キャラクタジェネレータと、このキャラクタ
ジェネレータのキャラクタデータを読み出し表示するた
めに、キャラクタデータのラスタをカウントするラスタ
カウンタ、行をカウントする行カウンタ、列をカウント
する列カウンタを含むカウンタ回路と、上記ＰＬＬ回路
で発生された基準クロックパルスを基に、上記カウンタ
回路をカウントする手段と、上記ＰＬＬ回路で発生され
た基準クロックパルスを基に、電子計算機能のための演
算処理のクロック信号を作るタイミングデコーダと、を
具備したことを特徴とするものである。

【０００８】

【作用】このように構成することにより、映像信号を同
期分離して得た同期信号を基にキャラクタデータの表示
と演算処理を行なうようにしたので、テレビ画像表示機
能と電子計算機能を備えた画像表示装置において、テレ
ビ画像の表示タイミングとキャラクタデータの表示タイ
ミングを合わせることができ、クロック信号を共通化し
て効率化を計ることができる。

【０００９】

【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１において１１はテレビチューナで、アンテ
ナ１０で受信したテレビ電波の中から指定チャンネルの
電波を選択し、増幅及び中間周波数への変換を行なって
テレビリニア回路１２へ出力する。テレビリニア回路１
２は、チューナ１１からの中間周波数信号を増幅すると
共に映像検波し、映像信号を取出して制御回路１３へ出
力する。この制御回路１３は、テレビ映像信号の表示制
御、計算機回路の演算及び表示制御等を行なうもので、
その詳細については後述する。また、上記テレビリニア
回路１２は、同期信号を含む複合映像信号を同期分離回
路１４へ出力すると共に音声信号を音声回路１５へ出力
する。この音声回路１５は、テレビリニア回路１２から
の音声信号を検波し、増幅してスピーカ１６を駆動す
る。

【００１０】一方、同期分離回路１４は、複合映像信号
から垂直同期信号φV 及び水平同期信号φH を分離して
制御回路１３へ出力する。この制御回路１３には、更に
計算機用キー入力部１７及び電源回路１８が接続され
る。この電源回路１８は、制御回路１３に動作電圧、Ａ
／Ｄ変換用上限基準電圧ＶH 及び下限基準電圧ＶL を供
給すると共に、その他の回路に動作電圧を供給する。上
記制御回路１３は、内部に設けられているＡ／Ｄ変換回
路によりテレビリニア回路１２からの映像信号を４ビッ
トのデジタルデータＤ1 〜Ｄ4 に変換してシフトレジス
タ１９へ出力し、また、内部回路により各種タイミング
信号φ1 、φ2 、φc 、φF 、φn 、ＳＲを発生する。

【００１１】シフトレジスタ１９は、制御回路１３から
出力されるクロックパルスφ1 、φ2 により、上記デー
タＤ1 〜Ｄ4 を順次読込んでシフトし、その読込んだデ
ータをラッチ回路２０へ出力する。このラッチ回路２０
は、シフトレジスタ１９からのデータをタイミング信号
φn に同期してラッチし、ドライバ２１へ出力する。こ
のドライバ２１には、電源回路１８から液晶駆動用電圧
Ｖ0 、Ｖ2 、Ｖ3 、Ｖ5 が供給されると共に、制御回路
１３から階調信号作成用クロックφc 及びフレーム信号
φF が入力される。上記ドライバ２１は、ラッチ回路２
０にラッチされたデータに従って階調信号を作成し、液
晶表示パネル２２のセグメント電極Ｙ1〜150 を表示駆
動する。この場合、ドライバ２１から出力される駆動信
号は、フレーム信号φF に同期して反転する。

【００１２】上記液晶表示パネル２２は、例えば図２
（ａ）に示すように信号電極が１５０ドット、走査電極
が１２０ライン設けられている。また、上記液晶表示パ
ネル２２に対する計算機データの表示は、図２（ｂ）に
示すように６×８ドットのキャラクタエリアに５×７ド
ットのキャラクタが表示されるようになっている。従っ
て、液晶表示パネル２２には、横方向に２５文字、縦方
向に１５文字が表示される。

【００１３】また、上記制御回路１３からはシフトデー
タＳＲ及びシフトクロックφn がコモン側シフトレジス
タ２３へ送られる。このシフトレジスタ２３は、上記シ
フトデータＳＲをシフトクロックφn により読込んで順
次シフトし、ドライバ２４へ出力する。このドライバ２
４には、更に制御回路１３からフレーム信号φF が与え
られると共に、電源回路１８から液晶駆動用電圧Ｖ0 、
Ｖ1 、Ｖ4 、Ｖ5 が供給される。ドライバ２４は、シフ
トレジスタ２３からのシフトデータに応じて液晶表示パ
ネル２２の走査電極Ｘ1 〜Ｘ120 を順次選択的に駆動す
る。

【００１４】次に図３、図４により上記制御回路１３の
詳細について説明する。図３及び図４は、制御回路１３
の詳細を分割して示したものである。図３及び図４にお
いて３０はＰＬＬ回路で、２相の基準クロックパルスφ
1 、φ2 を発生する発振器３１、この発振器３１の発振
出力、例えばクロックパルスφ2 を分周して水平同期信
号φH と同じ周波数の信号を得る分周器３２、この分周
器３２の分周出力と同期分離回路１４からの水平同期信
号φH との位相を比較し、その位相差に応じた信号を出
力する位相比較器３３、この位相比較器３３の出力信号
を直流レベルの信号に変換し、発振器３１の発振位相を
調整するローパスフィルタ３４からなっている。上記分
周器３２からは水平同期信号φH に同期した信号の他、
その他の複数の分周出力が取出され、デコーダ４１へ入
力される。

【００１５】上記デコーダ４１は、分周器３２の分周出
力をデコードし、１水平周期置きにチップイネーブル信
号ＣＥを出力する他、φn 、φL 、φD 、φh 等の各種
タイミング信号を出力する。このデコーダ４１から出力
される水平同期クロックφhは、水平同期信号φH に同
期したパルス信号で、同期分離回路１４から送られてく
る垂直同期信号φv と共に525 進カウンタ４２に入力さ
れる。この525 進カウンタ４２は、上記水平同期クロッ
クφh によりカウントアップ動作し、垂直同期信号φv
によりリセットされるもので、そのカウント値はデコー
ダ４３へ送られる。このデコーダ４３は、525 進カウン
タ４２のカウント出力をデコードし、シフトデータＳＲ
及びフレーム信号φF を出力する。

【００１６】また、図４において４４はＡ／Ｄ変換回路
で、このＡ／Ｄ変換回路４４にはテレビリニア回路１２
から映像信号が入力されると共に、電源回路１８から上
限基準電圧ＶH 及び下限基準電圧ＶL が供給される。更
に、このＡ／Ｄ変換回路４４には、チップイネーブル信
号ＣＥ及びクロックパルスφ1 が入力される。上記Ａ／
Ｄ変換回路４４は、チップイネーブル信号ＣＥにより指
定されている間、上記映像信号をクロックパルスφ1 に
よりサンプリングし、４ビットのディジタルデータに変
換してラッチ回路４５へ出力する。このラッチ回路４５
は、Ａ／Ｄ変換回路４４からのディジタルデータをクロ
ックパルスφ2 に同期してラッチし、選択回路４６の入
力端子Ａ1 〜Ａ4 に入力する。

【００１７】更に、図３において５１は計算機回路部に
設けられるＲＯＭで、各種制御プログラムを記憶してお
り、アドレス指定回路５２により指定されるアドレスに
基づいて記憶内容が読出される。上記ＲＯＭ５１は、ア
ドレス指定回路５２からのアドレス指定に従って演算用
ＲＡＭ５３のアドレス制御を行なうと共に、各種動作命
令をオペレーションデコーダ５４へ出力し、更に自己の
次アドレスをアドレス指定回路５２に出力する。

【００１８】上記オペレーションデコーダ５４は、ＲＯ
Ｍ５１からの各種命令をデコードし、アドレス指定回路
５２に動作命令、演算用ＲＡＭ５３に読出し／書込み信
号Ｒ／Ｗ、演算回路５５に加減算命令、キー入力部１７
にサンプリング信号等を出力し、更にタイミングデコー
ダ５６にタイミング信号を与える。また、このタイミン
グデコーダ５６には、デコーダ４１からクロックパルス
φD が入力される。このクロックパルスφD は計算機、
回路部の基本動作クロックであり、上記クロックパルス
φ2 を分周したものである。

【００１９】上記タイミングデコーダ５６は、デコーダ
４１及びオペレーションデコーダ５４からの信号をデコ
ードして各種タイミング信号を発生する。一方、上記演
算用ＲＡＭ５３から読出されるデータは、データバスＤ
Ｂを介して演算回路５５へ送られる。このデータバスＤ
Ｂには、アドレス指定回路５２及びキー入力部１７が接
続される。上記演算回路５５は、演算用ＲＡＭ５３から
のデータ及びキー入力部１７からの入力データ等に対す
る演算を行ない、その演算結果を演算用ＲＡＭ５３へ出
力する。

【００２０】しかして、演算用ＲＡＭ５３あるいはキー
入力部１７からデータバスＤＢに出力されるデータは、
セレクタ５７、５８へ送られると共に表示用ＲＡＭ５９
の入力端子Ｉ1 〜Ｉ4 、Ｉ5 〜Ｉ8 へ入力される。ま
た、表示用ＲＡＭ５９のアドレス端子Ａ1 〜Ａ5 にはセ
レクタ５７からのデータが入力され、アドレス端子Ａ6
〜Ａ9 にはセレクタ５８からのデータが入力される。上
記表示用ＲＡＭ５９は、１画面分の表示データ、つま
り、１５行、２５列の表示用文字データを記憶できる容
量を有しており、その記憶データはキャラクタジェネレ
ータ６０のアドレス端子Ａ1 〜Ａ8 に入力される。更
に、このキャラクタジェネレータ６０のアドレス端子Ａ
9 〜Ａ11には、ラスタカウンタ６１のカウントデータが
入力される。上記ラスタカウンタ６１は、各キャラクタ
のラスタアドレスを指定する８進のカウンタで、シフト
クロックφn によりカウントアップ動作し、シフトデー
タＳＲによりセットされる。

【００２１】そして、上記ラスタカウンタ６１のキャリ
ー出力は１５進の行カウンタ６２へ送られる。この行カ
ウンタ６２は、ラスタカウンタ６１のキャリー出力によ
りカウントアップ動作し、シフトデータＳＲによりリセ
ットされるもので、そのカウントデータはセレクタ５８
へ送られる。

【００２２】また、６３は２５進の列カウンタで、キャ
ラクタクロックφL によりカウントアップ動作し、チッ
プイネーブル信号ＣＥを反転した／ＣＥ（記号／は、信
号ＣＥの反転を示す）によりリセットされるもので、そ
のカウントデータはセレクタ５７へ送られる。セレクタ
５７、５８は、オペレーションデコーダ５４からの指令
により入力の切換えを行なうもので、表示用ＲＡＭ５９
が書込みモードの場合はデータバスＤＢ側の入力を選択
し、読出しモードの場合は列カウンタ６３及び行カウン
タ５２側の入力を選択して表示用ＲＡＭ５９へ出力す
る。この表示用ＲＡＭ５９及びキャラクタジェネレータ
６０は、オペレーションデコーダ５４からチップイネー
ブル信号ＣＥ1 が与えられた時に動作状態となり、読出
し／書込みＲ／Ｗにより読出しモードあるいは書込みモ
ードが指定される。

【００２３】上記キャラクタジェネレータ６０は、表示
用ＲＡＭ５９及びラスタカウンタ６１からのアドレス入
力に従って６ビットのキャラクタデータを発生し、パラ
レル／シリアル変換器６４へ出力する。このパラレル／
シリアル変換器６４は、キャラクタクロックφL に同期
して６ビットの入力データをラッチし、クロックパルス
φ1 に同期して１ビットずつ出力する。このパラレル／
シリアル変換器６４から出力されるビットデータは、ク
ロックパルスφ2 に同期してフリップフロップ６５に読
込まれ、選択回路４６の入力端子Ｂ1 〜Ｂ4 へ送られ
る。

【００２４】選択回路４６は、オペレーションデコーダ
５４から与えられるモード信号、つまり、テレビモード
と計算機モードとを切換指定するモード信号ＴＶ／ＣＡ
Ｌにより入力データを選択する。すなわち、選択回路４
６は、テレビモードが指定されている場合ラッチ回路４
５を介して送られてくるテレビ映像信号を選択し、計算
機モードが指定されている場合は、フリップフロップ６
５を介して送られてくるキャラクタデータをＤ1 〜Ｄ4
として出力する。

【００２５】次に上記実施例の動作を説明する。キー入
力部１７によりテレビモードを指定した場合には、その
キー入力に基づいて図３におけるＲＯＭ５１から制御命
令が出力され、オペレーションデコーダ５４よりテレビ
モード指定信号が出力される。このテレビモード指定信
号は選択回路４６へ送られ、これにより選択回路４６は
入力端子Ａ1 〜Ａ4 側を選択するよう切換わる。

【００２６】一方、図１におけるチューナ１１は、指定
チャンネルのテレビ電波を受信して中間周波数に変換
し、テレビリニア回路１２へ出力する。このテレビリニ
ア回路１２は、チューナ１１からの中間周波数信号を増
幅した後、映像検波して映像信号を取出し、制御回路１
３へ出力する。この制御回路１３は、上記テレビ映像信
号をＡ／Ｄ変換回路４４でクロックパルスφ1 に同期し
て４ビットのディジタル信号に変換する。この場合、Ａ
／Ｄ変換回路４４は、チップイネーブル信号ＣＥにより
指定される間のみ動作するので、１水平周期置きに映像
信号をディジタル信号に変換してラッチ回路４５へ出力
する。

【００２７】上記ラッチ回路４５は、Ａ／Ｄ変換回路４
４から送られてくるデジタル信号をクロックパルスφ2
に同期してラッチし、選択回路４６へ出力する。このと
き選択回路４６は、上記したように入力端子Ａ1 〜Ａ4
側を選択している。従って、上記Ａ／Ｄ変換回路４４か
らラッチ回路４５を介して出力される映像信号は、選択
回路４６により選択されてデータＤ1 〜Ｄ4 としてシフ
トレジスタ１９へ送られる。このシフトレジスタ１９
は、上記データＤ1 〜Ｄ4 をクロックパルスφ1、φ2
により読込んで順次シフトする。そして、このシフトレ
ジスタ１９に１ライン分のデータが読込まれると、その
データが制御回路１３からのシフトクロックφn に同期
してラッチ回路２０にラッチされる。この場合、上記ク
ロックパルスφn は、１水平周期置きに出力されるの
で、シフトレジスタ１９に書込まれたデータは、１ライ
ン間隔でラッチ回路２０にラッチされる。

【００２８】そして、上記ラッチ回路２０にラッチされ
たデータとクロックパルスφc に基づいてドライバ２１
が階調信号を作成し、液晶表示パネル２２の信号電極Ｙ
1 〜Ｙ150 を表示駆動する。一方、コモン側シフトレジ
スタ２３は、制御回路１３から出力されるシフトデータ
ＳＲをクロックパルスφn に同期して順次シフトし、ド
ライバ２４へ出力する。こりドライバ２４は、シフトレ
ジスタ２３からのシフトデータに基づいて液晶表示パネ
ル２２の走査電極Ｘ1 〜Ｘ120 を順次選択的に駆動す
る。上記のようにして液晶表示パネル２２の信号電極及
び走査電極が駆動され、画面上にテレビ画像が表示され
る。

【００２９】しかして、上記液晶表示パネル２２を計算
機の表示部として使用する場合には、キー入力部１７に
より計算機モードを指定する。この計算機モードを指定
した場合には、オペレーションデコーダ５４から選択回
路４６へ計算機モード指定信号が出力され、選択回路４
６は入力端子Ｂ1 〜Ｂ4 側に切換わる。

【００３０】一方、ＰＬＬ回路３０においては、発振器
３１が図５の（１）に示すように２相のクロックパルス
φ1 、φ2 を発生している。このクロックパルスφ1 、
φ2のうち、その一方例えばクロックパルスφ2 は、分
周器３２により分周されてデコーダ４１へ送られる。

【００３１】デコーダ４１は、クロックパルスφD 、水
平同期クロックφh の他、図５の（１）〜図６の（４）
に示すようにキャラクタクロックφL 、チップイネーブ
ル信号ＣＥ、シフトクロックφn を発生する。上記キャ
ラクタクロックφL は、クロックパルスφ2 が６発出力
される毎に１発出力されるもので、その時間幅はクロッ
クパルスφ2 の１周期分となっている。また、チップイ
ネーブル信号ＣＥは、１水平走査周期置きに出力される
もので、クロックパルスφ1 が１５０発出力される間、
ハイレベルに保持されている。従って、チップイネーブ
ル信号ＣＥがハイレベルとなっている間に、キャラクタ
クロックφL が２５発出力される。又、シフトクロック
φn は、上記したように水平同期信号φH に対し、２発
に１発の割合で出力される。

【００３２】また、上記水平同期クロックφh は、525
進カウンタ４２へ送られてカウントされる。この525 進
カウンタ４２は、垂直同期信号φv によりリセットされ
た後、上記水平同期クロックφh をカウントし、そのカ
ウントデータをデコーダ４３へ出力する。このデコーダ
４３は、525 進カウンタ４２のカウント出力をデコード
し、シフトデータＳＲ及びフレーム信号φF を発生す
る。上記シフトデータＳＲは、図５の（３）〜図６の
（５）に示すように有効垂直走査期間の開始タイミング
で発生し、２Ｈの間ハイレベルとなる。また、フレーム
信号φF は、図６の（５）に示すように垂直同期信号φ
v が与えられる毎にハイレベルとローレベルとが交互に
反転する。

【００３３】しかして、上記デコーダ４１から出力され
るシフトクロックφn は、ラスタカウンタ６１へカウン
トクロックとして送られる。このラスタカウンタ６１
は、図６の（４）に示すようにシフトデータＳＲにより
リセットされ、その後、シフトデータＳＲがローレベル
に戻ると、シフトクロックφn によりカウント動作を開
始する。このラスタカウンタ６１のカウントデータは、
キャラクタジェネレータ６０へアドレスとして送られ
る。

【００３４】そして、ラスタカウンタ６１は、「７」ま
でカウントアップした後、次のシフトクロックφn をカ
ウントすると、キャリー信号を行カウンタ６２に出力し
てカウント値が「０」に戻る。行カウンタ６２は、シフ
トデータＳＲによりリセットされた後、上記ラスタカウ
ンタ６１のキャリー信号をカウントし、そのカウント値
を行アドレスとしてセレクタ５８へ出力する。また、列
カウンタ６３は、図５の（２）に示すようにチップイネ
ーブル信号ＣＥが出力されている間、リセットが解除さ
れてキャラクタクロックφL をカウントとしており、そ
のカウントデータを列アドレスとしてセレクタ５７へ出
力する。上記セレクタ５７、５８は、オペレーションデ
コーダ５４からの命令により切換動作し、表示用ＲＡＭ
５９の書込みアドレスあるいは読出しアドレスを指定す
る。

【００３５】すなわち、キー入力部１７より演算データ
を入力した場合、この入力データは演算回路５５を介し
て演算用ＲＡＭ５３へ送られ、所定のエリアに書込まれ
る。又、この演算用ＲＡＭ５３に書込まれたデータに基
づき、演算回路５５により演算処理が行なわれる。そし
て、上記演算用ＲＡＭ５３に書込まれたキー入力データ
あるいは演算結果データ等は、その後、データバスＤＢ
を介して表示用ＲＡＭ５９へ送られる。また、このとき
演算用ＲＡＭ５３内には、ＲＯＭ５１の制御により表示
用ＲＡＭ５９に対する書込みアドレスが作成され、セレ
クタ５７、５８へ送られる。

【００３６】更にオペレーションデコーダ５４から書込
み命令が出力され、表示用ＲＡＭ５９へ送られる。上記
表示用ＲＡＭ５９に書込み命令が与えられた場合、セレ
クタ５７、５８はデータバスＤＢ側を選択し、演算用Ｒ
ＡＭ５３から送られてくるアドレスデータを表示用ＲＡ
Ｍ５９に出力する。この結果、表示用ＲＡＭ５９には、
演算用ＲＡＭ５３に記憶された演算用データが指定のア
ドレスに書込まれる。この表示用ＲＡＭ５９は、上記デ
ータが書込まれた後、オペレーションデコーダ５４から
の命令により読出しモードが指定される。

【００３７】表示用ＲＡＭ５９に読出し命令が与えられ
ると、セレクタ５７、５８は列カウンタ６３、行カウン
タ６２側に切換わる。この結果、表示用ＲＡＭ５９に書
込まれたデータは、行カウンタ６２及び列カウンタ６３
から出力されるアドレスデータに従って読出され、キャ
ラクタジェネレータ６０へ送られる。この場合、図６の
（４）に示すように行カウンタ６２がある行を指定して
いる間に、シフトクロックφn が８発出力されるが、図
５の（３）に示すようにこのシフトクロックφn の出力
周期である各バックプレート期間毎に、チップイネーブ
ル信号ＣＥに同期してキャラクタクロックφL が２５発
出力される。このキャラクタクロックφL を列カウンタ
６３がカウントし、表示用ＲＡＭ５９の列アドレスを順
次指定する。従って、行カウンタ６２がある行を指定し
ている間に列カウンタ６３が８巡し、表示用ＲＡＭ５９
内の１行の文字が８回指定されてキャラクタジェネレー
タ６０へ読出される。

【００３８】上記キャラクタジェネレータ６０は、表示
用ＲＡＭ５９から読出される文字データに対し、対応す
る文字キャラクタの１ライン分のデータ、つまり、ラス
タカウンタ６１のカウント出力により指定されるデータ
（６ビット）をパラレル／シリアル変換器６４へ出力す
る。このパラレル／シリアル変換器６４は、図５の
（１）に示すように入力される６ビットのキャラクタデ
ータをキャラクタクロックφL に同期してラッチし、そ
の後、クロックパルスφ1 に同期して出力端子ＳＯより
１ビットずつシリアルに出力する。

【００３９】上記パラレル／シリアル変換器６４からシ
リアルに出力されるドットデータは、クロックパルスφ
2 に同期してフリップフロップ６５に読込まれ、選択回
路４６の入力端子Ｂ1 〜Ｂ4 へ送られる。このとき選択
回路４６は、上記したように入力端子Ｂ1 〜Ｂ4 を選択
しているので、フリップフロップ６５から送られてくる
１ビットのドットデータを４ビットのデータＤ1 〜Ｄ4
として出力する。従って、このデータＤ1 〜Ｄ4 は、フ
リップフロップ６５の記憶データに従って「１１１１」
あるいは「００００」となり、シフトレジスタ１９へ送
られる。以下、同様にして選択回路４６から出力される
データＤ1 〜Ｄ4 がシフトレジスタ１９に順次書込まれ
る。このシフトレジスタ１９に書込まれたデータは、上
記したテレビモードの場合と同様にラッチ回路２０にラ
ッチされ、そのラッチデータに基づいて白あるいは黒の
階調信号が作成されて液晶表示パネル２２の信号電極Ｙ
1〜150 が表示駆動される。

【００４０】なお、計算機データは、白、黒の２階調で
あるが、テレビ映像信号の場合は図５の（３）に示すよ
うに１バックプレート期間Ｘ1 、Ｘ2 、…にクロックパ
ルスφc をカウントして、０〜１５までのパルス幅を持
つ階調信号が作成される。また、コモン側シフトレジス
タ２３もテレビモード時と同様に制御回路１３からのシ
フトデータＳＲをシフトクロックφn に同期して読込
み、順次シフトする。このシフトレジスタ２３は、シフ
トデータＳＲをシフトクロックφn により２Ｈの間隔で
順次シフトするので、ドライバ２４により液晶表示パネ
ル２２の走査電極Ｘ1 〜Ｘ120 が順次２Ｈの時間幅で順
次選択駆動される。

【００４１】上記のようにして計算機データもテレビ映
像信号と同じタイミングのデータＤ1 〜Ｄ4 が作成さ
れ、選択回路４６からシフトレジスタ１９へ送られる。
この結果、表示駆動回路では、テレビ映像信号と全く同
じタイミング信号を用いて計算機データを液晶表示パネ
ル２２に表示することができる。

【００４２】

【発明の効果】以上詳記したように、本発明によれば、
映像信号を同期分離して得た同期信号を基にキャラクタ
データの表示と演算処理を行なうようにしたので、テレ
ビ画像表示機能と電子計算機能を備えた画像表示装置に
おいて、テレビ画像の表示タイミングとキャラクタデー
タの表示タイミングを合わせることができ、クロック信
号を共通化して効率化を計ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る回路構成を示すブロッ
ク図。

【図２】計算機データを表示する場合のキャラクタ構成
及び画面構成を示す図。

【図３】図１における制御回路（一部）の詳細を示すブ
ロック図。

【図４】図１における制御回路（他の一部）の詳細を示
すブロック図。

【図５】本発明の動作を説明するためのタイミングチャ
ート。

【図６】本発明の動作を説明するためのタイミングチャ
ート。

【符号の説明】

１３…制御回路、１７…キー入力部、１９，２３…シフ
トレジスタ、２０…ラッチ回路、２１，２４…ドライ
バ、２２…液晶表示パネル、３０…ＰＬＬ回路、４１…
デコーダ、４２…525 進カウンタ、４３…デコーダ、４
４…Ａ／Ｄ変換回路、４５…ラッチ回路、４６…選択回
路、５１…ＲＯＭ、５２…行カウンタ、５３…演算用Ｒ
ＡＭ、５４…オペレーションデコーダ、５５…演算回
路、５６…タイミングデコーダ、５７，５８…セレク
タ、５９…表示用ＲＡＭ、６０…キャラクタジェネレー
タ、６１…ラスタカウンタ、６２…行カウンタ、６３…
列カウンタ、６４…パラレル／シリアル変換器、６５…
フリップフロップ。

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｎ 5/64 ５３１ 7205−5Ｃ 5/66 １０２Ｂ 9068−5Ｃ

Claims

【特許請求の範囲】

【請求項１】テレビ画像表示機能と電子計算機能を備
えた画像表示装置において、映像信号から垂直及び水平同期信号を分離する同期分離
回路と、この同期分離回路で発生された水平同期信号を位相比較
信号として基準クロックパルスを発生するＰＬＬ回路
と、キャラクタジェネレータと、このキャラクタジェネレータのキャラクタデータを読み
出し表示するために、キャラクタデータのラスタをカウ
ントするラスタカウンタと、行をカウントする行カウン
タと、列をカウントする列カウンタとを含むカウンタ回
路と、上記ＰＬＬ回路で発生された基準クロックパルスを基
に、上記カウンタ回路をカウントする手段と、上記ＰＬＬ回路で発生された基準クロックパルスを基
に、電子計算機能のための演算処理のクロック信号を作
るタイミングデコーダと、を具備したことを特徴とする
画像表示装置。