JPH06500655A - 並列コンピュータ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 並列コンピュータ・システム 本明細書の一部を構成する参照文献 本明細書には、以下の文献が引用されているが、これらの文献は本明細書の一部 を構成するものである。 （１）　Ｇｕｙ　Ｅ、　Ｂｌｅｌｌｏｃｈ著ｒ　５ｃａｎ　Ｐｒ１ｍ１ｔｉｖｅ ｓ　ａｎｄＰａｒａｌｌｅｌ　Ｖｅｃｔｏｒ　ＭｏｄｅｌｓＪ　（Ｐｈ、Ｄ、　 Ｄｉｓｓｅｒｔａｔｉｏｎ。 Ｍａｓｓａｃｈｕｓｅｔｔｓ　Ｉｎ５ｔｉｔｕｔｅ　ｏｆ　Ｔｅｃｈｎｏｌｏｇ ｙ、　１９８ｇ）（２）米国特許出願筒０７／４８９．０７９号明細書、１９９ ０年３月５日出願、出願人Ｗ、　Ｄａｎｉｅｌ　Ｈｉｌｌｉｓ他、発明の名称ｒ 　Ｄｉｇｉｔａｌ　ＣＬｏｃｋ　Ｂｕｆｆｅｒ　ＣｉｒｃｕｉｔＰｒｏｖｉｄｉ ｎｇ　Ｃｏｎｔｒｏｌ−１ａｂｌｅ　Ｄｅｌａｙ　Ｊおよび対応日本特許出願　 特願平３−３８７０２号 発明の分野 本発明は、一般的には、ディジタル・コンピュータ・システムの分野に関し、さ らに具体的には超並列コンピュータ・システムに関する。さらに具体的には、本 発明は非常に多数のプロセッサからなるコンピュータ・システムにおけるプロセ ッサを制御し、プロセッサ相互間のデータ転送を容易にし、コンピュータ・シス テムの障害コンポーネント（構成要素）の診断を容易にするための構成を提供す るものである。 発明の背景 ディジタル・コンピュータ・システムは、一般的に３つの基本的要素（エレメン ト）から構成されている。すなわち、メモリ要素と入出力要素とプロセッサ要素 である。メモリ要素は、アドレス指定が可能な記憶場所に情報をストアするもの である。この情報には、データとそのデータを処理するための命令がある。プロ セッサ要素は情報をメモリ要素から取り出しくフェッチ）し、その情報が命令で あるかデータであるかを解読し、命令に従ってデータを処理し、処理し。 たデータをメモリ要素に再びストアする。入出力要素は、プロセッサ要素の制御 を受けて、同じようにメモリ要素と連絡して、命令および処理すべきデータを含 む情報をメモリに転送し、処理されたデータをメモリから取り出すものである。 最新のコンピュータ・システムは大部分が「フォノ・ノイマン」型計算機と呼ば れている。それは、これらの計算機は、全体的に、ジョン・フォノ・ノイマンが 考案した設計思想を基にして構築されているからである。フォノ・ノイマン型計 算機は、処理要素、システム内のすべての情報をストアするグローバル・メモリ 、および実行しようとする命令がグローバル・メモリのどこに１かれているか（ 記憶場所）を示しているプログラム・カウンタな備えていることを特徴としてい る。処理要素は命令を一度にＪ、つずつ実行する。 すなわち、プログラム・カウンタが指示している命令を実行する。ある命令が実 行されると、プログラム・カウンタは歩進して、次に処理すべき命令の記憶場所 を指示する（多くの最新型システムでは、プログラム・カウンタは実際には、プ ロセッサが現在実行中の命令の処理を終える前に歩進するようになっている）。 フォノ・ノイマン型システムは、演算が一度に１つしか実行されないことから、 概念的には、設計とプログラミングが単純化されている。当初のフォノ・ノイマ ン型コンピュータは、いくつかの進歩がなされ、システムを構成する各部分、特 に、プロセッサの各構成要素が相対的に独立して動作し、処理速度の著しい増加 を達成している。その進歩の１つとして、命令実行ステップ、つまり、命令の取 出し、演算（オペレーション）コードの解読（代表的な命令は実行すべき演時に 使用されるオペランド、つまり、データのメモリ内の記憶場所を指定した１つま たは２つ以上のオペランド指定子をもっている）、オペランドの取出し、実行（ つまり、取り出したオペランドに対して演算コードに記述された演算の実行）、 および処理したデータのストアなどの各ステップのバイブライン化がある。 このバイブライン方式では、各ステップはプロセッサ内の個別のハードウェアに よって相対的に独立して実行される。また、バイブライン方式プロセッサでは、 プロセッサの命令取出し機構（ハードウェア）がある命令を取り出している間に 、他のハードウェア機構が別の命令の演算コードを解読し、さらに別の命令のオ ペランドを取り出し、さらに別の命令を実行し、さらに別の命令（５番目の命令 ）の処理されたデータをストアすることが可能になっている。これらの５ステツ プは順次に実行されるので、バイブライン方式では、個々の命令の処理速度は高 速化されない。しかし、プロセッサは、現在実行中の命令の処理を終えてから別 の命令の処理を開始するので、連続する命令列を高速に処理することが可能であ る。 パイプライン方式プロセッサは、フォノ・ノイマン型システムにおける単純なプ ロセッサよりもはるかに複雑化していることは明らかであるが、これは、演算の 各々を実行するために様々な回路が必要であるだけでなく（単純なフォノ・ノイ マン型プロセッサでは、多数の回路を使用すれば、複数の命令が実行できる）、 様々な演算回路の動作を統合的に制御するための制御回路が必要であるためであ る。しかし、システムの高速化は著しい。 最近では、実行ハードウェア機構を装備したプロセッサも開発されている。この ハードウェア機構は複数の機能ユニットを備え、各々がそれぞれの数学的演算を 実行するように最適化されている。例えば、ある種のプロセッサでは、整数演算 と浮動小数点数演算の処理の仕方が非常に異なるので、別々の機能ユニットでこ れらの演算を実行している。また、ある種のプロセッサでは、ハードウェア機能 ユニットが加算、乗算、除算といった、ある種の数学的演算の１つまたはい（つ かを実行するものと、ブランチ制御や論理演算といった他の演算を実行するもの とに分かれており、これらはすべてが同時並行に実行可能になっている。 これは、ある種の計算、特に、複数の機能ユニットを使用して１つの計算を部分 的に実行するような計算を高速化する上で役立っている。 バイブライン方式または複数の機能ユニット（または、これらの両方を採用した プロセッサの場合は、その両方）を取り入れたプロセッサを含めて、フォノ・ノ イマン型プロセッサでは、単一の命令ストリームが単一のデータ・ストリームに 作用している。つまり、各々の命令がデータに作用して、一度に１つの計算を行 うことを可能にしている。この種のプロセッサは、ｒ　５ＩＳＤＪ　（単一命令 ／単一データ）と呼ばれている。 プログラムをセグメントに分割して、あるセグメントがデータのいくつかの異種 要素に作用して、複数の計算結果を得るようなプログラムでは、各計算ごとにブ ロ七ツサをループさゼて、そのセグメントを実行させている。また、プログラム のセグメントが短いとか、あるいはデータ要素が少ないような場合には、この種 の計算の実行に要する時間は不当に長くなることはない。 しかし、この種のプログラムの多くでは、５ＩＳＤブロセクサが必要とする計算 をすべて実行する時間は非常に長くなっている。そのために、非常軸多数の処理 要素を取り入わ４、すべてが同じ命令ストリームを同時並行に処理し、しかも各 処理要素が別々のデータ・ストリームを処理するプロセッサが開発されている。 このようなプロセッサは、ｒ　ＳＩＭＤＪ　（単一命令／複数データ）と呼ばれ ている。 ＳＩＭＤプロセッサは、画像処理、信号処理、人工知能、データベース操作、お よび電子回路や流体力学といった物体のコンピュータ・シミニレ−ジョンなどの 、いくつかの応用分野で利用されている。画像処理では、各処理要素が画像（イ メージ）の各ビクセル（「画素」）の処理を行うことによって、画像全体の処理 効率が向上している。信号処理では、プロセッサは信号を定義しているデータに ついて「高速フーリエ変換」なとの計算を行うために必要な複数の計算を同時並 行に実行している。また、人工知能では、プロセッサは特定のアプリケーション のストアされた知識を表現している広範なルール・ベースのサーチ（探索）を行 っている。同様に、データベース操作では、プロセッサはデータベースに置かれ ているデータの探索を行い、分類やその他の操作を行う場合もある。例えば、電 子回路のコンピュータ・シミュレーションでは、各プロセッサは回路の１つの部 分を表現し、各プロセッサの繰返し計算は回路の他の部分からの信号に対する、 当該部分の応答を示している。同様に、流体力学のシミュレーションでは、天気 予報や航空機設計などの応用分野で利用されているように、各プロセッサは空間 中の１点と関連づけられ、流体の流れや温度、圧力などの各種要因に関する情報 を計算によって得ている。 代表的なＳＩＭＤシステムは、処理要素とルータ（経路措定）ネットワークのア レイ（配列）からなるＳＩＭＤアレイと、制御プロセッサと、入出力構成要素（ コンポーネント）を備えている。入出力構成要素は、制御プロセッサの制御を受 けて、データを処理のためにアレイに転送することを可能にし、処理されたデー タをそれをストア、表示、その他を行うために、アレイから受け取る。制御プロ セッサはＳＩＭＤアレイも制御し、命令を並行実行するために繰り返して各処理 要素にブロードキャスト（−斉転送）する。ルータ・ネットワークは、各処理要 素を計算結果を他の処理要素に伝えて、将来の計算で利用できるようにする。 い（つかのルーシング・ネットワークがＳＩＭＤアレイですでに使用されている が、まだ提案段階のものもある。あるルーシング・ネットワークでは、処理要素 はマトリックス構成、つまり、メツシュ構造に相互結合されている。このような 構成では、各処理要素は４つの「最寄りの隣接処理要素」に接続され、それらと 通信するように、行と列でメツシュが定義されている。 処理要素が相互にランダムで通信し合う場合には、この構成は速度が若干遅くな ることがある。しかし、この構成は安価であり、概念が単純化されているので、 ある種の処理、特に画像処理に利用する場合には、この構成でも十分である。Ｇ ｏｏｄｙｅａｒ　Ａｅｒｏｓｐａｃｅ社が提供している「超並列プロセッサ」は 、このようなルーシング・ネットワークをもつＳＩＭＤアレイの１つの例である 。 別のルーシング・ネットワークでは、処理要素は所定数の次元をも゛つキューブ （ｃｕｂｅ）またはハイパキューブ（ｈｙｐｅｒｃｕｂｅ）構造に相互接続され 、データをメツセージの形で処理要素相互間で転送するようになっている。この 構成は、寸法が３次元だけならば「キューブ」であり、寸法が４次元以上ならば 「ハイパキューブ」である、米国特許第４，５９８，４００号明細書、発明の名 称ｒ　Ｍｅｔｈｏｄ　ａｎｄ　Ａｐｐａｒａｔｕｓ　Ｆｏｒ　ＲｏｕｔｉｎｇＭ ｅｓｓａｇｅ　ＰａｃｋｅｔｓＪ　１９ｇ６年７月１日特許付与、発明者Ｗ、　 ＤａｎｉｅｌＨｉｌｌｉｓは、ハイパキューブ・ルーシング・ネットワークをも つシステムを記載している。上記特許に記載されているシステムでは、多数の処 理要素が単一のルーシング・ネットワークに接続され、ルーシング・ノードがハ イパキューブに相互結合されている。 提案されている別のルーシング構成はクロスバ−・スイッチになっている。この 構成では、クロスバ−・スイッチを通して各処理ノードは他の処理ノードのいず れとも直接に通信することができる。このクロスバ−・スイッチによると、提案 されたルーシング・ネットワークのいずれも最も効率よく通信することができる 。しかし、クロスバ−・スイッチによると、接続数とスイッチング要素数が最大 になるので、費用が最大になり、また接続の切断やスイッチング要素の欠陥に起 因する障害の影響が最も受けやすくなっている。従って、クロスバ−・スイッチ 構成は、処理要素の数がかなり少ないとき以外は、めったに使用されていないが 、これは、クロバー・スイッチは処理要素の数の二乗に比例して複雑化するから である。 さらに別のルーシング構成はオメガ・ネットワーク（ｏｍｅｇａ　ｎｅｔｗｏｒ ｋ）である。この構成では、シリアルに接続された複数の段（ステージ）を通し てスイッチングが行われる。各段は２つの入力をもち、各入力は前段または処理 要素の出力に接続されている。また、各段は、後段または処理要素の入力に接続 される２つの出力をもっているａ　Ｂｏｌｔ　Ｂｅｒａｎｅｋ　＆　Ｎｅｗｍａ ｎ社提供の「バタフライ」コンピュータ・システムはこのようなネットワークを 使用している。 発明の概要 本発明は新規で改良された並列コンピュータ・システムを提供することを目的と している。 要約して説明すれば、新規のコンピュータは、複数の処理要素と、コマンド（指 令ンプロセッサと、診断プロセッサと、通信ネットワークを備えている。処理要 素は、各々がコマンドに関連するデータ処理操作とデータ通信操作を実行する。 また、処理要素は診断操作要求を受けて診断操作を実行し、その応答として診断 結果を出力する。コマンド・プロセッサは処理要素に対するコマンドを生成し、 同様に、診断操作要求を受けて診断操作を実行し、その応答として診断結果を出 力する０診断プロセッサは診断要求を生成する。通信ネットワークは３つの要素 から構成されている。 データ・ルータと、制御ネットワークと、診断ネットワークである。データ・ル ータは処理要素に接続され、データ通信操作時に処理要素相互間のデータ転送を 容易にするものである。制御ネットワークは処理要素およびコマンド・プロセッ サに接続され、コマンド・プロセッサから処理要素へのコマンド転送を容易にす るものである。診断ネットワークは処理要素と、コマンド・プロセッサと、診断 プロセッサとに接続され、診断プロセッサから処理要素およびコマンド・プロセ ッサへの診断要求の転送と、処理要素およびコマンド・プロセッサから診断プロ セッサへの診断結果の転送を容易にするものである。 図面の簡単な説明 本発明の特許請求の範囲に記載されている通りであるが、本発明の上述した利点 およびその他の利点については、以下に説明した添付図面を参照して下達する実 施例の説明で明らかにする。 図１は、本発明に従って構築された超並列コンピュータ・システムを示した概要 ブロック図である。 図２Ａおよび図２Ｂは、図１に示したコンピュータ・システムのデータ・ルータ の構造と動作の理解を容易にするために示したブロック図である。 図３は、データ・ルータを経由して転送されるメツセージ・パケットの構造を示 した図である。 図４Ａおよび図４Ｂは、図１に示したコンピュータ・システムの制御ネットワー クの構造と動作の理解を容易にするために示したブロック図である。 図５は、制御ネットワークを経由して転送されるメツセージ・パケットの構造を 示した図である。 図６Ａないし図６０は、図１に示したコンピュータ・システムの診断ネットワー クの構造と動作の理解を用意するために示したブロック図である。 図７は、診断ネットワークを経由して転送されるメツセージ・パケットの構造を 示した図である。 図８は、図１に示したコンピュータ・システム内の処理要素を示した概要ブロッ ク図である。 図９Ａ−１は、図８゛に示した処理要素と図１に示したコンピュータ・システム のデータ・ルータとを結ぶインタフェースとなるデータ・ルータ・インタフェー ス回路を示した概要ブロック図、図９Ａ−２Ａと図９Ａ−２Ｂは、データ・ルー タ・インタフェースに置かれたレジスタの定義を示した図、図９Ｂ−１ないし図 ９０−７は、データ・ルータ・インタフェースのロジック回路図である。 図１ＯＡは、図８に示した処理要素と図１に示したコンピュータ・システムの制 御ネットワークとを結ぶインタフェースとなる制御ネットワーク・インタフェー ス回路を示した概要ブロック図、図１０Ａ−１は、制御ネットワーク・インタフ ェースに置かれたレジスタの定義を示した図、図１０Ｂないし図１０Ｇは、制御 ネットワーク・インタフェースのロジック回路である。 図１１Ａは、図２Ａと図２Ｂを参照して説明されているデータ・ルータで使用さ れるデータ・ルータ・ノードを示した概要ブロック図、図１１Ｂ−１ないし図１ １Ｄは、データ・ルータ・ノードを示した詳細ブロック図である。 図１２Ａは、図４Ａと図４Ｂを参照して説明されている制御ネットワーク内で使 用される制御ネットワーク・ノードを示した。概要ブロック図、図１２Ｂ−１な いし図１２０−１は、制御ルータ・ノードの詳細ブロック図およびロジック回路 図である。 図１３Ａは、図６を参照して説明されている診断ネットワーク内で使用される診 断ネットワーク・ノードを示した概要ブロック図、図１３８−１ないし図１３Ｃ は、診断ネットワーク・ノードの詳細ブロック図およびロジック回路図である。 実施例の詳細な説明 図１は本発明に従い構築された超並列コンピュータ・システム１０を示した概要 ブロック図である。 図１に示すように、システムｌＯは、複数の処理要素１１（０）〜１１（Ｎ）（ 全体を符号１１で示している）、スカシ・プロセッサ１ｚ（０）〜１２（Ｍ）（ 全体を符号１２で示している）、および入出カプロセッサ１３（０）〜１３（Ｋ ）（全体を符号１３で示している）を備えている。例えば、ディスクやテープ記 憶装置、ビデオ表示装置、印刷装置その他などの入出力装置（図示せず）を入出 力ブロセッサに接続することが可能であり、データやプログラム・コマンドなど の情報をこれらの入出力装置から入力して、システム内の処理要素１１やスカシ ・プロセッサ１２に処理させることができる。また、これらの入出力装置は、処 理されたデータを受け取ってストアし、表示し、印刷することができる。スカシ ・プロセッサ１２１：１．、例えば、ビデオ表示端末などの人出カ装置に接続す ることも可能であり、″ヤペレータはこのビデオ表示端末からシステム１．０全 体を制御することができる。 システム１０は、さらに制御ネットワーク１４、データ・ルータ１５および診断 ネットワーク１６を備えているい制御ネットワーク１４を通して、１つまたは２ つ以上のスカシ・プロセッサ１２はプログラム・コマンドを各処理要素１１に一 斉転送することができる。処理要素１１はコマンドをほぼ同時に実行する。また 、制御ネットワーク１４を通して、処理要素１１は状況情報をスカシ・プロセッ サ１２に転送する。制御ネットワーク１４は、下述するように、「スキャンＪ　 （ｓｃａｎ）および「リダクションＪ　（ｒｅｃｉｕｃｅ）演算と呼ばれる特定 の種類の算術演算を実行するためにも、処理要素１１によって使用される。また 、制御ネットワーク１４は処理要素１１間の同期をとるためにも使用される。 データ・ルータ１５は、処理要素１１、スカシ・プロセッサ１２および入出カプ ロセッサ１３間でデータの転送を行う、特番乙スカラ・プロセッサ１２の制御下 で、入出カプロセッサ１３は処理すべきデータを入出力装置から取り出し、その データをそれぞれのスカシ・プロセッサ１２と処理要素１１に配布する。処理時 には、スカシ・プロセッサ１２と処理要素ｌｌはそれぞれの間でデータ・ルータ １５経由でデータを転送することができる。 さらに、処理要素１１とスカシ・プロセッサ１２は、処理したデータを入出カプ ロセッサ１３に転送することができる。スカシ・プロセッサ１２の制御下で、入 出カプロセッサ１３はデータ・ルータ１５から送られてきた処理済みデータを、 入出力装置のうちの特定装置に送って、ストア、表示、印刷その他を行うことが できる。 診断ネットワーク１６は、診断プロセッサ（図示せず）の制御を受けて、システ ム１０の他の部分のテストを行って、欠陥個所を判別し、その箇所を突き止めて 、その診断を行う０診断プロセッサはスカシ・プロセッサ１２の１つまたは２つ 以上から構成することができる。さらに、診断ネットワーク１６は、下述するよ うに、特定の動作条件をシステム他の部分に設定するためにも使用される。 システムｌＯは同期式である。すなわち、その構成要素はすべてクロック回路１ ７から与えられるグローバルＳＹＳ　ＣＬＫシステム・クロック信号に従って動 作する。 特定の実施例によるシステム１０は数百または数千の処理要素１１を装備してお り、これらの処理要素はスカシ・プロセッサ１２から一斉に送られてきたコマン ドの制御の下で、１つの問題を処理するために並列動作する。この特定実施例で は、処理要素１１は同じコマンドを受けて並列に動作して、それぞれのデータの セットを処理することにより、並列コンピュータ・システムを構成している。さ らに、システムｌＯは、下述するように、論理的に複数のサブシステムに動的に 分割することが可能である。これらのサブシスムは、同時並行的に、別々の問題 を処理することも、１つの問題の別々の部分を処理することもできる。この場合 は、各々の区画（ｐａｒｔｉｔｉｏｎ）は少なくとも１つのスカシ・プロセッサ １２と複数の処理要素１１を備えている。 Ｌｊ　ネットワークの １、データ・ルータ１５ システム１０とその各種構成要素を詳しく説明する前に、理解を容易にするため に、制御ネットワーク１４とデータ・ルータ１５の全体構造について説明するこ とにする。データ・ルータ１５と制御ネットワーク１４はどちらも、情報をメツ セージ・パケットの形で転送する。 なお、メツセージ・パケットについては、図３と図５を参照して詳しく下述する 予定である０図２Ａと図２Ｂはデータ・ルータ１５の全体構造を示しており、図 ４Ａと図４Ｂは制御ネットワーク１４の全体構造を示している。 図２Ａに示すように、データ・ルータ１５は、全体的にツリー構造になっており 、複数のレベルに編成されている複数のデータ・ルータ・ノード群ｚｏ（ｉ、ｊ ）じｉ”と“ｊ”は整数である）を具えている。各レベルは符号２ｏ（ｉ、ｊ） 中の指標”ｉ”で識別されている。各レベル”ｉ”のデータ・ルータ・ノード群 ２０（ｉ、ｊ）は次の下位レベル”１−１−の特定数のデータ・ルータ・ノード 群２０（ｉ−１，ｊ）に接続されて、ツリーを構成している。詳細は下述するが 、データ・ルータ・ノード群２０（ｉ、ｊ）はメツセージ・スイッチング操作を 実行して、処理要素１１、スカシ・プロセッサ１２および入出カプロセッサ１３ の間でデータをデータ・ルータ・メツセージ・パッケージの形で転送する。これ らの処理要素などは総称してリーフ（ｌｅａｆ）２ＮＯ）　〜２１（Ｎ）（全体 を符号２１で示している）と呼ぶことにする。最下位レベルの各データ・ルータ ・ノード群２０（１，ｊ）は１つ以上のリーフ２１に接続されている。符号２０ 　ｃｉ、　ｊ）の中で、指標（ｊ）は各レベル”ｉ”におけるデータ・ルータ・ ノード群２０（ｉ、ｊ）の各々を一意的に同定している。 図２Ａに示したデータ・ルータ１５において、最上位レベル”Ｍ”のデータ・ル ータ・ノード群２０　（Ｍ、　０）はツリーの「物理ルート」と呼ばれる。各レ ベル”ｉ”において、各データ・ルータ・ノード群２０（ｉ、ｊ）はそこに接続 されたデータ・ルータ・ノード群ｚｏ（ｔ−ｔ、ｊ）の「親」と呼ばれ、各デー タ・ルータ・ノード群２０　（ｉ−１，ｊ）はそれが接続されているデータ・ル ータ・ノード群２０（ｉ、ｊ）の［子」と呼ばれる。データ・ルータ・ノード群 ２０（ｉ、ｊ）が、そこに接続されたデータ・ルータ・ノード群２０（Ｄｉ、ｊ ）の子にもなることは勿論である０本発明の特定実施例では、ある特定のレベル ”ｉ”に置かれた各データ・ルータ・ノード群２０　（ｉ、　ｊ）は４つの「子 」データ・ルータ・ノード群２０（ｉ−１，ｊ）に接続されている。この実施例 では、ツリーの「ファン・アウト」、つまり、各親に接続された子の数は４つで ある。以下の説明から理解されるように、ファン・アウトは一定である必要はな く、レベル間で異なってもよいし、・同じレベル内のデータ・ルータ・ノード群 ２０　（ｉ、　ｊ）の間で異なってもよい。 データ・ルータ１５の構造は「ファツト・ツリー」（ｆａｔ−ｔｒｅｅ）とも呼 ばれる。これについては、図２Ｂを参照して説明する。図２Ｂに示すように、デ ータ・ルータ・ノード群２０（ｉ、ｊ）のうちの少なくとも一部は、少なくとも １つ、通常は２つ以上のデータ・ルータ・ノード２２（ｉ、ｊ、ｋ）を含んでい る。ただし、“ｋ“はデータ・ルータ・ノード群２０　（ｉ、　ｊ）内の各デー タ・ルータ・ノードを一意的に同定する整数である。データ・ルータ・ノード群 ２０（ｉ、ｊ）内の各データ・ルータ・ノード２２（ｉ、ｊ、ｋ）はレベル”ｉ ＋１“に置かれた複数のデータ・ルータ・ノード２２（ｉ＋１．ｊ、ｋ）に接続 されており、この接続は、各データ・ルータ・ノード群２０　（ｉ、　ｊ）内の データ・ルータ・ノード２２（ｉ、ｊ、ｋ）がレベル゛ｉ※１゛に置かれた各デ ータ・ルータ・ノード群２０（３，、ｊ）内のデータ・ルータ・ノード２２　（ ｉ＋１．　ｊ、　ｋ）の異なるものに接続されるように設定される０例えば、デ ータ・ルータ・ノード群２０（１，０）では、データ・ルータ・ノード２２（１ ，０，０）はデータ・ルータ、ノード群２０（２，０）のデータ・ルータ・ノー ド２２（２，０，０）と２２　（２，０，ｌ）に接続され、データ・ルータ・ノ ード２２（１，０，１）は、データ・ルータ・ノード群２０　（２，０）のデー タ・ルータ・ノード２２　（２，０，２）と２２　（２，０，３）に接続されて いる。′ さらに、親データ・ルータ・ノード群２０（ｉ、ｊ）内の各データ・ルータ・ノ ード２２（ｉ、ｊ、ｋ）は、その親の子データ・ルータ・ノード群２０　（ｉ− １，ｊ）内の１つのデータ・ルータ・ノード２２（ｉ−１，ｊ、ｋ）に接続され ている。 従って、図２Ｂに示すように、データ・ルータ・ノード群２０（２，１）内のデ ータ・ルータ・ノード２２（２，０，０）は、データ・ルータ・ノード群２０（ １，０）〜２１（１，３）の各々内の１つのデータ・ルータ・ノード２２（１， ｊ、０）に接続されている。ただし、”ｊ”は０．１．２および３である。 以下の説明から理解されるように、各リーフ２１からルート・データ・ルータ群 ２０　（Ｍ、　０）内のデータ・ルータ・ノード２２　（！ｌ、　０．　ｋ）ま でのデータ・ルータ・ノード２２（ｉｊ、ｋ）の集合は、基本的に逆ツリーを構 成している。各リーフ２１は事実上１つの逆ツリーのルートを構成し、ルート・ データ・ルータ・ノード群２０　（Ｍ、　０）のデータ・ルータ・ノード２２　 （Ｍ、　０．　ｋ）をリーフ２１の集合によって定義された逆ツリーのすべての リーフのすべてを構成している。ツリーを定義するデータ・ルータ１５内のある 特定レベル”ｉ”に置かれた各データ・ルータ・ノード群２０（ｉ、ｊ）内のデ ータ・ルータ・ノード２２（ｉ、ｊ、ｋ）の数は、逆ツリー内のレベル”ｌ”か らレベル”ｉ”までの各レベルにおけるファン・アウトによって決定される。あ る特定レベルにおけるファン・アウトはレベル”ｉ”の各データ・ルータ・ノー ド２２（ｉ、ｊ、ｋ）が接続されているレベル“ｉ＋１”のデータ・ルータ・ノ ード２２　（ｉ＋１．　ｊ、　ｋ）の数である。従って、例えば、レベル”ｉ゛ におけるデータ・ルータ・ノード群２０（１，０）のデータ・ルータ・ノード２ ２（１，０，０）はレベル“２“におけるデータ・ルータ・ノード群２０　（２ ，０）の２つのデータ・ルータ・ノード２２（２，０，０）と２２（２，０，１ ）に接続されているので、データ・ルータ・ノード２２（１，０，０）からのフ ァン・アウトは２である。本発明の特定実施例では、ある特定レベル”ｉ“のデ ータ・ルータ・ノード２２　ｃｉ、　ｊ、　ｋ）からのファン・アウトはレベル 全体では同じになっているが、上述するように、レベルごとに異なることができ る。 上述したように、データ・ルータ１５は処理要素１１、スカシ・プロセッサ１２ および入出カプロセッサ１３の間でメツセージ・パケットを転送する。これらは すべてリーフ２１で表されている０図２Ｂに示すように、リーフ２１とレベル１ のデータ・ルータ・ノード２２（１，ｊ、ｋ）間を結ぶ接続は、これらを結ぶラ インで表されているが、実際は、２つの片方向のデータ経路、つまり、メツセー ジ・パケットを各方向に転送するために経路を表している。従って、例えば、リ ーフ２１　（０）とデータ・ルータ・ノード群２０（１，０）のデータ・ルータ ・ノード間を結ぶ接続は２つのデータ経路を表している。一方のデータ経路はメ ツセージ・パケットをデータ・ルータ・ノード２２（１，０，０）に送り、そこ から別のリーフ２１　（ｘ）に送出するためにリーフ２１　（０）によって使用 される。他方のデータ経路は他のリーフ２１からリーフ２１　（０）あてに送ら れてきたメツセージ・パケットを送るためにデータ・ルータ・ノード２２（１， ０，０）によって使用される。 同様に、レベル”ｉ”のデータ・ルータ・ノード２２（ｉ、ｊ、ｋ）とレベル” ｉ＋１″のデータ・ルータ・ノード２２（ｉ＋１．ｊ、ｋ）とを結ぶ各接続は、 図２Ｂにラインで示すように、２つの片方向データ経路、つまり、メツセージ・ パケットを各方向に転送するデータ経路を表している。従って、例えば、データ ・ルータ・ノード群２０（１，０）のデータ・ルータ・ノード２２（１，０，０ ）とデータ・ルータ・ノード２２　（２，０，０）間を結ぶ接続は、２つのデー タ経路を表しており、一方は、メツセージ・パッケージをデータ・ルータ・ノー ド２２（１，０，０）からデータ・ルータ・ノード２２　（２，０，Ｏ）へ転送 するために使用され、他方はメツセージ・パッケージを反対方向に、つまり、デ ータ・ルータ・ノード２２（２，口、０）からデータ・ルータ・ノード２２（１ ，０，０）へ転送するために使用される。 データ・ルータ１５を経由しであるリーフ２１（ｘ）から別のり一７２Ｈｙ）へ メツセージ・パケットを転送することは、大ぎく分けて２つの作で行われる。最 初の操作では、データ・ルータ・ノード２２　（ｉ、　、５．　ｋ）はメツセー ジ・パケットを最初に「ツリーの上方に向かって」転送していく、つまり、送信 元リーフと宛先リーフ間の分離によって部分的に決まる、選択した最大レベルま でに達するまで、順次に上位のレベルにあるデータ・ルータ・ノ・−ドにメツセ ージを転送していく、メツセージ・パケットが選択した最大レベルまで達すると １次に、転送は「ツリーの下方に向かって」続けられ、その間に、データ・ルー タ・ノー・ド２２（ｉｊ、ｋ）は、順次に下位のレベルにあるデータ・ルータ・ ノードにメツセージ・パケットを転送していき、最終的にメツセージ・パケット は宛先リーフ２１（ｙ）に渡される。以下に、図１１Ａないし１１０を参照して 、データ・ルータ・ノード２２（ｉ、ｊ、ｋ）の構造と動作について詳しく説明 するように、データ・ルータ１５は複数のメツセージを同時並行に転送すること ができ、データ・ルータ・ノード２２　ｃｉ、　ｊ、　ｋ）のいずれも、ツリー の上方に向かってメツセージを送ることができ、他のメツセージをツリーの下方 に向かって同時に送ることができる。 先に進む前に、理解を容易にするために、データ・ルータ１５を経由して転送さ れるメツセージ・パケットの構造について説明することにする０図３に示すよう に、データ・ルータ・メツセージ・パケット３０は大きく分４プて３つの部分か らなっている。つまり、メツセージ・アドレス部分３１．メツセージ・データ部 分３２、および検査合計（ｅｈｅｅｋｓｕｍ）部分３３であり、各々は１つまた は２つ以上のフリット（ｆｌｉｔ）からなっている。一実施例では、各フリット は４ビツトからなり、これらのビットはデータ・ルータ接続を経由して、つまり 、リーフ２１とデータ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ）間または２つ のデータ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ）間を並列に転送される。 メツセージ・データ部分３２は複数の要素からなっている。つまり、長さフリッ ト３４、タグ・フリット３５、および１つまたは２つ以上のデータ・フリット３ ６（０）〜３６（Ｎ）（全体を符号３６で示している）である。データ・フリッ ト３６は、データ・ルータ１５を経由して転送される実際のメツセージ・データ を収めているのが一般的であり、そあデータはパケット間で異なる。タグ・フリ ット３５は制御情報を収めており、これは、この例では符号２２　（３１）で示 した宛先リーフがデータを処理する時に使用する。長さフリット３４の内容は、 メツセージ・データ部分３２の中のフリットの個数を示しており、これはデータ が特定のパケットでどれだけ転送されるかによって異なる。１つの特定実施例で は、長さフリット３２の内容はメツセージ・パケットのデータ・フリット３６の 中の３２ビツト・ワードの個数を示している。この実施例では、メツセージ・パ ケットの中のデータ・フリット３６の個数は、長さフリット３４に入っている値 の８倍になっている。 検査合計部分３３は、データ・ルータ１５経由のパケット送信に含まれるエラー を検出する際に使用される値を収めている。 データ・ルータ１５はメツセージ・アドレス部分３１の内容を使用して、送信元 リーフから宛先リーフまでにメツセージ・パケット３０が通過していく経路を判 断する。メツセージ・アドレス部分３１はヘッダ４０と下方経路識別（ＴＤ）部 分４１からなり、ヘッダ４０はツリーの上方に向かうときメツセージ・パケット を転送する選定最大レベルを示しており、下方経路識別部分４１はツリーの下方 に向かうときツリーを下って宛先リーフ２１　（ｙ）に至るまでの経路を示して いる。メツセージ・パケットをツリーの上方に向かって送るときは、レベル”ｉ ″のデータ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ）はデータ・ルータ・ノー ド群２０（ｉ＋１．ｊ）の中でレベル”ｉ＋１“でそこに接続されたデータ・ル ータ・ノード２２（ｉ＋１．ｊ、ｋ）の１つをランダムに選択して、メツセージ ・パケットを受信させる。メツセージ・パケットの選定最大高さを指定している 以外は、パケットは、その経路を通ってツリーを昇っていくかを指定していない 。 メツセージ・パケット３０の下方経路識別部分４１は選択した最大レベルに置か れたデータ・ルータ・ノード群２０（ｉ、ｊ）から宛先リーフ２１（ｙ）までパ ケットがツリーを下っていく経路を定義している。下方経路識別部分は１つまた は２つ以上の下方経路識別フィールド４２（１）〜４２（Ｍ）　（全体を符号４ ２で示している）をもっている、連続する下方経路識別フィールド４２はフィー ルド４２　（Ｍ）から始まって、パケットをツリーの下方に向かって送るとき、 順次に下位のレベルに置かれたデータ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ ）によって使用される。 レベル°ｉ”の下方経路識別フィールド４２（ｊ、）は、レベル”ｉ“でパケッ トを受信した親データ・ルータ・ノード群２０（ｉ、ｊ）がメツ（Σ・−ジ・パ ケット３０を送る先の子データ・ルータ・ノード群２０（ｉ−１，、ｉ）を指定 している。理解されるように、下方経路識別フィールド４２には、メツセージ・ パケットが送られる先の、各レベルに置かれたデータ・ルータ・ノード群２０（ ｉ、ｊ）内のデータ・ルータ・ノード２２　（ｉ−１，ｊ、　ｋ）の１つを特定 して指定する必要はない、これは、ツリーを下る経路が事実上宛先リーフ２１（ ｙ）がそのルートである逆ツリーを通過するからである。 各親データ・ルータ・ノード群２０（ｉ、ｊ）が４つの子データ・ルータ・ノー ド群２０（ｉ−１，ｊ）または４つのリーフ２１に接続されている実施例では、 各下方経路識別フィールド４２は、メツセージが送られる先の４つの子の１つを 指定するためにバイナリ・コード化された２ビツトからなっている。図３に示す ように、２つのフィールド４２はメツセージ・パケット３０内では１つの４ビツ ト・フリットにバックされている。下方通過の各レベル（ｉ）では１つの下方経 路識別フィールド４２が使用されるので、下方経路を定義するために必要な下方 経路識別フィールド４２の数はツリーの上方に向かう経路中の選定最大レベルに 対応しており、選定最大レベルの方はヘッダ４０の内容に対応している。下方通 過モードのときは、メツセージ・パケット３０がそこを通過するデータ・ルータ ・ノード２２（ｉ、Ｊ、ｋ）はヘッダ４０の内容をデクリメントし、フリットに 入っている両方の下方経路識別フィールド４２が使用されると、そのフリットを 破棄する。従って、メツセージ・パケット３０の長さと内容はツリーを下って通 過するとき変化する場合がある。 以上から理解されるように、ヘッダ４０と下方経路識別部分４１によってアドレ ス指定する構造は次のように見ることができる。ヘッダ４０に入っている選定最 大高さは、事実上、送信元リーフ２１（ｘ）と宛先リーフ２１（ｙ）の両方が置 かれているデータ・ルータ１５のサブツリー、好ましくは最小のサブツリーのル ート（ｒｏｏｔ　；根）であるデータ・ルータ・ノード群２０（ｉ、ｊ）を示し ている。他方、下方経路識別部分４１は、そのルート（ｒｏｏｔ）から宛先リー フ２１（ｙ）までの正確な経路を詳細＆５示している。 データ・ルータ１５内の上位レベルに置かれたデータ・ルータ・ノード群２０　 （ｉ、　ｊ）内のデータ・ルータ・ノード２２（ｉ、ｊ、ｋ）の数を増加させて 、「ファツト・ツリーＪ　（ｆＨｔ−ｔｒｅｅ）構造にすると、いくつかの利点 が得られる。超並列コンピュータＳＩＭＤシステムでは、処理要素１１は、スカ シ・プロセッサ１２からコマンドを受けてメツセージ転送操作が開始されろと、 メツセージを転送するのが代表的である。メツセージ転送操作時には、非常に多 数の処理要素１１がメツセージを同時並行に転送することができる。ツリーの上 方に向がってメツセージ・パケット３０を送ることができるデータ・ルータ・ノ ード２２　（ｉ、　ｊ、　ｋ）の数が、データ・ルータ１５の上位レベルに向か って増加するようになっていない場合には、データ・ルータ１５の帯域幅、つま り、データ・ルータがメツセージ・パッケージ３ｏを転送できる速度が上位レベ ルに行くに従って減少していくことに「ファツト・ツリー」構造では、上位レベ ルに行くに従ってデータ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ）が増加して いくので、上位レベルにおける帯域幅の減少を最小にしたり、制御したりできる 。上述したように、データ・ル−タ・ノード０２０（ｉ、ｊ）のファン・アウト 、つまり、レベル“ｉ″の各データ・ルータ・ノード２２（ｉ、ｊ、ｋ）に接続 されたレベル”ｉｌｌ“のデータ・ルータ・ノード２２（ｉｌｌ、　ｊ、　ｋ） の数は、レベル間で変化することがあるので、それぞれのレベル”ｉ”と”ｉｌ ｌ”間の望ましい帯域幅を最小に維持するように選択することができる。別の方 法として、各レベルから次の上位のレベルまでのファン・アウトを、データ・ル ータ１５全体が所定の最小帯域幅をもつように選択することも可能である。 さらに、上述したように、各データ・ルータ・ノード２２（ｉ、ｊ、ｋ）は次の 上位レベルに置かれたデータ・ルータ・ノード２２　（ｉｌｌ、　ｊ、　ｋ）を ランダムに選択し、ツリーの上方に向かう経路をたどってメツセージ・パケット ３０をそのノードに送る。従って、メツセージ・パケットはツリーの上位レベル を通過してランダムに配布されるので、ボトルネックが起こる確率が最小になり 、上位レベルにおける帯域幅が最大になる。 図２Ａと図２Ｂに示すように、データ・ルータ１５内の各データ・ルータ・ノー ド群２０（ｉ、ｊ）　、特に各データ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ ）には、ＡＦＤ　（ｉ、　ｊ）ａｌｌ−ｆａｌｌ−ｄｏｗｎ（ｆ、ｊ）信号が送 られる。ＡＦＤ（ｉ、ｊ）ａｌｌ−ｆａｌｌ−ｄｏｗｎ（ｉ、ｊ）信号は、図４ Ａと図４Ｂを参照して上述するように、スカシ・プロセッサ１２の制御の下で制 御ネットワーク１４から与λられて、コンテキスト・スイッチ操作（ｃｏｎｔｅ ｘｔ　５ｗ１ｔｃｈ　ｏｐｅｒａｔｉｏｎ）を開始する。　ＡＦＤ（ｉ、ｊ）ａ ｌｌ−ｆａｌｌ−ｄｏｗｎ　（ｉ、　ｊ）信号は、主張されると、データ・ルー タ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモードに入ることを可能にし、このモード に入ると、データ・ルータは即時にメツセージ・パケットを吐き出す。ＡＦＤ（ ｉ、ｊ）ａｌｌ−ｆａｌｉ−ｄｏｗｎ　（Ｌ　ｊ）信号を受けると、データ・ル ータ１５はツリーを下ってすべてのメツセージ・パケット３０を直接にリーフ２ １に送り、リーフではメツセージ・パケットが生成されたコンテキストがリスト アされるまでストアされている０、この時点で、かかるメツセージを受け取った り−フ２１はデータ・ルータ１５経由でメツセージを送信することが可能になり 、データ・ルータからメツセージが送り先の宛先に転送される。 上述した通常操作では、ヘッダ４０の内容はデクリメントされ、下方経路識別フ ィールド４２を収めているフリットはメツセージ・パケット３０がツリーを下っ て送られるとき破棄されるが、こＡｔとは対照的に、ＡＦＤ　（ｉ、　ｊ）ａｌ ｌ−ｆａｌｌ−ｄｏｗｎ　（ｉ、　、ｊ）信号が主張されたときは、ヘッダ４０ の内容はデクリメントされず、下方経路識別フィールド４２を収めているフリッ トは変更されない、１ンテキストがリストアされ、リーフ２１からメツセージ・ パケットがデータ・ルータ１５に返されると、これらのメツセージ・パヶ・ット は正しい宛先リーフに引き渡されることになる。このことは、以下で詳しく説明 することにする。 以下の説明では、符号２１　（ｘ）と２１（ｙ）はそれぞれンくツセージ・パケ ット３０の送信元リーフおよび宛先リーフを示し、符号２１（ｘ’）は中間記憶 リーフであり。 この記憶リーフは、データ・ルータ・メツセージ・パケット３０が生成されたコ ンテキストがスイッチ・アウトされている間にメツセージ・パケット３ｏを受け 取って、ストアする。まず、ＡＦＤ　（Ｌ　ｊ）ａｌｌ−ｆａｌｌ−ｄｏｗｎ　 （ｉ、　ｊ）信号が主張されたとき、ツリーを昇って転送中のメツセージ・パケ ットまたは選択した最大高さまで達したメツセージ・パケットについては、ヘッ ダ４ｏと下方経路識別部分４１の内容は、送信元リーフ２１　（ｘ）から最初に 送信されたときの内容と同じである。中間記憶リーフ２１（ｘ’）はメツセージ ・パケット３０を受け取るので、これは送信元リーフ２１（ｘ）と宛先リーフ２ １　（ｙ）の両方を含んでいるデータ・ルータ１５のサブツリーの一部になって いなければならない。さらに、サブツリーは、ＡＦＤ　（Ｌ、　ｊ）ａｌｌ−ｆ ａｌｌ−ｄｏｗｎ　（ｉ、　ｊ）信号が主張されなかった場合に、メツセージ・ パケット３０が到達するはずである同じルート（ｒｏｏｔ）のデータ・ルータ・ ノード群２０　（ｉ、　ｊ）をもっている。従って、中間記憶リーフ２１（Ｘ’ ）からデータ・ルーフ１５経由でメツセージ・パケットが送出されると、パケッ トはツリーを昇っていき、ＡＦＤ（ｉ、ｊ）　ａｌｌ−ｆａｌｌ−ｄｏｗｎ（ｉ Ｊ）信号が主張されなかったときに到達するはずである同じデータ・ルータ・ノ ード群ｚｏ（ｉ、ｌ　まで到達し、そこから下方経路識別部分４１で定義された 下方経路を主張されなかった場合と同じようにたどっていく。 他方、ＡＦＤ（ｉ、　ｊ）ａｌｌ−ｆａｌｌ−ｃｆｏｗｎ　（ｉ、　ｊ）信号が 主張されたときメツセージ・パケットがツリーを下って転送中である場合は、こ の信号の主張前に、ヘッダ・フィールド４０の内容はメツセージ・パケットがレ ベル間を受け渡しされるときデクリメントされる。従って、このことから理解さ れるように、メツセージ・パケット３０が中間記憶リーフ２１（ｘ’）から送出 されると、パケットはその経路をたどってツリーを昇り、ヘッダ・フィールド４ ０に指定されたレベルに置かれたデータ・ルータ・ノード群２０（ｉ、ｊ）まで 到達することになる。このデータ・ルータ・ノード群は、ＡＦＤ（ｉ、　ｊ）ａ ｌｌ−ｆａｌｌ−ｄｏｗｎ　（ｉ、　ｊ）信号が主張されたときメツセージ・パ ケット３０の方向を制御するデータ・ルータ・ノード群２０（ｉ、ｊ）に対応し ている。理解されるように、メツセージ・パケット３０が到達するデータ・ルー タ・ノード群２０（ｉｊ）は送信元リーフ２１　（ｘ）を含んでいるサブツリー のルート（ｒｏｏｔ）でない場合がある。しかし、それは、中間記憶リーフ２１ （ｘ’）と宛先リーフ２１（ｙ）の両方を含むサブツリーのルート（ｒｏｏｔ） である。中間記憶リーフ２１（ｘ’）を含むサブツリーのルートとなるのは、メ ツセージ・パケット３０がそのデータ・ルータ・ノード群２０　（ｉ、　ｊ）か ら中間記憶リーフ２１（ｘ’）に転送されたからであり、また宛先リーフ２１（ ｙ）を含むサブツリーのルートとなるのは、ＡＦＤ　ｃｉ、　ｊ）ａｌｌ−ｆａ ｌｉ−ｄｏｗｎ　（ｉ、　ｊ）信号が主張されなかった場合、メツセージ・パケ ット３゜がそのデータ・ルータ・ノード群２０　（ｉ、　ｊ＞から宛先リーフに 転送されてしまっていることがあるからである。 以下で詳しく説明するように、各リーフ２１はメツセージ・カウンタをもってい る。このカウンタは各リーフがデータ・ルータ１５を経由してメツセージ・パケ ットを転送するとインクリメントし、データ・ルータ１５からメツセージ・パケ ットを受信するとデクリメントする。上述したように、制御ネットワーク１４は 選択した算術演算を実行し、その結果は処理要素１１とスカシ・プロセッサ１２ に送ることができる。制御ネットワーク１４を動作させて、選択した算術演算を メツセージ・カウンタの値を用いて実行させると、その結果は、データ・ルータ １５を経由して送信されたメツセージ・パケットのすべてがいつリーフ２１によ って受信されたかを示すことができ、これによりデータ・ルータ１５が空である ことを知ることができる。これは、メツセージ転送操作が完了したことを知らせ るためにも、あるいは主張したＡＦＤ　（ｉ、　ｊ）ａｌｌ−ｆａｌｌ−ｄｏｗ ｎ　（ｔ、　ｊ）信号の結果、ルータ１５が空になり、コンテキスト・スイッチ を行うことが可能であることを知らせるためにも使用できる。 ２、制御ネットワーク１４ 上述したように、制御ネットワーク１４はスカシ・プロセッサ１２から処理要素 １１にプログラム・コマンドを転送し、状況情報をスカシ・プロセッサ１２に返 送するほかに、選択した種類の算術演算を実行する。以下では、図４Ａと図４Ｂ に示しているブロック図および制御ネットワーク・メツセージ・パケットの構造 を示している図５を参照して、制御ネットワーク１４の全体につまず、図４Ａと 図４Ｂに示すように、制御ネットワーク１４は、データ・ルータ１５と同様に、 全体が木構造になっている。この木構造は、複数の制御ネットワーク・ノード群 ５０　（ｉ、　ｊ）じｉ”と”ｊ”は整数である）が［１［のレベルに編成され ている。各レベルは符号５０（ｉ、ｊ）中の指標゛ｉ°゛で示されている。符号 ５０（ｉ、ｊ）において、指標”ｊ′は各１７ペル゛ｉ′に置かれた各種制御ネ ットワーク・ノード群５０（ｉ、ｊ）を区別している。 制御ネットワーク１４の本構造はデータ・ルータ１５の本構造とよく似ている。 特に、各制御ネットワーク・ノード群５０　ｃｉ、　ｊ）は指標゛ｉ”とｊ”が 同じ値であるデータ・ルータ・、ノード群２０　（ｉ、　ｊ）に対応しており、 制御ネットワーク・ノード群５０（ｉ、ｊ）間を結ぶ接続は、データ・ルータ・ ノード群２０（ｆ、ｊ）間を結ぶ接続と同じパターンに従っている。最下位レベ ルの各制御ネットワーク・ノード群５０　（ｉ、　ｊ）は、データ・ルータ１５ の接続と同じパターンで１つまたは２つ以上のり−７２１に接続されている。 以下、制御ネットワーク１４について説明するが、その説明で用いている用語は 、上述したデータ・ルータ１５の説明で用いたものと同じ用語を使用している。 特に、図２Ａに示す制御ネットワーク１５において、最上位レベル”Ｍ”の制御 ネットワーク５０　（Ｍ、　０）はツリーの「物理ルート（ｒｏｏｔ）Ｊと呼ば れる。各レベル”ｉ”に置かれた各制御ネットワーク・ノード群５０（ｉ、ｊ） はそこに接続された制御ネットワーク・ノード群５０（ｉ〜１．ｊ）の「親」と 呼ばれ、各制御ネットワーク・ノード群５０（ｉ−１，ｊ）はそれが接続されて いる制御ネットワーク・ノード群５０　（ｉ、　ｊ）の「子」と呼ばれる。制御 ネットワーク・ノード群５０　（ｉ、　ｊ）はそこに接続された制御ネ−）ｌワ ー・り・ノード群５ｏ（ｉ＋ｉ、、、ｉ）の子になることもある。特定の実施例 では、ある特定のレベル”ｊ”にｉかれた各制御ネットワーク・ノード群５０（ ｉ、ｊ）は４つの子制御ネットワーク・ノード群５００−１．ｊ）に接続されて いる。この場合は、ツリーの「ファン・アウト」、つまり、各親に接続された子 の数は４つである。データ・ルータ１５の場合に上述したように、ファン・アウ トは一定である必要はなく、レベル間で異なる場合もあれば、同じレベル内の制 御ネットワーク・ノード群５０　（ｉ、　ｊ）間で異なる場合もある。 制御ネットワーク・ノード群５０（ｉ、ｊ）の構造は、図４Ｂに示すように、デ ータ・ルータ・ノード群２０　（ｉ、　ｊ）の構造と異なっている０図４Ｂに示 すように、制御ネットワーク・ノード群５０　ｃｉ、　ｊ）は３つの制御ネット ワーク・ノード５１　ｃｉ、　ｊ、　ｌ）からなっている、ただし、”１”は値 ”Ｐ”、”Ｃ１”またはＣ２“をもつことができる。制御ネットワーク・ノード 群５０　（ｉ、　ｊ）内では、制御ネットワーク・ノードは、制御ネットワーク ・ノード５１　（ｉ、　ｊ、　Ｐ）が子制御ネットワーク・ノード５１（ｉ、ｊ 、ｃ＋）と５１　（ｉ、　ｊ、　Ｃｇ）の親となるように結合されている。この ことから理解さ゛れるように、制御ネットワーク・ノード群５０　（ｉ、　ｊ） の親制御ネットワーク・ノード５１　（ｉ、　ｊ、　Ｐ）は、それ自身、次の上 位レベル“ｉ＋１”の制御ネットワーク・ノード群５０（ｉ＋１．ｊ）の制御ネ ットワーク・ノード５１（ｉ÷ｌ、　ｊ、　Ｃ＋　）または制御ネットワーク・ ノード５１（ｉ＋１．ｊ、Ｃｚ）の子である。同様に、各子制御ネットワーク・ ノード５１　（ｉ、　ｊ、　ｃ）はり−フ２１または次の下位レベル“ｉ−１” の制御ネットワーク・ノード５１　（ｉ−１，ｊ、　Ｐ）の親である。 図４Ａと図４Ｂに示すように、各レベルの制御ネットワーク・ノード５１　ｃｉ 、　ｊ、　１）の指標”ｊ“は左から右に向かって太き（なっている。以下の説 明において、各親制御ネットワーク・ノード５１（ｉ＋ｌ、ｊ、１）について、 そこに接続され、下位の指標”ｊ′をもつ子制御ネットワーク・ノード５１　（ Ｌ　ｊ、　１）は「左のｊ子と呼ぶことにし、上位の指標”ｊ”をもつ制御ネッ トワーク・ノード５１　（ｉ、　ｊ、　ｌ）は「右の」子と呼ぶことにする。 従って、制御ネットワーク・ノード群５０　（ｉ、　ｊ）は２つのサブ・レベル の制御ネットワーク・ノード５１　（ｉ、　ｊ、　１）からなっている。一方の サブ・レベルは親制御ネットワーク・ノード５１　（ｉ、　ｊ、　Ｐ）によって 定義され、他方は子制御ネットワーク・ノード５１　（ｌ　ｌ　Ｊ　Ｉ　Ｃｒ　 ）と５１　（ｉ、　ｊ、　ｃｚ）によって定義されている。これにより、制御ネ ットワーク・ノード群５０（ｉ、ｊ）は制御ネットワーク１４内においても、デ ータ・ルータ１５内の対応するデータ・ルータ・ノード群２０（ｉ、ｊ）と同じ 結合パターンをもつことができ、これと同時に、制御ネットワーク・ノード５１ 　（ｉ、　ｊ、　ｌ）でも２つの子と１つの親の結合が得られるので、下述する ように算術演算の実行を単純化することができる。 データ・ルータ１５と同じように、図４Ａと図４Ｂに示す制御ネットワーク・ノ ード５１（ｉ、ｊ、ｌ）間の各結合は２つの片方向データ経路を表しており、メ ツセージ・パケットはそれぞれのノード間で相反方向に転送される。 上述したように、スカシ・プロセッサ１２は制御ネットワーク１４を使用して、 コマンドを処理要素１１に一斉転送する。この操作では、スカシ・プロセッサ１ ２は図５を参照して詳しく下述するように、それが接続されている制御ネットワ ーク・ノード５１　（１，ｊ、　Ｃ）にメツセージ・パケットを送信する。制御 ネットワーク・ノードはツリーの上方までたどってメツセージ・パケットを転送 していき、ルート（ｒｏｏｔ）に到達すると、今度はルート（ｒＯＯｔ）はツリ ーの下方までたどってメツセージ・パケットを伝達していき、その子に到達する 。各制御ネットワーク・ノードがこの下方に向かうメツセージ・パケットを受信 するたびに、パケットがリーフ２１に到達するまで、それを子のすべてに伝達し ていく。制御ネットワーク１４はメツセージ・パケット、従ってコマンドを処理 要素１１のすべてに一斉に転送する。明らかなように、メツセージ・パケットは スカシ・プロセッサ１２と入圧力プロセッサ１３からなるリーフ２１でも受信さ れるが、これらのプロセッサはパケットを無視するように構成することも可能で ある。 同じく上述したように、システム１０は、独立に動作可能な複数のシステムを溝 成するように分割することが可能であり、この場合は、各システムは少なくとも １つのスカシ・プロセッサ１２と１つまたは２つ以上の処理要素１１を備えてい る。システム１０を分割する場合は、スカシ・プロセッサ１２は物理的ルート（ ｒｏｏｔ）を構成している制御ネットワーク・ノード５１　（Ｍ、　０．　Ｐ） 　どは異なる、制御ネッ１−ワーク１４内の制御ネットワークー・ノード５１（ １，Ｊｌｌ）に論理的ルート（ｒｏｏｔ）を設定する。 論理的ルートは実効的にサブツリーのルー！□　（ｒｏｏｔ）を溝成し、そのリ ーフはスカシ・プロセッサ１ｚと１つまたは２つ以上の他のり−７２１を含んで いる。制御ネットワーク・ノード５１（ｉ、ｊ。１）が論理的ルート（ｒｏｏｔ ）になったときは、それが論理的ルートである間は、制御ネットワーク１４内の その親ノード５１　（ｉｌｌ、　ｊ、　ｌ）からは下方に向かうメツセージ・パ ケットはそこに送信されない。 各制御ネットワーク・ノード５１　（ｉ、　ｊ、　ｌ）はルート（ｒｏｏｔ）フ ラグ１４０７をもっている。このフラグについては図１２Ａを参照して上述する 。ルート・フラグ１４０７がセットされると、制御ネットワーク・ノード５１　 （ｉ、　ｊ、　ｉ）は制御ネットワーク１５のルート（ｒｏｏｔ）となる、制御 ネットワーク・ノード５１　（ｉ、　ｊ、　ｌ）を物理的ルートにする場合は、 制御ネットワーク・ノードを制御する入力信号をそのように条件づけることにょ って、ルート・フラグ１４０７をセットすることができる。 ある制御ネジｌ−ワーク・ノード５１　（ｉ、　ｊ、　１）を論理的ルートとし て設定するときは、スカシ・プロセッサ１２はツリーを構成する制御ネットワー ク１４を上方に向かって制御ネットワーク・メツセージ・パケットを伝達してい く。メツセージ・パケットは、論理的ルートを設定しようとする１ノベルとサブ レベルを示している高さの値を含んでいる。メツセージ・パケットを受信する各 制御ネッＩ・ワー・り・ノード５１　ｃｉ、　ｊ、　ｌ）は高さの値がそのレベ ルおよびサブレベルと一致しているかどうかを判断し、一致していなければ、ツ リーの次の上位にある制御ネット・ワーク・ノード５１　（ｉ、　ｊ、　１）に メツセージ・パケットな受け渡す、メツセージ・パケットの中の高さの値がその レベルおよびサブレベルに一致していると、ある制御ネットワーク・ノード５ｉ 　ｃｉ、　ｊ、　ｌ）が判断したときは、そのルート・フラグ１４０７をセット し、上述したように論理的ルートとして動作することを開始する。これに関連し て制御ネットワーク・ノード５１　ｃｉ、　ｊ、　ｌ）は自分が論理的ルートに なったことを、その親制御ネットワーク・ノード５１　（ｉ、　ｊ、　１）に通 知する。 理解されるように、ある分割システムの論理的ルートとして動作する制御ネット ワーク・ノード５１　Ｄ、　ｊ、　１）は、上位レベルまたはサブレベルの制御 ｉ１１ネットワーク・ノード５１　（ｉ＋ｘ、　ｊ劃）を論理的ルートとして動 作させることを通知するメツセージ・パケットを受け取ることができる。スカシ ・プロセッサ１１はこのようなメツセージを出して、例えば、分割システム内の 処理要素１１またはスカシ・プロセッサ１２の個数を増加することができる。そ の場合には、制御ネットワーク・ノード５１（ｉ、ｊ、１）は論理的ルートとし て動作することを停止する。 以下の説明を簡単にするために、「ルート（ｒｏｏｔ）ノード」という用語は、 符号５ｉ　（ｉ、　ｊ、　ｌ）を付けて示している場合と、符号を付けないで示 している場合があるが、物理ルート（ｒｏｏｔ）制御ネットワーク・ノード５１ 　（Ｍ、　０．　Ｐ）を総称して用いているときは、制御ネットワーク１４が分 割されていない場合であり、論理的ルートを構成する制御ネットワーク・ノード ５１　（ｉ、　ｊ、　ｌ）を意味するために用いているときは、制御ネットワー ク１４が分割されている場合である。制御ネットワーク１４が分割されている場 合は、論理的ルート・ノードは分割内の他の制御ネットワーク・ノード５１　（ ｉ、　ｊ、　１）のために働き、その働き方は、物理制御ネットワーク・ノード ５１　（Ｍ、　０．Ｐ）が非分割制御ネットワーク１４内の制御ネットワーク・ ノード５１　（ｉ、　ｊ、　１）のために働くのと同じである。言い換えれば、 物理的ルートはシステムｌＯ全体を構成する分割の論理的ルートと見ることがで きる。 上述したように、制御ネットワーク１４は制御ネットワーク・メツセージ・パケ ットを受け取ると、いくつかの種類の算術演算も実行する。この中には、スキャ ン操作とりダクション操作が含まれる。スキャン操作はＧｕ　Ｅ、　Ｂｌｅｌｌ ｏｃｈ　５ｃａｎ　Ｐｒ１ｍ１ｔｉｖｅｓ　ａｎｄ　ＰａｒａｌｌｅＬＶｅｃｔ ｏｒ　Ｍｏｄｅｌｓ、（Ｐｈ、Ｄ＋Ｄｔｓｓｅｒｔａｔｉｏｎ、　Ｍａｓｓａｃ ｈｕｓｅｔｔｓＩｎｓｔｉｔｕｔｅ　ｏｆ　Ｔｅｃｈｎｏｌｏｇｙ：　１９Ｈ） にその概要が説明されている。スキャン操作は特定の順序に、例えば、符号１１ （ｉ）の中の指標”ｉ”が大きくなっていく順序（図４Ｂに示すように、゛指標 が例えば左から右に向かって大きくなるように）に、論理的に配列された処理要 素１１によって開始されるが、処理要素１１（ｉ）が維持しているデータ項目” Ｄ（ｉ）”について特定の演算子”°”のスキャン操作が実行されると、その順 序に配列された連続する処理要素１１の各々では、次のような結果“Ｒ（ｉ）” が得られる。 Ｒ（ｉ）　＝　Ｄ（０）”Ｄ（１）”Ｄ（２）’、、、’Ｄ（ｉ−１）　（１） ただし、Ｒ（０）　＝　Ｏである。 スキャン操作では、算術演算子は数種類の演算子で構成することができる。例え ば、符号付きまたは符号なし加算、ＯＲ，Ｘ０Ｒ（排他的論理和）およびＭＡＸ などがある。　ＭＡＸは、値の集合の最大値の判断を参照する。 スキャン操作を可能にするために、各制御ネットワーク・ノード５１　（ｉ、　 ｊ、　ｔ）はアップ・データ・プロセッサ１４２１、ダウン・データ・プロセッ サ１６５２、およびスキャン・バッファ１４１０を備えている。ごれらｔ：１つ いては、図１２Ａ〜図１２Ｄ−１を養魚し２て上述する。スキャン操作を開始す るには、処理要素１１けそこに送られてきた制御ネットワー・り・メツセージ・ パケットを制御ネットワーク１４を経由して転送する。各処理要素ＬＬ（ｉ）か ら送られる制御ネットワーク・メツセージ・パケットはその処理要素のデータ項 目Ｄ（ｉ）を含んでいる。 図４Ｂに示すように、各制御ネットワーク・ノード５１（１，ｊ、Ｃ＋）と５１ 　（１，ｊ、　Ｃｍ）は、そこに接続された処理要素からメツセージ・パケット を受け取ると、左側の処理要素、すなわち、指標”ｉ”がゼロまたは偶数であり 処理要素１１（ｉ）からのデータをそのスキャン・バッファ１４１０にロードす る。さらに、各制御ネットワーク・ノード５１　（１，ｊ、　Ｃ）のアップ・デ ータ・プロセッサ１４２１はそのデータについて算術演算を行って、結果を出力 する。この結果は、そこに接続された２つの処理要素１１から受け取ったデータ の結合に一致しており、この結合は、スキャン操作で使用された算術演算子に従 って行われたものである。制御ネットワーク・ノード５１（１，ｉ、Ｃ）はアッ プ・データ・プロセッサ１４２１から出力された値をメツセージ・パケットの中 でデータとして使用し、これをその親に送信する。 各制御ネットワーク・ノード５１　（ｉ、　ｊ、　ｌ）は、ルート（ｒｏｏｔ） ノードを除き、その左側と右側の両方の子からメツセージ・パケットを受け取る と、同じ一連の演算を実行する、特に、ルート（ｒｏｏｔ）　；ｔ：での各サブ レベルに置かれた各制御ネット・ワーク・ノード”’　（’＝　Ｊｌ　ｌ）は（ ａ）　そのだ側の制御ネットワーク・ノード５１（ｉ−１゜ｊ、１）から受け取 った制御ネットワーク・メツセージ・パケットの中のデータをそのスキャン・バ ッファ１４１０にストアする。明らかなように、この値は、そのルート（ｒｏｏ ｔ）が左側の子制御ネットワーク・ノード５ｉ（ｉ−１，Ｊ、１）である制御ネ ットワーク１４のサブツリーの中の処理要素からのデータの結合に一致しており 、この結合はスキャン操作で使用された算術演算子によって行われたものである 。 （ｂ）　その子の双方からのデータに関して、スキャンをそのアップ・データ・ プロセッサ１４２１を使用して実行して、生成された値をメツセージに入れてそ の親に送信する。明らかなように、この値はそのルート（ｒｏｏｔ）がそこに接 続された両方の子制御ネットワーク・ノード５１　（ｉ−１，ｊ、　１）である 制御ネットワーク１４の両方のサブツリー内の処理要素からのデータの結合に一 致している。 従って、そこから制御ネットワーク・ツリーの上方に向かってすべての制御ネッ トワーク・メツセージ・パケットが伝播された個所では、ルート・ノードを除く 各制御ネットワーク・ノード５１（ｉ、ｊ、１）のスキャン・バッファ１４１０ には、そのルートがノードの左側の子であるサブツリー内の処理要素１１から出 力され、スキャン操作の演算子に従って処理されたデータに一致する値が入って いる。 ルート・ノードは、またスキャン操作の中間結果を収めている子の両方からメツ セージ・パケットを受信して、メツセージ・パケットをツリーを下って伝達して いく、ルート・ノードは、そのルートがそれぞれの子であるサブツリー内の処理 要素１１から出力され、スキャン操作の算術演算子に従って処理されたデータに 一致する値を各子から受信する。明らかなように、左側の子制御ネットワーク・ ノードから受信された値はそのルートが左側の子制御ネットワーク・ノードであ る制御ネットワーク１４のサブツリー内の処理要素からのデータの結合と一致し ており、右側の制御ネットワーク・ノードから受信された値はそのルートが右側 理要素からのデータの結合に一致しており、どちらの場合も、データはスキャン 操作の算術演算子に従って結合されている。 その左側の子には、ルート・ノードは、値がゼロになったデータをもつメツセー ジ・パケットを送信する。右側の子には、ルート・ノードは、左側の子から受信 した値をもつデータを収めているメツセージ・パケットを送信する。上述したよ うに、その値は、そのルートが左側子制御ネットワーク・ノードである制御ネッ トワーク１４のサブツリー内の処理要素から送られ、スキャン操作の算術演算子 に従って結合されたデータの結合に一致している。 ルート・ノードより下位の各制御ネットワーク・ノード５１　（ｉ、　ｊ、　１ ）がその親から制御ネットワーク・メツセージ・パケットを受信すると、次のこ とを行う。 親から受信され、そのノードのスキャン・バッファ１４１Ｏにストアされている 中間結果と結合された（この結合は特定のスキャン操作で使用された算術演算子 に従って行われものである）データの値に一致する値を生成し、その値をその右 側の子に送信する。理解されるように、子の値は、制御ネットワーク１４のすべ てのサブツリー内の処理要素１１からそのルートが制御ネットワーク・ノードの 左側の子である処理要素までのデータの結合に一致しており、この結合はスキャ ン操作で使用された算術演算子に従って行われたものである。 （ｂ）　親から受信したものと同じ値になったデータを収めている制御ネットワ ーク・メツセージ・パケットをその左側の子に送信する。理解されるように、こ の値ば、制御ネット・ワーク１４のすべてのサブツリー内の処理要素からそのル ートが制（社）ネットワーク・ノードの親の左側の子である処理要素までのデー タの結合に一致しており、この結合はスキャン操作で使用された算術演笹子に従 って行われたものである。 このようにして、ツリーを下方に向かって制御才、ットワーク・ノード５１（ｉ 、ｊ。１）から伝達された制御ネットワーク・メツセージ・パケットは、左側を 下って最も左側の処理要素１１（０）にゼロの値を伝播していく。次の処理要素 １１（１）はルート・ノー・ドかも伝播されたゼロの値と、制御ネットワーク・ ノード５１（１，口、Ｃ７）のスキャン・バッファ１４１Ｏにストアされていで 、処理要素１１（０）から送信されたデータの値に一致する値との結合（算術演 算子によって定義されたもの）を受信する。 その次の処理要素１１（２）は、制御ネットワーク・ノード５１（ｌ。０．Ｐ） のスキャン・バッファ１４１Ｏにストアされていて、上述したように、処理要素 １１（０）と１１（１）からのデータの結合（これはスキャン操作の算術演算子 によって定義されたものである）に一致する値を、制御ネットワーク・ノード５ １（１，Ｏ，Ｃ，）に接続された左側の子として受信する。処理要素１１（３） は、その値と制御ネットワーク・ノード５１　（１，０，Ｃｍ）のスキャン・バ ッファ１４１０に入っていて、上述したように、処理要素１１（２）から送られ てきたデータと一致する値の結合を右側の子として受信する。従って、処理要素 １１（３）は処理要素１１（０）と１１（１）と１１（２）とからのデータの結 合（スキャン操作の演算子によって定義されたもの）を受信することになる。 理解されるように、制御ネットワーク・ノード５１はルート・ノードの左側の子 のサブツリー内の連続する処理要素１１に伝達されるデータを同じように結合す る。従って、サブツリー内の各処理要素１１（ｉ）は、特定のスキャン操作の演 算子に従って結合された、処理要素１１（ｉ−１）〜１１（０）からのデータに 一致する値を受信することになる。 ルート・ノードの右側の子のサブツリー内の制御ネットワーク・ノード５１も、 それぞれの親から送られた制御ネットワーク・メツセージ・パケットに入ってい るデータを、それぞれのスキャン・バッファ１４１０に入っているデータと同じ ような方法で結合する。上述したように、ルート・ノードはルート・ノードの左 側の子によって定義されたサブツリー内の処理要素１１から与えられ、スキャン 操作の演算子に従って結合されたデータの結合に一致する値を含んでいる制御ネ ットワーク・メツセージ・パケットをその右側の子に送信する。理解されるよう に、そのザブツリー内の制御ネットワーク・ノード５１　ｃｉ、　ｊ、　１）か ら送信されてきた制御ネットワーク・メツセージ・パケットはサブツリーの左側 を下って最も左側の処理要素１１（ｉ）に値を伝播していくので、処理要素１１ （ｉ）は特定のスキャン操作の演算子に従って結合された、処理要素１１（ｉ− １）〜１１（０）からのデータに一致する値も受信する。そのサブツリー内の制 御ネットワーク・ノード５１　ｃｉ、　ｊ、　ｌ）はルート・ノードの左側の子 によって定義されたサブツリー内のノードと同じように動作するので、各処理要 素１１（ｉ）は特定のスキャン操作の演算子によって結合された、処理要素１１ （ｉ−１）〜１１（０）からのデータと一致する値を受信することになる。 制御ネットワーク１４は逆方向スキャン操作も実行する。この操作では、スキャ ンの方向は右から左に、つまり、下位指標をもつ処理要素１１（ｉ）に向かう、 この場合には、各処理要素１１（ｉ）は特定のスキャン操作の算術演算子に従っ て結合された、処理要素１１（ｉ＋１）〜１１（Ｎ）（”Ｎ”は最上位指標であ る）からのデータに一致する値を受信することになる。この操作では、各制御ネ ットワーク・ノード５１　（ｉ、　ｊ、　ｌ）はその子から入力端子に送られて きた制御ネットワーク・メツセージをやり取りすると共に、出力端子からその子 に送られる制御ネットワーク・メツセージ・パケットをやり取りする。その他の 動作は、上述した通りである。これにより、各レベルの左側の子と右側の子が入 れ替わるので、制御ネットワーク・ノード５１のその他の動作が上述したものと 同じであれば、スキャン方向は逆転することになる。 さらに、制御ネットワーク１４はセグメント化スキャン操作を実行することがで きる。この操作では、あるに分割することができる。どの場合も、最初のセグメ ントの中の最初の処理要素１１（ｉ）は分割内の最初の処理要素１１（ｉ）とな る、あとに続く各セグメント内の最初の処理要素１１（ｉ）はセグメント・ビッ トがセットされた制御ネットワーク・メツセージ・パケットを送信する。各制御 ネットワーク・ノード５１　（ｉ、　ｊ、　ｌ）はセグメント・フラグ１５６１ ももっている（図１２８−ＩＧ）　、各制御ネットワーク・ノード５１　（ｉ、 　ｊ、　ｌ）は上述したように動作するが、制御ネットワーク・ツリーを上って 制御ネットワーク・メツセージ・パケットを伝達していくときは、次のように動 作する。 （ａ）　セグメント・ビットがセットされている制御ネットワーク・メツセージ ・パケットをその右側の子から受けた時は、右側の子から受け取った制御ネット ワーク・メツセージ・パケットに入っているデータにだけ一致するデータを制御 ネットワーク・メツセージ・パケットに入れてその親に転送する。 （ｂ）　セグメント・ビットがセットされている制御６ノ、をセットし、その親 に転送する制御ネットワーク・メツセージ・パケットの中のセグメント・・ビッ トをセットする。 どちらの場合も、制御ネットワーク・ノード５１は左側の子制御ネットワーク・ ノードかも受け取った制御ネットワーク・メツセージ・パケットをそのスキャン ・バッファ１４１Ｏに置いておく、これは、上述した非セグメント化スキャン操 作と同じように行われる。 制御ネットワーク・ノード・ツリーを下って伝達される制御ネッ、トワーク・メ ツセージ・パケットについては、各制御ネットワーク・ノード５１は、そのセグ メント・フラグ１５６１がセットされていると、スキャン・バッファ１４１０に ストアされた値と一致するデータをもつ制御ネットワーク・メツセージ・パケッ トをその右側の子に転送する。制御ネットワーク・ノード５１は、その親からの データに一致するデータをもつ制御ネットワーク・メツセージ・パケットをその 左側の子に転送するが、その方法は上述した非セグメント化スキャン操作と同じ である。 以上から理解されるように、各セグメントの最初に位置する最初の処理要素１１ （ｉ）は分割内の最初を構成する処理要素１１（ｉ、）を除き、上記の式１に規 定するように、ゼロの値を受信しない。しかし、これらの処理要素１１は、スキ ャン操作を開始する時、セグメント・ビットがセットされている制御ネットワー ク・メツセージ・パケットを送信しているので、それぞｔのセグメント内の最初 の処理要素１１（ｉ）であることを知っており、受信した値をゼロであると判断 することができる。 処理要素１１（ｉ）がもっているデータ項目“Ｄ（ｉ）”に対する特定の算術演 算子”°“のりダクション操作では、処理要素ｌｌのすべてにおいて、次式のよ うに同じ結果”Ｒ”が得られる。 Ｒ＝　Ｄ（０）”Ｄ（１）”Ｄ（２）”、、、”Ｄ（ｉ）　（２）リダクション 操作では、算術演算子は複数の種類の演算子を構成することができる。その中に は、例えば、符号付きまたは符号なし加算、ＯＲ，ＸＯＲおよび最大値の判断が 含まれる。 リダクション操作を実行するときは、処理要素１１はそこに送られてきたメツセ ージ・パケットを制御ネットワーク１４を経由して転送する。各処理要素１１（ ｉ）から送信されるメツセージ・パケットはその処理要素のデータ項目Ｄ（ｉ） を含んでいる。図４Ｂに示すように、各制御ネットワーク・ノード５１（１，ｊ 、Ｃ）は、そこに接続された処理要素からメツセージ・パケットを受け取ると、 数学演算子で指定された演算を実行して、中間結果を生成し、それをメツセージ ・パケットに入れてその親ノード５１（１，ｊ、Ｐ）に転送する。 この操作は、制御ネットワーク１４を構成するツリーの中の上位レベノ（の連続 する親ノードで繰り返され、メツセージ・パケットがルート・ノードに到達する まで続けられる。ルート・ノードは、その子の両方からメツセージ・パケットを 受け取ると、数学演算子で指定された演算をその２つの子からのデータについて 実行して、結果の値を生成する。ルート・ノードはその結果値であるデータをも つメツセージ・パケットを生成し、それをその子の両方に送信する。このような メツセージ・パケットを受け取った制御ネットワーク・ノード５１　（ｉ、　ｊ 、　１）の各々はその子の両方に対してそれを繰り返し、メツセージ・パケット 処理要素１１に到達するまで続けることによって、結果を処理要素１１のすべて に一斉に送信する。 上述したように、リーフ２Ｎｉ）は処理要素１１（ｉ）、スカシ・プロセッサ１ ２（ｉ）または入出カプロセッサ１３（ｉ）で構成することができる。上述の説 明では、処理要素１１（ｉ）だけがスキャン操作とりダクション操作に関係する ものとして示した。しかし、理解されるように、スカシ・プロセッサ１２（ｉ） と入出カプロセッサ１３（ｉ）も、処理要素１１（ｉ）と−緒にこれらの操作に 関与することが可能である。別の方法として、スカシ・プロセッサ１２（ｉ）と 入出カプロセッサ１３（ｉ）をスキャン操作とりダクション操作から棄権させる ことも可能である。これらはどちらの操作についても、値がゼロのデータを収め た制御ネットワーク・メツセージ・パケットを送ることにより、あるいは棄権タ イプとして上述するように特定タイプの制御ネットワーク・メツセージ・パケッ ト（これは、制御ネットワーク・ノード５１（ｉ、ｊ、１）によって値ゼロをも つデータを収めているものとして扱われる）を送ることによって行うことができ る。 上述したように、各処理要素１１はメツセージ・カウンタをもっており、このカ ウンタはデータ・ルータ１５経由で送受信するデータ・ルータ・メツセージ・パ ケットの個数をカウントしている。処理要素１１は、メツセージ転送操作の間に 、データ・ルータ・メツセージ・パケットをデータ・ルータ１５経由で送信する とメツセージ・カウントをインクリメントし、データ・ルータ１５経由でデータ ・ルータ・メツセージ・パケットを受信するとカウンタをデクリメントする。理 解されるように、メツセージ転送操作の間、一部の処理要素１１は受信するもの より多いデータ・ルータ・メツセージ・パケットを送信することがあるので、メ ツセージ転送操作の終了の間には、メツセージ・カウンタは正の値をもつことに なる。他方、一部の処理要素１１はメツセージ転送操作時に送信するよりも多い データ・ルータ・メツセージ・パケットを受信することがあるので、その場合に は、メツセージ・カウンタ１、ユメッセージ転送操作の終了時に負の値をもつこ とになる。 処理要素１１は制御ネッ）・ワ・−り１４を使用して、特にリグクシ３ン操作が 働いている時は、デ・−タ・ルータ１５が空になった時、つまり、データ・ルー タ１５がすべてデータ・ルータ・メツセージ・パケットを処理要素１１に送信し 終えた時を判断する。もっと具体的に説明すると、各処理要素１１は、メツセー ジ転送操作時にそのデータ・ルータ・メツセージ・パケットをすべて送信すると 、符号付き加算を夏術演算子としたりダクション操作を指定した制御ネットワー ク・メツセージ・パケットを送出することを開始する。各制御ネットワーク・メ ツセージ・パケットに入っているデータは処理要素のメツセージ・カウンタの現 在値である。 処理要素１１はこの制御ネットワーク・メツセージを繰り返し送出し、結果値が ゼロとなったデータをもつ制御ネットワーク・メツセージ・パケットを受信する まで続ける。この時点で、処理要素１１は、全体がメツセージ転送操作時に送信 したのと同数のデータ・ルータ・メツセージ・パケットを受信したことになるの で、データ・ルータ１５にはデータ・ルータ・メツセージ・パケットがな（なり 空になる。 図５は制御ネットワーク１４を通して転送される制御ネットワーク・メツセージ ・パケット６０の構造を示している。図５に示すように、制御ネットワーク・メ ツセージ・パケット６０は１３個の「フリック」からなる固定長になっている。 一実施例では、各フリックは５ビツトからなり最初の１２個のフリックはＦＬＩ ＣＫ　Ｏ〜ＦＬＩＣＫ　１１と呼ばれ、４個のパケット情報ビット（図５には′ ″ＰＫＴ　ＩＮＦＯ“の名前が付いている）と１個のタグ・ビットからなってい る。最初の１２個のフリックのパケット情報部分はパケット・ヘッダ部分６１と パケット・データ部分６２を構成している。符号６３で示したＦＬＩＣＫ　１２ と名づけた１３番目のフリックはエラー検出の際に使用される検査合計を収めて いる。検査合計はパケット６０内の連続フリックの５ビット全部にわたって生成 される。タグ・ビットは上述するような制御情報を収めている。。 パケット・ヘッダ部分６１は４つのフィールドからなっている。メツセージ・タ イプ・フィールド６４と、パケット・タイプ・フィールド６５と、結合ファンク シボン・タイプ・フィールド６６と、パターン・フィールド６７（０）と６７（ １）　（総称して符号６７で示している）である、パケット・データ部分６２は ８個の４ビツト・データ・ニブル７０（０）〜７０（７）　（総称して符号７０ で示している）と、グローバル情報が入る４ビツト・ニブル７１からなっている 。 メツセージ・タイプ・フィールド６４はメツセージ・パケット６０に入っている メツセージのタイプを示している。一実施例では、パケット６０には、５種類の メツセージ・タイプの１つを収めることができる。ＳＳ（単一ソース）メツセー ジ、ＭＳ　（複数ソース）メツセージ、ＡＢＳメツセージ、ＩＤＬＥメツセージ 、ＮＰＡＣニル・パケット・メツセージである。スカシ・プロセッサ１２は処理 要素１１にコマンドを一斉に送信して、そこで処理させる時は、単一ソース・メ ツセージ・パケットを使用して、コマンドを送る。さらに、スカシ・プロセッサ １２は単一ソース・メツセージを使用して他のタイプの制御情報を１つまたは２ つ以上の処理要素１１または入出カプロセッサ１３に、あるいは別のスカシ・プ ロセッサ１２に一斉に送ることもできる。 単一ソース・メツセージ・パッケージは、それを受信した各制御ネットワーク・ ノード５１　（ｉ、　ｊ、　ｌ）から制御ネットワーク・ツリーの上方に向かっ てノードからノードに受け渡しされ、最終的にルート・ノードに到達する。ルー ト・ノードは単一ソース・メツセージ・パケットをツリーを下ってその子に伝達 していく、各制御ネットワーク・ノード５１　（ｉ、　ｊ、　ｌ）はその親から 単一ソース・メツセージ・パケットを受信すると、それをツリーを下ってその子 の両方に伝達する。この結果、パケットを分割内のすべての処理要素１１に、実 際上−斉に送信したことになる。 複数ソース・メツセージは上述したように、スキャン操作とリダクレヨン操作を 開始するために処理要素１１によって使用される。ＩＤＬＥメツセージ・パケッ トは送信すべき他のタイプのメツセージ・パケットがり−フ２１または制御ネッ トワーク・ノード５１　（ｉ、　ｊ、　ｌ）にないとき送信される。リーフ２１ はスキャン操作またはりダクション操作に関与しないことを知らせるために棄権 メツセージを送信する。制御ネットワーク・ノード５１　（Ｌ　ｊ、　１）がそ の子の両方からアイドルまたは棄権メツセージを受け取ったときは、同じタイプ のメツセージ・パケットをその親に送ることができる。制御ネットワーク・ノー ド５１　（ｉ、　ｊ、　１）がその子の一方から複数ソース・メツセージ・パケ ットを受け取り、他方の子から棄権メツセージ・パケットを受け取ったときは、 一方の子から受信した複数ソース・メツセージ・パケットに指定されている算術 演算で使用する複数ソース・メツセージ・パケットが送られてくるのを待たない 、その代わりに、制御ネットワーク・ノード５１（ｉ、ｊ、ｌ）は受信した複数 ソース・メツセージ・パケットをその親に転送し、その右側の子から棄権メツセ ージ・パケットが送られてきていれば、メツセージ・パケットからのデータをそ のスキャン・バッファ１４１Ｏにストアする。 ニル・パケット・タイプのメツセージ・パケットは他のメツセージ・タイプのメ ツセージ・パケットと異なり、長さが１フリツクだけになっている。特に、ニル ・パケット・メツセージはメツセージ・タイプ・フリック６４だけからなり、そ の内容はメツセージ・パケットがニル・パケット・タイプであることを示してい る。制御ネットワーク・ノード５１　ｃｉ、　ｊ、　ｌ）は、制御ネットワーク ・ノード５１　（Ｌ　ｊ、　ｌ）が分割の論理的ルー。 トである間、ニル・パケット・タイプのメツセージを送る続け、その親は同じタ イプのメツセージ・パケットをその子に送信する。親がその他方の子からａｔソ ース・メツセージ・パケットを受信すると、それをその親に転送する。 パケット・タイプ・フィールド６５、結合ファンクション・タイプ・フィールド ６６およびパターン・フィル−ドロアには、制御ネットワーク・メツセージ・パ ケット６０の中の情報に関する詳細情報が入っている。 一持定実施例では、処理要素１１は２つの動作モードで動作することができる。 「スーパバイザ」モードと「ユーザＪモードである。制御ネットワーク・メツセ ージ・パケットが単一ソース・タイプであることをパケット・タイプ・フィール ド６４が示しているときは、パケット・タイプ・フィールド６５はメツセージ・ タイプをブロードキャスト・スーパバイザ・パケットまたはブロードキャスト・ ユーザ・パケットとして識別することができる。制御ネットワーク・メツセージ ・パケットがブロードキャスト・スーパバイザ・パケットであることをパケット ・タイプ・フィールド６５が示しているときは、そこには、処理要素１１がスー パバイザ・モードで実行するコマンドが入っている。他方、制御ネットワーク・ メツセージ・パケットがブロードキャスト・ユーザ・パケットを含んでいること をパケット・タイプ・フィールドが示しているときは、そこには、処理要素１１ がユーザ・モードで実行するコマンドが入っている。 さらに、制御ネットワーク・メツセージ・パケットが単一ソース・メツセージ・ パケットであることをメツセージ・タイプ・フィールド６４が示しているときは 、パケット・タイプ・フィールド６５は制御ネットワーク・メツセージ・パケッ トが割込みパケットであることを示している場合がある０割込みパケットは処理 要素１１のうちの特定の処理要素で演算を開始するために使用することができる 。演算とその演算を実行する特定の処理要素はパケット・データ部分６２で指定 することができる。 さらに、制御ネットワーク・メツセージ・パケットが単一ソース・メツセージ・ パケットであることをメツセージ・タイプ・フィールド６４が示しているときは 、パケット・タイプ・フィールド６５は、特定の制御ネットワーク・ノード５１ 　（ｉ、　ｊ、　ｌ）で論理的ルートの設定または解除を可能にする構成情報が 制御ネットワーク・メツセージ・パケットに入っていることを示している場合が ある。パケット・タイプ・フィールドがメツセージ・パケットに構成情報が入っ ていることを示しているときは、パケット・データ部分６２の最初の２フリツク ７０　（０）と７０（１）には、論理的ルートを設定すべき制御ネットワーク１ ４内のレベルとサブレベルを指定したデータが入っている。構成メツセージ・パ ケットを受信するレベルとサブレベルに置かれた制御ネットワーク・ノード５１ 　（ｉ、　ｊ、　ｉ）は自身を論理的ルートとして設定する。 メツセージ・タイプ・フィールド６４がメツセージ・パケットを複数ソース・メ ツセージ・パケットとして示しているときは、パケット・タイプ・フィールド６ ５は単一パケットまたは複数のパケット内のデータが関係するスキャンとして実 行すべき操作、またはデータ・ルータ１５が空であるかどうかを判断するための 演算を実行する操作を指定している。使用されるデータはパケット・データ部分 ６２のデータ・フィールド７０（０）〜７０（７）（全体を符号７０で示してい る）に入っている。パケット・タイプ・フィールド６５が単一パケット内のデー タが関係するスキャン操作を示しているときは、スキャン操作は１つの３２ビツ ト・ワードからなるデータ値に制限される。しかし、パケット・タイプ・フィー ルドが連続して送信された複数のパケット（「複数ワード・スキャン」と呼ぶこ とにする）内のデータが関係するスキャン操作を示しているときは、処理要素１ １から連続して送信された制御ネットワーク・メツセージ・パケット６０に入っ ている３２ビツト以上のデータ値がスキャン操作の対象となる。どちらの場合も 、パケット・タイプ・フィールド６５が操作をスキャン操作として示していると きは、パターン・フィールド６７はさらに操作を前方向スキャンまたは逆方向ス キャンあるいはりダクション操作として示しており、結合ファンクション・タイ プ・フィールド６６は操作で使用すべき特定の算術演算子を示している。 上述したように、複数ソース・タイプの制御ネットワーク・メツセージ・パケッ トは算術演算で使用することにより、処理要素１１が維持しているメツセージ・ カウンタの内容をデータとして使用して、データ・ルータ１５が空であるかどう かを判断することができる。同種の制御ネットワーク・メツセージ・パケットは 、例えば、グローバル情報フィールド７１のビットを使用して他の制御操作を行 うために使用することも可能である０例えば、すべての処理要素Ｉｆが特定のコ マンドを実行し終えたときに、スカシ・プロセッサ１２は、後続のコマンドを送 る前に通知される必要があるかもしれない。その場合には、各処理要素はあるコ マンドの実行を終えた時、複数ソース・タイプの制御ネットワーク・メツセージ ・パケット６０を送信して、グローバル情報フィールド７１の中の特定ビットを セットして、ＯＲ演算子を使用したラダクシ３ン操作を指示することができる。 このことから理解されるように、処理要素１１の丁べてか命令の実行を終えて、 対応するパケットを送信４−ると、ルート・ノードは、ラダクシ３ン操作の結果 どして、ビットがセットされている制御ネットワーク・ツリー・の下方に向かっ てυ制御ネッ１−ワーク・メッセー・ジ・パケットをブロードキャス（・′ケる 。スカシ・プロセッサ１２が、その結果の制御ネヅ：・ワーク・メツセージ・パ ケットを、そこに接続された制御ネットワーク・、ノード５１　（１，ｊ、　ｌ ）から受信したとき、ビットの条件を判定し、その判定からコマンドが実行され たことを判断することができる。 グローバル情報フィールド７１のビットは、処理要素１１によって使用すること も可能である。スカシ・プロセッサ１２からのある種のコマンドを処理する際、 処理要素１１はコマンドを処理している途中である箇所まで来たとき、処理要素 のすべてが同じ箇所まで来たことを確かめてから、先に進む必要が起こることが ある。 これを行うために、各処理要素が特定の処理点まで来た時、上述したように、複 数ソース・タイプの制御メツセージ・パケットを送信して、グローバル情報フィ ールド７１の中の特定ビットをセットしてＯＲ演算子を使用したりダクション操 作を指定することができる。処理要素１１は、その結果の制御ネットワーク・メ ツセージ・パケットをそれぞれに接続された制御ネットワーク・ノード”’　（ Ｌ　Ｊ＋　１）から受信した時、処理要素１１のすべてがコマンド処理を処理し ている途中の必要箇所まで来たことを確かめてから、処理を続けることができる 。 制御ネットワーク・メツセージ・パケット６０の中の連続するフリックのタグ・ ビットは様々なタイプの制御情報と状況情報を収めている。タグ・ビットのいく つかは制御ネットワーク１４を通る制御ネットワーク・メツセージ・バケッ］・ の流れを制御する。５個のタグ・ビットはスキャン・フロー・ビットを構成し、 全体を符号７２　（ｉ）じｉ゛は°ｌ”〜”５”の整数である）で示している。 制御ネットワーク・ノード５１　（ｉ、　ｊ、　１）　、処理要素１１およびス カシ・プロセッサ１２は、制御ネットワーク１４を経由して制御ネットワーク・ メツセージ・パケットを送受信する入出カプロセッサ１３と同じように、スキャ ン・フロー・ビットを使用して、制御ネットワーク１４内の直接接続の構成要素 間のメツセージ・パケット転送を制御する。 ブロードキャスト・ユーザ・フロー・ビット７３とブロードキャスト・スーパバ イザ・フロー・ビット７４からなる２つのタグ・ビットは、処理要素１１．スカ シ・プロセッサ１２、および、制御ネットワーク１４を経由して制御ネットワー ク・メツセージ・パケットを送信する入出カプロセッサ１３によって条件づけら れており、これらがスーパバイザ・モードとユーザ・モードの制御情報を収めて いる制御ネットワーク・メツセージ・パケットを受信できるかどうかを示してい る。各処理要素１１、スカシ・プロセッサ１２および入出カプロセッサ１３はそ れぞれ、制御ネットワーク・メツセージ・パケットの中でビット７３と７４を条 件づけて、パケット・タイプ・フィールド６５に示されているように、ブロード キャスト・スーパバイザ・タイプとブロードキャスト・ユーザ・タイプのパケッ ト・タイプをもつ単一ソース・メツセージ・パケットを受信できるかどうかを示 すためにそれを送信する。 制御ネットワーク１４を制御するもう１つのタグはフラッシュ・ビット７５であ る。フラッシュ・ビット７５がセットされている制御ネットワーク・メツセージ ・パケットを制御ネットワーク・ノード５１　（ｉ、　ｊ、　１）が受信すると 、そのスキャン・バッファをクリアする。これは、コンテキスト・スイッチ中に スキャン操作またはりダクション操作の中間結果を制御ネットワーク１４からク リアするために使用できる。 ソフト・エラー・ビット７６は、制御ネットワーク・メツセージ・パケット６０ の内容からソフトウェア・エラーを見つけたことを通知するために制御ネットワ ーク・ノード５１　ｃｉ、　ｊ、　ｌ）によって使用される０例えば、メツセー ジ・タイプ・フィールド６５に指定されたメツセージ・タイプで設定されたパケ ット・タイプの１つをパケット・タイプ・フィールド６５が指定していないこと を制御ネットワーク・ノード５１（ｉ、ｊ、ｌ）が見つけたときは、そのノード はソフト・エラー・ビット７６をセットすることができる。 上述したように、制御ネットワーク１４は処理要素１１から送られてきたメツセ ージ・パケットの中のデータを使用して、セグメント化スキャン操作を実行する 。 セグメント・ピッ°ドア７は、セットされたときは、セグメントの上端のデータ が制御ネットワーク・メツセージ・パケット６０に入りていることを示している 。スキャン、オーバフロー・ビット８０は、セットされたときは、算術演算の結 果が制御ネットワーク・メツセージ・パケット６０のデータ・フィールド７０の 長さを越えたことを示している。スキャン・オーバフロー・ビット８０は、リダ クション操作時にオーバフローが起こったことを示すために使用することもでき る。スキャン・オーバフロー・ビット８０がセットされたときは、複数ワード演 算で操作を繰り返すことができる。 最後に、制御ネットワーク・メツセージ・パケット６０はＡＦＤ　ａｌｌ−ｆａ ｌｌ−ｄｏｗｎビット８１を含んでいる。　ＡＦＤａｌｌ−ｆａｌｌ−ｄｏｗｎ ビット８１がセットされた制御ネットワーク・メツセージ・パケット６０を制御 ネットワーク・ノード５１　（ｉ、　ｊ、　ｌ）が受信すると、ＡＤＦ（ｉ、　 ｊ、　ｌ）ａｌｌ−ｆａｌｌ−ｄｏｗｎ信号を主張する。各親制御ネットワーク ・ノード５１　（ｉ、　ｊ、　Ｐ）からのＡＦＤ　（Ｌ　、Ｌ　Ｌ）ａｌｌ−ｆ ａｌｌ−ｄｏｗｎ　（ｔ。 ｊ）信号は同じ指標“ｉ”と“ｊ”をもつデータ・ルータ・ノード群２０（ｉ、 ｊ）のデータ・ルータ・ノー・ド２２（ｉ、、ｊ。 ｋ）に接続されている。 ３、診断ネットワーク１Ｇ 上述したように、診断ネットワーク１６は、診断プロセッサの制御を受けて、シ ステム１０の他の部分をテストして、障害を判別し、障害個所を突き止め、その 診断を行うことを容易にする。さらに、診断ネットワーク１６は、上述するよう に、システム１０の他の部分における選択した動作条件を設定するためにも使用 することができる。診断ネットワーク１６の全体構造と、このネットワークとシ ステム１０の他の構成要素との接続について図６Ａ〜図６０を参照して説明する 。診断ネットワーク１６を経由して転送されるメツセージについては図７を参照 して説明する。 図６Ａ〜図６０に示すように、診断ネットワーク１６は全体を符号１００（ｈ、 ｐ、ｒ−１）で示した複数の診断ネットワーク・ノードから構成されている。た だし、”ｈ”と”ｐ”は高さの値とボッド（ｐｏｄ）タイプの値を表した整数で は複数の整数である。種々の診断ネットワーク・ノード１００　（ｈ、　ｐ、　 ｒ−１）はツリー型構造に結合されているが、実際は図に示すような複数のツリ ーからなるツリー構造になっている。特に、診断ネットワーク１６は、図６Ａ〜 図６０のそれぞれの左端の欄に診断ネットワーク・ノード１００　（ｈ、　ｐ、 　ｒ−１）で表されているように、高さデコード化ツリー（ｈｅｊ４ｈｔ　ｄｅ ｅｏｄＬＢ　ｔｒｅｅ）として示された上位ツリーを備えている２高さデコード 化ツリー内の各診断ネットワーク・ノード１００（ｈ、Ｌｒ−１）は符号１００ （ｈ、０，０．、．０）で示されている。ただし、ｈ“の値は、データ・ルータ １５と制御ネットワーク１４におけるレベルと関連づけられている。診断プロセ ッサ１０１は高さデコード化ツリーの最上位レベルに位置する診断ネットワーク ・ノード１００（ｈ、ｏ、０．、、Ｏ）に接続されている。 高さデコード化ツリーは基本的に線形的なツリーになっている。つまり、高さデ コード化ツリーにはレベル間のファン・アウトがない、高さデコード化ツリーは 基本的に診断ボットワークｌＳ内の他の下位ツリーのバックボーンを構成してお り、図６Ａ〜図６０の中間の欄に診断ネットワーク・ノード１００（ｈ、ｐ、ｒ −１）で表されているボッド・タイプ・デコード化ツリー（ｐｏｄ−ｔｙｐｅｄ ｅｃｏｄｉｎｇ　ｔｒｅｅ）と、図６Ａ〜図６０の右端の欄に診断ネットワーク ・ノード１００（ｈ、ｐ、ｒ−１）で表されているルート−リーフ・デコード化 ツリー（ｒｏｏｔ−１ｅａｆ　ｄｅｃｏｄｉｎｇｔｒｅｅ）を備えている。特に 、高さデコード化ツリー内の各診断ネットワーク１００（ｈ、Ｏ，Ｏ，、、Ｏ） の下には、診断ネットワーク・ノード１００（ｈ、１．０，０．、．０）がぶら 下がっており、これはボッド・タイプ・デコード化ツリーを構成している０診断 ネットワーク・ノード１００　（ｈ、　１．０．、．０）は各レベルのボッド・ タイプ・デコード化ツリーに１つしか示されていないが、診断ネットワーク１６ はツリー構造に結合された複数のデコード化ノードを含むことができる。その場 合には、診断ネットワーク・ノード１００（ｈ、　１，０．、．０）はボッド・ タイプ・デコード化ツリーのルート（ｒｏｏｔ）を構成し、他の診断ネットワー ク・ノード１００（ｈ、ｐ、ｏ、、、ｏ）はボッド・タイプ・デコード化ツリー の中間ノードとリーフを構成することになる。 さらに、ボッド・タイプ・デコード化ツリー内の診断ネットワーク・ノード１０ ０（ｈ、１．Ｏ，、，０）の下には、ルート−リーフ・デコード化ツリーを構成 する診断ネットワーク・ノード１００（ｈ、ｐ、ｒ−１）がぶら下がっている。 図６Ａ〜図６０に示すように、ボッド・タイプ・デコード化ツリー内の各診断ネ ットワーク・ノード１００（ｈ、１，０．、．０）の下には、ルート−リーフ・ デコード化ツリー内の診断ネットワーク・ノード１００　（ｈ、　ｐ、　ｒ−１ ）の１つまたは複数のツリーがぶら下がっている。図６Ａ〜図６０に示す実施例 では、各診断ネットワーク・ノーとができるので、ボッド・タイプ・デコード化 ツリーが１つのネットワーク・ノード１００（ｈ、ｌ、Ｏ，、、Ｏ）を含んでい れば、そのレベルの診断ネットワークは最高２つまでのルート・リーフ・デコー ド化ツリーを含むことができ、これらのツリーはシステム１０内の様々なタイプ の他の構成要素と接続することができる。各ルート−リーフ・デコード化ツリー はボッド・タイプ・デコード化ツリーに接続されたルート診断ネットワーク・ノ ード１００（ｈ、ｐ、ｒ、、、０）を含んでおり、システム１０内の特定タイプ のボッドに接続された複数のリーフ診断ネットワーク・ノード１００　（ｈ、　 ｐ、　ｒ−１）まで拡張している。 システム１０のうち「ボッド」を構成する部分は、特定システムの物理的な実施 例に依存する。図６Ａ〜図６０に示すように、データ・ルータ・ノード２２（ｉ 、ｊ、ｋ）はあるタイプのボッドを構成することができ、制御ネットワーク・ノ ード５１　（ｉ、　ｊ、　１）は別のタイプのボッドを構成することができ、リ ーフ２１は３番目のタイプのボッドを構成することができる０図６Ａに示すよう に、制御ネットワーク１４とデータ・ルータ１５のルート・レベルに対応するレ ベル”Ｍ“は２つのルート−リーフ・デコード化ツリーを含んでいる。一方のル ート−リーフ・デコード化ツリーは符号１１００（，１，１，、，０）〜１１０ ０（，１，ｒ−１）で示した診断ネットワーク・ノードを構成し、これらはルー ト・データ・ルータ・ノード群２０　（Ｍ、　０）内のデータ・ルータ・ノード のボッドに接続されている。他方のルート−リーフ・デコード化ツリーは符号１ １００（，２，１，、。０）で示した診断ネットワーク・ノードを構成し、これ らはルート制御ネットワーク・ノード群５０　（Ｍ、　０）を構成するボッドに 接続されている。 同様に、制御ネットワーク１４とデータ・ルータ１５のルート・レベル、よりル ベル下に対応するレベル゛ト１゛も、２つのルート−・リーフ・デコード化ツリ ーを含んでいる。一方のルート−リーフ・デコード化ツリーは、符号１００１０ ０（，１，１，、，０）〜ｌ１００（，１，ｒ−１）で示した診断ネットワーク ・ノードを構成し、これらはルート・レベルよりルベル下のデータ・ルータ・ノ ード群２０（Ｍ−１，Ｊ）内のデータ・ルータ・ノードのボッドに接続されてい る。他方のルート−リーフ・デコード化ツリーハ符号１１００（，２，１０，、 ，０）、１１００（，２，１１，、，０）および１１００（，２，１２，、、Ｏ ）で示した診断ネットワーク・ノードを構成し、これらはルート制御ネットワー ク・ノード群５０　（Ｍ、　Ｏ）を構成するボッドに接続されている。制御ネッ トワーク１４とデータ・ルータ１５内の最下位レベルに対応するレベル”１”ま での診断ネットワーク１６の他のレベルも同様であり、２つのルート−リーフ・ デコード化ツリーを含んでおり、一方はデータ・ルータ・ノード群２０（ｉ、ｊ ）を構成するボッドに接続され、他方は制御ネットワーク・ノード群５０（ｉ、 ｊ）を構成するボッドに接続されている。 上述したように、診断ネットワーク１６はシステム１０内のり−フ２１に接続さ れたレベル”０”も含んでいる。 このレベルは診断ネットワーク・ノード１００　（０，１，１，、。 ０）　〜１００　（０，１，ｒ−１）を構成するルート−リーフ・デコード化ツ リーを１つだけ含み、これらはすべてリーフ２１に接続されている。 「ボッド」は個別のデータ・ルータ・ノード２２（ｉ、ｊ、ｋ）　、制御ネット ワーク・ノード５０（ｉ、ｊ、ｌ）またはリーフ２１、あるいはこれらのグルー プで構成することができる。−特定実施例では、「ボッド」はサーキット・ボー ド全体といったように、フィールド・サービスまたは保守担当者が交換できる「 フィールド交換可能ユニット」になっている、この実施例では、診断ネットワー ク１６はこの種のフィールド交換可能ユニットの障害個所を診断し、突き止める ことができる。 上記から明らかなように、任意の特定レベルにあるボッド・タイプ・デコード化 ツリーがツリー構造に編成された複数の診断ネットワーク・ノード１００（ｈ、 ｐ、０．、．０）を含んでいれば、複数のルート−リーフ・デコード化ツリーを 用意して、各々なボッド・タイプ・デコード化ツリーを構成するノードの下にぶ る下げることができる。従って、例えば、診断ネットワーク１６内の特定レベル が、特定タイプのボッドに各々接続された３または４つのルート−リーフ・デコ ード化ツリーを必要とし、ボッド・タイプ・デコード化ツリー内の各レベルから 次のレベルまでのファン・アウトが２であれば、ボッド・タイプ・デコード化ツ リーは少なくとも３つの診断ネットワーク・ノード１００　（ｈ、　ｐ、　ｒ− １）、つまり、ルート・ノードとそこに接続された２つのルート−リーフ・デコ ード化ツリーを含むことになる。その場合には、各リーフ・ノードは２つのルー ト−リーフ・デコード化ツリーと接続することが可能になる。理解されるように 、各ツリー内のファン・アウトが２と異なる場合は、各ツリー内のレベルの数と 各レベルのノードの数も、ここで特定して説明しているものと異なることがある 。−特定実施例では、特定診断ネットワーク・ノード１００　（ｈ、　ｐ、　ｒ −１）内のファン・アウトは、診断ネットワーク１６を構成するそれぞれのツリ ーの異なるレベルで、２と８の両方が使用されている。 診断ネットワーク・ノード１００（ｈ、ｐ、ｒ−１）は全体的に類似しており５ 図１３Ａ〜図１３Ｃを参照して詳しく説明する。簡単に説明すると、各診断ネッ トワーク・ノード１００　（ｈ、　ｐ、　ｒ−１）は全体を符号１０２で示した アドレス制御部分と、全体を符号１０３で示したデータ制御部分とをもっている 。診断ネットワーク・ノード　１１００（、０，０，、、Ｏ）のアドレス制御部 分は、バス１０４　（Ｐ）を経由して診断プロセッサから送られてきたアドレス 制御信号を受け入れる。ノードはこのアドレス制御信号を使用して、アドレス状 態ストア１０５にアドレス状態を設定する。 診断ネットワーク・ノード１１００（，０，０，、，０）が維持するアドレス状 態により、ノードはそのあとで受信したアドレス制御信号を、（ａ）一方の子ノ ード、この例ではバス１０４（Ｃ＋）を経由してノード１００１００（，０，０ ，、，０）、（ｂ）他方の子ノード、この例ではバス（Ｃ２）を経由してノード １１００（、１，Ｏ，、，０）、（ｃ）同じバスを経由して両方の子ノード、の いずれかに送信することができ、または（ｄ）どちらの子ノードにも送信しない 、ノードのアドレス制御部分１０２はフラグ１０６（Ｃ，）と１０６（Ｃｉ）を 備え、各々は対応するバス１０４（Ｃ＋）と１０４（Ｃｉ）に関連づけられてい る。フラグ１０６（Ｃ，）が受信したアドレス制御信号を受けてセットされたと きは、ノードはバス１０４（Ｃ，）を経由してそれぞれの子ノードにアドレス制 御信号を送ることができる。そうでないときは、フラグはクリアされる。 診断プロセッサ１０１は診断ネットワーク・ノード１１００（，０，Ｏ，、，０ ）の状態ストア１０５にフラグ１０６（（：、）の条件付けをシリアルに制御す る。診断ネットワーク・ノード１１００（，０，０，、、Ｏ）の状態ストア１０ ５にアドレス状態が設定されると、ノードは、そのあとで診断プロセッサ１０１ からバス１０４（Ｐ）を経由して受信したアドレス制御信号を、そのフラグ１０ ６（Ｃ＋）がセットされている特定バス１０４（Ｃ，）を経由して送信する０両 方のフラグ１０６　（Ｃｉ）がセットされたときは、診断ネットワーク・ノード １１００（，０，０，、，０）は、アドレス制御信号を両方のバス１０４（Ｃ＋ ）を経由して並列に送信する。アドレス制御信号を受けると、これらのノードの どちらか一方または両方はフラグ１０６（Ｃ，）の条件をそれぞれのアドレス状 態ストア１０５に設定するので、ノードは受信したアドレス制ＷＪ信号をその２ ノードに接続された診断ネットワーク・７ノード１００　（ｈ、　ｐ、ｒ−１） のどちらか一方または両方に送信することができる。このプロセスは、フラグ１ ０６（Ｃｉ）がルート−リーフ・デコード化ツリー内のリーフ診断ネットワーク ・ノード１００（ｈ、ｐ、ｒ−１）のうち選択したものでセットされるまで続け られる。このプロセスはリーフ診断ネットワーク・ノード１ｏｏ（ｈ。 ｐ、ｒ−１）の任意の組合せでフラグ１０６（Ｃ，）の条件を設定するために何 度でも繰り返すことが可能である。 高さデコード化ツリー内のルート診断ネットワーク・ノード１００（１，０，０ ，、、Ｏ）からルート−リーフ診断デコード化ツリー内のリーフ診断ネットワー ク・ノード１００　（ｈ、　ｐ、　ｒ−１）までの各所の診断ネットワーク・ノ ード１００　（ｈ、　ｐ、　ｒ−１）でセットされるフラグ１０６（Ｃ，）のシ ーケンスは、基本的に診断プロセッサ１０１から、選択したボッドまでの経路を 形成する。これらの経路は、あとで診断テスト・データを診断プロセッサから、 選択したボッドに並列に送ったり、テスト結果を返却したりするために使用する ことができる。 各所の診断ネットワーク・ノード１００　（ｈ、　ｐ、　ｒ−１）でフラグ１０ ６（Ｃ，）の条件を設定したあと、診断プロセッサ１０１は診断ネットワーク・ ノード１００（ｈ、ｐ、ｒ−１）の各々からその状態を取り出すこともできる。 各フラグ１０６（Ｃ，）の条件が設定されたあと、診断ネットワーク・ノード１ ００（ｈ、ｐ、ｒ−１）はその状態を表した信号をそのバス１０４（Ｐ）を経由 して送信することができ、これはツリーを上って診断プロセッサ１ＯＮと結合さ れる。複数のフラグの条件が各所のノードで並列に設定されたときは１診断プロ セッサ１０１は期待されるアドレス・データ信号を送信し、この信号を受けて、 発信元ノードと診断プロセッサの途中のノードは、診断プロセッサ１０１からの 制御信号に応答してそれぞれのフラグの条件を表している信号を結合する。 従って、条件を取り出そうとするフラグ１０６（Ｃ，）をセットし、その結果、 肯定状態信号が出されると、診断プロセッサ１０１は中間ノードが子ノードから 受信したフラグ状態信号の論理積（論理ＡＮＤ）をとることを可能にする。その 場合において、その条件が受信されているフラグ１０６（Ｃ’＋）がエラーによ ってセットされていないということを示す否定状態信号を中間ノードが受信した ときは、ノードは否定状態信号を出力し、これはツリーを上って診断プロセッサ １０１に伝達されることになる。他方、その条件を取り出そうとするフラグをク リアし、その結果、否定状態信号が出されると、診断プロセッサ１０１は中間ノ ードが子ノードから受信したフラグ状態信号の論理和（論理ＯＲ）をとることを 可能にする。その場合において、その条件が受信されているフラグ１０６（Ｃｉ ）がエラーによて明確でないということを示す肯定状態信号を受信したときは、 ノードは肯定状態信号を出力し、これはツリーを上って診断プロセッサ１０１に 伝達されることになる。 診断プロセッサｌｏｔは、選択したボッドに対するそれぞれの診断ネットワーク ・ノード１００（ｈ、ｐ、ｒ−１）でアドレス状態を設定した後、テスト・デー タ・アウト信号と期待テスト・データ制御信号を送信し、これらの信号はバス１ １０（Ｐ）を経由してルート診断ネットワーク・ノード１１００（，０，０，、 ，０）によって受信される。ルート診断ネットワーク・ノード１１００（，０， Ｏ，、，０）は、受信した信号を、それぞれのフラグ１０６（Ｃ，）の状態によ って判断されたそれぞれのバス１１０（（＋）とＮｏ（Ｃ＊）を経由して送信す る。他の診断ネットワーク・ノードも同じことを行う。従って、診断ネットワー ク・ノード１００（ｈ、　ｐ、　ｒ−１）はセットされたフラグ１０６（Ｃ，） で定義された経路に沿ってそれぞれのツリーを下っていき、テスト・データ・ア ウト信号と期待テスト・データ制御信号を結合する。ある個所で、リーフ診断ネ ットワーク・ノード１００　（ｈ、　Ｌ　ｒ−１）の少な（とも一部は、テスト ・データ信号を選択したボッドと結合し、診断テスト結果を表したテスト・デー タ・アウト信号を取得する。 診断ネットワーク・ノード１００（ｈ、ｐ、ｒ−１）はセットされたフラグ１０ ６（Ｃ１）で定義された経路を上ってテスト・データ・アウト信号を受け渡して いき、各ノードは、それぞれのフラグの状態の取出しに関連して上述したのと同 じように、期待テスト・データ制御信号を受けて、その子から受信したテスト・ データ・アウト信号を結合する。すなわち、テスト・データ・アウト信号が肯定 であると期待されているときは、診断プロセッサ１０１は、ボッドまたはそこに 接続された子ノードから受信したテスト・データ信号の論理積をとるようにノー ドを動作させる。その場合において、中間ノードが正しくない否定テスト・デー タ・アウト信号を受信したときは、そのノードはその親に対して否定テスト・デ ータ・アウト信号を出力し、これは診断ネットワーク１６を定義しているツリー を上って診断プロセッサ１０１に伝達される。他方、テスト・データ・アウト信 号が否定であると期待されているときは、診断プロセッサ１０１は中間ノードが そこに接続されたボッドまたは子ノードから受信したテスト・データ・アウト信 号の論理和をとるように動作させる。その場合において、中間ノードが正しくな い肯定テスト・データ・アウト信号を受信したときは、そのノードはその親に対 して肯定テスト・データ・アウト信号を出力し、これはツリーを上って診断プロ セッサｌｏｔに伝達される。 診断プロセッサ１０１は正しくないテスト・データ・アウト信号を受信したとき は、以前に選択したボッドのサブセットに対して操作を繰り返して、正しくない 信号を出したボッドを識別することができる。その操作において、診断プロセッ サ１０１は診断ネットワーク・ノード１００　（ｈ、　ｐ、　ｒ−１）内のアド レス・フラグ１０６（ＣＩ）の状態を設定して、選択したサブセットまでの経路 を設定し、そのサブセットに関してテスト操作を繰り返す、テスト・データ・ア ウト信号が正しくない結果を示していたときは、診断プロセッサ１０１はサブセ ットのサイズを縮小して、操作を繰り返すことができる。他方、テスト・データ ・アウト信号が正しい結果を示していたときは、診断プロセッサ１０１は別のサ ブセットについて操作を繰り返すことができる。一実施例では、診断プロセッサ １０１はバイナリ・サーチ操作を実行し、前の繰り返し時に選択されたボッドの 半分について操作を反復的に繰り返して、正しくないテスト・データ・アウト信 号を出したボッドを突き止める。 図６Ａ〜図６０には示されていないが、診断ネットワーク１６には、診断ネット ワーク・ノード１００　（ｈ、　ｐ、　ｒ−１）のそれぞれに接続された複数の 診断プロセッサを含めることが可能である。各診断プロセッサは、そこに接続さ れた診断ネットワーク・ノード１００　（ｈ、　ｐ、　ｒ−１）より下位の診断 ネットワーク１６を定義しているツリーの部分を選択的に制御することができる 。別の方法として、診断プロセッサは、そこに接続された診断ネットワーク・ノ ードｆ００　（ｈ、　ｐ、　ｒ−Ｌ）を、それぞれの親診断ネットワーク・ノー ド１００　（ｈ、　ｐ、　ｒ−１）との間で信号を送受するように条件づけるこ とができる。これらの追加の診断プロセッサは、システム１０の様々な部分で様 々な診断操作を並行して行うことを容易にする。 −特定実施例では、リーフ診断ネットワーク・ノード１００（ｈ、ｐ、ｒ−１） とボッド間のインタフェースは、ＩＥＥＥ標準１１４９．１　（以下ｒ　ＪＴＡ Ｇ規格」と呼ぶ）に記述されているシフインド・テスト・アクシジン・グループ （Ｊｏｉｎｔ　Ｔｅ５ｔ　Ａｃｔｉｏｎ　Ｇｒｏｕｐ　−ＪＴＡＧ）で定義され ているインタフェースからなっている。いずれの場合も、このインタフェースは 各ボッドにおいてシリアル・スキャン・チェイン回路を備えている。各ボッドの シリアル・スキャン・チェイン回路は、それぞれのボッド内のいくつかのレジス タと他の記憶要素まで拡張されているので、その状態を設定することにより、そ れぞれのボッドにおいて選択した動作条件を設定するために使用することができ る０例えば、各データ・ルータ・ノード２２（ｉ、ｊ、ｋ）　と制御ネットワー ク・ノード５１　（ｉ、　ｊ、　ｌ）はそれぞれのレベルを指定した高さ信号を 使用する。この信号はそこにあるレジスタから得ることができ、レジスタはシリ アル・スキャン・チェイン回路を通してロードすることができる。これらのノー ドは、それぞれの親または子ノードとの接続が使用可能であるか、使用禁止され ているかを示す信号も使用する。これらの信号も、シリアル・スキャン・チェイ ン回路を通してロードされたレジスタから得ることができる。 図７は診断メツセージ・パケット１２０の構造を示している０診断メツセージ・ パケット１２０が、データ・ルータ・メツセージ・パケット３０および制御ネッ トワーク・メツセージ・パケット６０と異なるところは、診断メツセージ・パケ ット１２０は、診断ネットワーク１６に接続されたボッドによって生成されて診 断ネットワーク１６を経由して、そこに接続された他のボッドに送られることは ないという点である０診断ネットワーク・メツセージ・パケットはボッドに送る ために診断プロセッサによって生成され、ボッドの方は応答データを生成して診 断プロセッサに送信する。 いずれの場合も、診断メツセージ・パケット１２０はアドレス部分１２１とテス ト・データ部分１２２を含んでいる。アドレス部分１２１は診断ネットワーク・ ノード１００　（ｈ、　ｐ、　ｒ−１）におけるそれぞれのアドレス制御部分１ ０２を条件づけている。テスト・データ部分１２２は、それぞれの診断ネットワ ーク・ノード１００（ｈ、ｐ、ｒ−１）のデータ制御部分１０３を通して相互に 結合された期待テスト・データ・イン信号と一緒に、テスト・データ・イン信号 とテスト・データ・アウト信号によって表されている。診断メツセージ・パケッ ト１２０を生成した診断プロセッサの場所に応じて、パケット１２０はアドレス 部分１２１−ｉＪＳ３つのセクションに分かれている場合がある。高さ識別部分 １２３と、ボッド・タイプ識別部分１２４とルート−リーフ識別部分１２５であ る。これらの部分１２３〜１２５の各々は、高さ、ボッド・タイプおよびルート −リーフのそれぞれのデコード化ツリー内の診断ネットワーク・ノード１００（ ｈ、ｐ、ｒ−１）によってそれぞれのフラグ１０６（Ｃ，）の条件を設定するた めに使用される。以上の説明から理解されるように、それぞれの部分１２３〜１ ２５の長さは、フラグ１０６（Ｃ，）の条件を設定しようとする診断ネットワー ク・ノード（以下余白） ■、Ｊ！ｉＦＩ】■ｊ斜１靴勇 Δ工」１要 以下では、請求の範囲に記載されでいる本チ；明を実施するために本発明の特定 実施例で使用されている回路の詳細について説明する。以下の説明では、リーフ ２１と制御ネットワーク１４およびデータ・ルータ１５との間の接続を詳細に示 しながら、リーフ２１の詳細ロジックを図８〜図ＬＯＧを参照して説明する。そ のあとでデータ・ルータ２２　ｃｉ、　ｊ、　ｋ）の詳細ロジックを図１１Ａ− 図１１Ｄを参照して説明し、制御ネットワーク・ノード５１　（ｉ、　ｊ、　り の詳細ロジックを図１２Ａ〜図１２Ｄ−１を参照して説明し、診断ネットワーク ・ノード１００の詳細ロジックを図１３Ａ〜図１３Ｇを参照して説明する。 Ｂ、リーフ２１ ■、概要説明 図８はリーフ２１、特に、図１に示したコンピュータ・システム１０における処 理要素１１の全体ブロック図である。スカシ・プロセッサ１２や入出カプロセッ サ１３といった他の種類のリーフは、以下に説明する点を除きブロック図の段階 では全体的に類似している。 図８に示すように、処理要素１１はプロセッサ２００．メモリ２０１およびネッ トワーク・インタフェース２０２を備えており、これらはすべてメモリ・バス２ ０３で相互に接続されている。ネットワーク・インタフェース２０２は処理要素 １１とシステム１０内の各種通信機構１４゜１５および１Ｇとを結ぶインクフェ ース７：なる。特に、ネットワーク・インタフェース２０２は制御ネットワーク ・インタフェース２０４（図１ＯＡ−１〜図１０Ｇを参照して詳しく上述する） を備え、制御ネットワーク１４から制御ネットワーク・メツセージ・パケット６ ０を受信（イジェクト）し、制御ネットワーク・メツセージ・パケット６０を制 御ネットワーク１４に送信（インジェクト）する。同様に、データ・ルータ・イ ンタフェース２０５（図９Ａ−１〜図ｊｐ−ｒを参照して詳しく上述する）はデ ータ・ルータ１５からデータ・ルータ・メツセージ・パケット３０を受信（イジ ェクト）し、データ・ルータ・メツセージ・パケット３０をデータ・ルータ１５ に送信（インジェクト）する、また、診断ネットワーク・インタフェース２０６ は、診断ネットワーク・メツセージ・パケットを診断ネットワーク１６から受信 し、診断ネットワーク結果を診断ネットワーク１６を経由して送信する０図１４ は、ネットワーク・インタフェース２０２と診断ネットワーク１６とを結ぶ診断 ネットワーク・インタフェース２０６として使用できるインタフェース回路のロ ジック図を示している。 上述したように、スカシ・プロセッサ１２と入出カプロセッサ１３（またはその どちらか）はブロック図段階では、図８に示した処理要素１１と全体的に類似し ている。スカシ・プロセッサ１２は、例えば、オペレータによるシステム１０の 制御を可能にするコンソールを備えた表示端末（図示せず）を含めることも可能 である。 さらに、スカシ・プロセッサ１２は、例えば、プロセッサに処理させるプログラ ムとデータをストアしておくための磁気ディスク記憶サブシステム（図示せず） などの要素を含めることが可能である。勿論、処理要素１１にこのような要素を 含めることも可能である。上述したように、入出カプロセッサ１３は外部データ 入出力装置や記憶装置とのインタフェースを備えている。そのような装置には、 例えば、フレーム・バッファ、磁気ディスク記憶装置、そのほか公知の装置など がある。 ネットワーク・インタフェース２０２はクロック・バッファ２０７を備えている 。このバッファはクロック回路１７からＳＹＳ　ＣＬＫシステム・クロック信号 の入力を受けて、Ｎ０ＤＥ　ＣＬＫノード・クロック信号を生成する。 −特定実施例では、クロック・バッファ２０７は米国特許出願筒０７／４８９． ０７９号（１９９０年３月５日出願、出願人Ｗ、Ｄａｎｉｅｌ　Ｈｉｌｌｉｓ他 、発明の名称ｒＤｉｇｉｔａｌ　Ｃ１ｏｃｋＢｕｆｆｅｒ　Ｃ１ｒｃｕｉｔ　Ｐ ｒｏｖｉｄｉｎｇ　Ｃｏｎｔｒｏｌｌａｂｌｅ　Ｄｅｌａｙ　Ｊ。 本件出願人承継）に記載されているバッファから構成されている。ネットワーク ・インタフェース２０２はＮ０ＤＥ　ＣＬＫノード・クロック信号を使用して、 制御ネットワーク１４、データ・ルータ１５および診断ネットワーク１６と同期 して動作する。　Ｎ０ＤＥ　ＣＬＫノード・クロック信号は図８に示した処理要 素１１の他の構成要素を制御するためのクロック信号を生成する際にも使用でき るが、これらの構成要素はＮ０ＤＥ　ＣＬＫノード・クロック信号以外の信号で 制御することも可能であることは勿論である。 メモリ・バス２０３は処理要素アドレス空間を定義しているアドレス信号を転送 する。メモリ２０１はメモリ・コントローラ２０８と全体を符号２１０で示した 複数のメモリ・バンクから構成され、メモリ・バンク２１０は処理要素アドレス 空間内に複数のアドレス指定可能な場所を備えている。さらに、制御ネットワー ク・インタフェース２０４とデータ・ルータ・インタフェース２０５は複数のレ ジスタを備えており、これらも以下で詳しく説明するように、処理要素アドレス 空間内に置かれている。 インタフェース２０４．２０５および２０６はバス２１１を介して処理要素イン タフェース２１２と結ばれており、その処理要素インタフェースはメモリ・バス ２０３と結ばれている。制御ネットワーク１４から制御ネットワーク・メツセー ジ・パケット６０またはデータ・ルータ１５から診断ネットワーク・メツセージ ・パケット３０を受信すると、これを受けて処理要素インタフェース２１２はプ ロセッサ２００に割込みをかけることができる。この割込みを受けて、プロセッ サ２００は、それぞれのインタフェース２０４または２０５内の該当レジスタを 読み取ることによって、パケットの内容をネットワーク・インタフェース２０２ から取り出すことができる。プロセッサは取り出したパケット内容をメモリ２０ １にストアしておくことができる。 さらに、プロセッサ２００は、制御ネットワーク・メツセージ・パケット６０の 制御ネットワーク１４経由での転送、またはデータ・ルータ・メツセージ・パケ ット３０のデータ・ルータ１５経由での転送を開始することができる。この操作 では、プロセッサ２００はパケット情報をバス２０３を経由してネットワーク・ インタフェース２０２内の特定レジスタに送信する。処理要素インタフェース２ １２は、レジスタを指定したアドレス信号をメモリ・バス２０３から受け取ると 、パケット情報を受信し、それをそれぞれのレジスタにロードする。パケット情 報を受け取ると、それぞれのインタフェース２０４または２０５は、メツセージ ・パケット６０または３０をそれぞれの制御ネットワーク１４またはデータ・ル ータ１５を経由して送信することを開始する。 プロセッサ２００は、スカシ・プロセッサ１２から制御ネットワーク１４経由で 制御ネットワーク・メツセージ・パケットに入って送られ制御ネットワーク・イ ンタフェース２０４によって受信されたコマンドを実行する。コマンドを受ける と、プロセッサ２００はメモリ２０１に入っている１つまたは複数の命令を処理 し、これによりプロセッサ２００はメモリ２０１内のデータを処理する。さらに 、命令を受けて、プロセッサ２０口はネットワーク・インタフェース２０２内の それぞれのレジスタにパケット情報を送信して、それぞれのデータ・ルータ１５ または制御ネットワーク１４経由でパケット３０または６０の転送を開始し、あ るいはそれぞれのレジスタから情報を読み取り、受信したパケット情報を取り出 す。 ２、データ・ルータ・インタフェース２０５１、概要説明 データ・ルータ・インタフェース２０５の詳細について、図９Ａ−１〜図９Ｄ− ７を参照して説明する０図９Ａ−１に示すように、データ・ルータ・インタフェ ース２０５はデータ・ルータ・・メツセージ・インジェクタ部分２２０゜メツセ ージ・イジェクタ部分２２１およびインジェクタ／イジェクタ共通制御／状況部 分２２２からなり、これらはすべて処理要素インタフェース・バス２１１に接続 されている。データ・ルータ・メツセージ・インジェクタ部分２２０はデータ・ ルータ１５を経由してデータ・ルータ・メツセージ・パケット３０をインジェク トする。つまり、データ・メツセージ・パケット３０をそこに接続されたデータ ・ルータ・ノード２２（１，ｊ、０）と２２（１，ｊ、１）に送信する。 データ・ルータ・メツセージ・インジェクタ部分２２０は左メツセージ・インジ ェクタ・ボート２２３（１）と右メツセージ・インジェクタ・ボート２２３　（ ｒ）で示した２つのメツセージ・インジェクタ・ボートを備え、メツセージ・パ ケット３０をデータ・ルータ１５にインジェクトする。以下の説明において、デ ータ・ルータ・ノード２２（１，ｊ、０）を「左」ノードと呼び、データ・ルー タ・ノード２２（１，ｊ、ｆ）を「右」ノードと呼ぶ。その場合、左メツセージ ・インジェクタ・ボート２２３（１）はデータ・ルータ・メツセージ・パケット をデータ・ルータ・ノード２２（１，ｊ、Ｏ）に送信するように接続され、右メ ツセージ・インジェクタ・ボート２２３（ｒ）はデータ・ルータ・メツセージを データ・ルータ・ノード２２　（１，ｊ、　１）に送信するように接続されてい る。 データ・ルータ・メツセージ・インジェクタ・ボート２２０は、インジェクタ共 通制御Ｄ／状況部分２２４も備えており、これは左および右メツセージ・インジ ェクタ・ボー）　２２３（１）と２２３　（ｒ）の両方に接続され、そのある種 の動作を制御する０例えば、プロセッサ２００はデータ・ルータ・メツセージ・ パケット３０の送信を開始する時、メツセージを左または右メツセージ・インジ ェクタ・ボート２２３（１）と２２３　（ｒ）のどちらを経由して送信するかを 指定することができる。その場合は、データ・ルータ・インタフェース２０５は 指定したボート２２３（１）または２２３　（ｒ）を経由してパケット３０を送 信する。逆に、プロセッサは特定のボート２２３（１）または２２３（ｒ）を指 定しない場合もあり、その場合は、インジェクタ共通制御／状況部分２２４がボ ート２２３（１）または２２３　（ｒ）のどちらかを選択して、パケット３０を 送信する。 メツセージ・イジェクタ部分２２１はデータ・ルータ１５からデータ・ルータ・ メツセージ・パケット３ｏを受け取ると、それをバッファに入れてお（、さらに 、メツセージ・イジェクタ部分２２１は新しいデータ・ルータ・メツセージ・パ ケットを受け取るとプロセッサに割込みをかけて、プロセッサ２００からの取出 し要求を受けてバッファー内のパケットを処理要素インタフェース・バス２１１ を経由して送出する。メツセージ・イジェクタ部分２２１は、左メツセージ・イ ジェクタ部分２２５（１）と右メツセージ・イジェクタ部分２２５（ｒ）からな り、これらはデータ・ルータ・ノード２２（１，ｊ、０）　と２２（１，ｊ、１ ）からデータ・ルータ・メツセージ・パケット３０を受信するように接続されて いる。 データ・ルータ・メツセージ・イジェクタ部分２２１はイジェクタ共通制御／状 況部分２２６も備えており、これは左と右メツセージ・イジェクタ・ボート２２ ５（１）と２２５　（ｒ）の両方に接続され、そのある種の動作を制御する。例 えば、右と左イジェクト・ボート２２５　（１）と２２５　（ｒ）が共にメツセ ージ・パケット３０を受信し、プロセッサ２００が左か右のイジェクタ・ボート ２２５（１）または２２５　（ｒ）であるかを指定しないで、メツセージ・デー タをそこに送信することを要求した場合は、イジエク夕共通制＠／状況部分２２ ６は、ボー１−２２５（１）と２２５（ｒ）が処理要素インタフェース・バス２ １１を経由してパケットを送信する順序を判断する。 データ・ルータ・メツセージ・パケット３０をそこに接続されたデータ・ルータ ・ノード２２（１，ｊ、０）に送信する時は、だメツセージ・インジェクタ・ボ ート２２３（１）は、　Ｎ０ＤＥ　ＣＬＫノード・クロック信号と同期して、（ Ｌ）　ＩＮ　ＦＬＩＴ左インジェクト・フリット信号を繰り返し送信して、パケ ット３０の連続するフリットをデータ・ルータ・ノード２２（１，ｊ、Ｏ）に送 信する。左メツセージ・インジェクト・ボート２２３（１）は、データ・ルータ ・ノード２２（１，ｊ、Ｏ）が（Ｌ）　ＩＮ　ＦＬＹ左入六入カフライ信号定し ている間送信することができる。 データ・ルータ・ノード２２（１，ｊ、０）が（Ｌ）　ＩＮ　ＦＬＹ左入六入カ フライ信号定したときは、左メツセージ・インジェクタ・ボー）　２２３（１） は送信を停止する。右メツセージ・インジェクタ・ボート２２３　（ｒ）は肯定 された（Ｒ）　ＩＮ　ＦＬＹ右入六入カフライ信号けると、同じような（Ｒ）　 ＩＮ　ＦＬＩＴ右インジェクト・フリット信号をデータ・ルータ・ノード２２（ １，ｊ、１）に送信する。 左メツセージ・イジェクタ・ボート２２５（１）は、Ｎ０ＤＥ　ＣＬＫノード・ クロック信号と同期して、パケット３０の連続するフリットに対する（Ｌ）　Ｏ ＵＴ　ＦＬＩＴ左イジェクト・フリット信号をデータ・ルータ・ノード２２（１ ，ｊ、Ｏ）から繰り返し受信する。左メツセージ・イジェクタ・ボー）−２２５ （１）は（Ｌ）　ＯＵＴ　ＦＬＹ左イジェクト・フライ信号を肯定することによ って、データ・ルータ・ノード２２　（１，ｊ、　０）が送信マきるようにする 。 ボート２２５（１）が（Ｌ）　ＯＵＴ　ＦＬＹ左イジェクト・フライ信号を否定 したときは、データ・ルータ・ノード２２（１，ｊ、０）は送信を停止する。デ ータ・ルータ・ノード２２（１，ｊ、１）は肯定された（Ｒ）　ＯＵＴ　ＦＬＹ 右イジェクト・フライ信号を受けて、同じような（Ｒ）　ＯＵＴ　ＦＬＩＴ右イ ジェクト・フリット信号を右メツセージ・イジェクタ・ボートｚｚｓ（ｒ）に送 信する。 図９Ａ−２Ａおよび図９Ａ−２８はデータ・ルータ・インタフェース２０５内の 制御／状況部分２２２，２２４および２２６のレジスタを示している０図９Ａ− ２Ａは、プロセッサ２００が特定のデータ・ルータ・メツセージ・パケット３０ を送信するために特定のメツセージ・インジェクタ・ボー）−２２３（１）また は２２３　（ｒ）を指定していない時、またはプロセッサにデータ・ルータ・メ ツセージ・パケット３０を送るメツセージ・イジェクタ・ボート２２３（１）ま たはｚｚｓ　（ｒ）を指定しない時、プロセッサ２００が使用するデータ・ルー タ・インタフェース・ミドル・レジスタ・セット２３０の詳細を示している。図 ９Ａ−２Ａに示すように、レジスタ・セット２３０は２つの状況および制御レジ スタからなり、これらは、状況レジスタ２３１、私用にジスタ２３２、受信レジ スタ２３３、および２つの送信レジスタ、すなわち、「先頭送信」レジスタ２３ ４と「送信」レジスタ２３５からなっている。 状況レジスタ２３１は図９Ａ−２Ａに示すように複数のフィールドからなってい る。図９Ｂ−１を参照して下達するように、各データ・ルータ・メツセージ・イ ンジェクタ・ボート２２３（１）と２２３　（ｒ）は先入れ先出しバッファを備 えており、ここにはパケット３０を生成したプロセッサ２００からの情報がスト アされる。送信スペース・フィールド２４０はパケット３０を送信するために現 在選択されている特定ボート２２３（１）または２２３　（ｒ）のバッファに残 っているスペース量を示している。送信スペース・フィールド２４０の内容は現 在選択されている左または右データ・ルータ・メツセージ・インジェクタ・ボー ト２２３　（１）または２２３　（ｒ）から与えられる。 ２つのフラグ２４１と２４２は、現在選択されているボートを経由して最後に行 われたデータ・ルータ・メツセージ・パケット３０の送受信の状況を示している 。最後に受信されるデータ・ルータ・メツセージ・パケット３０が正しく受信で きるときは、フラグ２４１がセットされ、最後にインジェクトされるデータ・ル ータ・メツセージ・パケット３０が正しくインジェクトされたときは、フラグ２ ４２がセットされる。フラグ２４１と２４２はそれぞれメツセージ・インジェク タ部分２２０とメツセージ・イジェクタ部分２２１によって条件づけられる。 受信メッセージ長フィールド２４３は現在選択されているボート経由で受信した データ・ルータ・メツセージ・パケット３０の長さを示しており、残存長さフィ ールド２４４はプロセッサ２００によって現在取り出されているデータ・ルータ ・メツセージ・パケット３０の中でまだ取り出されないで残っているデータ量を 示している。受信メッセージ長フィールド２４３の内容はデータ・ルータ・メツ セージ・パケット３０の長さフィールド３４（図３）の内容に対応している。受 信タグ・フィールド２４５の内容は同じデータ・ルータ・メツセージ・パケット ３０の内容に対応している。残存長さフィールド２４４はカウンタから得られる 。このカウンタには、プロセッサ２００がメツセージ・パケット３０を取り出す ことを始めた時、長さフィールド３４の内容がロードされ、メツセージ・データ がプロセッサ２００に送信されるとデクリメントされる。フィールド２４３゜２ ４４および２４５の内容はメツセージ・イジェクタ部分２２１から得られる。 送信状態フィールド２４６と受信状態フィールド２４７は、それぞれメツセージ ・イジェクタ部分２２０とメツセージ・インジェクタ部分２２１によるそれぞれ のメツセージ・パケット３０のインジェクションとイジェクションの状態を示し ている。送信状態フィールド２４６はその内容がメツセージ・インジェクタ部分 ２２０から得られ、左または右メツセージ・インジェクタ・ボート２２３（１） と２２３（ｒ）のどちらか一方または両方に部分的にインジェクトされたデータ ・ルータ・メツセージ・パケット３０が入っているかどうかを示している。同様 に、受信状態フィールド２４７はその内容がメツセージ・イジェクタ部分２２１ から得られ、左または右メツセージ・イジェクタ・ボート２２５（１）と２２５ （ｒ）のどちらか一方または両方に部分的にイジェクトされた（つまり、受信さ れた）データ・ルータ・メツセージ・パケット３０が入っているかどうかを示し ている。 最後に、ルータ完了フラグ２４８はその内容が実際に制御ネットワーク・インタ フェース２０４から得られ、メツセージ転送操作の後、ルータが空であるがどう かを示している。ルータ完了フラグ２４８の内容は制御ネットワーク１４を通し て行われたりダクシ目ン操作から得られ、データ・ルータ１５が空であるがどう かが上述したように判断される。 私用レジスタ２３２も、フラグ２５０〜２５６からなるいくつかのフィールドを もっている。いくつかのフラグは、イジェクタ共通制御／状況部分２２６にあり 、メツセージ・イジェクタ部分２２１の動作を制御する。受信割込み可能フラグ ２５０は、セットされたときは、現在選択されている左または右メツセージ・イ ジェクタ・ボート２２５（１）または２２５　（ｒ）によってデータ・ルータ・ メツセージ・パケット３ｏが受信された時、データ・ルータ・インタフェース２ ０５が割込みを引き起こして、ネットワーク・インタフェース２０２がらプロセ ッサ２００に送信することを可能にする。受信停止フラグ２５２は、プロセッサ ２００によってセットされた時は、現在選択されている左または右メツセージ・ イジェクタ・ボート２２５（１）または２２５　（ｒ）による後続データ・ルー タ・メツセージ・パケット３０の受信を禁止する。 現在選択されているボート２２５（１）または２２５（ｒ）はフラグ２５２がセ ットされると即時にフリットの受信を中止する。受信側一杯フラグ２５２は、現 在選択されているイジェクタ・ボート２２５（１）または（ｒ）によってセット された時は、現在選択されているボートが維持しているバッファが一杯であるこ とを示している。 私用レジスタ２３２はロック・フラグ２５１も備えており、これはインジェクタ 共通制御／状況部分２２４にもあり、メツセージ・インジェクタ部分２２０の動 作を制御する。ロック・フラグ２５１は現在選択されている左または右メツセー ジ・インジェクタ・ボート２２３（１）または２２３　（ｒ）を割込み可能また は割込み禁止にする。プロセッサ２００によってセットされると、現在選択され ている左または右メツセージ・インジェクタ・ボート２２３（１）または２２３ 　（ｒ）はプロセッサ２００からの後続送信を無視し、状況レジスタ２３１のフ ラグ２４２がクリアされ、データ・ルータ・メツセージ・パケット３０のインジ ェクションが失敗したことを知らせる。 私用レジスタ２３２は、上述したようにデータ・ルータ１５のａｌｌ−ｆａｌｌ −ｄｏｗｎモードに関連してデータ・ルータ・インタフェース２０５の動作を制 御する３つのフラグも備えている。受信ａｌｌ−ｆａｌｌ−ｄｏｗｎフラグ２５ ４は制御ネットワーク・インタフェース２０４によって制御され、リーフ２１が その宛先でないａｌｌ−ｆａｌｌ−ｄｏｗロモードでデータ・ルータ１５が動作 しているときデータ・ルータ・メツセージ・パケット３ｏを受信したことを示し ている＊　ａｌｌ−ｆａｌｌ−ｄｏｗｎ割込み可能フラグ２５５がプロセッサ２ ００によってセットされたときは、ネットワーク・インタフェース２０２は、受 信ａｌｌ−ｆａｌｌ−ｄｏｗｎフラグ２５４がセットされると、プロセッサへの 送信のための割込み要求を引き起こす、最後に、ａｌｌ−ｆａｌｌ−ｄｏｗｎ割 込み可能フラグ２５６がプロセッサ２００によってセットされたときは、制御ネ ットワーク・インタフェース２０４は、次に送信する制御ネットワーク・メツセ ージ・パケット６０のａｌｌ−ｆａｌｌ−ｄｏｗｎビット８１をセットする。 中間インタフェース・レジスタ・セット２３０内の残りのレジスタはデータ・ル ータ・メツセージ・パケット情報の送受信のために使用される。受信レジスタ２ ３３は複数のワード２６０　（０）〜２６０（Ｎ）からなり、これらのワードは 、現在選択されている左または右メツセージ・イジェクタ・ボート２２５（１） または２２５　（ｒ）経由で受信したデータ・ルータ・メツセージ・パケット３ ｏの中のデータを表している。参照符号２６０　（Ｎ）において、”Ｎ”は１つ のデータ・ルータ・メツセージ・パケット３０に入れて送信できる最大データ量 を表した整数である。受信レジスタ２３３にストアされたデータは受信したメツ セージ・パケット３０のデータ・フリット３６から取り出したものである。受信 レジスタはメモリ・バス２０３のアドレス空間内の１つのアドレスで表されてい る。プロセッサはメモリ・バス２０３を介した読取り操作でアドレスを繰り返し 使用することによってメツセージからデータを取り出すことができる。理解され るように、データ・ルータ・インタフェース２０５はプロセッサ２００が受信レ ジスタをアクセスしてメツセージ・データをとりだすたびに、残存受信長フィー ルド２４４の内容をデクリメントする。 ２つのレジスタ、つまり、先頭送信レジスタ２３４と送信レジスタ２３５を通し て、プロセッサはメツセージ・インジェクタ部分で使用された情報を与えて、デ ータ・ルータ１５にインジェクトするデータ・ルータ・メツセージ・パケット３ ０を生成する。先頭送信レジスタ２３４はメッセージ長およびメツセージ・タグ 情報がロードされるフィールド２７０と２７１をもっている。フィールド２７０ と２７１の内容はデータ・ルータ・メツセージ・パケット３０内のメッセージ長 およびメツセージ・タグ・フィールド３４と３５にコピーされる。 先頭送信レジスタ２３４は、パケット３０のメツセージ・アドレス部分３１の内 容を生成するために使用されるメツセージ・アドレス・フィールド２７３とアド レス・モード・フィールド２７２ももっている。フィールド２７３内のメツセー ジ・アドレスは物理アドレスにすることがｐき、その場合は、メツセージを受信 するリーフ２１（ｙ）を指定している。相対アドレスにすることもでき、その場 合は、分割ベース・レジスタによって指定されたリーフ２１（ｉ）　、つまり、 分割内の最下位指標をもつ要素であるシステム内のり−フ２１（ｉ）からパケッ ト３０を受信するリーフ（ｙ）までの変位を指定している。アドレス・モード・ フィールド２７２の内容は、フィールド２７３内のメツセージ・アドレスが物理 アドレスであるか、相対アドレスであるかを示している。 送信レジスタ２３５は、受信レジスタ２３３と同様に。 複数のワード２８０　（０）〜２８０　（Ｎ）からなり、これらのワードは現在 選択されている左または右メツセージ・インジェクタ・ボート２２３（１）また は２２３（ｒ）経由で送信されるデータ・ルータ・メツセージ・パケット３ｏの 中のデータを表している。参照符号２８０（Ｎ）において、”Ｎ”は１つのデー タ・ルータ・メツセージ・パケット３ｏに入れて送信できる最大データ量を表し た整数である。 送信レジスタ２３５にストアされたデータは送信されるメツセージ・パケット３ ｏのデータ・フリット３６にコピーされる。送信レジスタはメモリ・バス２０３ のアドレス空間内の１つのアドレスで表されている。プロセッサはメモリ・バス ２０３を介した書込み操作でアト１／スを繰り返し使用することによって、デー タをレジスタにロードすることができる。 上述したように、プロセッサ２００は、特定のデータ・ルータ・メツセージ・パ ケット３０を送信するために特定のメツセージ・インジェクタ・ボート２２３　 （１）または２２３（ｒ）を指定しない時、データ・ルータ・インタフェース中 間レジスタ・セット２３０を使用する。デー右インタフェース・レジスタ・セッ ト２９０と２９１（図９Ａ−２８に図示）と名づけな２つの追加レジスタ・セッ トを備えており、これらは、プロセッサ２００が特定のデータ・ルータ・メツセ ージ・パケット３０を送信するために左または右メツセージ・インジェクタ・ボ ート２２３（１）または２２３　（ｒ）を指定する時、あるいはデータ・ルータ ・メツセージ・パケット・データを取り出す左または右メツセージ・イジェクタ ・ボート２２５（１）または２２５（ｒ）を指定する時使用する。左と右インタ フェース・レジスタ・セット２９０と２９１は共に状況、私用、受信、先頭送信 および送信レジスタから構成され、それぞれ参照符号２９３−２９７（左レジス タ・セット２９０）と３００−３０４　（右レジスタ・セット２９１）と名づけ られている。レジスタ・セット２９０と２９１内のレジスタはフィールドとフラ グをもち、これらは中間インタフェース・レジスタ・セットのそれぞれのレジス タ２３１−２３５のそれとほぼ同じである。ただし、左と右インタフェース状況 レジスタ２９３と３００には、状況レジスタ２３１の送信および受信状態フィー ルド２４６と２４７またはルータ完了フラグ２４８に対応するフィールドがない 点が異なる。さらに、左と右インタフェース私用レジスタ２９４と３０１には、 私用レジスタ２３２のａｌｌ−ｆａｌｌ−ｄｏｗｎ割込み可能フラグ２５５また はａｌｌ−ｆａｌＬ−ｄｏｗｎ許可フラグ２５６に対応するフィールドがない。 データ・ルータ・インタフェース２０５はレジスタ・セット２９２も備えており 、ここには、送信すべきデータ・ルータ・メツセージ・パケット３０のメツセー ジ・アドレス・フィールド３１のアドレス情報を生成する際に、中間インタフェ ース・レジスタ２３０の先頭送信レジスタ２３４のフィールド２７２またはそれ ぞれの左または右インタフェース・レジスタ・セットの先頭送信レジスタ２９６ または３０３の対応するフィールド内のメツセージ・アドレス情報と一緒にこの インタフェースが私用する情報が入っている。上述したように、システムｌＯは 分割可能であり、分割ベース・レジスタ３０５と分割サイズ・レジスタ３０６に は、処理要素の分割のベースとサイズを指定した値が入っている。特に、分割ベ ース・レジスタ３０５には、分割内の最下位指標をもつ要素であるシステム内の り−フ２１（ｉ）の指標（ｉ）が入っている。さらに、分割サイズ・レジスタ３ ０６の内容は分割内のり−フ２１の個数を示している。特定リーフ２１（ｉ）の 物理セルフ・アドレス・レジスタ３１２はシステムｌＯ内のリーフ独自の指標” ｉ”を示しており、これはシステム内のリーフを固有に識別するアドレスまたは 他の識別子からなっている。 アドレス情報レジスタ・セット２９２はレジスタ３０７と３１０−３１１のセッ トも備えており、これらはチャンク・テーブル（ｃｈｕｎｋ　ｔａｂｌｅ）３２ ７　（これは図９Ｂ−１および９Ｂ−２を参照して詳しく説明する）と−緒に使 用され。 送信すべきデータ・ルータ・メツセージ・パケット３０のメツセージ・アドレス ・フィールド３１のアドレス情報を生成する際に使用される追加のアドレス指定 情報が得られる。チャンク・テーブルはインジェクタ部分２２０のインジェクタ 共通制御／状況部分２２４によって維持される。チャンク・テーブルを使用する と、リーフ群２１　（ｉ）を他のリーフ群で置換することが可能であり、その場 合、プロセッサ２００から与えられるアドレスはその置換を反映している必要が ない、これは、例えば、１または２以上のリーフ群２１（ｉ）をアクセス不能に したり、データ・ルータ１５から「マツプ・アウト」したりすることを容易にす るので、グループ内の１つまたは２つ以上のリーフ２１（ｉ）に欠陥がある時に 便利である。チャンク・テーブルには、データ・ルータ・メツセージ・パケット ３０のメツセージ・アドレス部分を生成する際に使用される情報が入っており、 こループ内のり−フ２１（ｉ）から置換グループとして割り当てられたグループ のり−フ２１（ｉ）に方向転換することができる。 この操作を可能にするために、図９Ｂ−２を参照して以下に詳しく説明するよう に、チャンク・テーブルは複数の項目からなるメモリを備えている。各項目は置 換として使用するアドレス部分を構成するポインタまたはビットからならでいる 。特定の先頭送信レジスタ２３４、２９６または３０３に入っているプロセッサ ２００からのアドレスが相対アドレスであれば、チャンク・テーブルをアクセス するためにその一部が使用され、データ・ルータ・メツセージ・パケット３０の メツセージ・アドレス部分のアドレスを生成する際に使用される部分が取り８さ れる。チャンク・テーブルをアドレスするために相対アドレスのどの部分が使用 されるかはマツプ・インおよびマツプ・アウトされるグループのサイズによって 決まる。 チャンク・テーブル・アドレス３０７とチャンク・テーブル・データ・レジスタ ３１０は一緒に使用されて、項目をチャンク・テーブルにロードすることを可能 にする。レジスタ３０７内のチャンク・テーブル・アドレスはチャンク・テーブ ル・データ・レジスタ３１０の内容をストアするチャンク・テーブル内の項目を 指定するために使用される。チャンク・サイズ・レジスタ３１１の内容はマツプ ・インまたはマツプ・アウトできるグループ内のり−フ２１（ｉ）の個数を指定 しており、この個数によって、チャンク・テーブル３２７をアクセスする際に使 用される相対アドレスの特定ビットが判断される。 最後に、データ・ルータ・インタフェース２０５によって維持されるレジスタは 前述したデータ・ルータ・メツセージ・カウンタ３１３を備えている。データ・ ルータ・メツセージ・カウンタ３１３はインジェクタ／イジェクタ共通制御／状 況部分２２２によって維持されている。メツセージ・カウンタ３１３はメツセー ジ転送操作中に、データ・ルータ１５を経由してデータ・ルータ・メツセージ・ パケットがデータ・ルータ・メツセージ・インジェクタ・ボート２２０からイン ジエされ、データ・ルータ１５から受信したデータ・ルータ・メツセージ・パケ ット３０がデータ・ルータ・メツセージ・イジェクタ・ボート２２１からイジェ クトされると、それを反映するためにデクリメントされる。インジェクタ／イジ ェクタ共通制御ｉｄ／状況部分２２２はＣＵＲＭＳＧ　ＣＮＴ現メツセージ・カ ウント信号を生成する。この信号はメツセージ・カウンタ３１３の現在値を示し 、これは上述したようにルータ完了制御ネットワーク・メツセージを生成する際 に使用するために制御ネットワーク・インタフェース２０４に送られる。 ｉｉ、メツセージ・インジェクタ部分２２０以上に述べたことを基礎にして、メ ツセージ・インジェクタ部分２２０において、インジェクタ共通制御／状況部分 ２２４の一部と一緒に左と右メツセージ・インジェクタ・ボート２２３　（１） と２２３（ｒ）を構成する回路の詳細について、図９Ｂ−１〜図９Ｂ−８を参照 して説明する。同様に、メツセージ・イジェクタ部分２２１において、イジェク タ共通制御／状況部分２２６の一部と一緒に左と右メツセージ・イジェクタ・ボ ー）　２２５（Ｌ）と２２５（ｒ）を構成する回路の詳細について、図９Ｃ−Ａ 〜図９０−７を参照して説明する。さらに、インジェクタ／イジェクタ共通制御 ／状況部分２２２を構成する回路の詳細について、図９Ｄ−１〜図９Ｄ−７を参 照して説明する。 ２２３　（ｒ）を構成する回路はほぼ同じであるので、一方だけ（左ボートか右 ボートかを言及することなく）を図９８−１〜図９Ｂ−８を参照して説明するこ とにする０図９Ｂ−１はメツセージ・インジェクタ・ボート２２３の全体ブロッ ク図である０図９Ｂ−１に示すように、メツセージ・インジェクタ・ボート２２ ３は一連のステージ（段）からなり、これらのステージはインジェクトすべきメ ツセージ・パケット３０を生成する際に使用されるプロセッサからの情報を受け 取り、その情報をバッファに入れ、必要とされるアドレス生成を実行し、情報を フリットに分割し、ＩＮ　ＦＬＹインジェクタ・フライ信号の制御の下で、フリ 、ットを連続するＩＮ　ＦＬＩＴインジェクト・フリット信号として送信する。 以下の説明では、プロセッサ２００から受信した情報はワード形式になつており 、各ワードは、例えば、３２ビツトからなり、各フリットは並列に送信される４ ビツトからなっている。 プロセッサ２００からの情報は処理要素インタフェース２１２によって受信され ると、まず書込みステージにロードされる。書込みステージ３２０は処理要素イ ンタフェース・バス２１１に接続され、インジェクタ共通制御／状況部分２２４ からのＬＤ　ＣＴＲＬＴＲ上制御信号を受けてロードされろ、書込みステージ３ ２０はインジェクタ先入れ先だしバッファ（ＦＩＦＯ）３２１への入力として動 作する。プロセッサ２００が情報を先頭送信レジスタ２３４、２９６および３０ ３または送信レジスタ２３５．２９７および３０４にロードすると、この情報は 基本的に書込みステージ３２０によって受信される。 プロセッサ２００からの情報が先頭送信レジスタにアドレス指定されると、書込 みレジスタ３２０は３４ピッ１−・アドレス・ワードを生成する。このワードの 下位２０ビツトはアドレス情報を構成し、中間ビットは、メツセージ・パケット 長とタグ情報を構成し、上位ビットは２アドレス・モード・ビットを構成する。 これはアドレス・モード・フィールド２７２から得たしのである。特に、アドレ ス・モード・ビットの一方がセットされたときは、アドレス情報は物理アドレス であり、他方のアドレス・モード・ビットがセットされたときは、アドレス情報 は相対アドレスである。プロセッサ２００によって送信レジスタにアドレス指定 された連続ワードを受けて、書込みステージ３２０は連続する３４ビツト・ワー ドを生成する。このワードの上位２アドレス・モード・ビットは値がゼロになっ ており、３２ビツト・データは下位部分に入っている。ゼロ・アドレス・モード ・ビットは、下位３２ビツトがデータを構成すると識別する。 書込みステージ３２０の出力である３４ビツト・ワードを定義したＩＮＪ　ＦＩ ＦＯＤＡＴＡ　（３３：０）インジェクタ先入れ先出しバッファ・データ信号は ＦＩＦＯ３２１のデータ入力端子と結合される。ＦＩＦＯ３２１は受信された連 続ワードを３４ビツト記憶場所にストアし、３４ビツト・アドレス・ワードを受 け入れるようにする。 ＦＩＦＯ３２１はインジェクタ共通制御／状況部分２２４からのＦＩＦＯＬＤ　 ＥＮロード許可信号およびＮ０ＤＥ　ＣＬＫ信号を受けてＩＮＪ　ＦＵＦＯＤＡ ＴＡ（３３：０）信号をロードする。さらに、ＰＩＦＯ３２ｉは書込みステージ ３２０から追加ワードを受け入れることができることを示すＦＩＦＯ５ＴＡＴＵ Ｓ状況信号を生成する２インジ工クタ共通制御／状況部分２２４は書込みステー ジ３２０の動作とＦＩＦＯ３２１への情報（アドレスとデータを含む）の流れを 制御する際にＦＩＦＯ５ＴＡＴＵＳ信号を使用することかできる。 さらに、インジェクタＦＩＦＯ３２１はインジェクタ共通側＠／状況部分２２４ からＦＲＡＭＥＲＡＭ前ＬＵＳＨ信号を受信する。ＦＲＡＭＥＲＡＭ前肯定され たときは、データ・ルータ・メツセージ・パケット３０全体のアドレスとデータ ・ワードがインジェクタＦＩＦＯ３２１にロードされたことを示す、この時点で 、メツセージ・インジェクタ・ボート２２３はこれらのワードを使用してデータ ・ルータ・メツセージ・パケット３０を生成する。　ＦＬＵＳＨ信号は、肯定さ れたときは、インジェクタＰＩＦＯ３２１にロードされるアドレスとデータ・ワ ードがフラッシュされ、これらのワードを受けて生成されるデータ・ルータ・メ ツセージ・パケット３０がないことを示す。 インジェクタ共通制御／状況部分２２４は例えば、プロセッサ２００から与えら れたデータ・ルータ・メツセージ・パケット３０の情報の受信に関連してエラー を見つけたとき、ＦＬＵＳＨ信号を肯定することができる。 基本的に、インジェクタＦＩＦＯ３２１は、複数の記憶場所をもち、書込みステ ージ３２０からのワードを定義したＩＮＪ　ＦＩＦＯＤＡＴＡ信号がロードされ る。さらに、インジェク９　ＦＩＦＯ３２１はワードをストアする次の記憶場所 を指しているポインタと、データ・ルータ・メツセージ・パケット３０の最初の ワードを指しているメツセージ・ポインタをもっている。インジェクタ共通側＠ ／状況部分２２４がＦＲＡＭＥＲＡＭ前定すると、メツセージ・ポインタはスト ア・ポインタと同じ記憶場所を指すように前進する。さらに、インジェクタＦＩ ＦＯ３２１はＭＳＧ　ＡＶＡＩＬメツセージ使用可能信号を肯定する。他方、イ ンジェクタ共通制御／状況部分２２４がＦＬＵＳＨ信号を肯定すると、ストア・ ポインタはメツセージ・ポインタと同じ記憶場所を指すように後退するので、フ ラッシュされたデータ・ルータ・メツセージ・パケット３０の以前に書かれたワ ードに重ね書きすることができる。 さらに、インジェクタＦＩＦＯ３２１は次に読み取る記憶場所を指している読取 りポインタをもっており、読取りポインタがメ゛ツセージ・ポインタと同じ記憶 場所を指すように前進していない限り、インジェクタＦＩＦＯ３２１はＦＩＦＯ ＮＥ　ｎｏｔ　ｅｍｐｔｙ信号を肯定する。 ＦＩＦＯ３２１は実質的にプロセッサ２００とデータ・ルータ１５間のバッファ として働く。上述したように、メツセージ・イジェクタ・ボート２２３がデータ ・ルータ・メツセージ・パケット３０の送信を開始すると、そこに接続されたデ ータ・ルータ・ノード２１（１，ｊ、ｋ）は、そのノード２１（１，ｊ、ｋ）の ＩＮ　ＦＬＹインジェクタ・フライ信号が肯定されているかぎり、ＳＹＳ　ＣＬ Ｋシステム・クロック信号の連続する刻時に同期して、パケット３０内の連続す るフリットを受信することを期待する。このことから理解されるように、ＦＩＦ Ｏ３２１の出力に接続された出力ラッチ３２２からのＲＤ　ＦＩＦＯｒｅａｄ　 ＦＩＦＯ信号によって直接制御されるＦＩＦＯ３２１からの転送は実質的には、 ＩＮ　ＦＬＹインジェクタ・フライ信号と、ＦＩＦＯ３２１のあとのメツセージ ・インジェクタ・ボート内のステージの条件とによって制御される。これらのス テージには出力ラッチ３２２．物理アドレス計算ステージ３２３．物理アドレス 計算ステージ３２４．メツセージ・アドレス計算ステージ３２５および送信ステ ージ３２６がある。送信ステージ３２６は、データ・ルータ・ノード２２（１， ｊ、ｋ）がＩＮ　ＦＬＹインジェクタ・フライ信号を肯定している間にデータ・ ルータ・メツセージ・パケット３０の連続するフリットの送信を制御する実際の ＩＮ　ＦＬＩＴインジェクタ・フリット信号を受信する。 いずれの場合も、ＦＩＦＯ３２１は、出力ラッチ３２２からＲＤ　ＦＩＦＯｒｅ ａｄ　ＦＩＦＯ信号を受けると、ワードを定義したＩＮＪ　ＦＩＦＯＯＵＴ＜３ ３：０）インジェクタＦＩＦＯ出力信号を送信する。絶対アドレス計算ステージ ３２３からのＡＤＶＡＡＣＳ前進絶対アドレス計算ステージ信号と、ＦＩＦＯ３ ２１からのＦＩＦＯＮＥ　ｎｏｔ　ｅｍｐｔｙ信号とに応答し、かつ、Ｎ０ＤＥ 　ＣＬＫノード・クロック信号に同期して、出力ラッ子要求優先度回路１２４０ ば、少なくとも１つの入力子回路１００６（ｉ）がＣｉ　ＲＥＱ　Ｐ信号を肯定 すると、それを受けて入力子回路間の優先順位を判断する。この操作では、子要 求優先度回路１０４０はラウントロピン数ジェネレータ１２４３と子要求エニュ メレータ１２４４を利用する。 ラウントロピン数ジェネレータ１２４３は値”ｉ”を表したＲＮＤ−ＲＢＮ　Ｐ ＲＩラウントロピン優先度信号を生成する。 値”ｉｏは入力子回路１００６（ｉ）の１つが最高の優先度をもつことを示して いる。子要求エニュメレータ１２４４はＲＮＤ−ＲＢＮ　ＰＲＩ信号を受信し、 その入力子回路１００６（ｉ）についてＣＬ’　ＲＥＱ　Ｐ　ＰＲＩ（３）信号 を肯定する。子要求エニュメレータ１２４４は、また、その他の入力子回路１０ ０６（ｉ）について、Ｃｉ　ＲＥＱ　Ｐ　ＰＲＩ（３）信号を否定する（ただし 、“ｉｏは”ｉｏ”に等しくない）。 その他の入力子回路１００６（ｉ）のいずれかがＣＬ　ＲＥＱＰ子“ＣＬ”要求 親信号を肯定すると、子要求エニュメレータ１２４４は、“Ｘ”と”ｉ”が共に 降順にある時、Ｃｉ　ＲＥＱ　ＰＰＲＩ（ｘ）信号を肯定する（”ｉ”の値はＲ ＮＤ−ＲＢＮＰＲＩ信号の値によって表された値が“ｉ”の最大値よりも小さい と、最大値に戻って最大値から下降して行＜）、従って、例えば、入力子回路１ ００６（０）。 １００６（２）および１００６（３）がＣＬ　ＲＥＱ　Ｐ信号を肯定し、ＲＮＤ −ＲＢＮ　ＰＲＩ信号が“２゛に等しい値゛ｉ”をもち、入力子回路１００６（ ２）カミ最高の優先度をもっていることを示していると、子要求エニュメレータ １２４４は最高優先度ＬＡＴ　ＦＩＦＯＯυＴ（３３：０）　１ａｔｃｈｅｄ　 ＦＩＦＯ出力信号がアドレスを含んでいれば物理アドレスからなり、ＬＡＴＦＩ ＦＯ０ＵＴ（３３：０）　Ｌａｔｃｈｅｄ　ＦＩＦＯ出力信号がデータを含んで いればデータからなる。 ＬＡＴ　ＦＩＦＯ０ＵＴ（３３：０）　１ａｔｃｈｅｄ　ＦＩＦＯ出力信号が相 対アドレスからなるときは、絶対アドレス計算ステージ３２３はインジェクタ共 通制御／状況部分２２４（図９Ａ−１）によって維持されているチャンク・テー ブル３２７とチャンク・サイズ・レジスタ３１１を使用して、物理アドレスを判 断する０図９Ｂ−２を参照して詳しく説明するように、絶対アドレス計算ステー ジ３２７は、ＣＨＵＮＫＴＡＢＬＥ　０ＦＦＳＥＴ（５：０）信号を生成して、 チャンク・テーブル３２７の中の場所を指定する。これを受けて、チャンク・テ ーブル３２７は指定された場所の内容をＣＴ　ＡＤＲＳチャンク・テーブル・ア ドレス信号として物理アドレス計算ステージ３２３に送信する。絶対アドレス計 算ステージ３２３はＣＴ　ＡＤＲＳチャンク・テーブル・アドレス信号を使用し て、物理アドレスを生成する。 絶対アドレス計算ステージ３２３はチャンク・サイズ・レジスタ３１１の内容を 使用して、ＣＨＵＮＫ　ＴＡＢＬＥ　０ＦＦＳＥＴ（５：０）信号を生成し、Ｃ Ｔ　ＡＤＲＳチャンク・テーブル・アドレス信号を使用して物理アドレスを生成 する。 絶対７　）’　レス計ＩＸテーシ３２３　ハＡＢＳ　ＡＤＲＳ／ＤＡＴＡＯＵＴ 絶対アドレスまたはデータ出力信号を物理アドレス計算ステージ３２４に接続す る。　ＡＢＳ　ＡＤＲＳ／ＤＡＴＡ　ＯＵＴ信号は物理アドレス、相対アドレス またはデータになっている。　ＡＢＳ　ＡＤＲＳ／ＤＡＴＡ　ＯＵＴ信号が物理 アドレスまたはデータからなるときは、物理アドレス計算ステージは信号をＰＨ ＹＳ　ＡＤＲＳ／ＤＡＴＡ　ＯＵＴ物理アドレスまたはデータ出力信号として受 け渡す、他方、ＡＢＳＡＤＲＳ／ＤＡＴＡ　０ＬＩＴ信号が相対アドレスからな るときは、物理アドレス計算ステージ３２４は物理アドレスを表すＰＨＹＳ　Ａ ＤＲＳ／ＤＡＴＡ　ＯＵＴ信号を生成する。この信号はソース・リーフ２１（ｘ ）を含む分割の先頭を基準にした宛先リーフｚｌ（ｙ）の相対アドレスに対応し ている。物理アドレス計算ステージ３２４は物理アドレスを使用して、システム ｌＯ内の先頭リーフ２１（０）を基準にした宛先リーフ２１（ｙ）の相対アドレ スである物理アドレスを判断する。この操作では、ステージ３２４は分割ベース ・レジスタ３０５の内容を使用する。物理アドレス計算ステージ３２４は、送信 ステージ３２６からＲＵＮ信号を受けると、Ｎ０ＤＥ　ＣＬＫ信号に同期して、 　ＰＨＹＳ　ＡＤＢＳ／ＤＡＴＡ　０ＵＴ（３３：０）物理アドレスまたはデー タ出力信号を生成する。　ＰＨＹＳ　ＡＤＢＳ／ＤＡＴＡ　０ＵＴ（３３：Ｏ） 物理アドレスマタハデータ出力信号は、ＡＢＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（ ３３：０）絶対アドレスまたはデータ出力信号がアドレスからなるときは、物理 アドレスになっており、ＡＢＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３３：Ｏ）信号 がデータからなるときは、データになっている。 メツセージ・アドレス計算ステージ３２５はＰＨＹＳＡＤＲＳ／ＤＡＴＡ　０Ｕ Ｔ（３３：Ｏ）物理アドレスまたはデータ出力信号を受信し、データ・ルータ・ メツセージ・パケット３０のメツセージ・アドレス部分３１に挿入するアドレス を生成する。メツセージ・アドレス計算ステージ３２５はこの操作で物理セルフ ・アドレス・レジスタ３１２の内容を使用する。メツセージ・アドレス計算ステ ージ３２５は、送信ステージ３２６からＲＵＮ信号を受けると、ＭＯＤＥ　ＣＬ Ｋ信号に同期して、ＭＳＧ　０ＵＴ（３１：０）メツセージ・アウト信号を生成 する。ＭＳＧ　０ＵＴ（３１：Ｏ）メツセージ・アウト信号は、ＰＨＹＳ　ＡＤ ＲＳ／ＤＡＴＡ　０ＵＴ（３３：０）物理アドレスまたはデータ出力からなると きは、メツセージ・アドレスからなり、ＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ （３３：０）信号がデータからなるときは、データからなっている。上位ＭＳＧ 　０ＵＴ（３２）信号は残りのＭＳＧ　０ＵＴ（３１：Ｏ）信号がメツセージ・ アドレスまたはデータを表しているかどうかを同定している。 最後に、送信ステージ３２６はＭＳＧ　０ＵＴ（３２：０）メツセージ・アウト 信号を受信し、それからＩＮ　ＦＬＩＴインジェクト・フリット信号を生成する 。この信号はＭＳＧＯＵＴ（３１：０）信号からの連続する４ビツト・ニブルか らなっている。送信ステージ３２６は、ＩＮ　ＦＬＹインジェクタ・フライ信号 が肯定されている間に、Ｎ０ＤＥ　ＣＬＫノード・クロック信号と同期して連続 するニブルを送信する。さらに、送信ステージ３２６はＩＮ　ＦＬＹインジェク タ・フライ信号を使用して、メツセージ・アドレス計算ステージ３２５と物理ア ドレス計算ステージ３２４をン制御するＲＵＩＮ信号を生成する。 ステージ３２３〜３２５が実行するアドレス計算と　ＩＮＦＬＩＴ入カフリット 信号どしで送信される連続ニブルの生成の各ステージの詳細について、図９Ｂ− ２〜図９Ｂ−８を参照して説明する。図９Ｂ−２は絶対アドレス計算ステージ３ ２３の詳細図である。図９Ｂ−２に示すように、絶対アドレス計算ステージ３２ ３は出力ラッチ３２２からＬＡＴＦＩＦＯ０ＵＴ（３３：３２）　１ａｔｃｈｅ ｄ　ＦＩＦＯ出力信号を受信する。 ２つの上位信号、つまり、ＬＡＴ　ＦＩＦＯ０ＵＴ（３１：０）信号がアドレス からなっているかどうか、もしそうであれば、アドレス・モードからなっている かどうかを示しているＬＡＴ　ＦＩＦＯ０ＵＴ（３３：３２）は、デコーダ３３ ０およびマルチプレクサ３３１の一方の端子に接続される。　ＬＡＴＦＩＦＯ０ ＵＴ（３３：３２）信号が相対アドレス・モードを示していると、デコーダ３３ ０はＲＥＬ相対信号を肯定する。 絶対アドレス計算ステージはアドレス／データ・ラッチ３３２を備えており、こ のラッチはＬＡＴ　ＦＩＦＯ０ＵＴ（３１：０）　１ａｔｃｈｅｄ　ＦＩＦＯ出 力信号から得た物理アドレスまたはデータをラッチする。ラッチ３３２はＡＤＶ 　ＡＡＣＳ前進絶対アドレス計算ステージとＭＯＤＥ　ＣＬＫ信号に応答して３ つのグループの信号を一斉にラッチする。最初のグループつまりＬＡＴ　ＦＩＦ Ｏ０ＵＴ（３１：２０）信号は出力ラッチ３２２からラッチ３３２に直接結合さ れている。−特定実施例では、下位ＬＡＴ　ＦＩＦＯ０ＵＴ（１９：０）信号が アト１／ス信号からなる場合は、ＬＡＴ　ＦＩＦＯ０ＬＩＴ（３１：２０）信号 は長さとタグ情報を含んでいるので、計算では不変になっている。さらに、ラッ チ３３２によってラッチされる２番目のグループの信号、つまり、下位ＬＡＴ　 ＦＩＦＯ００丁（１：０）　１ａｔｃｈｅｄ　ＦＩＦＯ出力信号は２つの下位ア ドレス信号からなるので、計算では不変になっており、ラッチ３３２に直接結合 されている。 ラッチ３３２によってラッチされる３番目のグループの信号は、物理アドレス計 算において不変になっていない。ＬＡＴ　ＦＩＦＯ０ＵＴ（１９：０）信号はマ ルチプレクサ３３３の一方の入力端子に接続され、このマルチプレクサはデコー ダ３３０からのＲＥＬ相対信号によって制御される。ＲＥＬ相対信号が否定され たとき、つまり、ＬＡＴＦＩＦＯ０ＵＴ（３１：０）信号が物理アドレスまたは データからなるときこの否定が行われたときは、マルチプレクサはＬＡ丁ＦＩＦ ＯＯＵＴ　（１９：　Ｏ）信号をラッチ３３２に直接結合する。ＡＤＶ　ＰＡＣ Ｓ前進物理アドレス計算ステージ信号が肯定された時は、ＯＲゲート３４０が付 勢されて、すなわち意味のある出力が生じて、ＡＤＶ　ＥＮ前進イネプル信号を 肯定し、この信号はＡＮＤゲート３４４の一方の入力端子を付勢する。 ＲＥＬ相対信号が否定されたときは、インバータ３３９はＯＲゲート３４３を付 勢する。これによりＡＮＤゲート３４４の他方の入力端子がイネーブルされ、そ の結果ＡＮＤゲート３４４がイネーブルされ、ＡＤＶ　ＡＡＣＳ前進絶対アドレ ス計算ステージ信号が肯定される。ＡＤＶ　ＡＡＣＳ信号はラッチ３３２をイネ ーブルし、ラッチはＮ０ＤＥ　ＣＬＫノード・クロック信号の次の刻時を受けて 、マルチプレクサ３３３の出力であって、ＬＡＴ　ＦＩＦＯ０ＩＪＴ（１９：２ ）に対応するＬＡＴ　ＦＩＦＯ０ＵＴ（３１：２０）信号とＬＡＴ　ＦＩＦＯ０ ＵＴ（１：０）信号をラッチする。従って、ラッチ３３２は出力ラッチ３２２か ら出力された物理アドレスまたはデータ全体をラッチすることになる。ラッチ３ ３２はラッチされた信号をＡＢＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３１：Ｏ）絶 対アドレス・データ・アウト信号として物理アドレス計算ステージに送信する。 同時に、アドレス・モード・ラッチ３３８はマルチプレクサ３３１の出力をラッ チする。マルチプレクサ３３１はＡＮＤゲート３４５からＬＤ　ＮＯＰ　ＭＯＤ ロード・ナル・オペレーション・モード信号を受けると、ＬＡＴ　ＦＩＦＯ０Ｕ Ｔ（３３：３２）アドレス・モード信号またはＮ０Ｐ（１：０）ナル・オペレー ション信号のどちらかを選択してアドレス・モード・ラッチ３３８の入力端子に 結合する。以下で詳しく説明するように、Ｎ０Ｐ（１：０）ナル・オペレーショ ン信号は相対アドレスから物理アドレスに変換する時に起こったエラー条件を示 したコードからなっている。 この場合には、ＲＥＬ相対信号は否定されるので、ＡＮＤゲート３４５は減勢さ れ、すなわち意味のある出力が出なくなり、　ＬＤ　ＮＯＰ　ＭＯＤロード・ナ ル・オペレーション・モード信号は否定されるので、マルチプレクサ３３１が動 作してＬＡＴ　ＦＩＦＯ０ＵＴ（３３：３２）信号をモード・ラッチ３３８に結 合する。モード・ラッチ３３８はラッチされた信号なＡＢＳ　ＡＤＲ３／ＤＡＴ Ａ　０ＵＴ（３３：３２）絶対アドレス／データ・アウト信号として物理アドレ ス計算ステージに送信する。 他方、ＲＥＬ相対信号が肯定された場合、つまり、ＬＡＴ　ＦＩＦＯ０ＵＴ（３ １：Ｏ）信号が相対アドレスからなるときこの肯定が行われた場合は、マルチプ レクサ３３３はＣ０ＮＶ　ＡＢＳＡＤＲＳ（１９：２）変換絶対アドレス信号を ラッチ３３２ニ結合する。Ｃ０ＮＶ　ＡＢＳ　ＡＤＲＳ（１９：２）変換絶対ア ドレス信号はウィンドウ・エクストラクタ３３４．チャンク・テーブル３２７、 ウィンドウ・インサータ３３５およびウィンドウ・アイデンティファイア３３６ からなる変換回路から得られる。 ウィンドウ・エクストラクタ３３４はＬＡＴ　ＦＩＦＯ０ＵＴ（１７：２）信号 とＷＩＮ　ＳＥＬウィンドウ選択信号を受信し、これらの信号を受けて、チャン ク・テーブル３２７をアドレス指定するＣＨＵＮＫ　ＴＡＢＬＥ　０ＦＦＳＥＴ （５：Ｏ）信号を生成する。　ＷＩＮ　ＳＥＬウィンドウ選択信号はウィンドウ ・エクストラクタがＣＨＵＮＫ　ＴＡＢＬＥ　０ＦＦＳＥＴ（５：０）としてチ ャンク・テーブル３２７に結合すべきＬＡＴ　ＦＩＦＯ０ＵＴ（１７：２）信号 の中の６つの連続信号を識別する。 上述したように、チャンク・サイズ・レジスタ３１１の内容は、各データ・ルー タ・ノード群２０（ｉ、ｊ）がチャンクを定義しているデータ・ルータ１５内の レベル”ｉ”を指定している。−特定実施例では、チャンクを定義できるデータ ・ルータ１５内の最下位レベルはレベル４であり、このレベルは各々がデータ・ ルータ・アドレスによって識別された少なくとも２５４個の連続するリーフ２１ （ｉ）からなっている、この実施例では、各チャンクはＬＡＴ　ＦＩＦＯ０ＵＴ （７：２）信号をコード化することによって定義される。また、この実施例では 、チャンクを定義できる最上位レベルはレベル９であり、このレベルは少な（と も２５６ｋ（ｋ＝１０２４）の連続するリーフからなっている。この場合は、各 チャンクはＬＡＴＦＩＦＯ０ＵＴ（１７：１２）信号をコード化することによっ て定義される。 チャンク・サイズ・レジスタ３１１にストアされた値で示されたチギンク・サイ ズが大きくなると、ＬＡＴＦＩＦＯ０ＵＴ（１９：２）信号の上位信号がチャン ク・テーブル３２７をアクセスするために使用される。ウィンドウ・アイデンテ ィファイア３３６はチャンク・サイズ・レジスタの内容を解読して、チャンク・ テーブル３２７をアドレスするためにＬＡＴ　ＦＩＦＯ０ＵＴ（１７：２）信号 のうち順番の６信号の先頭を指定する。　ＷＩＮ　ＳＥＬウィンドウ選択信号を 受けると、ウィンドウ・エクストラクタ３３４はチャンク・テーブル３２７をア ドレスするためにＬＡＴＦＩＦＯ０ＵＴ（１９：２）信号のうち特定の信号を選 択し、その信号をＬＡＴ　ＣＨＵＮＫ、ＴＡＢＬＥ　０ＦＦＳＥＴ（５：０）信 号としてチャンク・テーブル３２７に送信する。例えば、チャンク・サイズ・レ ジスタ３１１がチャンク・サイズを２５６と指定していれば、ウィンドウ・エク ストラクタ３３４はＬＡＴ　ＦＩＦＯ０ＵＴ（７：２）信号を選択し、チャンク ・サイズを２５６ｋ　（ｋ＝１０２４）と指定していれば、ウィンドウ・エクス トラクタ３３４はＬＡＴ　ＦＩＦＯ０ＵＴ（１７：１２）信号を選択する。ウィ ンドウ・サイズが２５６と２５６にの間にあり、「４」の倍数でインクリメント するときは、ウィンドウ・エクストラクタは、それぞれＬＡＴ　ＦＩＦＯ０ＵＴ （９：４）。 ＬＡＴ　ＦＩＦＯ０ＵＴ（１１：６）、ＬＡＴ　ＦＩＦＯ０ＵＴ（１３：８）　 、およびＬＡＴ　ＦＩＦＯ０ＵＴ（ｉｓ：ｔｏ）信号の連続する６信号を選択す る。 物理アドレス計算ステージ３２４がＡＤＶ　ＰＡＣＳ前進物理アドレス計算ステ ージ信号を肯定した時は、この信号はＯＲゲート３４０を付勢し、ＡＤＶ　ＥＮ 前道イネーブル信号を肯定する。　ＡＤＶ　ＥＮ前進イネーブル信号はＡＮＤゲ ート３４１の一方の入力端子をイネーブルする。デコーダ３３０がＲＥＬ相対信 号を肯定し、ＬＡＴ　ＦＩＦＯ０ＵＴ（３１：Ｏ）信号が相対アドレスを表して いることを示している場合は、ＡＮＤゲート３２４は付勢してＲＥＡＤ　ＣＴ　 ｒｅａｄチャンク・テーブル信号を肯定し、この信号はチャンク・テーブル３２ ７の読取りイネーブル端子に接続される。 肯定されたＲＥＡＤ　ＣＴ　ｒｅａｄチャンク・テーブル信号を受けると、チャ ンク・テーブル３２７はＣＨＵＮＫ　ＴＡＢＬＥＯＦＦＳＥＴ　（５：　０）信 号で指定された記憶場所の内容をＣＴ　ＡＤＲＳ（５：０）チャンク・テーブル ・アドレス信号としてウィンドウ・インサータ３３５に送信し、ＣＴ　ＶＡＬＩ Ｄチャンク・テーブル有効信号を肯定する。 ウィンドウ・インサータ３３５は基本的にウィンドウ・エクストラクタと逆の操 作を実行する。ウィンドウ・インサータは６ビツトＣＴ　ＡＤＲＳ（５：０）チ ャンク・テープＡｙ−アドレス信号をＬＡＴ　ＦＩＦＯ０ＵＴ（１９：２）信号 に、つまりＬＡＴ　ＦＩＦＯ０ＵＴ（１９：２）信号で表されたら順次ビットの 中に代入して、その結果をＣ０ＮＶ　ＡＢＳＡＤＲＳ（１９：２）変換絶対アド レス信号してマルチプレクサ３３３の他方の入力端子に結合する。ウィンドウ・ インサータはＣＴ　ＡＤＲＳ（５：０）テーブル・アドレス信号を、ウィンドウ ・エクストラクタ３３４によって抽出された同じ順序の信号で置換する。アルチ ブレクサ３３３は、デコーダ３３０からの肯定されたＲＥＬ相対信号の制御を受 けて、Ｃ０ＮＶ　ＡＢＳ　ＡＤＲＳ（１９：２）変換絶対アドレス信号をラッチ ３３２の入力端子に結合する。 ＣＴ　ＶＡＬＩＤチャンク・テーブル有効信号は、肯定された時は、ＣＴ　ＡＤ ＲＳ（５：Ｏ）チャンク・テーブル・アドレス信号が有効な値を表していること を示している。一実施例では、ＣＨＵＮＫ、ＴＡＢＬＥ　０ＦＦＳＥＴ信号がチ ャンク・テーブルの入力端子に結合されて、ＲＥＡＤ　ＣＴ　ｒｅａｄチャンク ・テーブル信号が肯定された時と、チャンク・テーブル３２７が有効なＣＴ　Ａ ＤＲＳ（５：０）信号を出力する時との間に、Ｎ０ＤＥ　ＣＬＫ信号を数刻時だ け遅延させる必要がある。この時間の間に、信号をラッチ３３２と３３８でラッ チさせることが可能である。ＣＴ　ＶＡＬＩＤ信号は、否定されると、ナル・オ ペレーション・コードを表す信号を、モード・ラッチ３３８にラッチさせる。こ れは、後続のステージがそこまで進んだ時に後続のステージで使用され、ラッチ された信号は無視すべきであるということを示す。チャンク・テーブル３２７は 相対アドレスだけで使用されるので、アドレスが物理アドレスであるかまたはＬ ＡＴ　ＦＩＦＯ０ＵＴ（３３：０）信号がデータを表している場合は、ＣＴ　Ｖ ＡＬＩＤ信号は無視され、ナル・オペレーション・コードは使用されない。 もっと具体的に説明すると、チャンク・テーブル３２７が否定したＣＴ　ＶＡＬ ＩＤチャンク・テーブル有効信号を送信した時は１．インバータ３４６はＡＮＤ ゲート３４５の入力端子をイネーブルする。　（ａ）　ＲＥＬ信号が肯定され、 ＬＡＴ　ＦＩＦＯ０ＵＴ（３３：Ｏ）信号が相対アドレスを表していることを示 し、（ｂ）　ＡＤＶ　ＰＡＣＳ信号が肯定され、ＯＲゲート３４０をイネーブル してＡＤＶ　ＥＮ前進イネーブル信号を肯定した時は、ＡＮＤゲート３４５が付 勢してＬＤ　ＮＯＰ　ＭＯＤロード・ナル・オペレーション・モード信号を肯定 する。肯定されたＬＤ　ＮＯＰ　ＭＯＤ信号はマルチプレクサ３３１がＮＯＰナ ル・オペレージジン信号をモード・ラッチ３３８の入力端子に結合するように動 作させて、モード・ラッチ３３８はＬＡＴ　ＦＩＦＯ０ＵＴ（３３：３２）信号 ＣＴ　ＶＡＬＩＤ信号が肯定されるまで付勢したままになっている。 同時に、アドレス・モード・ラッチ３３８ＧＪ：マルチプレクサ３３ｉの出力を ラッチする。マルチプレクサ３３１は、ＡＮＤゲート３４５か６１．ＯＮＯＰ　 ＭＯＤロード・ナル・オペレーション・モード信号を受けると、ＬＡＴ　ＦＩＦ Ｏ０ＵＴ（３３：３２）アドレス・モード信号またはＮ０Ｐ（１：０）ナル・オ ペレーション信号のどちらかを選択してアドレス・モード・ラッチ３３８に結合 する。　ＬＤ　ＮＯＰ　ＭＯＤ信号が肯定されているので、マルチプレクサ３３ １はＮＯＰナル・オペレーション信号をモード・ラッチ３３８に結合する。絶対 アドレス計算ステージ３２３がＡＤＶ　ＡＡＣＳ前進イネーブル信号を肯定した 時は、モード・ラッチ３３８は結合されたＮＯＰ信号をＮ０ＤＥ　ＣＬＫ信号の 次の刻時の時ラッチする。モード・ラッチ３３８はラッチした信号なＡＢＳ　Ａ ＤＲＳ／ＤＡＴＡ　０ＵＴ（３３：３２）絶対アドレス／データ・アウト信号と してつ環アドレス計算ステージに送信する。 他方、チャンク・テーブル３２７が肯定されたＣ丁ＶＡＬＩＤ信号を送信した時 は、インバータ３４６はＡＮＤゲート３４５をディスエーブルして、ＬＤ　ＮＯ Ｐ　ＭＯＤ信号を否定させる。さらに、肯定されたＣＴ　ＶＡＬＩＤ信号はＡＮ Ｄゲート３４２の一方の入力端子をイネーブルする。ＲＥＬ相対信号が肯定され ると、ＡＮＤゲート３４２の他方の入力端子がイネーブルされる。ＡＮＤゲート ３４２は付勢されると、ＲＥＬ　ＡＤＶ相対前進信号を肯定する。ＲＥＬ　ＡＤ Ｖ相対前進信号はＯＲゲー！３４３を付勢し、ＯＲゲート３４３はＡＮＤゲート ３４４の一方の入力端子をイネーブルする。肯定されたＡＤＶ　ＥＮ前進イネー ブル信号はＡＮＤゲート３４４の他方の入力端子なイネーブルするので、ＡＮＤ ゲート３４４が付勢し、それによ□ってＡＤＶ　ＡＡＣＳ前進絶対アドレス計算 ステージ信号を肯定する。肯定されたＡＤＶ　ＡＡＣ３信号はラッチ３３２をイ ネーブルし、このラッチは、Ｎ０ＤＥ　ＣＬＫノード・クロック信号の次の刻時 の時、ＬＡＴ　ＦＩＦＯ０ＵＴ（３１：２０）信号、Ｃ０ＮＶ　ＡＢＳ　ＡＤＲ Ｓ（１９：２）信号およびＬＡＴ　ＦＩＦＯ０ＵＴ（１：Ｏ）信号をラッチす６ ．　ラッｆ３３２　ハ５ッチシた信号をＡＢＳ　ＡＤＲＳ／ＤＡＴＡＯＵＴ（３ １：０）絶対アドレス・データ・アウト信号として物理アドレス計算ステージに 送信する。 以上から理解されるように、ＡＤＶ　ＡＡＣＳ前進絶対アドレス計算ステージ信 号は肯定されているので、出力ラッチ３２２はインジェクタＦＩＦＯ３２１から の次のワードをラッチする０次のワードはアドレス・ワードではなく、メツセー ジの次のワードとなるので、　ＬＡＴ　ＦＩＦＯＯＵＴ　（３３：　３２）信号 ハＬＡ、Ｔ　ＦＩＦＯ０ＵＴ（３１：０）信号が相対アドレスを表していること を示していない。この場合は、デコーダ３３０はＲＥＬ相対信号を否定し、マル チプレクサ３３３がＬＡＴ　ＦＩＦＯ０ＵＴ（１９：２）信号をアドレス／デー タ・ラッチ３３２の入力端子に結合するように動作させる。 否定されたＲＥＬ相対信号もインバータ３３９がＯＲゲート３４３を付勢するよ うに動作させ、ＯＲゲートはＡＮＤゲート３４４の一方の入力端子をイネーブル する。コンパレータ３４７からのＡＢＳ　ＡＤＲ３ＮＯＰ絶対アドレス・ナル・ オペレーション信号が肯定されていない場合は、物理アドレス計算ステージ３２ ４が次にＡＤＶ　ＰＡＣ５前道物理アドレス計算ステージ信号を肯定した時、Ｏ Ｒゲート３４０が付勢する。これを受けて、ＡＮＤゲート３４４はＡＤＶ　ＡＡ Ｃ３前進絶対アドレス計算ステージ信号を肯定し、アドレス／データ・ラッチ３ ３２をイネーブルし、Ｎ０ＤＥ　ＣＬＫ信号の次の刻時の時ＬＡＴ　ＦＩＦＯ０ ＵＴ（３１：０）信号をラッチする。 さらに、ＲＥＬ相対信号は否定されているので、ＡＮＤゲート３４５はＬＤ　Ｎ ＯＰ　ＮＯＤロード・ナル・オペレーション信号を否定したままに維持すること により、マルチプレクサ３３１が動作してＬＡＴ　ＦＩＦＯ０ＵＴ（３３：３２ ）信号をモード・ラッチ３３８の入力端子に結合する。 モード・ラッチ３３８はアドレス／データ・ラッチ３３２がＬＡＴ　ＦＩＦＯ０ ＵＴ（３１：０）信号をラッチすると同時に、これらの信号をラッチする。説明 するまでもなく、これらの操作は、Ｎ０ＤＥ　ＣＬＫ信号の刻時ごとに繰り返し 行われ、その間に、ＡＤＶ　ＰＡＣ３前進物理アドレス計算ステージ信号はセッ トされて、データ・ワードはラッチ３３２と３３８に繰り返しラッチされること により、絶対アドレス計算ステージから送信されることが可能になる。 絶対アドレス計算ステージ３２３ハ、ＡＢＳ　ＡＤＲＳ／ＤＡＴＡＯＵＴ（３３ ：３２）絶対アドレス／データ・アウト信号を５ＮＤＡＤＲＳ　ＮＯＰ送信アド レス・ナル・オペレーション信号と比較するコンパレータ３４７を備えている。 マルチプレクサ３３１がモード・ラッチ３３８によってラッチされるＮＯＰナル ・オペレーション信号を結合していた時は、コンパレータはＡＢＳ　ＡＤＲＮＯ Ｐ絶対アドレス・ナル・オペレーション信号を肯定するので、ＯＲゲート３４０ がイネーブルしてＡＤＶ　ＥＮ前進イネーブル信号を肯定する。 ＲＥＬ相対信号は否定されているので、インバータ３３９は、ＯＲゲート３４３ を通して、ＡＮＤゲート３４４の一方の入力端子をイネーブルし、ＡＮＤゲート が付勢してＡＤＶ　ＡＡＣ３前進絶対アドレス計算ステージ信号を肯定する。 上述したように、ＡＤＶ　ＡＡＣＳ信号はラッチ３３２と３３８をイネーブルし 、’Ｎ０ＤＥ　ＣＬＫ信号の次の刻時のとき出力ラッチ３２２から出力されたＬ ＡＴ　ＦＩＦＯ０ＵＴ（３３：０）信号テ定義された次のワードをラッチし、出 力ラッチ３２２をイネーブルして、次のワードをＦＩＦＯ３２１に用意する。 これは、次のアドレス・ワードがラッチ３３２と３３８にラッチされるまで、Ｎ ０ＤＥ　（１：ＬＫノード・クロック信号の連続する刻時ごとに繰り返し行われ 、この場合は、ＡＢＳ　ＡＤＲＮＯＰ　絶対アドレス・ナル・オペレーション信 号は否定される。この時点で、絶対アドレス計算スデータ３２３のシーケンス処 理に対する制御が物理アドレス計算ステージ３２４からＡＤＶ　ＰＡＣＳ前進物 理アドレス計算ステージ信号に返される。 上述したように、絶対アドレス計算ステージ３２３はＡＢＳ　ＡＤＲ３／ＤＡＴ Ａ　０ＬＩＴ（３３：０）絶対アドレス／データ・アウト信号を連続するワード の形で、物理アドレス計算ステージ３２４に送信する。この操作では、ＡＢＳ　 ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３１：０）信号が相対アドレスを表す信号からド レス値を分割ベース・レジスタ３０５内の値に加えるコトテ得うｔ’Ｌ６．　Ａ ＢＳ　ＡＤＲ３／ＤＡＴＡ　０ＵＴ（３１：０）信号が物理アドレスを表した信 号から得たアドレスを表している時は、絶対アドレス計算ステージからのアドレ スが物理アドレスである。どちらの場合も、上位ＡＢＳ　ＡＤＲＳ／ＤＡＴＡ　 ０ＵＴ（３３：３２）信号で示されたアドレス・モードは物理アドレス計算ステ ージの動作を制御する。図９Ｂ−３は物理アドレス計算ステージ３２４の詳細ブ ロック図を示している。 図９Ｂ−３に示すように、物理アドレス計算ステージ３２４はＡＢＳ　ＡＤＲＳ ／ＤＡＴＡ　０ＵＴ（３３：Ｏ）信号を受信シ、２つの上位ＡＢＳ　ＡＤＲＳ／ ＤＡＴＡ　０ＵＴ（３３：３２）信号をデコーダ３５０の入力端子とモード・ラ ッチ３５１の一方の入力端子に結合ｔ　６−　；：（７）　時点で、ＡＢＳ　Ａ ＤＲＳ／ＤＡＴＡ　０ＵＴ（３１：Ｏ）信号がアドレスを表している場合は、２ つの上位ＡＢＳＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３３：３２）信号は元のアドレス のアドレス・モードを示し続ける。ＡＢＳ　ＡＤＲ３／ＤＡＴＡ　０ＵＴ（３３ ：３２）信号が相対アドレスを示している場合は、デコーダ３５０はＲＥＬ　Ａ ＤＲＳ　ＭＯＤＥ相対アドレス・モード信号を生成する。 残りのＡＢＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３１：０）絶対アドレス／データ ・アウト信号のうち、上位のＡＢＳ　ＡＤＲＳ／ＤＡＴＡＯＵＴ（３１：２０） 信号は物理アドレス・ラッチ３５２の入力端子に直接に結合される。上述したよ うに、ＡＢＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３１：Ｏ）信号がアドレスを表し ている場合、上位ＡＢＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３１：０）信号はメッ セージ長とタグ信号を伝達して、データ・ルータ・メツセージ・パケット３０の フィールド３４と３５に挿入されるので、変換時には不変になっている。残りの ＡＢＳ　ＡＤＲＳ／ＤＡＴＡ　００Ｔ（１９：０）信号は、アドレスを構成して おり、マルチプレクサ３５３の一方の入力端子と加算器３５４の一方の入力端子 に結合される。加算器３５４の他方の入力端子は分割ベース・レジスタ３０５か ら与えられる。 マルチプレクサ３５３はデコーダ３５０からのＲＥＬＡＤＲＳ　ＭＯＤＥ相対ア ドレス・モード信号によって制御される。　ＲＥＬ　ＡＤＲＳ　ＭＯＤＥ相対ア ドレス・モード信号が否定されて、ＡＢＳ　ＡＤＲ３／ＤＡＴＡ　０ＵＴ（１９ ：０）信号が物理アドレスまたはデータのどちらかを表していることを示してい る場合は、マルチプレクサ３５３はこれらの信号を物理アドレス・ラッチ３５２ に結合する。送信ステージ３２６がＲＵＮ信号を肯定している時は、ＯＲゲート ３５５はＡＤＶ　ＰＡＣＳ前進物理アドレス計算ステージ信号を肯定し、物理ア ドレス・ラッチ３５２とモード・ラッチ３５２をイネーブルし、Ｎ０ＤＥ　ＣＬ Ｋ信号の次の刻時に同期して、それぞれの入力端子に現れた信号をラッチする。 この場合には、物理アドレス・ラッチ３５２は絶対アドレス計算ステージから直 接にＡＢＳ　ＡＤＲ３／ＤＡＴＡ　０ＵＴ（１９：０）信号をラッチし、マルチ プレクサ３５３によってそこに結合されたＡＢＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ （１９：Ｏ）信号をラッチする。 他方、デコーダ３５０が、ＲＥＬ　ＡＤＲＳ　ＭＯＤＥ相対アドレス・モード信 号を肯定して、ＡＢＳ　ＡＤＲ３／ＤＡＴＡ　０ＵＴ（３１：０）信号が相対ア ドレスから得たことを示している時は、マルチプレクサ３５３は加算器３５４か ら出力された信号を物理アドレス・ラッチ３５２に結合する。これらの信号は現 在のＡＢＳ　ＡＤＢＳ／ＤＡＴＡ　０ＵＴ（１９：０）絶対アドレス／データ・ アウト信号で定義されたアドレスと分割ベース・レジスタの内容の和からなる値 を表している。ＯＲゲート３５５がＡＤＶ　ＰＡＣＳ前進物理アドレス計算ステ ージ信号を肯定している場合は、物理アドレス・ラッチ３５２はＮ０ＤＥ　ＣＬ Ｋ信号の次の刻時と同期して、ＡＢＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３１：０ ）信号と一緒に、これらの信号をラッチする。モード・ラッチ３５１は上位ＰＨ ＹＳＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３３：３２）物理アドレス／データ出力信号 を出力し、物理アドレス・ラッチ３５２は下位ＰＨＹＳＡＤＲＳ／ＤＡＴＡ　０ ＵＴ（３１：０）信号を出力し、これらは共にメツセージ・アドレス計算ステー ジ３２５に結合される。 上位ＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３３：３２）物理アドレス／デー タ出力信号はコンパレータ３５６の入力端子にも結合される。コンパレータ３５ ６はＳＮＤ　ＡＤＲＳ　ＮＯＰ送信アドレス・ナル・オペレージジン信号も受信 する。 ＰＨＹＳ　ＡＤＲ３／ＤＡＴＡ　０ＵＴ（３３：３２）信号がＳＮＤ　ＡＤＲＳ 　ＮＯＰ送信アドレス・ナル・オペレーション信号と一致する時は、コンパレー タ３５１はＰＨＹＳ　ＡＤＲＳ　ＮＯＰ物理アドレス・ナル・オペレーション信 号を生成する。コンパＬ’−９３５６は、コンパレータ３４７がＡＢＳ　ＡＤＲ Ｓ　ＮＯＰ絶対アドレス・ナル・オペレーション信号を肯定するときと同じ状況 の下でＰＨＹＳ　ＡＤＲＳ　ＮＯＰ信号を肯定する。つまり、コンパレータ３５ ６は１次の２つの条件が同時に満たされたときに、ＰＨＹＳ　ＡＤＲＳ　ＮＯＰ 信号を肯定する。 その条件とは、（ｉ）相対アドレスを表したＡＢＳ　ＡＤＲＳ計算ステージ３２ ３（図９Ｂ−２）が使用したチャンク・テーブル場所３２７が有効でないことで ある。 肯定されたＰＨＹＳ　ＡＤＲＳ　ＮＯＰ物理アドレス・ナル・オペレージ琢ン信 号は物理アト１７ス計算ステージもイネーブルして、肯定されたＡＢＳ　ＡＤＲ Ｓ　ＮＯＰ信号を受けて絶対アドレス計算ステージが実行するのと同じ操作を実 行させる。つまり、絶対アドレス計算ステージからそこに与えられたメツセージ ・ワードを有効なワードを受け取るまで順次に処理してい（、肯定されたＰＨＹ Ｓ　ＡＤＲＳ　ＮＯＰ物理アドレス・ナル・オペレーシゴン信号はＯＲゲート３ ３５をイネーブルして、ＡＤＶ　ＰＡＣ５前道物理アドレス計算ステージ信号の 肯定状態を維持する。この結果、コンパレータ３５６がモード・ラッチ３５１の 内容が有効なアドレス・ワードと関連があると判断するまで、ラッチ３５１と３ ５２とは、Ｎ０ＤＥ　ＣＬＫ信号の連続する刻時を受けてそこに与えられた信号 を繰り返しラッチする。 ＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３３：０）物理アドレス・データ・ア ウト信号はメツセージ・アドレス計算ステージ３２５に結合される。残りのＰＨ ＹＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３１：Ｏ）信号がアドレスに一致している ことを、上位ＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３３：３２）信号が示し ているときは、メツセージ・アドレス計算ステージ３２５は（ｉ＞ヘッダ・フィ ールド４０の内容を判断し、（ｉｉ）ヘッダ５下方経路識別部分４１、メッセー ジ長フィールド３４およびメツセージ・タグ・フィールド３５を含む最初の３２ ビツト・メツセージ・ワードを配列し、（ｉｉｉ）送信ステージに送るためにメ ツセージ・ワードをラッチする。残りのＰＨＹＳＡＤＲ３／ＤＡＴＡ　０ＵＴ（ ３１：０）がアドレスからなっていないことを、ＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡ 　０ＵＴ（３３：３２）信号が示しているときは、これらは送信ステージに送る ためにラッチされたデータからなっている。 メツセージ・アドレス計算ステージの詳細ブロック図を示したのが図９Ｂ−４で ある。図９Ｂ−４に示すように、上位Ｐ）ｉＹｓ　ＡＤＲ５／ＤＡＴＡ　０ＵＴ （３３：３２）物理アドレス／データ・アウト信号は２つのデコーダ３６０と３ １６に接続さｔＬ　ティ！。関連（７）下位ＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡ　０ ＵＴ（３１：Ｏ）信号が物理アドレスを含むアドレス・ワードから得たものであ ることを、ＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３３：３２）信号が示Ｌ　 ティ６　ｔｌ　合ハ、デコーダ３６０はＩＳ　ＰＨＹ　ＡＤＲ３信号を肯定する 。他方、関連の下位ＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３１：０）信号が 相対アドレスを含むアドレス・ワードから得たものであることを、ＰＨＹＳ　Ａ ＤＲＳ／ＤＡＴＡ　０ＵＴ（３３：３２）が示シティる場合は、デコーダ３６０ はｌ５ＲＥＬ　ＡＤＲ５信号を肯定する。　ＩＳ　ＰＨＹＳ　ＡＤＲＳ信号と　 ｒｓれｇ。；：　レニ−１−ッテＯＲ’ｌ　ｌ’　３６２は、Ｉｓ　ＰＨＹＳ　 ＡＤＲＳ信号またはＩＳ　ＲＥＬ　ＡＤＲＳ信号のどちらかが肯定されると、肯 定されたＩＳ　ＡＤＲＳ　ｉｓ　ａｄｄｒｅｓｓ信号を生成する。 従って、ＩＳ　ＡＤＢＳ信号は、ＰＨＹＳ　ＡＤＲ５／ＤＡＴＡ　０ＵＴ（３１ ：Ｏ）信号がアドレス・ワードを表している時肯定される。 下位ＰＨＹＳ　ＡＤＲ３／ＤＡＴＡ　０ＵＴ（３１：ＯＪ物理アドレス／データ ・アウト信号のうち選択された信号は、３つのマルチプレクサ３６３．３６４お よび３６５のそれぞれの入力端子に結合される。特に、ＰＨＹＳ　ＡＤＲ３／Ｄ ＡＴＡ　０ＵＴ（３１：８）信号はマルチプレクサ３６３の一方のデータ入力端 子に結合され、ＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（７：４）信号はマルチ プレクサ３６４の対応するデータ入力端子に結合され、ＰＨＹＳ　ＡＤＲＳ／Ｄ ＡＴＡ　０ＵＴ（３：０）信号はマルチプレクサ３６５の対応するデータ入力端 子に結合される。ＩＳ　ＡＤＢＳ信号が否定された時、つまり、ＰＨＹＳ　ＡＤ ＲＳ／ＤＡＴＡ　０ＵＴ（３１：Ｏ）信号がデータを表している場合は、マルチ プレクサ３６３．３６４および３６５はこれらのデータ入力端子に現れた信号を それぞれの出力端子を経由してステージング・レジスタ３６６の入力端子に結合 させる。送信ステージ３２６がＲＵＮ信号を肯定すると、ステージング・レジス タはＭＯＤＥ　ＣＬＫ信号の次の刻時のときこれらの信号をラッチする。ラッチ された信号はＭＳＧ　０ＵＴ（３１：０）信号として送信ステージ３２６に結合 される。 マルチプレクサ３６４と３６５の第２データ入力端子はそれぞれＰＨＹＳ　ＡＤ ＲＳ／ＤＡＴＡ　０ＵＴ（２７：２４）信号とＰＨＹＳＡＤＲＳ／ＤＡＴＡ　０ ＵＴ（２３：２０）信号に結合される。これらの信号はメッセージ長とメツセー ジ・タグを表しており、これらは、それぞれデータ・ルータ・メツセージ・バケ ット３０のフィールド３４と３５に挿入される（図３）。 マルチプレクサ３６３の第２データ入力端子はメツセージ・アドレス部分生成回 路３６７に接続されており、この回路は、ＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡ　０Ｌ ＩＴ（１９：Ｏ）信号を受けると、ＭＳＧ　ＡＤＲＳ（２３：Ｏ）信号を生成す る。この信号は送信すべきデータ・ルータ・メツセージ・パケット３０のメツセ ージ・アドレス部分３１のへラダ４０と下方経路識別部分４１を表している。Ｏ Ｒゲート３６２がＩＳ　ＡＤＲ３信号を肯定すると、マルチプレクサ３６３，３ ６４および３６５はそれぞれの第２データ入力端子に現れた信号をステージング ・レジスタ３６６の入力端子に結合する。送信ステージ３２６がＲＵＮ信号を肯 定すると、ステージング・レジスタはＮ０ＤＥ　ＣＬＫ信号の次の刻時を受けて これらの信号をラッチする。特に、ステージング・レジスタ３６６はビット３１ 〜８にメツセージ・アドレス部分を。 ビット７〜４に長さを、ビット３〜０にタグをラッチで送信ステージ３２６に結 合される。 さらに、送信ステージ３２６がＲＵＮ信号を肯定している場合は、レジスタ３６ ８はＮ０ＤＥ　ＣＬＫ信号の次の刻時を受けて、ＩＳ　ＡＤＲＳ　ｉｓ　ａｄｄ ｒｅｓｓ信号をラッチする。ラッチされた信号はＭＳＧ　０ＵＴ（３２：０）信 号として送信ステージ３２６に結合される。 メツセージ・アドレス部分生成回路３６７の概要ブロック図を示したのが図９Ｂ −４である。この生成回路に含まれるいくつかの回路のロジック図は図９Ｂ−４ 〜図９Ｂ−７に示されている。メツセージ・アドレス部分生成回路３６７は排他 的ＯＲ（ＸＯＲ”）ゲート３７０を備えており、コノゲートはＰＨＹＳ　ＡＤＲ Ｓ／ＤＡＴＡ　０ＬＩＴ（１９：０）信号ト物理セルフ・アドレス・レジスタ３ １２の内容を受信し、入力信号のビット単位排他的ＯＲからなるＲＥＬ　ＡＤＲ Ｓ（１９：Ｏ）相対アドレス信号を生成する。すなわち、例えば、ＸＯＲケ−ト ３７０　ハ、ＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（１９）信号と物理セルフ ・アドレス・レジスタ３１２からのビット１９との排他的ＯＲとしてＲＥＬ　Ａ ＤＲＳ（１９）信号を生成する。 ＲＥＬ　ＡＤＲＳ（１９：Ｏ））相対アドレス信号はソース・リーフ２１　（ｘ ）から宛先リーフ２１（ｙ）までの変位を表したバイナリ・コード値をもってい る。 ＲＥＬ　ＡＤＲＳ（１９：Ｏ）相対アドレス信号は、ヘッダ・ニブル計算ロジッ ク回路３７１とヘッダ・ニブル選択ロジック回路３７２の入力端子に接続されて いる。ヘッダ・ニブル計算ロジック回路３７１（図９Ｂ−５）はＲＥＬ　ＡＤＲ Ｓ（１９：０）信号を使用して、データ・ルータ・メツセージ・パケット３０が その宛先に到達するために送る必要のあるデータ・ルータ１５のレベルを判断す る。上述したように、その高さは、ソース・リーフ２１（ｘ）と宛先リーフ２１ （ｙ）の両方を含んでいるサブツリーのルート（ｒｏｏｔ）であるデータ・ルー タ１５を通る情報経路においてデータ・ルータ・ノード・パケット３０が到達す る最初のデータ・ルータ・ノード群２０　（ｉ、　ｊ）のレベル（ｉ）である。 ヘッダ・ニブル計算ロジック回路３７１は、ＨＤＲ（３：０）ヘッダ信号からな り、このレベルを識別するためにバイナリ・コード化された４ビツト・ニブルを 生成する。 ヘッダ・ニブル選択ロジック回路３７２（図９Ｂ−６）は、４ビツト・ニブルを 決定する。この４ビツト・ニブルはＭＳＧ　ＡＤＲＳ（２３：０）メツセージ・ アドレス信号に含まれるものであり、この４ビツト・ニブルの中にＨＤＲ（３： 　０）ヘッダ信号が挿入される。これは、メツセージの下方経路識別部分４１の 中のフリットの個数によって決まり、その個数は、データ・ルータ・ノード群２ ０（ｉ、ｊ）がデータ・ルータ１５のメツセージ・パケット３ｏを送信するレベ ル”ｉ“によって決まる。基本的に、ヘッダ・ニフル選択ロジック回路３７２ハ 、ＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（１９：０）信号の中から最上位ニブ ルから順次始めて最初のニブルを判別してい（、この対象となるＰＨＹＳ　ＡＤ ＲＳ・ＤＡＴＡ　０ＵＴ（１９：０）信号は、物理アドレス計算ステージ３２４ （図９Ｂ−３）から供給されるもので、すべてが値ゼロではないものである。ヘ ッダは判別されたニブルのすぐ上のメツセージ・アドレス信号に挿入される。 ＨＤＲ（３：０）ヘッダ信号とヘッダ・ニブル選択ロジック回路３７２からの信 号はメツセージ・アドレス・アセンブリ・ロジック回路３７３に結合される（図 ９Ｂ−７）。 この回路は物理アドレス計算ステージ３２４がら　ＰＨＹＳＡＤＲＳ／ＤＡＴＡ 　０ＵＴ（１９：０）物理アドレス／データ・アウト信号も受信する（図９Ｂ− ３）　、メツセージ・アドレス・アセンブリ・ロジック回路３７３は、ヘッダ・ ニブル選択ロジック回路３７２からの信号によって判別された４ビツト・ニブル にＨＤＲ（３：Ｏ）信号を挿入することによって、ＭＳＧ　ＡＤＲＳ（２３：０ ）メツセージ・アドレス信号を生成する。理解されるように、メツセージ・アド レス・アセンブリ・ロジック回路３７３は基本的に、下位ＭＳＧＡＤＲＳメツセ ージ・アドレス信号して値ゼロを表していないＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡ　 ０ＵＴ（１９：０）信号のニブルと、次の上位ニブルの中のＨＤＲ（３：０）信 号として送信する。 図９Ｂ−５は、ヘッダ・ニブル計算ロジック回路３７１のロジック図を示してい る１図９Ｂ−５に示すように、この回路３７１はＲＥＬ　ＡＤＲＳ（１９：２） 相対アドレス信号を受けてＨＧＴ（１０：ｌ）高さ判別信号を生成する高さ判別 回路３７４とデコーダ３７５を備えている。高さ判別回路３７４は９つのＯＲゲ ート３７６　（２）〜３７６（１０）　［全体を符号３７６（ｉ）で示している ］を備えており、各々はＲＥＬ　ＡＤＲＳ（１９：２）信号のうちの２つを受信 し、これを受けてＨＧＴ（ｉ）信号を生成する。　）ＩＧＴ（ｉ）信号が肯定さ れたときは、メツセージ・パケット３０はソース・リーフ２Ｈｘ）　と宛先リー フ２１　（ｙ）の両方を含んでいる最小サブツリーのルート（ｒｏｏｔ）である データ・ルータ・ノード群２０　（ｉ、　ｊ）に到達するために少なくともその レベル”ｉ”まで送られる。上位指標“ｉｏをもつＨＧＴ（ｉ）信号が肯定され たときは、メツセージ・パケット３０は少なくともそのレベル”ｉ”まで送られ る必要がある。 従って、ＯＲゲート３７６　（１０）はＲＥＬ　ＡＤＲＳ（１９）信号とＲＥＬ 　ＡＤＲＳ（１８）信号を受信し、それを受けてＨＧＴ（１０）高さ信号を生成 する。ＲＥＬ　ＡＤＲＳ（１９）信号またはＲＥＬ　ＡＤＲＳ（１８）信号のど ちらかが肯定されたときは、ソース・リーフ２１　（ｘ）と宛先リーフ２１（ｙ ）の両方を含んでいるデータ・ルータ１５の最小サブツリーのルート（ｒｏｏｔ ）はレベルｌＯにある。他方、例えば、ＲＥＬ　ＡＤＲＳ（１９：１４）が否定 され、ＲＥＬ　ＡＤＲＳ（１３）が肯定されたときは、ソース・リーフ２１（ｘ ）と宛先リーフ２１（ｙ）との間の変位は大きくないので、両方のリーフを含む サブツリーのルート（ｒｏｏｔ）は下位レベルにある。その場合は、ソース・リ ーフ２１（ｘ）と宛先リーフ２１（ｙ）の両方を含む最小サブツリーのルート（ ｒｏｏｔ）はレベル７にある。ＯＲゲート３７６　（７）はＲＥＬ　Ａ、ＤＲＳ （１３）信号を受信し、肯定されたＲＥＬ　ＡＤＲＳ（１３）信号を受けてＨＧ Ｔ（７）高さ信号を肯定する。 メツセージ・パケット３０は常にデータ・ルータ１５内の少な（ともレベルｌに 送られるので、ＨＧＴ（１）高さ信号は肯定されたレベルに維持される。 以上の説明から理解されるように、ＲＥＬ　ＡＤＲＳ（１９：２）相対アドレス 信号の特定のコード化に応じて、ＨＧＴ（１０：２）信号のい（つかが肯定され ることがある。いずれの場合も、ソース・リーフ２１（ｘ）　と宛先リーフ２１ （ｙ）の両方を含む最小サブツリーのレベル”ｉ”を判別するＨＧＴ（ｉ）信号 は常に肯定される。デコーダ３７５１Ｊ、肯定されたｏＧｒ（ｉ）信号の最大指 標値”ｉ″でバイナリ・コード化されたＨＤＲ（３：　Ｏ）ヘッダ信号を生成す る。従って、例えば、ＨＧＴ（１０）高さ信号が肯定されるた場合は、指標（ｌ Ｏ）はバイナリ・コード（１０１０）で表される。 このコード化に適合させるために、ＨＧＴ（１０）高さ信号はＯＲゲート３７７ をイネーブルしてＨＤＲ（３）信号を肯定する。これによってバイナリ・コード （１０１０）の形で上位”１”が与えられる。この上位”１′もまた、ＨＧＴ（ ９）信号とＨＧＴ（８）信号に応答して肯定される。こうしてＯＲゲート３７７ もまたＯＲゲート３７６　（９）と３７６　（８）に接続される。 ここで説明しているデータ・−ルータ１５の実施例では最上位レベルはｌＯであ るので、上位ＨＤＲ（３）ヘッダ信号が肯定されたときは、第２位のＨＤＲ（２ ）信号が肯定されることはない。そうでない時は、ＨＤＲ（３：Ｏ）信号のコー ド化はｌＯより大きいバイナリ・コード値を表′ｊ″ことができる。従って、Ｈ ＤＲ（３）ヘッダ信号が肯定されると、インバータ３８０はＡＮＤゲート３８１ をディスエーブルしてＨＤＲ（２）信号を否定レベルに維持する。こうして、Ｈ ＧＴ（ｉ）信号がたとえ肯定されたとしても、ＨＤＲ（２）信号は否定されるで あろう。ＨＧＴ（ｉ）信号が否定された場合は、ＨＤＲ（２）信号は肯定される 結果となる。 ＨＧＴ（１０）信号が肯定される例を続けて説明すると、肯定されたＨＧＴ（１ ０）信号はＯＲゲート３８２もイネーブルして、ＨＤＩζ（１）信号を肯定して 、バイナリ・コード（１０１０）の３＠目の”１“を供給する。さらに、インバ ータ３８３はＡＮＤゲート３８４をディスエーブルしてＨＤＲ（０）信号を否定 して、最下位の”０゛を供給する。たとえ、他のＨＧＴ（ｉ＞信号が肯定された としても、インバータ３８３はＨＤＲ（０）信号を否定状態に維持する。他の） ＩＧＴ（ｉ）信号が否定された場合は、ＨＤＲ（１）信号は肯定される結果とな る。 デコーダ３７５は、ゲート３３７，３８１，３８２および３８４を選択的にイネ ーブルまたはディスエーブルして、ＨＧＴ（ｉ）高さ信号を受けて、最適なＨＤ Ｒ（３：０）ヘッダ信号の生成なイネーブルする他のゲートをいくつか備えてい る。デコーダの動作は公知であるので、詳しく説明することは省略する。 ヘッダ・ニブル選択ロジック回路３７２（図９Ｂ−４）は図９Ｂ−６に示されて いる。図９Ｂ−６に示すように、この回路３７２は高さペア識別回路３８５とデ コーダ３８６を備えている。高さベア識別回路は１組のＯＲゲート３８７（５） 〜３８７（２）　Ｃ全体を符号３８７　（ｉ）で示している］を備えており、そ の各々はＲＥＬ　ＡＤＲＳ（１９：４）相対アドレス信号のうちの４つを受信す る１図９Ｂ−５にも示すように、各ＯＲゲート３８７　（ｉ）は２つのＯＲゲー ト３７６（ｉ）に対応している。すなわち、各ＯＲゲート３８７　（ｉ）は２つ のＯＲゲート３７６　（ｉ）のどちらかがＲＥＬ　ＡＤＲＳ信号によって付勢さ れたとき、この信号によって付勢される。従って、例えば、ＯＲゲート３７６（ ３）または３７６　（４）のどちらかが付勢されてＨＧＴ（４）またはＨＧＴ（ ３）信号を肯定し、メツセージ・パケット３０がデータ・ルータ１５内のこれら のレベルの少なくともどちらかに送信されることを示していると、ＯＲゲー）− ３８７（２）も付勢される。同様に、ＯＲゲート３８７　（３）は、ＨＧＴ（５ ）またはＨＧＴ（６）信号が肯定されると付勢され、ＯＲゲート３８７　（４） はＨＧＴ（７）またはＨＧＴ（８）信号が肯定されると付勢され、ＯＲゲート３ ８７（５）はＨＧＴ（９）またはＨＧＴ（１０）信号が肯定されると付勢される 。 ＯＲゲート３８７（ｉ）が付勢されると、メツセージ・パケット３０中のメツセ ージ・アドレス部分３１のフリット”ｉ”をヘッダ４０は含むことになる。この フリット”ｉ”は、メツセージ・アドレス部分３１の最初のフリットすなわちフ リット・ゼロからカウントされる。ＲＥＬ　ＡＤＲＳ（１９：１６）相対アドレ ス信号の１つが肯定されれな場合は、下方経路識別部分４１には５フリツトを必 要とする下方経路識別子４２が９個または１０個ある。従って、ＲＥＬ　ＡＤＲ Ｓ（１９：１６）信号のいずれかが肯定されると、ＯＲゲート３８７（５）はＨ ＤＲＦＬＩＴ　５信号をする。ヘッダ４０はメツセージ・アドレス部分３１のフ リット”５”を含むことになったことを示している。ＯＲゲート３８７（４）〜 ３８７（２）は他のＲＥＬ　ＡＤＲＳ（１５：４）信号を受けると同じように動 作する。 デコーダ３８６は最上位指標値をもつ付勢ＯＲゲート３８７（ｉ）を判別し、こ れを受けてメツセージ・アドレス・アセンブリ・ロジック回路３７３（図９Ｂ− ７）を制御する信号を生成すｇ。ＯＲゲート３８７（５）が付勢されると、デコ ーダ３８６はＨＤＲＦＬＩＴ　５信号を肯定する。これによって、ヘッダ４０は メツセージ・アドレス部分３１のフリット“５”にあることを示す、デコーダ３ ８６は３つのＡＮＤゲート３９０（２）〜３９０　（４）を備えており、その各 々は一方の入力端子がそれぞれのＯＲゲート３８７（２）〜３８７　（４）の出 力に接続されている。ＯＲゲート３ｇ？（４）が付勢されると、ＡＮＤゲート３ ９０　（４）の一方の入力端子がイネーブルされる。ＯＲゲート３８７（５）が 付勢されなかったときは、インバータ３９１はＨＤＲＮＯＴ　ＦＬＩＴ　５信号 を肯定する。これによってＡＮＤゲートは付勢され、ヘッダ４０がメツセージ・ アドレス部分のフリット”４”からなることを示し、さらに下方経路識別部分に ４つのフリットがあることを示したＨＤＲＦＬＩＴ　４信号を肯定する。 同様に、ＯＲゲート３８７　（３）が付勢されると、ＡＮＤゲート３９０（３） の一方の入力端子がイネーブルされる。ＯＲゲート３８７　（４）と３８７（５ ）が共にディスエーブルされたときは、ＮＯＲゲート３９２はＡＮＤゲート３９ ０（３）の第２入力端子を付勢し、ＡＮＤゲート３９０　（３）がイネーブルし てＨＤＲＦＬＩＴ　３信号を肯定する。これによってヘッダ４０は、メツセージ ・アドレス部分３１のフリット“３”からなり、さらに下方経路識別部分４１に は３つのフリットがあることを示す。インバータ３９３はＮＯＲゲート３９２の 出力を反転し、ＨＤＲＦＬＩＴ　４１５信号を肯定し、ヘッダがフリット”４゛ または５゛のどちらかにあることを示す、　ＡＮＤゲート３９０（２）はＯＲゲ ート３８７（２）とＮＯＲゲート３９４の付勢を受けて同じように動作する。Ｏ Ｒゲート３８７（２）が付勢され、ＯＲゲート３ｇ？（３）〜３４７（５）がデ ィスエーブルされると、ＡＮＤゲート３９０（２）はＨＤＲＦＬＩＴ　２信号を 肯定し、ヘッダ４０がメツセージ・アドレス部分３１のフリット２″からなるこ とを示す、　ＮＯＲゲート３９４が付勢されないときは、インバータ３９５はＨ ＤＲＦＬＩＴ　３／４１５信号を肯定し、ヘッダがフリット”３”、”４゛また は°５”のいずれかからなることを示す。 最後に、ＯＲゲー１−３８７（２）〜３８７（５）がすべてディスエーブルされ ると、１組のインバータ３９６はＡＮＤゲート３９７をイネーブルし、ＨＤＲＦ ＬＩＴ　ｌ信号を肯定して、ヘッダ４０がメツセージ・アドレス部分３１のフリ ット”１”にあることを示し、さらにメツセージ・パケットの下方経路識別部分 ４１に１つのフリット、つまり、フリット”０“があることを示す。ＡＮＤゲー ト３９７がディスエーブルされて１（Ｉ）ＲＦＬＩＴ　ｌ信号が否定されると、 インバータ３９８は、ヘッダ４０がフリット”２“、“３”。 ”４”、または”５”のいずれかにあることを示すＨＤＲＦＬＩＴ　２／３／４ １５信号を肯定する。 メツセージ・アドレス・アセンブリ・ロジック３７３（図９Ｂ−７）はヘッダ・ ニブル選択ロジック３フ２からの信号を使用して、ＨＤＲ（３：０）ヘッダ信号 をＭＳＧ　ＡＤＲＳ（２３：０）メツセージ・アドレス信号に挿入することを制 御する。図９Ｂ−７に示すように、メツセージ・アドレス・アセンブリ・ロジッ ク３７３は、ＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡＯＵＴ（１９：０）物理アドレス／ データ・アウト信号を受信し、４ビツト・ニブルをゲート回路４００（１）〜４ ００　（４）［全体を符号４０１　（ｉ）で示している］に送り、そのゲート回 路は、ＨＤＲ（３：０）ヘッダ信号が送信されるＭＳＧ　ＡＤＲＳメツセージ・ アドレス信号のニブルの選択を制御する。データ・ルータ・メツセージ・パケッ ト３０のメツセージ・アドレス部分３１は常に下方経路識別部分４１に少なくと も１つのフリットを含んでおり、これは下位のニブルＭＳＧ　ＡＤＲＳ（３：０ ）信号によって表されているので、ＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（３ ：０）信号は、ＭＳＧ　ＡＤＲＳ（３：０）メツセージ・アドレス信号として直 接に送信される。 各ゲート回路４００　（１）〜４００　（４）は、マルチプレクサ４０１（１） 〜４０１（４）　［全体を符号４０１　（ｉ）で示している］と、　ＡＮＤゲー ト４０２（１）〜４０２（４）　［全体を符号４ｏｚ（ｉ）で示している〕とを 備えている。各ゲート回路４ｏｏ（ｉ）にロジック３７２からＨＤＲＦＬＩＴ（ ｉ）信号に応答して、）ＩＤＲ（３：Ｑ）信号または関連ＡＮＤゲート４０２　 （ｉ）に接続されたＰＨＹＳ　ＡＤＲＳ／ＤＡＴＡ　ＯＵ丁のニブルをＭＳＧ　 ＡＤＲＳメツセージ・アドレス信号の特定の１つのニブルに重ねて結合する。そ れぞれのＡＮＤゲート４０２（ｉ）はヘッダ・ニブル選択ロジックからのＨＤＲ ＦＬＩＴ　ｉ＋１／、、、１５信号によって制御される。 従って、例えば、メツセージ・アドレス部分３７２のフリット“ｉ“によってヘ ッダが構成されているとヘッダ・ニブル選択ロジックが判断したときは、ＨＤＲ ＦＬＩＴ　２／３／４１５信号は否定され、ＡＮＤゲート４０２（１）をディス エーブルする。ＨＤＲＦＬＩＴ　１信号が肯定される結果として、マルチプレク サ４０１　（１）がイネーブルしてＨＤＲ（３：０）ヘッダ信号をＭＳＧ　ＡＤ ＲＳ（７：４）メツセージ・アドレス信号として送信する。上述したように、メ ツセージ・アドレス・アセンブリ・ロジックはＰＨＹＳ号をＭＳＧ　ＡＤＲＳ（ ３：Ｏ）メツセージ・アドレス信号として送信する。 その他のＨＤＲＦＬＩＴ（ｉ）信号は否定され、それぞれのマルチプレクサ４０ １　（ｉ）　（Ｃ２，３および４）をイネーブルし、「ゼロ」データ入力端子に 現れた値をそれぞれのＭＳＧ　ＡＤＲＳ信号として結合する。その場合は、その 他のＨＤＲＦＬＩＴ　ｉ＋１／、、、１５信号も否定されるので、その他のＡＮ Ｄゲート４０２（ｆ）はディスエーブルされ、「ゼロ」データ入力端子に現れた マルチプレクサへのデータ入力はすべてゼロになるので、そこから送信されたそ れぞれのＭＳＧ　ＡＤＲＳメツセージ・アドレス信号はすべて値ゼロを表すこと になる。さらに、ＡＮＤゲート４０３はＨＤＲ（３：Ｏ）信号を受信すると、否 定された）ＩＤＲＦＬＩＴ　５信号によってディスエーブルされるので、ＭＳＧ 　ＡＤＲＳ（２３：２０）メツセージ・アドレス信号はすべて値ゼロを表すこと になる。 別の例として、ヘッダ・ニブル選択ロジック３７２がＨＤＲＦＬＩＴ（３）信号 を肯定し、ヘッダ４０がメツセージ・アドレス部分３１のフリット”ｉ“からな ることを示しているときは、ＨＤＲＦＬＩＴ　２１３／４１５とＨＤＲＦＬＩＴ 　３／４１５信号は肯定され％ＨＤＲＦＬＩＴ　４．　ＨＤＲＦＩＪＴ　５およ びＨＤＲＦＬＩＴ　４１５信号は否定される。この場合は、マルチプレクサ４０ １　（３）はイネーブルされて、ＨＤＲ（３：Ｏ）ヘッダ信号を、ＭＳＧ　ＡＤ ＲＳ（１５：１２）メツセージ・アドレス信号として送信する。ＨＤＲＦＬＩＴ 　４．　ＨＤＲＦＬＩＴ　５およびＨＤＲＦＬＩＴ　４１５信号は否定されるの で、ＡＮＤゲート４０２（３）〜４０２　（５）はすべてディスエーブルされる 。その結果、ＭＳＧ　ＡＤＲＳ（２３：２０）メツセージ・アドレス信号はすべ て否定され、値ゼロを表す。同様に、否定されたＨＤＲＦＬＩＴ　４信号はマル チプレクサ４０２　（４）をイネーブルし、ＡＮＤゲート４０２（４）からの信 号をＭＳＧ　ＡＤＲＳ（１９：１６）信号として結合する。　ＡＮＤゲート４０ ２　（４）はディスエーブルされるので、ＭＳＧ　ＡＤＲＳ（１９：１６）は値 ゼロを表している。 この例を続けて説明すると、ＨＤＲＦＬＩＴ　１とＨＤＲＦＬＩＴ　２信号も否 定されるので、マルチプレクサ４０１　（１）と４０１　（２）はそれぞれのＡ ＮＤゲート４０２（１）と４０２　（２）からの信号をそれぞれＭＳＣＡＤＲ５ 信号として送信する。 ＡＮＤゲートは肯、定されたＨＤＲＦＬＩＴ　２／３／４１５とＨＤＲＦＬＩＴ 　３／４１５信号によってイネーブルされるので、マルチプレクサ４０１（１） と４０１（２）カら（７）　ＭＳＧ　ＡＤＲＳ（７：４）トＭＳＧ　ＡＤＲＳ（ １１：８）信号は、それぞれＰ）ＩＹＳ　ＡＤＲＳ／ＤＡＴＡ　０ＵＴ（７：４ ）と（１１：８）信号に対応している。メツセージ・アドレス・アセンブリ・ロ ジックは、ヘッダをメツセージ・アドレス部分３１の中の他のフリットに置く場 合は再び図９Ｂ−４に戻って説明すると、上述したように、ステージング・レジ スタ３６６は、送信ステージ３２６（図９Ｂ−１）からＲυＮ信号を受けると、 メツセージ・アドレス、長さ、タグおよびデータを表す信号をラッチし、これと 同時に、ラッチ３６８はＩＳ　Ａｌ）Ｒ５信号をラッチする。ラッチは、ラッチ した信号をＭＳＧ　０ＵＴ（３２：０）メツセージ・アウト信号として送信し、 これらの信号は送信ステージ３２６に結合される。図９Ｂ−８は送信ステージ３ ２６の詳細ロジック図を示している。 図９Ｂ−８に示すように、送信ステージはバッファ・レジスタ４１０とニブル・ カウンタ４１１を備えている。 バッファ・レジスタはＭＳＧ　０ＵＴ（３２：０）メツセージ・アウト信号をラ ッチし、上位ビットをＡＤＲＳ　ＷＤアドレス・ワード信号として、残りのビッ トをＸＭＩＴ　０ＵＴ（３１：０）送信アウト信号として送信する。ＡＤＲＳ　 ＷＤアドレス・ワード信号が肯定される場合、ＸＭＩＴ　０ＵＴ（３１：０）信 号はメツセージ・アドレスに対応している。 ニブル・カウンタ４１１は、ＮＣ（７：０）ニブル・カウント信号を送信し、各 々はＸＭＩＴ　０ＵＴ（３１−〇）信号の連続する４ビツト・ニブルの各々と関 連づけられている。 ＡＮＩ）ゲー・ト４１７からの肯定されたＮＣＤＥＣＥＮニブル・カウンタ・デ クリメント・イネーブル信号によってイネーブルされる時、ニブル・カウンタ４ １１はＮ０ＤＥ　ＣＬＫノード・クロック信号と同期してデクリメントし、ＮＣ ７〜ＮＣＯニブル・カウント信号を繰り返し肯定する。ＡＮＤゲート４１７は、 通常否定されているＣＨＥＣＫＯＵＴ信号が否定されると、ＦＬＹ　ＩＮ信号が 肯定されている間に付勢される。 ＮＣＯニブル・カウント信号が肯定されると、それは、バッファ・レジスタ４１ ０をイネーブルし、Ｎ０ＤＥＣＬＫ信号の次の刻時の時、メツセージ・アドレス 計算ステージ３２５（図９Ｂ−４）からのＭＳＧ　０ＵＴ（３２：０）メツセー ジ・アウト信号をラッチさせる。　ＮＣ７ニブル・カウント信号は、メツセージ ・アドレス計算ステージ３２５と物理アドレス計算ステージ３２４に送信される 。メツセージ・アドレス計算ステージ３２５内のステージング・レジスタ３６６ とラッチ３６８との現在の内容がバッファ・レジスタ４１０にラッチされたあと で、ＮＣ７ニブル・カウント信号が肯定されると、ＮＣ７ニブル・カウント信号 はこれらのステージをイネーブルして動作させ、新しいＭＳＧ　０ＵＴ（３２： ０）メツセージ・アウト信号を生成する。 ＮＣ（７：Ｏ）ニブル・カウント信号は送信ステージ３２６内の２つの回路も制 御する。フリット選択回路４１３は、ＮＧ（７：Ｏ）ニブル・カウント信号を受 けると、ＸＭＩＴ　０ＵＴ（３１：Ｏ）の連続する下位４ビツトを選択して、４ ビツトＦＬＩＴ　ＩＮ信号として送信する。さらに、メツセージ・スタート・検 出回路４１４は、ＸＭＩＴ　Ｏ［ＪＴ（３１：０）信号のニブルを走査し、ＸＭ ＩＴ　０ＵＴ（３１：０）信号が、肯定されたＡＤＲＳ　ＷＤアドレス・ワード 信号によって示されているように、アドレス・ワードを表していれば、Ｓ０Ｍメ ツセージ・スタート・信号を肯定する。 送信制御回路４１２はメツセージ信号の３０Ｍスタートを使用して、データ・ル ータ・メツセージ・パケット３０の最初のフリットを判別する。　ＳＯＭ信号が 肯定された時、ＦＬＹ　ＩＮ信号が肯定されたならば、それはＥＮ　ＯＵＴイネ ーブル・アウト信号を肯定する。これによって、ニブル選択回路４１３は、ＭＯ ＤＥ　ＣＬＫ信号の刻時に同期してニブルの送信を開始することができるように なる。 送信制御回路４１２からの通常否定のＣＨＥＣＫ　０ＬＩＴ信号はマルチプレク サ４１５をイネーブルし、ニブル選択回路４１３からの出力なＦＬＩＴＩＮ信号 として結合する。 さらに、送信制御回路４１２は、チェック・フリット・ジェネレータ４１Ｂをリ セットしまたはイネーブルするｆ（ＥＡＤＥＲ信号を肯定する。チェック・フリ ット・ジェネレータ４１６は、ＬＡＴ　ＦＬＩＴ（３：０）信号をニブル選は、 Ｎ０ＤＥ　ＣＬＫ信号の刻時ごとに、その時送信されているフリットを表してい る。 送信制御回路４１２はメツセージ・パケット３０のヘッダ４０を表したＬＡＴ　 ＦＬＩＴ（３：０）ラッチ・フリット信号も受信して、メツセージ・アドレス部 分３１の中のフリットの個数をその信号から判断する。フリットのその個数が送 信されたあと、次のフリットはデータ・ルータ・メツセージ・パケットのメッセ ージ長フィールド３４に対応している。送信制御回路４１２はそのフリットで示 された値を使用して、メツセージ・データ部分３２がいつ送信されたかを判断す る。メツセージ・データ部分が送信されたと送信制御回路４１２が判断すると、 ＣＨＥＣＫ　ＯＵＴ信号を肯定し、この信号はマルチプレクサ４１５をイネーブ ルしてチェック・フリット・ジェネレータからのＣＨＥＣＫ　ＦＩＪＴ（３：Ｏ ）信号をＦＬＩＴ　ＩＮ信号として結合する。肯定されたＣＨＥＣＫ　ＯＵＴ信 号はニブル・カウンタ４１１もディスエーブルして、カウンタがデクリメントす るのを禁止する。 メツセージ検出回路４１４のスタートは複数のＯＲゲー）−４２０（３）〜４２ ０（７）　［全体を符号４２０（ｉ）で示している］を備、！ｔ　ティ６゜各Ｏ Ｒゲー）　４２０（ｉ）はＸＭＩＴ　０ＵＴ（３１：０）送信出力信号の“ｉ“ 番目のニブルから信号を受信する。 ＯＲ’ｙ’　−）　４２０　（ｉ）に接続されたニブルの信号がすベテ否定され た場合は、ＯＲゲートは否定出力信号を出力する。他方、ニブルの信号の１つが 肯定された場合は。 ＯＲゲートは肯定出力信号を出力する。 各ＯＲゲート４２０（ｉ）の出力はＡＮＤゲート４２１（３）〜４２１　（７） の１つの入力端子に接続されている。各ＡＮＤゲート４２３（ｉ）の他方の入力 端子はＮＣｉニブル・カウンタ信号の対応するものを受信するように接続されて いる。従って、ニブル・カウンタ４１１はデクリメントし、ＮＣ７〜ＮＣ３ニブ ル・カウント信号を連続して肯定し、連続するＡＮＤゲート４２１　（７）〜４ ２１　（３）をイネーブルする。ＯＲゲート４２０（ｉ）がそこに結合されたニ ブルの中の信号のうち少な（とも１つの肯定によって励起されると、関連のＡＮ Ｄゲート４２１（ｉ）が励起され、メツセージにプル”ｉ”）信号（“ｉ“はニ ブルに対応する７から３までの整数である）のＳＯＭ″ｉ”スタートの対応する ものを肯定する。最初のＳＯＭ″ｉ”信号が肯定されると、ＯＲゲート４２２が 励起されて、ＳＯＭ　ＤＥＴメツセージスタート検出信号を肯定する。 以上から理解されるように、ＳＯＭ　ＤＥＴメツセージスタート検出信号は、Ｘ ＭＩＴ　０ＵＴ（３１：１２）送信アウト信号のニブルが対応するＮＣ″ｉ”ニ ブル・カウント信号に同期して、肯定された信号を含んでいると、肯定される。 　ＳＯＭ　ＤＥＴメツセージスタート検出信号はＡＮＤゲート４２３の入力端子 に結合されている。ＡＮＤゲートが肯定されたＡＤＲ３ＷＤアドレス・ワードと 肯定されたＦＬＹＩＮ信号によってイネーブルされると、つまり、バッファ・レ ジスタ４１０に新しいデータ・ルータ・メツセージ・パケット３０の最初のワー ドが入り、送信ステージ３２６がイネーブルして送信した後、ＡＮＤゲート４２ ３はＳＯＭメツセージスタート信号を肯定する。 理解されるように、ここで説明している実施例のメツセージ検出回路のスタート は、”ｉ゛がゼロ、１または２のときは、ＯＲゲート４２０（ｉ）またはＡＮＤ ゲート（ｉ）に対応する要素を必要としなイ、　ＸＭＩＴ　０ＵＴ（１１：０） 信号を構成する関連ニブルは、新しいデータ・ルータ・メツセージ・パケットの 第１フリツトを収めているワードにある場合は、下方経路識別部分４１のメッセ ージ長とメツセージ・タグ・フィールド３４と３５および第１フリツトを収めて いる。従って、ヘッダを収めているニブルは少な（とも１つの肯定された信号を 含んでいなければならないので、ＸＭＩＴ　０ＵＴ（３１：１２）信号になけれ ばならない。 ニブル選択回路４１３はＸＭＩＴ　０ＵＴ（３１：Ｑ）信号ノニフルを受信し、 送信制御回路４１２からのＥＮ　ＯＵＴイネーブル・アウト信号の制御の下でこ れらのニブルを選択的に送信１６．　ＸＭＩＴ　０ＵＴ（３１：４）信号を構成 する４ビツト・ニブルはセレクタ４２４の関連データ入力端子に結合されている 。　ＮＧ（７：０）ニブル・カウント信号の制御を受けて、セレクタ４２４は対 応する”ｉ”番目のニブルからの信号のゲートをとってフリット・バッファ４２ ６の入力端子に送り、Ｎ０ＤＥ　ＣＩＪ信号の次の刻時を受けて、選択した信号 をラッチする。 ＸＭＩＴ　０ＵＴ（３：０）信号を構成する下位ニブルはバッファ４２５にロー ドされる。バッファ４２５はＮＣ７ニブル・カウント信号を受けてイネーブルし 、ＭＯＤＥ　（：ＬＫ傷信号次の刻時を受けてニブルをラッチする。勿論のこと であるが、バッファ４２５はセレクタ４２４が上位ニブル、つまり、　ＸＭＩＴ 　０ＬＩＴ（３１：２７）送信アウト信号’ａ：　送’Ｍするのと同時に下位ニ ブルをラッチする。セレクタ４２４はＮＣＯニブル・カウント信号を受けて、バ ッファ４２５の内容をフリット・バッファ４２６の入力端子に送る。バッファ４ ２５内のニブルをラッチすることにより、バッファ・レジスタ４１０の内容はＮ ＣＯニブル・カウント信号を受けて更新され、バッファ４２５内の下位ニブルの 送信の直後に次のワードが送信のために使用可能になる。 上述したように、セレクタ４２４の内容はＮ０ＤＥ　ＣＬＫ信号を受けてフリッ ト・バッファ４２６にラッチされる。 フリット・バッファ４２６の出力、つまり、ＬＡＴ　ＦＬＩＴ（３：０）ラッチ ・フリット信号はチェック・フリット・ジェネレータ４１６、送信制御回路４１ ２、およびゲートされたドライバ４２７の入力端子に結合される。送信制御回路 ４１２がＥＮ　ＯＵＴイネーブル出力信号を肯定すると、ゲートされたドライバ ４１７はＬＡＴ　ＦＬＩＴ（３：０）ラッチ・フリット信号をマルチプレクサ４ １５の一方の入力端子セットに結合する。上述したように、送信制御回路４１２ がＣ）（ＥＣＫ　ＱＵＩＴ信号を否定した時は、マルチプレクサ４１５はフリッ ト・バッファ４２６の内容をＦＬＩＴ　ＩＮ信号としてそこに接続されたデータ ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ）に結合する。 上述したように、データ・ルータ・インタフェース２０５は２つのメツセージ・ インジェクタ・ボート２２３（１）と２２３　（ｒ）を備えている。処理要素１ １を制御するプロセッサ２００（図８）はメツセージ・インジェクタ・ボートの 一方を選択して、データ・ルータ・メツセージ・パケット３０をデータ・ルータ １４にインジェクトすることができるが、この場合は、メツセージ・パケット３ ０を組み立てる時に使用された情報は選択されたメツセージ・インジェクタ・ボ ート２２３に結合される。他方、プロセッサ２００は「中間」メツセージ・イン ジェクタ・ボートを参照することによってデータ・ルータ・メツセージ・パケッ ト３０のインジェクションを開始することができ、インジェクタ共通制御／状況 部分２２４は左または右ボートの１つを選択してメツセージ・パケット３０をイ ンジェクトする０図９Ｂ−９はインジェクタ共通制御ｌｌ／状況部分２２４に置 かれていて、これを行うターゲット選択回路４２６を示している。 図９Ｂ−９に示すように、ターゲット選択回路は左および右インジェクタ・ボー ト２２３（１）および２２３　（ｒ）内の先入れ先出しバッファ３２１（図９Ｂ −１１から（Ｌ）　ＰＩＦＯＦＵＬＩ、および（Ｒ）　ＦＩＦＯＦＵＬＬ　ＦＩ ＦＯ満杯状況信号を受信する。 ターゲット選択回路４２Ｇは１組のＡＮＤゲートを備えており、ＡＮＤゲートは これらの信号と、フリップフロップ４４２とインバータ４４３によって生成され たポインタ信号（：ＵＲＴＡＲＧＥＴ　Ｌ現ターゲット左とＣＵＲＴＲＡＧＥＴ 　Ｒ現ターゲット右を使用する。ＣＵＲＴＡＲＧＥＴ　ＬおよびＣＵＲＴＡＲＧ ＥＴ　Ｒを肯定するか、否定するかによって、左または右インジェクタ・ボート のどちらが選択されるかが決まり、プロセッサ２００によってアドレスされたデ ータ・ルータ・メツセージ・パケット３０が「中間」メツセージ・インジェクタ ・ボートに送信される。 ＡＮＤゲート４３０は（Ｌ）　ＦＩＦＯＦＵＬＬ信号とＣＩＪＲＴＡＲＧＥＴＬ 信号が同時に肯定されると付勢され、ＣＵＲＬＦＵＬＬＦＵＬＬ信号が肯定され る。ＣＵＲＬ　ＦＵＬＬ信号の肯定は、左インジェクタ・ボート２２３（１）が 現在ターゲット選択回路４２６によって選択されていが、そのＦＩＦＯ３２１が 一杯であることを示している。同様に、ＡＮＤゲート４３１は（Ｒ）　ＦＩＦＯ ＦＵＬＬ信号とＣＵＲＴＡＲＧＥＴ　（Ｒ）信号が同時に肯定されると付勢され 、ＣＵＲＲＦＵＬＬ現右／左右／左信号される。ＣＵＲＲＦｔｌＬＬ信号の肯定 は、右インジェクタ・ボート２２３　（４）が現在ターゲット選択回路によって 選択されているが、そのＦＩＦＯ３２１が一杯であることを示している。 ＡＮＤゲー！−４３２は（Ｌ）　ＦＩＦＯＦ旧４Ｌ信号とＣＵＲＴ　Ａ　ＲＧ　 ＥＴ　Ｉ：ｌ信号が同時に肯定されると付勢され、ＮＥＷ　ＲＦＬＩＬＬ　Ｌ新 古／満杯左信号が肯定される。ＮＥＷ　ＲＦＵＬＬ　ｌ信号の肯定は右インジェ クタ・ボート２２３（ｒ）が現在ターゲット選択回路によって選択されているが 、左インジェクタ・ボート２２３（１）のＰＩＦＯ３２１が一杯であることを示 している。同様に、ＡＮＤゲート４３３は（Ｒ）ＦＩＦＯＦＵＬＬ信号とＣ：Ｕ ＲＴＡＲＧＥＴ　ｌ信号が同時に肯定されると付勢され、ＮＥＷ　Ｌ　ＦＵＬＬ 　Ｒ新庄／満杯右信号が肯定される。　ＮＥＷ　Ｌ　ＦＵＬＬ　Ｒ信号の肯定は 左インジェクタ・ボート２２３（１）が現在ターゲット選択回路４２Ｂによって 選択されており、右インジェクタ・ボート２２３（ｒ）のＦＩＦＯ３２１がいっ ばいであることを示している。　ＮＥＷ　ＲＦＵＬＬ　ｌ信号とＮＥＷ　Ｌ　Ｆ ＵＬＬ　Ｒ信号はＯＲゲート４３５の入力端子に結合され、その出力はインバー タ４３６によって補数がとられて、すなわちコンブリメントされてＮＥＷＴＡＲ Ｇ　ＮＯＴ　ＦＵＬＬ新ターゲタ−ゲット非満杯信号される。 ＣｔＪＲＬ　ＦＵＬＬ信号、ＣＵＲＲＦＬＩＬＬ信号、およびＮＥＷＴＡＲＧＮ ＯＴ　ＦＵＬＬ信号はＯＲゲート４３７に結合され、ＴＯＧＧＬＥ　ＥＮ　トグ ル・イネーブル信号が生成される。　ＯＲゲート４４０が付勢されると、つまり 、プロセッサ２００がデータ・ルータ・インタフェース２０５をイネーブルして 新しいデータ・ルータ・メツセージ・パケット３０をインジェクトすると、ＮＥ Ｗ　ＭＳＧ新メツセージ信号が肯定される。ＴＯＧＧＬＥ　ＥＮ信号とＮＥＷ　 ＭＳＧ信号が肯定されると、ＡＮＤゲート４４１が付勢され、フリップフロップ ４４２のクロック入力端子をイネーブルする。フリップフロップ４４２はＣＵＲ ＴＡＲＧＥＴ　Ｌ現ターゲット左信号を生成し、これはＡＮＤゲート４３０と４ ３３に結合される。 さらに、ＣＵＲＴＡＲＧＥＴ　ｌ信号はインバータ４３３によって補数がとられ 、ＣＵＲＴＡＲＧＥＴ　Ｒ現ターゲット右信号が生成され、これはＡＮＤゲート ４３１と４３３に結合される。 ＣＵＲＴＡＲＧＥＴ　Ｒ信号はフリップフロップ４４２のデータ入力端子にも結 合されるので、ＡＮＤゲート４４１が付勢されると、フリップフロップ４４２は その状態を切り替える。ＣＵＲＴＡＲＧＥＴ　ｌ信号とＣＵＲＴＡＲＧＥＴ　Ｒ 信号はそれぞれの左および右メツセージ・インジェクタ・ボート２２３（１）と ２２３　（ｒ）の書込み状態に情報をロードすることを制御する回路（図示せず ）にも結合され、それぞれのバッファ３２１の状態に応じてそれぞれのボートと 、そこを通って最後のデータ・ルータ・メツセージ・パケット３０がインジェク トされていたボートを選択する。 メツセージ・インジェクタ・ボート２２３はクロック・バッファ２０７から送ら れたＮ０ＤＥ　ＣＬＫ信号を受けてそのすべてが動作する回路を含むものとして 説明してきたが、理解されるように、そのためには通常、ネッては、処理要素１ １全体Ｃ図８）をＮ０ＤＥ　ＣＬＨ信号を受けて動作させる必要がある。多くの 場合、ネットワーク・インタフェース２０２の大部分を含む、処理要素１１の大 部分を処理要素１１での大部分の操作の同期をとる処理要素クロック信号（図示 せず）を受けて動作させ、ネットワーク・インタフェース２０２の一部分だけを Ｎ０ＤＥＣＬＫ信号を受けて動作させることが望ましい場合がある。特に、少な （ともメツセージ・インジェクタ・ボート３１０〜３２５（図９Ｂ−１）のステ ージ、つまり、送信ステージ３２６の前段のステージを処理要素クロック信号を 受けて動作させることが望ましい場合がある。 そのような場合には、送信ステージ３２６の各回路は図９Ｂ−８に示すように、 クロック・バッファ２０７からのＮ０ＤＥ　ＣＬＫ信号を受けて動作することに なる。さらに、ニブル・カウンタ４１１によって生成されるＲＵＮ信号はメツセ ージ・アドレス計算ステージ３２５と物理アドレス計算ステージ３２４に直接に 結合されない。その代わりに、ＲＵＮ信号はシンクロナイザ４４４に送られ、シ ンクロナイザはＲＵＮ信号を受けて、メツセージ・アドレス計算ステージ３２５ と物理アドレス計算ステージ３２４を制御する５ＹＮＣＨＲＬＩＮ同期実行信号 を生成する。 図９Ｂ−９はシンクロナイザ４４４の詳細図である。図９Ｂ−９に示すように、 シンクロナイザ４４４はセット・リセット・フリップフロップ４４５を備λでお り、このフリップフロップはＲＵＮ信号が肯定されると、それを受けてセットさ れる。フリップフロップ４４５は直接セット端子と直接リセット端子を備え、そ れぞれ”Ｓｏと”Ｒ”で示されている。どちらかの端子に入力された信号が状態 を否定から肯定に変えると、フリップフロップはセットされるか、リセットされ る。 セット・フリップフロップ４４５は、バッファとして働く別のフリップフロップ ４４６のデータ入力端子を付勢する。　ＰＥ　ＣＬＫ処理要素クロック信号の次 の刻時を受けると、フリップフロップ４４６はセットされ、ＢＵＦＲＵＮ信号を 肯定する。肯定されたＢＵＦ　ＲＵＮ信号はステート・マシン４４７をイネーブ ルし、実際に５ＹＮＣＨＲＵＮ同期化実行信号を肯定し、メツセージ・アドレス 計算ステージ３２５と物理アドレス計算ステージ３２４を制御する。　ステート ・マシン４４７はＰＥ　ＣＬＫ信号を受けてクロックがとられるが、図９Ｂ−９ に示すようなステート図になっている。特に、ステート・マシン４４７は３つの ステートをもっている。すなわち、−ＩＮＩＴ”の枠で示した初期状態と、”Ｍ ＩＤ”の枠で示した中間状態と、”５ＹＮＣＨＲＵＮ”の枠で示した同期化実行 肯定状態である。この肯定状態にある時は、５ＹＮＣＨＲＵＮ信号が肯定される 。ステート間の遷移（ｔｒａｎｓｉｔｉｏｎｓ）は、ＰＥ　ＣＬＫ信号と同期し て行われる。 ステート・マシン４４７は最初は初期状態にある。 ｆ３［ＪＦ　ＲＵＮバッファ実行信号が肯定されると、ステート・マシンはＰＥ 　ＣＬＫ信号の次の刻時のとき中間状態に移ることになる。　ＢＵＦ　ＲｔｌＮ 信号の状態に関係なく、ステート・マシン４４７はＰＥ　ＣＬＫ信号の次の刻時 のとき同期化実行肯定状態に移る。上述したように、ステート・マシン４４７は 同期化実行肯定状態になると５ＹＮＣＨＲＵＮ信号を肯定する。　５ＹＮＣＨＲ ＵＮ信号の肯定は、メツセージ・アドレス計算ステージ３２５と物理アドレス計 算ステージ３２４を制御するほかに、フリップフロップ４４５もリセットし、Ｐ Ｅ　ＣＬＫ信号の次の刻時の時リセットされるようにフリップフロップ４４６を イネーブルして、ＢＵＦ　ＲＵＮ信号を否定する。　ＰＥ　ＣＬＫ信号の次の刻 時のときステート・マシン４４７は初期状態に戻る。この時点でＢＵＦ　ＲＵＮ 信号は否定されるので、ステート・マシンは初期状態のままになっている。 ｉｉｉ、メツセージ・イジェクタ部分２２１図９Ａ−１に示すように、データ・ ルータ・インタフェース２０１は左と右メツセージ・イジェクタ・ボート２２５ 　（１）と２２５　（ｒ）を備えている。左と右メツセージ・イジェクタ・ボー トは大体同じであるので、一方だけ（左ポートか右ボートかを示さないで）を説 明する。 図９Ｃ−１はメツセージ・イジェクタ・ボート２２５の概要ブロック図であり、 図９０−２〜図９０−７は図９０−１に図示の特定要素の詳細ロジック図である 。 図９Ｃ−１に示すように、メツセージ・イジェクタ・ボートはフリット受信ステ ージ４５０、イジェクタ・フリット先入れ先出しバッファ（ＦＩＦＯ）　４５１ ．メツセージ・アセンブラ４５２およびバス・インタフェース４５３を備えてい る。フリット受信ステージはデータ・ルータ１５に接続され、そこに接続された データ・ルータ・７−ド２２　（１，、ｉ、　ｋ）から連続する４ビツト０υＴ 　ＦＬＩＴ信号を受信する。フリット受信ステージはエラー訂正操作も実行し、 この操作ではデータ・ルータ・メツセージ・パケットが正しくデータ・ルータ１ ５を経由して送信されたかを検査する。フリット受信ステージ４５０は連続して 受信したフリットを表すニブルをイジェクタ先入れ先出しＦＩＦＯ４５１にロー ドすることを制御する。 メツセージ・アセンブラ４５２は連続する４ビツト・ニブルをＦＩＦＯ４５１か ら受け取り、それを受けて３２ビツト・ワードを組み立てる。３２ビツト・ワー ドはそれぞれの受信レジスタ２６０．２９５または３０２を通してプロセッサ２ ００が使用することができる。メツセージ・パケットで受信された連続３２ビツ ト・ワードの各々は、ソース・リーフ２１（ｘ）から送信された連続ワードとほ ぼ同じワード構成になっている。 バス・インタフェース４５３はデータ・ルータ・メツセージ・パケット３０から プロセッサへのデータの送信を制御する。バス・インタフェース４５３も先入れ 先出しバッファをもっており、データ・ルータ１５から受信したデータをバッフ ァにいったん入れてから、プロセッサ２００に受信させるようにしている。 図９０−２はフリット受信ステージ４５０の詳細ロジック図である。図９０−２ に示すように、フリット受信ステージは受信ステージ制御回路４６１からの通常 肯定のＦＬＯＷＥＮフロー・イネーブル信号によってイネーブルされるＡＮＤゲ ート４６０を備えている。　ＦＬＯＷ　ＥＮフロー・イネーブル信号が肯定され 、ＦＩＦＯ４５１からのＦＩＦＯＡＬＭＯＳＴＦＵＬＬ信号が肯定されなかった ときは、ＡＮＤゲート４６１はそこに接続されたデータ・ルータ・ノード２２（ ｉ、ｊ、ｋ）に送られるＯＵＴ　ＦＬＹ信号を肯定する。 ＦＬＯＷ　ＥＮフロー・イネーブル信号は診断ネットワーク１６によって条件づ けられるレジスタ（図示せず）によって、イジェクタ・ボート２２５を事実上イ ネーブルまたはディスエーブルするように条件づけられる。 ＦＩＦＯ４５１は満杯近くなるとＦＩＦＯＡＬＭＯＳＴ　ＦＵＬＬ信号ヲ肯定し て、そこへのフリット・データの流れを調整してストアする。 ＡＮＤゲート４６０の出力端子は遅延ライン４６１にも接続されているので、Ｏ ＵＴ　ＦＬＹ信号が肯定されると、ＭＳＧ　ＦＬＯＷメツセージ・フロー信号が そのあと瞬間的に肯定される。ＭＳＧ　ＦＬＯＷ信号は受信ステージ制御回路４ ６２に結合されている。 接続されたデータ・ルータ・ノード２２（１，ｊ、ｋ）からの４ビツトＯＵＴ　 ＦＬＩＴ（３：０）出力信号はラッチ４６３の入力端子から受信され、Ｎ０ＤＥ 　ＣＬＫ信号の連続する刻時を受しプてラッチされる。ラッチ４６３の内容はＬ ＡＴ　ＦＬＵ：Ｔ（３：０）ラッチ・フリット信号として受信ステージ制御回路 ４６２の入力端子に、メッセ・−ジ・チェック回路４６４に、およびマルチプレ クサ４６５の一方の入力端子のセットに接続される。 受信ステージ制御回路４６２はＮＵＤＥ　ＣＬＫ信号と同期してラッチ４６３か らＬＡＴ　ＦＬＩＴ（３：０）ラッチ・フリットｆ言号な受信する。直前のデー タ・ルータ・メツセージ・パケット３０の受信が完了して、ＯＲゲート４６６か らのＳ（ＩＭ　ＣＣＩＮＤ　ＤＥＴメツセージ開始条件検出信号が肯定されると 、受信ステージ制御回路４６２はＨＥＡＤＥＲ信号を肯定する。ＯＲゲート４６ ６は％４つのＯＵＴ　ＦＬＩＴ（３：０）出力Ｃ０ＮＤＤＥＴメツセ一ジ開始条 件検出信号を生成して、直前のデータ・ルータ・メツセージ・パケットの受信が 完了していれば新しいデータ・ルータ・メツセージ・パケット３０の開始を通知 する。 肯定されたＨＥＡＤＥＲ信号はメツセージ・チェック回路４６４をリセットし、 ＭＯＤＥ　ＣＬＫ信号と同期して、ＬＡＴＦＬＩＴ（３：０）ラッチ・フリット 信号に対してチェック操作を開始するようにチェック回路をイネーブルし、イネ ーブルされている間に、ＭＳＧ　ＦＬＯＷメツセージ・フロー信号が肯定される 。ＭＳＧ　ＦＬＯＷ信号が否定されると、メツセージ・チェック回路４６４はデ ィスエーブルされる。メツセージ・チェック回路４６４の出力はマルチプレクサ ４６５の他方のデータ入力端子のセットに接続される。 マルチプレクサ４６５は受傷ステージ制御回路４６２からのＣＦ（ＥＣＫ　ＩＮ 信号によって制御される。ＣＨＥＣＫ　ＩＮ信号は否定されると、マルチプレク サ４６５をディスエーブルしてＬＡＴ　ＦＬＩＴ（３８０）ラッチ・フリット信 号をＲＣＶＤＡＴＡ　（３：　０）受信データ信号としてイジェクタ先入れ先出 しＰＩＦＯ４５１（図９Ｃ−１）に結合する。受信ステージ制御回路４６２から （７）　ＨＥＡＤＥＲ信号は上位ＲＣＶ　ＤＡＴＡ（４）信号としてＦＩＦＯ４ ５１の入力端子にも結合される。ＨＥＡＤＥＲ信号は、データ・ルータ・メツセ ージ・パケット３０の第１フリツトが受信されると肯定され、その他の場合は否 定されるので、メツセージ・イジェクタ・ボート２２５の連続するステージにお いてメツセージ標識の開始として使用される。 受信ステージ制御回路４６２は、ＭＳＧ　ＦＬＯＷ信号が肯定されている間辷、 ＦＩＦＯ４５１をイネーブルするＷＲＩＴＥＦＩＦＯ信号を肯定し、Ｎ０ＤＥ　 ＣＬＫ信号と同期して、連続して受信したフリットを表す連続する５ビツトＲＣ Ｖ　ＤＡＴＡ（４：０）受信データ・ワードをラッチする。理解されるように、 ＦＩＦＯ４５１はＦＩＦＯＡＬＭＯ５Ｔ　ＦＵＬＬ信号を肯定し、この信号がＭ ＳＧ　ＦＬＯＷ信号を否定すると、受信ステージ制御回路４６２はＷＲＩＴＥ　 ＦＩＦＯ信号を否定し、追加データをＦＩＦＯ４５１にロードすることを禁止す る。 上述したように、受信ステージ制御回路４６２はＬＡＴＦＬＩＴ（３：０）ラッ チ・フリット信号も受信する。受信ステージ制御回路は具体的には、データ・ル ータ・メツセージ・パケット３０のヘッダ・フィールド４０とメツセージ長さ３ ４の信号をラッチし、その信号を使用して受信ステージがデータ・ルータ・メツ セージ・パケット３０のすべてのフリットをいつ受信したかを通知する。フリッ トをすべて受信したと受信ステージ制御回路が判断すると、ＣＨＥＣＫ　ＩＮ信 号を肯定し、マルチプレクサ４６５をイネーブルしてメツセージ・チェック回路 ４６４から（７）ＣＨＥＣＫ　ＶＥＲＩＦＹ信号をＲＣＶ　ＤＡＴＡ（３：Ｏ） 受信データ信号として結合する。この信号はデータ・ルータ・メツセージ・パケ ットがデータ・ルータ１５を経由して正しく転送されたかどうかを示している。 受信ステージ制御回路４６２はＯＲゲート４６６によってＳＯＭ　ＤＥＴメツセ ージ開始条件検出信号が次に肯定されると、これを受けてＯＵＴ　ＦＬＩＴ（３ ：Ｏ）信号が新しいデータ・ルータ・メツセージ・パケットの第１フリツトを表 しているかどうかを判断し、この場合には、上述した操作が繰り返される。 先入れ先出しＦＩＦＯ４５１はフリット受信ステージ４５０からの、５ビツト・ ワードを表したＲＣＶ　ＤＡＴＡ（４：０）受信データ信号をバッファリングす る。イジェクタ・メツセージ・アセンブラ４５２からＲＥＡＤ　ＦＩＦＯ信号を 受けると、ＰＩＦＯ４５１はバッファリングしたワードをＥＪ　ＦＩＦＯ０ＩＪ Ｔ（４：０）イジェクタ先入れ先出しバッファ・アウト信号として送信する。 メツセージ・アセンブラ４５２は５ビツトＥＪ　ＦＩＦＯＯＵＴ（４：０）信号 で表された連続するワードを受信し、下位４ビツトから３２ビツト・ワードを組 み立てる。メツセージ・アセンブラ４５２は受信したデータ・ルータ・メツセー ジ・パケット３０のヘッダ、メッセージ長およびメツセージ・タグ・フィールド ４０．３４および３５の内容から最初の３２ビツト・ワードを組み立てる。さら に、データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモードにあるときデータ ・ルータ・メツセージ・パケット３０が受信されたときは、最初のワードはイジ ェクタ・ボート２２５によって受信された下方経路識別部分４１の内容からなっ ている。メッセージ長ル る３２ビツト・ワードの各々を連続するデータ・フリット３６から組み立てる。 宛先リーフ２１（ｙ）側のイジェクタ・ボート２２５によって受信されたデータ ・ルータ・メツセージ・パケット３０からのデータ・フリット３６からメツセー ジ・アセンブラ４５２によって組み立てられた連続３２ビツト・ワードの各々は 、データ・ルータ・メツセージ・パケット３０がソース・リーフ２１　（ｘ）側 のインジェクタ・ボート２２３によって作られたときの連続３２ビツト・ワード と同じ内容になっている。従って、宛先リーフ２１（ｙ）側のイジェクタ・ボー ト２２５によって受信された連続３２ビツト・ワードで表されたバイナリ・コー ド値はソース・リーフ２１（ｘｌ側のインジェツタ・ポート２２３から送信され た３２ビツト・ワードで表されたバイナリ・コード値と同じになっている。 メツセージ・アセンブラ４５２では、ヘッダ遅延回路４７０は通常肯定のＡＳＳ Ｙ　ＣＴＲＬ　ＥＮアセンブリ制御イネーブル信号を生成し、この信号はＡＮＤ ゲート４７２の一方の入力端子をイネーブルする。バス・インタフェース４５３ からの５ＴＡＬＬ信号が肯定されないと、インバータ４７１はＲＵＮ信号を肯定 し、この信号はＡＮＤゲート４７２を付勢してＣＴＲＬ　ＥＮ制御イネーブル信 号を肯定する。 先入れ先出しＦＩＦＯ４５１が空でないと、ＦＩＦＯＥＭＰＴＹ信号を否定し、 この信号はインバータ４７３によって補数がとられ、ＡＮＤゲート４７４をイネ ーブルする。肯定されたＣＴＲＬ　ＥＮ制御イネーブル信号はＡＮＤゲート４７ ４を付勢し、ＲＥＡＤ　ＦＩＦＯ信号を肯定する。　ＲＥＡＤ　ＦＩＦＯ信号が 肯定されると、ＦＩＦＯ４５１はＥＪ　ＦＩＦＯ０ＵＴ（４：０）信号によって 定義された連続５ビツト・ワードをＭＯＤＥ　ＣＬＫ信号と同期して送信する。 バス・インタフェース４５３はメツセージ・アセンブラ４５２からデータを受信 可能であれば、５ＴＡＬＬ信号を否定状態に維持する。バス・インタフェース４ ５３がメツセージ・アセンブラ４５２からデータを受信できない時は、５ＴＡＬ Ｌ信号を肯定してＲＵＮ信号を否定する。 否定されたＲＵＮ信号はＡＮＤゲート４７３をディスエーブルしてＣＴＲＬ　Ｅ Ｎ信号を否定し、これによってＡＮＤゲート４７４をイネーブルしてＲＥＡＤ　 ＦＩＦＯ信号を否定する。 さらに、ＦＩＦＯ４５１がＦＩＦＯＥＭＰＴＹ信号を肯定すると、インバータ４ ７３はＡＮＤゲート４７４をディスエーブルし、ＡＮＤゲート４７４はＲＥＡＤ 　ＦＩＦＯ信号を否定する。 ＲＥＡＤ　ＦＩＦＯ信号が否定されると、ＦＩＦＯ４５１からの送信が停止する 。 マルチプレクサ４７５は一方の入力端子がＥＪ　ＦＩＦＯＯＵＴ（４：０）によ って定義された５ビツト・ワードを先入れ先出しＰＩＦｏ　４ｇ１から受信する ように接続されている。ＦＩＦＯＥＭＰＴＹ信号が肯定された場合は、マルチプ レクサ４７５はバイナリ・コード値がゼロになった否定信号をＳＥＬ　ＤＡＴＡ 選択データ信号としてフリット・バッファ４７６の入力端子に結合し、Ｎ０ＤＥ 　ＣＬＫ信号の連続する刻時を受けてこれらの信号をラッチする。 他方、ＦＩＦＯＥＭＰＴＹ信号が否定された時は、マルチプレクサ４７５はＥＪ 　ＦＩＦＯ０ＵＴ（４：０）信号をＳＥＬ　ＤＡＴＡ選択データ信号としてフリ ット・バッファ４７６の入力端子に結合し、上位ＥＪ　ＦＩＦＯ０ＵＴ（４）信 号をＳＥＬ　ＤＡＴＡ（４）　（ＨＥＡＤＥＲ）信号としてアセンブリ制御回路 に結合する。　ＳＥＬ　ＤＡＴＡ（４）（ＨＥＡＤＥＲ）信号は、残りのＥＪ　 ＦＩＦＯＯＵＴ（３：０）信号が受信したデータ・ルータ・メツセージ・パケッ ト３０のヘッダを構成しているかどうかを示している。アセンブリ制御回路４７ ７は、ＡＮＤゲート４７２からＣＴＲＬ　ＥＮ制御イネーブル信号を受け、さら にＮ０ＤＥ　ＣＬＫ信号の連続する刻時を受けて、メツセージ・アセンブラ４５ ２の他の要素を制御するためのタイミング制御信号を生成する。 Ｎ０ＤＥ　ＣＬＫ信号の各刻時はバッファ４７６をイネーブルして、ＦＩＦＯ４ ５１から受信した５ビツト・ワードを定義しているＳＥＬ　ＤＡＴＡ選択データ 信号をラッチする。バッファ４７６はラッチした信号をＢＵＦ　ＳＥＬ　ＤＡＴ Ａ（４：０）バッファ選択データ信号として送信する。フリット・バッファ４７ ６からのＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）信号がデータ・ルータ・メツセー ジ・パケット３０のヘッダ・フィールド４０を表している場合は、バッファ４７ ６からの上位ＢＵＦ　ＳＥＬ　ＤＡＴＡ（４）バッファ選択データ信号が肯定さ れ、ＡＮＤゲート４８１をイネーブルする。ＲＵＮ信号も肯定された場合は、Ａ ＮＤゲート４８１が付勢され、ヘッダ遅延回路４７０のロード・イネーブル入力 端子をイネーブルする。ヘッダ遅延回路４７０はＮ０ＤＥ　ＣＬＫ信号の次の刻 時を受けてＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）信号を受信する。理解されるよ うに、この時点で、フリット・バッファ４７６によってバッファリングされたＢ ＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）信号はメツセージ・パケット３０のヘッダ・ フィールド４０を表している。この時点で、ヘッダ遅延回路４７０はＡＳＳＹ　 ＣＴＲＬ　ＥＮアセンブリ制御イネーブル信号を否定し、その結果、上述したよ うにＲＥＡＤ　ＦＩＦＯ信号が否定される。　ヘッダ遅延回路４７０はＮ０ＤＥ 　ＣＬＫ信号のいくつかの刻時の間ＡＳＳＹ　ＣＴＲＬ　ＥＮアセンブリ制御イ ネーブル信号を否定したままに維持するが、その刻時の数はＢＵＦ　ＳＥＬ　Ｄ ＡＴＡ（３：０）信号のバイナリ・デコード値によって決まり、これによってバ ス・インタフェース４５３とのタイミングの同期がとられる。 ＡＳＳＹ　ＣＴＲＬ　ＥＮ信号が否定されたままにあるＮ０ＤＥ　ＣＬＫ刻時の 数は受信したデータ・ルータ・メツセージ・パケット３０の下方経路識別部分４ １内のフリットの数と関係づけられ、フリットの数のＢＵＦ　ＳＥＬ　ＤＡＴＡ （３：Ｏ）信号のバイナリ・コード値と関係づけられている。 アセンブリ制御回路４７７は連続する下位ＢＵＦ　５ＥＬＤＡＴＡ（３：０）バ ッファ選択データ信号によって表された４ビツト・ニブルを３２ビツト・ワード に配列することを制御するタイミング制御信号を生成し、これらの３２ビツト・ ワードはアセンブリ・シンクロナイザ・レジスタ４８０の中で組み立てられる。 アセンブリ・ンンクロナイザ・レジスタ４８０は符号４８０（７）〜４８０（０ ）　［全体を符号４８０（ｉ）で示している］で示した８個の４ビツト・ニブル 、メツセージ開始フラグ４８６およびａｌｌ−ｆａｌｌ−ｄｏｗｎモード・フラ グ４８７からなっている。メツセージ開始フラグ４８６は、セットされたときは 、ニブル４８０（ｉ）に組み立てられたワードが受信されるデータ・ルータ・メ ツセージ・パケット３０からの最初のワードからなることを示している。 ａｌｌ−ｆａｌｌ−ｄｏｗｎモード・フラグ４８７は、セットされたときは、デ ータ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモードにあるときデータ・ルー タ・メツセージ・パケット３０が受信されることを示している、ａｌｌ−ｆａｌ ｌ＝ｄｏｗｎモード・フラグ４８フは該当の私用レジスタ２３２．２９４または ３０１（図９Ａ−２Ａおよび図９Ａ−２Ｂ）の受信したａｌｌ−ｆａｌｌ−ｄｏ Ｈフラグ２５４を条件づけるために使用されさらに、アセンブリ制御回路４７７ はＶＡＬＩＤ　ＷＯＲＤ信号を生成し、この信号はバッファ・インタフェース４ ５３に送られる。ＶＡＬＩＤ　ＷＯＲＤ信号が肯定された時は、メツセージ・ア センブラ４５２がバス・インタフェース４５３に送るために３２ビツト・ワード をレジスタ４８０に組み立てたことを示している。バス・インタフェース４５３ はレジスタ４８０による３２ビツト・ワードのラッチを制御する。 マルチプレクサ４７５からのＳＥＬ　ＤＡＴＡ（４）　（ＨＥＡＤＥＲ）信号が 肯定されると、アセンブリ制御回路４７７はヘッダを定義しているラッチされた ＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：Ｏ）信号をバッファ４７６から受信する。アセ ンブリ制御回路４７７はＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：Ｏ）信号を使用して、 データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモードにあるときデータ・ル ータ・メツセージ・パケット３０が受信されるかどうかを判断する。データ・ル ータエ５がａｌｌ−ｆａｌｌ−ｄｏｗｎモードにないときは、イジェクタ・ボー ト２２５に接続されたデータ・ルータ・ノード（１，ｊ、　ｋ）はデータ・メツ セージ・パケット３０のヘッダ・フィールド４０の内容を、ＢＬＩＦ　ＳＥＬ　 ＤＡＴＡ（３：０）バッファ選択データ信号のすべてが肯定されて、バイナリ・ コード値″１５”を表している条件にデクリメントしている。さらに、データ・ ルータ・ノ・−ド（ｉ、ｊ、ｋ）は下方経路識別部分４１の最後のフリットを放 棄しているので、ヘッダ・フィールド４０のあとのメツセージ・データだけが残 っている。 その結果、アセンブリ制御回路４７７はアセンブリ同期化レジスタ４８０内に最 初のワードとしてラッチすべきヘッダ、長さおよびタグ・フィールド４０．３４ および３５を表した８ＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）信号をイネーブルする タイミング制御信号を生成する。そのあと、アセンブリ制御回路４７７からのタ イミング制御信号はアセンブリ同期化レジスタ４８０をイネーブルして８個の４ ビツト・ワードからなる連続するセットから連続の３２ビツト・ワードを形成す る。４ビツト・ワードの各々は、Ｎ０ＤＥ　ＣＬＫ信号の連続する刻時ごとにＢ ＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）信号によって定義されている。アセンブリ制 御回路４７７はアセンブリ同期化レジスタをイネーブルして、いくつかの３２ビ ツト・ワードを形成する。この個数は長さフィールド３４に入っている値に対応 している。そのあと、アセンブリ制御回路はアセンブリ同期化レジスタをイ阜− ブルしてメツセージ・チェック回路４６４（図９Ｃ−２）によって生成されたチ ェック・ビットからなるＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）信号を受け入れる ための他方、データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモードにあると きデータ・ルータ・メツセージ・パケット３０が受信されるとアセンブリ制御回 路４７７がＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：Ｏ）信号から判断した時は、ヘッダ ・フィールド４０を定義しているＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）バッファ 選択データ信号はすべてが肯定されない。上述したように、ａｌｌ−ｆａｌｌ− ｄｏｖｎモードにあるとき、データ・ルータ１５内のデータ・ルータ・ノード（ ｉ、　ｊ、　ｋ）はデータ・ルータ・メツセージ・パケット３０のヘッダ・フィ ールド４０の内容をａｌｌ−ｆａｌｌ−ｄｏｗｎモードが開始された時のそれぞ れの値に維持している。−特定実施例では、データ・ルータ１５におけるレベル の数は、ＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：Ｏ）信号のバイナリ・コード値が”１ ５”以下になるように選択されている。従って、アセンブリ制御回路４７７は、 Ｂｕｓ　ＳＥＬ　ＤＡＴＡ（３：０）信号によって表されたバイナリ・コード値 が”１５”であるかどうかを判断することによりデータ・ルータ１５がａｌｌ− ｆａｌｌ−ｄｏｗｎモードにあるかどうかを判断することができる。 同じく上述したように、ａｌｌ−ｆａｌｌ−ｄｏｗｎモードにあるとき、イジェ クタ・ボート２２５が受信するデータ・ルータ・メツセージ・パケット３０は、 下方経路識別部分４１を構成する少なくとも一部のフリットを含んでいる。その 場合には、アセンブリ制御回路４７７はヘッダ、長さおよびタグ・フィールド４ ０．３４および３５を表したものと同様に、アセンブリ同期化レジスタ４８０に 最初のワードとしてラッチすべき、下方経路識別部分４１を表したＢＵＦ　ＳＥ Ｌ　ＤＡＴＡ（３：０）をイネーブルするタイミング制御信号を生成する。その あと、アセンブリ制御回路４７７からのタイミング制御信号はアセンブリ同期化 レジスタ４８０をイネーブルして、データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄ ｏｗｎモードにないときと同じように連続する３２ビツト・ワードを形成する。 以上のことを背景にして、アセンブリ制御回路４７７は図９Ｃ−４と図９０−５ を参照して説明する回路を備えている。この回路は、特に、アセンブリ同期化レ ジスタ４８０のニブルをラッチするためにＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：Ｏ） 信号の結合を制御するＦＬＩＴ″ｉ”ＯＦ　ｌｌ０ＲＤ信号（ｉ”は７からゼロ までの整数である）を連続的に生成する。 ＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）バッファ選択データ信号はそれぞれのＦＬ ＩＴ″ｉ″ＯＦ　ＷＯＲＤ信号によって制御されるゲート４８１　（７）〜４８ １（０）　［全体を符号４８１　（ｉ）で示している］の入力端子に結合されて いる。ゲート４８１　（ｉ）の出力端子はそれぞれのゲ−’　ト４８１　（ｉ） によってゲートがとられた信号をラッチし、バッファリングするそれぞれのバッ ファ４８２　（７）〜４８２（０）　［全体を符号４８２　（ｉ）で示している ］に接続されている。事実上、各バッファ４８２（ｉ）はＦＬＩＴ″ｉ“ＯＦ　 ＷＯＲＤ　５ＩＧＮＡＬとＮ０ＤＥ　ＣＬＫ信号が同時ニ発生するイネ−ブリン グ信号を受けて、それぞれのバッファ４８１　（ｉ）によってゲートされた信号 なラッチする。 このイネ−ブリング信号はゲートされた信号がそれぞれのバッファ４１１　（ｉ ）の入力端子に伝播するときの遅延に見合うように遅延されている。 それぞれのバッファ４８２　（７）〜４８２（０）の出力端子はそれぞれのゲー ト４８５（７）〜４８５（０）　［全体を符号４８５（ｉ）で示している〕の入 力端子に接続されている。アセンブリ制御回路４４７から肯定されたＬＡＴ　Ｗ ＯＲＤラッチ・ワード信号を受けると、ゲート４８５（７）と４８５（５）〜４ ８５（１）はバッファ４８２（ｉ）からそこに送られてきた信号をアセンブリ同 期化レジスタ４８０のそれぞれのニブル４８０　（ｉ）に結合する。ニブル４８ ０（ｉ）はすべてバス・インタフェース４５３からＷＲＩＴＥ　ＡＳＲ書込みア センブリ同期化レジスタ信号の肯定を受けて一斉に信号をラッチする。 アセンブリ同期化レジスタ４８０のニブル４８０　（０）と４８０（６）への入 力信号はそれぞれマルチプレクサ４８３と４８４から与えられる。マルチプレク サ４８３は、ＡＮＤゲート４８６からのＤＡＴＡ　ＮＩＢ（０）データ・ニブル 「ゼロ」信号の制御を受けて、ゲート４８１　（０）または４８５（０）からの 信号を選択的にアセンブリ同期化レジスタ４８０のニブル（０）に結合する。 アセンブリ制御回路４７７はアセンブリ同期化レジスタ４８０、ゲート４８１　 （ｉ）、バッファ４８２（ｉ）およびゲート４８５（ｉ）をマルチプレクサ４８ ３と４８４と同じように制御する。ＳＥＬ　ＤＡＴＡ　（４）　（ＨＥＡＤＥＲ ）信号が肯定されると、アセンブリ制御回路４７７は受信しようとするデータ・ ルータ・メツセージ・パケット３０のヘッダ・フィールド４０を構成するＢＵＦ 　ＳＥＬ　ＤＡＴＡ（３，０）バッファ選択データ信号をラッチする。アセンブ リ制御回路４７７はＦＬＩＴ　７０Ｆ　ＷＯＲＤ信号を肯定し、ゲート４８１（ ７）ライ＊　−プルしＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）信号をバッファ４８ ２　（７）の入力端子に結合し、次のＮ０ＤＥ　ＣＬＫ信号を受けて信号をラッ チする。 上述したように、ＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）信号はメツセージ・パケ ットのヘッダ・フィールド４０に対応している。データ・ルータ１５がａｌｌ− ｆａｌｌ−ｄｏｗｎモードにあることを信号が示している時は、アセンブリ制御 回路４７７はＤＮＦ　ＬＯＯＰダウン・フリット・ループ信号を肯定し、図９０ −５を参照して上述するダウン・フリット・カウンタをイネーブルする。ダウン ・フリット・カウンタはＦＬＩＴ″ｉ−０Ｆ１０ＲＤ信号の生成を制御する信号 を生成し、連続するバッファ４８２（ｉ）の中の下方経路識別部分４１の連続す るフリットを表したＢｔＪＦ　ＳＥＬ　ＤＡＴＡ（３：０）信号のゲーティング とバッファリングをイネーブルする。−特定実施例では、データ・ルータ・メツ セージ・パケット３０は下方経路識別部分のフリットが最大５個であるので、Ｆ ＬＩＴ″ｉ”ＯＦ　ＷＯＲＤ信号はＢＵＦ　５ＥＬＤＡＴＡ　（３：　Ｏ）信号 をイネーブルして、バッファ４８２　（４）〜４８２　（０）に連続してバッフ ァリングされるようにする。 ある特定のメツセージ・パケット３０が下方経路識別部分のフリットが５未満で ある場合は、ＦＬＩＴ″ｉ”０ＦＷＯＲＤ信号はバッファされたＢＵＦ　ＳＥＬ 　ＤＡＴＡ（３：Ｏ）信号をイネーブルして、下位指標“ｉ”をもつバッファ４ ８２（ｉ）に向かってパックする。つまり、データ・ルータ・メツセージ・パケ ット３０が下方経路識別部分４１に”ｊ”個（ｊ“は５未満である）しかないと きは、アセンブリ制御回路４７７はＦＬＩＴ″ｊ−１”ＯＦ　ＷＯＲＤ−ＦＬＩ Ｔ　Ｏ０ＦＷＯＲＤ信号を連続的に生成し、バッファ４ｇ２（ｊ−１）〜４８２ 　（０）にロード子べきフリットを表したＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：Ｏ） 信号をイネーブルする。 さらに、アセンブリ制御回路４７７がＦＬＩＴ　００Ｆ　ＷＯＲＤ盾号を肯定す ると、マルチプレクサ４９０はＤＮＦ　ＬＯＯＰ信号を結合し、ａｌｌ−ｆａｌ ｌ−ｄｏｗｎモード・フラグ４８７をセットする。 下方経路識別部分４１を表すＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）信号が該当す るバッファ４８２　（４）〜４８２　（０）にバッファされると、アセンブリ制 御回路はＮ０ＤＥ　ＣＬＫ信号の連続する刻時に同期してＬＥＮ長さ信号とＴＡ Ｇ信号を肯定する。 ＬＥＮ長さ信号を肯定すると、これと同時に、アセンブリ制御回路４７７はＦＬ ＩＴ　５０Ｆ　ＷＯＲＤ信号を肯定し、ＢＵＦＳＥＬ　ＤＡＴＡ（３：Ｏ）信号 をイネーブルして、バッファ、ＨＩ３（５）にゲートしてラッチする。この時点 で、ＢＵＦＳＥＬ　ＤＡＴＡ（３：０）バッファ選択データ信号はデータ・ルー タ・メツセージ・パケット３０の長さフィールド３４を表している。さらに、ア センブリ制御回路４７７はＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：Ｏ）からの長さ情報 を、データ・フリット３６から３２ビツト・ワードを組み立てる際にあとで使用 するためにストアしてお（。 ＴＡＧ信号を肯定すると、これと同時に、アセンブリ制御回路４７７はＦＬＩＴ 　６０Ｆ　ＷＯＲＤ信号を肯定し、ゲート４８１　（６）をイネーブルしＢＵＦ 　ＳＥＬ　ＤＡＴＡ（３：０）バッファ選択データ信号をバッファ４８２　（６ ）の入力端子とマルチプレクサ４８４の一方のデータ入力端子に結合する。ＴＡ Ｇ信号が肯定されているので、マルチプレクサ４８４はゲート４８１（６）の出 力をアセンブリ同期化レジスタ４８０の一方の入力端子に直接結合する。さらに 、ＴＡＧ信号はマルチプレクサ４９１の一方の入力端子に結合され、アセンブリ 同期化レジスタ４８０のメツセージ先頭フラグ４８６への入力を制御する。 ＴＡＧ信号の肯定と同時に、アセンブリ制御回路４４７はＬＡ丁ＷＯＲＤラッチ ・ワード信号を肯定する。この信号はゲート４８５（７）〜４８５（１）をイネ ーブルし、バッファ４８２（７）と４８２　（５）〜４８２　（１）からの信号 をアセンブリ同期化レジスタのそれぞれのニブル（７）　と（５）〜（１）に結 合する。さらに、ＬＡＴ　ＷＯＲＤ信号はゲート、１８５（Ｏ）ライネーブルし てバッファ４８２（０）からの信号をマルチプレクサ４８３に結合する。ＤＡＴ 　ＮＩＢ（０）データ・ニブル信号は否定されているので、マルチプレクサ４８ ３はゲート４８５（０）からの信号をアセンブリ同期化レジスタ４８０のニブル （０）に結合する。さらに、アセンブリ制御回路はｖＡＬＩＤ　ＷＯＲＤ信号を 肯定して、アセンブリ同期化レジスタ４８０の入力端子にワードがあることをバ ス・インタフエースに知らせる。 バス・インタフゴース４５３がメツセージ・アセンブラ４５２かうワードを受信 できる時は、ＷＲＩＴＥ　ＡＳＲ舎込みアセンブリ同期化レジスタ信号を肯定し 、アセンブリ同期化レジスタ４８０をイネ−・プルしてその入力端子に現れた信 号をラッチするいアセンブリ同期化１／ジスタ４８０はその内容をＲＣＶ　ＷＯ ＲＤ（３４：０）受信フード信号としてバス・インタフェースに送信する。この 信号はニブル４８０　（７）〜４８０　（０）からの３２ビツト、ＢＯＭ　ＬＡ Ｔメツセージ先頭ラッチ信号、およびＡＦＤ　ＬＡＴ　ａｌｌ−ｆａｌｌ−ｄｏ ｗｎラッチ信号からなっている。 理解されるように、マルチプレクサ４８４は、データ・ルータ・メツセージ・パ ケット３０から最初のワードを作る時、それぞれの信号をアセンブリ同期化レジ スタ４８０のすべてのニブル４８０（ｉ）に送るための所要時間量を短縮するた めのものである。特に、ゲート４８２（６）はそのワードについて最後にイネー ブルされるので、マルチプレクサ４８４はゲート４８１　（６）からの信号を、 ニブル４ｇｏ　（６）の入力端子に結合する前にバッファ４８２（６）にラッチ しなくてすむようにする。これにより、すべてのニブル４８１　（６）の入力端 子に現れた信号を組み立てるのに要する時間量をＮ０ＤＥ　ＣＬＫ信号の１刻時 分だけ減少することができる。 アセンブリ同期化レジスタ４８０がデータ・ルータ・メッセー・ジ・パケットの 最初のワードを定義したＲＣＶＷＯＲＤ　（３４：　０）を送信すると、アセン ブリ制御回路はアセンブリ同期化レジスタ４８０をイネーブルして１つまたは２ つ以上の３２ビツト・データ・ワードを組み立てるためのタイミング制御信号を 生成する。データ・ワードの個数は以前にストアされた長さ情報に対応している 。各ワードを組み立てる時、アセンブリ制御回路４７７はＤＡＴＡ　ＬＯＯＰ信 号を肯定し、ＦＬＩＴ　７０Ｆ　ＷＯＲＤ〜ＦＬＩＴＩ　ＯＦ　ＩＷＯＲＤ信号 を肯定する。これを受けて、連続するゲート４８１　（７）〜４８１　（０）は ＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）信号を結合し、これらの信号はＮ０ＤＥ　 ＣＬＫ信号の連続する刻時において連続するバッファ４８２（７）〜４８２（１ ）にラッチするための連続するデータ・フリット３６の内容を表している。 ＦＬＩＴ　００Ｆ　ＷＯＲＤＯＲ上肯定された時、その信号と肯定されたＤＡＴ Ａ　ＬＯＯＰ信号の肯定が同時に起こると、ＡＮＤゲート４９２がイネーブルさ れてＤＡＴＡ　ＮＩＢ（０）データ・ニブル信号が肯定されると、マルチプレク サ４８３がイネーブルしてゲート４８１　（０）からの出力信号をアセンブリ同 期化レジスタ４８０のニブル４８０　（０）に結合する。さらに、ＦＬＩＴ　０ ０Ｆ　ＷＯＲＤＯＲ上肯定と同時に、アセンブリ制御回路４７７はＬＡＴ　ｌｌ ｌ０ＲＫ信号を肯定してゲート４１１１５（７）〜４８５（１）をイネーブルし バッファ４８２　（７）〜４８２（１）の内容をアセンブリ同期化レジスタ４８ ０のそれぞれのニブル４８０（７）〜４８０（１）に結合する。アセンブリ制御 回路４７７はＶＡＬＩＤ　ＷＯＲＤＯＲ上肯定して、ＷＲＩＴεＡＳＲ書込み同 期化レジスタ信号を肯定してアセンブリ同期化レジスタ４８０をイネーブルし、 そこに入力された信号をラッチできることをバス・インタフェース４５３に通知 する。 以上から理解されるように、マルチプレクサ４８３はデータ・フリット３６から ワードを作る時、それぞれの信号をアセンブリ同期化レジスタ４８０のすべての ニブル４８０（ｉ）に送るための所要時間量を短縮するためのものである。特に 、ゲート４８１　（０）はワードについて最後にイネーブルされるので、マルチ プレクサ４８３はゲート４８１（０）からの信号を、ニブル４８０　（０）の入 力端子に結合する前にバッファ４８２　（０）にラッチしないですむようにする 。これにより、すべてのニブル４８１　（０）の入力端子に現れた信号を組み立 てるのに必要な時間量をＮ０ＤＥ　ＣＬＫ信号の１刻時分だけ減少することがで きる。 アセンブリ制御回路４７７は、アセンブリ同期化レジスタ４８０がデータ・ルー タ・メツセージ・パケット３０内のデータ・フリット３２のすべてからデータ・ ワードを作り上げるまで、これらの操作が繰り返し行われるようにイネーブルす る。そのあと、アセンブリ制御回路はアセンブリ同期化レジスタ４８０をイネー ブルして最後のデータ・ワードを１つ作成する。このワードはメツセージ・チェ ック・ジェネレータ４６４（図９Ｃ−２）によって生成されたチェック信号を含 んでおり、個の信号はアセンブリ同期化レジスタ４８０のニブル４８０（７）に ラッチされている。 アセンブリ制御回路４７７がＶＡＬＩＤ　ＷＯＲＤＯＲ上肯定した時、バス・イ ンタフェース４５２がアセンブリ同期化レジスタ４８０からワードを受け入れる ことができない場合は、５ＴＡＬＬ信号を肯定する。この信号は、上述したよう に、イジェクタ先入れ先出しバッファが連続するフリットを表した信号をメツセ ージ・アセンブラに送信するのを禁止する。従って、フリット・バッファ４７Ｇ の内容は５ＴＡＬＬ信号が肯定されている間未変更のままになっている。従って 、メツセージ・アセンブラ４５２がデータ・ルータ・メツセージ・パケットから 最初のワードを組み立てている場合はタグ・フィールド３５を、データ・フリッ ト３６からワードを組み立てている場合はアセンブリ同期化レジスタ４８０の下 位ニブル４８０　（０）にロードすべきデータ・フリット３６をＢＵＦ　５ＥＬ ＤＡＴＡ（３：０）バラテア選択データ信号が表しているときは、フリット・バ ッファ４７６は５ＴＡＬＬ信号が肯定されている開信号を維持している。従って 、これらの信号はそれぞれのバッファ４８２　（６）または４８２　（２）にバ ッファリングしておく必要がない。 新しいデータ・ルータ・メツセージ・パケット３０を受けて作られた最初のワー ドは、受信したデータ・ルータ・メツセージ・パケット３０のヘッダ・フィール ド４０の内容を含んでいる。プロセッサ２００は第１送信レジスタ２３４．２９ ６または３０３をロードして新しいデータ・ルータ・メツセージ・パケットの送 信をイネーブルするとき、上述したように、メツセージ・イジェクタ・ボート２ ２３が値そのものを生成しないので、ヘッダ・フィールド４０の値を用意しない 。しかし、メツセージ・アセンブラ４５２は受信したデータ・ルータ・メツセー ジ・パケット３０のヘッダ・フィールド４ｏの値を保存しておく。データ・ルー タ１５がａｌｌ−ｆａｌｌ−ｄａｗｎモードにあるときメツセージ・パケット３ ｏが受信された時は、最初のワードの作成時にニブル４８０（７）にロードされ たヘッダ・フィールド４ｏの値が使用されて、下方経路識別部分４１のフリット からの値が入っているニブル４８０（４）が識別される。ヘッダ・フィールド４ ｏからの値が保存されていなかった時は、ニブル４８０（４１〜４８０　（０） の内容がある時点でゼロにされるか、除去されてから下方経路識別部分４１がそ こにロードされている。プロセッサ２００は、データ・ルータ・メツセージ・パ ケットを送信する時、ニブル４８０（７）にストアされているヘッダ情報を使用 して下方経路識別部分４１の有効なフリットの個数を判断することができる。 図９Ｃ−４と図９０−５はアセンブリ制御回路４７７の一部の要素のロジック図 を示している０図９ｃｍ４はＬＥＮ長さ、ＴＡＧ、　ＤＮＦダウン・フリットお よびＤＡＴＡ　ＬＯＯＰデーターループ信号を生成するステート・マシン回路を 示している０図９Ｃ−５はＦＬＩＴ″ｉ”ＯＦ　ＷＯＲＤＯＲ上生成する回路を 示している。図９０−４に示すように、初期状態ではフリップフロップ５００が セットされ、ＩＤＬＥ　ＳＴアイドル状態信号を肯定する。ＳＥＬ　ＤＡＴＡ（ ４）　（ＨＥＡＤＥＲ）信号が否定された場合は、インバータ５０１はＡＮＤゲ ート５０１を付勢状態に維持し、この状態はＯＲゲート５０３をイネーブルして ＩＤＬＥ信号を肯定し、この信号はＭＯＤＥ　ＣＬＫ信号の刻時ごとにフリップ フロップ５００によってラッチされる。従って、ＳＥＬ　ＤＡＴＡ（４）　（Ｈ ＥＡＤＥＲ）信号が否定されている間、ＩＤＬＥ信号は肯定されたままであり、 フリップフロップ５００をイネーブルしてＩＤＬＥ　ＳＴアイドル信号を肯定さ れたままに維持する。 肯定されたＩＤＬＥ　ＳＴアイドル状態信号はＯＲゲート５０４も付勢し、ＯＲ ゲートはＡＮＤゲート５０５の一方の入力端子をイネーブルする。ＳＥＬ　ＤＡ ＴＡ（４）　（ＨＥＡＤＥＲ）信号が肯定されると、ＡＮＤゲート５０５が付勢 されＨＥＡＤＥＲ信号を肯定する。Ｎ０ＤＥ　ＣＬＫ信号の次の刻時を受けて、 フリップフロップ５０６がセットされＨＥＡＤＥＲＳＴヘッダ状態信号を肯定す る。これと同時に、肯定された５ＥＬＤＡＴＡ　（４）　（ＨＥＡＤＥＲ）信号 はインバータ５０１をイネーブルしてＡＮＤゲート５０２をディスエーブルし、 ＡＮＤゲートはＯＲゲート５０３をイネーブルしてＩＤＬＥ信号を否定する。Ｎ ０ＤＥ　ＣＬＫ信号の同じ刻時に、フリップフロップ５００はリセットされ、Ｉ ＤＬＥ　ＳＴアイドル状態信号な否定する。　ＨＥＡＤＥＲＳＴヘッダ状態信号 は受信されるデータ・ルータ・メツセージ・パケット３０のヘッダ・フィールド ４０の内容に対応するＳＥＬ　ＤＡＴＡ選択データ信号をフリット・バッファ４ ７６（図９Ｃ−３）がラッチするのと同時に肯定される０図９Ｃ−５に示すよう に、肯定されたＨＥＡＤＥＲＳＴ信号はＯＲゲート５１０を付勢して０ＴＨＥＲ （７）信号を肯定し、この信号はＯＲゲート５１１をイネーブルしてＦＬＩＴ　 ７０Ｆ　ＷＯＲＤＯＲ上肯定する。上述したように、これはゲート４８１　（７ ）をイネーブルして、ＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）バッファ選択データ 信号をバッファ４８２（７）に結合し、この信号はこの時点でヘッダ・フィール ド４０のないように対応している。 図９６−４に示すように、ＡＮＤゲート５０５はＳＥＬ　ＤＡＴＡ（４）　（Ｒ ＥＡＤＥＲ）が肯定されている間にだけＲＥＡＤＥＲ信号を肯定するが、これが 該当するのは、Ｎ０ＤＥ　ＣＬＫ信号の１刻時の時だけである。　ＳＥＬ　ＤＡ ＴＡ（４）（ＨＥＡＤＥＲ）信号が否定されるときは、フリップフロップ５０６ はＮ０ＤＥ　ＣＬＫ信号の次の刻時の時リセットされ、ＨＥＡＤＥＲＳＴヘッダ 状態信号を否定する。その結果、　ＯＲゲート５１０（図９Ｃ−５）似よって生 成された０ＴＨＥＲ（７）信号が否定され、ＯＲゲート５１１をイネーブルして ＦＬＩＴ　７０Ｆ　ＷＯＲＤＯＲ上否定する。 ＨＥＡＤＥＲＳＴヘッダ状態信号が肯定されている間、ＡＮＤゲート５１２と２ 番目のＡＮＤゲート５３１の一方の入力端子もイネーブルする。３番目のＡＮＤ ゲート５１４はＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）バッファ選択データ信号を 受信するが、この信号はヘッダ・フィールド４０のないように対応したままにな っている。ＡＮＤゲート５１４は事実上、イジェクタ・ボートのリーフ２１が宛 先であるかどうかあるいはデータ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモ ードで動作している時メツセージ・パケット３０が受信されるかどうかを判断す る。上述したように、データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモード で動作していなければ、ＢＵＦ　ＳＥＬ　ＤＡＴ（３：０）信号がすべて肯定さ れ、その場合ニハ、ＡＮＤゲート５１４が付勢されテＦＬＩＴ　Ｖ＝１５７リツ ト値＝１５信号を肯定する。他方、データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄ ｏｗｎモードで動作していれば、ＡＮＤゲートはディスエーブルされ、ＦＬＩＴ 　Ｖ＝１５信号を否定する。 ＦＬＩＴ　Ｖ＝１５フリット値＝１５信号が否定されると、ＡＮＤゲート５３２ の第２入力端子はディスエーブルされる。しかし、否定されたＦＬＩＴ　Ｖ＝１ ５信号はインバータ５１５をイネーブルし、インバータはＡＮＤゲート５１２の 第２入力端子をイネーブルする。肯定されたＨＥＡＤＥＲＳＴヘッダ状態信号と ＦＬＩＴ　Ｖ＝１５信号が同時に現れると、ＡＮＤゲート５１２が付勢され、Ａ ＮＤゲートをイネーブルしてＬＯＡＤ　ＣＴＲロード・ダウン・フリット信号を 肯定する。理解されるように、ＡＮＤゲート５１４はＢＵＦＳＥＬ　ＤＡＴＡ（ ３：０）信号がすべて肯定されるとＦＬＩＴ　Ｖ＝１５信号を肯定する。これは 信号がデータ・ルータ・メッセージ・パケット３０のタイのフィールドを表して いる時も行われる、しかし、　ＡＮＤゲート５１２はＨＥＡＩ）ＥＲＳＴヘッダ 状態信号が肯定された時だけＬＯＡＤ　ＤＮＦ　ＣＴＲロード・ダウン・フリッ １−・カウンタ信号を肯定し、これはＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：Ｏ）信号 がヘッダ・フィールド４０を表している時打われる。肯定されたＬＯＡＤ　ＤＮ Ｆ　ＣＴＲロード・ダウン・フリット・カウンタ信号はＯＲゲート５１３をイネ ーブルし、ＤＮＦ　ＬＯＯＰダウン・フリット・ループ信号を肯定する。Ｎ０Ｄ Ｅ　Ｃ１，に信号の次の刻時を受けると、フリップフロップ５１４はセットされ 、　ＤＮＦ　ＬＯＯＰＳＴダウン・フリット・ループ状態が肯定される。明らか なように、Ｉ（ＥＡＤＥＲＳＴヘッダ状態信号はこの時点で否定される。 この時点で、ＤＦＮ　Ｃ丁ＲＯダウン・フリット・カウンタ＝ゼロ信号が肯定さ れ、インバータ５２５をイネーブルしてＡＮＤゲート５２６をディスエーブルす る。再び図９０−５に示すように、受信されるデータ・ルータ・メツセージ・パ ケット３０のへラダ４０をこの時点で表しているＢＵＦ　ＳＥＬ　ＤＡＴＡ（３ ：０）信号はデクリメント回路５１５に結合される。デクリメント回路５１５は ４つのＢＵＦ　５ＥＬＤＡＴＡ（３：０）信号を受信して、　ＢＵＦ　ＳＥＬ　 ＤＡＴＡ（３：０）信号のバイナリ・コード値より１だけ小さいバイナリ・コー ド値を表した４つの信号を生成し、３つの上位信ＣＴＲＯ−ド・ダウン・フリッ ト・カウンタ信号はカウンタ５１ＧをイネーブルしてＬＤ　ＶＡＬ（３：１）信 号を初期カウント値とし、てロードする。 カウンタ５１６はＮ０ＤＥ　ＣＬＫ信号の連続する刻時を受けてバイナリ・コー ド値をデクリメントしながら、ＤＮＦＣＮＴ（３：Ｏ）ダウン・フリット・カウ ント信号を送信する。ＤＮＦ　ＣＮＴ（３：０）信号はインバータ５２３に結合 され、インバータはこれらの信号の各々の補数をＡＮＤゲート５２４の入力端子 に結合する。　ＤＮＦ　ＣＮＴ（２：０）信号がすべて否定された場合は、つま り、バイナリ・コード値がゼロに等しい時は、ＡＮＤゲート５２４はＤＮＦ　Ｃ ＴＲＯダウン・フリット・カウンタ＝ゼロ信号を肯定する。しかし、他のバイナ リ・コード値をもつＤＮＦ　ＣＮＴ（２：０）ダウン・フリット・カウント信号 をカウンタ５１６が生成した時は、インバータ５２３はＡＮＤゲート５２４をデ ィスエーブルしてＤＮＦ　ＣＴＲＯダウン・フリット・カウンタ信号を否定する 。。 否定されたＤＮＦ　ＣＴＲＯダウン・フリット・カウンタ信号はインバータ５２ ５（図９Ｃ−４）に結合され、インバータはＡＮＤゲート５２６の一方の入力端 子をイネーブルする。　ＡＮＤゲート５２６の他方の入力端子はそのとき肯定さ れたＤＮＦ　ＬＯＯＰ　ＳＴダウン・フリット・ループ状態信号によってイネー ブルされるので、ＡＮＤゲート５２６が付勢される。付勢されたＡＮＤゲート５ ２６はＯＲゲートをイネーブルして、ＤＮＦ　ＬＯＯＰダウン・フリット・ルー プ信号を肯定状態に維持する。これにより、フリップフロップ５１４はＮ０ＤＥ 　ＣＬＫ信号の後続の刻時の間セットされたままになっている。これにより、Ｄ ＮＦＬＯＯＰ　ＳＴダウン・フリット・ループ状態信号は肯定状態に維持される 。従って、ＤＮＦ　ＬＯＯＰ　ＳＴダウン・フリット・ループ状態信号は上述す るように、ＤＮＦ　ＣＴＲ０ダウン・フリット・カウンタ：ゼロ信号が肯定され るまで肯定されたままにあるので、インバータ５２５はＡＮＤゲート５２６をデ ィスエーブルする。 さらに、ＤＮＦ　ＣＮＴ（２：０）ダウン・フリット・カウント信号はデコーダ ５１７に結合され、デコーダはＤＮＦＣＮＴ（２：Ｏ）ダウン・フリット・カウ ント信号のバイナリ・コード値に関連する８つのＤＥＣＤＮＦ　ＣＮＴ（７：Ｏ ）デコード・ダウン・フリット・カウント信号のそれぞれを肯定する。ＤＥＣＤ ＮＦ　ＣＮＴ（４：Ｏ）デコード・ダウン・フリット・カウント信号はワード・ フリット“ｉ”信号生成回路ののそれぞれに結合される。そのうちの１つは符号 ５２０（ｆ）を付けて図９０−５に示されている。回路５２０（ｉ）はＡＮＤゲ ート５２１を備えており、このゲートは、フリップフロップ（図９Ｇ−４）から の肯定されたＤＮＦ　ＬＯＯＰ　ＳＴダウン・フリット・ループ状態信号によっ てイネーブルされる。デコーダ５１７が回路５２０（ｉ）に関連する特定のＤＥ ＣＤＮＦ　ＣＮＴ（ｉ）デコード・ダウン・フリット信号を肯定すると、ＡＮＤ ゲート５２１（ｉ）が付勢されＤＮＦ（ｆ）　ＯＦ　ＷＯＲＤワード・ダウン・ フリット”ｉ”信号のを肯定する。この信号は、肯定されると、ＯＲゲート５２ ２（ｉ）を付勢し、ＦＬＩＴ−ｉ“ＯＦ　ＷＯＲＤ信号を肯定するようにイネー ブルする。 一実施例では、データ・ルータ・メツセージ・パケット３０の下方経路識別部分 ４１はフリットが５つであるので、５つの下位ＤＥＣＤＮＦ　ＣＮＴ（４：Ｏ） デコード・ダウン・フリット・カウント信号が肯定される。さらに、アセンブリ 制御回路４７７は５つの回路５２０　（ｉ）を備えており、その各々はＤＥＣＤ ＮＦ　ＣＮＴ（４：０）信号の１つに関連づけられている。ＤＮＦ　ＬＯＯＰ　 ＳＴダウン・フリット・ループ状態信号はこれらの回路５２０（ｉ）のすべての 中のＡＮＤゲート５２１　（ｉ）を並行にイネーブルする。しかし、デコーダ５ １７はＤＥＣＤＮＦ　ＣＮＴ“ｉ“デコード・ダウン・フリット信号を一度に１ つだけ肯定し、この信号は肯定されたＦＬＩＴ″ｉ“ＯＦ　ＷＯＲＤ信号を判別 する。 ＦＬＩＴ″ｉ”　ＯＦ　１ｆＯＲＤ信号は、上述したように、Ｎ０ＤＥ　ＣＬＫ 信号の連続する刻時ごとにＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）信号を受信し、 ラッチするバッファ４８２（４）〜４８２　（０）を判別する。 カウンタ５１７をデクリメントしているある時点で、カウンタ５１６かものＤＮ Ｆ　ＣＮＴ（２：０）ダウン・フリット・カウント信号のバイナリ・コード値は ゼロに等しくなる。これが起こると、信号はすべて否定され、その場合には、イ ンバータ５２３はＡＮＤゲート５２４のすべての入力端子をイネーブルし、ＡＮ Ｄゲート５２４が付勢されてＤＮＦ　ＣＴＲＯダウン・フリット・カウンタ＝ゼ ロ信号を肯定する。肯定されたＤＮＦ　ＣＴＲＯ信号により、インバータ５２５ （図９Ｃ−４）はＡＮＤゲート５２５をディスエーブルし、ＯＲゲート５１３は ＤＮＦ　ＬＯＯＰダウン・フリット・ループ信号を否定する。否定されたＤＮＦ 　ＬＯＯＰ信号により、フリップフロップ５１４はＮ０ＤＥ　ＣＬＫ信号の次の 刻時の時リセットされる。この時点で、受信されるデータ・ルータ・メツセージ ・パケット３０が下方経路識別部分４１にフリットをもっていれば、これらはそ れぞれのバッファ４８２　（４）〜４８２　（０）でラッチされている。 受信されるデータ・ルータ・メツセージ・パケット３０が下方経路識別部分４１ にフリットをもっている場合は、肯定されたＤＮＦ　ＬＯＯＰ　ＳＴダウン・フ リット・ループ状態信号はＡＮＤゲート５２７の一方の入力端子もイネーブルす る。　ＤＮＦ　ＣＴＲＯダウン・フリット・カウンタ＝ゼロ信号が上述したよう に肯定されると、ＡＮＤゲート５２７は付勢され、ＡＮＤゲートはＯＲゲート５ ３０を付勢し、ＬＥＮ　ＳＴ長さ状態信号を肯定する。　ＬＥＮ　ＳＴ長さ状態 信号が肯定されるたときは、ＢｔｌＦ　ＳＥＬ　ＤＡＴＡ（３：０）バッファ選 択データ信号は受信されるデータ・ルータ・メツセージ・パケットのメッセージ 長フィールド３４の内容に一致している。 逆に、データ・ルータ・メツセージ・パケット３０の下方経路識別部分４１が空 である場合は、ＨＥＡＤＥＲＳＴヘッダ状態信号が肯定されると、ＢＵＦ　ＳＥ Ｌ　ＤＡＴＡ（３：０）バッファ選択データ信号はすべて肯定される。肯定され たＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）信号はＡＮＤゲート５１４をイネーブル しＦＬＩＴ　Ｖ＝１５フリット値＝１５信号を肯定する。肯定されたＦＬＩＴ＝ １５信号によりイナバータ５１５はＡＮＤゲート５１２をディスエーブルし、Ａ ＮＤゲート５１２はフリップフロップ５１４がセットされるのを禁止する。ディ スエーブルされたＡＮＤゲート５１２はＬＯＡＤＤＮＦ　ＣＴＲロード・ダウン ・フリト・カウンタ信号を否定状態に維持し、カウンタ５１６（図９Ｃ−５）が 動作を続けるのを禁止する。 肯定されたＦＬＩＴ　Ｖ、１５７リツト値＝１５信号はＡＮＤゲート５３２の一 方の入力端子もイネーブルする。その時点でフリップフロップ５０６は）ＩＥＡ ＤＥＲＳＴヘッダ状態信号を肯定するので、ＡＮＤゲート５３２が付勢され、Ａ ＮＤゲート５３２はＯＲゲート５３０の他方の入力端子を付勢して、ＬＥＮ信号 を肯定する。肯定されたＬＥＮ信号はＮ０ＤＥ　ＣＬＫ信号の次の刻時を受けて フリップフロップ５３１をイネーブルしてセットし、ＬＥＮ　ＳＴ長さ状態信号 の肯定をイネーブルする。明らかなように、ＬＥＮ　ＳＴ長さ状態信号はフリッ プフロップ５０６によってＲＥＡＤＥＲＳＴヘッダ状態信号が肯定された後のＭ ＯＤＥ　ＣＬＫ信号の１刻時に肯定され、ＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：Ｏ） バッファ選択データ信号がヘッダ・フィールド４０を表したあとのＮ０ＤＥ　Ｃ ＬＫ信号の１刻時にメッセージ長フィールド３５を表していることを示している 。これは、受信されるデータ・ルータ・メツセージ・パケット３０の下方経路識 別部分４１が空である場合と同じである。フリップフロップ５３２がセットされ ると直ちに、ＲＥＡＤＥＲＳＴヘッダ状態信号が否定されるので、ＡＮＤゲート ５３２とＯＲゲート３２０をイネーブルし、ＬＥＮ長さ信号を否定する。 Ｎ０ＤＥ　ＣＬＫ信号の次の刻時の時、肯定されたしＥＮ　ＳＴ傷信号フリップ フロップ５２９をイネーブルしてセットさせ、ＴＡＧ　ＳＴタグ状態信号を肯定 する。これと同時に、ＬＥＮ長さ信号は否定されるので、フリップフロップ５３ １がリセットされてＬＥＮ　ＳＴ長さ状態信号を否定する。肯定されたＴＡＧ　 ＳＴタグ状態信号はＯＲゲート５３２を付勢し、ＤＡＴＡ　ＬＯＯＰ信号を肯定 し、この信号は次のＮ０ＤＥ　ＣＬＫノード・クロック信号を受けたとき、フリ ップフロップ５３３をイネーブルしてセットさせ、ＤＡＴＡ　ＬＯＯＰ　ＳＴデ ータ・ループ状態信号を肯定する。 Ｎ０ＤＥ　ＣＬＫ信号の同じ刻時を受けて、否定されたＬＥＮ　ＳＴ長さ状態信 号はフリップフロップ５２９をイネーブルしてリセットさせＴＡＧ　ＳＴタグ状 態信号を否定する。 従って、理解されるように、フリップフロップ５３１゜５２９および５３３はＮ ０ＤＥ　Ｃ１，に信号の順次の刻時を受けてセットされ、ＬＥＮ　ＳＴ長さ状態 信号、ＴＡＧ　ＳＴタグ状態信号およびＤＡＴＡ　ＬＯＯＰ　ＳＴデータ・ルー プ状態信号を順次に肯定していく、さらに、フリップフロップ５３１と５２９は ｌ刻時の間セットされた後リセットされるので、ＬＥＮ　ＳＴ傷信号ＴＡＧ　Ｓ Ｔ傷信号Ｎ０ＤＥ　ＣＬＫ信号の１刻時の間だけ肯定される。　ＬＥＮ　ＳＴ傷 信号ＴＡＧ　ＳＴ傷信号肯定されている間、ＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：Ｏ ）信号は受信されるデータ・ルータ・メツセージ・パケット３０の長さ表してい る。 さらに、ＤＡＴＡ　ＣＴＲＥＱ　Ｏデータ・カウンタ＝ゼロ信号は初期状態では 否定されており、この信号はインバータ５３８をイネーブルし、ＡＮＤゲート５ ３９の一方の入力端子なイネーブルする。肯定されたＤＡＴＡ　ＬＯＯＰ　ＳＴ データ・ループ状態信号はＡＮＤゲート５３９をイネーブルし、ＡＮＤゲート５ ３９はＯＲゲート５３２をイネーブルしＤＡＴＡ　ＬＯＯＰ信号を肯定状態に維 持する。従って、フリップフロップ５３３はセット状態のままにあり、ＤＡＴＡ 　ＬＯＯＰ　ＳＴデータ・ループ状態信号を肯定したままに維持する゛、以下で 詳しく説明するように、ＤＡＴＡ　ＣＴＲＥＱ　Ｏ信号は、ＢＵＦ　ＳＥＬ　Ｄ ＡＴＡ（３：０）信号が受信されるデータ・ルータ・メツセージ・パケット３０ の最後のデータ・フリット３Ｇを表している時肯定される。その時点で、肯定さ れたＤＡＴＡ　ＣＴＲＥＱ　Ｏ信号はＡＮＤゲート５３９をディスエーブルし、 ＯＲゲート５３２をイネーブルしてＤＡＴＡ　ＬＯＯＰ信号を否定し、フリップ フロップ５３３をリセットされ、Ｎ０ＤＥ　ＣＬＫ信号の次の刻時を受けてＤＡ ＴＡ　ＬＯＯＰ　ＳＴ傷信号否定する。 再び図９０−５に示すように、ＬＥＮ　ＳＴ長さ状態信号とＴＡＧ　ＳＴタグ状 態信号はそれぞれのＯＲゲート５３４と５３５に結合され、これらのＯＲゲー！ ・をイネーブルしてＦＬＩＴ　５０Ｆ　ＷＯＲＤＯＲ上ＦＬＩＴ　６０Ｆ　ＷＯ ＲＤイ２号を肯定する。これにより、ＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）バッ ファ選択データ信号がイネーブルされる。これらの信号はそれぞれのバッファ４ ８２（５）と４８２　（６）に送られてラッチされるメツセージ長さとメツセー ジ・タグ・フィールド３４と３５の内容に順次に対応づけられる。 ＬＥＮ　ＮＴ長さ状態信号はＬＯＡＤ　ＤＡＴＡ　ＣＴＲロード・データ・カウ ンタ信号としてデータ・フリット・カウンタ回路（図９Ｃ−５）にも送られる。 　ＬＯＡＤ　ＤＡＴＡ　ＣＴＲロード・データ・カウンタ信号が肯定されると、 ４ビツト・バイナリ・ワード・カウンタ５３６をイネーブルし、ＢＵＦ　ＳＥＬ 　ＤＡＴＡ（３：０）バッファ選択データ信号をロードする−この信号は、この 時点で、受信されるデータ・ルータ・メツセージ・パケット３０のメッセージ長 フィールド３４の内容を表している。肯定されたＬＯＡＤ　ＤＡＴＡ　ＣＴＲロ ード・データ・カウンタ信号はＯＲゲート５３７も付勢し、ＯＲゲートはワード 当たり３ビツト・フリット・バイナリ・カウンタ５４０をイネーブルして初期値 をロードする。 上述したように、メッセージ長フィールド３４の中の値はメツセージ・パケット ３０の中の４ビツト・ワードデータ・フリット３６内の３２ビツト・ワードの個 数を表している。ワード当たりフリット・カウンタ５４０によってロードされた 値は、メッセージ長フィールド３４によって列挙された各ワード内のデータ・フ リット３６の個数を示している。Ｎ０ＤＥ　ＣＬＫノード・クロック信号の連続 する刻時の時のＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）バッファ選択データ信号は 、メツセージ・タグ・フィールド３５を表した後、データ・フリット３６を表し ているので、カウンタ３４は最初にＴＡＧ　ＳＴタグ状態信号によってディスエ ーブルされ、そのあとＮ０ＤＥ　ＣＬＫ信号の連続する刻時を受けてデクリメン トされる。 ワード当たりフリット・カウンタ５４０はバイナリ・コードＦＬＩＴ／ＷＲＤ　 ＣＮＴ（２：０）ワード当たりフリット・カウント信号を生成し、デコーダ５４ １に送られる。デコーダ５４１はＤＥＣＤＡＴＡ　ＦＬＩＴ　ＣＮＴ（７：０） デコード・データ・フリット・カウント信号を生成し、その各々はＦＬＩＴ／Ｗ ＲＩ）　（：ＮＴ（２：０）信号の関連バイナリ値を受けて肯定され！、　ＤＥ ＣＦＬＩＴ／ＷＲＤ　ＣＮＴ（７：０）信号ハＦＬＩＴ”ｉ“ＯＦ　ＷＯＲＤＯ Ｒ上生成時に使用されて、ゲート４８１（ｉ）とバッファ４８２（ｉ）をイネー ブルし、３２ビツト・データ・ワードの特定部分を組み立てる。特に、各ＤＥＣ ＦＬＩＴ／ＷＲＤ　ＣＮＴ（ｉ）信号はＡＮＤゲート５４ｇ　（ｉ）じｉ“は７ 〜Ｏまでの整数である）の一方の入力端子に結合され、そのすべてはフリップフ ロップ５３３（図９（ニー４）からの肯定されたＤＡＴＡ　ＬＯＯＰ　ＳＴデー タ・ループ状態信号によって並列にイネーブルされる。ＤＡＴＡ　ＬＯＯＰ　Ｓ Ｔ信号が肯定されると、ＤＥＣＦＬＩＴ／ＷＲＤ　ＣＮＴ（７）〜ＤＥＣＦＬＩ Ｔ／ＷＲＤ　ＣＮＴ（０）信号は順次に肯定されるので、ＡＮＤゲート５４ｇ　 （７）〜５４８　（０）は順次に付勢される。 ＡＮＤゲート５４８（７）が付勢されると、ＤＡＴＡ　ＦＬＩＴ　ＷＯＲＤＯＲ 上肯定してＯＲゲート５１１を付勢し、このゲートはＦＬＩＴ　７０Ｆ　ＷＯＲ Ｄ虐号を肯定する。ＡＮＤゲート４８７（６）が付勢されると、ＤＡＴＡ　ＦＬ ＩＴ　６０Ｆ　ＷＯＲＩ）信号を肯定してＯＲゲート５３５を付勢し、このゲー トはＦＬＩＴ　６０Ｆ　ＷＯＲＤＯＲ上肯定する。同様に、ＡＮＤゲート５４ｇ （５）が付勢されると、ＤＡＴＡ　ＦＬＩＴ　５０ＦＷＯＲＤ信号を肯定してＯ Ｒゲート５３４を付勢し、このゲートはＦＬＩＴ　５０Ｆ　ＶＩＯＲＤ信号を肯 定する。さらに、回路５２０（Ｌ）の各々はＡＮＤゲート５４ｇ（ｉ）を備え、 このゲートは対応するＤＥＣＤＡＴＡ　ＦＬＩＴＣＮＴ（ｉ）が肯定された時付 勢され、ＤＡＴＡ　ＦＬＩＴ　”ｉ”０ＦＷＯＲＤ信号を肯定するようにこの信 号をイネーブルする。肯定された信号はＯＲゲート５２２　（ｉ）を付勢し、こ のゲートはＦＬＩＴ　”ｉ”　ＯＦ　ＷＯＲＤＯＲ上肯定する。ＦＬＩＴ“ｉ” ＯＦ　ＷＯＲＤＯＲ上各々はゲート４８１　（ｉ）とバッファ４８２　（ｉ）を イネーブルし、連続するデータ・フリット３６を表したＢＵＦ　ＳＥＬ　ＤＡＴ Ａ（３：０）バッファ選択データ信号を連続的にゲートしてラッチして、上述し たように、３２ビツト・ワードを形成する。 ＦＬＩＴ／胃ＲＤ　ＣＮＴ（２：０）ワード当たりフリット・カウント信号はイ ンバータ５４２にも送られ、インバータは補数をとった信号をＡＮＤゲート５４ ３に結合する。　ＦＬＩＴ／ＷＲＤ　ＣＮＴ（２：０）信号のバイナリ・コード 値がゼロのときは、補数をとった信号のすべてが肯定され、インバータ５４２は ＡＮＤゲート５４３を付勢し、　ＦＬＩＴ／ＷＲＤＣＮＴ　Ｏワード当たりフリ ット・カウント＝ゼロ信号を肯定する。ＦＬＩＴ／ＷＲＤ　ＣＮＴ　Ｏ信号が肯 定されたときは、ＢＬＩＦ　ＳＥＬ　ＤＡＴＡ（３：０）バッファ選択データ信 号は３２ビツト・ワードの下位ニブルに対応している。肯定されたＦＬＩＴ／Ｗ ＲＤＣＮＴ　Ｏ信号はＡＮＤゲート５４４の一方の入力端子をイネーブルする。 ワード・カウンタ５３６の現在値を受けて生成されたＷＯＲＤ　ＣＮＴ　Ｏワー ド・カウント＝ゼロ信号が肯定されなかった時は、ＡＮＤゲート５４４は減勢さ れ、ＤＡＴＡ　ＣＴＲＥＱ　Ｏデータ・カウンタ＝ゼロ信号を否定する。以下に 詳しく説明するように、ＷＯＲＤＣＮＴ　Ｏデータ・カウント；ゼロ信号が肯定 された時は、ゲー１−４８１（ｉ）とバッファ４８２（ｉ）によって形成される ３２ビツト・ワードは受信されるデータ・ルータ・メツセージ・パケット３０の 中の最後のワードである。 ＦＬＩＴ／ＷＲＤ　ＣＮＴ　Ｏワード当たりフリット・カウント＝ゼロ信号はＡ ＮＤゲート５４５の入力端子に結合される。 さらに、ＦＬＩ丁／ＷＲＤ　ＣＮＴ　Ｏ信号の肯定の後Ｎ０ＤＥ　ＣＬＫ信号の 次の刻時を受けると、ＡＮＤゲート５４５は付勢されＷＯＲＤ　ＤＯＷＮ信号を 肯定し、この信号は肯定されたＬＡＴＷＯＲＤラッチ・ワード信号とＶＡＬＩＤ 　ＷＯＲＤＯＲ上形成するト・カウンタ５４０”をイネーブルして再ロードする 。さらに、肯定されたＷＯＲＤ　ＤＯＷＮ信号はワード・カウンタ５３６をイネ ーブルしてデクリメントする。 ワード・カウンタ５３６はバイナリ・コードＷＯＲＤ　ＣＮＴ（４：Ｏ）ワード ・カウント信号を生成する。この信号は受信された３２ビツト・データ・ワード の個数を示している。インバータ５４６は補数をとったＷＯＲＤ　Ｃ：ＮＴ（４ ：０）信号をＡＮＤゲート５４７の入力端子に結合する。ＷＯＲＤＣＮＴ（４： ０）信号がすべて否定されると、つまり、ＢＵＦＳＥＬ　ＤＡＴＡ（３：０）バ ッファ選択データ信号がデータ・ルータ・メツセージ・パケット３０内の最後の ３２ビツト・ワードのデータ・フリット３６を表している時は、また、ＦＬＩＴ ／ＷＲＤ　ＣＮＴ　Ｏワード当たりフリット・カウント＝ゼロ信号も肯定される と、つまり、ＢＵＲＳＥＬ　ＤＡＴＡ（３：Ｏ）信号が最後の３２ビツト・ワー ドの最後のデータ・フリット３６を表している時は、ＡＮＤゲート５４４が付勢 されＤＡＴＡ　ＣＴＲＥＱ　Ｏデータ・カウンタ；ゼロ信号が肯定される。 再び図９０−４に示すように、ＤＡＴＡ　ＣＴＲＥＱ　Ｏデータ・カウンタ＝ゼ ロ信号が肯定されると、インバータ５３８がイネーブルしＡＮＤゲート５３９を ディスエーブルしてＯＲゲート５３２を縁勢するので、ＤＡＴＡ　ＬＯＯＰ信号 が否定される。他方、ＤＡＴＡ　ＬＯＯＰ　ＳＴデータ・ループ状態信号は肯定 されるので、ＤＡＴＡ　ＣＴＲＥＱ　Ｏ信号の肯定はＡＮＤゲート５５０を付勢 してＣＨＥＣＫ信号を肯定する。 Ｎ０ＤＥ　ＣＬＫ信号の次の刻時を受けて、否定されたＤＡＴＡＬＯＯＰ信号は フリップフロップ５３３をイネーブルしてリセットさせ、ＤＡＴＡ　ＬＯＯＰ　 ＳＴ傷信号否定し、フリップフロップ５５１をイネーブルしてセットさせ、ＣＨ ＥＣＫ　ＳＴ傷信号肯定する。この時点で、ＤＡＴＡ　ＬＯＯＰ　ＳＴ傷信号否 定されるので、ＡＮＤゲート５５０はディスエーブルされ、ＣＨＥＣＫ信号を否 定する。否定されたＣＨＥＣＫ信号は、ＭＯＤＥ　ＣＬＫ信号の次の刻時を受け てフリップフロップ５５１をリセットさせ、ＣＨＥＣＫ　ＳＴ傷信号否定する。 従って、ＣＨＥＣＫ　ＳＴ傷信号Ｎ０ＤＥ　ＣＬＫ信号の１刻時の間だけ肯定さ れる。 以上から理解されるように、ＣＨＥＣＫ　ＳＴ傷信号ＢＵＦＳＥＬ　ＤＡＴＡ（ ３：Ｏ）信号がチェック・ジェネレータ４６４（図れる。　ＣＨＥＣＫ　ＳＴ傷 信号ＯＲゲート５１０（図９Ｃ−５）に結合され、このゲートは付勢されて０Ｔ ＨＥＲ７信号を肯定する。この信号は、上述したように、ＯＲゲート５１１をイ ネーブルしてＦＬＩＴ　７０Ｆ　ＷＯＲＤ信号を肯定し、ゲート４８１　（７） をイネーブルし信号をバッファ４８２（７）に送り、バッファはこれらの信号を 上述したようにラッチする。 ＣＨＥＣＫ　ＳＴ傷信号ＡＮＤゲート５５２にも結合される。 ＳＥＬ　ＤＡＴＡ（４）　（ＨＥＡＤＥＲ）信号が否定されると、インバータ５ ５３はＡＮＤゲート５５２の一方の入力端子をイネーブルする。　ＣＨＥＣＫ　 ＳＴ傷信号肯定はＡＮＤゲートを付勢し、ＡＮＤゲートはＯＲゲート５０３を付 勢し、ＯＲゲートはイネーブルしてＩＤＬＥ信号を肯定する。ＭＯＤＥ　ＣＬＫ 信号の次の刻時を受けて、フリップフロップ５００はセットされ、ＩＤＬＥ　Ｓ Ｔアイドル状憇信号を肯定する。この時点で、図９Ｃ−４および図９０−５を参 照して上述した操作のシーケンスを繰り返すことができる。 他方、ＳＥＬ　ＤＡＴＡ（４）　（ＨＥＡＤＥＲ）信号が肯定されると、つまり 、ＢＵＦ　ＳＥＬ　ＤＡＴＡ（３：０）が現データ・ルータ・メツセージ・パケ ット３０の最後のフリットを表しているのと同時に、ＦＩＦＯ４５１が新しいデ ータ・ルータ・メツセージ・パケット３０の最初のフリットを表したＦＩＦＯ０ ＵＴ（４：０）信号を送信する場合には、インバータ５５３はＡＮＤゲート５５ ２を減勢状態に維持する。これが起こると、肯定されたＣＨＥＣＫ　ＳＴ傷信号 ＯＲゲート５０４を付勢し、ＯＲゲートはＡＮＤゲート５０５の一方の入力端子 をイネーブルする。肯定されたＳＥＬ　ＤＡＴＡ（４）　（ＨＥＡＤＥＲ）信号 はＡＮＤゲート５０５を付勢し、ＡＮＤゲートはイネーブルしてＨＥＡＤＥＲ傭 号を肯定し、この信号はＭＯＤＥ　ＣＬＫ信号の次の刻時の時フリップフロップ ５０６をセットし、ＩＤＬＥ　ＳＴ傷信号肯定しなくても上述した操作の実行を 可能にする。これにより、メツセージ・アセンブラ４５２は、ＣＨＥＣＫ　ＳＴ 傷信号フリップフロップ５００のセットをイネーブルするためにだけ動作させる 場合よりも、Ｎ０ＤＥ　ＣＬＫ信号の１刻時だけ早く新しいメツセージ・パケッ ト３０の処理を開始することができる。 再び図９Ｃ−３に戻るが、上述したように、新しいワードがアセンブリ同期化レ ジスタ４８０でラッチするために使用可能であるということがＶＡＬＩＤ　ＷＯ ＲＤ信号の肯定によってバス・インタフェース４５３に通知されると、バス・イ ンタフェースはＷＲＩＴＥ　ＡＳＲ書込みアセンブリ同期化レジスタ信号を肯定 する。肯定されたＷＲＩＴＥＡＳＲ信号はレジスタ４８０をイネーブルし、それ ぞれのニブル４ＪｌＯ（ｉ）内の信号をメツセージ・フラグ４８６の先頭とａｌ ｌ−ｆａｌｌ−ｄｏｗｎフラグ４８にラッチする。アセンブリ同期化レジスタ４ ８０はラッチした信号をＲＣＶ　ＷＯＲＤ（３４：０）として送信する。つまり 、組込み３２ビツト・データー’７−ドをＲＣＶ　ＷＯＲＤ（３２：０）信号と して、ＢＯＭＬＡＴラッチ・メツセージ先頭信号をＲＣＶ　ＷＯＲＤ（３３）信 号として、ＡＦＤ　ＬＡＴラッチａｌｌ−ｆａｌｌ−ｄｏｗｎモード信号をＲＣ Ｖ　ＷＯＲＤ（３４）信号として送信する。 図９Ｃ−６はデータ・ルータ・インタフェース２０５の一実施例における詳細ロ ジック図である。図９Ｃ−６に示すように、バス・インタフェースは２つの先入 れ先出しバッファ（ＦＩＦＯ）　５６０と５６１を備え、これらは共にアセンフ リ同期化レジスタ４８０カラＲＣｖＷＯＲＤ（３４：０）受信ワード信号のうち 選択した部分を受け入れるように、またマルチプレクサ５６３カら＋７１ＲＣＶ 　ＤＡＴＡ（３４：０）信号（７）うち選択した部分を受け入れる長さストアを 受け入れるように接続されている。 ＦＩＦＯ５６０はニブル４ｇｏ（５）と４８０　（６）から１１７）ＲＣＶ　Ｗ ＯＲＤ（２８：２２）とアセンブリ同期化レジスタ４８０のＡＦＤ　ＬＡＴａｌ ｌ−ｆａｌｌ−ｄｏｗｎラッチ信号を構成する長さとタグ部分を受け入れる。　 ＰＩＦＯ５６０は左インタフェース・レジスタ・セット２９０の状況および私用 レジスタ３００と３０１、または右インタエース・レジスタ・セット２９１の状 況および私用レジスタ３００と３０１の受信長さフィールド２５３、受信タグ・ フィールド２４５、および受信ａｌｌ−ｆａｌｌ−ｄｏｗｎモード・フィールド ２５４の内容を制御するために使用される（図９Ａ−２Ｂ）。 （ｉ）　ＦＩＦＯ５６０はＦＩＦＯ５６０が追加情報をバッファリングできるか どうかを示すＳＴ　ＦＩＦＯＮＲＦＵＬＬ状況情報バッファはぼ満杯信号を肯定 していない、（ｉｉＪ　ＦＩＦＯ５６１はＤＡ　ＩＮＦ　ＦＩＦＯＮＲＦＵＬＬ データ情報バッファはぼ満杯信号を肯定じていない、（ｉｉｉ）　ＲＥＣＥＮ受 信イネーブル信号が肯定されている、以上の場合は、制御回路５６４はＡＮＤゲ ート５６５の一方の入力端子を付勢するためにＷＲＴ書込み信号を生成する。Ｒ ＣＶ　ＷＯＲＤ受信ワード信号がデータ・ルータ・メツセージ・パケット３０の 最初のワードを表している時は、長さ、タグおよびａｌｌ−ｆａｌｌ−ｄｏｗｎ モード情報からなっている。その場合には、ＲＣＶ　ＷＯＲＤ（３３）信号を構 成す６ＢＯＭＬＡＴラッチ・メツセージ先頭信号が肯定され、この信号はＡＮＤ ゲート５６４の他方の入力端子を付勢し、ＡＮＤゲートがイネーブルしてＳＴＡ 、ＷＲＴ　ＥＮ状況書込みイネーブル信号を肯定する。　ＳＴＡ　ＷＲＴ　ＥＮ 信号が肯定されると、ＰＩＦｏ　５６１は、ＮＯ［）Ｅ　ＣＬＫ信号の次の刻時 の時、長さ、タグおよびａｌｌ−ｆａｌｌ−ｄｏｗｎモード情報を表しているＲ ＣＶ　ＤＡＴＡ（３４：Ｏ）部分をラッチする。 データ先入れ先出しＰＩＦｏ　５６１はアセンブリ同期化レジスタ４８０から（ ７）ＲＣＶ　ＷＯＲＤ（３１：Ｏ）信号をバッファリングするために使用される 。　ＰＩＦｏ　５６１は中間、左および右レジスタ・セット２３０，２９０およ び２９１（図９−２Ａおよび９Ａ−２Ｂ）の受信レジスタ２３３．２９５および ３０２の内容を制御するために使用される。 ＢＯＭ　ＬＡＴラッチ・メツセージ先頭信号およびＡＦＤＬＡＴラッチａｌｌ− ｆａｌｌ−ｄｏｗｎモード信号は制御回路５６４からのＷＲＴ書込みイネーブル 信号と一緒に使用されて、ＰＩＦＯ５６１によ６ＲＣＶ　ＷＯＲＤ（３２：０） 受信ワード信号のバッファリングを制御する０通常否定のＲＣＶ　５ＴＯＰ受信 停止信号が否定された場合は、マルチプレクサ５６６はＲＣＶ　ＷＯＲＤ（３２ ：０）受信ワード信号をＰＩＦｏ　５６１（７）データ入力端子に結合する。　 ＡＦＤ　ＬＡＴラッチａｌｌ−ｆａｌｌ−ｄｏｗｎモードが否定されて、データ ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモードにあるときデータ・ルータ・ メツセージ・パケット３０が受信されなかったことを示している場合は、ＢＯＭ 　ＬＡＴ信号はＲＣＶ　ＷＯＲＤ（３２：Ｏ）信号ヲＰＩＦＯ５６１にストアす ることを制御する。この場合は、ＢＯＭ　ＬＡＴ信号が肯定されると、つまり、 ＲＥＣＷＯＲＤ（３２：Ｏ）受信ワード信号が長さ、タグおよびａｌｌ−ｆａｌ ｌ−ｄｏｗｎモード情報を定義している時は、インバータ５７８はＯＲゲート５ ６７を減勢状態に維持するので、ＯＲゲートはＡＮＤゲート５７０の一方の入力 端子をディスエーブルする。 ＡＮＤゲート５７０はＷＲＴ書込みイネーブル信号の肯定レベルに関係なくディ スエーブルのままで、ＯＲゲート５７１の一方の入力端子をディスエーブルする 。ＰＥＩＢＵＳ　ＷＲ丁ＤＡ　ＦＩＦＯインタフェース・バス書込みデータＦＩ ＦＯバッファ信号が否定された時は、つまり、プロセッサ２００がデータ・ワー ドを先入れ先出しＰＩＦＯ５６１にロードしようとしている場合を除き、ＯＲゲ ート５７１はディスエーブルのままでＤＡ　ＷＲＴ　ＥＮデータＦＩＦＯバッフ ァ書込みイネーブル信号を否定し、ＦＩＦＯ５６１がＲＣＶＷＯＲＤ（３２：０ ）信号をロードするのを禁止する。 メツセージ・パケット３０から取り出された連続するワードごとに、ＢＯＭ　Ｌ ＡＴラッチ・メツセージ先頭信号は否定される。その場合は、インバータ５６８ はＯＲゲート５６７を付勢し、ＯＲゲートがイネーブルしてＡＮＤゲート５７０ の一方の入力端子をイネーブルする。制御回路５６４からのＷＲＴ書込みイネー ブル信号が肯定されると、これを受け’ｒ　ＡＮＤゲートが肯定され、　ＯＲゲ ート５７１を付勢する。付勢されたＯＲゲート５７１はＤＡ　ＷＲＴＥＮデータ 書込みイネーブル信号を肯定する。ＤＡｌｌＲＴＥＮ信号が肯定されている間に 、データ先入れ先出しＰＩＦｏ　５６１はメツセージ・パケット３０の次のワー ドをラッチする。 ＰＩＦｏ　５６１がほぼ一杯になると、ＤＡ　ＦＩＦＯＮＲＦＵＬＬはぼ満杯信 号を肯定し、この信号は制御回路５６４がＷＲＩＴＥ　ＡＳＲ書込みアセンブリ 同期化レジスタ信号を肯定するのを禁止し、メツセージ・アセンブラ４５２から ＶＡＬＩＤ　ＷＯＲＤ信号を受信した時ＷＲＴ信号を肯定するのを禁止する。さ らに、制御回路５６４は５ＴＡＬＬ信号を肯定して上述したようにメツセージ・ アセンブラ４５２を禁止する。 ＢＯＭ　ＬＡＴラッチ・メツセージ先頭信号の肯定とＡＦＤＬＡＴラッチａｌｌ −ｆａｌｌ−ｄｏｗｎモード信号の否定が同時に行われると、データ先入れ先出 しＰＩＦＯ５６１が新しいメツセージ・パケット３０の最初のワードをラッチす るのを禁止する。この状態が起こるのは、データ・ルータ１５がａｌｌ−ｆａｌ ｌ−ｄｏｗｎモードにないときメツセージ・パケット３０が受信された時であり 、その場合は、ＲＣＶＷＯＲＤ（３１：２ｇ）とＲＣＶ　ＷＯＲＤ（１９：Ｏ） 受信ワード信号ニヨッて定義されたアドレス情報を保存しておく必要がない。サ ラニ、残すノ情報、つまり、ＲＣＶ　ＷＯＲＤ（２７：２０）受信ワード信号に よって表された長さとタグ情報は、ＡＦＤ　ＬＡＴラッチａｌｌ−ｆａｌｌ−ｄ ｏｗｎモード信号と同様に、ＰＩＦ０５６０と該当の状況レジスタに入っている 。データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモードにないとき受信され たデータ・ルータ・メツセージ・パケット３０かもメツセージ・アセンブラ４５ ２によって組み立てられた最初のワードをデータ先入れ先出しＰＩＦＯ５６１が ラッチするのを禁止すると、プロセッサ２００が特定のメツセージ・パケット３ ０のＦＩＦＯ５６１から取り出す必要のあるワードの個数が減少する。言い換え れば、これにより、ＰＩＦ０５６１は受信したメツセージ・パケット３０のデー タ・フリット３６から作られたワードをより多く保存することができる。 他方、データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモードにあるときデー タ・ルータ・メツセージ・パケット３０が受信された時は、ＲＣＶ　ＷＯＲＤ（ ３１：Ｏ）受信ワード信号の最初のワードはＰＩＦＯ５６１にバッファリングさ れる。ワードをＰＩＦｏ　５６１にバッファリングしておくと、ＲＣＶ　ＷＯＲ Ｄ（３１：２８）とＲＣＶ　ＷＯＲＤ（１９：０）信号によッテ定義すレタアド レス情報を保存しておくことができるので、上述したように、データ・ルータ・ インタフェース２０５を経由したメツセージ・パケット３０の再送が容易になる 。その場合は、肯定されたＡＦＤ　ＬＡＴラッチａｌｌ−ｆａｌｌ−ｄｏｗｎモ ード信号はＯＲゲート５６７を付勢し、ＯＲゲートはＡＮＤＮＯゲート（ｌの一 方の入力端子をイネーブルする。ＡＮＤゲート５７０は上述したように肯定され た胃ＲＴ信号を受けると付勢され、ＡＮＤＯＮＯＲ−トく上述したようにＯＲゲ ート５７１を付勢してＤＡ　ＷＲＴ　ＥＮデータ・バッファ書込み信号を肯定す る０以上から理解されるように、ＰＩＦＯ５６１はデータ・ルータ・メツセージ ・パケット３０の最初のワードを定義しているＲＣＶ　ＷＯＲＤ（３１：０）信 号を、状況ＰＩＦＯ５６０が同じワードの長さ、タグおよびａｌｌ−ｆａｌｌ− ｄｏｗｎモード情報を定義しているＲＣＶ　ＷＯＲＤ（２７：２０）とＲＣＶ　 ＷＯＲＤ（３３）信号をラッチスルノと同時にラッチする。データ先入れ先出し ＰＩＦｏ　５６１はデータ・ルータ・メツセージ・パケット３０の連続するワー ドを定義しているＲＣＶ　ＷＯＲＤ（３２：Ｏ）信号を上述したのと同じように バッファリングする。 長さストア５６２の内容はＰＩＦＯ５６１に受信され、バッファされないで残っ ているデータ・ルータ・メツセージ・パケット３０の３２ビツト・ワードの個数 を示している。肯定されたＢＯＭ　ＬＡＴラッチ・メツセージ先頭信号はマルチ プレクサ５６３もイネーブルして、長さ情報を表しているＲＣＶ　ＤＡＴＡ（３ ４：０）信号の部分を長さストア５６２の入力端子に結合する。肯定されたＷＲ Ｔ書込みイネーブル信号は長さストア５６２をイネーブルしてその入力端子に現 れた信号をラッチし、この時点でこの信号は受信されるデータ・ルータ・メツセ ージ・パケット３０の長さを示している。 長さストア５６２からのＬＥＮ　ＣＮＴ長さカウント出力信号はデクリメント回 路５７２の入力端子に結合され、デクリメント回路は、ＬＥＮ　ＣＮＴ長さカウ ント信号のバイナリ・コード値よりも１だけ小さいバイナリ・コード値をもつＮ ＸＴ　ＬＥＮ　ＣＮ７次の長さカウント信号を生成する。　ＲＣＶ　ＷＯＲＤ受 信ワード信号の連続するワードと共に、ＢＯＭ　ＬＡＴラッチ・メツセージ先頭 信号が肯定され、マルチプレクサ５３６をイネーブルしてＮＸＴ　ＬＥＮＣＮＴ 次の長さカウント信号を長さストア５６２の入力端子に結合し、長さストアは肯 定されたＷＲＴ書込みイネーブル信号を受けてこれらの信号をラッチする。 ＷＲＴ書込みイネーブル信号の連続する肯定は受信されるデータ・ルータ・メツ セージ・パケット内の連続するワードを定義しているＲＣＶ　ＷＯＲＤ（３１： ０）受信ワード信号のローディングも制御するので、長さストアは各ワードがＰ ＩＦ０５６１にラッチされるごとに連続してデクリメントされる。 さらに、長さストア５６２に最初にロードされた値は受信されるデータ・ルータ ・メツセージ・パケット３０の中のワードの個数を示しているので、長さストア ５６２の内容がゼロになると、データ・ワードがすべてＦＩＦＯ５６１に入った ことになる。そのようなときは、長さストア５６２からのＬＥＮ　ＣＮＴ長さカ ウント信号はＮＯＲゲート５７３に結合され、　ＮＯＲゲートはＬＥＮ　ＣＮＴ 信号のすべての否定された時肯定されたＬＥＮ　Ｏ長さ＝ゼロ信号を生成する。 先入れ先出しＦＩＦＯ５６０がＳＴ　ＩＮＦ　ＦＩＦＯＮＥ状況情報先入れ先出 しバッファ非空信号を肯定した時は、その信号と肯定されたＬＥＮ　Ｏ長さカウ ント出力信号はＡＮＤゲート５７４を付勢し、ＡＮＤゲートはＯＲゲート５７５ を付勢してＮＥＷ　ＤＲＭＳＧ新データ・ルータ・メツセージ信号を肯定する。 肯定されたＮＥ　ＤＲＭＳＧ信号はデータ・ルータ・インタフェース１５がデー タ・ルータ１５から新しいデータ・ルータ・メツセージ・パケット３０を受信し たことを示している。この信号は対応する状況レジスタ２３１．２９３または３ ００（図９Ａ−２Ａおよび９Ａ−２Ｂ）の受信ビット２４１を条件づけるために 使用することが可能であり、ネットワーク・インタフェース２０２をイネーブル してプロセッサ２００に割込みをかけて、プロセッサり出せるようにするために 使用することも可能である。 さらに、肯定されたＮＥＷ　ＤＲＭＳＧ新データ・ルータ・メツセージ信号はＡ ＮＤゲート５７６の一方の入力端子をイネーブルする。　ＡＮＤゲート５７６の 他方の入力端子がＥＮ　ＲＤ　ＳＴ　ＦＩＦＯイネーブル読取り状況先入れ先出 しバッファ信号によってイネーブルされたときは、ＡＮＤゲート５７６はＲＤ　 ＳＴ　ＦＩＦＯ読取り状況先入れ先出しバッファ信号を肯定する。　ＥＮ　ＲＤ 　ＳＴ　ＦＩＦＯ信号の状態は事実上状況レジスタ２３１．２９３または３００ を制御する回路によって制御され、プロセッサ２００がその長さ、タグおよびａ ｌｌ−ｆａｌｌ−ｄｏｗｎモードが状況レジスタに入っている以前に受信したメ ツセージ・パケット３０の取出しを終えた時、インジェクタ／イジェクタ共通制 御／状況回路２２２によって肯定される。この時点で、状況レジスタを制御する 回路はＰＩＦｏ　５６０からの情報が状況レジスタの該当フィールドにロードさ れるようにイネーブルすることができるので、ＥＮ　ＲＤ　ＳＴ　ＦＩＦＯ信号 を肯定して、ＡＮＤゲートをイネーブルしＲＤ　ＳＴ　ＦＩＦＯ信号を肯定する 。 データ先入れ先出しＰＩＦｏ　５６１の内容の取出しはＲＥＡＤＤＡ　ＦＩＦＯ 読取りデータ先入れ先出しバッファ信号によって制御される。この信号はプロセ ッサ２００がそれぞれの受信レジスタ２３３を読み取る時イジェクタ共通制御／ 状況回路２２６によって肯定される。 バス・インタフェース４５３は他の機能もいくつか備えている。まず、明らかな ように、コンテキスト・スイッチ操作の時点では、データ先入れ先出しＰＩＦｏ 　５６１は、データ・ルータ・メツセージ・パケット・データを収めている場合 がある。コンテキスト操作を実行する際には、データ先入れ先出しＰＩＦＯ５６ １の内容を吐き巴して、あるコンテキストの中で転送されたメツセージ・パケッ トのデータがプロセッサ２００によって取り畠されて、そのコンテキストの中で 処理され、他のコンテキストの中では処理されないようする必要がある。プロセ ッサ２００は受信レジスタ２６０．２９５および３０２を通してデータを取り出 すことによってその操作を実行することができる。他方、コンテキストが復元さ れる時は、コンテキスト・スイッチ時にＦｒＦｏ　５６１に入っていたデータ・ ワードをＰＩＦＯ５６１に再ロードする必要がある。これにより、コンテキスト はコテキスト・スイッチ時と同じ状態に復元される。 これを可能にするために、マルチプレクサ５６６の他方の入力端子はインタフェ ース・バス２１１からデータを受信するように接続されている。この状態が起こ った時は、ＲＣＶ　ｓｒｏ′Ｐ受信停止信号が肯定され、マルチプレクサをイネ ーブルしてバス２１１からのデータを先入れ先出しＰＩＦｏ　５６１の入力端子 に結合する。さらに、イン９フｚ−ス２１２はＰＩ　ＢＵＳ　ＷＲＴ　ＤＡ　Ｆ ＩＦＯ書込みデータ先入れ先出しバッファ信号を肯定する。この信号はＯＲゲー ト５７１を付勢してＤＡ　ＷＲＴ　ＥＮデータ先入れ先出しバッファ書込みイネ ーブル信号を肯定する。これにより、先入れ先出しＦＩＦＯ５６１がイネーブル されてインタフェース・バス２１１がらデータをロードし、プロセッサ２００は コンテキスト・スイッチが行われた時点にコンテキストを復元することが可能に なる。 以上から理解されるように、プロセッサ２００は他の理由のために、データを先 入れ先出しバッファ５６２にロードする必要がある場合もある。例えば、プロセ ッサ２００はループ・バック・テストを行って、データをＰＩＦｏ　５６１にロ ードし、それを読み戻してデータ・ルータ・インタフェース２０５が正しく稼働 していることを確かめる必要がある。これを可能にするのがこの機能である。 もう１つの機能によれば、プロセッサ２ｏｏはイジェクタ・ボート２２５による データ・ルータ・メツセージ・パケット３０の受信を禁止するがどうかを制御で きると同時に、ボートがメツセージ・パケット３ｏを受信する時プロセッサ２０ ０が受信を禁止した場合でもバス・イジェクタ・ボート２２５が完全なデータ・ ルータ・メツセージ・パケットを受信できるようにする。 上述したように、プロセッサ２００は私用レジスタ２３３の受信停止ビット、ま たは左と右レジスタ・セット２９０と２９１の私用レジスタ２９５または３０１ の対応するビットの受傷停止ビットをセットすることにより、イジェクタ・ボー ト２２５がデータ・ルータ・メツセージ・パケット３０を受信するのを禁止する ことができる。 特に、上述したように、バス・インタフェース４５３がデータ・ルータ・メツセ ージ・パケット３０からデータ・ワードをすべて受信した時は、長さストア５６ ２の内容は値がゼロになっている。そのようなことが起こると、ＬＥＮ　（１： ＮＴ長さカウント信号はすべて否定され、バイナリ・コード値ゼロを表している ので、ＮＯＲゲート５７３はＬＥＮ　Ｏ長さ＝ゼロ信号を肯定する。 ＦＩＦＯ５６０〜ＡＮＤゲート５７４からの取出しを制御するほかに、ＬＥＮ　 Ｏ信号はＡＮＤゲート５７７の一方の入力端子をイネーブルする。 ＡＮＤゲート５７７の他方の入力端子は受信停止制御回路５８０からのＲＥＣ５ ＴＯＰ　ＲＥＱ受信停止要求信号によって制御される。この回路は図９０−７に 示されている。図９０−７に示すように、受信停止制御回路５８０はフリップフ ロップ５８１を備えており、このフリップフロップはＡＮＤゲート５８２から肯 定されたＳＥＴ　ＲＥＣ５ＴＯＰ　ＲＥＱ　ＦＦセット受信停止要求フリップフ ロップ信号を受けるとセットされる。　ＡＮＤゲート５８２は、それぞれの私用 レジスタ２３３．２９０または２９１の受信停止ビットの設定を制御する信号を インタフェース２１２（図８）から受けると、付勢してＳＥＴ　ＲＥＣ５ＴＯＰ 　ＲＥＱ　ＦＦ信号を肯定する。 肯定されたＲＥＣ５ＴＯＰ　ＲＥＱ受信停止要求信号はＡＮＤゲート５７７の他 方の入力端子を付勢する。　ＬＥＮ　Ｏ長さ＝ゼロも肯定された時は、ＡＮＤゲ ートは付勢されて、ＲＥＣ５ＴＯＰ　ＧＲＡＮＴ受信停止許可信号を肯定する。 インバータ５８６はＡＮＤゲート５８７をディスエーブルしＲＥＣＥＮ受信イネ ーブル信号を否定し、制御回路５６４がＷＲＴ書込みイネーブル信号を肯定する のを禁止、事実上インタフェース４５３がアセンブリ同期化レジスタ４８０から 受信するのを禁止する。ＡＮＤゲート５７７はＬＥＮ　Ｏ信号が肯定されるまで 付勢されないので、ＡＮＤゲート５８７はＳＥＴ　ＲＣＶ　５ＴＯＰ　ＲＥＱ　 ＦＦセット受信停止要求フリップフロップ信号が肯定された時受信中であったデ ータ・ルータパメッセージ・パケット３０のデータ・ワードのすべてがＰＩＦｏ 、５６１に完全にロードされるまでディスエーブルされない。 ＡＮＤゲート５７７からのＲＥＣ５ＴＯＰ　ＧＲＡＮＴ受信停止許可信号は受信 停止制御回路（図９Ｃ−７）のＡＮＤゲート５８５の入力端子にも結合される。 ＲＥＣ５ＴＯＰ　ＧＲＡＮＴ信号が左と右の両方のイジェクタ・ボート２２５（ １）と２２５　（ｒ）によって肯定された時は、ＡＮＤゲート５８５は付勢され 、ＳＥＴ　ＲＥＣ５ＴＯＰセット受信停受信停止前定し、この信号はフリップフ ロップ５８１をリセットし、ＲＥＣ５ＴＯＰ　ＲＥＱ受信停止要求信号が否定さ れ、フリップフロップ５８３がセットされ、ＲＥＣ５ＴＯＰ受信停受信停止前定 する。 再び図９Ｃ−６に示すように、否定されたＲＥＣ５ＴＯＰ　ＲＥＱ受信停止要求 信号はＡＮＤゲート５７７をディスエーブルするので、ＡＮＤゲートはＲＥＣ５ ＴＯＰ　ＧＲＡＮ丁受信停止許可信号を否定する。インバータ５８６はこの信号 の補数をとることにより、ＡＮＤゲート５８７の一方の入力端子をイネーブルす る。しかし、インバータ５９０を経由してフリップフロップ５８３（図９Ｇ−７ ）から肯定されたＲＥＣ３ＴＯＰＥＣ３ＴＯＰ受信停止上、ＡＮＤゲート５８７ はＲＥＣＥＮ受信イネーブル信号を否定状態に維持する。 否定されたＲＥＣ５ＴＯＰ　ＧＲＡＮＴ信号はＡＮＤゲート５８５もイネーブル し、ＡＮＤゲートはＳＥＴ　ＲＥＣ５ＴＯＰセット受信停受信停止前定する。プ ロセッサ２００は、このあと、それぞれの私用レジスタの受信停止ビットをクリ アすることによって、イジェクタ・ボートをイネーブルして受信を再開すること を可能にする。この場合は、ＡＮＤゲート５８４は付勢され、ＲＥＳＥＴ　ＲＥ Ｃ５ＴＯＰリセット受信停受信停止前定し、フリッププロップ５８３をイネーブ ルしてリセットさせることにより、ＲＥＣ５ＴＯＰ受信停受信停止前定する。再 び図９０−６に示すように、否定されたＲＥＣ５ＴＯＰ受信停受信停止前ンバー タ５９０によって補数がとられて、ＡＮＤゲート５８７の他方の入力端子をイネ ーブルすることにより、ＡＮＤゲートを付勢してＲＥＣＥＮ受信イネーブル信号 を肯定する。そのあと、制御回路５６４はＷＲＩＴＥ　ＡＳＲ書込みアセンブリ 同期化レジスタ信号とＷＲＴ　ＥＮ書込みイネーブル信号を肯定することを再開 し、データ・ルータ・メツセージ・パケット３０の受信を再開することを可能に する。 メツセージ・イジェクタ・ボート２２５の上記説明の中でメツセージ・イジェク タ・ボート２２３について説明したように、回路はすべてクロック・バッファ２ ０７から与えられるＮ０ＤＥ　ＣＬＫ信号を受けて動作するが、ネットワーク・ インタフェース２０２の大部分を含む処理要素の大部分を処理要素１１での大部 分の操作を同期化する処理要素クロック信号（図示せず）を受けて動作させ、ネ ットリーク・インタフェース２０２の一部だけをＮ０ＤＥ　ＣＬＫ信号を受けて どうさせることが望ましい場合がある。そのような場合には、一実施例では、フ リット受信ステージ４５０．イジェクタＰＩＦＯ４５１およびイジェクタ・メツ セージ・アセンブラ４５２はＮ０ＤＥ　ＣＬＫ信号を受けて動作するが、他方、 バス・インタフェース回路４５３はＰＥ　ＣＬＫ信号を受けて動作する。この実 施例では、バス・インタフェース４５３から得られるＶＡＩＪＤＷＯＲＤ信号は イジェクタ・メツセージ・アセンブラ４５２に直接結合されないで、図９Ｂ−９ に示す同期化回路４４４かそれと同じような同期化回路を通して同期化される。 ｉｖ、状況／制御回路 図９０−１〜図９Ｄ−７は、状況レジスタ２３１．２９３および３００（図９Ａ −２Ａおよび９Ａ−２Ｂ）と私用レジスタ２３２．２９４および３０１、さらに メツセージ・カウント・レジスタ３１３のいくつかのフィールドを制御する回路 の詳細図である。図９０−１〜図９Ｄ−５はデータルータ１５からデータ・ルー タ・メツセージ・パケット３０の受信を受けて、およびプロセッサ２００（図８ ）がインタフェース・バス２１１上にロードしたことを受けて、状況レジスタと 私用レジスタのローディングを制御する回路の詳細図である。図から理解される ように、プロセッサ２００の制御の下でそれぞれのレジスタをローディングする と、プロセッサはそれらを初期設定し、コンテキスト・スイッチを受けてコンテ キストを設定する。図９０−１は、「中間の」レジスタのローディングとそこか らの読取りを、プロセッサ２００から見えない形で制御する詳細ブロック図であ り、図９Ｄ−２〜図９Ｄ−５はその回路の詳細図である。 図９Ｄ−１に示すように、左メツセージ・イジェクタ・ボート２２５（１）によ って受信されたメツセージの［ＬＥＦＴ］ＭＳＧ　５ＴＡＴメツセ一ジ状況信号 はバス６００を通して状況情報ＦＩＦＯ５６０から結合されている。プロセッサ ２００によって取り出される新しいデータ・ルータ・メツセージ・パケット３０ の受信を示す［ＬＨＦＴ）　ＮＥＶＩ　５ＴＡＴｔＪＳ信号をバス・インタフェ ース４５３から受けると、［ＬＥＦ月ＭＳＧ　５ＴＡＴ信号は状況レジスタ２９ ３と私用１／ジスタ２９４の各フィールドにラッチされる。特に、ＭＳＧ［ＬＥ ＦＴＩ　５ＴＡＴ　［ＲＥＣＬＥＮＧＴ旧信号を種信号、受信したメツセージ３ ０の長さを示しているフィールドは、ラッチ６０１によってラッチされ、状況レ ジスタ２９３の受信長さフィールドがこのラッチから得られる。さらに、［ＬＥ ＦＴＩ　ＭＳＧＳＴＡＴ［ＲＥＣＬＥＮＧＴ旧信号は種信号よびデクリメント回 路６０２を通して結合され、ラッチ６０３にラッチされて、状況レジスタ２９３ の受信長さ残存フィールドが得られる。同様に、受信したメツセージ・パケット ３０のタグ・フィールドを表している　［ＬＥＦＴ］ＭＳＧ　５ＴＡＴ　［ＴＡ Ｇ］信号はラッチ６０４にラッチされ、状況レジスタ２９４の受信タグ・フィー ルドが得られる。最後に、［ＬＥＦＴＩ　ＭＳＧ　５ＴＡＴ［ＡＦＤ］信号は、 データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモードにあるときメツセージ ・パケット３０されたかどうかを示し、またメツセージ・パケット３０が宛先リ ーフ２１に到着していないことを示しており、ラッチ６０５にラッチされて、私 用レジスタ２９４の受信ａｌｌ−ｆａｌｌ−ｄｏｗｎフラグが得られる。右ボー ト・イジェクタ２２５（ｒ）にも同様のバスとラッチのセット（図示せず）が用 意されている。 ラッチ６０１，６０３．６０４および６０５もインタフェース・バス２１１から ロードすることができる。特に、図９Ｄ−１にＰＥＩ　Ｂｕｓ　［ＬＥＮ］、　 ＰＥＩ　Ｂｕｓ　［ＴＡＧ］、およびＰＥＩＢｕｓ　［ＡＦＤｌ　として示して いる信号が伝達されるデータ・ラーｆンのうち該当するものは、それぞれラッチ ６０１、６０３および６０５に接続されている。さらに、ＰＥＩＢｕｓ　［ＬＥ Ｎ　ＲＥＭＩ　として示した信号を伝達するデータ・ラインは選択およびデクリ メント回路６０２に接続されている。いずれの場合も、それぞれの信号は全体を ＰＥＩ　Ｂｕｓ　ＷＲＴ　ＬＤＲＲＥＧ書込み左データ・ルータ・レジスタ信号 で示した書込みイネーブル信号をプロセッサ２００の制御の下でインタフェース ２１２から受けて、各ラッチにラッチすることができる。インタフェース２１２ は、プロセッサ２００の制御の下で、対応するＰＥＩＢｕｓ　ＲＤ　ＬＤＲＲＥ Ｇレジスタ読取りイネーブル信号を受けて、各ラッチの内容をバス２１１上に結 合することを可能にする。 選択およびデクリメント回路６０２はいくつかの機能をもっている。バス２１１ からのどちらかの　［ＬＥＦＴ］ＭＳＧ　５ＴＡＴ信号がラッチ６０３からロー ドされるとき、バスは一方または他方からの信号を選択的にラッチ６０３に結合 する。さらに、プロセッサ２００が受信レジスタから読み取る時、プロセッサは ラッチ６０３にラッチされた信号によって表されたバイナリ・コード値をデクリ メントして、その結果をそこにラッチすることを可能にし、まだ読み取られない で残っているメツセージ・パケット３０の長さを表す。さらに、　［ＬＥＦＴＩ 　ＭＳＧＳＴＡＴ　［ＡＦＤｌａｌｌ−ｆａｌｌ−ｄｏｗｎ信号が肯定された場 合は、ラッチ６０３が初めてロードされると、ＭＳＧ　５ＴＡＴ［ＬＥＮＧＴＨ ］信号の値をインクリメントしてからその信号をラッチ６０３に結合する。明ら かなように、データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモードにあると き、リーフ２１がデータ・ルータ・メツセージ・パケット３０の途中の宛先であ る場合は、パケット３０の長さは実際はメッセージ長フィールド３４の内容で表 された長さであり、このフィールドは１だけインクリメントされた［ＬＥＦＴＩ 　ＭＳＧ　５ＴＡＴ　［ＬＥＮＧＴ旧信号の種信号リ・コード値で表されている 。これにより、ヘッダ４０、下方経路識別部分４１、およびメッセージ長とタグ ・フィールド３４と３５を構成する追加ワードを受け入れて、これらをボート・ イジェクタ２２５　（１）によって保存することができる。 ［ＬＥＦＴＩ　ＭＳＧ　５ＴＡＴメツセ一ジ状況信号がラッチ６０１゜６０４オ よび６０５にロードされると、これらはシャドウ・レジスタ６１０にロードされ る。特に、［ＬＥＦＴＩ　ＭＳＧＳＴＡＴ　［ＡＦＤ］信号はラッチ６１１　（ １）にロードされ、［ＬＥＦＴ］ＭＳＧ　５ＴＡＴ　（ＬＥＮＧＴＨ３信号はラ ッチ６１２（１）にロードされ、［ＬＥＦＴＪ　ＭＳＧ　５ＴＡＴ　［ＴＡＧ］ 信号はラッチ６１３（１）にロードされる。さらに、有効フラグがシャドウ・レ ジスタ６１０（１）の中のラッチ６１１（１）〜６１３（１）の内容の状況を示 すように条件づけられる。有効フラグ６１４（１）はセットされると、［ＬＥＦ ＴＪ　ＶＡＬＩＤ信号を肯定する。シャドウ・レジスタ６１０（ｒ）も用意され ており、右イジェクタ・ボート２２５（ｒ）からの［ＲＩＧＨＴＩ　ＭＳＧ　５ ＴＡＴＵＳ信号について同じラッチ６１１（ｒ）〜６１３（ｒ）および同じ有効 フラグ６１４（ｒ）をもっている。ラッチ６０１．６０４および６０５インタフ エース・バス２１１からロードされると、シャドウ・レジスタ６１０　’（１） の対応するラッチもそこからロードされる。 両方のシャドウ・レジスタ６１０（１）と６１０（ｒ）からのラッチされた信号 はマルチプレクサ６１４のそれぞれのデータ入力端子に結合され、そのデータ出 力端子は状況レジスタ２３１の受信長さフィールド２４３と受信タグ・フィール ド２４５オよび私用レジスタ２２の受信ａ１１−ｆａｌｌ−ｄｏｗｎフィールド ２５４が得られるラッチに接続され、さらに、選択およびデクリメント回路６１ ５に接続されている。選択およびデクリメント回路６１５は、回路６０２と同様 に１．ラッチ２４４に結合された信号の選択と判別を制御し、状況レジスタ２３ １の長さ残存フィールド２４４が得られる。ラッチ２４３．２４４および２５４ は、［ＲＩＧＨＴＩ　ＮＥＷ　５ＴＡＴＵＳと［ＲＩＧＨＴ］　ＶＡＬＩＤ信号 と同様に、［ＬＥＦＴＩ　ＮＥＷ　５ＴＡＴＵＳと［ＬＥＦＴＩ　ＶＡＬＩＤ信 号を受けて生成される［ＤＲ］　ＮＥＷ　５ＴＡＴＵＳ信号を受けてロードされ る。 マルチプレクサ６１４は図９Ｄ−６を参照して下達する制御回路によって生成さ れるＥＪ　ＰＯＲＴ　ＰＴＲ［ＬＥＦＴｌイジェクタ・ボート・ポインタ［左〕 信号によって制御される。　ＥＪ　ＰＯＲＴ　ＰＴＲ［ＬＥＦ月信号が肯定され た時、プロセッサ２００が中間受信レジスタ２６０（図９Ａ−２Ａ）を読み取る と、左イジェクタ・ボート２２５（１）からデータが得られる。他方、ＥＪ　Ｐ ＯＲＴ　ＰＴＲ［ＬＥＦＴｌ信号が否定された時、プロセッサ２００が中間受信 レジスタ（図９Ａ−２Ａ）を読み取ると、右イジェクタ・ボート２２５　（ｒ） からデータが得られる。従って、ＥＪ　ＰＯＲＴ　ＰＴＲ［ＬＥＦＴｌ信号が肯 定されれたとき、プロセッサ２００が中間受信レジスタ２６０から読み取ってい れば、マルチプレクサ６１４は左シャドウ・レジスタ６１０（１）の内容をラッ チ２４３．２４４および２５４に結合してロードする。そうでなければ、マルチ プレクサ６１４は右シャドウ・レジスタ６１０（ｒ）の内容をラッチに結合する 。 ラッチ２４３．２４４．２４５および２５４の内容も上述したように、ラッチ６ ０１．６０３，６０４および６０５と同じようにそれぞれのバス・ライン２１１ 上に読み出して、そこから得ることができる。インタフェース２１２は、プロセ ッサ２００ノ制御を受けて、全体をＰＥＩ　ＢＬＩＳ　ＷＲＴ　ＤＲＲＥＧＪよ びＰＥＩ　ＢＵＳ　ＲＤ　ＤＲＲＥＧ信号で示した信号を出して、それぞれのラ ッチに対する読み書きを制御することができる。 図９Ｄ−２はラッチ６０１，６０４および６０５にストアするそれぞれの信号の 結合を制御する回路と、ラッチ６０３にストアする信号の結合を制御する選択お よびデクリメント回路６０２を示している。図９Ｄ−２に示すように、左イジェ クタ・ボート２２５（１）から（７）　［ＬＥＦＴＩＭＳＧ　５ＴＡＴ［ＡＦＤ ］信号はマルチプレクサ６２０（１）の一方の入力端子に結合される。　ＰＥＩ 　Ｂｕｓ　［ＡＦＤｌ信号はマルチプレクサ６２０（１）（７）他方の入力端子 に結合される。　［ＬＥＦＴ）　ＮＥＷＳＴＡＴＵＳ信号が肯定されると、マル チプレクサ６２０（１）は状況情報ＦＩＦＯ５６０カラ（７）　［ＬＥＦＴＩ　 ＭＳＧ　５ＴＡＴ　［ＡＦＤ３信号を［ＬＥＦＴＩＳＥＬ　［ＡＦＤＩ左選択ａ ｌｌ−ｆａｌｌ−ｄｏｗｎ信号としてラッチ６０５のデータ入力端子に結合する 。　［ＬＥＦＴＩＮＥＷ　５ＴＡＴＵＳ信号の肯定はＯＲゲー゛トロ２１　（ｉ ）　モ付勢し、ｒＬＥＦＴＩ　ＬＤ　［ＡＦＤ］左ロードａｌｌ−ｆａｌｌ−ｄ ｏｗｎ信号を肯定し、この信号はラッチ６０５のクロックをとって、ラッチをイ ネーブル駿で［ＬＥＦＴＩ　ＳＥＬ　［ＡＦＤｌ信号をラッチする。 他方、［ＬＥＦＴＩ　ＮＥＷ　５ＴＡＴＵＳ信号が否定されると、マＡｙｆブレ ク？６２０（１）＆ｌＥＩ　ＢＵＳ　［ＡＦＤｌ信号ヲラッチ６０５ノデータ入 力端子に結合す６．　ＰＥＩ　Ｂｕｓ　ＷＲＴ　ＬＤＲＰＲＶＴ　ＲＥＧ書込み 左データ・ルータ私用レジスタ信号が肯定されると、ＯＲゲート６２１　（１） も付勢されて、［ＬＥＦＴＩＬＤ　［ＡＦＤ］信号を肯定する。 同様に、ラッチ６０４と６０１はそれぞれマルチプレクサ６２２　（１）と６２ ３　（１）に関連づけられている。マルチプレクサ６２２（１）はそのデータ入 力端子からＰＥＩ　ＢＵＳ　［ＴＡＧ］信号と［ＬＥＦＴＩ　ＭＳｔ；　５ＴＡ Ｔ　［ＴＡＧ］信号を受信し、［ＬＥＦＴＩＮＥＷ　５ＴＡＴＵＳ信号の制御を 受けて、そのうちの１つを［ＬＥＦＴＩ　ＳＥＬ　［ＴＡＧ］選択タグ信号とし てラッチ６０４　（７）データ入力端子に結合する。マルチプレクサ６２３　（ １）はそのデータ入力端子からＰＥＩ　ＢＵＳ　［ＬＥＮ］信号ト［ＬＥＦＴＩ ＭＳＧ　５ＴＡＴ［ＬＥＮＪ信号を受信し、［ＬＥＦＴＩＮＥＷ　５ＴＡＴＵＳ 信号の制御を受けてそのっちの１つを［ＬＥＦＴＩＳＥＬ　［ＬＥＮ１選択タグ 信号としてラッチ６０１のデータ入力端子に結合する。［ＬＥＦＴＩ　ＮＥＷ　 ５ＴＡＴＵＳ信号の肯定はＯＲゲート６２４（１）も付勢し、［ＬＥＦＴＩ　Ｌ Ｄ　［ＴＡＧ／ＬＥＮＩ左ロード・タグおよび長さ信号を肯定し、この信号はラ ッチ６０４をイネーブルしてそれぞれの［ＬＥＦＴＩ　ＳＥＬ　［ＴＡＧ］信号 および［ＬＥＦＴＩＳＥＬ　［ＬＥＮＩ信号をラッチする。　［ＬＥＦＴＩ　Ｎ ＥＷＳＴＡＴＵＳ信号が否定されると、マルチプレクサ６２２（１）と６２３（ １）はＰＥＩ　ＢＵＳ　［ＴＡＧ］信号とＰＥＩ　Ｂｕｓ　［ＬＥＮ］　信号ヲ ラッチ６０４と６０１のデータ入力端子に結合する。ＰＥｒＢＵＳ　ＷＲＴ　Ｌ ＤＲＳＴＡ　ＲＥＧ書込み左データ・ルータ状況レジスタ信号が肯定されると、 　ＯＲゲート６２４（１）も付勢されて［ＬＥＦＴＩ　ＬＤ　［ＴＡＧ／ＬＥＮ Ｉ信号を肯定する。 上述したように、ラッチ６０１．６０４および６０５もインタフェース・バス２ １１上に結合することが可能でイる。各ラッチに関連してゲート・ドライバ６２ ５（１）、６２６（１）および６２７（１）が設けられ、これらのドライハハＰ ＥＩ　ＢＵＳ　ＲＤ　ＬＤＲＳＴＡ　ＲＥＧ読取り左データ・ルータ状況レジス タ信号あるいはＰＥＩ　ＢＵＳ　ＲＤ　ＬＤＲＰＲＶＴ　ＲＥＧ読取り左データ ・ルータ私用レジスタ信号によって励起されると、それぞれのラッチの内容をイ ンタフェース・バス２１１のそれぞれのライン上に結合する。 選択およびデクリメント回路６０２はゲート・ドライバ６３０（１）、６３１（ １）および６３２（１）を備えており、これらのドライバは長さ残存ラッチ６０ ３がそこからロード゛される３つのソースから信号を受信する。ゲート・ドライ バ６３０　（１）はインタフェース・バス２１１から長さ情報をラッチ６０３に ロードすることを可能にする。ゲート・ドライバ６３０（１）は肯定されたＰＥ Ｉ　Ｂｕｓ　ＷＲＴ　ＬＤＲＳＴＡ　ＲＥＧ信号の制御を受けて、ＰＥＩ　Ｂｕ ｓ　［ＬＥＮｌ信号をゲートしてＯＲ回路６２４　（１）に出力する。ＰＥＩ　 Ｂｕｓ　ＷＲＴＬＤＲＳＴＡ　ＲＥＧ信号が肯定された時は、ＯＲ回路６３４（ １）はＰＥＩ　ＢＵＳ　［ＬＥＮ１信号ｅ　［ＬＥＦＴＩ　ＳＥＬ　ＮＸＴ　Ｌ ＥＮ　ＲＥＭ左選択次長さ残存信号として結合する。肯定されたＰＥＩ　Ｂｕｓ ＷＲＴ　ＬＤＲＳＴＡ　ＲＥＧ信号はＯＲゲート６３５（１）も付勢して［ＬＨ ＦＴＩ　ＬＤ　［ＬＥＮ　ＲＥＭＩ左ロード長さ残存ラッチ信号を肯定し、この 信号はラッチ６０３をイネーブルして［ＬＥＦＴＩ　ＳＥＬ　ＮＸＴ　ＬＥＮ　 ＲＥＭ信号をラッチする。 左メツセージ・イジェクタ・ボート２２５（１）からの長さ残存情報はゲート・ ドライバ６３１　（１）を通して結合される。［ＬＥＦＴＩ　ＭＳＧ　５ＴＡＴ 　［ＬＥＮ］信号はマルチプレクサ６３６（１）の一方のデータ入力端子に結合 される。この信号はインクリメント回路６３７（１）にも結合され、そのバイナ リ・コード値が［ＬＥＦＴＩ　ＭＳＧ　５ＴＡＴ　［ＬＥＮＪ信号のバイナリ・ コード値より１だけ大きい信号がマルチプレクサ６３６（１）の他方のデータ入 力端子に出力される。この回路６３７（１）から得られるインクリメントにより 、データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモードにあり、リーフ２１ が宛先でないとき受信したデータ・ルータ・メツセージ・パケット３ｏの追加メ ッセージ長が受け入れられルウマルチプレクサ６３６　（１）は［ＬＥＦＴＩ　 ＭＳＧ　５ＴＡＴ［ＡＦＤｌ信号によって制御され、その人力端子に現れた信号 の１つをゲート・ドライバ６３１　（１）に結合する。 ［ＬＥＦＴＪＭＳＧ　５ＴＡＴ　［ＡＦＤ３信号が否定されると、マルチプレク サ６３６　（１）は［ＬＥＦ’ＴＩ　ＭＳＧ　５ＴＡＴ　［ＬＥＮ３信号ヲケー ト・トライハニ結合シ、［ＬＥＦＴ）　ＭＳＧ　５ＴＡＴ　［ＡＦＤ］信号が肯 定されると、インクリメントされた信号をゲート・ドライバに一合する。 ［ＬＥＦＴＩ　ＮＥＷ　５ＴＡＴＵＳ信号が肯定されると、ゲート・ドライバ６ ３１　（１）をイネーブルしてマルチプレクサ６３６（１１によって選択された 信号をＯＲ回路６３４（１）に結合し、ＯＲケートはその信号を［ＬＥＦＴＩ　 ＳＥＬ　ＮＸＴ　ＬＥＮ　ＲＥＭ信号としてラッチ６０３に結合する。肯定され た　［ＬＥＦＴＩＮＥＷ　５ＴＡＴＵＳ信号はＯＲゲート６３５（１）も付勢し て［ＬＥＦＴＩＬＤ　［ＬＥＮＲＥＭ］信号を肯定し、この信号はラッチ６０３ をイネーブルし”Ｃ［ＬＥＦＴＩ　ＳＥＬ　ＮＸＴ　ＬＥＮ　ＲＥＭ信号ヲラッ ｆする。 ラッチ６０３からの［ＬＥＦＴＪ　ＬＡＴ　（ＬＥＮ　ＲＥＭＩ左ラッチうさ残 存信号はデクリメント回路６４０（１）に結合され、そのバイナリ・コード値が ［ＬＥＦＴＩ　ＬＡＴ　［ＬＥＮ　ＲＥＭＪ信号のバイナリ・コード値より１だ け小さいＤＥＣＲＬＥＮ　ＲＥＭデクリメント長さ残存信号が生成される。　Ｄ ＥＣＲＬＥＮ　ＲＥＭ信号はゲート・ドライバ６３２　（１）に結合される。　 ｒＬＥＦ月ＮＥＷ　５ＴＡＴＵＳ信号とＰＥＩ　ＢＵＳ　ＷＲＴ　ＬＤＲＳＴＡ 　ＲＥＧ信号が否定され、ＺＥＲＯＬＨＦＴ信号も否定されると、ゲート・ドラ イバ６３２　（１）はＤＥＣＲＬＥＮ　ＲＥＭ信号をＯＲゲー）−６３４（１） に結合し、ＯＲ’ｌ　ｈ　ハ；：れタグ信号を　［ＬＥＦＴＩ　ＳＥＬ　ＮＸＴ ＬＥＮ　ＲＥＭ信号としてラッチ６０３に結合する。ＰＥＩ　ＢｕｓＲＤＬＤＲ ＲＥＣＲＥＧ信号が肯定され、プロセッサ２００が左・イジェクタ・ボートの受 信レジスタ２９５を読み取ることを可能にすることを示している時は、ＯＲゲー ト６３５　（１）が付勢され［ＬＥＦＴＩ　ＬＤ　［ＬＥＮ　ＥｔＥＭＩ信号を 肯定する。肯定された［ＬＥＦＴＩ　ＬＤ　［ＬＥＮ　ＲＥＭＩ信号はラッチ６ ０３をイネーブルＬ　テ［ＬＥＦＴＩ　ＳＥＬ　ＮＸＴ　ＬＥＮ　ＲＥＭ信号を ラッチする。従って、ゲート・ドライバ６３２　（１）は、プロセッサ２００が 左受信レジスタ２９５からデータ・ルータ・メツセージ・パケット３０を取り出 す時ラッチ６０３の内容をデクリメントすることを可能にする。 他のラッチ６０１．６０４および６０５の場合と同様に、ラッチ６０３の内容を プロセッサ２００の制御の下で取り出ｔ　コトｆ）’可能テア６−　ＰＥＩ　Ｂ ＵＳ　ＲＤ　ＬＤＲＳＴＡ　ＲＥＧ信号が肯定されると、ゲート・ドライバ６４ １　（１）は　［ＬＥＦＴＩＬＡＴ［ＬＥＮ　ＲＥＭＩ信号をインタフェース・ バス２１１上に結合する。 上述したように、ゲート・ドライバ６３２　（１）もＺＥＲＯＬＥＦＴ信号によ ッテ制御され６．　ＺＥＲＯＬＥＦＴ信号はＡＮＤゲート６４２（１）によって 生成され、このＡＮＤゲートはＰＥＩ　ＢＵＳ　ＲＤ　ＤＲＳＴＡ　ＲＥＧ信号 とＥＪ　ＰＯＲＴ　ＰＴＲＬＥＦＴ信号が同時に現れると付勢される。ＺＥＲＯ ＬＥＦＴ信号が肯定されると、ドライバ６３２（１）がディスエーブルされ、事 実上ＯＲゲート６３４（１）に結合された信号を否定する。処理要素インタフェ ース２１２は、プロセッサ２００が中間状況レジスタ２３１の内容の取出しをイ ネーブルしたときＰＥＩ　ＢＬＩＳ　ＲＤ　ＤＲ’ＳＴＡ　ＲＥＧを肯定する。 　ＥＪ　ＰＯＲＴ　ＰＴＲＬＥＦＴ信号が同時に肯定されると、中間状況レジス タ２３１の内容は左状況レジスタ２９３から得られる。そのあとで、プロセッサ が中間受信レジスタ２３３かも取り出すことによってデータ・ルータ・メツセー ジ・パケット３０を取り出すときは、データ・ルータ・メツセージ・パケット３ ０は左受信レジスタ２９５から得られる。その長さがラッチ６０３の内容によっ て表されたデータ・ルータ・メツセージ・パケット３０は中間受信レジスタ２３ ３から取り出されるので、ラッチ６０３はＺＥＲＯＬＥＦＴ信号の肯定によって ゼロにされ、プロセッサ２００がと受信レジスタ２９５に送られる取出し要求に よって同じデータ・ルータ・メツセージを取り出すことを試みることを禁止する 。 図９Ｄ−３は左シャドウ・レジスタ６１０（１）とその内容を制御する回路を示 している。ラッチ６０５．６０４および６０１（図９Ｄ−２）の場合と同様に、 ラッチ６１３（１）、６１２（１）および６１１　（１）のデータ入力端子はそ れぞれ符号６５０（１）、６５１　（１）および６５１　（１）で示したマルチ プレクサから信号を受信する。プロセッサ要素インタフェース２１２からのＰＥ Ｉ　ＢＵＳ　ＷＲＴ　ＬＤＲＳＴＡ　ＲＥＧ信号の制御を受けて、マルチプレク サ６５０（１）は［ＬＥＦＴＩ　ＳＥＬ　５ＨＡＤ　ＴＡＧ左選択シャドウ・タ グ信号またはＰＥ１８ＵＳ　［ＴＡＧ］信号のどちらかを選択して、［ＬＥＦＴ Ｉ　ＳＥＬ　５ＨＡＤ　ＴＡＧ左選択シャドウ・タグ信号としてシャドウ・レジ スタ６１０（１）のラッチ６１３（１）のデータ入力端子に結合する。同様に、 マルチプレクサ６５１　（１）は［ＬＥＦＴＩ　ＭＳＧ　５ＴＡＴ　［ＬＥＮ］ 信号またはＰＥＩ　ＢＵＳ　［ＬＥＮ］信号のどちらかを選択して、シャドウ・ レジスタ６１０　（１）のラッチ６１２（１）のデータ入力端子に結合する。Ｐ Ｅｒ　ＢＵＳ　ＷＲＴ　ＬＤＲＳＴＡ　ＲＥＧ信号または［ＬＥＦＴＩ　ＮＥＷ 　５ＴＡＴＵＳ信号が肯定されると、ＯＲケート６５３カ励起されｒ　［ＬＨＦ Ｔ）　ＬＤ　５ＨＡＤ　ＳＴＡ　ＲＥＧ左ロード・シャドウ状況レジスタ信号を 肯定し、この信号はそれぞれのラッチ６１２　（１）と６１３　（１）をイネー ブルしてそのデータ入力端子に現れた信号をラッチする。 同様に、プロセッサ要素インタフェース２１２からのＰＥｒ　ＢＵＳ　ＷＲＴ　 ＬＤＲＰＲＶＴ　ＲＥＧ信号の制御を受けて、マルチプレクサ６５０（１）は［ ＬＥＦＴＩ　ＭＳＧ　５ＴＡＴ　［ＡＦＤ］信号マタはＰＥＩ　Ｂｕｓ　［ＡＦ Ｄｌ信号のどちらかを選択して、［ＬＥＦＴＪＳＥＬ　５ｔ（ＡＤ　ＡＦＤ左選 択シャドウａｌｌ−ｆａｌｌ−ｄｏｗｎ信号としてシャドウ・レジスタ６１０（ １）のラッチ６１１　（１）のデータ入力端子に結合す！、　ＰＥＩ　ＢＵＳ　 ＷＲＴ　ＬＤＲＰＲＶＴ　ＲＥＧ信号＊　タハ［ＬＥＦＴＩ　ＮＥＩＩ　５ＴＡ ＴＵＳ信号が肯定されると、ＯＲゲート６５４カ付勢サレテ、［ＬＥＦＴＪ　Ｌ Ｄ　５ｌ（ＡＤ　ＰＲＶＴ　ＲＥＧ左ロード・シャドウ私用レジスタ信号を肯定 し、この信号はラッチ６１１（１）をイネーブルしてそのデータ入力端子に現れ た信弯をラッチする。 図９Ｄ−３は左有効フラグ６１４（１）を制御し、ＬＥＦＴ　ＶＡＬＩＤ信号を 生成する回路を示している。特に、マルチプレクサ６００はＯＲゲート６６Ｊカ ら［ＬＥＦＴＩ　ＮＸＴ　ＶＡＬ左次左動有効信号マルチプレクサ６６２からＷ ＲＴ　ＬＤＲＳＴＡ　ＶＡＬＩＤ書込み左状況レジスタ／有効信号を受信する。 ＯＲゲート６６１は２つの一般的状況の下テ［ＬＥＦＴＩ　ＮＸＴ　ＶＡＬ信号 肯定する。特に、左メツセージ・イジェクタ・ボート２２５（１）がプロセッサ ２００によって取り出されるデータ・ルータ・メツセージの受信を示す　［ＬＥ ＦＴ）　ＮＥＷＳＴＡＴＵＳ信号を肯定する時、［ＬＥＦＴＩ　ＶＡＬＩＤ信号 がリセット有効フラグ６１４（１）によって否定された場合は、ＶＡＬＳＴ訂新 状況による有効信号が肯定される。肯定されたＶＡＬ　ＮＥＷ　５ＴＡＴ信号は ＯＲゲート６６１を付勢し、　［ＬＥＦＴＩＮＸＴ　ＶＡＬ信号を肯定する。 さらに、ＥＪ　ｐａＲｒ　ＰＴＲＬＥＦＴが肯定されている間に、プロセッサ２ ００が中間受信レジスタ２３３を通して取出し操作を開始し、プロセッサ要素イ ンタエース２１２をイネーブルしてＰＥＩ　ＢＵＳ　ＲＤ　ＤＲＲＥＣＲＥＧ読 取り中間受信レジスタ信号を肯定した場合は、ＡＮＤゲート６６４が励起され、 ＤＲＲＥＡＤ　ＦＲＭ　ＬＥＦＴ信号を肯定する。　ＤＲＲＥＡＤ　ＦＲＭ　Ｌ ＥＦＴ信号またはＰＥＩ　ＢＵＳ　ＲＤ　ＬＤＲＲＥＣＲＥＧ信号が肯定され、 プロセッサ２００が左受信レジスタ２９５を通して取出し操作を開始することを 示していると、ＯＲゲート６６５が付勢され、ＬＥＦＴ　ＲＤ倍信号肯定する。 そのあと［ＬＥＦＴＩ　ＶＡＬＩＤ信号が否定されると、ＡＮＤゲート６６６が 付勢され、ＶＡＬ　ＲＤ　ＬＥＦＴ左から読取り時有効信号を肯定し、この信号 もＯＲゲート６６１を付勢して［ＬＥＦＴＩＮＸＴ　ＶＡＬ左次左動有効信号定 する。プロセッサ要素イ：／　９７　ｓ−−ス２１２　カＰＥＩＢＩＪＳ　ＷＲ Ｔ　ＬＤＲＳＴＡ　ＲＥＧを肯定しない時は、つまり、プロセッサ２００が左状 況レジスタ２９３をロードすることを可能にする時は、マルチプレクサ６００は ［ＬＥＦＴＩ　ＮＸＴ　ＶＡＬ左次左動有効信号効フラグ６１４（１）のデータ 入力端子に結合し、フラグ６１４（１）を条件づける。 とをイネーブルすることを示している時は、マルチプレクサ６００はＷＲＴＬＤ ＲＳＴＡ　ＶＡＬＩＤ書込み左状況レジスタ有効信号を条件有効フラグ６１４（ １）に結合する。ＷＲＴＬＤＲＳＴＡ　ＶＡＬＩＤ信号はマルチプレクサ６６２ から与えられる。特に、ａｌｌ−ｆａｌｌ−ｄｏｗｎラッチ６０５（図９Ｄ−２ ）が［ＬＥＦＴＩ　ＬＡＴ［ＡＦＤ］信号を否定する場合は、マルチプレクサ６ ６２は、ＰＥＩ　ＢＵＳ　［ＬＥＮ］信号とＰＥＩ　ＢＵＳ　［ＬＥＮＲＥＭ］ 信号が同じバイナリ・コード値をもつときに肯定された信号を生成するコンパレ ータ６７０からの出力信号をＷＲＴ　ＬＤＲＳＴＡ　ＶＡＬＩＤ信号トシテ結合 スル。他方、ａｌｌ−ｆａｌｌ−ｄｏｗｎラッチ６０５が［ＬＥＦＴＩ　ＬＡＴ 　［ＡＦＤ］信号を肯定する場合は、マルチプレクサ６６２はＰＥＩ　Ｂｕｓ［ ＬＥＮ　ＲＥＭ信号がＰＥＩ　ＢＵＳ　［ＬＥＮ］信号のそれと同じバイナリ・ コード値をもつときに肯定された信号を生成するコンパレータ６７１からの出力 信号をインクリメント回路６７２によって１だけインクリメントされた形で結合 する。 コンパレータ６７０と６７１は左状況レジスタ２９３がプロセッサ２００似よっ てロードされるときレジスタの受信長さと受信長さ残存フィールドの内容を使用 して有効フラグ６１４（１）の条件付けをイネーブルする。これは例えばコンテ キスト・スイッチ操作時に行われる。特に、長さく［ＬＥＦＴＩ　ＬＡＴ　［Ａ ＦＤ］信号が肯定された場合はインクリメント回路６７２によって調整されてい る）と長さ残存値が同じである時は、その状況が状況レジスタの中の長さと長さ 残存フィールドによって示されているデータ・ルータ・メツセージのどの部分も 取り出されていないので、プロセッサ２００は左受信レジスタ２９５または中間 受信レジスタ２３３を通してメツセージ・パケット３０の取出しをイネーブルす ることが可能である。 他方、長さく調整された）と長さ残存フィールドの値によって示された長さが異 なる場合は、プロセッサ２００は左受信レジスタ２９５を通してデータ・ルータ ・メツセージ３０を部分的に取り出しており、コンテキストがスイッチされたあ とレジスタを通した取出しを再開する。ソノ場合は、ＷＲＴ　ＬＤＲＳＴＡ　Ｖ ＡＬＩＤ信号カ否定され、この信号はマルチプレクサ６６０をイネーブルして有 効フラグ６１４（１）がクリアされることを可能にする。 ［ＬＥＦＴＩ　ＶＡＬＩＤ信号と［ＲＩＧＨＴＪ　ＶＡＬＩＤ信号は図９Ｄ−４ と図９Ｄ−５に示すように、中間状況レジスタと私用レジスタ２３１と２３２を 制御する回路によって使用される。図９Ｄ−４と図９Ｄ−５に示す回路の多くは 図９Ｄ−３を参照して上述したそれと同じであるので、ここで説明することは省 略する。特に、それぞれのラッチ２５４，２４５，２４３および２４４のローデ ィングを制御するマルチプレクサとゲートは、同じである場合は、符号に”（１ ）”ではなく”（Ｍ）”を付けた符号で示し、そのような回路の動作は上述した ものとほぼ同じである０図９Ｄ−４は［ＭＩＤ］　ＮＥＷＳＴＡＴＵＳ信号を生 成する回路も含んでいる。さらに、図９Ｄ−４と図９Ｄ−５に示した回路はマル チプレクサ６８０〜６８４を含んでおり、これらのマルチプレクサはＥＪＰＯＲ Ｔ　ＰＴＲＬＥＦＴ信号の制御を受けて、左と右シャドウ・レジスタ６１０（１ ）と６１０（ｒ）のどちらかを選択して、それぞれのマルチプレクサ６２０　（ Ｍ）、６２２　（Ｍ）、６２３（ｍ）および６３６（ｍ）に信号を出力し、図９ Ｄ−２に図示の回路における［ＬＥＦ月ＭＳＧ　５ＴＡＴ信号を置換する。ＥＪ 　ＰＯＲＴ　ＰＴＲＬＥＦ丁信号は、青信号れると、左メツセージ・イジェクタ ・ボート２２５（１）から得られる中間受信レジスタ２３３からプロセッサ２０ ０によって開始される取出しをイネーブルする。他方、ＥＪ　ＰＯＲＴ　ＰＴＲ ＬＥＦＴ信号が否定された時は、中間受信レジスタ２３３からプロセッサによっ て開始された取出しは右メツセージ・イジェクタ・ボート２２５　（ｒ）から行 われる。 ［ＭＩＤＩ　ＮＥＷ　５ＴＡＴＵＳ信号はマルチプレクサ６９０とＡＮＤゲート ６９１と６９２によって生成される。　（ＬＥＦＴＪ　ＮＥＷＳＴＡＴＵＳ信号 が肯定され、有効フラグ６１４（１）がＶＡＬＩＤ信号を肯定する場合は、ＡＮ Ｄゲート６９１が励起され、［ＭＩＤＩ　ＮＥＷ　［ＬＨＦＴ）左から中間新状 況信号を肯定する。 ＥＪ　ＰＯＲＴ　ＰＴＲＬＥＦＴイジェクタ・ボート・ポインタ左信号が肯定さ れると、マルチプレクサ６９０は［ＭＩＤ］　ＮＥＷ［ＬＥＦＴ］信号を［ＭＩ ＤＩ　ＮＥＷ　５ＴＡＴＵＳ信号として結合する。 ＥＪ　ＰＯＲＴ　ＰＴＲＬＥＦＴ信号が肯定された時　［ＬＥＦＴＩ　ＮＥＷＳ ＴＡＴＵＳ信号マタは［ＬＥＦＴＩ　ＶＡＬＩＤ信号が肯定されルト、［ＭＩＤ ３　ＮＥＷ　５ＴＡＴＵＳ信号は否定される。 同様に、［ＲＩＧＨＴＩ　ＮＥＷ　５ＴＡＴＵＳ信号が肯定され、有効フラグ６ １４　（Ｒ）が［ＲＩＧＨＴＩ　ＶＡＬＩＤ信号を肯定スルト、ＡＮＤゲート６ ９２が付勢され［ＭＩＤ］　ＮＥＷ　［ＲＴ］右から中間新状況信号を前置する 。ＥＪ　ＰＯＲＴ　ＰＴＲＬＥＦＴイジェクタ・ボート・ポインタ左信号が否定 されて、左メツセージ・イジェクタ・ボート２２５　（ｒ）を示しすために、マ ルチプレクサ６９０は［ＭＩＤ］　ＮＥＷ　［ＲＴ］信号を［ＭＩＤＩＮＥＷ　 ５ＴＡＴＵＳ信号として結合する。　ＥＪ　ＰＯＲＴ　ＰＴＲＬＥＦＴ信号が否 定された時［ＲＩＧＨＴＩ　ＮＥＷ　５ＴＡＴＵＳ信号または［ＲＩＧＨＴＩ　 ＶＡＬＩＤ信号が否定されると、［ＭＩＤ］　ＮｕＳ丁ＡＴＵＳ信号も否定され る。 図９Ｄ−６はＥＪ　ＰＯＲＴ　ＰＴＲＬＥＦＴ信号の条件を制御する回路を示し ている。一般に、ＥＪ　ＰＯＲＴ　ＰＴＲＬＥＦＴ信号はプロセッサ２００によ って、プロセッサ２００によって取り出されるデータ・ルータ・メツセージ・パ ケット３０を左および右メツセージ・イジェクタ・ボート２２５（１）と２２５ 　（ｒ）が受信すると、それを受けて制御されると共に、左または右受信レジス タ２９５と３０３からのデータ・ルータ・メツセージ・パケット３０の取出しを イネーブルするプロセッサ２００によって、およびＥＪＰＯＲＴ　ＰＴＲＬＥＦ Ｔ信号の条件によって制御される。 特に、例えば、左メツセージ・イジェクタ・ボート２２５（１）にプロセッサ２ ００によって取り出される新しいデータ・ルータ・メツセージ・パケット３０が あり、右メツセージ、イジェクタ・ボート２２５（ｒ）になく、さらにＥＪ　Ｐ ＯＲＴ　ＰＴＲＬＥＦＴ信号が肯定された場合は、回路はＥＪ　ＰＯＲＴ　ＰＴ ＲＬＥＦＴが肯定されままにする。他方、両方のメツセージ・イジェクタ・ボー ト２２５（１）と２２５（ｒ）にプロセッサ２００によって取り出される新しい データ・ルータ・メツセージ・パケット３０がある場合は、ＥＪ　ＰＯＲＴ　Ｐ ＴＲＬＥＦＴは切り替えられる。 プロセッサ２００からの取出し要求はＥＪ　ＰＯＲＴ　ＰＴＲＬＥＦＴ信号の条 件を変えることもできる。特に、ＥＪＰＯＲＴ　ＰＴＲＬＥＦＴが肯定されてい る間に、プロセッサが左受信レジスタ２９５からの取出し操作をイネーブルする と、回路はＥＪ　ＰＯＲＴ　ＰＴＲＬＥＦＴ信号を否定する。他方、ＥＪ　ＰＯ ＲＴ　ＰＴＲＬＥＦＴ信号が否定されている間にプロセッサ２００が右受信レジ スタ３０２かもの取出し操作をイネーブルすると、回路はＥＪ　ＰＯＲＴ　ＰＴ ＲＬＥＦＴ信号を肯定する。 もっと具体的には、図９Ｄ−６に示すように、　［ＬＨＦＴ］ＭＳＧ　５ＴＡＴ 　［ＬＥＮ］信号の少なくとも１つが肯定されると、ＯＲゲート７００（１）が 付勢され、ＲＣＶ　ＭＳＧ　ＬＥＦＴ受信メツセージ左信号を肯定する。これが 行われるのは、左メツセージ・イジェクタ・ボート２２５　（１）からの［ＬＥ ＦＴＩ　ＭＳＧ　５ＴＡＴ　［ＬＥＮ］が新しいデータ・ルータ・メツセージ・ パケット３０の受信を示している場合である。［ＲＩＧＨＴＪ　ＭＳＧ　５ＴＡ Ｔ　［ＬＥＮｌ信号を受信したＯＲゲート７００　（ｒ）が否定されたＲＣＶ　 ＭＳＧ　ＲＴ傷信号生成し、右メツセージ・イジェクタ・ボート２２５　（ｒ） に新しいデータ・ルータ・メツセージ・パケット３０がないことを示している場 合は、ＡＮＤゲートフ０１　（１）が付勢され、ＰＴ　ＬＥＦＴＲＥＱポイント 左要求を肯定する。ＥＪ　ＰＯＲＴ　ＰＴＲＬＥＦＴ信号が肯定され、定期的に 肯定されるＵＰＤＡＴＥＰＴＲＥＮ更新ポインタ・イネーブル信号も肯定される と、ＡＮＤゲート７０２（１）が付勢され、丁ＯＬＥＦＴ信号を肯定する。 ＴＯＬＥＦＴ信号の方は、ＯＲゲート７０３を付勢し、フリップフロップ７０７ のデータ入力端子に結合されたＥＮ　ＮＥＸＴイネーブル次信号を肯定する。肯 定されたＵＰＤＡＴＥ　ＰＴＲＥＮ信号はＯＲゲート７０ｇもイネーブルして、 ＵＰＤＡＴＥ　ＰＴＲ更新ポインタ信号を肯定し、この信号は肯定されたＥＮ　 ＮＥＸＴ信号を受けてフリップフロップ７０７をイネーブルしてセットさせるこ とにより、　ＥＪＰＯＲＴ　ＰＴＲＬＥＦＴ信号を肯定する。 同様に、［ＲＩＧＨＴＩ　ＭＳＧ　ＳＴＡ　［ＬＥＮ］信号のすくなとも１つが 肯定され、［ＬＥＦＴＩ　ＭＳＧ　５ＴＡＴ　［ＬＥＮｌ信号が否定されると、 ＡＮＤゲート７０１　（Ｒ）はＰＴ　ＲＴ　ＲＥＱポイント右要求を肯定する。 　ＥＪ　ＰＯＲＴ　ＰＴＲＬＥＦＴ信号が否定されると、ＡＮＤゲート７０２　 （ｒ）が付勢され、Ｔｏ　ＨＩＧＨＴ信号を肯定し、この信号はＯＲゲート７０ ３をディスエーブルしてＥＮ　ＮＥＸＴ信号を否定す６　、　ＵＰＤＡＴＥ　Ｐ ＴＲ信号が肯定されると、フリップフロップ７０７はリセットされ、ＥＪ　ＰＯ ＲＴ　ＰＴＲＬＥＦＴ信号を否定する。 他方、　ＲＣＶ　ＭＳＧ　ＬＥＦＴ信号とＲＣＶ　ＭＳＧ　ＲＴ傷信号共に肯定 されて、左と右のメツセージ・イジェクタ・ボート２２５（１）と２２５（ｒ） が共にプロセッサ２００によって取り出されるデータ・ルータ・メツセージ・パ ケット３０を受信したことを示している場合は、ＡＮＤゲート７０４はＢＯＴＨ ＲＥＱ両要求信号を肯定し、この信号はＸＯＲ排他的ＯＲゲート７０５の一方の 入力端子に結合される。ＥＪＰＯＲＴ　ＰＴＲＬＥＦＴ信号が肯定されると、Ｘ ＯＲゲート７０５はＣＨＰＴＲＲＥＱ変更ポインタ要求信号を否定し、この信号 はＡＮＤゲート７０６をディスエーブルしてＴＯＮＥＸＴ信号を否定する。否定 されたＴｏ　ＮＥＸＴ信号はＯＲゲート７０３をディスエーブルしてＥＮ　ＮＥ ＸＴ信号を否定し、この信号はＵＰＤＡＴＥ　ＰＴＲ更新ポインタ信号が次に更 新された時フリップフロップ７０７をイネーブルしてリセットする。他方、ＢＯ ＴＨＲＥＱ両要求信号が肯定された時ＥＪＰＯＲＴ　ＰＴＲＬＥＦＴ信号が否定 されると、ＡＮＤゲート７０６が付勢されＴＯＮＥＸＴ信号を肯定し、この信号 はＯＲゲート７０３をイネーブルする。従って、フリップフロップ７０７はＵＰ ＤＡＴＥ　ＰＴＲ信号の肯定を受けて付勢される。 上述したように、ＥＪ　ＰＯＲＴ　ＰＴＲＬＥＦＴ信号は左と右の受信レジスタ ２９５と３０４からの取出しを開始するプロセッサ２００からの要求を受けて制 御することが可能である。特に、処理要素インタフェース２１２がＰＥＩ　ＢＵ ＳＲＤ　ＬＤＲＲＥＣＲＥＧ信号を肯定し、プロセッサ２００が左受信レジスタ ２９５からの取出しを要求していることを示していて、ＥＪ　ＰＯＲＴ　ＰＴＲ ＬＥＦＴ信号が肯定された場合は、ＡＮＤゲート７１０が付勢されてＴＯＲＩＧ ＨＴ／ＦＲＯＭ　ＬＤＲＲＥＣ：　ＲＥＱ信号を肯定し、この信号は補数がとら れてＯＲゲート７０３をディスエーブルする。ディスエーブルされたＯＲゲート ７０３は否定されたＥＮ　ＮＥＸＴ信号を出力し、この信号はＵＰＤＡＴＥ　Ｐ ＴＲ信号の肯定を受けてフリップフロップ７０７をリセットすることにより、Ｅ Ｊ　ＰＯＲＴＰＴＲＬＥＦＴ信号を否定する。 他方、処理要素インタフェース２１２がＰＥＩ　ＢＵＳ　ＲＤＲＤＲＲＥＣＲＥ Ｇ信号を肯定し、プロセッサ２００が左受信レジスタ２９５からの取出しを要求 していることを示してていて、ＥＪ　ＰＯＲＴ　ＰＴＲＬＥＦＴ信号が否定され た場合は、ＡＮＤゲート７１１が付勢されてＴＯＬＥＦＴ／ＦＲＯＭ　ＲＤＲＲ ＥＣＲＥＱ信号を肯定し、この信号は補数がとられてＯＲゲート７０３をイネー ブルする。イネーブルされたＡＮＤゲート７０３は肯定されたＥＮ　ＮＥＸＴ信 号を出力し、この信号はＵＰＤＡＴＥ　ＰＴＲ信号の肯定を受けてフリップフロ ップ７０７をセットすることにより、ＥＪ　ＰＯＲＴ　ＰＴＲＬＥＦＴ信号を肯 定する。゛ 図９Ｄ−７はメツセージ・カウント・レジスタ３１３（図９Ａ−２８）　Ｓよび レジスタ３１３を制御する回路を示した図である。上述したように、また以下に 詳しく説明するように、メツセージ・カウント・レジスタ３１３の内容はリーフ ２１がデータ・ルータ・メツセージ・パケット３０を送信すると、それを受けて インクリメントされ、パケットを受信すると、それを受けてデクリメントされる 。さらに、ＣＵＲＭＳＧ　ＣＮＴ現メツセージ・カウント信号はメツセージ・カ ウント・レジスタ３１３に入っている値を表しており、制御ネットワーク・メツ セージ・パケット６０の中で使用されて、データ・ルータ１５がいつ空になった かを判断する。 図９Ｄ−７に示すように、メツセージ・カウント・レジスタ３１３はマルチプレ クサ７２０を通してプロセッサ２００によって初期値が書かれる。この操作では 、プロセッサ２００はプロセッサ要素インタフェース２１２に初期値を送り、イ ンタフェース２１２をイネーブルしてその初期値をＰＥＩ　Ｂｕｓ　［ＭＳＧ　 ＣＮＴｌメツセージ・カウント信号として転送し、ＰＥＩ　ＢＵＳ　ＩＩＲＴ　 ＭＳＧ　ＣＮＴ　ＲＥＧ書込みメツセージ・カウント・レジスタ・イネーブル信 号を肯定することを許可する。ＰＥＩ　ＢＵＳ　ＷＲＴ　ＭＳＧ　ＣＮＴＲＥＧ 信号を受けると、マルチプレクサ７２０はＰＥＩ　ＢＵＳ［ＭＳＧ　ＣＮＴｌ信 号をＮＸＴ　ＭＳＧ　ＣＮ７次のメツセージ・カウント信号としてメツセージ・ カウント・レジスタのデータ入力端子に結合する。肯定されたＰＥＩ　Ｂｕｓ　 ＷＲＴＭＳＧ　ＣＮＴ　ＲＥＧ信号はＯＲゲート７２１も付勢して、ＭＳＧＣＮ Ｔ　ＬＤメツセージ・カウント・ロード信号を肯定し、メツセージ・カウント・ レジスタ３１３をイネーブルしテＮＸＴ　ＭＳＧ　ＣＮＴ信号をロードする。 メツセージ・カウント・レジスタ３１３にストアされたメツセージ・カウント値 のインクリメントとデクリメントは、制御回路７２４の制御の下で、それぞれイ ンクリメント回路７２２とデクリメント回路７２３によって行われる。制御回路 ７２４は、レジスタ３１３内のメツセージ・カウント値をインクリメントするこ とを可能にするＩＮＣＭＳＧ　ＣＮＴ　ＥＮインクリメント・メツセージ・カウ ント・イネーブル信号と、ＤＥＣＭＳＧ　ＣＮＴ　ＥＮデクリメント・メツセー ジ・カウント・イネーブル信号を生成する。一般的に、制御回路７２４はデータ ・ルータ・メツセージ・パケット３０が左と右のメツセージ・インジェクタ・ポ ート２２３　（１）と２２３　（ｒ）から送信されると、それを受けてＩＮＣＭ ＳＧ　ＣＮＴ　ＥＮ信号を肯定する。さらに、制御回路は、データ・ルータ・メ ツセージ・パケット３０が左と右のメツセージ・イジェクタ・ポート２２５（１ ）と２２５　（ｒ）によって受信されると、それを受けてＤＥＣＭＳＧ　ＣＮＴ 　ＥＮ億号を肯定する。 インクリメント回路７２２はメツセージ・カウント・レジスタ３１３から（：Ｕ ＲＭＳＧ　ＣＮＴ現メツセージ・カウント信号を受信し、それを受けてＩＮＣＭ ＳＧ　ＣＮＴインクリメント・メツセージ・カウント信号を生成する。ＩＮＣＭ ＳＧ　ＣＮＴ信号は、ＣＵＲＭＳＧ　ＣＮＴ信号のバイナリ・コード値より１だ け大きいバイナリ・コード値をもっている。同様に、デクリメント回路７２３は ＣＵＲＭＳＧ　ＣＮＴ信号を受信し、ＣＵＲＭＳＧ　ＣＮＴ信号のバイナリ・コ ード値よりも１だけ小さいバイナリ・コード値をもつＤＥＣＭＳＧ　ＣＮＴデク リメント・メツセージ・カウント信号を生成する。 ＩＮＣＭＳＧ　ＣＮＴ信号とＤＥＣＭＳＧ　ＣＮＴ信号は共に、マルチプレクサ ７２５のデータ入力端子に結合され、マルチプレクサは制御回路７２４からのＩ ＮＣＭＳＧ　ＣＮＴ　ＥＮインクリメント・メツセージ・カウント・イネーブル 信号によって制御される。　ＩＮＣＭＳＧ　ＣＮＴ　ＥＮ信号が肯定されると、 マルチプレクサ７２５はＩＮＣＭＳＧ　ＣＮＴ信号をＡＤＪＭＳＧ　ＣＮ丁調整 メツセージ・カウント信号としてマルチプレクサ７２０の他方のデータ入力端子 に結合する。同様に、制御回路７２４がＩＮ（：　ＭＳＧ　ＣＮＴ　ＥＮ信号を 肯定しない場合は、マルチプレクサ７２５はデクリメント回路７２３からのＤＥ ＣＭＳＧ　ＣＮＴ信号をＡＤＪ　ＭＳＧ　ＣＮＴ信号として結合する。どちらの 場合も、この時点でＰＥＩ　ＢｕｓＷＲＴ　ＭＳＧ　ＣＮＴ　ＲＥＧが否定され 、マルチプレクサ７２０をイネーブルしｒＡＤＪ　ＭＳＧ　ＣＮＴ信号をＮＸＴ 　ＭＳＧ　ＣＮＴ　信号としてメツセージ・カウント・レジスタ３１３に結合す る。 制御回路７２４もこの時点でＤＥＣＭＳＧ　ＣＮＴ　ＥＮデクリメント・メツセ ージ・カウント・イネーブル信号を肯定していない時は、ＸＯＲ排他的ＯＲゲー ト７２６が付勢されてＣＨＭＳＧ　ＣＮＴメツセージ・カウント変更信号を肯定 する。肯定されたＣＨＭＳＧ　ＣＮＴ信号はＯＲゲート７２１を励起してＭＳＧ 　ＣＮＴ　ＬＤ傷信号肯定し、この信号はメツセージ・カウント・レジスタ３１ ３がマルチプレクサ７２０からＮＸＴ　ＭＳＧ　ＣＮＴ信号をロードすることを 可能にする。 理解されるように、制御回路７２４がＩＮＣＭＳＧ　ＣＮＴ　ＥＮ信号とＤＥＣ ＭＳＧ　ＣＮＴ　ＥＮ信号を共に肯定する場合は、ＸＯＲゲート７２１が減勢さ れ、ＭＳＧ　ＣＮＴ　ＬＤ傷信号否定し、メツセージ・カウント・レジスタ３１ ３がＮＸＴ　ＭＳＧ　ＣＮＴ信号をロードするのを禁止する。　ＸＯＲゲート７ ２６が設けられているのは、制御回路７２４がＩＮＣＭＳＧ　ＣＮＴ　ＥＮ信号 を肯定してメツセージ・カウント・レジスタ３１３に入っている値をインクリメ ントすることを可能にすると同時に、ＤＥＣＭＳＧ　ＣＮＴ　ＥＮ信号を肯定し てメツセージ・カウント・レジスタ３１３に入っている値をデクリメントするこ とを可能にしたとき、レジスタ３１３内の値が未変更のままになっているためで ある。 制御回路７２４はＩＮＣＭＳＧ　ＣＮＴ　ＥＮ信号を制御するインクリメント・ イネーブル部分７３０と、ＤＥＣＭＳＧ　ＣＮＴ　ＥＮ信号を制御するデクリメ ント・イネーブル部分７３１とを備えている。インクリメント・イネーブル部分 ７３０は、一般的に、送信すべきデータ・ルータ・メツセージ・パケット３０の メツセージ・タグ・フィールドを表したＸＭＩＴ　ＭＳＧ　５ＴＡＴ　［ＴＡＧ ］　（ｘ）信号じｘ−は”Ｌ”またはＲ”を表している）、パケットが送信され ることを示した左または右のメツセージ・インジェクタ・ボート２２３（１）ま たは２２３　（ｒ）からの［ｘＤＲ］　ＭＳＧ　ＡＶＡＩＬ信号、およびカウン ト・マスク・レジスタ（図示せず）から与エラれ６　Ｃ０ＵＮＴ　ＭＡＳＫ信号 を受けて、ＩＮＣＭＳＧ　ＣＮＴ　ＥＮ信号を制御する。 他のレジスタの場合と同様に、カウント・マスク・レジスタはプロセッサＺＯＯ によってロードすることが可能である。Ｃ０ＵＮＴ　ＭＡＳに信号はレジスタ３ １３内のメツセージ・カウント値を送受信されるメツセージ・パケット３０（７ ）ＸＭＩＴ　ＭＳＧ　５ＴＡＴ　［ＴＡＧ］信号ヲ基ニ選択的ニ調整することを 可能にするので、プロセッサ２００はタグ・フィールド３５の様々なコードで表 された特定の条件を制御し、メツセージの送受信がメツセージ・カウント・レジ スタ３１３内のメツセージ・カウント値に影響を与えるようにすることができる 。インクリメント・イネーブル部分７３０では、Ｃ０ＵＮＴ　ＭＡＳＫ信号はマ ルチプレクサ７３２　（ｘ）のデータ入力端子に送られ、ＸＭＩＴＭＳＧ　５Ｔ ＡＴ　（ＴＡＧ］（ｘ）によって制御される。 これを受けて、各マルチプレクサ７３２　（Ｘ）はＸＭＩＴＭＳＧ　５ＴＡＴ　 ［ＴＡＧ］（ｘ）信号のコードを基に選択されたＣ０ＵＮＴ　ＭＡＳＫ信号をＥ Ｎ　ＥＮＢＡＬＥイネーブル・インクリメント信号として結合する。　ＥＮ　Ｉ ＮＣ（ｘ）イネーブル・インクリメント信号が肯定されるかどうかは、Ｃ０ＵＮ Ｔ　ＭＡＳＫ信号の特定肯定パターンとＸＭＩＴ　ＭＳＧ　５ＴＡＴ［ＴＡＧ］ 　（ｘ）のコードに応じて判断される。　ＳＥＬ　ＣＮＴ　（Ｘ）信号とｘＤＲ ＭＳＧ　ＡＶＡＩＬ信号（”Ｘ”は”Ｌ”と“Ｒ”を表している）はＡＮＤゲー ）　７３３（Ｘ）に結合される。両方の信号が肯定されると、ＡＮＤゲート７３ ４が付勢され、ＩＮＣＣＮＴ（Ｘ）インクリメント・カウント信号を肯定し、こ の信号はＯＲゲート７３４を付勢して、ＩＮＣＭＳＧ　ＣＮＴ　ＥＮＮツクメン ト・メツセージ・カウント・イネーブル信号を肯定する。他方、ＥＮ　ＩＮ（１ ：（ｘ）信号またはｘＤＲＭＳＧＡＶＡＩＬ信号が否定されると、ＡＮＤゲート ？３３（ｘ）が減勢されＩＮＣＣＮＴ（ｘ）信号を否定する。　ＡＮＤゲート７ ３３（１）と２３３（ｒ）が共にそれぞれのＩＮＣＣＮＴ（Ｌ）とＩＮＣＣＮＴ （Ｒ）信号を否定する場合は、ＯＲゲート７３４が減勢されＩＮＣＭＳＧＣＮＴ 　ＥＮ信号を否定する。 デクリメント・イネーブル部分７３１はＤＥＣＭＳＧ　ＣＮＴＥＮデクリメント ・メツセージ・カウント・イネーブル信号を生成するための類似のマルチプレク サ７４０　（ｘ）およびＡＮＤゲート７４１　（Ｘ）とＯＲゲート７４２を備え ている。 マルチプレクサ７４０　（ｘ）はそれぞれ左と右のメツセージ・イジェクタ部分 ２２５（１）と２２５　（ｒ）からの　［ＬＥＦＴｌＭＳＧ　５ＴＡＴ　［ＴＡ Ｇ］信号と［ＲＩＧＨＴＪＭＳＧ　５ＴＡＴ　［ＴＡＧ］信号によって制御され 、６！、　［ｘｌ　ＭＳＧ　５ＴＡＴ　［ＴＡＧ］信号を受けると、対応するマ ルチプレクサ７４０（１）はＣ０ＵＮＴ　ＭＡＳＫ信号のうち選択した信号なＥ Ｎ　ＤＥＣ（ｘ）イネーブル・デクリメント信号としてＡＮＤゲート７４１　（ Ｘ）に結合する。　ＡＮＤゲート７４１（１）も左メツセージ・イジェクタ・ボ ート２２５（１）からの［ＬＨＦＴ］　ＮＥＷ　５ＴＡＴＵＳ信号によって制御 される。　ＥＮ　ＤＥＣ（Ｌ）信号と［ＬＥＦＴ］　ＮＥＷ　５ＴＡＴＵＳ信号 が肯定されると、ＡＮＤゲート７４１（１）は付勢され、ＤＥＣＣＮＴ　（Ｌ） 信号を肯定し、この信号はＯＲゲート７４２を付勢してＤＥＣＭＳＧ　ＣＮＴ　 ＥＮ信号を肯定する。 他方、ＡＮＤゲート７４１　（ｒ）はバッファ回路７５０からのＧＡＴＥＤ　［ ＲＴ］　ＮＥＷ’５ＴＡＴｔｌＳ信号によって制御される。 ｉ＜　ッ７　ｙ　Ｄｏ路７５Ｇは、［ＲＩＧＨＴ］　ＮＥＷ　５ＴＡＴＵＳ信号 と［ＬＥＦＴＩＮＥｌ！ｌ　５ＴＡＴＵＳ信号が共に肯定されて、両方のメツセ ージ・イジェクタ・ボート２２５（１）と２２５　（ｒ）がデータ・ルータ・メ ツセージ・パケット３０を同時に受信したことを示していると、ＡＮＤゲート７ ４１　（ｒ）に関係する［ＲＩＧＨＴＩ　ＮＥＷ　５ＴＡＴＵＳ信号をバッファ リングして、その肯定の効果を遅延する。　［ＨＩＧＨＴ］　ＮＥＷ　５ＴＡＴ ＵＳ信号が肯定されたが、　［ＬＨＦＴＩ　ＮＥＷ　５ＴＡＴＵＳ信号が否定サ レルと、ＡＮＤゲート７５１が付勢され、ＡＮＤゲートはＯＲゲート７５２を付 勢ＬｒＧＡＴＥＤ　［ＲＴＩ　ＮＥＷ　５ＴＡＴＵＳ信号を肯定する。 他方、［ＲＩＧＨＴＩ　ＮＥＷ　５ＴＡＴＵＳ信号と　［ＬＥＦＴ］　ＮＥＷＳ ＴＡＴＵＳ信号が共に肯定されると、ＡＮＤゲート７５１が減勢され、ＡＮＤゲ ート７５３が付勢される。付勢されたＡＮＤゲート７５３は肯定した信号をフリ ップフロップ７５４のデータ入力端子に送り、フリップフロップ７５４はＮ０Ｄ Ｅ　ＣＬＫ信号の次の刻時のときセットされてＢＵＦ［ＲＴ］　ＮＥＷ　５ＴＡ ＴＵＳバッファ右新状況信号を肯定する。 肯定されたＢＵＦ　［ＲＴ］　ＮＥＷ　５ＴＡＴＵＳ信号はＯＲゲート７５２を 付勢し、ＧＡＴＥＤ　［ＲＴ］　ＮＥＷ　５ＴＡＴＵＳ信号を肯定し、この信号 はＡＮＤゲート７４１　（ｒ）をイネーブルする。従って、［ＬＥＦＴＩ　ＮＥ Ｗ　５ＴＡＴＵＳ信号ト［ＨＩＧＨＴ］　ＮＥＷ　５ＴＡＴＵＳ信号が共に同時 に肯定されると、バッファ回路７５０はＤＥＣＣＮＴ（Ｒ）信号を制御するＡＮ Ｄゲート（ｒ）のイネーブルを遅延して、両方のメツセージ・イジェクタ・ボー ）　２２５（１）と２２５　（ｒ）がデータ・ルータ・メツセージ・パケット３ ０を受信した時、それを受けてメツセージ・カウント・レジスタ３１３の中の値 がデクリメントされるようにする。 ３、制御ネットワーク・インタフェース２０４■、概要 上述したように、制御ネットワーク・インタフェース２０４は制御ネットワーク １４から制御ネットワーク・メツセージ・パケット６０を受信（イジェクト）し 、制御ネットワーク・メツセージ・パケット６ｏを制御ネットワーク１４に送信 （インジェクト）する。制御ネットワーク・インタフェース２０４の概要ブロッ ク図を示したのが図１ＯＡであり、詳細図を示したのが図１０８〜図１０Ｇであ る。 図１ＯＡに示すように、制御ネットワーク・インタフェース２０４は制御ネット ワーク１４を経由して制御ネットワーク・メツセージ・パケット６ｏを送信する 送信セクション８００と、制御ネットワーク１４から制御ネットワーク・メツセ ージ・パケット６ｏを受信する受信セクション８０１と、ルート（ｒｏｏｔ）制 御／ループバック・セクション８０２とを備えており、これらはすべて共通制御 セクション８０３とレジスタ・セット８ｏ４によって制御される。送信セクショ ン８ｏｏは制御ネットワーク１４を通して制御ネットワーク・メツセージ・パケ ット６０を送信する、つまり、インジェクトする。受信セクション８０１は制御 ネットワーク１４がら、具体的には、そこに接続された制御ネットワーク・ノー ド５０（１，ｊ）（図４Ａ）から制御ネットワーク・メツセージ・パケットを受 信する、つまり、イジェクトする。 ルート制御Ｄ／ループバック・セクション８０２は制御ネットワーク・インタフ ェース２０４がサブツリーの論理的ルート（ｒｏｏｔ）であるかどうかを判断し 、もしそうであれば、ＲＯＯＴ　ＵＰ倍信号肯定し、この信号は制御ネットワー ク・ノード５０（１，ｊ）によって受信される。 明らかなように、制御ネットワーク・インタフェース２０４がＲＯＯＴ　ＵＰ倍 信号肯定するときは、それは１つのリーフ２１だけからなるサブツリーのルート である。 共通制御セクション８０３はいくつかの制御および状況レジスタをもっており、 事実上以下に説明するようにインタフェース２０４の動作を制御する。レジスタ ８０４は制御ネットワーク・メツセージ・パケット６０を生成する際に使用され る情報を格納している。レジスタ８０４は、プロセッサ２００によって書き込ま れ、送信セクション８００から送信されるメツセージ・パケット６０内のある種 の制御情報を、制御ネットワーク１４を通して転送する。逆に、受信セクション ８０１が受信した制御ネットワーク・メツセージ・パケット６０から取り出した 制御情報をレジスタ８０４にロードすることも可能である。 データ・ルータ・インタフェース２０５と同様に、制御ネットワーク・インタフ ェース２０４も、多数のレジスタを利用し、プロセッサ２００が制御ネットワー ク１４を経由したメツセージ・パケット６０の転送を開始し、かつ、制御ネット ワーク・インタフェース２０４が制御ネットワーク１４から受信した制御ネット ワーク・メツセージ・パケット６０からプロセッサ２００がデータを円滑に受信 できるようにする。特に、プロセッサは制卸ネットワーク・インタフェース２０ ４に用意されているスーパバイザ・ブロードキャスト・レジスタ・セット、ブロ ードキャスト・レジスタ・セットおよび結合レジスタ・セットに情報をロードす ることで、制御ネットワーク１４経由の送信を開始することができる。 これらのレジスタ・セットはすべて、データ・ルータ・インタフェース２０５（ 図９Ａ−２Ａ）の送信第ルジスタ２３４、送信レジスタ２３５および受信レジス タ２３３のそれぞれと類似している。ただし、制御ネットワーク・インタフェー スにおける最初の送信レジスタの最初のワードは図１ＯＡ−２を参照し説明する ように、様々なフィールドからなっている点が異なる。スーパバイザ・ブロード キャスト、スーパバイザおよび結合レジスタ・セットの各々の中の送信レジスタ と受信レジスタは図９Ａ−２Ａに示した同一名のレジスタと大体同じであるので 、これ以上詳しく説明することを省略する。 プロセッサ２００は制御ネットワーク・インタフェース２０４が制御ネットワー ク・メツセージ・パケット６゜を生成するように働きかける。これは、データ・ ルータ・インタフェース２０５に働きかけて、データ・ルータ・メツセージ・パ ケット３０を生成させるのと同じである。特に、プロセッサ２００はまず情報を 制御ネットワークの最初の送信レジスタに送信する。そのあと、制御ネットワー ク・メツセージ・パケット６０が、例えば、各々が３２ビツト・ワードからなる 複数の制御ネットワーク・メツセージ・パケット６０を必要とする複数ワード・ スキャン操作に対するものである場合は、プロセッサ２００は特定のレジスタ・ セット内の送信レジスタにロードすることで追加のワードを与えることができる 。 制御ネットワーク・インタフェース２０４が制御ネットワーク１４から制御ネッ トワーク・メツセージ・パケット６０を受信すると、処理要素インタフェース２ １２がプロセッサ２００に割込みをかけるように働きかけ、メツセージ・パケッ ト６０からの情報がどのレジスタ・セットにロードされたかを判別することを可 能にする。プロセッサ２００は、特定の制御ネットワーク・メツセージ・パケッ ト６０から受信したデータを、割込みで判別された特定レジスタ・セットの中の 受信レジスタの内容を取り出すことによって、取得することができる。 スーパバイザ・ブロードキャスト、ブロードキャストおよび結合レジスタ・セッ トの中の最初の送信レジスタはすべて図１ＯＡ−２に示すように、全体的に同じ 構造をしている０図１ＯＡ−２に示すように、各最初の送信レジスタは２ワード ８０６と８０７からなっている。最初のワード８０６の中の上位アドレス・フィ ールド８０８はネットワーク・インタフェース２０２、具体的には、制御ネット ワーク・インタフェース２０４のメモリ・バス　。 ２０３（図８）用に定義されたアドレス空間内のアドレス値を収めている。 最初のロード８０６の残りのフィールド８１０〜８２９は制御ネットワーク・イ ンタフェース２０４がパケット・ヘッダ６１を生成する際に使用する情報を収め ている。 最初の送信レジスタの最初のワード８０６内の結合関数フィールド８１９とパタ ーン・フィールド８２８は、パケット・ヘッダ６１のフィールド６５．６６およ び６７にそれぞれコピーされた情報を収めている。最初の送信レジスタの第２７ −ド８０７は、パケット・データ８２のデータ・フィールド７０に入って送信さ れるデータを収めている。最初の送信レジスタの長さフィールド８２９の内容が メツセージに複数の３２ビツト・ワードを含めることを示していると、各３２ビ ツト・ワードは制御ネットワーク・メツセージ・パケット６０に入って送信され 、連続するデータ・フィールド７０の内容は送信レジスタを通して与久られる。 再び図１ＯＡ−１に示すように、送信セクシ目ンは３つの先入れ先出しバッファ を備えている。すなわち、スーパバイザ・ブロードキャスト送信先入れ先出しバ ッフ　ｙ　（ＦＩＦＯ）　８１０．ブロードキャスト送信ＰＩＦＯ８１１および 結合送信ＰＩＦＯ８１２である。一般的に、スーパバイザ、ブロードキャスト送 信ＰＩＦＯ８１０は、単一ソース・メツセージ・タイプの制御ネットワーク・メ ツセージ・パケット６０を作成する際に制御ネットワーク・インタフェース２０ ４によって使用された情報をストアしており、その間、プロセッサ２００はスー パバイザ動作モードになっている。同様に、ブロードキャスト送信ＰＩＦＯ８１ １は、単一ソース・メツセージ・タイプの制御ネットワーク・メツセージ・パケ ット６０を作成する際に制御ネットワーク・インタフェース２０４によって使用 された情報をストアしており、その間、プロセッサ２００はユーザ動作モードに なっている。結合送信ＰＩＦＯ８１２は、データ・ルータ１５が空であるかどう かを判断するために使用されるルータ終了パケット６０を含めて、複数メツセー ジ・タイプの制御ネットワーク・メツセージ・パケット６０を作成する際に制御 ネットワーク・インタフェースに使用された情報をストアしている。ルータ終了 パケット以外のパケットの作成をイネーブルする結合送信ＦＩＦＯ８１２の中の 情報は、パケット６０のデータ・ニブル７０（ｉ）（図５）の内容を設定する際 に使用されるデータを含んでいる。しかし、ルータ終了パケットの作成をイネー ブルする結合送信ＦＩＦＯ８１２の中の情報は、そのようなデータを含んでいな い、その代わりに、このデータは、データ・ルータ・インタフェース２０５から のＣＵＲＭＳＧ　ＣＮＴ現メツセージ・カウント信号によって与えられる。 各ＦＩＦＯ８１０〜８１２は・インタフェース・バス２１ｉに接続されたデー・ 少入力端子をもち、プロセッサ２００がそこに情報を転送する時、スー・パバイ ザ・ブロードキャスト、ブロードキャストおよび結合レジスタ・セットの最初の 送信および送信レジスタの内容がインタフェース２１２によってロードされる。 インタフェース２１２はＰＵＳＨＸＭＩＴ　ＳＢＣＦＩＦＯブツシュ送信スーパ バイザ・ブロードキャスト先入れ先出しバッファ信号、ＰＵＳＨＸＭＩＴ　ＢＣ ＦＩＦＯブツシュ送信ブロードキャスト先入れ先出しバッファ信号またはＰＵＳ ＨＸＭＩ丁ＣＯＮ　ＦＩＦＯブツシュ送信結合先入れ先出しバッファ信号を肯定 して、それぞれのＦＩＦＯ８１０〜８１２をイネーブルして情報を受信してスト アすることを可能にする。 各ＰＩＦ０８１０〜ｇ１２　ハ状況信号”ＸＸＸ−ＸＭＩＴ　ＦＩＦＯＦＵＬＬ 送信バッファ満杯信号と”ＸＸＸ″ＸＭＩＴ　ＦＩＦＯＭＴ送信バッファ空信号 （ただし、“ｘＸＸ”はスーパバイザ・ブロードキャスト送信ＰＩＦＯ８ｉ０で あることを示す“ＳＢＣ”、ブロードキャスト送信ＰＩＦＯ８１１であること示 す“ＢＣ”、結合送信ＰＩＦＯ８１２であることを示す”ＣＯＭ”からなってい る）を生成し、これらの信号はそれぞれのバッファがほぼ満杯であるか、あるい はほぼ空であるかを示している。ある特定（Ｆ）ＰＩＦｏ　８１０〜８１２がそ の”ｘｘｘ″Ｘ　Ｍ　Ｉ　Ｔ’ＦＩＦＯＦＵＬＬ信号を肯定すると、インタフェ ース２１２はプロセッサ２００がそこに情報をロードする試みを拒否各ＦＩＦＤ 　８１０〜８１２は送信メツセージ選択およびアセンブラ回路８１３に接続され たデータ出力端子ももっている。ＬＯＡＤ　ＮＥ％’　ＭＳＧ新メツセージ・ロ ード信号の制御の下で１回路８１３は”ＸＸＸ″ＸＭＩＴ　ＦＩＦＯＭＴ傷信号 受信し、制御ネットワーク・メツセージ・パケット６０の中で使用される情報を もつ信号があるかどうかを判断し、もしあれば、゛制御ネットワーク・メツセー ジ・パケット６０を組み立てる。メツセージ・パケットを組み立てる際１回路８ １３は、制御ネットワーク・パケット６０がルータ終了パケットであることをＰ ＫＴ　ＴＹＰＥ　ＸＩＭＴ信号が示しているときは、レジスタ８０４の内容とデ ータ・ルータ・インタフェース２０５からのＣＵＲＭＳＧ　ＣＮＴ現メツセージ ・カウント信号を使用することもできる。 送信メツセージ選択およびアセンブラ回路８１３は組み立てられたメツセージ・ パケット６０のへラダ６１とデータ部分６２を表した４８ビツト・ワードを送信 メツセージ・バッファ８１４に結合し、このバッファはＬＯＡＤ　ＮＥＷ　ＭＳ Ｇ信号を受けてその信号をラッチする。 Ｎ０ＤＥ　ＣＬＫ信号の連続する刻時を受けて、フリック・ジェネレータは４ビ ツト・ニブルを送信メツセージ・バッファ８１４から繰り返して選択し、タグ・ ビットを構成する上位ビットを選択した各ニブルに付加する。 フリック・ジェネレータ８１５はその結果をＦＬＩ（Ｊ　０１ｌＴ（４：Ｏ）フ リック出力信号としてそこに接続された制御ネットワーク・ノード５０　（１， ｊ）に送信し、ルート制御／ループバック回路８０２内のフリック・バッファ８ １６にも送信する。 繰り返しＦＬＩＣＫ　０ＵＴ（４：Ｏ）信号を送信する時、フリック・ジェネレ ータ８１５は検査合計を生成し、これは制御ネットワーク・メツセージ・パケッ トの１３番目のフリットとして送信される。メツセージ・パケット６０の最後の フリックの送信と同時に、フリック・ジェネレータ８１５はＬＯＡＤ　ＮＥＷ　 ＭＳＧ新メツセージ・ロード信号を肯定し、送信メツセージ・バッファ８１４が 新しいワードをラッチすることを可能にし、回路８１３が送信するための新しい 制御ネットワーク・メツセージ・パケット６０を生成することを可能にする。 上述したように、制御ネットワーク・インタフェース２０４はメツセージ・パケ ット生成の際に使用できる情報が得られるレジスタ・セット８０４を備えている 。 グローバル・レジスタ８２０はグローバル操作を上述したように実行するために 使用できるグローバル・ビットを収めている。フラッシュ・フラグ８２１は制御 ネットワーク・メツセージ・パケット６０の中のフラッシュ・ビット７５を制御 するために使用できる。フラッシュ・ビット７５がセットされると、制御ネット ワーク１４はスキャン操作の中間結果をフラッシュする。割込みレジスタ８２２ には、割込み値がロードでき、この値は割込み情報を分割の中の他のり−フ２１ にブロードキャストするために、割込みタイプの単一ソース・メツセージ・パケ ットに入れて送信することができる。 構成レジスタ８２３は構成タイプの単一ソース・メツセージ・パケットの中で使 用できる値を収めている。 この値は、分割に対して論理ルートを設定すべきレベルとサブレベルを示してい る。この情報はパケット・データ部分６２のフリック７０（０）と７０（１）に ロードされる。私用レジスタ２３２（図９Ａ−２Ａ）のａｌｌ−ｆａｌｌ−ｄｏ ｗｎイネーブル・ビット２５６から得られるａｌｌ−ｆａｌｌ−ｄｏｗｎモード ・フラグ８２４はデータ・ルータ１５でａｌｌ−ｆａｌｌ−ｄｏｗｎ操作を開始 するために使用される。ａｌｌ−ｆａｌｌ−ｄｏｗｎモード・フラグ８２４は制 御ネットワーク・メッセージ・パケット６ｏのａｌｌ−ｆａｌｌ−ｄｏｗｎモー ド・ビット８Ｉを条件づけるために使用される。最後に、プロセッサ２００によ って条件づけられるセグメント・フラグ８２５はセグメント化スキャン操作にお いてセグメントの先頭を示すために、複数ソース制御ネットワーク・メツセージ ・パケット６０のセグメント・ビット７７の中で使用される。 受信セクション８０１はフリック・デマルチプレクサ８３０を備えており、この デマルチプレクサはＭＯＤＥＣＬＫ信号の刻時ごとに、制御ネットワーク・ノー ド５０（ｉＪ）からＦＬＩＣＫ　ＩＦＪ信号を受信するか、ルート制＠／ループ バック回路８０２からＢＬＩＦ　ＦＬＩＣＫ　ＯＵＴバッファ・フリック・アウ ト信号を受信する。ルート制＠／ループバック回路８０２がＳＥＬ　ＸＭＩＴ選 択送信セクション信号を肯定して、制御ネットワーク・インタフェース２０４が 論理ルートであることを一般に示していると、フリック・デマルチプレクサ８３ ０はＢＵＦＦＬＩＣＫ　ＯＵＴ信号を選択し、そうでなければＦＬＩＣＫ　ＩＮ 信号を選択する。フリック・デマルチプレクサ８３０はタグ信号を取り除き、そ の一部をバッファにストアし、その他の受信信号をデマルチプレクスして、連続 して受信した信号を使用して４８ビツト・ワードの連続するニブルを形成する。 同時に、フリック・デマルチプレクサ８３０はＮ０ＤＥ　（：ＬＫ倍信号刻時ご とに受信した信号の検査合計を常にとっている。フリック・ジェネレータはこの 検査合計を使用して、制御ネットワーク・メツセージ・パケットが正しく受信さ れたかどうかを判断し、そうであれば、ＬＯＡＤ　ＲＣＶＤ　ＭＳＧ受信メツセ ージ・パケット・ロード信号を肯定する。 ＬＯＡＤ　ＲＣＶＤ　ＭＳＧ信号が肯定されると、受信メツセージ・バッファ８ ３１はフリック・デマルチプレクサによって生成されたワードをラッチする。さ らに、肯定されたＬＯＡＤ　ＲＣＶＤ　ＭＳＧ信号は、受信メツセージ・バッフ ァと宛先選択回路８３２が受信メツセージ・バッファ８３１に入っているワード を検査して、スーパバイザ受信ブロードキャストＰＩＦＯ８３３，ブロードキャ スト受信ＰＩＦＯ８３４，結合受信ＰＩＦＯ８３５またはレジスタ８０４の１つ のどれにそのワードをロードすべきを判断する。 各ＰＩＦＯ８３３，８３４および８３５は状況信号”ＸＸＸ−ＲＣＶＦＩＦＯＮ ＲＦＵＬＬ受信ＦＩＦＯはぼ満杯信号（ただし、”ｘｘｘ”はスーパバイザ受信 ＰＩＦＯ８３３であることを示す”ＳＢＣ”、ブロードキャスト受信ＰＩＦＯ８ ３４であること示す”ＢＣ“、結合受信ＰＩＦＯ８３５であることを示す”ＣＯ Ｍ”からなっている）を生成し、この信号はそれぞれのバッファがほぼ満杯であ ることを示している。図１０Ｃを参照して下達すルヨウ！ｉ：、”ｘｘｘ″ＲＣ Ｖ　ＦＩＦＯＮＲＦＵＬＬ信号は様々ナフリックのタグ信号のいくつかを生成す る際に送信メツセージ選択およびアセンブラ回路８１３によって使用される。さ らに、フリック・デマルチプレクサ８３０は受信したタグ信号のいくつかをフリ ック・ジェネレータに結合して、そこからの制御ネットワーク・、メツセージ・ パケット６０の送信を制御する。 Ｘｉ、送信セクション８００ 以上に説明したことを背景にして、制御ネットワーク・インタフェース２０４の 各部分の詳細について図１０Ｂ〜図１０Ｇを参照して説明する。　ｒＭＩＯＢは 送信メツセージ選択およびアセンブラ回路８１３と送信メツセージ・バッファ８ １４の詳細機能ブロック図である。図１０Ｂに示すように、送信メツセージ選択 およびアセンブラ回路、８１３は、メツセージ優先度選択回路８４０を備えてお り、この回路は送信メツセージ・バッファ８１４にロードすべきワードの生成を イネーブルするＬＯＡＤＮＥＷ　ＭＳＧ新メツセージ・ロード信号をフリック・ ジェネレータ８１５から受けて、その信号を肯定するといくつかの機能を実行す る。 まず、メツセージ優先度選択回路８４０は各ＦｒＦＯ８１０、８１１および８１ ２、および割込みレジスタと構成レジスタ８２２と８２３などの各メツセージ情 報ソースから状況信号を受信する。特に、メツセージ優先度選択回路８４０は゛ ＸＸＸ″ＸＭＩ丁ＦＩＦＯＭＴ（ｘｘｘ　”はＳＢＧ、　ＢＣＪ’Ｊ：びＣＯＭ である）スーパバイザ・ブロードキャスト、ブロードキャストおよび結合送信Ｆ ＩＦＯ空信号をＰＩＦ０８１０〜８１２から受信する。これらの信号のいずれか が否定されると、対応するＦＩＦＯ８１０，８１１または８１２には制御ネット ワーク・メツセージ・パケット６ｏに入って送信されるデー、夕が置かれている 。さらに、メツセージ優先度選択回路８４０は構成レジスタ８２３からＩＪＮＳ ＥＮＴ　Ｃ０ＮＦＩＧ未送信構成信号を、割込みレジスタからプロセッサ２００ が制御ネットワーク・メツセージ・パケット６０で送信すべき新しい値をそこに ロードしたことを示すＵＮＳＥＮＴ　ＩＮＴ未送信割込み信号を受信する。 フリック・ジェネレータ８１５からのＬＯＡＤ　ＮＥＷ　ＭＳＧ新メツセージ・ ロード信号が肯定されると、それを受けてメツセージ優先度選択回路８４０はこ れらの状況信号を使用して、制御ネットワーク・メツセージ・パケット６０を生 成する際に使用する所定の優先度に応じて１つのＦＩＦＯを制御ネットワーク・ メツセージ・パケット６０の情報ソースとして選択する。回路８４０は制御ネッ トワーク・メツセージ・パケット６０を生成する際に使用するために、選択した ＦＩＦＯの出力端子からワードを取ｉする。サラニ、回路８４０はｐｏｐ″ＸＸ Ｘ″ＦＩＦＯじＸＸＸ−はＳＢＣ，ＢＣｇよびＣＯＭである）先入れ先出しバッ ファ・ポツプ信号を生成し、この信号が肯定されると、それぞれのＦＩＦＯ８１ ０，８１１および８１２はその出力端子から新しいワードを出力し、このワード は後続の制御ネットワーク・メツセージ・パケット６０を作成する際に使用する ことができる。特に、ＦＩＦＯ８１０〜８１２は先入れ先出しバッファであるの で、連続するＰＯＰ”ｘｘｘ″ＦＩＦＯ信号を受けて出力されるワードはそれぞ れのＦＩＦＯにストアされた時の順序になっている。 また、回路８４０はＲＥＡＤ　ｌＮＴＲＲＥＧ読取り割込みレジスタ信号とＲＥ ＡＤ　Ｃ０ＮＦＩＧ　ＲＥＧ読取り構成レジスタ信号を生成し、これらの信号が 肯定されると、それぞれの割込みレジスタ８２２または構成レジスタ８２３はそ の内容を回路８１３に結合する。それぞれのレジスタはその内容を回路８１３に 結合するとき、プロセッサ２００によって再びラッチされるまでそのＵＮＳＥＮ Ｔ　Ｃ０ＮＦＩＧ未送信構成またはＵＮＳＥＮＴ　ＩＮ未送信割込み信号を否定 する。 また、メツセージ優先度回路８４０はＭＳＧ　ＴＹＰＥ　ＸＭＩＴメツセージ・ タイプ送信信号とＰＫＴ　ＴＹＰＥ　ＸＭＩＴを生成し、これらの信号は送信メ ツセージ・バッファ８１４の入力端子、特にニブル８１４（０）と８１４（１） の入力端子に結合される。これらの信号はメツセージ・タイプ・フィールド６４ とパケット・タイプ・フィールド６５の内容を作る際に使用される。明らかなよ うに、ＭＳＧＴＹＰＥ　ＸＭＩＴ信号およびＰＫＴ　ＴＹＰＥ　ＸＭＩＴ信号の 特定コードはＰＯＰ″ｘｘｘ″ＦＩＦＯ信号またはその信号が肯定するＲＥＡＤ 　ｌＮＴＲＲＥＧまたはＲＥＡＤ　Ｃ０ＮＦＩＧ　ＲＥＧ信号のうちの特定の信 号が示している特定の情報を反映している。 また、明らかなように、”ＸＸＸ″ＸＭＩＴ　ＦＩＦＯＭＴ傷信号すべてが肯定 される場合があり、そのときは、ＦＩＦＯ８１０〜８１２のどれにも制御ネット ワーク・メツセージ・パケット６０を設定する際に使用される情報が入っていな いことを示し、フリック・ジェネレータ８１５がＬＯＡＤＮＩＪ　ＭＥＳＳＡＧ Ｅ信号を肯定した時、ＵＮＳＥＮＴ　Ｃ０ＮＦＩＧまたはＵＮＳＥＮＴ　ＩＮＴ 信号が否定される場合もある。そのようなことが起こった時は、メツセージ優先 度選択回路８４０はアイドル・タイプの制御ネットワーク・メツセージ・パケッ ト６０を示したＭＳＧ　ＴＹＰＥ　ＸＭＩＴメツセージ・タイプ送信信号を生成 して、その信号を送信メツセージ・バッファ８１４のニブル８１４（０）に結合 する。どちらの場合も、回路８４０からのＰＫＴ　ＴＹＰＥ　ＸＭＩＴパケット ・タイプ送信信号はすべて否定される。 送信メツセージ選択およびアセンブラ回路８１３は複数のマルチプレクサ８４１ ，８４２および８４３も備えており、これらのマルチプレクサは追加の信号を出 力し、コｔ’Ｌ　も（７）信号ＧｉＭＳＧ　ＴＹＰＥ　ＸＭＩＴ信号およびＰＫ Ｔ　ＴＹＰＥＸＭＩＴ信号と一緒に送信メツセージ・バッファ８１４に結合され る。図５に示すように、ＰＫＴ　ＴＹＰＥ　ＸＭＩＴ信号は３つの信号だけから なり、これらの信号はフリック”１”の下位３ビツトを形成している。上位信号 はマルチプレクサ８４１から得られ、マルチプレクサはメツセージ優先度選択回 路８４０からのＦＬＩＣＫ（１）　ＳＥＬフリック１選択信号の制御を受けて、 割込みレジスタ８２２からの上位ビットを表しているＩＮＴＲ（４）信号または 結合先入れ先出しバッファ８１２からポツプされたワードを表している上位ＦＡ Ｔ（１）信号のどちらかを選択する０回路８４０がＦＬＩＣＫ（１）　ＯＥフリ ックｌ出カイネーブル信号を肯定すると、マルチプレクサ８４１は選択した信号 を送信メツセージ・バッファ８１４のニブル８１４（１）の上位入力端子に結合 する。明らかなように、ＦＬＩＣＫ（１）　ＳＥＬ信号はメツセージ優先度選択 回路８４０が送信すべき制御ネットワーク・メツセージ・パケット６ｏの情報ソ ースとして結合バッファ８１２を選択した場合にだけ、ＦＡＴ（１）信号を選択 するように条件づけられる。さらに、ＦＬＩＣＫ　（１）　ＯＥ倍信号、回路８ ４０から（７）　ＭＳＧ　ＴＹＰＥＸＭＩＴメツセージ・タイプ送信信号がアイ ドル・メツセージ・パケットを示すコードを含んでいる場合は、肯定されず、メ ツセージ・パケット６ｏのそれぞれのフィールドの内容がゼロになる。 マルチプレクサ８４２は制御ネットワーク・メツセージ・パケット６０のフリッ ク２の下位４ビツトを設定する際に使用される情報を選択するために使用される 。 回路８４０からのＦＬＩＣＫ　（２）　ＳＥＬフリック”２”選択信号の制御を 受けて、マルチプレクサ８４２はＩＮＴＲ（３：０）割込み信号またはＣＯＭＢ 　ＦＴＮ（２：Ｏ）結合関数信号および下位ＦＡＴ　（０）パターン信号の１つ を選択する。ＦＬＩＣＫ　（２）ＯＥフリック（２）出力イネーブル信号が肯定 されると、マルチプレクサ８４２は選択した信号を送信メツセージ・バッファ８ １４のニブル８１４　（２）の入力端子に結合する。ＩＮＴＲ（３：　０）割込 み信号は割込みレジスタ８２２に入っている下位ビットに基づいている。ＣＯＭ Ｂ　ＦＴＮ（２：０）信号とＦＬＩＣＫ（２）　ＳＥＬ信号は、メツセージ優先 度選択回路８４０が送信すべき制御ネットワーク・メツセージ・パケット６０の 情報ソースとして結合バッファ８１２を選択した場合にだけＣＯＭＢ　ＦＴＮ信 号とＰＡＴ（０）信号を選択するように条件づけられる。さらに、ＦＬＩＣＫ（ ２）　ＯＥ倍信号回路８４０からのＭＳＧ　ＴＹＰＥ　ＸＭＩＴメツセージ・タ イプ送信信号がアイドル・メツセージ・パケットを示すコードを含んでいると、 肯定されず、メツセージ・パケット６０のそれぞれのフィールドの内容がゼロに なるようにする。 最後に、マルチプレクサ８４３は制御ネットワーク・メツセージ・パケット６０ の中のデータ・ニブル７０　（０）〜７０（７）の内容を設定する際に使用され る情報を、メツセージ優先度選択回路８４０からのＤＡＴＡ　ＳＥＬデータ選択 信号の制御の下で選択する。ＰＫＴ　ＴＹＰＥ　ＸＭＩＴ信号がルータ終了メツ セージを示していると、ＤＡＴＡ　ＳＥＬはマルチプレクサ８４３がデータ・ル ータ・インタフェース２０５から送信メツセージ・バッファ８１４のニブル８１ ４（４）　〜、８１４（１０）　（７）入力端子へ（７）ＣＵＲＭＳＧ　ＣＮＴ 現メツセージ・カウント信号を選択することを可能にする。 そうでないときは、ＤＡＴＡ　ＳＥＬデータ選択信号を受けてマルチプレクサ８ ４３が選択した特定のソースは、メツセージ優先度選択回路８４０によって肯定 されたＰｏＰ”ｘｘｘ″ＦＩＦＯ信号、ＲＥＡＤ　ｌＮＴＲＲＥＧ信号マタはＲ ＥＡＤしている、メツセージ優先度選択回路８４０がＤＡＴＡ　ＯＥデータ出カ イネーブル信号も肯定している場合は、マルチプレクサ８４３は選択した信号を メツセージ・バッファ８１４のそれぞれの入力端子に結合する。理解され６　、 Ｊ：　’）　ニ、回路８４０カら（７）ＭＳＧ　ＴＹＰＥ　ＸＭＩＴメツセージ ・タイプ送信信号がアイドル・メツセージ・パケットを示すコードを含んでいる 時はＤＡＴＡ　ＯＥ傷信号肯定されず、メツセージ・パケット６０のそれぞれの フィールドの内容がゼロになるようにする。 これらの信号のほかに、グローバル・レジスタの内容を表したＧＬＯＢＡＬ信号 は送信メツセージ・バッファ８１４のニブル８１４（１１）のそれぞれの入力端 子に結合され、バッファはその入力端子に現れた他の信号と一緒にＧＬＯＢＡＬ 信号をラッチする。フリック・ジェネレータ８１５からのＬＯＡＤ　ＮＥＷ　Ｍ ＳＧ新メツセージ・ロード信号が次に肯定されると、送信メツセージ・バッファ ８１４はその入力端子に現れた信号をすべてラッチする。ラッチされた信号はＣ Ｎ　ＭＳＧ制御ネットワーク・メツセージ信号としてフリック・ジェネレータ８ １５に送信される。　ＣＮ　ＭＳＧ信号は２４個の４ビツト・ニブルに４８ビツ トを定義している。　ＬＯＡＤ　ＮＥＷ　ＭＳＧ信号の同じ肯定を受けて、メツ セージ優先度選択回路は上述した操作を繰り返して、ＬＯＡＤ　ＮＥＷ　ＭＳＧ 信号の後続の肯定を受けて送信メツセージ・バッファにロードすべき新しいワー ドを生成することを可能にする。 フリック・ジェネレータ８１５はメツセージ・バッファ８１４からニブルを連続 的に選択して、各ニブルにタグ・ビットを付加して５ビツト・フリックを形成し 、Ｎ０ＤＥ　ＣＬに信号の１２回の連続する刻時ごとに、それらをＦＬＩＣＫ　 ０ＵＴ（４：Ｏ）信号として送信する。さらに、フリック・ジェネレータは検査 合計を常にとっており、それを１３番目のフリックとして送信する。図１０ｃは フリック・ジェネレータ８１５の詳細ブロック図である。 図１０Ｃに示すように、フリック・ジェネレータ８１５は送信タイミング制御回 路８５０を備えており、この回路は、２進コ一ドＸＭＩＴ　３−１０（２：０） 送信フリツク３〜１０信号を含めて、ＸＭＩＴ　Ｏ送信フリック・ゼロ〜ＸＭＩ Ｔ１２送信フリック１２信号を繰り返し生成する。ＸＭＩτ０〜ＸＭＩＴ　１２ 信号は図１０Ｇに示す他の回路をイネーブルして制御ネットワーク・メツセージ ・パケット６０を構成する１３個のフリックの連続するフリックを送信すること を可能にする。送信タイミング制御回路８５０は、否定されたＣＮ　５ＴＯＰ　 ５ＥＮＤ制御ネツトワ一ク送信停止信号と否定されたＭＳＧ　ＦＬＯＷ　ＮＯＫ メツセージ・フロー非承認信号によってイ軍−ブルされている間に、ＭＯＤＥ　 ＣＬＫ信号の連続する刻時と同期してＸＭＩＴ　Ｏ〜ＸＭＩＴ　１２信号を生成 する。ただし、送信タイミング制御回路８５０が制御ネットワーク・メツセージ ・パケット６０の送信を開始して、ＸＭＸＴ　Ｏ送信フリック・ゼロ信号から送 信フリックｌ信号に移ると、残りのＸＭＩＴ　２〜ＸＭＩＴ　１２信号まで続け ていき、ＸＭＩＴ　Ｏ送信フリック・ゼロ信号まで再びリサイクルすると停止す る。 ＣＮ　ＭＳＧ制御ネットワーク・メツセージ信号の１つひとつは送信メツセージ ・バッファ８１４の中のニブルの１つひとつを表しており、フリック・ジェネレ ータ８１５内の複数の回路に結合されている。特に、送信フリック・ジェネレー タはフリック選択回路８４４を備えており、この回路は一般的に送信メツセージ ・バッファの連続するニブルから信号を選択して、連続するフリックに入れて送 信する。フロー制御回路８４５はフリック・ジェネレータ８１５による制御ネッ トワーク・メツセージ・パケットの送信を制御するフロー制御信号を受信セクシ ョン８０１（図１００を参照して詳しく上述する）から受信する。データ・ニブ ル順序回路８４６はフリック選択回路８１４による送信のためにニブル８１４（ ４）〜８１４　（１０）を選択する時の順序を判断する。最後に、タグ信号生成 回路８４７は上位ＦＬＩＣＫ　ＯＵＴ信号として送信するタグ信号を生成する。 上述したように、フロー制御回路８４５は受信セクション８０１が受信した制御 ネットワーク・メツセージ・パケット６０の中の選択したタグ３号を受けて、フ リック・ジェネレータ８１５による制御ネットワーク・メツセージ・パケット６ ０の送信を制御するフロー制御信号を受信セクション８０１（図１０Ｄを参照し て詳しく上述する）から受信する。各リーフ２１内の制御ネットワーク・インタ フェース２０４に接続された制御ネットワーク・ノード５０（１，ｊ）はスキャ ン・フロー・ビット７２（１）〜７２（５）　、ブロードキャスト・ユーザ・フ ロー・ビット７３およびブロードキャスト・スーパバイザ・フロー・ビット７４ を適当に条件づけることにより、同じ制御ネットワーク・インタフェース２０４ からそのノードへの制御ネットワーク・メツセージ・パケット６０の流れを制御 することができる。 例えば、受信セクション８０１が制御ネットワーク・メツセージ・パケット６０ を受信し、その中のブロードキャスト・スーパバイザ・ビット７４がクリアされ ていると、フリック・ジェネレータ８１５は、スーパバイザ・ブロードキャスト 送信ＦＩＦＯ８１０から送られてきた送信メツセージ・バッファ８０１内の情報 から制御ネットワーク・メツセージ・パケット６０を送信することが禁止される 。同様に、受信セクション８０１が制御ネットワーク・メツセージ・パケットを 受信し、その中のブロードキャスト・ユーザ・ビット７３がクリアされていると 、フリック・ジェネレータ８１５は、ブロードキャスト・バッファ８１１から送 られてきた送信メツセージ・バッファ８１４内の情報から制御ネットワーク・メ ツセージ・パケット６０を送信することが禁止される。最後に、受信セクション ８０１が制御ネットワーク・メツセージ・パケット６０を受信し、その中のスキ ャン・フロー・ビット７２（１）〜７２（５）がクリアされていると、フリック ・ジェネレータ８１５は、結合バッファ８１２から送られてきた送信メツセージ ・バッファ８１５内の情報から制御ネットワーク・メッセ・−ジ・パケット６０ を送信することが禁止される。 いずれの場合も、フリック・ジェネレータ８１５は送信メツセージ選択およびア センブリ回路８１３を抑止し、受信セクション８０１が特定ビットがセットされ た制御ネットワーク・メツセージ・パケット６ｏを受信するまで、特定のＦＩＦ Ｏ８１０がら送られてきた情報を収めているメツセージ・パケット６ｏを送信す ることが禁止されたままになっている。しかし、フリック・ジェネレータ８１５ が禁止された時のそれと異なるＦＩＦＯ８１０〜８１２から送られてきた情報を 送信メツセージ・バッファ８１４が収めている場合は、フリック・ジェネレータ ８１５はその情報を使用して制御ネットワーク・メツセージ・パケット６０を送 信することができる。 具体的には、フロー制御回路８４５は２つのデコーダを備えている。すなわち、 メツセージ・タイプ・デコーダ８６１とパケット・タイプ・デコーダ８６２であ り、これらは送信メツセージ・バッファ８１４のニブル４１４（０）と４１４（ １）とからＣＮ　ＭＳＧ　（３：０）とＣＮ　ＭＳＧ　（７：０）制御ネットワ ーク・メツセージ信号の１つひとつを受信する。デコーダ８６１が受信す６ＣＮ 　ＭＳＧ　（３：０）信号はメツセージ・タイプ情報を含んでいるＣＮ　ＭＳＧ 信号の１つひとつから構成されている。　ＣＮ　ＭＳＧ　（３二０）信号が複数 ソース・メツセージのコードをもっていると、デコーダ８６１はＭＯＬＴ　ＳＲ ＣＭＳＧｍ数’／　−、Ｘ　・メツセージ信号を肯定し、単一ソース・メツセー ジのコードをもっていると、デコー・ダ８６１は５ＩＮＧＬＥ　ＳＲＣＭＳＧ単 一ソース・メツセージ信号を肯定する。 デコーダ８６２が受信するＣＮ　ＭＳＧ（７：４）信号はパケット・タイプ情報 を含んでいるＣＮ　ＭＳＧ信号の１つひとつから構成されている。特に、ＰＫＴ 　ＴＹＰＥ信号は、送信メツセージ・バッファ８１４の内容がＦＩＦＯ８１０〜 ８１２の・いずれかから送られたものかどうかを示しており、もしそうであれば 、どれであるかを示している。デコーダ８６２は、ＣＯＭＢ結合、ＳＢＣスーパ バイザ・ブロードキャスト、ＢＣブロードキャストで示した３つの出力信号を生 成し、これらの信号は肯定されると、メツセージ・バッファの内容が結合送信Ｐ ＩＦＯ８１２、スーパバイザ・ブロードキャスト送信ＦＩＦＯ８１０またはブロ ードキャスト送信ＦＩＦＯ８１１から送られたことを示している。 デコーダ８６１からの５ＩＮＧＬＥ　ＳＲＣＭＳＧ単一ソース・メツセージ信号 とＭＵＬＴ　ＳＲＣＭＳＧ複数ソース・メツセージ信号、およびデコーダ８６２ からのＣＯＭＢ、　ＳＢＣとＢＣ信号はＲＣＶＤ　ＢＣＦＬＯＷ受信ブロードキ ャスト・バッファ・フロー信号、ＲＣＶＤ　ＳＢＣＦＬＯＷ受信スーパバイザ・ ブロードキャスト・バッファ・フロー信号およびＲＣＶＤ　５ＣＡＮ　ＦＬＯＷ 受信スキャン・フロー信号と一緒に、複数のＡＮＤゲート８６４〜８６６および インバータ８７０〜８７５からなる回路に結合される。ＲＣＶＤ　ＢＣＦＬＯＷ 、　ＲＣＶＤ　ＳＢＣＦＬＯＷおよびＲＣＶＤ　５ＣＡＮ　ＦＬＯＷ信号は制御 ネットワーク・ノード５０（１，ｊ）から受信した制御ネットワーク・メ゛ツセ ージ・パケット６ｏのそれぞれのタグ・ビットを受けて受信セクション８ｏ１に よって生成されたフロー制御信号を構成している。これらの信号がすべて肯定さ れると、インバータ８７０〜８７２はＡＮＤゲート８６３〜８６５をディスエー ブルし、ＡＮＤゲートはインバータ８７３〜８７５をイネーブルしてＡＮＤゲー ト８６６を付勢し、ＦＬＯＷ　ＰＥＲＭフロー許可信号を肯定する。 他方、受信セクション８０１からのフロー制御信号の１つが否定されて、デコー ダ８６１と８６２からの信号が該当の条件をもっていると、ＡＮＤゲート８６６ がディスエーブルされ、ＦＬＯＷ　ＰＥＲＭフロー許可信号が否定される。例え ば、ＲＣＶＤ　５ＣＡＮ　ＦＬＯＷ信号が否定されると、ＭＯＬＴ　ＳＲＣＭＳ Ｇ複数ソース・メツセージ信号とＣＯＭＢ信号が肯定され、インバータ８７２が 否定されたＲＣＶＤ　５ＣＡＮＦＬＯＷ信号の補数をとってＡＮＤゲート８６５ を付勢する。 付勢されたＡＮＤゲート８６５はインバータ８７５をイネーブルし、ＡＮＤゲー ト８６６をディスエーブルするので、ＦＬＯＷ　ＰＥＲＭフロー許可信号が否定 される。他のＡＮＤゲート８６３と８６４、およびそこに接続されたそれぞれの インバータはデコーダ８６１が５ＩＮＧＬＥ　ＳＲＣＭＳＧ単一ソース・メツセ ージ信号を肯定すると、ＲＣＶＤ　ＢＣＦＬＯＷ信号と　ＲＣＶＤ　ＳＢＣＦＬ ＯＷ信号を受けて同じように動作する。 ＦＬＯＷ　ＰＥＲＭフロー許可信号はマルチプレクサ８６７の一方の入力端子に 結合される。送信タイミング制御回路８５０がＸＭＩＴ　Ｏ送信フリック０信号 を肯定すると、マルチプレクサ８６７はＦＬＯＷ　ＰＥＲＭ信号をフリップフロ ップ８６８に結合し、フリップフロップはＮ０ＤＥ　ＣＬＫ信号の次の刻時の時 信号をラッチする。ＦＬＯＷ　ＰＥＲＭ信号が肯定されると、フリップフロップ ８６８はＭＳＧ　ＦＬＯＷＯＫ信号を肯定する。ＭＳＧ　ＦＬＯＷ　ＯＫ傷信号 インバータ８６９によって補数がとられる。従って、ＦＬＯＷ　ＰＥＲＭ信号が 肯定されないで、フリップフロップ８６８がＭＳＧＦＬＯＷ　ＯＫ傷信号否定す ると、インバータ８６９はＭＳＧＦＬＯＷ　ＮＯＫメツセージ・フロー非承認信 号を肯定する。 フリップフロップ８６８からのＭＳＧ　ＦＬＯＷ　ＯＫ傷信号、マルチプレクサ ８６７の他方の入力端子に結合されている。理解されるように、Ｎ０ＤＥ　ＣＬ Ｋ信号の後続の刻時のとき、ＸＭＩＴ　Ｏ送信フリック・ゼロ信号は否定され、 マルチプレクサ８６７をイネーブルしてＭＳＧ　ＦＬＯＷ　ＯＫ傷信号再びフリ ップフロップ８６８のデータ入力端子に結合する。従って、フリップフロップ８ ６８は送信タイミング回路８５０がＸＭＩＴ　１〜ＸＭＩＴ　１２信号を肯定ス ルト、Ｎ０ＤＥ　ＣＬＫ信号の後続の刻時のときその状態を維持する。ＸＭＩＴ 　Ｏ信号が次に肯定されると、マルチプレクサ８６７はＦＬＯＷ　ＰＥＲＭフロ ー許可信号をフリップフロップ８６８のデータ入力端子に結合し、その時、その 時点の信号の状態をラッチする。 明らかなように、デコーダ８６１が５ＩＮＧＬＥ　ＳＲＣＭＳＧ単一ソース・メ ツセージ信号を肯定しない時は、ＲＣＶＤＢＣＦＬＯＷ信号とＲ（：ＶＤ　ＳＢ ＣＦＬＯＷ信号の状態ハＦＬＯＷＰＥＲＭフロー許可信号の状態に影響しないの で、ＭＳＧＦＬＯＷ　ＯＫ倍信号ＭＳＧ　ＦＬＯＷ　ＮＯＫ信号の状態に影響し ない、さらに、デオーダ８６１がＭＵＬＴ　ＳＲＣＭＳＧ複数ソース・メツセー ジ信号を肯定しない時は、ＲＣＶＤ　５ＣＡＮＦＬＯＷ信号の状態はＦＬＯＷ　 ＰＥＲＭフロー許可信号の状態に影響しない、従って、例えば、ＭＳＧ　ＴＹＰ Ｅ信号がアイドルまたは棄権パケット・タイプを示していると、ＭＯＬＴ　ＳＲ ＣＭＳＧ信号と５ＩＮＧＬＥ　ＳＲＣＭＳＧ信号のどちらも肯定されないので、 ＭＳＧ　ＦＬＯＷ　ＯＫ倍信号肯定されると、ＦＬＯＷ　ＰＥＲＭ信号が肯定さ れる。 送信メツセージ・バッファ８１４のニブル８１４（２）からのＣＮ　ＭＳＧ制御 ネットワーク・メツセージ信号の一部はデータ・ニブル順序回路８４６に結合さ れる。この回路８４６はフリック選択回路８４４がＦＬＩＣＫ　ＯＵＴ信号の中 のニブル８１４（３）〜、８１４（１０）から信号を送信する時の順序を判断す る。送信される制御ネットワーク・メツセージ・パケット６０が加算といったあ る種の算術演算を開始する複数ソース・メツセージであるときは、パケット・デ ータ部分６２のニブル７０　（０）〜７０（７）は有効数字が大きくなっていく 順にデータを伝達する。これにより、制御ネットワーク・ノード５０はあるニブ ル７０（ｉ）から次のニブル８７０　（ｉ＋１）への伝達を正しく生成すること ができる。他方、最大値の判断といった、ある種の演算では、制御ネットワーク ・ノード５０は複数ソース・メツセージ・パケット６０のニブル７０　（０）〜 ７０（７）に入っているデータなニブル単位で比較する。従って、連続するニブ ル７０（０）〜７０（７）は有効数字が小さくなっていく順にデータを伝達する 。 送信タイミング制御回路８５０によって生成されるバイナリ・コードＸＭＩＴ　 ３−１０（２：Ｏ）信号はＸＯＲ（排他的ＯＲ）ゲート回路８８０に結合される 。　ＸＯＲゲート回路８８０は対応す６ＸＭＩＴ　３−１０（２：Ｏ）信号の各 々をＲＥＶ　ＤＡＴＡ反転データ信号と排他的ＯＲをとったＤ　ＦＬＩＣＫ　５ ＥＬ（２：０）信号を生成する。　ＲＥＶ　ＤＡＴＡ信号はデータ・ニブル順序 回路８４６によって制御される。Ｄ　ＦＬＩＣＫ　５ＥＬ（２：Ｏ）データ・フ リック選択信号の順序により、送信メツセージ・バッファ８１４のニブル８１４ （３）〜８１４（１０）の順序、従って、制御ネットワーク・メツセージ・パケ ット６０の連続するニブル７０（０）〜７０（７）に入って送信されるデータの 有効数字の順序が決まる。　ＲＥＶ　ＤＡＴＡ信号が否定されたときは、Ｄ　Ｆ ＬＩＣＫ　５ＥＬ（２：０）のバイナリ・コード値の順序はＸＭＩＴ　３−１０ （２：０）信号のバイナリ・コード値の順序に対応しているので、ニブル８１４ （３）〜８１４（１０）の内容はそれぞれニブル７０（０）〜７０（７）に入っ て送信される。 他方、ＲＥＶ　ＤＡＴＡ反転データ信号が肯定された時は、Ｄ　ＦＬＩＣＫ　５ ＥＬ（２：Ｏ）データ・フリック信号はそれぞれのＸＭＩＴ　３−１０（２：０ ）の補数に対応している。その場合は、Ｄ　ＦＬＩＣＫ　５ＥＬ（２：０）信号 のバイナリ・コード値の順序はＸＭＩＴ　３−１０（２：Ｏ）信号のバイナリ・ コード値の順序の反対になっているので、制御ネットワーク・メツセージ・パケ ット６０のニブル７０（０）〜７０（７）はニブル８１４（１０）〜８１４　（ ３）の内容を伝達する。 データ・ニブル順序回路８４６はＲＥＶ　ＤＡＴＡ反転データ傷号を生成する。 この回路８４６はデコーダ８８１を備えており、このデコーダは送信メツセージ ・バッファ８１４のニブル８１４（２）からＣＮ　ＭＳＧ（ｉｌ：８）制御ネッ トワーク・メツセージ信号を受信する。これらの信号が最大値算術演算を示すコ ードをもっていると、デコーダはＭＡＹＢＥ　ＭＡＸ信号を肯定し、コノ信号は ＡＮＤゲート８８２の一方の入力をンネーブルする。これと同時に、デコーダ８ ６１と８６２がＭＯＬＴ　ＳＲＣＭＳＧ複数ソース・メツセージ信号とＣＯＭＢ 結合信号を肯定すると、送信メツセージ・バッファ８１４の内容から生成された 制御ネットワーク・メツセージ・パケット６０は最大値算術演算をイネーブルす る。これが行われると、ＡＮＤゲート８８２は付勢され、ＭＡＸ信号を肯定する 。　ＸＭＩＴ　２送信フリック２信号が肯定されると、マルチプレクサ８８３は ＭＡＸ信号をフリップフロップ８８４のデータ入力端子に結合し、フリップフロ ップはＭＯＤＥ　ＣＬＫ信号の次の刻時のときＭＡＸ信号をラッチする。 フリップフロップ８８４はＲＥＶ　ＤＡＴＡ反転データ信号を生成する。ＸＯＲ ゲート８８０を制御するほかに、ＲＥＶＤＡＴＡ信号はマルチプレクサ８８３の 他方のデータ入力端子にも結合され、マルチプレクサは、ＸＭＩＴ　２送信フリ ック２信号が肯定されていない間にその信号をフリップフロップ８８４のデータ 入力端子に結合する。明た時点のあと続＜　ＲＥＶ　ＤＡＴＡ反転データ信号の 状態は、ＸＭＩＴ　２信号が肯定された時点のＭＡＸ信号の状態に対応している 。 従って、ＭＵＬＴ　ＳＲＣＭＳＧ複数ソース・メツセージ信号、ＣＯＭＢ結合信 号およびＭＡＹＢＥ　ＭＡＸ信号のいずれかが否定されて、送信される制御ネッ トワーク・メツセージ・パケット６０が最大値算術演算をイネーブルしないこと を示している時は、ＡＮＤゲート８８２はＭＡＸ信号を肯定しないので、ＲＥＶ 　ＤＡＴＡ信号は肯定されない、他方、ＭＯＬＴ　ＳＲＣＭＳＧ複数ソース・メ ツセージ信号、ＣＯＭＢ結合信号およびＭＡＹＢＥ　ＭＡＸ信号のすべてが肯定 されて、送信される制御ネット・ワーク・メツセージ・パケット６０が最大値算 術演算をイネーブルすることを示している時は、ＡＮＤゲート８８２はＭＡＸ信 号を肯定するので、ＲＥＶ　ＤＡＴＡ信号は肯定される。上述したように、肯定 されたＲＥＶ　ＤＡＴＡ信号は、ＸＯＲゲート８８０によッテ生成されたＩ）　 ＦＬＩＣＫ　５ＥＬ（２：０）データ−７リツク選択信号のバイナリ・コード値 の順序がＲＥＶ　ＤＡＴＡ信号が否定された場合と反対の順序になるようにする 。 フリック選択回路８４４はマルチプレクサ８５ｉ〜８５６群トＡＮＤ　ケート８ ８５　（７）入力端子に現れりＣＮ　ＭＳＧ（４７：０）信号を受信する。マル チプレクサ８５１〜８５４の出力端子はフリック選択マルチプレクサ８５６のそ れぞれの入力端子に接続されている。マルチプレクサ８５１〜８５４および８５ ６はＡＮＤゲート８５５と一緒に働いて、連続する４ビツト・ニブルを選択して 、制御ネットワーク・メツセージ・パケット６ｏの連続するフリックとして送ジ ・バッファ８１４のニブル８１４　（０）によって送信されたＣＮＭＳＧ（３： ０）制御ネットワーク・メツセージ信号はマルチプレクサ８５１の一方のセット の入力端子に結合されている。マルチプレクサ８５１の他方のセットの入力端子 はアイドル・タイプの制御ネットワーク・メツセージ・パケット６０のメツセー ジ・タイプ・コードを表したＩＤＬＥ信号を受信する。マルチプレクサ８５１は フロー制御回路８４５からのＭＳＧ　ＦＬＯＩＩＩ　ＮＯＫメツセージ・フロー 不承認信号によって制御される。ＭＳＧ　ＦＬＯＷ　ＮＯＫ信号が肯定されると 、マルチプレクサ８５１はＩＤＬＥ信号をフリック選択マルチプレクサ８５Ｇの それぞれの入力端子に結合する。他方、ＭＳＧ　ＦＬＯＷ　ＮＯＫ信号が否定さ れると、マルチプレクサ８５１はＣＮ　ＭＳＧ（３：０）信号をフリック選択マ ルチプレクサ８５６の同じ入力端子に結合する。 送信メツセージ・バッファ８１４のニブル８１４（１）によって送信され、パケ ット・タイプを示しているＣＮ　ＭＳＧ（７：４）信号は、ＡＮＤゲート８５５ の入力端子に結合される。メツセージ・フロー回路８４５がＭＳＧ　ＦＬＯＷＯ Ｋ信号を肯定すると、ＡＮＤゲート８５５はＯＮ　ＭＳＧ　（７：４）信号のゲ ートをとって、マルチプレクサ８５５の一方のセットの入力端子に結合する。他 方のセットの入力端子は、送信メツセージ・バッファのニブル８１４（２）によ ッテ送信されたＣＮ　ＭＳＧ（１１：８）を受信する。　ＸＭＩＴ　２送信フリ ック２信号が否定されると、マルチプレクサ８５２はＡＮＤゲート８５５からの 信号をフリック選択マルチプレクサ８５Ｇの入力端子セットに結合する。他方、 ＸＭＩＴ　２信号が肯定されると、マルチプレクサ３５２はＣＮ　ＭＳＧ（１１ ：８）信号をそこに結合する。 ・　マルチプレクサ８５３は８セツトの入力端子をもち、各セットは、送信メツ セージ・バッファのニブル８１４（３）〜８１４（１０）のひとつから４つのＣ Ｎ　ＭＳＧ信号を受信する。マルチプレクサ８５３はＸＯＲゲート８８０からの Ｄ　ＦＬＩＣＫ　５ＥＬ（２：０）信号によって制御される。マルチプレクサ８ ５３はＤ　ＦＬＩＣＫ　ＳＥＬ　（２：０）によって示され、選択したセットの 入力端子に現れた信号をフリック選択マルチプレクサ８５６の入力端子セットに 結合する。 Ｄ　ＦＬＩＣＫ　５ＥＬ（２：０）信号は、ニブＪｌ、８１４（３）　〜８２４ （１０）　カらの信号がフリック選択マルチプレクサ８５６に結合される時の順 序を判断する。 最後に、マルチプレクサ８５４は１セツトの入力端子をもち、送信メツセージ・ バッファ８１４のニブル８１４（１１）からＣＮ　ＭＳＧ（４７：４４）信号を 受信する。 ＣＮ　ＭＳＧ（４７：４４）信号はグローバル・レジスタ８２０　（７）内容を 表しており、その内容は図５に示すように、検査合計を収めているフリックの前 の制御ネットワーク・メツセージ・パケット６０の最後のフリックに入って送信 される。ＸＭＩＴ　１１送信フリック１１信号が肯定されると、マルチプレクサ ８５４はそのセットの端子からの信号をフリック選択マルチプレクサ８５６の第 ４セツトの入力端子に結合する。　ＸＭＩＴ　１１信号が肯定されないと、マル チプレクサ８５４は検査合計ジェネレータ８５７からのＣＨＥＣＫ　（３：　０ ）信号を同じセットの入力端子に結合する。 フリック選択マルチプレクサ８５６は送信タイミング制御回路８５０からのＸＭ ＩＴ　ＯＮＸＭＩＴ　１２信号によって制御される。ＸＭＩＴ　Ｏ信号が肯定さ れると、フリック選択マルチプレクサ８５６はマルチプレクサ８５１からの信号 を下位ＦＬＩＣＫ　０ＵＴ（３：０）信号として結合する。　ＭＳＧＦＬＯＷＮ ＯＫ信号が否定されると、フリックは送信メツセージ・バッファ８１４のニブル ８１４（０）の内容を含んでいる。しかし１Ｍ５Ｇ　ＦＬＯＷ　ＮＯＫ信号が肯 定されると、フリックはアイドル・メツセージ・パケット・タイプ・コードを含 んでし）る。 ＸＭＩＴ　ｌとＸＭＩＴ　２信号が順次に肯定されると、フリック選択マルチプ レクサ８５６はマルチプレクサ８５２からの信号を次の２つのフリックの下位Ｆ ＬＩＣＫＯＵＴ（３：０）信号として結合する。ＭＳＧ　ＦＬＯＷ　ＯＫ倍信号 肯定されると、フリックは送信メツセージ・バッファ８１４のニブル８１４（１ ）と８１４　（２）の内容を含んでいる。しかし、ＭＳＧ　ＦＬＯＷ　ＯＫ倍信 号否定されると、ＸＭＩＴ　ｌ信号が肯定されている間のマルチプレクサ８５１ からの信号はすべて否定されるので、その時点でのＦＬＩＣＫＯＵＴ（３：０） 信号も否定される。 ＸＭＩＴ　３−１０（２：０＞信号とＸＭＩＴ　ＤＡＴＡ信号が肯定サレルと、 フリック選択マルチプレクサ８５６はマルチプレクサ８５３からの信号を次の８ つのフリックの下位ＦＬＩＣＫＯＵＴ（３：０）信号として結合する。フリック は送信ニブル・バッファ８１４のニブル８１４（３）〜８１４（１０）の内容を 含み、その順序はＲＥＶ　ＤＡＴＡ信号の条件によって決まる。 最後に、ＸＭＩＴ　１１とＸＭＩＴ　１２信号が順次に肯定されると、フリック 選択マルチプレクサはマルチプレクサ８５４からの信号を最後の２つのフリック の下位ＦＬＩＣＫＯＵＴ（３：０）信号として結合する。　ＸＭＩＴ　１１信号 が肯定されると、フリックは送信メツセージ・バッファ８１４のニブＪｌ、８１ ４（１１）　（７）内容を含ンテイる。他方、ＸＭＩＴ　１２信号が肯定される と、フリックは検査合計ジェネレータ８５７かもの下位ＣＨＥＣＫ　（３：　Ｏ ）信号を含んでいる。 タグ信号生成回路８４７はいくつかのソースからの信号を受信し、ＸＭＩＴ　（ ０）　〜ＸＭＩＴ　（１２）信号ノ各々ヲ受ケると、ＳＥＬ　ＴＡＧ選択タグ信 号として結合する１つを選択する。　ＳＥＬ　ＴＡＧ信号は制御ネットワーク・ ノード５０　（１，ｊ）と検査合計ジェネレータ８５７にＦＬＩＣＫ　０ＵＴ（ ４）信号として送信される。特に、タグ信号生成回路８４７はバッファ８３５か らのＣＯＭ　ＲＣＶ　ＦＩＦＯＮＲＦＵＬＬ結合受信先入れ先出しバッファはぼ 満杯信号を、ＸＭＩＴ　Ｏ信号と号は制御ネットワーク・メツセージ・パケット ６０のスキャン・フロー・ビット７２（１）〜７２　（５）を出力する。 特表平６−５００［；５５　（１２６）タグ信号生成回路８４７はセグメント・ フラグ８２５を表した信号、ＢＣＲＣＶ　ＦＩＦＯＮＲＦＵＬＬブロードキャス ト受信先入れ先出しバッファはぼ満杯信号、および５ＢＣＲＣＶ　ＦＩＦＯＮＲ ＦＵＬＬスーパバイザ・ブロードキャスト受信先入れ先出しバッファはぼ満杯信 号を、それぞれＸＭＩＴ　ｌとＸＭＩＴ　２信号および１の値をもッＸＭＩＴ　 ３−１０（２：０）信号のコードを受けてＳＥＬ　ＴＡＧ信号として結合ジ・パ ケット６０の中のセグメント、ブロードキャスト・ユーザ・フロー、およびブロ ードキャスト・スーパバイザ・ユーザ・フローのそれぞれのビット７７、７３お よび７４を出力する（図５）。 さらに、この回路８４７はａｌｌ−ｆａｌｌ−ｄｏｎｎモード・フラグ８２４と フラッシュ・レジスタ８２１の状態を表した信号を、２と４の値をもっＸＭＩＴ 　３−１０（２二〇）信号のコードを受けてＳＥＬ　ＴＡＧ信号として結合する 。これらの信号は制御ネットワーク・メツセージ・パケット６ｏの中のａｌｌ− ｆａｌｌ−ｄｏｗｎモード・ビット８１とフラッシュ・ビット７５を出力する（ 図５）。 最後に、タグ信号生成回路８４７は検査合計ジェネレータ８５７からのＣＨε（ ：Ｋ（４）上位検査合計信号を５ＥＬＴＡＧ選択タグ信号として結合する。この 信号は制御ネットワーク・メツセージ・パケット６ｏの中の検査合計フリック６ ３の上位ビットを出力する（図５）。 上述したように、検査合計ジェネレータ８５７は検査合計値を表したＣＨＥＣＫ （４：Ｏ）検査合計信号を生成する。 検査合計ジェネレータ８５７は制御ネットワーク・メツセージ・パケット６０の 最初の１２個のフリックに対する検査合計を生成する。検査合計ジェネレータ８ ５７はＸＭＩＴ　Ｏ送信フリック・ゼロ信号の肯定によってリセットされ、Ｎ０ ＤＥ　ＣＬＫ信号の連続する刻時を受けるごとに検査合計値を更新する。 送信セクション８００はＦＬＩＣＫ　０ＵＴ（４：Ｏ）フリック出力信号をそこ に接続された制御ネットワーク・ノード５０（１，ｊ）に結合すると共に、ルー ト（ｒｏｏｔ）制御／ループバック・セクション８０２に結合する。上述したよ うに、ルート制御／ループバック部分がＲＯＯＴ　ＵＰ倍信号肯定すると、すな わち、制御ネットワーク・インタフェース２０４が論理的ルートであると、制御 ネットワーク・メツセージ・パケット６０を定義したフリック置いておく。 ｉｆｆ、受信セクション８０１ 受信セクション８０１は複数の要素を備えている。その中には、制御ネットワー ク・メツセージ・パケット６０の順次フリックを受信し、それらを受信メツセー ジ・バッファ８３１内で組み立てるフリック・デマルチプレクサ８３０が含まれ ている。宛先制御８３２は、ＰＩＦｏ　８３３〜８３５と割込みレジスタ８２２ を含む受信メツセージ・バッファの内容の複数の宛先の１つを判断し、その内容 を判断した宛先に結合する。フリック・デマルチプレクサ８３Ｇと受信メツセー ジ・バッファ８３１の詳細は図１０Ｄを参照して説明する。宛先制御は図ＮＯＤ に示すように、フリック・デマルチプレクサ８３０はフリック・ソース・マルチ プレクサ８９０を備えており、これはルート制御／ループバック・セクション８ ０２からのＳＥＬ　ＸＭＩＴ送信セクション選択信号を受けて制御ネットワーク ・メツセージ・パケット６０の２つの信号ソースの中から１つを選択する。特に 、ＳＥＬＸＭＩＴ信号が否定されると、フリック・ソース・マルチプレクサ８９ ０はそこに接続された制御ネットワーク・ノード５０（１，ｊ）からその一方の 入力端子セットで受信したＦＬＩＣＫ　ＩＮ（４：０）フリック入力信号をＲＣ ＶＤ　ＦＬＩＣＫ（４：Ｏ）受信フリヅク信号として結合する。他方、ＳＥＬＸ ＭＩＴ信号が肯定された時は、すなわち、一般的に制御ネットワーク・インタフ ェース２０４が論理的ルートであるときは、マルチプレクサ８９０はフリック・ バッファ８１６からのＢＵＦ　ＦＬＩＣＫ　０ＵＴ（４：０）バッファ・フリッ ク出力信号なＲＣＶＤ　ＦＬＩＣＫ（４：０）受信フリック信号として結合する 。 どちらの場合も、ＲＣＶＤ　ＦＬＩＣＫ（４：０）受信フリック信号はフリック ・デマルチプレクサ８３０のい（つかの部分に結合される。特に、ＲＣＶＤ　Ｆ ＬＩＣＫ（４：Ｏ）信号は受信リック配布およびラッチ回路８９３に接続される 。受信タイミング生成回路８９１は、送信タイミング生成回路８５０と同じよう に、ＲＣＶ　Ｏ受信フリック・ゼロ信号〜ＲＣＶ　１２受信フリック１２信号を 繰り返し生成する。 ＲＣＶ　Ｏ〜ＲＣＶ　１２信号は図１００に示す他の回路をイネーブルして、制 御ネットワーク・メツセージ・パケット６０の最初の１２フリツクの連続するフ リックに対応する下位ＲＣＶ　Ｆ百ＣＫ（３：０）信号を受信して、受信メツセ ージ・バッファ８３１のそれぞれのニブル８３１　（０）〜８３１（１１）にそ れらのフリックをラッチすることを可能にする。さらに、ＲＣＶＤ　Ｏ〜ＲＣＶ Ｄ　１２信号は他の回路をイネーブルして、各フリックの中のタグ・ビットを表 す連続する上位ＲＣＶＤ　ＦＬＩＣＫ（４）信号をラッチし、ラッチした信号を 該当の宛先に送ることを可能にする。 受信タイミング生成回路８９１は受信タイミング制御回路８９４を備λており、 この回路は実際にはＲＣＶ　Ｏ〜ＲＣ■１２タイミング信号を生成する。ＲＣＶ Ｄ　ＦＬＩＣＫ（４：０）受信フリック信号がすべて否定されるたときは、ＮＯ Ｒゲート８９５はＡＮＤゲート８９６の一方の入力をイネーブルする。受信タイ ミング制御回路８９４がＲＣＶ　Ｏタイミング信号を肯定し、ＲＣＶＤ　ＦＬＩ ＣＫ　（４：０）信号カスヘテ否定されたときは、ＡＮＤゲート８９６が付勢さ れ、ＡＮＤゲートはＯＲゲート８９７を付勢してＲＳＴ　ＴＯＳＴ　Ｏゼロ状態 リセット信号を肯定する。ＲＳＴ　Ｔｏ　ＳＴ　Ｏ信号は受信タイミング制御回 路８９４のリセット端子に結合され、回路８９４がＲＣＶＤ　Ｏ信号の肯定を続 けることを可能にする。 制御ネットワーク・メツセージ・パケットの最初ノフリックは、受信タイミング 制御回路８９４がＲＣＶ　Ｏ受信ゼロ信号を肯定した時肯定されるＲＣＶＤ　Ｆ ＬＩＣＫ（４：０）信号の少なくとも１つで示される。その場合は、ＮＯＲゲー ト８９５はＡＮＤゲート８９６をディスエーブルし、ＡＮＤゲートはＯＲゲート ８９７をディスエーブルし、ＲＳＴＴＯＳＴ　Ｏゼロ状態リセット信号を否定す る。これにより、タイミング制御回路はＮ０ＤＥ　ＣＬＫ信号の連続する刻時と 同期してＲＣＶＯ〜ＲＣＶ　１２信号に進むことを開始することができる。理解 されるように、フリック・デマルチプレクサ８３０は、受信タイミング制御回路 ８９４がＲＣＶ　Ｏ〜ＲＣＶ　１２信号に進の時、制御ネットワーク・メツセー ジ・パケット６０の１３フリツクすべてを表したＲＣＶＤ　ＦＬＩＣＫ（４：０ ）信号を受信する。 受信タイミング制御回路８９４がＲＣＶ　１２信号を肯定すると、その信号はＯ Ｒゲート８９７を付勢し、再びＲＳＴＴＯＳＴ　Ｏゼロ状態リセット信号を肯定 し、この信号はＮ０ＤＥ　ＣＬＫ信号の次の刻時の時回路８９４がＲＣＶ　Ｏ信 号をリセットして肯定することを可能にする。この時点で、ＲＣＶＤ　ＦＬＩＣ Ｋ（４：０）信号がすべて否定されて、新しい制御ネットワーク・メツセージ・ パケット６０がその時受信されていないことを示していると、ＮＯＲゲート８９ ５が付勢され、このゲートと肯定されたＲＣＶ　Ｏ信号はＯＲゲート８９７を付 勢状態に維持する。従って、受信タイミング制御回路８９４は、ＲＣＶＤ　ＦＬ ＩＣＫ（４：０）信号の少なくとも１つが肯定されるまでＲＣＶ　Ｏ信号を肯定 状態に維持する。 上述したフリック・ジェネレータ８１５による連続するフリックの中のデータ・ ニブル７０（０）〜Ｔｏ（７）の送信と同じように、フリック・デマルチプレク サ８３０によって受信された制御ネットワーク・メツセージ・パケットの受信ニ ブル７０（０）〜７０（７）の有効数字の順序は制御ネットワーク・メツセージ ・パケット６ｏが最大値算術演算の結果をもつ複数ソース・メツセージであるか どうかによって決まる。そうでなければ、ＲＣＶＲＥＶ　ＤＡＴＡ信号が否定さ れ、一連のマルチプレクサ９００　（３）　〜９００　（１０）がＲＣＶ　３〜 ＲＣＶ　１０タイミング信号と同じ順序テＳＥＬ　ＲＣＶ　３〜ＳＥＬ　ＲＣＶ 　１０タイミンクｉＭ号ヲ肯定することを可能にする。他方、受信される制御ネ ットワーク・メツセージ・パケット６０が最大値算術演算の結果をもつ複数ソー ス・メツセージである時は、ＲＣＶ　ＲＥＶ　ＤＡＴＡ信号が肯定され、マルチ プレクサ９００（３１〜９００（１０）がＲＣＶ　３〜ＲＣＶ　１０受信タイミ ング信号と逆の順序テｓＥＬ　ＲＥＣ３〜ＳＥＬ　ＲＣＶ　１０信号を肯定する ことを可能にする。 チェック回路８９２は２つの要素を備えている。検査ＦＬＩＣＫ（４：０）信号 を繰り返し受信する。検査合計チェック回路９０２は受信タイミング制御回路８ ９４からのＲＣＶ　Ｏ信号を受けてリセットされ、そのあとＮ０ＤＥ　ＣＬＫ信 号の刻時ごとに連続するフリックを受信する。 ＲＣＶＤ　ＦＬＩＣＫ（４：０）が受信したメツセージ・パケット６０の検査合 計部分６３を表している時点で肯定されたＲＣＶ１２信号を受けて、・検査合計 チェック回路９０２がそのメツセージ・パケットが正しく受信されたと判断した 時は、ＣＨＥＣＫ　ＯＫ倍信号肯定する。 プロトコル・チェック回路９０３は、ＲＣＶ　Ｏ〜ＲＣＶ　２信号、つまり、制 御ネットワーク・メツセージ・パケット６０のパケット・ヘッダ６１を構成する フリックを表した信号に応答して、下位ＲＣＶＤ　ＦＬＩＣＫ（３：０）信号を 繰り返し受信し、コードが特定のシステムｌＯで許されるコードに対応している かどうかを判断する。コードが許容されるとプロトコル・チェック回路９０３が 判断すると、ＰＲＯＴ　ＯＫプロトコルＯＫ信号を肯定する。さらに、プロトコ ル・チェック回路９０３は受信されるメツセージ・パケット６０が複数ソース・ タイプであり、最大値算術演算の結果をもっているかどうかを判断し、そうであ れば、ＲＣＶ　ＲＥＶ　ＤＡＴＡ反転データ受信信号を肯定し、この信号はＸＯ Ｒゲート９００に結合される。 下位ＲＣＶＤ　ＦＬＩＣＫ（３：Ｏ）受信フリック信号は、一連のマルチプレク サ９０４（０）〜９０４（１１）　［全体を符号５ａ４（ｉ）で示している］の データ入力端子にも結合される。マルチブレクサ９０４　（０）〜９０４（２） および９０４（１１）の各々は受信タイミング生成回路８９１からのそれぞれの ＲＣＶ　Ｏ〜ＲＣＶ　２およびＲＣＶ　１１の１つによって制御される。それぞ れのＲＣＶ　Ｏ〜ＲＣＶ　２およびＲＣＶ　１１受信タイミング信号が肯定され た時は、それぞれのマルチプレクサ９０４（ｉ）はＲＣＶＤ　ＦＬＩＣＫ（３： ０）信号を全体を９０５（ｉ）で示したそれぞれのラッチの入力端子に結合し、 ラッチはＭＯＤＥ　ＣＬＫ信号の次の刻時の時信号をラッチする。それぞれのＲ ＣＶ”ｉ”受信タイミング信号が否定されると、マルチプレクサ９０４（ｉ）は それぞれのラッチ９０５（ｉ）からのラッチされた信号を再び入力端子に結合し 、ラッチがＭＯＤＥ　ＣＬＫ信号の後続の刻時の時その状態を維持できるように する。 他方、マルチプレクサ９０４　（３）〜９０４（１０）はマルチプレクサ９００ 　（３１〜９００　（１０）から（７）ＳＥＬ　Ｒ（：Ｖ　３〜ＳＥＬ　ＲＣ： Ｖ１０選択受信タイミング信号によって制御される。 ＳＥＬ　ＲＣＶ　３〜ＳＥＬ　ＲＣＶ　１０信号が肯定されルト、マルチプレク サ９０４　（３）　〜９０４　（１０）はＲＣＶＤ　ＦＬＩＣＫ（３：０）信号 をそれぞれのラッチ９０５（３）〜９０５　（ｔｏ）の入力端子に結合し、ラッ チはＮ０ＤＥ　ＣＬＫ信号の次の刻時の時信号をラッチする。従って、プロトコ ル・チェック回路９０３がＲＣＶ　ＲＥＶ　ＤＡＴＡ受信反転データ信号を否定 すると、ＲＣＶＤ　３〜ＲＣＶ　１０信号の後続の肯定時に受信されたＲＣＶＤ 　ＦＬＩＣＫ（３：０）信号は連続するラッチ９０５（３）〜９０５（１０）に ラッチされる。他方、プロトコル・チェック回路９０３がＲＣＶ　ＲＥＶ　ＤＡ ＴＡ受信反転データ信号を肯定した時は、ＲＣＶ　３〜ＲＣＶ　１０信号の後続 の肯定時に受信されたＲＣＶＤ　ＦＬＩＣＫ（３：０）信号は連続するラッチに 逆順に、つまり、ラッチ９０５（１０）〜９０５　（３）にラッチされる。 チェック回路８９２からのＣＨＥＣＫ　ＯＫ傷信号ＰＲＯＴ　ＯＫ傷信号、ＲＣ Ｖ　１２信号と共に、受信ストローブ・イネーブル回路９０７に結合される。制 御ネットワーク・メツセージ・パケット６０の連続するフリックを表すＲＣＶＤ ＦＬＩＣＫ　（４：　０）信号の受信時に、チェック回路８９２がＣ）ＩＥｃＫ 　ＯＫ傷信号ＰＲＯＴ　ＯＫ傷信号両方を肯定すると、ＲＣＶ　１２信号は受信 ストローブ・イネーブル回路９０７をイネーブルして、ＬＯＡＤ　ＲＣＶＤ　Ｍ ＳＧ受信メツセージ・ロード信号を肯定し、この信号は受信メツセージ・バッフ ァをイネーブルして、入力端子に結合された信号をラッチ９０５　（ｉ）によっ てラッチする。受信メツセージ・バッファ８３１はラッチした信号をＲＣＶＤ　 ＭＳＧ（４７：０）受信メツセージ信号として宛先制御回路８３２に送信する。 フリック・デマルチプレクサ８１５は複数のタグ信号ラッチ回路９１０（ｉ）も 備えており、その一部は図１００に示されている。符号９１０（ｉ）中の指標” ｉ”は特定のタグ信号が受信される時肯定される受信タイミング信号ＲＣＶ″ｉ “の指標”ｉ”に対応している。タグ信号ラッチ回路はすべて同じであるので、 ＲＣＶＤ　ＢＣＦＬＯＷ受信ブロードキャスト・フロー信号を生成する回路９１ ２（２）、ＲＣＶＤ　５Ｒ（１：　ＦＬＯＷ受信スーパバイザ・ブロードキャス ト・フロー信号を生成する回路（９１０（４）およびＲＣＶＤＳＣＡＮ　ＦＬＯ Ｗ受信スキャン・フロー信号を生成する回路９１０　（０，３，６，８，１０） であって、送信フリック・ジエネｊ／−夕８１５（図１００）を制御するために 使用されるものだけが図１００に示されている。 図１００に示すように、各タグ信号ラッチ回路９１０（ｉ）はマルチプレクサ９ １１（ｉ）を備えており、これは各フリックのタグ・ビットを表したＲＣＶＤ　 ＦＬＩＣＫ（４）受信フリック信号を一方の入力端子から受信する。各マルチプ レクサ９Ｈ（ｉ）は対応するＲＣＶ“ｉ゛受信タイミング信号によりて制御され て、ＲＣＶＤ　ＦＬＩＣＫ（４）信号をフリップフロップ９１２　（ｉ）のデー タ入力端子に結合する。タグ信号ラッチ回路９１０（０，３，６，８，１０）は ＯＲゲート９１３も備またはＲＣＶ　１０が肯定されたときＲＣＶ（０，３，６ ，８，１０）信号を肯定し、マルチプレクサ９１１　（０，３，６，８，１０） をイネーブルしてＲＣＶＤ　ＦＬＩＣＫ（４）信号をフリップフロップ９１２　 （０，３，６，８，１０）のデータ入力端子に結合することを可能にする。図５ から明らかなように、　ＲＣＶ　Ｏ。 ＲＣＶ　３．　ＲＣＶ　６．　ＲＣＶ　８またはＲＣＶ　１０信号が肯定される と、その時点で受信されたフリックを表したＲＣＶＤＦＬＩＣＫ　（４）信号は スキャン・フロー・ビット７２（１１〜７２（５）を表しており、これはタグ信 号ラッチ回路９１０　（０，３，６，８，１０）でラッチされる。 各フリップフロップ９１２（ｉ）はＮ０ＤＥ　ＣＬＫ信号を受けてクロックがと られている。従って、各タグ信号ラッチ回路９１０（ｉ）によってラッチされた タグ信号はＲＣＶ″ｉ”信号が肯定された後Ｎ０ＤＥ　ＣＬＫ信号の次の刻時の とき更新される。各フリップフロップ９１２（ｉ）からの出力信号は関連のマル チプレクサ９１１　（ｉ）の他方のデータ入力端子に結合され、マルチプレクサ はＲＣＶ″ｉ゛信号が肯定されなかった時は、その信号を再びフリップフロップ ９１２（ｉ）のデータ入力端子に結合する。従って、各タグ信号ラッチ回路９ｔ ｏ（ｉ）は関連のＲＣＶ″ｉ”受信タイミング信号に続＜　Ｎ０ＤＥ　ＣＬＫ信 号の次の刻時のとき更新されて、次の更新までその状態を維持する。 宛先制御回路８３２は、制御ネットワーク・メツセージ・パケット６０が受信さ れる時、特定のＰＩＦＯ８３３，８３４または８３５、または受信メツセージ・ バッファ８３１の内容がストアされるレジスタ８０４を識別し、内容をそこにス トアすることを可能にする。図１０Ｈに示すように、宛先制御回路８３２は宛先 デコード回路９１４を備えており、これは受信メツセージ・バッファ８３１から ＲＣＶＤ　ＭＳＧ（３：０）とＲＣＶＤ　ＭＳＧ（７：４）受信メツセージ信号 を受信する。これらの信号は受信した制御ネットワーク・メツセージ・パケット ６０のメツセージ・タイプ・フィニルドロ４とパケット・タイプ・フィールド６ ５のそれぞれの内容を表している。 受信ストローブ・イネーブル回路９０７からのＬＯＡＤＲＣＶＤ　ＭＳＧ受信メ ツセージ・ロー　ド信号が肯定されるとそれを受けて、宛先デコード回路９１４ はこれらのＲＣＶＤ　ＭＳＧ信号を使用して、ＰＵＳＩ（ＲＣＶ　ＢＣＦＩＦＤ ブツシュ受信ブロードキャスト先入れ先出しバッファ信号、ＰＵＳＨＲＣＶ　Ｓ ＢＣＦＩＦＯブツシュ受信スーパバイザ・ブロードキャスト先入れ先出しバッフ ァ信号、ＰＵＳＨＲＣＶ　ＣＯＭ　ＦＩＦＯブツシュ受信結合先入れ先出しバッ ファ信号および５ＴＲＯＢＥ　ｌＮＴＲＲＥＧストア割込みレジスタ信号の１つ を選択して肯定する。肯定された信号は、受信したメツセージ・バッファ６０の データ・ニブル７０（０）　〜７０（７）　０）内容に対応し、ＲＣＶＤ　ＭＳ Ｇ（４３：１２）受信メツセージ信号で表された受信メツセージ・バッファｌ１ ｔ３１のニブル８３１　（３）〜８３１　（１０）の内容を、ＦＩＦＯ８３３〜 ８３５の１つまたは割込みレジスタ８２２にストアすることを可能にする。 さらに、宛先デコード回路８１４は５ＴＲＯＢＥ　ＧＬＯＢＡＬＳ信号も生成し 、この信号はグローバル・レジスタ８２０をイネーブルしてＲＣＶＤ　ＭＳＧ（ ４７：４４）受信メツセージ信号をラッチすることを可能にする。これらの信号 は受信メツセージ・バッファ８３１のニブル８３１　（１１）の内容を表してお り、その内容は受信した制御ネットワーク・メツセージ・パケット６０のグロー バル情報ニブル７１の内容に対応している。 ｉｖ、ルート制御／ループバック・セクション８０２図１０Ｆと図ＬＯＧはルー ト（ｒｏｏｔ、）制御／ループバック・セクション８０２の詳細図である。特に 、図１０Ｆはルート・フラグ制御回路８１７の詳細ロジック図である。図１０Ｆ に示すように、ルート・フラグ制御回路８１７は大きく分けて３つの部分からな っている。すなわち、デコーダ回路９２０．ルート設定タイミング回路９２１、 およびルート削除タイミング回路９２２である。 デコーダ回路９２０は制御ネットワーク・インタフェースが単一ソース・メツセ ージ・タイプと構成メツセージ・タイプの制御ネットワーク・メツセージ・パケ ット６０を送信しているかどうかを判断し、そうであれば、そこに含まれる最大 値が制御ネットワーク・インタフェース２０４または制御ネットワーク・ノード ５０（ｉ、ｊ）を論理ルートとして示しているかどうかを判断する。 制御ネットワーク・インタフェース２０４が制御ネットワーク・インタフェース ２０４を論理ルートとして設定するために制御ネットワーク・メツセージ・パケ ット６０を送信しているとデコーダ回路９２０が判断し、制御ネットワーク・イ ンタフェース２０４がそのとき論理ルートでなければ、ルート設定タイミング回 路９２１は制御ネットワーク・インタフェース２０４を論理ルートとして設定し 、ＲＯＯＴ　ＵＰ倍信号肯定する。そのあと、受信セクション８０１がイネーブ ルされて、制御ネットワーク・インタフェース２０４の送信セクション８００か ら後続の制御ネットワーク・メツセージ・パケット６０を受信する。他方、制御 ネットワーク・インタフェース２０４が制御ネットワーク・ノード５０（ｉ、ｊ ）を論理ルートとして設定するために制御ネットワーク・メツセージ・パケット ６０を送信しているとデコーダ回路９２０が判断し、ルート設定タイミング回路 ９２１がそのときＲＯＯＴ　ＵＰ倍信号肯定していれば、ルート削除タイミング 回路９２２はルート設定タイミング回路９２１をイネーブルしてＲＯＯＴ　ＵＰ 倍信号否定するので、受信セクションはそこに接続された制御ネットワーク・ノ ード５０（１，ｊ）から後続の制御ネットワーク・メツセージ・パケット６０を 受信することになる。ルート設定タイミング回路９２１とルート削除タイミング 回路９２２は、ＲＯＯＴ　ＵＰ倍信号制御ネットワーク・メツセージ・パケット 境界で、つまり、受信セクションがそのとき受信中の制御ネットワーク・メツセ ージ・パケット６０の受信を終えると、肯定され、否定されるように動作する。 このようにすると、受信セクション８０１は受信中の制御ネットワーク・メツセ ージ・パケット６０の連続するフリックを表すＦＬＩＣＫ　ＩＮ（４：０）を誤 解読することが防止される。。 制御ネットワーク・メツセージ・パケットが単一メツセージ・タイプであること をＣＮ　ＭＳＧ（３：０）信号が示しており、パケットが構成タイプであること なＣＮ　ＭＳＧ（７：４）信号が示していて、ＣＮ　ＭＳＧ（１６：１２）信号 がゼロのバイナリ・コード値をもっていれば、制御ネットワーク・インタフェー ス２０４は論理ルートとなる。デコーダ回路９２０は最初のニブル７０（０）（ 図５）の内容と送信しべきメツセージ・パケット６０のパケット・データ部分６ ２の２番目のニブル７０（１）の１ビツトを表したＣＮ　ＭＳＧ（１６：１２） 信号を受信するインバータ９２３を備えている。インバータ９２３はこれらの信 号の補数をＡＮＤゲート９２４の入力端子に結合する。　ＣＮ　ＭＳＧ（１６： １２）信号がすべて　否定された時は、つまり、ゼロのバイナリ・コード値をも つ時は、ＡＮＤゲート９２４はＲＯＯＴ　ＨＴ　Ｏルート高さゼロ信号を肯定す る。 デコーダ回路９２０はＯＲゲート９２８も備えており、このＯＲゲートはＣＮ　 ＭＳＧ（１６：１２）制御ネットワーク・メツセージ信号も受信し、ＣＮ　ＭＳ Ｇ（１６：１２）信号の少なくとも１つが肯定されると、ＲＯＯＴ　ＨＴ　ＮＥ 　Ｏルート高さゼロ不等信号を肯定する。明らかなように、ＣＮ　ＭＳＧ（１６ ：１２）信号の少なくとも１つが肯定されると、そのバイナリ・コード値はゼロ でない。従って、制御ネットワーク・メツセージ・パケット６０が単一ソース・ メツセージ・タイプおよび構成パケット・タイプであることをＣＮ　ＭＳＧ（３ ：０）信号とＣＮ　ＭＳＧ（７：４）信号が示している場合は、制御ネットワー ク・メツセージ・パケット６０は制御ネットワーク・ノード５０（ｉ、ｊ）を論 理り・インタフェース２０４が論理ルートであるときの場合は、ルート・フラグ 制御回路８１７は制御ネットワーク・インタフェース２０４からルート条件を削 除する。 つまり、その設定を解除する。 以上から理解されるように、　ＣＮ　ＭＳＧ（１６：１２）信号は、単一ソース 以外のメツセージ・タイプまたは構成以外のパケット・タイプをもつ制御ネット ワーク・メツセージ・バ誉ット６０についてはすべて否定される場合がある。従 って、デコーダ回路９２０は、それぞれメツセージ・タイプとパケット・タイプ を示しているＣＮ　ＭＳＧ（３：Ｏ）制御ネットワーク・メツセージ信号とＣＮ 　ＭＳＧ（７：４）信号を受信するデコーダ９２５を備えている。　ＲＯＯＴ　 ＨＴ　Ｏ信号が肯定され、ＣＮ　ＭＳＧ（３：０）信号とＣＮ　ＭＳＧ（７：４ ）信号がそれぞれ単一ソース・メツセージ・タイプと構成パケット・タイプを示 していれば、デコーダ９２５はＸＭＩＴ　Ｏ送信フリック・ゼロ・タイミング信 号の肯定を受けてＣＮＩ　ＲＯＯＴ　ＨＴ制御ネットワーク・インタフェース・ ルート高さ信号を肯定する。 ＣＮＩ　ＲＯＯＴ　ＨＴ倍信号ルート設定タイミング回路９２１に、具体的には 、ＡＮＤゲート９２７の入力端子に結合さｊする。　ＡＮＤゲート９２７の他方 の入力端子はルート削除タイミング回路９２２からのＬＥＡＦ　ＳＴリリーフ態 信号によって制御される。　ＬＥＡＦ　ＳＴ傷信号肯定されると、制御ネットワ ーク・インタフェース２０４はそのとき今ルートではない、その場合は、肯定さ れたＣＮＸ　ＲＯＯＴＨＴ信号はＡＮＤゲート９２７を付勢し、ＡＮＤゲートは ＯＲゲート９３０を付勢して、ＣＮＩ　ＢＥＣＯＭＥ　ＲＯＯＴ制御ネットワー ク・インタフェース・ルート信号を肯定するようにイネーブルする。　ＣＮＩ　 ＢＥＣＯＭＥ　ＲＯＯＴ信号はフリップフロップ９３１のデータ入力端子に結合 され、フリップフロップはＭＯＤＥ　ＣＬＫ信号の次の刻時を受けてセットされ 、ＣＮＩ　ＢＥＣＯＭＥ　ＲＯＯＴ　ＳＴ制御ネットワーク・インタフェース・ ルート状態信号を肯定する。 ＣＮＩ　ＢＥＣＯＭＥ　ＲＯＯＴ　ＳＴ制御ネットワーク・インタフェース・ル ート状態信号はＡＮＤゲート９３２の一方の入力端子に結合される。　ＲＣＶ　 １２受信フリック１２信号が肯定されていない時は、ＡＮＤゲート９３２の他方 の入力端子がイネーブルされ、ＣＮＩ　ＢＥＣＯＭＥ　ＲＯＯＴ　ＳＴ傷信号肯 定されると、ＡＮＤゲート９３２が付勢される。　ＡＮＤゲート９３２が付勢さ れたままにある時、ＯＲゲート９３０も付勢されたままにあり、ＣＮＩ　ＢＥＣ ＯＭＥ　ＲＯＯＴ信号を肯定状態に維持する。 ＲＣＶ　１２受信タイミング信号が次に肯定されると、この信号とＣＮＩ　ＢＥ ＣＯＭＥ　ＲＯＯＴ　ＳＴ傷信号ＡＮＤゲート９３３を付勢し、ＡＮＤゲート９ ３３はＯＲゲート９３４を付勢してＷＡＩＴ　ＦＯＲＸＭＩＴ送信待送信号信号 を肯定する。明らかなように、このＲＣＶ　１２受信タイミング信号の肯定は受 信セクション８０１がそのとき受信中の制御ネットワーク・メツセージ・パケッ トの最後のフリックを表すＦＬＩＣＫ　ＩＮ信号を受信する時打われる。　ＷＡ ＩＴ　ＦＯＲＸＭＩＴ信号はフリップフロップ９３５のデータ入力端子に結合さ れ、フリップフロップはＮ０ＤＥ　ＣＬＫ信号の次の刻時の時セットされてＷＡ ＩＴ　ＦＯＲＸＭｒＴ送信待ち状態信号を肯定する。　ＲＣＶ　１２信号が肯定 されると、ＡＮＤゲート９３２がディスエーブルされ、このＡＮＤゲートはＯＲ ゲート９３０をディスエーブルしてＣＮＩ　ＢＥＣＯＭＥ　ＲＯＯＴ信号を否定 する。否定されたＣＮＩ　ＢＥＣＯＭＥ　ＲＯＯＴ信号はＭＯＤＥ　ＣＬＫ信号 の同じ刻時にフリップフロップ９３１をリセットし、ＣＮＩ　ＢＥＣＯＭＥ　Ｒ ＯＯＴ　ＳＴ傷信号否定する。 フリック・バッファ８１６の回路を示した図１００において、フリップフロップ ９３５によって生成されたＷＡＩＴ　ＦＯＲＸＭＩＴ送信待送信号信号が肯定さ れると、ＯＲゲート９３６が付勢されてＳＥＬ　ＸＭＩＴ送信選択信号を肯定す る０図１０Ｄを参照して上述したように、ＳＥＬ　ＸＭＩＴ送信選択信号が肯定 されると、マルチプレクサ８９０がイネーブルして、そこに接続された制御ネッ トワーク・ノード５０　（１，ｊ）からのＦＬＩＣＫ　ＩＮ信号ではな（、フリ ック・バッファ８１６からＢＵＦ　ＦＬＩＣＫ　ＯＵＴバッファ・フリック・ア ウト信号を受信して使用する。この時点で、受信セクション８０１へのＢＵＦ　 ＦＬＩＣＫ　ＯＵＴ信号はすべて否定されるので、フリック・バッファ８１６は 、上述したようにニル・パケット・タイプの８１１ｍネットワーク・メツセージ ・パケットと同じものを基本的に出力する。しかし、明らかなように、これはＲ ＣＶ　１２信ンがそこに接続された制御ネットワーク・ノード５ｏ（１，ｊ）か ら完全な制御ネットワーク・メツセージ・パケット６０の受信を終了した後での み行われる。 再び図１０Ｆに示すように、フリップフロップ９３５からのＷＡＩＴ　ＦＯＲＸ ＭＩＴ　ＳＴ送信待ち状態信号は２つのＡＮＤゲート９３７と９４０に結合され る。　ＷＡＩＴ　ＦＯＲＸＭＩＴ　Ｓ子信号が肯定され、ＸＭＩＴ　１２送信タ イミング信号が否定されると（これは、送信セクション８００が現在送信中の制 御ネットワーク・メツセージ・パケット６０の送信を終了する前に行われる）　 、ＡＮＤゲート９３７が付勢され、このＡＮＤゲートはＯＲゲート９３４を付勢 しＷＡＩＴＦＯＲＸＭＩＴ送信待送信号が肯定されたままに維持する。 理解されるように、この時点で、送信セクション８００から送信中の制御ネット ワーク・メツセージ・パケット６０は制御ネットワーク・インタフェース２０４ を論理ルートと示している構成パケットである。 送信セクション８００は制御ネットワーク・メツセージ・パケット６０の最後の フリックを送信する時、ＸＭＩＴ１２信号を肯定する。肯定されたＸＭＩＴ　１ ２信号と肯定されたＷＡＩＴ　ＦＯＲＸＭＩＴ　ＳＴ送信待ち状態信号が同時に 現れると、ＡＮＤゲート９４０が付勢され、このＡＮＤゲートはＯＲゲート９４ １を付勢してＲＯＯＴ信号を肯定する。ＲＯＯＴ信号はフリップフロップ９４２ のデータ入力端子に結合される。　Ｎ０ＤＥ　ＣＬＫ信号の次の刻時の時、フリ ップフロップ９４２はセットされ、　ＲＯＯＴ　ＳＴルート状態信号を肯定する 、フリップフロップ９４２のデータ出力端子に接続されたドライバ９４３はＲＯ ＯＴ　ＳＴ倍信号受信し、その信フェース２０４に接続された制御ネットワーク ・ノード５０（１，ｊ）に結合する。肯定されたＸＭＩＴ　１２信号はＡＮＤゲ ート９３７もディスエーブルし、ＡＮＤゲートはＯＲゲート９３４をディスエー ブルするので、フリップフロップ９３５はＮ０ＤＥ　ＣＬＫ信号の同じ刻時を受 けてリセットされＷＡＩＴ　ＦＯＲＸＭＩＴ信号を否定する。 図１０Ｇに示すように、肯定されたＲＯＯＴ　ＳＴ倍信号ＯＲゲート９３６を付 勢状態に維持し、ＯＲゲート９３６はＳＥＬＸＭＩＴ送信選択信号を肯定状態に 維持する。従って、受信セクション８０１のフリック・デマルチプレクサ８３０ 内のマルチプレクサ８９０はフリック・バッファ８１６からのＢＵＦ　ＦＬＩＣ Ｋ　ＯＵＴバッファ・フリック・アウト信号をＲ（：ＶＤ　ＦＬＩＣＫ（４：０ ）受信フリック信号として結合することを続ける。肯定されたＲＯＯＴ　ＳＴ倍 信号ＯＲゲート９４４も付勢して、ＧＡＴＥ　ＦＬＩＣＫ信号を肯定し、この信 号はゲート９４５をイネーブルして送信セクション８ｏｏからのＦＬＩＣＫ　０ １汀（４：０）信号をＧＡＴＥＤ　ＦＩＪＣに（４：０）信号としてバッファ９ ４６のデータ入力端子に結合する。バッファ９４６はＮ０ＤＥ　ＣＬＫ信号の刻 時を受けるごとにＧＡＴＥＤＦＬＩＣＫ　（４：　０）信号をラッチし、受信セ クション８０１に結合されるＢＵＦ　ＦＬｒＣＫ　０ＵＴ（４：０）バッファ・ フリック・アウト信号をそのデータ出力端子から出力する。 明らかなように、これは送信）τクシ町ン８００が新しい制御ネットワーク・メ ツセージ・パケット６０の送信を始めると行われる。従って、受信セクシ町ン８ ０１はそれぞれのパケットの最初のフリックで送信セクション８００からニル・ パケット・タイプのパケット以外の制御ネットワーク・メツセージ・パケット６ ０の受信を開始する。上述口なように、受信セクション８０１は最初のフリック をＲＣＶＤ　ＦＬＩＣＫ信号がすべて否定されない最初のフリックとして判別す ることができる。 再び図１０Ｆに示すように、上述したように、送信メツセージ・バッファ８１４ に単一ソース・メツセージ・タイプと構成タイプの制御ネットワーク・メツセー ジ・パケット６０が入っていて、それがゼロ以外の高さをルート・レベルとして 示していると、デコーダ９２５はＣＮＩ　ＮＥ　ＲＯＯＴ　ＨＴ制御ネットワー ク・インタフェース不等ルート高さ信号を肯定し、そうでない場合は、この信号 を否定する。ＣＮＩ　ＲＯＯＴ　ＨＴ倍信号否定されると、インバータ９５０は ＡＮＤゲート９４７の一方の入力をイネーブルする。フリップフロップ９４２が ＲＯＯＴ　ＳＴ倍信号肯定すると、ＡＮＤゲート９４７が付勢され、ＯＲゲート ９４１を付勢状態に、ＲＯＯＴ信号を肯定のままに維持する。肯定されたＲＯＯ Ｔ信号はフリップフロップ９４２をセットしたままにし、ＲＯＯＴ　ＳＴ倍信号 　ＲＯＯＴ［ＪＰ倍信号肯定したままにする。ＲＯＯＴ　ＳＴ倍信号肯定されて いる間、付勢されたＯＲゲート９３６（図ＬＯＧ）はＳＥＬＸＭＩＴ信号を肯定 されたままにし、ゲート９４５をイネーブルしたままにするので、受信セクショ ン８０ｉは制御ネットワーク・メツセージ・パケットの連続するフリックを表し たＦＬＩＣＫ　ＯＵＴ信号を送信セクション８００から受信する。 デコーダ９２５がＣＮＩ　ＮＥ　ＲＯＯＴ　ＨＴ倍信号肯定したときは、その信 号と肯定されたＲＯＯＴ　ＳＴ倍信号同時に現れると、ＡＮＤゲート９５１が付 勢され、ＡＮＤゲートはＯＲゲート９５２を付勢してＬＥＡＶＥ　ＲＯＯＴ信号 を肯定し、この信号はフリップフロップ９５３のデータ入力端子に結合される。 肯定されたＬＥＡＶＥ　ＲＯＯＴ信号はＮ０ＤＥ　ＣＬＫ信号の次の刻時の時フ リップフロップ９５３をセットし、フリップフロップ９５３をイネーブルしテＬ ＥＡＶＥ　ＲＯＯＴ　ＳＴクリーブルート状態信号を肯定する。これと同時に、 肯定されたＣＮＩ　ＮＥ　ＲＯＯＴ　ＨＴ倍信号インバータ９５０にＡＮＤゲー ト９４７をディスエーブルさせ、ＡＮＤゲートはＯＲゲート９４１をディスエー ブルするので、ＯＲゲートはＲＯＯＴ信号を否定する。否定されたＲＯＯＴ信号 はＮ０ＤＥ　ＣＬＫ信号の同じ刻時の時フリップフロップ９４２をイネーブルし てリセットする。 肯定されたＬＥＡＶＥ　ＲＯＯＴ　ＳＴクリーブルート状態信号はＯＲゲート９ ３６（図１０Ｇ）も付勢したままに維持し、ＳＥＬＸＭＩＴ送信選択信号を肯定 し、ＯＲゲート９４４を付勢したままに維持し、ゲート９４５をイネーブルする 。従って、ＬＥＡＶＥ　ＲＯＯＴ　ＳＴ倍信号肯定されている間、受信セクショ ン８０１は制御ネットワーク・メツセージ・パケットの連続するフリックを表し たＢＵＦ　ＦＬＩＣＫ　０ＵＴ（４：０）バッファパフリック・アウト信号を受 信し、使用を続ける。 ＬＥＡＶＥ　ＲＯＯＴ　ＳＴクリーブルート状態信号は、受信セクション８０１ がＲＣＶ　１２信号を肯定し、制御ネットワーク・メツセージ・パケット６０の 最後のフリックを表したＢＵＦ　ＦＬＩＣＫ　０ＵＴ（４：０）バッファ・フリ ック・アウト信号を受信したことを示すまで、肯定されたままになっている。特 に、ＲＣＶ　１２信号の肯定の前に、否定されたＲＣＶ　１２信号と肯定された ＬＥＡＶＥ　ＲＯＯＴ　ＳＴクリーブルート状態信号が同時に現れると、ＡＮＤ ゲート９５４は付勢状態に維持され１．ＡＮＤゲートはＯＲゲート９５２を付勢 したままに維持して、ＬＥＡＶＥ　ＲＯＯＴ信号を肯定する。上と同じように、 ＬＥＡＶＥ　ＲＯＯＴ信号がＮ０ＤＥ　ＣＬＫ信号の連続する刻時の時肯定され たままにある間、フリップフロップ９５３はセットされままで、ＬＥＡＶＥ　Ｒ ＯＯＴ　ＳＴ倍信号肯定したままに維持する。 しかし、受信セクション８０１がＲＣＶ　１２信号を肯定したときは、ＡＮＤゲ ート９５４がディスエーブルされ、ＯＲゲート９５２をディスエーブルするので 、ＯＲゲートはＬＥＡＶＥ　ＲＯＯＴ信号を否定する。否定されたＬＥＡＶＥ　 ＲＯＯＴ信号はフリップフロップ９５３をリセットして、ＬＥＡＶＥＲＯＯＴＳ Ｔ信号を否定する。否定されたＬＥＡＶＥ　ＲＯＯＴ　ＳＴ倍信号ＯＲゲート９ ３６をディスエーブルし、ＯＲゲートはＳＥＬ　ＸＭＩＴ送信選択信号を否定す る。否定されたＳＥＬＸＭＩＴ信号はフリック・デマルチプレクサ８３０のマル チプレクサ８９０がそこの接続された制御ネットワーク・ノード５０（１，ｊ） からのＦＬＩＣＫ　ＩＮ（４：０）信号をＲＣＶＤＦＬＩＣＫ（４：０）受信フ リック信号として結合することを始めることを許可する。この時点以前は、制御 ネットワーク・インタフェース２０４がＲＯＯＴ　ＵＰ倍信号肯定している間に 、制御ネットワーク・ノード５０　（１，ｊ）はそのすべてが否定されたＦＬＩ ＣＫ　ＩＮ（４：Ｏ）信号を送信しており、基本的にはニル・パケット・タイプ の制御ネットワーク・メツセージ・パケット６０を送信している。 ＲＯＯＴ　ＵＰ倍信号否定された後、制御ネットワーク・ノード５０（１，ｊ） は他のメツセージ・タイプの制御ネットワーク・メツセージ・パケット６０の送 信を開始する。上述したように、フリック・デマルチプレクサ８３０はこれらの 制御ネットワーク・メツセージ・パケット６０のうちの１つの最初のフリックを 、ＲＣＶＤＦＬＩＣＫ（４：０）信号がすべて否定されていない最初のフリック であるものと判別する。 さらに、ＬＥＡＶＥ　ＲＯＯＴ　ＳＴ　’Ｊ−ブ・ルー　）　状態信号Ｑ）否定 はＯＲゲート９４４もディスエーブルするので、ＯＲゲートはＧＡＴＥ　ＦＬＩ ＣＫ信号を否定してゲート９４５をディスエーブルする。そのあと、ＲＯＯ丁Ｓ Ｔルート状態信号の肯定を受けてＧＡＴＥ　ＦＬＩＣＫ信号が再び肯定されるま で、バッファ９４６によってラッチされたＧＡＴＥＤ　ＦＬＩＣＫ（４：０）信 号はすべて否定されることになる。 再び図１０Ｆに示すように、フリップフロップ９５３がＬＥＡＶＥ　ＲＯＯＴ　 ＳＴ倍信号肯定しティる間にＲＣＶ　１２受信タイミング信号が肯定されると、 ＡＮＤゲート９５５も付勢される。　ＡＮＤゲート９５５がれきされると、ＯＲ ゲート９５６が付勢され、ＯＲゲートはＬＥＡＦ信号を肯定し、この信号はフリ ップフロップ９５７のデータ入力端子に結合される。フリップフロップ９５７は Ｎ０ＤＥ　ＣＬＫ信号の次の刻時のときセットされ、ＬＥＡＦ　ＳＴ倍信号肯定 するようにイネーブルする。上述したように、ＬＥＡＦ　ＳＴ倍信号ＡＮＤゲー ト９２７の一方の入力を制御する。 肯定されたＬＥＡＦ　ＳＴ倍信号ＡＮＤゲート９６１の一方の入力端子もイネー ブルし、その他方の入力端子はインバータ９６０を通してＣＮＩ　ＥＱ　ＲＯＯ Ｔ　ＨＴ制御ネットワーク・インタフェース・イコール・ルート高さ信号によっ て制御される。　ＬＥＡＦ　ＳＴ倍信号肯定され、ＣＮＩＥＱ　ＲＯＯＴ　ＨＴ 傷信号否定されている間、ＡＮＤゲート９６１は付勢されたままにあり、ＯＲゲ ートを付勢したままにしてＬＥＡＦ信号を肯定したままに維持する。　ＬＥＡＦ 信号が肯定されている藺、Ｎ０ＤＥ　ＣＬＫ信号の連続する刻時はフリップフロ ップ９５７をセット状態に維持し、ＬＥＡＦ　ＳＴ倍信号肯定したままに維持す る。　ＬＥＡＦ　ＳＴ倍信号肯定状態にして、ＣＮＩ　ＥＧ　ＲＯＯＴ　ＩＴ信 号が肯定されると、ＡＮＤゲート９２７は上述したシーケンスを開始するように 付勢される。 ＣＮＩ　ＥＱ　ＲＯＯＴ　ＨＴ傷信号インバータ９６０を通して肯定されると、 ＡＮＤゲート９６１がディスエーブルされ、ＯＲゲート９５６をディスエーブル するのでＬＥＡＦ信号が否定される。ＬＥＡＦ信号が否定されると、フリップフ ロップ９５７がリセットされるので、Ｎ０ＤＥ　ＣＬＫ信号の次の刻時のときＬ ＥＡＦ　ＳＴ倍信号否定される。従って、　ＡＮＤゲート９２７は、ＣＮＩ　Ｅ Ｑ　ＲＯＱＴ　ＨＴ傷信号肯定された後のＮ０ＤＥ　ＣＬＫ信号の刻時のとき、 ＬＥＡＦ　ＳＴ倍信号肯定によってディスエーブルされ、ＬＥＡＦ　ＳＴ倍信号 再び肯定されるまで再びイネーブルされない。このことから理解されるように％ ＡＮＤゲート９２７が用意されたのは、制御ネットワーク・インタフェース２０ ４がすでに論理ルートであったとき、つまり、ＬＥＡＦ　ＳＴ倍信号否定された とき、ＣＮＩ　ＥＱ　ＲＯＯＴ　ＨＴ傷信号再び肯定され、ＣＮＩＮＥ　ＲＣＩ ＯＴ　Ｊ（Ｔ信号がその間に肯定されない場合、シーケンスを行うと、ＲＯＯＴ 　ＵＰ倍信号グリッチ（ｇｌｉｔｃｈ）やノイズが発生する原因となるので、ル ート設定タイミング回路９２１がシーケンスするのを禁止するようにするためで ある。 Ｃ，データ・ルータ・ノード２２ １、概要 図１１Ａは上述したデータ・ルータで使用されるデータ・ルータ・ノード２２の 概要ブロック図であり、図１１Ｂ−１〜図１１０はデータ・ルータ・ノード２２ の詳細ブロック図およびロジック図である０図１１Ａに示すように、データ・ル ータ・ノード２２は子インタフェース１００１、親インタフェース１００２およ びスイッチ１００３を備えており、すべてノード制御回路１００４によって制御 される。データ・ルータ・ノードは診断ネットワーク・インタフェース１００５ も備えており、これは診断ネットワーク１６とのインタフェースとなっている。 さらに、データ・ルータ・ノード２２はクロック回路１７から５ＹＳＣＬＫシス テム・クロック信号を受信し、その応答としてＮ０ＤＥ　ＣＬＫノード・クロッ ク信号を生成するクロック・バッファ１００８を備えている０本発明の一実施例 では、クロック・バッファ１００８は前掲のＨｉｌｌｉｓ他特許出願第０７／４ ８９．０７９号（１９９０年３月５日出願ｒＤｉｇｉｔａｌＣｉｏｃｋ　Ｂｕｆ ｆｅｒ　Ｃ１ｒｃｕｉｔ　Ｐｒｏｖｉｄｉｎｇ　ＣｏｎｔｒｏｌｌａｂｌｅＤｅ ｌａｙＪ　）に記載のバッファを備えている。 子インタフェース１００１は全体を符号１００１　（ｆ）　（”ｉｏは整数であ る）で示した子インタフェース・モジニール群からなっている。各インタフェー ス・モジュール１００１　（ｉ）はデータ・ルータ１５内の子に接続され、子は 、データ・ルータ１５の第ルベルのデータ・ルータ・ノード２２　（１，ｊ、　 ｋ）の場合にはり−フ２１を襦成し、それより上位１ノベルのデータ・ルータ・ ノードの場合には子データ・ルータ・ノード群２０（ｉ−１，ｊ）の一部を形成 するデータ・ルータ・ノード２２（ｉ−１，ｊ、ｋ）を構成している。各子イン タフェース・モジュール１００１　（ｉ）はそこに接続された子からデータ・ル ータ・メツセージ・パケット３０を受信し、それらをスイッチ１００３に結合す る。さらに、各子インタフェース・モジュール１００１（ｉ）はスイッチ１００ ３からデータ・ルータ・メツセージ・パケットを受信し、それらをそこに接続さ れた子に結合する。明らかなように、特定のデータ・ルータ・ノード２２　（ｉ 、　ｊ、　ｋ）の子インタフェース１００１内の子インタフェース・モジュール １００１（ｉ）の個数は、一般にデータ・ルータ２２　（ｉ、　ｊ、　ｋ）内の あるレベル”ｉ“から次の下位レベル”ｉ−１”へのファンアウトによって決ま る。ここで説明しているシステム１０では、ファンアウトは４であるので、図１ １Ａに示した子インタフェース１００１は４つの子インタフェース・モジュール １００１　（０）〜１００１　（３）からなっている。 親インタフェース１００２も全体を符号１００２（ｉ）じｉ”は整数である）で 示した親インタフェース・モジュール群から構成されている。ルート（ｒｏｏｔ ）データ・ルータ・ノード群２０　（Ｍ、　０）のレベルより下のレベルにある データ・ルータ・ノード２２　ｃｔ、　ｊ、　ｋ）では、各親インタフェース・ モジュール１００２（ｉ）は親データ・ルータ。 ノード群１００２　（ｉ＋１．　ｊ）の一部を形成するデータ・ルータ・ノード ２２（Ｍ、’０．ｋ）に接続されている。ルート・データ・ルータ・ノード群２ ０　（Ｍ、　０）内のデータ・ルータ・ノード２２　（Ｍ、　０．　ｋ）の場合 には、これらのノードはどの親インタフェース・モジエール１００２　（ｉ）も 必要としない、各親インタフェース・モジュール１００２（ｉ）は、そこに接続 された親がもしあれば、その親から、データ・ルータ・メツセージ・パケット３ ０を受信し、それらをスイッチ１００３に結合する。さらに、各親インタフェー ス・モジニールＬＯＯ２（ｉ）はスイッチ１００３からデータ・ルータ・メツセ ージ・パケットを受信し、モジエール１００２（ｉ）に接続された親がもしあれ ばその親にそれらを結合する。特定のデータ・ルータ・ノード２２（ｉ、ｊ、ｋ ）の親インタフェース１００２内の親インタフェース・モジュール１００２（ｉ ）の個数は、一般に、データ・ルータ１５を定義するファツト・ツリー内のある レベル“ｉ゛から次の上位レベル”ｉ＋１”へのファンアウトによって決まる。 ここに説明しているシステム１０では、あるレベルのファンアウトは２であり、 他のラベルのファンアウトは４である０図１１Ａに示す親インタフェースは４つ の親インタフェース・モジュール１００２　（０）〜１００２（３）からなるの で、ファンアウトは４である。 システム１０の他の実施例では、ファツト・ツリーを上昇する場合も、下降する 場合も、ファンアウトは異なっていてもよい。その場合、子インタフェース・モ ジュール１００１　（ｉ）および親インタフェース・モジニール１００２（ｉ） の多異なる個数は特定のデータ・ルータ・ノード２２　（ｆ、　ｊ、　ｋ）に設 定しておいてもよい、さらに、一実施例の場合と同じように、データ・ルータ・ ノード２２　（ｉ、　ｊ、　ｋ）の回路全体が単一の集積回路チップに実装され ている場合は、システムｌｏ内の最大ファンアウト数と同数の子インタフェース ・モジュール１００１　（ｉ）と親インタフェース・モジュール１００２（ｉ） を回路に含めることが可能である。その場合には、子インタフェース・モジュー ル１００１　（ｉ）と親インタフェース・モジュール１００２　（ｉ）のうち子 または親データ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ）に接続されていない ものをディスエーブルすることが可能である。 スイッチ１００３は子インタフェース・モジュール１００１　（ｉ）と親インタ フェース・モジュール１００２（ｉ）からデータ・ルータ・メツセージ・パケッ ト３ｏを受信する。子インタフェース、モジュール１００１（ｉ）からのデータ ・ルータ・メツセージ・パケットの場合は、スイッチ１００３はメツセージ・パ ケットを子インタフェース・モジュール１００１（ｉ）にも、親インタフェース ・モジュール１００２（ｉ）にも送信することができる。データ・ルータ・ノー ド２２　（ｉ、　ｊ、　ｋ）のレベルに対応する値がデータ・ルータ・メツセー ジ・パケット３ｏのヘッダ・フィールド４０に入っている場合や、あるいはデー タ・ルータがａｌｌ−ｆａｌｌ−ｄｏｗｎモードにあることをＡＦＤＭＯＤＥ信 号が示している場合は、スイッチ１００３はメツセージ・パケット３０を子イン タフェース・モジュール１００１（ｉ）に送る。そうでなければ、スイッチは、 メツセージ・パケット３０を親インタフェース・モジュール１００２（ｉ）に方 向づける。あるいは、親インタフェース・モジュール１００２（ｉ）からのデー タ・ルータ・メツセージ・パケット３０の場合には、スイッチ１００３はメツセ ージ・パケット３０を子インタフェース・モジュール１００１（Ｌ）に送信する 。 ノード制御回路１００４は選択された信号を受信し、それを受けて各種制御信号 を生成する。例えば、ノード制御回路１００４はデータ・ルータ・ノード２２　 （ｉ、　ｊ、　ｋ）のレベルを示しているバイナリ・コードＨＨＩＧＨＴ（２： ０）信号を受信し、データ・ルータ１５内の次の下位レベルを示すようにバイナ リ・コード化されたＤＥＣＲＨＧＴデクリメント高さ信号を生成する。上述した ように、データ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ）がデータ・ルータ１ ５を下ってデータ・ノＣ−タ・メツセージ・パケット３ｏを転送していくと、ノ ードはヘッダ・フィールド４０に入っているレベル値をデクリメントしていく。 その場合は、ＤＥＣＲＨＧＴデクリメント高さ信号は、下達するようにヘッダ・ フィールド４０の内容を作るために使用される。 さらに、ノード制御回路１００４は制御ネットワーク１４からＡＦＤ（ｉ、Ｊ） 　ａＨ−ｆａｌｌ−ｄｏｗｎ（ｉ、ｊ）信号を受信し、それを受けて、子インタ フェース・モジュール１００１　（ｉ）と族インタフェース・モジュール１００ ２（ｉ）における動作な上述の制御をするようにＡＦＤ　ＭＯＤＥ　ａｉｌ−ｆ ａｌｌ−ｄｏｗｎモード信号を生成する。また、ノード制御回路はデータ・ルー タ・ノード２２　（ｉ、　ｊ、　ｋ）が動作するようにイネーブルするＥＮイネ ーブル信号と、子インタフェース・モジュール１００１　（ｉ）と族インタフェ ース・モジュール１００２　（ｉ）のうち選択したものをディスエーブルするＰ ３：ＰＯ／Ｃ３：Ｃｏ　ＤＩＳ親イフィンタフエースジエール／子インタフェー ス・モジュール・ディスエーブル信号を生成する。 ノード制御回路１００４はＣＨＩＬＤ　ＭＡＰ信号群を生成し、これらの信号は 子インタフェース・モジュール１００１　（ｉ）と族インタフェース・モジニー ル１００２（ｉ）に結合され、特定の子インタフェース・モジュール１００１　 （ｉ）でモジュール１００１（ｉ）と１００２（ｉ）の各々を強制的に肯定する ために使用され、その間にＡＦＤ　ＭＯＤＥａｌｌ−ｆａｌｌ−ｄｏｗｎモード 信号が肯定される。これにより、スイッチ１００３は特定のソース、特定の親ま たは子から受信したデータ・ルータ・メツセージ・パケット３０を強制的に特定 の子インタフェース・モジュール１００１　（ｉ）に結合する。 最後に、ノード制御回路１００４は、選択したエラー条件の存在を検出すると、 図１１ＡにＯＵＴ　ＥＲＲＯＲ信号で示されている選択したエラー信号を診断ネ ットワーク１６に送信する。 各子インタフェース・モジュール１００１　（ｉ）は全体を符号１００６（ｉ） で、示した入力子回路と、全体を符号１００７　（ｉ）で示した出力子回路とを 備えている。入力子回路１００６　（ｉ）はＣ１”ＩＮ　ＦＬＹ子”ｉ”入力フ ライ信号をそこに接続された子に送信し、並列に受信した４つの信号からなるＣ ″ｉ”ＩＮ　ＦＬＩＴ子”ｉ”入力フリット信号を受信する。　ＭＯＤＥ　ＣＬ Ｋ信号の連続する刻時を受けて受信されたＣ″ｉ“ＩＮ　ＦＬＩＴ信号はそこに 接続されたデータ・ルータ・メツセージ・パケット３０の４ビツト・フリットを 表している。 入力子回路１００６（ｉ）は、メツセージ・パケットのメツセージ・アドレス部 分３１を受けて、データ・ルータ１５を定義してし）るツリーを上って送信すべ きか、下って送信すべきかを判断する。データ・ルータ・メツセージ・パケット ３０をツリーを上って送信すべきであると入力子回路１ｏｏｓ（ｉ）が判断する と、スイッチ１００３をイネーブルしてパケット３０を構成する連続のフリット を、スイッチ１００３がランダムに選択した族インタフェース・モジュール１０ ０２（ｉ）に送る。他方、データ・ルータ・メツセージ・パケット３０をツリー を下って送信すべきであると入力子回路１００６（ｉ）が判断すると、スイッチ １００３がパケット３０を送る先の子インタフェース・モジュール１００１（ｉ ）の１つを判別する。そのあと、スイッチ１００３はメツセージ・パケット３０ の連続するフリットを判別した子インタフェース・モジニール１００１（ｉ）の 出力子回路１００７（ｉ）に送る。 各出力子回路１００７（ｉ）はそこに接続された子からＣ″ｉ“ＯＵＴ　ＦＬＹ 子”ｉ”出力フライ信号を受信し、並列に受信した４つ信号からなるＣ′ｉ″Ｏ ＵＴ　ＦＬＩＴ子″ｉ“出力フリット信号をそこに送信する。　ＮＵＤＥ　ＣＬ Ｋ信号の連続する刻時ごとに送信されたＣ″ｉ”ＩＮ　ＦＬＩＴ子”ｉ”入力フ リット信号はそこに接続された子に送信されたデータ・ルータ・メツセージ・パ ケット３０の４ビツト・フリットを表している。 各族インタフェース・モジエール１００２（ｉ）は全体を符号１０１０（ｉ）で 示した入力親回路と、全体を符号１０１１（ｉ）で示した出力親回路とを備えて いる。入力親回路１０１０（ｉ）はＰ″ｉ”ＩＮ　ＦＬＹ親”ｉ”入力フライ信 号をそこに接続された親に送信し、並列に受信された４つの信号からなるＰ′ｉ “ＩＮ　ＦＬＩＴ親“ｉ”入力フリット信号を受信する。理解されるように、あ るレベル゛ｉ”のデータ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ）内の出力子 回路に関連して上述したＣ″ｉ−ＯＵＴ　ＦＬＹ子“ｉ”出力フライ信号と　Ｃ ″ｉ“ＯＵＴ　ＦＬＩＴ子“ｉ“出力フリット信号は１次の下位レベルの子デー タ・ルータ・ノード２２（ｉ−１，ｊ、　ｋ）内の入力親回路１０１０（ｉ）の Ｐ″ｉ″ＩＮ　ＦＬＹ親°ｉ”入力フライ信号とＰ″ｉ″ＩＮ　ＦＬＩＴ親”ｉ ”入力フリット信号に対応している。 入力親回路１０１０（ｉ）は、メツセージ・パケットのメツセージ・アドレス部 分３１を受けて、スイッチ１００３がパケット３０を送る先の子インタフェース ・モジュールｆｏｏｌ　（ｉ）の１つを判別する。そのあと、スイッチ１００３ はメツセージ・パケット３０の連続するフリットを、判別した子インタフェース ・モジュール１００１　（ｉ）の出力子回路１００７（ｆ）に送る。理解される ように、ここで説明しているシステムｌＯでは、データ・ルータ。 メツセージ・パケット３０は、データ・ルータＩ５によって定義されたツリーを 上ってメツセージ・パケット３０に示されたレベルまで送信され、ツリーを下る ことを始めると、そのあとはツリーを上って再び送信されることはない。従って 、入力親回路ｘｏ１ｏ（ｉ）によってスイッチ１００３に結合されたメツセージ ・パケット３０は出力子回路１００７（ｉ）にだけ送られ、出力親回路ｔｏｌｌ （ｉ）には送られない。 出力親回路１０１Ｈｉ）は出力子回路１００７（ｉ）と同じように動作する。各 出力親回路１０１１（ｉ）はそこに接続された親からＰ″ｉ”ＯＵＴ　ＦＬＹ親 ”ｉ”出力フライ信号を受信し、並列に送信される４つの信号からなるＰ″ｉ“ ＯＵＴ　ＦＬＩＴ　＠“１０出力フリツト信号をそこに送信する。　Ｎ０ＤＥＣ ＬＫ信号の連続する刻時ごとに送信されるＰ″ｉ”ＩＮ　ＦＬＩＴ親”ｉ”入力 フリット信号はそこに接続された親に送信されたデータ・ルータ・メツセージ・ パケット３０の４ビツト・フリットを表している。明らかなように、あるレベル “ｉ“のデータ・ルータ・ノード２２　（Ｌ、　ｊ、　ｋｌ内の入力子回路１０ ０６（ｉ）に関連して上述したＣ″ｉ−ＩＮ　ＦＬＹ子”ｉ′入カフライ信号と Ｃ″ｉ“ＩＮ　ＦＬＩＴ’子”ｉ“入力フリット信号は次の上位レベルの親デー タ・ルータ・ノード２２　（ｉ＋１．　ｊ、　＋ｃ）内の出力親回路１０１１（ ｉ）のＰ″ｉ”ＯＵＴ　ＦＬＹ親”ｉ″ａａカフライ信号″ｉ“ＯＵＴ　ＦＬＩ Ｔ親”ｉ“ＯＵＴ　ＦＬＩＴ信号とに対応している。 従って、理解されるように、データ・ルータ・メツセージ・パケット３ｏのフリ ットを表しているＣ′ｉ”ＩＮ　ＦＬＩＴ子入カフリット信号を受信する入力子 回路１００６　（Ｌ）はＣ″ｉ”ＩＮ　ＦＬＹ子入カフライ信号によってそこへ のフリットの流れを調整する。入力子回路１００６（ｉ）に接続された子データ ・ルータ・ノード２２（ｉ−１，ｊ、ｋ）は、データ・ルータ・メツセージ・パ ケット３０を送信している間に入力子回路がｃｌ”ＩＮＦＬＹ信号を否定すると 、信号の送信を中止し、その信号を入力子回路１００６（ｉ）はフリットを表し たＣ″ｉ”ＩＮＦＬＩＴ信号として受信する。子データ・ルータ・ノード２２　 （ｉ−１，ｊ、　ｋ）は事実上否定されたＣ″ｉ“ＩＮ　ＦＬＩＴ信号を出力す る。 入力子回路１００６（ｉ）が再びＣ″ｉ″ＩＮ　ＦＬＹ信号を肯定すると、子デ ータ・ルータ・ノード２２（ｔ−１，ｊ、ｋ）は信号の送信を再開し、この信号 を入力子回路１００６（ｉ）は信号の連続する刻時ごとに、パケット３ｏの連続 するフリットを表している。データ・ルータ・メツセージ・パケット３０の間で 、子データ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ）はＣ″ｉ″ＩＮ　ＦＬＹ 信号の状態に関係な（、Ｃ″ｉ“ＩＮ　ＦＬＩＴ信号を否定する。従って、入力 子回路′、００６（ｉ）は新しいデータ・ルータ・メツセージ・パケット３０の 最初のフリットを、Ｃ″ｉ″ＩＮ　ＦＬＩＴ信号がすべて否定されなかった時の 前のパケットの終わりに続＜　Ｎ０ＤＥ　ＣＬＫ信号の最初の刻時として判別す ることができる。 同様に、データ・ルータ・メツセージ・パケット３゜のフリットを表しているＰ ″ｉ”ＩＮ　ＦＬＩＴ親入カフリット信号を受信する入力親回路１０１０（ｉ） はＰ″ｉ″ＩＮ　ＦＬＹ親入六入カフライ信号ってそこへのフリットの流れを調 整する。入力親回路１０１０（ｉ）に接続された親データ・ルータ・ノード２２ （ｉ＋ｌ、ｊ、ｋ）がデータ・メツセージ・パケット３０．を送信している間に 入力親回路がＰ″ｉ″ＩＮ　ＦＬＹ信号を否定すると、親データ・ルータ・ノー ド２２　（ｉ＋１．　ｊ、　ｋ）は信号の送信を中止し、その信ＦＬＩＴ信号と して受信する。親データ・ルータ・ノード２２（０１，ｊ、ｋ）は事実上否定さ れたＰ″ｉ″ＩＮ　ＦＬＩＴ信号を出力する。 入力親回路１０１０（ｉ）が再びＰ″ｉ“ＩＮ　ＦＬＹ信号を否定すると、親デ ータ・ルータ・ノード２２（０１，ｊ、ｋ）は信号の送信を再開し、その信号を 入力親回路１０１０（ｉ）はＰ″ｉ”　ＩＮ　ＦＬＩＴ信号として受信する。こ の信号はＮ０ＤＥＣＬＫ信号の連続する刻時ごとにパケット３ｏの連続するフリ ットを表している。データ・ルータ・メツセージ・パケット３０の間で、親デー タ・ルータ・ノード２２　（ｉ＋１．　ｊ、　ｋ）はＰ″ｉ”　ＩＮ　ＦＬＹ信 号の状態に関係なく、Ｐ″ｉ”ＩＮ　ＦＬＩＴ信号を否定する。従って、入力親 回路１０１０（ｉ）は新しいデータ・ルータ・メツセージ・パケット３０の最初 のフリットを、Ｐ″ｉ”ＩＮ　ＦＬＩＴ信号がすべて否定されなかった時の前の パケットの終わりに続＜　Ｎ０ＤＥ　ＣＬＫ信号の最初の刻時として判別するこ とができる。 親と子の入力回路１００６（ｉ）と１０１０（ｉ）とは、親ト子の出力回路１０ ０７　（ｉ）と１０１１（ｉ）と同じように、全体的に類似している。以下では 、子入力回路１００６　（０）の詳細について図１１Ｂ〜図１１Ｂ−３Ａを参照 して説明する。スイッチ１００３の詳細について図１１Ｃ−１〜図１１Ｃ−６を 参照して説明する。最後に、出力子回路１００７（０）の詳細について図１１０ を参照して説明する。 ２、入力子回路１００６（０） ｉ、概要 図１１Ｂは入力子回路１００６（０）の概要ブロック図を示している。図１１Ｂ に示すように、入力子回路１００６（０）はインタフェース回路１０２０、入力 メツセージ制御回路１０２１、入力メツセージ先入れ先出しくＦＩＦＯ）　１０ ２２　、出力要求識別ＦＩＦＯ１０２３およびスイッチ入力制御１０２４から構 成されている。インタフェース回路１０２０は入力メツセージ制御回路２０２１ からＶＡＬ　ＦＬＯＷ有効フロー信号を受信し、それを受けて、そこに接続され た親出力回路１０１１にＣＯＩＮ　ＦＬＹ入カフカフライ信号信する。 インタフェース回路１０２０も同じ親出力回路１ｏｌｌからＣＯＩＮ　ＦＬＩＴ 入カフリカフリット信号し、それを受けてＦＬＩＴ信号を入力メツセージ制御回 路１０２１に結合する。 入力メツセージ制御回路１０２１から与えられたＶＡＬ　ＦＬＯＷ有効フロー信 号はＦＬＩＴ信号で表されたフリットのインタフェース回路１０２０から入力メ ツセージ制御回路１０２１への流れを調整するフロー制御信号として動作する。 インタフェース回路１０２０はＶＡＬ　ＦＬＩＴ信号を入力メツセージ制御回路 １０２１に送って、ＦＬＩＴ信号がデータ・ルータ・メツセージ・パケット３０ の有効なフリットを表していること、あるいはインタフェース回路１０２０がメ ツセージ・パケット３０を受信していないときはゼロのバイナリ・コード値を表 していることを指示する。 入力メツセージ制御回路１０２１はい（つかの操作を実行する。特に、入力メツ セージ制御回路１０２１はインタフェースからのＦＬＩＴ信号をモニタして、デ ータ・ルータ・ルータ・メツセージ・パケット３０の連続のフリットを表したＦ ＬＩＴ信号を受けると、入力メッセージ制御回路１０２１は連続のフリットを表 したＩＭＦ　ＦＬＩＴ人カメッセージＦＩＦＯフリット信号を入力メツセージＦ ＩＦＯ１０２２に結合する。 ＩＮＦ　ＦＬＩＴ入力メッセージＦＩＦＯフリット信号を入力メツセージＦＩＦ Ｏ１０２２に送る際、入力メツセージ制御回路１０２１はデータ・ルータ・メツ セージ・パケットの最初の２フリツトを表したＦＬＩＴ信号について、ある処理 も行う、さらに、入力メツセージ制御回路１ｏ２１はデータ・ルータ・メツセー ジ・パケットを親に転送すべきか、子データ・ルータ・ノード２２　（ｉ、　ｊ 、　ｋ）に転送すべきかを判断し、子に転送する場合は、特定の子を判断する。 入力メツセージ制御回路１０２１は０ＬＩＴ　ＲＥＱ［Ｐ、Ｃ（１：０））出力 要求（親、子）信号を生成し、この信号をＯＩＦ　ＰＵＳＨ出力識別ＦＩＦＯブ ツシュ信号と一緒に出力要求識別ＦＩＦＯ１０２３に転送する。入力メツセージ 制御回路１０２１がＯＩＦ　Ｐｔ１ＳＨ信号を肯定すると、出力要求識別ＦＩＦ Ｏ１０２３は０ＬＩＴ　ＲＥＱ［Ｐ、１１：（１：０）］信号をストアする。 データ・ルータ・メツセージ・パケット３ｏの最初の２フリツトを処理する際に 、ＡＦＤ　ＭＯＤＥ　ａｌｌ−ｆａｌｌ−ｄｏｗｎモード信号が肯定されていな いとき、入力メツセージ制御回路１０２１は、データ・ルータ・メツセージ・パ ケット３０のヘッダ・フィールド４ｏを表しているＦＬＩ丁信号のバイナリ・コ ード値を、データ・ルータ１５内のデータ・ルータ・ノード２２　（ｉ、　ｊ、 　ｋ）のレベルを表しているＮＵＤＥ　Ｉ（ＥｒＧｌ（Ｔ（Ｚ：０１信号のバイ ナ’）−コーＦ値ト比較する。ヘッダ・フィールド４ｏを表しているＦＬＩＴ信 号のバイナリ・コード値がＭＯＤＥ　ＨＥＩＧＨＴ（２：Ｏ）信号ノソれ７　以 下であるときは、データ・ルータ・メツセージ・バＩ　ケラト３ｏはツリーを上 って転送されていく、従って、）　入力メツセージ制御回路１０２１はヘッダ・ フィールド４゜４　を表しているＦＬＩＴ信号をメツセージ・アドレス部分３１ の連続フリットを表しているＦＬＩＴ信号と共に、ＩＭＦＦＬＩＴ信号として入 力メツセージＦＩＦＯ１０２２に結合する。さらに、出力要求識別ＦＩＦＯ１０ ２３にロードされたＯＵＴ　ＲＥＱ　［Ｐ、Ｃ（１，０）ｌ出力要求信号は、デ ータ・ルーコ　タ・メツセージ・パケット３ｏが親データ・ルータ・ノード２２ 　ｃｉ、　ｊ、　ｋ）に転送されることを示している。 他方、ＡＦＤ　ＭＯＤＥ　ａｌｌ−ｆａｌｌ−ｄｏｗｎモード信号が肯定さ］　 れていない間に、ヘッダ・フィールド４ｏを表しているＦＬＩＴ信号ノハイナリ −）−ド値がＮ０ＤＥ　ＨＥＩＧＨＴ（２：Ｏ）信号によって表されたバイナリ ・コード値と同じであると入力メツセージ制御回路１ｏ２１が判断すると、デー １　下ってデータールータ・メツセージ・パケット３ｏを転送していく。従って 、入力メツセージ制御回路はヘッダ・フィールド４ｏを表しているＦＬＩＴ信号 によって表されたバイナリ・コード値よりも１だけ小さいバイナリ・コード値を もつＩＭＦ　ＦＬＩＴ人カメッセージＦＩＦＯフリット信号を生成ル、この信号 をデータ・ルータ・メツセージ・パケット３ｏの最初のフリットとして入力メツ セージＦＩＦＯ１０２２に結合する。入力メツセージ制御回路１０２１は、下方 経路識別部分４１の最初のフリットを除去すべきかどうがも判断し、除去すると 判断したときは、そのフリットを表した信号を入力メツセージＰＩＦＯ１０２２ に転送しない、さらに、入力メツセージ制御回路１０２１は出力要求識別ＦＩＦ Ｏ１０２３に転送するために、メツセージ・パケット３ｏが送信される先の子デ ータ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ）を示しているバイナリ・コード 値をもッＯＵＴ　ＲＥＱ［Ｐ、Ｃ（１，０）ｌ　出力要求信号を生成する。 最後に、ＡＦＤ　ＭｐＤεａｌｌ−ｆａｌｌ−ｄｏｗｎモード信号が肯定される と、入力メツセージ制御回路１０２１はヘッダ・フィールド４０と下方経路識別 部分４１を表すＦＩＪ丁信号を変更しないままＩＭＦ　ＦＬＩＴ人カメッセージ ＦＩＦＯフリット信号として入力メツセージＦＩＦＯ１０２２に転送する。さら に、入力メツセージ制御回路１０２１はＣＨＩＬＤ　ＭＡＰ信号で示された子デ ータ・ルータ・ノード２２（ｉ、ｊ、ｋ）を示しているバイナリ・コード値をも つＯＵＴ　ＲＥＱ［Ｐ、Ｃ（１：０）ｌ出力要求信号を出力要求識別ＦＩＦＯ１ ０２３に転送するために生成する。 入力メツセージ制御回路１０２１はＢＯＭメツセージ先頭信号、ＮＥＯＭメツセ ージ終了付近信号およびＥＯＭメツセージ終了信号も生成し、これらの信号をデ ータ・ルータ・メツセージ・パケット３ｏの最初のフリット、選択した数だけ最 後のものからずれたフリット、および最後のフリットを表したｒＭＦ　ＦＩＪＴ 信号と一緒に入力メツセージＦＩＦＯ１０２２に結合する。入力メツセージＦＩ ＦＯ１０２２はＲＯＭ信号、ＮＥＯＭ信号およびＥＯＭ信号を対応するＩＭＦ　 ＦＬＩ丁信号と一緒に受信して、ストアする。 入力メツセージ制御回路１０２１はＩＮＦ　ＰＵＳＨ入力メッセージＦＩＦＯブ ツシュ信号を生成し、この信号が肯定さフリットを表したＩＭＦ　ＦＬＩＴ信号 を、関連のＲＯＭ信号、ＮＥＯＭ信号およびＥＯＭ信号と一緒に受信する。さら に、入力メツセージ制御回路１０２１は入力メツセージＦＩＦＯ１０２２カラＩ ＭＦ　ＮＲＦＵＬＬ入力メッセージＦＩＦＯ［ｒ満杯信号を受信する。ＩＮＦ　 ＮＲＦＵＬＬ信号が肯定されたとき、入力メツセージＰＩＦＯ１０２２はほぼ満 杯になっている。入力メツセージ制御回路１０２１はＶＡＬ　ＦＬＯＷ信号の肯 定または否定を制御するときＩＭＦ　ＮＲＦＵＬＬ信号の肯定または否定状態を 使用する。上述したように、インタフェース１０２０はＣＯＩＮ　ＦＬＹ信号の 状態を制御する際にＶＡＬ　ＦＬＯＷ信号の状態を使用する。従って、ＣＯＩＮ ＦＬＹ信号の肯定または否定状態はどの程度まで入力メツセージＰＩＦ０１０２ ｍが追加のフリットを受信してストアできるかを表している。 最後に、入力メツセージ制御回路１０２１は、データ・ルータ・メツセージ・パ ケット３０のチェック・フィールト３３を表しているＦＬＩＴ信号を受信すると 、データ・ルータ・メツセージ・パケット３ｏが正しく受信されたかを確かめる 。データ・ルータ・メツセージ・パケット３０が正しく受信されたと入力メツセ ージ制御回路１０２１が判断すると、新しいチェック値を生成し、その値をデー タ・ルータ・メツセージ・パケット３ｏの最後のフリットを表したＩＭＦ　ＦＩ ＦＯ入カメッセージＦＩＦＯ信号として入力メツセージＦＩＦＯ１０２２に結合 する。他方、データ・ルータ・メツセージ・パケット３ｏが正しく受信されなか ったと入力メツセージ制御回路１０２１が判断したときは、エラー・コードをＩ ＮＦ　ＦＩＦＯ信号として結合すると共に、ノード制御回路１００４をイネーブ ルしてＯＵＴ　ＥＲＲＯＲ信号を肯定する。一実施例では、入力メツセージ制御 回路１０２１によって生成されたエラー・コードは、そうではない場合に回路１ ０２１から得られるチェック値の補数に一致している。 スイッチ入力制御回路１０２４はいくつかの操作を実行する。まず、スイッチ入 力制御回路１ｏ２４はバッファーに入ッテイ６　ＯＵＴ’　ＲＥＱ　［Ｐ、　Ｃ （１，０）ｌ出力要求信号ヲ出力要求ｊｌ別ＦＩＦＯ１０２３カラ取り出し、コ ＦＬヲ０ＲＩＦ　０ＵＴＲＥＱ　［Ｐ、　Ｃ（１：　０）Ｊ／ＳＷバッファ出カ 要求信号として受信する。この取出しを開始するために、スイッチ入力制御回路 １０２４はＯＩＦ　ＰＯＰ出力識別ＦＩＦＯポツプ信号を肯定する。出力要求識 別ＦＩＦＯ１０２３が空である時は、ＯＩＦＥＭＰＴＹ出力識別ＦＩＦＯ空信号 を肯定する。 取り出したＯＲ，ＩＦ　ＯＵＴ　ＲＥＱ［Ｐ、Ｃ（１，０）ｌバッファ出力要求 信号を受けると、スイッチ入力制御回路はコード化された子識別部分をデコード して、ＯＵＴ　ＲＥＱ［Ｐ、　Ｃ３：ＣＯ１／ＳＷスイッヂ出力要求信号を生成 する。 ０ＬＩＴ　ＲＥＱ［Ｐ、Ｃ３：ＣＯＩ／ＳＷ信号は、１つの信号と他の１つの信 号とからなっている。前者の信号は肯定されたときには、関連のデータ・ルータ ・メツセージ・パケット３０を構成するフリットが親データ・ルータ・ノード２ ２（ｘ、ｊ、ｋ）に結合されることを示す、後者の信号は、各子データ・ルータ ・ノード２２（ｉ、ｊ、ｋ）に関連し、肯定されたときには、フリットが関連の 子データ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ）に結合されることを示す、 　０ＵＴＲＥＱ［Ｐ、Ｃ３：ＣＯＩ／ＳＷ信号はスイッチ１００３に結合される 。 スイッチ１００３が関連データ・ルータ・メツセージ・パケット３０を構成する フリットをＯＵＴ　ＲＥＱ［Ｐ、Ｃ３：ＣＯＩ／ＳＷ信号で示された受取側に結 合する状態にある時は、その信号で表された要求を許可するためにＲＥＱ　ＧＲ ＡＮＴＥＤ要求許可信号を肯定する。その時点で、スイッチ入力制御回路はＯＩ Ｆ　ＰＯＰ出力識別ＦＩＦＯポツプ信号を肯定して、操作を繰り返すことができ る。出力要求識別ＦＩＦＯ１０２３がその時点でＯＩＦ　ＥＭＰＴＹ出力識別Ｆ ｉＦＯ空信号を肯定していると、その操作はＯＩＦ　ＥＭＰＴＹ信号を否定する まで遅延される。 スイッチ１００３が要求を許可すると、スイッチ入力制御回路１０２４はデータ ・ルータ・メツセージ・パケット３０を表しているフリットを入力メツセージＦ ＩＦＯ１０２２から取り出し、それらをスイッチ１００３に結合する。 個々のフリット牽受信可能である間、スイッチ１００３は、ＳＷ　ＦＬＯＷスイ ッチ・フロー信号を肯定状態に維持する。これを受けて、スイッチ入力制御回路 はＩＭＦＰＯＰ入カメッセージＦＩＦＯポツプ信号を肯定し、この信号は入力メ ツセージＦＩＦＯ１０２２をイネーブルしてＦＬＩＴ／ＦＩＦＯバッファ・フリ ット信号を送信する。この信号は、Ｎ０ＤＥ　ＣＬＫ信号の連続する刻時に同期 して、データ・ルータ・メツセージ・パケット３ｏの連続するフリットを表して いる。スイッチ入力制御回路はこれらの信号をＳＷ　ＦＬＩＴスイッチ・フリッ ト信号としてスイッチ１００３に結合し、ＳＷ　ＦＬＹスイッチ・フライ信号を 肯定する。　゛ スイッチ入力制御回路１０２４はデータ・ルータ・メツセージ・パケット３０の 連続するフリットを表したＳＷ　ＦＬＩＴスイッチ・フリット信号を送信してい る間に、ＯＩＦ　ＰＯＰ出力識別ＦＩＦＯポツプ信号を肯定して出力要求識別Ｆ ＩＦＯ１０２３をイネーブルし、もしあれば、次のデータ・ルータ・メツセージ ・パケット３ｏの新しい０ＲｒＦＯＵＴＲＥＱ［Ｐ、Ｃ（１：０）］信号をそこ に送信する。追加のデータ・ルータ・メツセージ・パケットが受信されテイナケ レハ、出力要求識別ＦＩＦＯ１０２３はＯＩＦ　ＥＭＰＴＹ出力識別ＦＩＦＯ信 号を肯定状態に維持する。　ＯＩＦ　ＥＭＰＴＹ信号が否定されると、０ＲＩＦ 　ＯＵＴ　ＲＥＱ［Ｐ、Ｃ（１：０）ｌ出力要求信号をそこに送信し、スイッチ 入力制御回路１０２４はＮ０ＤＥ　ＣＬＫ信号の次の刻時の時この信号を受信し 、上述したようにデコードしてスイッチ１００３に結合する。 スイッチ１００３は新しいデータ・ルータ・メツセージ・パケットを識別し、そ の接続をセットアツプして、その間に、現在のデータ・ルータ・メツセージ・パ ケット３０のフリットがそこを経由して結合される。 スイッチ入力回路１０２４は現在のデータ・ルータ・メツセージ・パケットのＮ ＥＯＭ／ＦＩＦＯＦＩＦＯからのほぼメツセージ終了信号を受信すると、ＳＷ　 ＲＥＬＥＡＳＥスイッチ・リリース信号を肯定し、この信号はスイッチ１００３ をイネーブルして新しいデータ・ルータ・メツセージ・パケット３０の接続を終 了するので、スイッチ１００３は現パケット３０のフリットすべてが受信された 直後にデータ・ルータ・メツセージ・パケット３０のフリットのＳＷ　ＦＬＩＴ スイッチ・フリット信号の受信を開始することができる。 ｉｉ、インタフェース回路 図１１Ｂ−１は入力子回路１００６（０）内のインタフェース１０２０の詳細ブ ロック図を示している。図１１Ｂ−１に示すように、インタフェース１０２０は データ入力端子からＩＮ　ＦＬＩＴ入カフ１７ツト信号を受信し、ＭＯＤＥ　Ｃ ＬＫ信号の各刻時ごとにそれらの信号をラッチするレシーバ１０３０を備えてい る。ラッチ１０３０のデータ出力端子からはＦＬＩＴ信号が得られ、この信号は 入力メツセージ制御回路１０２１に結合される。 ラッチ・ドライバ１０３１はＣＯＩＮ　ＦＬＹ入カフカフライ信号信する。入力 メツセージ制御回路１０２１からのＶＡＬＦＬＯＷ有効フロー信号はマルチプレ クサ１０３２の一方の入力他印紙から受信される。マルチプレクサの他方の入力 端子は否定信号レベルに維持されている。マルチプレクサ１０３２はＣＯＮＯＴ 　ＤＩＳ非ディスエーブル信号によって制御され、この信号はノード制御回路１ ００４　（図５）からのＣｏ　ＤＩＳディスエーブル信号の補数を表している。 上述したように、ノード制御回路１００４はＣＯＤＩＳディスエーブル信号を肯 定して、子インタフェース・モジュール１００１　（０）をディスエーブルする 。 ＣＯＤＩＳ信号が肯定されると、マルチプレクサ１０３２は否定されたレベル信 号をＲＡＷ　ＦＬＯＷ信号としてラッチ・ドライバ１０３１のデータ入力端子に 結合する。否定されたレベルＲＡＷ　ＦＬＯＷ信号はＭＯＤＥ　ＣＬＫ信号の各 刻時ごとにラッチ・ドライバ１０３１がラッチして、ＣＯＩＮ　ＦＬＹ入カフカ フライ信号定状態に維持する。 さらに、ＲＡＷ　ＦＬＯＷ生フロー信号は遅延ラインの入力端子に結合され条、 遅延ラインは遅延したＲＡＷ　ＦＬＯＷ信号をＶＡＬ　ＦＬＩＴ有効フリット信 号として入力メツセージ制御回路１０２１に結合する。　ＲＡＷ　ＦＬＯＷ信号 が否定状態に維持されている間、ＶＡＬ　ＦＬＩＴ信号も否定される。しかし、 ＲＡＷ　ＦＬＯＷ信号の状態が肯定状態から否定状態に変わるときは、遅延ライ ン１０３３は肯定状態から否定状態へのＶＡＬ　ＦＬＩＴ信号の遷移を遅延させ る。 遅延ライン１０３３が行う遅延時間量は、ＣＯＩＮ　ＦＬＹ入カフカフライ信子 犬力インタフェース１０２０から子データ・ルータ・ノード２２　（ｉ、　ｊ、 　ｋ）またはそこに接続されたり−７２１のインジェクタ・ボート２２５に伝播 する時間にほぼ相当する。これは、この回路から送信された信号がいくつかのフ リットを表したＣｏ　ＩＮ　ＦＬＩＴ入カフリカフリット信号受信されてから、 否定されたＣＯＩＮＦＬＹ信号として受信する場合があるからである。これらの フリットはリシール１０３０によりて受信され、入力メツセージ制御回路１０２ １に結合される。　ＶＡＬ　ＦＬＩＴ有効フリット信号の否定が遅延されると、 入力メツセージ制御回路１０２１がイネーブルしてこれらのフリットをリシール １０３０から受信し、それらを入力メツセージＦＩＦＯ１０２２に結合する。遅 延ライン１０３３による遅延により、入力メツセージ制御回路１０２１によって 受信されるＶＡＬ　ＦＬＩＴ信号の否定は子データ・ルータ・ノード２２（ｉ、 ｊ、ｋ）またはそこに接続されたり−７２２のインジェクタ・ボート２２３から 与えられた最後のフリットを表しているＦＬＩＴ信号がレシーバ１０３０から回 路１０２１に与えられるときと同期して行われる。入力メツセージＦＩＦＯ１０ ２２は入力メツセージ制御回路１０２１に働きかけてそれが一杯になる前にＶＡ Ｌ　ＦＬＯＷ信号を否定するのことが可能になる。 他方、ＣＯＤＩＳ信号が否定された時は、マルチプレクサ１０３２は入力メツセ ージ制御回路からのＶＡＬ　ＦＬＯＷ信号をＲＡＷ　ＦＬＯＷ信号として結合す る。従って、ＲＡＷ　ＦＬＯＷ信号は入力メツセージＰＩＦＯ１０２２が追加フ リットを受け入れて、ストアできることを示している。　ＲＡＷ　ＦＬＯＷ信号 が否定され、入力メツセージＦＩＦＯ１０２２がほぼ一杯であることを示してい ると、ＶＡＬ　ＦＬＯＷ信号も否定される。上述したように、否定されたＶＡＬ 　ＦＬＯＷ信号はＮ０ＤＥＣＬＫ信号を受けてドライバ１０３１によってラッチ され、データ・ルータ・ノード２２（ｉ、ｊ、ｋ）へのＣＯＩＮ　ＦＬＹ入カフ カフライ信号ライブして否定レベルにするので、そこに接続された子データ・ル ータ・ノード２２（ｉ、ｊ、ｋ）またはリーフ２１はフリットを送信することが 禁止される。 しかし、入力メツセージＦＩＦＯ１０２２が追加フリットを受け入れることが可 能である場合は、入力メツセージ制御回路１０２１はＶＡＬ　ＦＬＯＷ有効フロ ー信号を肯定する。　ＣＯＤＩＳディスエーブル信号が否定されると、マルチプ レクサ１０３２は肯定されたレベルのＶＡＬ　ＦＬＯＷ信号を肯定されたレベル のＲＡＷ　ＦＬＯＷ信号としてドライバ１０３１の入力端子に結合する。他方、 ドライバ１０３１は肯定されたＲＡＷ　ＦＬＯＷ信号をラッチし、ＭＯＤＥ　Ｃ ＬＫ信号の次の刻時のときその信号を肯定されたＣＯＩＮ　ＦＬＹ入カフカフラ イ信号てドライブする。 遅延ライン１０３３は肯定されたＲＡＷ　ＦＬＯＷ信号も受信して、ＶＡＬ　Ｆ ＬＩＴ有効フリット信号を肯定す６．　ＶＡＬ　ＦＬＩＴ信号が否定状態から肯 定状態に移る時、ＶＡＬ　ＦＬＩＴ信号の遷移も遅延ライン１０３３によって遅 延される。上述したように、遅延させたのは、子データ・ルータ・ノード２２　 （ｉ、　ｊ、　ｋ）またはそこに接続されたり−７２１のインジェクタ・ボート ２２３が肯定されたＣＯＩＮ　ＦＬＹ入カフカフライ信号信して、信号の送信を 開始し、その信号がフリットを表したＣＯＩＮ　ＦＬＩＴ信号としてレシーバ１ ０３０で受信されるようにするためである。遅延ライン１０３３による遅延によ り、入力メツセージ制御回路１０２１によって受信されるＶＡＬ　ＦＬＩＴ信号 の肯定はフリットを表しているＦＬＩＴ信号がレシーバ１０３０から与えられる のと同期することになる。 ｉｉｉ、入力メツセージ制御回路 図１１Ｂ−２は入力メツセージ制御回路１０２１　（図１１Ｂ）の概要ブロック 図を示している０図１１Ｂ−２に示すように入力メツセージ制御回路１０２１は フリット・フロー制御回路１０４０．入力制御回路１０４１．下方経路識別フリ ット・カウンタ１０４２．データ・フリット・カウンタ１０４３および検査合計 ／生成回路１０４４から構成されている。 フリット・フロー制御回路１０４０は、図１１Ｂ−２Ｂと図１１Ｂ−２Ｃにその 詳細が示されているが、インタフェース１０２０からＦＬＩＴ信号を受信し、入 力制御回路１０４１の制御の下で、ＩＭＦ　ＦＬＩＴ入カメッセージＦＩＦＯフ リット信号とＲＯＭメツセージ先頭信号、ＮＥＯＭメツセージはぼ終了信号、お よびＥＯＭメツセージ終了信号を生成し、入力メツセージＦＩＦＯ１０２２にス トアする。さらに、フリット・フロー制御回路１０４０は０ＩＪＴ　ＲＥＱ［Ｐ 、Ｃ（１：０）ｌ出力要求信号を生成し、出力要求識別ＦＩＦＯ１０２３にスト アする。フリット・フロー制御回路１０４０はインタフェース回路１０２０で使 用されるＶＡＬ　ＦＬＯＷ信号も生成し、ＦＬＩＴ信号の使用を制御するＶＡＬ 　ＦＬＩＴ有効フリット信号を受信する。 フリット・フロー制御回路はい（っかの信号も入力制御回路１０４１に与える。 入力制御回路１０４１は基本的にステート・マシンであり、図１１Ｂ−２Ａに示 すように複数の状態で動作する。入力制御回路１０４１は複数の信号をフリット ・フロー制御回路１０４０に与え、これらの信号はデータ・ルータ・メツセージ ・パケット３ｏを受信する時の各種状態を示している。特に、入力制御回路１０ ４１はＭＳＧ　ＩＮＩＴメツセージ初期設定信号を出力し、この信号はフリット ・フロー制御回路１０４０をイネーブルしてデータ・ルータ・メツセージ・パケ ット３ｏの最初のフリットを識別することを可能にする。　ＭＳＧ　ＩＮＩＴ信 号が肯定され、ＶＡＬ　ＦＬＩＴ信号が肯定されたときは、データ・ルータ・メ ツセージ・パケット３０の最初のフリットはフリット・フロー制御回路１０４０ によって受信され、ゼロでないバイナリ・コード値をもっＦＬＩＴ信号によって 示されている。 肯定されたＭＳＧ　ＵＮＩＴメツセージ初期設定信号は下方経路識別フリット・ カウンタ１０４２にも結合されて、ＦＬＩＴ信号をロードすることを可能にする 。理解されるように、入力メツセージ制御回路１０４１は、ＦＬＩＴ信号がデー タ・ルータ・メツセージ・パケット３０のヘッダ・フィールド４１を表すまでＭ ＳＧ　ＩＮＩ丁信号を肯定状態に維持し、ＭＳＧ　ＩＮＩＴ信号が肯定されてい る間、カウンタ１０４２はＦＬＩＴ信号をロードすることを続ける。 上述したように、データ・ルータ１５を通ってツリーを下ってきたデータ・ルー タ・メツセージ・パケットをデータ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ） を受信すると、そのノードは下方経路識別部分４１を表したフリットをその使用 時に破棄することができる。入力制御回路１０４１はＤＲＯＰ　ＤＮ　ＦＬＩＴ ドロップ・ダウン・フリット信号を生成し、この信号は肯定されると、フリット ・フロー制御回路１０４０をイネーブルして下方経路識別部分４１の最初のフリ ットを破棄する。入力制御回路１０４１はＨＤＲ＝ヘッダ＝信号、下位Ｎ０ＤＥ 　ＨＥＩＧＨＴ（０）高さ信号およびＡＦＤ　ＭＯＤＥ　ａｌｌ−ｆａｌｌ−ｄ ｏｗｎモード信号を使用して、すべきかどうかを判断する。フリット・フロー制 御回路１０４０がＨＤＲ＝信号を肯定すると、データ・ルータ・メツセージ・パ ケット３０はデータ・ルータ・ツリーを下って送信される。データ・ルータ・ノ ード２２　（ｉ、　ｊ、　ｋ）は奇数番号のレベル（ｉ）にある下方経路識別部 分４１の中のフリットだけをドロップし、これは下位Ｎ０ＤＥ　ＨＨＩＧＨＴ（ ０）信号によって示されている。 最後に、データ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ）は、ＡＦＤＭＯＤＥ 　ａｌｌ−ｆａｌｌ−ｄｏｗｎモード信号の肯定によって示されているように、 データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモードにある場合は、下方経 路識別部分４１内のフリットをドロップしない。 最後に、入力制御回路１０４１は、データ・ルータ・メツセージ・パケットの対 応するフリットを表しているＦＬＩＴ信号と同時に、ＭＳＧ　ＬＥＮ　ＩＮメツ セージ長イン信号、ＴＡＧ　ＯＲＤＡＴＡ信号およびＣＨＥＣＫ信号も肯定する 。これらの信号を生成する際に、入力制御回路は下方経路識別フリット・カウン タ１０４２とデータ・フリット・カウンタ１０４３からの信号を使用する。 フリット・フロー制御回路１０４０は受信したＦＬＩＴ信号を下方経路識別フリ ット・カウンタ１０４２．データ・フリット・カウンタ１０４３および検査合計 ／生成回路１ｏ４４にも与える。下方経路識別フリット・カウンタ１０４２は図 １１Ｂ−２２を参照して詳しく下述するが、データ・ルータ・メツセージ・パケ ット３０のヘッダ・フィールド（図３）を表したＦＬＩＴ信号を受信する。カウ ンタ１０４２はＶＡＬ　ＦＬＩＴ有効フリット信号が肯定されている間にＮ０Ｄ Ｅ（１：ＬＫ倍信号連続する刻時を受けて繰り返しデクリメントしていく、この 時間期間の間、ＦＬＩＴ信号は受信されるデータ・ルータ・メツセージ・パケッ ト３ｏの下方経路識別部分４１を表している。カウンタ１０４２の値がゼロまで デクリメントすると、ＤＮＦ　ＥＮＤダウン・フリット終了信号を肯定し、この 信号はダウン・フリット識別部分４１全体が受信されたことを示している。 同様に、データ・フリット・カウンタ１０４３は、図１１Ｂ−２０を参照して下 述するように、データ・ルータ・メツセージ・パケット３０のメッセージ長フィ ールド３４を表したＶＡＬ　ＦＬＩＴ有効フリット信号を受信する。カウンタ１ ０４２はＶＡＬ　ＦＬＩＴ有効フリット信号が肯定されている間にＮ０ＤＥ　Ｃ ＬＫ信号の連続する刻時を受けて繰り返しデクリメントしていく、この時間期間 の間、ＦＬＩＴ信号は受信されるデータ・ルータ・メツセージ・パケット３０の メツセージ・データ部分３２を表している。カウンタ１０４３の値がほぼゼロま でデクリメントすると、ＮＲＤＡＴＡ　ＥＮＤ信号を肯定し、フリット・フロー 制御回路はこの信号を使用してＮＥＯＭメツセージはぼ終了信号を生成する。カ ウンタ１０４３がゼロまでデクリメントすると、ＤＡＴＡ　ＥＮＤデータ終了信 号を肯定し、メツセージ・データ部分３２全体が受信されたことを示す、フリッ ト・フロー制御回路はＤＡＴＡ　ＥＮＤ信号を使用してＥＯＭメツセージ終了信 号を生成する。 検査合計／生成回路１０４４はＦＬＩＴ信号を受信し、チェック・フィールド３ ３を表したＦＬＩＴ信号の検査合計を検査する。検査合計／生成回路Ｊ０４４は フリット・フロー制御回路１０４０から出されたＲＯＭメツセージ先頭新語を受 けるとリセットされる。データ・ルータ・メツセージ・パケット３０の連続フリ ットを表したＦＬＩＴ信号を受けると、検査合計／生成回路１０４４はＮＥＷ　 ＣＨＥＣＫＳＵＭ信号を生成する。入力制御回路１０４１がＣＨＥＣＫ信号を肯 定すると、回路１０４４はＣＨＥＣＫ　ＯＫ信号を生成し、その信号の状態は、 検査合計／生成回路によって生成された検査合計がデータ・ルータ・メツセージ ・パケットのチェック・フィールド３３の中の値と一致しているかどうかを示し ている。フリット・フロー制御回路１０４０はこれらの信号を使用して、データ ・ルータ・メツセージ・パケットのチェック・フィールド３３を表しているＩＭ Ｆ　ＦＬＩＴ入カメッセージＦＩＦＯフリット信号を生成し、入力メツセージＦ ＩＦＯ１０２２にストアする。 以下では、図１１Ｂ−２Ｂと図１１Ｂ−２Ｇ、および入力制御回路１０４１の状 態遷移図を示している図１１Ｂ−２Ａを参照してフリット・フロー制御回路１０ ４０について説明する０図ＩＩＢ−２Ｂはフリット・フロー制御回路の中で入力 メツセージＰＩＦ０１０２２に対する信号を生成する部分を示しており、図１ｌ −２Ｇは出力要求識別ＦＩＦＯ１０２３に対する信号を生成する部分を示してい る。 図１１Ｂ−２Ｂに示すように、フリット・フロー制御回路１０４０はＯＲゲート １０５０に現れたＦＬＩＴ信号を受信する。フリット信号の少なくとも１つが肯 定されると、　ＯＲゲート１０５０が付勢され、　ＡＮＤゲート１０５１の一方 の入力をイネーブルする。　ＶＡＬ　ＦＬＩＴ有効フリット信号も肯定されると 、ＡＮＤゲー）−１０５１が付勢され、ＮＯＴ　ＺＥＲＯ信号を肯定する。入力 制御回路１０４１がＭＳＧ　ＩＮＩＴメツセージ初期設定信号を肯定し、ノード 制御回路１００４　（図１１Ａ）がＥＮイネーブル信号を肯定している場合、Ｖ ＡＬ　ＦＬＩＴ信号が肯定されている間にＮＯＴ　ＺＥＲＯ信号が肯定されると 、ＡＮＤゲート１０５２が付勢されるので、ＡＮＤゲートがイネーブルしてＦＩ ＲＳＴ　ＦＬＩＴ信号を肯定する。ドライバ１０５３はＦＩＲＳＴ　ＦＬＩＴ信 号を受信し、ＢＯＭメツセージ先頭信号を肯定する。 ＮＯＴ　ＺＥＲＯ信号はインバータ１０５４にも結合され、インバータはＺＥＲ Ｏ信号を生成する。　ＺＥＲＯ信号が肯定されると、ＶＡＬ　ＦＬＩＴ信号が否 定されて、ＡＮＤゲート１０５［−ディスエーブルするか、　ＯＲゲート１０５ ０が減勢される。 ＯＲゲート１０５０はＦＬＩＴ信号がすべて否定されると減勢される。 図１１Ｂ−２Ａにおいて、上述したように、入力制御回路１０４１は初期状態で ばＭＳＧ　ＩＮＩＴメツセージ初期設定信号を肯定する。その時点では、回路１ ０４１は、”ＭＳＧ　ＩＮＩＴ“と名付けたボックスで示すように、メツセージ 初期設定状態にある。入力制御回路は、ＶＡＬ　ＦＬＩＴ有効フリット信号また はＥＮイネーブル信号が肯定されないか、あるいはインパーク１０５４がＺＥＲ Ｏ信号を肯定している場合は、その状態のままになっている。しかし、入力制御 回路１０４１がメツセージ初期設定状態にある間に、　ＶＡＬＦＬＩＴ信号とＥ Ｎ信号が肯定されると同時に、ＮＯＴ　ＺＥＲＯ信号をＡＮＤゲー）１０５１が 肯定した結果、ＺＥＲＯ信号が否定状態のうちの１状態になる。 図１１Ｂ−２Ｂに示すように、ＦＬＩＴ信号はゲート・ドライバ１０５５の入力 端子とコンパレータ１０５６の入力端子にも結合される。ゲート・ドライバ１０ ５５はＡＮＤゲート１０５７からＦＬＩＴ／ＦＩＦＯＥＮフリト・ツーＦＩＦＯ イネーブル信号を受けて、ＦＬＩＴ信号を入力メツセージＦＩＦＯ１０２２に結 合することを制御する。コンパレータ１０５６はＦＬＩＴ信号およびデータ・ル ータ１５のツリーにおけるデータ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ）の レベル゛ｉ”を示したＮ０ＤＥ　ＨＥＩＧＨＴ（２：０）信号を受信する。　Ａ ＮＤゲート１０５２がＦＩＲＳＴ　ＦＬＩＴ信号を肯定すると、つまり、ＦＬＩ Ｔ信号がデータ・ルータ・メツセージ・パケット３０のヘッダ・フィールド４０ を表していると、コンパレータ１０５６はイネーブルされてＮ０ＤＥ　ＨＥＩＧ ＨＴ（２：０）信号のバイナリ・コード値をＦＬＩＴ信号のバイナリ・コード値 と比較する。 コンパレータ１０５６はＦＬＩＴ信号のバイナリ・コード値がＮ０ＤＥ　ＨＥＩ ＧＨＴ（２：Ｏ）のそれより大であると判断すると、ＨＤＲ＜ヘッダくノード高 さ信号を肯定する。　ＦＬＩＴ信号のバイナリ・コード値がこの状態にある時、 ＡＦＤＭＯＤＥ　ａｌｌ−ｆａｌｌ−ｄｏｗｎモード信号が肯定されていなけれ ば、データ・ルータ・メセージ・パケット３０がデータ・ルータ１５によって定 義されたツリーを上って送信される。他方、ＦＬＩＴ信号のバイナリ・コード値 がＭＯＤＥ　ＨＨＩＧＨＴ（２：０）のそれより小であるとコンパレータ１０５ ６が判断すると、つまり、データ・ルータ・メツセージ・パケット３０がデータ ・ルータ１５によって定義されたツリーを下って送信される場合は、ＨＤＲ＝ヘ ッダ＝ノード高さ信号を肯定する。 コンパレータ１０５６が）ＩＤＲ＝ヘッダ；ノード高さ信号を肯定し、ＡＦＤ　 ＭＯＤＥ　ａｌｌ−ｆａｌｌ−ｄｏｗｎモード信号が否定され、かつ、入力制御 回路１０４１がＭＳＧ　ＩＮＩＴメツセージ初期化信号を肯定すると、ＡＮＤゲ ート１０６０は、減勢され、ＮＥＷ　ＨＤＲＥＮ新ヘッダ・イネーブル信号を肯 定する。明らかなように、これは、データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄ ｏｗｎモードにないときデータ・ルータ１５によって表されたツリーを下って送 信されるデータ・ルータ・メツセージ・パケット３０のヘッダ・フィールド４０ をＦＬＩＴ信号が表している時に行われる。上述したように、データ・ルータ・ ノード２２（ｉ、ｊ、ｋ）から送信されるヘッダ・フィールド４０の内容は受信 されたものに対応するバイナリ・コード値が１だけデクリメントされている。 ヘッダ・フィールド４０の新しい内容を得るために、肯定されたＮＥＷ　ＨＤＲ ＥＮ新ヘッダ・イネーブル信号はゲート・ドライバ１０６１をイネーブルして、 ＤＥＣＲＨＥＩＧＨＴデクリメント高さ信号をＮＥＷ　ＨＤＲ新ヘッダ信号とし てバス１０６２上に結合する。　ＤＥＣＲＨＥＩＧＨＴデクリメント高さ信号は デクリメント回路１０６３から得られ、コノ回路はＮ０ＤＥ　ＨＥＩＧＨＴ（２ ：０）信号を受信シテ、そのバイナリ、Ｄ　Ｆ値がＮ０ＤＥ　ＨＥＩＧＨＴ（２ ：０）／　−Ｆ高さ信号のバイナリ・コード値より１だけ小さいＤＥＣＲＨＥＩ ＧＨＴ　信号全生成ｔ６．　従ッｒ、ＮＥＷ　ＨＤＲ信ｑはバイナリ・コード値 がＮ０ＤＥ　ＨＥＩＧＨＴ（２：Ｏ）信号よりも１だけ小さくなっている。 コンパレータ１０５６がＨＤＲ＝ヘッダ＝ノード高さ信号を肯定しないで、デー タ・ルータ・メツセージ・パケット３０がデータ・ルータ１５を定義しているツ リーを上って転送されることを示していると、ＡＮＤゲート１０６０がディスエ ーブルされる。ＡＮＤゲート１０６０は、ＡＦＤ　ＭＯＤＥ　ａｌｌ−ｆａｌｌ −ｄｏｗｎモード信号が肯定されて、データ・ルータ１５がａｌｌ−ｆａｌｌ− ｄｏｗｎモードにあることを示している場合や、ＭＳＧ　ＩＮＩＴメツセージ初 期設定信号が肯定されて、ＦＬＩＴ信号がヘッダ４ｏ以外のデータ・ルータ・メ ツセージ・パケット３ｏのフリットを表している場合にもディスエーブルされる 。これらのいずれの場合も、インノΣ−夕１０７０はＡＮＤゲート１０５７の一 方の入力端子をイネーブルする。入力制御回路１０４１がＣＨＥＣＫ信号を肯定 していないと、インバータ１０７１はＡＮＤゲート１０５７の他方の入力端子を イネーブルし、ＡＮＤゲートがＦＬＩＴ／　ＦＩＦＯＥＮ　７リツトー”／−Ｆ ＩＦＯイネーブル信号を肯定することを可能にする。肯定されたＦＬＩＴ／ＦＩ ＦＯＥＮ信号ハＡＮＤケート１０５５ヲ−１’　＊−フ）Ｉ。 し、ＦＬＩＴ信号をＦＬＩＴ　ＴＯＦＩＦＯ信号としてバス１０６２上に結合す る。従っぞ、ゲート１０５５は次の場合にＦＩ、ＩＴ傷信号バス１０６２に結合 する。 （ｉ）　ＦＬＩＴ信号がヘッダ・フィールド４０を表し、データ・ルータ・メツ セージ・パケット３０がデータ・ルータ１５を定義しているツリーを上って転送 される。 （ｉｉ）ＦＬＩＴ信号がヘッダ・フィールド４０を表し、ＡＦＤＭＯＤＥ　ａｌ ｌ−ｆａｌｌ−ｄｏｗｎモード信号が肯定されている。 （ｉｉｉ）ＦＬＩＴ信号がヘッダ・フィールド４０またはチェック・フィールド ３３以外のフィールドを表している。 ＦＬＩＴ信号がヘッダ・フィールド４０を表している間に、肯定されたＭＳＧ　 ＩＮＩＴメツセージ初期設定信号とＮＯＴ　ＺＥＲＯ信号はＡＮＤゲート１０６ ４を付勢し、ＢＥＧ　ＭＳＧメツセージ開始信号を肯定する。肯定されたＢＥＧ 　ＭＳＧ浬号はＯＲゲート１０６５を付勢し、付勢されたＯＲゲートはＡＮＤゲ ート１０６６の一方の入力端子をイネーブルする。 ＶＡＬ　ＦＬＩＴ有効フリット信号は肯定されているので、Ａｒ４！ｌゲート１ ０６６の他方の入力端子もイネーブルされ、ＡＮＤゲートを付勢し、ＩＭＦ　Ｐ ＵＳＨ入力メッセージＦＩＦＯブツシュ信号を肯定するようにイネーブルする。 肯定されたＩＭＦ　ＰＵＳＨ信号は入力メツセージＦＩＦＯ１０２２をイネーブ ルしＩＭＦ　ＦＬＩＴ入力メッセージＦＩＦＯフリット信号をストアすることを 可能にし、この信号は、上述したように、Ｎ０ＤＥ　ＨＥＩＧＨＴ（２：０）信 号のバイナリ・コード値に対応するバイナリ・コード値が１だけデクリメントし ている。 そのあと、フリット・フロー制御回路がどのように動作するかは、メツセージ初 期設定状態の後に続いて入力制御回路１０４１がどの状態に移るかによって決ま る（図１１８−２Ａ）　、上述したように、入力制御回路１０４１はメツセージ 初期設定状態から３状態の１つに移ることができる。２つの状態、つまり、”Ｋ ＥＥＰ　ＤＮ　ＰＡＴＨＩＤ　ＦＬＩＴ”と名付けたボックスで示した下方経路 識別フリット保存状態ト”ＲＣＶ　ＤＮ　ＰＡＴＨＩＤ　ＦＬＩＴＳ”ト名付ケ タボックスで示した下方経路識別フリット受信状態にあるときは、入力制御回路 １０４１はフリット・フロー制御回路１０４０をイネーブルしてデータ・ルータ ・メツセージ・パケット３０の下方経路識別部分４１の連続フリットを表してい るＦＬＩＴ信号を受信する。この操作では、入力制御回路１０４１はＭＳＧ　Ｉ ＮＩＴメツセージ初期設定信号を否定し、ＤＲＯＰ　ＤＮ　ＦＬＩＴ下方経路識 別フリット・ドロップ信号を否定状態に維持する。 第３　（７）状態、つマリ、”ＤＲＯＰ　ＤＮ　ＰＡＴＨＩＤ　ＦＬＩＴ”と名 付けたボックスで示した下方経路識別フリット・ドロップ状態では、入力制御回 路３．０４１はフリット・フロー制御回路１０４０をイネーブルしてＤＲＯＰ　 ＤＮ　ＦＬＩＴ下方経路識別フリット・ドロップ信号を肯定し、ＭＳＧ　ＩＮＩ Ｔメツセージ初期設定信号を否定する。 入力制御回路１０４１は選択した状態をもつ信号で表されたいくつかの状態が同 時に現れると、メツセージ初期設定状態からシーケンスする。　ＶＡＬ　ＦＬＩ Ｔ有効フリット信号、ＥＮイネーブル信号、およびＮＯＴ　ＺＥＲＯ信号が肯定 され、ＡＦＤ　ＭＯＤＥ　ａｌｌ−ｆａｌｌ−ｄｏｗｎモード信号が肯定される か、あるいはＨＤＲ＝ヘッダ＝ノード高さ信号が否定されると、入力制御回路１ ０４１は下方経路識別フリット受信状態に移る。従って、データ・ルータ１５が ａｌｌ−ｆａｌｌ−ｄｏｗｎモードにある場合や、入力制御回路がメツセージ初 期設定状態にある間に、データ・ルータ・メツセージ・パケット３０がデータ・ ルータ１５を定義しているツリーを上って転送されるとフリット・フロー制御回 路１０４０が判断した場合は、入力制御回路１０４１は受信下方経路識別状態に 進む。 他方、ＶＡＬ　ＦＬＩＴ有効フリット信号、ＥＮイネーブル信号、およびＮＯＴ 　ＺＥＲＯ信号が肯定され、Ｎ０ＤＥ　ＨＥＩＧＨＴ（０）信号とＡＦＤ　ＭＯ ＤＥ　ａｌｌ−ｆａｌｌ−ｄｏｗｎモード信号が否定されている間にＨＤＲ＝ヘ ッダ＝ノード高さ信号が肯定された場合は、入力制御回路１０４１は下方経路識 別フリット受信状態に進む、゛従って、（ａ）データ・ルータがａｌｌ−ｆａｌ ｌ−ｄｏｗｎモードになく、（ｂ）データールー３’−／　−ド２２（ｉ、ｊ、 ｋ）のレベル”ｉ”が偶数であり、（ｃ）データ・ルータ・メツセージ・パケッ トがデータ・ルータ１５を定義しているツリーを下って転送される場合は、入力 制御回路１０４１は下方経路識別フリット保管状態に移る。 最後に、ＭＡＬ　ＦＬＩＴ有効フリット信号、ＥＮイネーブル信号、オヨびＮＯ Ｔ　ＺＥＲＯ信号が肯定されて、ＡＦＤ　ＭＯＤＥａｌｌ−ｆａｌｌ−ｄｏｗｎ モード信号が否定されている時ＨＤＲ＝ヘッダ＝ノード高さ信号とＮ０ＤＥ　Ｈ ＥＩＧＨＴ（０）信号が肯定されると、入力制御回路１０４１は下方経路識別フ リット・ドロップ状態に移る。従って、（ａ）データ・ルータがａｌｌ−ｆａｌ ｌ−ｄｏｗｎモードになく、（ｂ）データ・ルータ・ノード２２　（ｉ、　ｊ、 　ｋ）のレベル”ｉ−が奇数であり、（Ｃ）データ・ルータ・メツセージ・パケ ットがデータ・ルータ・メツセージ・パケットがデータ・ルータ入力制御回路１ ０４１は下方経路識別フリット・ドロップ状態に移る。上述したように、この状 態にある時、入力制御回路１０４１はＤＲＯＰ　ＤＮ　ＦＬＩＴダウン・フリッ プ・ドロップ信号を肯定する。 再び図１１Ｂ−２Ｂに示すように、入力制御回路１０４１はメツセージ初期設定 状態からシーケンスすると、ＭＳＧＩＮＩＴメツセージ初期設定信号を否定する 。否定されたＭＳＧ　ＩＮＩＴ信号はインバータ１０７０によって補数がとられ 、ＡＮＤゲート１０５７の一方の入力端子をイネーブルする。メツセージ初期設 定状態の直後に続くどの状態においても、入力制御回路１０４１はＣＨＥＣＫ信 号も否定し、この信号はインバータ１０７１によって補数がとられる。 この状態では、ＡＮＤゲー）　１０５７が付勢され、このゲートはイネーブルし てＦＬＩＴ／ＦＩＦＯＥＮフリット・ツーＰＩＦＯイネーブル信号を肯定し、こ の信号はゲート・ドライバ１０５５をイネーブルしてＦＬＩＴ信号をＦＬＩＴ　 ＴＯＦＩＦＯ信号としてバス１０６２上に結合する。 否定されたＭＳｑ　ＩＮＩＴ信号はまたＡＮＤゲート１０６４をディスエーブル するので、ＡＮＤゲートはＢＥＧ　ＭＳＧメツセージ開始信号を否定し、この信 号はＯＲゲート１０６５の一方の入力端子をディスエーブルする。他方、否定さ れたＭＳＧ　ＩＮＩＴメツセージ初期設定信号はインバータ１０７２によって補 数がとられてＡＮＤゲート１０７３の一方の入力をイネーブルする。　ＤＲＯＰ 　ＤＮ　ＦＬＩＴ信号が否定されると、つまり、入力メツセージ制御回路が下方 経路識別フリット保管状態または下方経路識別フリット受信状態にシーケンスす ると、インバータ１０７４はＡＮＤゲート１０７３の他方の入力端子をイネーブ ルするので、ＡＮＤゲートが付勢し：ｃｏｓｒ　ＭＳＧメツセージ継続信号を肯 定する。肯定されたＣ０ＮＴ　ＭＳＧ信号はＯＲゲート１０６５を付勢状態に維 持し、ＯＲゲートはＡＮＤゲー）−１０６６をイネーブルして、ＶＡＬ　ＦＬＩ Ｔ信号が肯定されたままにある間、ＩＭＦ　ＰＵＳＨ入力メッセージＦＩＦＯブ ツシュ信号を肯定状態に維持する。従って、入力制御回路１０４１がメツセージ 初期設定状態から下方経路識別フリット保管状態か下方経路識別フリット受信状 態のどちらかに移ると、フリット・フロー制御回路１０４０をイネーブルして、 下方経路識別部分４１のヘッダ・フィールド４０と最初のフリットの両方を表し ているＦＬＩＴ　Ｔｏ　ＦＩＦＯ信号がバス１０６２上に結合されている間、Ｉ ＭＦ　ＰＵＳＨ入カメッセージＦＩＦＯブツシュ信号を肯定レベルに維持する。 他方、入力制御回路１０４１がメツセージ初期設定状態から下方経路識別フリッ ト・ドロップ状態に移って、ＤＲＯＰ　ＤＮ　ＦＬＩＴダウン・フリット・ドロ ップ信号を肯定すると、インバータ１０７４はＡＮＤゲート１０７３をイネーブ ルしてＣ０ＮＴ　ＭＳＧメツセージ継続信号を否定する。　ＡＮＤゲート１０６ ４はＢＥＧ　ＭＳＧメツセージ開始信号も否定するので、ＯＲゲート１０６５が ディスエーブルされ、ＡＮＤゲー１−１０６６をディスエーブルすることにより ＩＭＦ　ＰＵＳ）ｌ入力メッセージＦＩＦＯブツシュ信号を否定する。　ＡＮＤ ゲート１０５５はその時点でＦＬＩＴ信号を、下方経路識別部分４１の最初のフ リッ、トを表したＦＬＩＴ　ＴＯＦＩＦＯ信号としてバス１０６上に結合する。 しかし、ＩＭＦ　ＰＵＳＨ信号は否定されているので、入力メツセージＦＩＦＯ １０２２は信号をストアすることが禁止される。従って、肯定されたＤＲＯＰＤ Ｎ　ＦＬＩＴダウン・フリット・ドロップ信号により、ダウン・フリット識別部 分４１の最初のフリットが転送されるデータ・ルータ・メツセージ・パケット３ ０から除去される。 ＭＳＧ　ＩＮＩＴメツセージ初期設定信号が入力制御回路１０４１によって否定 されると、下方経路識別フリット・カウンタ１０４２はＦＬＩＴ信号のロードを 続けることが禁止される。そのあと、ＶＡＬ　ＦＬＩＴ有効フリット信号が肯定 されている間、カウンタ１０４２はイネーブルされてＮ０ＤＥ　ＣＬＫ信号の各 刻時を受ける度にデクリメントしていく、上述したように、ＶＡＬ　ＦＬＩＴ信 号が肯定されている間、Ｎ０ＤＥ　ＣＬＫ信号の連続する刻時の時のＦＬＩＴ信 号はデータ・ルータ・メツセージ・パケット３０の連続するフリットを表してい る。　ＭＳＧ　ＩＮＩＴメツセージ初期設定信号が否定されたときは、下方経路 識別フリット・カウンタ１０４２によってロードされたＦＬＩＴ信号は転送され るデータ・ルータ・メツセージ・パケット３０のヘッダ・フィールド４０を表し ており、ヘッダ・フィールドは上述したように下方経路識別部分４１の中のフリ ットの個数を示している。 再び図ＬＩＢ−２Ａに示すように、入力制御回路１０４１はフリット・フロー制 御回路１０４０が１つのフリット、つまり、下方経路識別部分の最初フリットだ けを受信している間、下方経路識別フリット・ドロップ状態または下方経路フリ ット保存状態のままになっている。そのあと、入力制御回路１０４１は下方経路 識別フリット受信状態または受信メッセージ長イン状態にシーケンスする。後者 の状態はＲＣＶ　ＭＳＧ　ＬＥＮ　ＩＮ”と名づけたボックスで示されている。 入力制御回路１０４１がダウン・フリット識別フリッ、ト・ドロップ状態または 下方経路識別フリット保存状態にある時、下方経路識別フリット・カウンタ１０ ４２がＤＮＦ　ＥＮＤダウン・フリット終了信号を肯定していないと、入力制御 回路１０４１は下方経路識別フリット受信状態にシーケンスする。この状態にあ る時、入力制御回路１０４１はＤＲＯＰ　ＤＮ　ＦＬＩＴ信号を含むすべての出 力信号を否定状態に維持することを続ける。上述したように、ＶＡＬ　ＦＬＩＴ 信号が肯定されている間、否定されたＤＲＯＰ　ＤＮ　ＦＬＩＴ信号はＡＮＤゲ ート１０６６（図１１Ｂ−２Ｂ）　ヲ付勢シタマまに維持し、ＩＭＦ　ＰＵＳＨ 人カメッセージＦＩＦＯブツシュ信号を肯定状態に維持する。 他方、入力制御回路１０４１が下方経路識別フリット・ドロップ状態または下方 経路識別フリット保存状態にあって、下方経路識別フリット・カウンタ１０４２ がカウント・アウトしＤＮＦ　ＥＮＤ信号を肯定すると、入力制御回路１０４１ は受信メッセージ長イン状態にシーケンスする。これは、受信されるデータ・ル ータ・メツセージ・パケット３０の下方経路識別部分４１が１フリツトの長さに なっていると行われる。入力制御回路１０４１が下方経路識別フリット受信状態 にある場合は、下方経路識別フリット・カウンタ１ｏ４２がカウント・アウトし ＤＮＦ　ＥＮＤ信号を肯定した時も、受信メッセージ長イン状態にシーケンスす る。これは、受信されるデータ・ルータ・メツセージ・パケット３ｏの下方経路 識別部分４１が１フリツトより大きい長さになっている時打われる。どちらの場 合も、入力制御回路は受信メッセージ長イン状態にある時、ＭＳＧ　ＬＥＮ　Ｉ Ｎメツセージ長イン信号を肯定する。 メツセージ・パケット３ｏのメッセージ長フィールド３４を表しているとＭＳＧ 　ＬＥＮ　ＩＮメツセージ長イン信号を肯定する。肯定されたＭＳＧ　ＬＥＮ　 ＩＮ信号はデータ・フリット・カウンタ１０４３をイネーブルしてＦＬＩＴ信号 をロードする。ＭＳＧ　ＬＥＮ　ＩＮ信号はＡＮＤゲート１０７５（７）一方ノ 入カ端子もイネーブルする。　ＦＬＩＴ信号がゼロのバイナリ・コード値をもっ でいるとき、つまり、インバータ１０５４がＺＥＲＯ信号を肯定していることを 示しているときは、メツセージ・データ部分３２にはデータ・フリット３６がな い、その場合には、ＡＮＤゲート１０７５の他方の入力端子もイネーブルされ、 ＡＮＤゲートを付勢してＮｏ　ＤＡＴＡ信号を肯定することを可能にする。肯定 されたＮＯＤＡＴＡ信号はＯＲゲート１０７６を付勢し、ＮＥＯＭメｙセージ終 了接近信号を肯定することを可能にし、この信号は上述したように入力メツセー ジＦＩＦＯ１０２２に結合される。 他方、ＦＬＩＴ信号がゼロのバイナリ・コード値をもっていないときは、データ ・フリット・カウンタ１０４３はＮ’ｌＤＥ　ＣＬＫ信号の連続する刻時を受け て、ＶＡＬ　ＦＬＩＴ有効フリット信号が肯定されている間にデクリメントし、 最後のデータ・フリット３６より所定数のフリットの手前でＮＲＤＡＴＡ　ＥＮ Ｄデータ終了接近信号を肯定し、データ・ルータ・メツセージ・パケット３ｏの 最後のデータ・フリット３６が受信されると同時にＤＡＴＡ　ＥＮＤ信号を肯定 する。 入力制御回路１０４１が受信メッセージ長イン状態にある時、ＶＡＬ　ＦＬＩＴ 有効フリット信号が肯定されると、入力制御回路１０４１はタグまたはデータ受 信状態にシーケンスする。その状態にある時、入力制御回路１ｏ４１はＴＡＧ　 ＯＲＤＡＴＡ信号を肯定する。入力制御回路は、ＦＬＩＴ信号が受信されたデー タ・ルータ・メツセージ・パケット３０のタグ・フィールド３５またはデータ・ フリット３６を表している間、ＴＡＧ　ＯＲＤＡＴＡ信号を肯定状態に維持する 。肯定されたＴＡＧ　ＯＲＤＡＴＡ信号はＡＮＤゲート１０７７の一方の入力端 子をイネーブルする。データ・フリット・カウンタ１ｏ４３がＮＲＤＡＴＡ、　 ＥＮＤデータ終了接近信号を肯定すると、ＡＮＤゲート１０７７の他方の入力端 子がイネーブルされるので、ＡＮＤゲート１０７７が付勢してＮＲＥＮＤ終了接 近信号を肯定する。肯定されたＮＲＥＮＤ信号はＯＲゲート１０７６を付勢し、 ＮＥＯＮメツセージ終了接近信号を肯定する。 そのあと、データ・フリット・カウンタ１０４３はデータ・ルータ・メツセージ ・パケット３ｏの次のフリットを受信すると、それを受けて再びデクリメントす る。 その時点で、カウンタはＮＲＤＡＴＡ　ＥＮＤデータ終了接近信号を否定するの で、ＡＮＤゲート１ｏ７７が減勢され、ＮＲＥＮＤ終了接近信号を否定する。否 定されたＮＲＥＮＤ信号はＯＲゲート１０７６を減勢し、ＮＥＯメツセージ終了 接近信号を否定する。 入力制御回路１０４１がタグまたはデータ受信状態にある時、ＶＡＬ　ＦＬＩＴ 有効フリット信号が肯定されると、フリット・フロー制御回路１０４０はＩＭＦ 　ＰＵＳＨ入力メッセージＦＩＦＯブツシュ信号を肯定状態に維持して入力メツ セージＦＩＦＯ１０２２がデータ・ルータ・メツセージ・パケット３０の連続す るフリットを受信してストアすることを可能にする。入力制御回路１０４１はタ グまたはデータ受信状態にある間、ＭＳＧ　ＩＮＩＴメツセージ初期設定信号と ＤＲＯＰ　ＤＮ　ＦＬＩＴダウン・フリット・ドロップ信号を否定状態に維持す る。従って、インバータ１０７２と１０７４はＡＮＤゲート１０７２を付勢状態 に維持し、ＡＮＤゲートはＯＲゲート１０６５を付勢したままに維持してＡＮＤ ゲート１０６６の一方の入力端子をイネーブルする。　ＶＡＬ　ＦＬＩＴ有効フ リット信号が肯定されている間、ＡＮＤゲート１０６６は、上述したように、Ｉ ＮＦ　ＰＵＳＨ信号を肯定したままに維持する。 図１１Ｂ−２Ａに示すように、データ・フリット・カウンタ１０４４がＤＡＴＡ 　ＥＮＤ信号を肯定すると、入力制御回路１０４１はチェック状態にシーケンス する。チェック状態にあるとき、入力制御回路１０４１は検査合計チェック／生 成回路１０４４によって生成されたＮＥＷ　ＣＨＥＣＫＳＵＭ信号の真または補 数に対応するＩＭＦ　ＦＬＩＴ入カメッセージＦＩＦＯフリット信号をデータ・ ルータ・メツセージ・パケット３０の検査合計フィールド３３として結合する。 受信されるデータ・ルータ・メツセージ・パケット３０の連続するフリットを受 信中に、検査合計チェック／生成回路１０４４が検査合計フィールド３３の中の 検査合計に一致する検査合計を計算すると、フリット・フロー制御回路１０４０ はＮＥＷ　ＣＨＥＣＫＳＵＭ信号の真をｌ１４Ｆ　ＦＬＩＴ信号として結合する 。他方、検査合計チェック／生成回路１０４４が検査合計フィールド３３の中の 検査合計と異なる検査合計を計算すると、フリット・フロー制御回路１０４０は ＮＥＷ　ＣＨＥＣＫＳＵＭ信号の補数をＩＭＦ　ＦＬＩＴ信号として結合する。 検査合計チェック／生成回路１０４４がエラーを検出すると、検査合計フィール ド３３の中の検査合計の補数を得ることにより、フリット・フロー制御回路１０ ４０はエラー通知がソース・リーフ２１（ｘ）から宛先リーフ２Ｈｙ）までの経 路にある後続データ・ルーツ・ノード２２（ｉ、ｊ、ｋ）を伝播していく確率を 向上する。検査合計フィールド３３の中の信号はすべて補数がとられるので、次 にデータ・ルータ・メツセージ・パケット３０を受信するデータ・ルータ・ノー ド２２　（ｉ、　ｊ、　ｋ）はエラー通知を検出すると、そのノードの検査合計 チェック／生成回路１０４４によって計算された検査合計信号の補数を次のデー タ・ルータ・ノード２２（ｉ、ｊ、ｋ）に結合することになる（以降も同様）、 特に、検査合計フィールド３３の中の信号はすべて補数がとられるので、後続の データ・ルータ・ノード２２（ｉ、ｊ、ｋ）を通って送信される信号の１つまた は複数に単一ビット・エラーに見つかったとき、データ・ルータ・メツセージ・ パケット３０に関してエラー状態がマスクされるおそれがなくない。 これを可能にするために、チェック状態にある時、入力制御回路１０４１はＴＡ Ｇ　ＤＡＴＡ信号を否定し、ＣＨＥＣＫ信号を肯定する。肯定されたＣＨＥＣＫ 信号は検査合計チェック／生成回路１０４４　（図１１Ｂ−２）をイネーブルし て、その回路が生成した検査合計値をＮＥＷ　ＣＨＥＣＫＳＵＭ信号として送信 し、フリット・フロー制御回路１０４０がデータ・ルータ・メツセージ・パケッ ト３０を正しく受信したかどうかを示すＣＨＥＣＫ　ＯＫ倍信号送信する。 ＣＨＥＣＫ　ＯＫ倍信号肯定された時は、フリット・フロー制御回路１０４０は データ・ルータ・メツセージ・パケット３０を正しく受信しており、この信号が 否定された時は、フリット・フロー制御回路１０４０はデータ・ルータ・メツセ ージ・パケット３０を正しく受信していない。 ＣＨＥＣＫ信号、ＮＥＷ　ＣＨＥＣＫＳＵＭ信号およびＣＨＥＣＫ　ＯＫ倍信号 フリット・フロー制御回路１０４０にも結合される０図１１Ｂ−２Ｂに示すよう に、肯定されたＣＨＥＣＫ信号はインバータ１０７１によづて補数がとられてＡ ＮＤゲート１ｏ５７をディスエーブルするので、ゲート・ドライバ１ｏ５５はそ のとき受信中のＦＬＩＴ信号をＦＬＩＴ丁ＯＦＩＦＯ信号としてバス１０６２上 に結合することが禁止される。以上から理解されるように、その時点のＦＬＩＴ 信号は受信中のデータ・ルータ・メツセージ・パケット３０のＣ）ＩＥＣＫＳＵ Ｎフィールド３３に一致している。　ＣＨＥＣＫ信号は２つのゲート・ドライバ １０８０と１０８１も制御し、これらのドライバは、それぞれ、検査合計チェッ ク／生成回路１０４４からのＮＥＷ　ＣＨＥＣＫＳＵＭ信号の真と補数によって も制御される。ゲート・ドライバ１０８０はＮＥＷ　Ｃ）（ＥＣＫＳＵＭ信号（ ７）真も受信し、ＣＨＥＣＫ信号とＣＨＥＣＫ　ＯＫ倍信号共に肯定されると、 ソレラをＮＥＷ　Ｃ）ｆＥｃＫｓＵＭ　丁ｏ　ＦＩＦＯ信号トシテハスｌ０６２ 上に結合する。 インバータ１０８２はＮＥＷ　Ｃ）ｆＥｃＫｓＬＩＭ信号を受信し、それぞれの 信号の補数を生成し、これらはゲート・ドライバ１０８１の入力端子に結合され る。　ＣＨＥＣＫＳＵＭ　ＯＫ倍信号否定されて、検査合計チェック／生成回路 １０４４が受信したデータ・ルータ・メツセージ・パケット３ｏにエラーを検出 したことを示していると、インバータＸ０８３はゲート・ドライバ１０８１のそ れぞれの入力端子をイネーブルする。　ＣＨＥＣＫ信号も肯定されると、ゲート ・ドライバ１０８１はインバータ１０８２によって得たＮＥＷＣＨＥＣＫＳＵＭ 信号をＢＡＤ　ＣＨＥＣＫＳＵＭ　Ｔｏ　ＦＩＦＯ信号としてバス１０６２上に 結合する。 どちらの場合も、この時点では入力制御回路はＭＳＧＩＮＩＴメツセージ初期設 定信号とＤＲＯＰ　ＤＮ　ＦＬＩＴダウン・フリット・ドロップ信号を否定状態 に維持しているので、ＡＮＤゲート１０７３とＯＲゲート１０６５が付勢される 。 ＶＡＬ　ＦＬＩＴ信号が肯定されると、ＡＮＤゲート１０６６　ハ付勢されたま まにあってＩＭＦ　ＰＵＳＨ人カメッセージＦＩＦＯブツシュ信号を肯定し、入 力メツセージＦＩＦＯ１０２２をイネーブルしてバス１０６２上の信号をデータ ・ルータ・メツセージ・パケット３０の新しい検査合計フィールド３３としてロ ードする。　ＣＨＥＣＫ　ＯＫ倍信号肯定されて、受信されるデータ・ルータ・ メツセージ・パケット３０が正しく受信されたことを示していると、入力メツセ ージＦＩＦＯ１０２２はＮＥＷ　ＣＨＥＣＫＳＵＭ　ＴＯＦＩＦＯ信号を検査合 計フィールド３３０としてロードする。しかし、ＣＨＥＣＫＯＫ信号が否定され て、受信されるデータ・ルータ・メツセージ・パケット３０が正しく受信されな かったことを示していると、入力メツセージＦＩＦＯ１０２２はＢＡＤＣｌ（Ｅ ＣＫＳＵＭ　Ｔｏ　ＦＩＦＯ信号を検査合計フィールド３３としてロードする。 ＣＨＥＣＫ信号はドライバ１０８４にも結合され、ドライバはＥＯＭメツセージ 終了信号を出力する。　ＣＨＥＣＫ信号が肯定されると、ドライバ１０８４はＥ ＯＭ信号を肯定し、この信号はバス１０６２上のＩＭＦ　ＦＬＩＴ入力メッセー ジＦＩＦＯフリット信号と一緒にロードされる。 再び図１１Ｂ−２Ａに示すように、入力制御回路１０４１がＣＨＥＣＫ状態にあ る時、ＶＡＬ　ＦＬＩＴ信号が肯定されると、ＭＯＤＥ　ＣＬＫ信号の次の刻時 の時メツセージ初期設定状態にシーケンスする。従って、入力制御回路１０４１ は、フリット・フロー制御回路１０４０が１つのフリット、すなわち検査合計フ ィールド３３を表しているフリットを表しているＦＬＩＴ儒号を受檀する時、チ ェック状態のままになっている、入力制御回路１０４１がチェック状態から出る と、ＣＨＥＣＫ信号を否定し、この信号はゲート・ドライバ１０８０と１０８１ 　（図１１Ｂ−２Ｂ）をディスエーブルする。さらに、否定されたＣ）！ＥＣＫ 信号はインバータ１０７１によって補数がとられて、ＡＮＤゲート１０５７の一 方の入力端子をイネーブルし、ＡＮＤゲート１０５７がインバータ１０７０から 出力された補数化ＮＥＷ　ＨＤＲＥＮ新ヘッダ・イネーブル信号によってそのあ と制御されるようにする。 上述したように、入力制御回路１０４１がメツセージ初期設定状態にある時、Ｍ ＳＧ　、ＩＮＩＴメツセージ初期設定信号を肯定し、この信号はＡＮＤゲート１ ０５２．１０６０および１０６４のそれぞれの入力端子をディスエーブルし、イ ンバータ１０７２を通してＡＮＤゲート１０７３の入力端子をディスエーブルす る。かくして、フリット・フロー制御回路１０４０は新しいデータ・ルータ・メ ツセージ・パケット３０のフリットの受信を開始する状態になる。 フリット・フロー制御回路１０４０はＶＡＬ　ＦＬＯＷ有効フリット信号をイン タフェース１０２０にも出力する。インタフェースはこの信号を使用してＣｏ　 ＩＮ　ＦＬＹ入カフカフライ信号態を制御する０図１１Ｂ−２Ｂに示すように、 フリット・フロー制御回路１０４０はインバータ１ｏ８５を備えている。このイ ンバータは入力メツセージＦＩＦＯ１０２２からＩＭＦ　ＮＲＦＵＬＬ入力メッ セージＦＩＦＯはぼ満杯信号を受信し、補数をＶＡＬ　ＦＬＯＷ信号として送信 する。従って、ＶＡＬ　ＦＬＯＷ信号は入力メッセー　ジＦＩＦＯ１０２２カと （Ｆ）程度まで一杯になったかを示している。 上述したように、フリット・フロー制御回路１０４０はＯＵＴ　ＲＥＱ［Ｐ、Ｃ （１：０）ｌ出力要求信号とＯＩＦ　ＰＵＳＨ出力識別ＦＩＦＯブツシュ信号も 出力要求識別ＦＩＦＯ１０２３に出力する。このための回路は図１１Ｂ−２Ｃに 示されている。図１１８−２Ｇに示すように、この回路は親要求生成部分１０９ ０、子要求生成部分１０９１およびブツシュ信号生成部分１０９２からなってい る。親要求生成部分１０９０はＡＮＤゲート１０９３を備え、このＡＮＤゲート は回路が入力子インタフェース１００６　（ｉ）にある場合に肯定されるＣＨＩ ＬＤＰＯＲＴ信号と、インバータ１０９４によって補数がとられたＡＦＤ　ＭＯ ＤＥ　ａｌｌ−ｆａｌｌ−ｄｏｗｎモード信号の補数を受信する。　ＣＨＩＬＤ 　ＰＯＲＴ信号が肯定され、ＡＦＤ　ＭＯＤＥ　ａｌｌ−ｆａｌｌ−ｄｏｗｎモ ード信号が否定され、コンパレータ１０５６からの［（ＤＲ＜ヘッダ値くノード 高さ信号が肯定され、データ・ルータ・メツセージ・パケット３０がデータ・ル ータ１５を定義しているツリーを上って送信されることを示していると、ＡＮＤ ゲー）−１０９３が付勢されてＧｏ　ＵＰ信号を肯定する。 ＧＯＵＰ信号はマルチプレクサ１０９５の一方のデータ入力端子に結合される。 　ＶＡＬ　ＦＬＩＴ信号が肯定されると、マルチプレクサ１０９５は肯定された ばかりのＧＯＵＰ信号をフリップフロップ１０９６のデータ入力端子に結合し、 フリップフロップはＮ０ＤＥ　ＣＬＯＣＫ信号の次の刻時を受けるとセットされ る。セットされたフリップフロップ１０９６はＯＵＴ　ＲＥＱ［Ｐ］出力要求（ 親）信号を肯定し、この信号はＯＵＴ　ＲＥＱ［Ｐ、Ｃ（１：Ｏ）］出力要求信 号の１つを構成している。フリップフロップ１０９６がこの状態にある時ＶＡＬ 　ＦＬＩＴ信号が否定されると、マルチプレクサ１０９５がイネーブルされてＯ ＵＴ　ＲＥＱ［ＰＩ信号をフリップフロップ１０９６のデータ入力端子に結合す るので、フリップフロップ１０９６はＮ０ＤＥ　ＣＬＫ信号の後続の刻時を受け てセットされたままになっている。 （ａ）　コンパレータ１０５６からのＨＤＲ（ヘッダ値くノード高さ信号が否定 されるか、あるいは（ｂ）　ＣＨＩＬＤＰＯＲＴ信号が否定されて、回路が入力 親インタフェース１０１０（ｉ）にあることを示しているか、あるいは（ｃ）Ａ ＦＤ　ＭＯＤＥ　ａｌｌ−ｆａｌｌ−ｄｏｗｎモード信号が肯定されて、データ ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモードにあることを示していると、 データ・ルータ・ノード２２　（ｆ、　ｊ、　ｋ）は受信中のデータ・ルータ・ メツセージ・パケット３０を、データ・ルータ１５を定義しているツリーを下っ て転送していく。その場合には、ＡＮＤゲート１０９３が減勢されてＧＯＵＰ信 号を否定する。　ＶＡＬ　ＦＬＩＴ有効フリット信号が肯定されると、マルチプ レクサ１０９５は否定されたＧＯＵＰ信号をフリップフロップのデータ入力端子 に結合し、フリップフロップはＮ０ＤＥ　ＣＬＯＣＫ信号の次の刻時を受けると クリアされ、ＯＵＴ　ＲＥＱ［Ｐ］出力要求（親）信号を否定する。フリップフ ロップ１０９６がその状態にある時ＶＡＬ　ＦＬＩＴ信号が否定されると、マル チプレクサ１０９６がイネーブルされてＯＵＴ　ＲＥＱ［Ｐ］傷信号フリップフ ロップ１０９６のデータ入力端子に結合するので、フリップフロップ１０９６は Ｎ０ＤＥ　ＣＬＫ信号の後続の刻時を受けてクリアされたままになっている。 子要求生成部分１０９１はゲート・ドライバ１１００を備えており、このドライ バはインタフェース１０２０からのＦＬＩＴ信号と、ＶＡＬ　ＦＬＩＴ有効フリ ット信号を受信する。 ＶＡＬ　ＦＬＩＴ信号が肯定されると、ゲート・ドライバ１１００はＦＬＩＴ信 号をＧＡＴＥＤ　ＦＬＩＴ信号としてマルチプレクサ１１０１の入力端子に結合 する。上述したように、ＦＬＩＴ信号は並列の４つの信号からなっている。　Ｇ ＡＴＥＤ　ＦＬＩＴ（３：２）信号として示した上位ＧＡＴＥＤ　ＦＬＩＴ信号 はマルチプレクサ１１０１の一方の入力端子セットに結合され、ＧＡＴＥＤ　Ｆ ＬＩＴ信号として示した下位ＧＡＴＥＤ　ＦＬＩＴ信号はマルチプレクサ１１０ １の他方の入力端子セットに結合されている。 上述したように、ＦＬＩＴ信号が下方経路識別部分４１の中のフリットを表して いる場合は、上位ＧＡＴＥＤ　ＦＬＩＴデータ・ルータ・メツセージ・パケット ３ｏを受信する子を判断するために偶数番号のレベル“ｉ”のデータ・ルータ・ ノード２２　ｃｉ、　ｊ、　ｋ）で使用される。他方、下位ＧＡＴＥＤ　ＦＬＩ Ｔ（１：０）信号で表された各フリット内の下位ビットは、子を判断するために 奇数番号のレベル”ｉ”のデータ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ）で 使用される。 さらに、下位Ｎ０ＤＥ　ＨＥＩＧＨＴ（０）信号は肯定された場合は、データ・ ルータ・ノード２２（ｉ、ｊ、ｋ）が奇数番号レベルにあることを示し、否定さ れた場合は、偶数番号レベルにあることを示している。 従ッテ、Ｎ０ＤＥ　ＨＥＩＧＨＴ（０）信号はマルチプレクサ１１０１を制御す る。　Ｎ０ＤＥ　ＨＥＩＧＨＴ（０）信号が肯定されると、マルチブＬ／　り？ 　１１０１はＧＡＴＥＤ　ＦＬＩＴ（１：０）信号をＳＥＬ　ＤＮＩＤ　（１： 　０）選択下方経路識別信号として別のマルチブレク？　１１０２ノ入力端子に 結合する。他方、Ｎ０ＤＥ　ＨＥＩＧＨＴ（０）信号が否定された場合は、マル チプレクサ１１０１はマルチプレクサ１１０２は一方の入力端子セットからＳＥ Ｌ　ＤＮ　ＩＤ（１：Ｏ）選択下方経路識別信号を受信する。他方の入力端子セ ットからは、マルチプレクサ１１０２はＣＩ（ＩＬＤ　ＭＡＰ（１：０）子マツ プ信号を受信する。ＣＨＩＬＤ　ＭＡＰ（１：ｏ）信号はノード制御回路１００ ４　（図１１Ａ）から出力され、入力子およぼ親インタフェース回路１００６ｍ と１０１０（ｉ）の各々について、データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄ ｏｗｎモードにある間にデータ・ルータ・メツセージ・パケット３０が結合され る先の１つの出力子回路１００７　（ｉ）を識別している。マルチプレクサ１１ ０２はａｌｌ−ｆａｉｌ−ｄｏｗｎラッチ回路１１０３からのＡＦＤ　ＤＮ　Ｐ Ａ　ＳＥＬａｌｌ−ｆａｌｌ−ｄｏｗｎ経路選択信号によって制御される。 ａｌｌ−ｆａｌｌ−ｄｏｗｎラッチ回路１１０４はマルチプレクサ１１０４を備 えており、このマルチプレクサは一方の入力端子からＡＦＤ　ＭＯＤＥ　ａｌｌ −ｆａｌｌ−ｄｏｗｎモード信号を受信する。入力制御回路１０４１がＭＳＧ　 ＩＮＩＴメツセージ初期設定信号を肯定すると、マルチプレクサ１１０４はＡＦ Ｄ　ＭＯＤＥ　ａｌｌ−ｆａｌｌ−ｄｏｗｎモード信号をフリップフロップ１１ ０５の入力端子に結合する。フリップフロップ１１０５はＮ０ＤＥ　ＣＬＫ信号 の次の刻時を受けるとセットまたはクリアされて、肯定または否定されたＡＦＤ 　ＤＮ　ＰＡ　５ＥＬＡＦＤ　ＭＯＤＥ　ａｌｌ−ｆａｌｌ−ｄｏｗｎ下方経路 選択信号を生成する。上述したように、入力制御回路１０４１はデータ・ルータ ・メツセージ・パケット３０の最初のフリットを表しているＦＬＩＴ信号の受信 の後に続＜　Ｎ０ＤＥ　ＣＬＫ信号の１刻時の間だけＭＳＧ　ＩＮＩＴ信号を肯 定したままに維持する。そのあと、ＭＳＧ　ＩＮＩＴ信号は否定され、マルチプ レクサ１１０４をイネニブルしてＡＦＤ　ＤＮ　ＰＡ　ＳＥＬ信号をフリップフ ロップ１ｉｏｓのデータ入力端子に結合する。 従って、フリップフロップ１１０５は、フリット・フロー制御回路１０４０がデ ータ・ルータ・メツセージ・パケット３０の最初のフリットを受信した後、ＡＦ Ｄ　ＯＮ　ＰＡＳＥＬ　ａｌｌ−ｆａｌｌ−ｄｏｗｎ下方経路選択信号を定常状 態に維持する。　ＡＦＤ　ＭＯＤＥ　ａｌｌ−ｆａｌｌ−ｄｏｗｎモード信号が その時点で肯定されて、データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモー ドにないことを示していると、フリップフロップｉｎｓがクリアされ、ＡＦＤ　 ＤＮ　ＰＡ　ＳＥＬ信号を否定する。 他方、ＡＦＤ　ＭＯＤＥ　ａｌｌ−ｆａｌｌ−ｄｏｗｎモード信号が肯定されて 、データ・ルータ１５がａｌｌ−ｆａｌｌ−ｄｏｗｎモードにあることを示して いると、フリップフロップ１１０５がセットされ、　ＡＦＤ　ＤＮ　ＰＡ　ＳＥ Ｅ、信号を肯定する。 ＡＦＤ　ＤＮ　ＰＡ　ＳＥＬ信号が否定されると、マルチプレクサ１１０２がイ ネーブルされてＳＥＬ　ＤＮ　ＩＤ（１：０）選択下方経路識別信号をＯＵＴ　 ＲＥＱ［Ｃ（１：Ｏ）］出力要求信号として結データ・ルータ・メツセージ・パ ケット３０の下方経路識別部分４１のフリットを表しているＦＬＩＴ信号から得 られる。他方、ＡＦＤ　ＭＯＤＥ　ａｌｌ−ｆａｌｌ−ｄｏｗｎモード信号が肯 定されると、マルチプレクサ１１０２がイネーブルされて、ＣＨＩＬＤ　ＭＡＰ （１：Ｏ）信号をＯＵＴ　ＲＥＱ［Ｃ（１：０）］信号として結合する。 以上から理解されるように、親要求生成部分１０９０と子要求生成部分１０９１ はフリット・フロー制御部分１０４０によって受信された連続するフリットのす べてを表しているＦＬＩＴ信号を受けるとそれに応答する。　ＯＩＦ　ＰＵＳＨ 出力識別ＦＩＦＯプヅシュ信号を生成するブツシュ信号生成部分１０９２は出力 要求識別ＦＩＦＯ１０２３をイネーブルして、ＯＵＴ　ＲＥＱ［Ｐ、Ｃ（１：０ ）］信号が下方経路識別部分４１のヘッダ・フィールド４０と最初のフリットを 表しているＦＬＩＴ信号に基づいている時それらの信号をロードする。ブツシュ 信号生成部分はマルチプレクサ１１１０を備えており、このマルチプレクサはＡ ＮＤゲート１０５１　（図１１Ｂ−２Ｂ）からのＦＪＲＳＴ　ＦＬＩＴ信号を一 方の入力端子から受信する。上述したように、　ＦＩＲＳＴ　ＦＬＩＴ信号はＦ ＬＩＴ信号が受信されるデータ・ルータ・メツセージ・パケット３０のヘッダ・ フィールド４０を表している時肯定される。明らかなように、その時点では、Ａ ＮＤゲート１０９３（図１１８−ＺＣ）に受信されたＨＤＲ＜ヘッダ値〈ノード 高さ信号はコンパレータ１０５６によって行われたノード高さとヘッダ・フィー ルド４０との比較の結果に一致している。 マルチプレクサ１１１０の出力はフリップフロップ１１１１のデータ入力端子に 結合され、このフリップフロップはＮ０ＤＥ　ＣＬＫ信号め次の刻時を受けてセ ットされ、０ＩＦＰｕｓ）ＩＥＮ出力識別ＦＩＦＯブツシュ・イネーブル信号を 肯定する。理解されるようにその時点では、親要求生成部分１０９０内のフリッ プフロップ１０９６は、ＧＯＵＰ傷信号状態を表したマルチプレクサ１０９５か らの信号もラッチする。従って、ＯＩＦ　ＰＵＳＨＥＮ信号は、データ・ルータ ・メツセージ・パケット３０がデータ・ルータ１５を定義しているツリーを上っ て送信されるかどうかを０ＵＴＲＥＱ　［Ｐ］傷信号示すのと同じ時点で肯定さ れる。 同時に、ＶＡＬ　ＦＬＩＴ信号が肯定されると、ＧＡＴＥＤ　ＦＬＩＴ信号は受 信されるデータ・ルータ・メツセージ・パケット３０の下方経路識別部分４１の 最初のフリットを表している。従って、ＯＵＴ　ＲＥＱ［Ｃ（１：Ｏ）ｌは下方 経路識別名を表している。　ＶＡＬ　ＦＬＩＴ信号とＯＩＦ　ＰＵＳＨＥＮ出力 識別ＦＩＦＯブツシュ・イネーブル信号は肯定されているので、ＡＮＤゲートｘ ｉｉが付勢されてＯＩＦ　ＰＵＳＨ出力識別ＦＩＦＯブツシュ信号を肯定し、こ の信号は出力要別ＦＩＦＯ１０２２はＮ０ＤＥ　ＣＬＫ信号の次の刻時の時０Ｌ ＩＴ　ＲＥＱ［Ｐ、Ｃ（１：Ｏ）１個号をロードする。 上述したように、ＦＩＲＳＴ　ＦＬＩＴ信号は、ＦＬＩＴ信号がヘッダ・フィー ルド１０４１を表している間だけＡＮＤゲー）−１０５２によって肯定される。 従って、その時点で、ＦＩＲＳＴ　ＦＬＩＴ信号は否定へれる。　ＶＡＬ　ＦＬ ＩＴ信号は肯定されているので、マルチプレクサ１１１０は否定された信号をフ リップフロップ１１１１のデータ入力端子に結合され、このフリップフロップは ＭＯＤＥ　ＣＬＫ信号の次の刻時のときリセットされてＯＩＦ　ＰＵＳＨＥＮ出 力識別ＦＩＦＯブツシュ・イネーブル信号を否定する。ＯＩＦ　ＰＵＳＨＥＮ信 号は否定されているので％ＯＩＦ　ＰＵＳＨ出力識別ＦＩＦＯブツシュ信号も否 定される。 理解されるように、親要求生成部分１０９０内のフリップフロップ１０９６とブ ッシエ信号生成部分１０９２内のフリップフロップ１１１１は事実上遅延ライン と同じ働きをする。それぞれのフリップフロップはそれぞれのＧＯＵＰ傷信号Ｑ ＩＦ、ＰＵＳＨＥＮ出力識別ＦＩＦＯブツシュ・イネーブル信号を遅延ざぜるの で、これらの信号は受信されるデータ・ルー・夕・メツセージ・パケット３０の 下方経路識別部分４１の最初のフリットを表しているＦＬＩＴ信号を受けて、子 要求生成部分１０９１がＯＵＴ　ＲＥＱｒＣ（１：０）Ｊ信号を生成するのと同 時に出力要求識別ＦＩＦＯ１０２３に結合されろ。しかし、下方経路識別部分４ １の最初のフリットを表しているＦＬＩＴ信号を遅延できることはもちろんであ る。その場合には、ＶＡＬ　ＦＬＩＴ有効フリット信号は否定される。否定され たＶＡＬ　ＦＬＩＴ信号はマルチプレクサ１０９５と１１１０をイネーブルし、 他方、マルチプレクサはそれぞれのフリップフロップ１０９６と１１１１をイネ ーブルしてＭＯＤＥ　ＣＬＫ信号の後続の刻時の時それぞれの状態を維持する。 否定されたＶＡＬＦＬＩＴ信号はまたＡＮＤゲート１１１２を否定し、ＡＮＤゲ ートはＯＩＦ　ＰＵＳＨ出力識別ＦＩＦＯブツシュ信号を否定し、ａ力要求識別 ＰＩＦＯ１０２２がＯＵＴ　ＲＥＱ［Ｐ、Ｃ（１：０）］信号をロードするのを 禁止する。 図１１Ｂ−２０および図１１Ｂ−２Ｅはそれぞれデータ・フリット・カウンタ１ ０４２と下方経路識別フリット・カウンタ１０４２の詳細図を示している。図１ １Ｂ−２０に示すように、データ・フリット・カウンタ１０４２は２つのカウン タから構成されている。つまり、バイナリ・カウンタ１１１４とリング・カウン タ１１１５である。上述したように、データ・ルータ・メツセージ・パケット３ ０のメッセージ長フィールド３４の中の値はデータ部分３２の中のデータ・フリ ット３６に入っている３２ビツト・ワードの個数を示しており、各３２ビツト・ ワードは８つの連続する４ビツト・フリットに入っている。その場合、リング・ カウンタ１１１５は各フリットが受信されるとデクリメントし、各ワードを収め ている個数のフリットを受信するとカウント・アウトする・リング・カウンタ１ １１５がカウント・アウトすると、バイナリ・カウンタ１１１４をイネーブルし てデクリメントさせる。その時点で、リング・カウンタは再初期設定され、次の ワードのフリットが受信される時デクリメントを再開する。 これらの操作は、バイナリ・カウンタ１１１４がカウント・アウトし、リング・ カウンタ１１１５が殆どカウント・アウトするまで繰り返される。ＡＮＤゲート １１１６は付勢され、ＮＲＤＡＴＡ　ＥＮＤデータ終了近接信号を肯定する。リ ング・カウンタ１１１５が遅れてカウント・アウトすると、＾ＮＤゲート１１１ ７が付勢されＤＡＴＡ　ＥＮＤ信号を肯定する。 より具体的には、ＦＬＩＴ信号はバイナリ・カウンタ１１１４のデータ入力端子 に結合される。入力制御回路１０４１がＭＳＧ　ＬＥＮ　ＩＮメツセージを肯定 し、その時点でＦＬＩＴ信号がデータ・ルータ・メツセージ・パケット３０のメ ッセージ長フィールド３４に対応するフリットを表していると、バイナリ・カウ ンタ１１１４はＦＬＩＴ信号をロードする。同時に、リンク・カウンタ１１１５ は初期設定され、データ・ルータ・メツセージ・パケット３０のデータ部分３２ 内で３２ビツト・ワードを入れるために必要なフリットの個数に対応する値をロ ードする。一実施例では、８個のフリットが必要であるので、リング・カウンタ １１１５は８ビツトからなっている。各データ・ワードのフリット数が異なる実 施例では、リング・カウンタ１１１５はビット数がこれに応じて異なることにな る。タグパフイールド３５用の追加のフリットを受け入れるために、リング・カ ウンタ１１１５の下位ビットが付勢されて”ｌ”の値をロードし、他のビットが 付勢されて”０”の値をロードする。 ＶＡＬ　ＦＬＩＴ有効信号が肯定されて、データ・ルータ・メツセージ・パケッ ト３０のフリットを表すＦＬＩＴ信号が受信されることを示していると、リング ・カウンタ１１１５がイネーブルしてデクリメントする。イネーブルされている 間、フリット・フロー制御回路１０４０はＮ０ＤＥ　ＣＬＫ信号の連続する刻時 に同期して連続するフリットを受信す条ので、リング・カウンタはＮ０ＤＥ　Ｃ ＬＫ信号の各刻時ごとにデクリメントしていく。 ロードされた後のＭＯＤＥ　ＣＬＫ信号の最初の刻時の時、つまり、タグ・フィ ールド３５を収めているフリットが受信される時、リング・カウンタ１１１５は その上位ビットを付勢するようにシーケンスする。明らかなように、その上位ビ ットは最初のデータ・フリット３６に対応するＦＬＩＴ信号をフリット・フロー 制御回路１０４０が受信するのと同時に付勢される。　ＶＡＬ　ＦＬＩＴ信号が 肯定されている間、Ｎ０ＤＥ　ＣＬＫ信号の連続する刻時に同期して、フリット ・フロー制御回路１０４０は受信中のデータ・ルータ・メツセージ・パケット３ ０の連続するデータ・フリット３６を受信し、カウント・アウトすると、３２ビ ツト・ワードの中のフリットの個数に対応する個数のデータ・フリット３６が受 信されている。 その時点で、リング・カウンタ１１１５はＦＬＩＴ／ＷＯＲＤ　ＤＯワード当た りのフリット数ＤＯ信号を肯定し、この信号はＡＮＤゲート１１２０の一方の入 力端子を付勢する。　ＶＡＬＦＬＩＴ信号が肯定されると、ＡＮＤゲー１−１１ ２０の他方の入力端子も付勢されＷＯＲＤ　ＣＮＴ　ＤＮワード・カウント・ダ ウン信号を肯定し、この信号はバイナリ・カウンタ１１１４をイネーブルしてデ クリメントする。　Ｎ０ＤＥ　ＣＬＫ信号の次の刻時を受けると、バイナリ・カ ウンタ１１１４はデクリメントする。バイナリ・カウンタ１１１４は受信される ３２ビツト・ワードをバイナリ・コード形式で示したＲＣＶＤ　ＷＯＲＤ受信ワ ード信号を送信する。 ＶＡＬ　ＦＬＩＴ信号が肯定されている間、カウンタ１１１５はリング・カウン タであるので、その下位ビットが付勢された後のＮ０ＤＥ　ＣＬＫ信号の次の刻 時の時、上位ビットが付勢され、連続するＮ０ＤＥ　ＣＬＫ信号と共に、付勢さ れるビットは３２ビツト・ワードでまだ受信されないで残っているフリットの個 数に対応することになる。 ＶＡＬ　ＦＬＩＴ信号が否定されて、フリットの受信が禁止されたことを示して いると、リング・カウンタ１１１５はデクリメントを停止する。　ＶＡＬ　ＦＬ ＩＴ信号が再び肯定されて、フリットの受信が再開されたことを示していると、 カウンタはデクリメントを再開する。 これらの操作はＲＣＶＤ　ＷＯＲＤ受信ワード信号がすべて否定されるまで続け られる。その時点で、ＲＣＶＤ　ＷＯＲＤＯＲ上バイナリ・コード値がゼロにな っており、フリット・フロー制御回路１０４０はデータ・ルータ・メツセージ・ パケット３０の中の最後の３２ビツト・データ・ワードを表したデータ・フリッ ト３６を受信していることを示している。否定されたＲＣＶＤ　ＷＯＲＤＯＲ上 補数がとられてＡＮＤゲート１１２１を付勢し、ＬＡＳＴ　ＷＯＲＤＯＲ上肯定 する。肯定されたＬＡＳＴ　ＷＯＲＤＯＲ上ＡＮＤゲート１１１６と１１１７の 一方の入力端子をイネーブルする。受信中のデータ・ルータ・メツセージ・パケ ット３０のデータ部分３２の中の三番目から最後のデータ・フリット３６をフリ ット・フロー制御回路が受信すると同時に、リング・カウンタ１１１５はＦＬＩ Ｔ／ＷＯＲＤ　Ｄ２ワード当たりフリット数り２信号を肯定し、ＡＮＤゲート１ １１６の他方の入力端子をイネーブルする。これはＡＮＤゲートを付勢してＮＲ ＤＡＴＡ　ＥＮＤデータ終了近接信号を肯定する。上述したように、フリット・ フロー制御信号はこの信号を使用してＮＥＯＭメツセージ終了近接信号を生成す る。 そのあと、データ部分３２の中の最後のデータ・フリット３６をフリット・フロ ー制御回路が受信するのと同時に、リング・カウンタはＦＬＩＴ／ＷＯＲＤ　Ｄ Ｏワード当たりのフリット数ＤＯ信号を肯定し、ＡＮＤゲート１１１７の他方の 入力端子をイネーブルする。これはＡＮＤゲートを付勢してＤＡＴＡ　ＥＮＤ信 号を肯定する。上述したように、フリット・フロー制御回路１０４０はこの信号 を使用してＥＯＭメツセージ終了信号を生成する。 理解されるように、リング・カウンタ１１１５は、データ部分３２の３番目から 最後までのフリットと最後のフリット３６をフリット・フロー制御回路１０４０ が受信するのと同時にＦＬＩＴ／ＷＯＲＤ　Ｄ２およびＦＬＩＴ／ＷＯＲＤ　Ｄ Ｏ倍信号生成する。しかし、最後の３２ビツト・データ・ワードの受信時を除き 、ＡＮＤゲート１１２１が減勢され、ＬＡＳＴ　ＷＯＲＤＯＲ上否定したままに 維持し、その後ＡＮＤゲートを減勢したままに維持し、ＮＲＤＡＴＡ　ＥＮＤ信 号とＤＡＴＡ　ＥＮＤ信号を否定したままに維持する。 図１１Ｂ−２Ｅは下方経路識別フリット・カウンタ１０４２の詳細ロジック図で ある０図１１Ｂ−２Ｈに示すように、カラえている。デコーダ部分は複数のＣＮ Ｔ（ｉ）信号じｉ”は０から８までの整数である）を生成する。これらの信号は 受信されるデータ・ルータ・メツセージ・パケット３０の下方経路識別部分４１ の中のフリットの個数を示している。カウンタ部分１１２３は下方経路識別部分 の連続するフリットを表しているＦＬＩＴ信号をフ１７ツト、フロー制御回路１ ０４０が受信すると同時にデクリメントして、部分４１の中の最後のフリットが 受信される時ＤＮＦ　ＥＮＤダウン・フリット終了信号を生成する。 上述したように、データ・ルータ・メツセージ・パケット３０の中のヘッダ・フ ィールド４０は下方経路識別部分４１内の下方経路識別フィールド４２の個数を 基本的にしている値が入っている。さらに、下方経路識別部分４１の中の各フリ ットは２つの下方経路識別フィールド４２を含んでいる。従って、ヘッダ・フィ ールド４０の値が偶数であれば、下方経路識別部分の中のフリットの個数はヘッ ダ・フィールド４０の値の半分になっている。他方、ヘッダ・フィールド４０の 値が奇数ならば、下方経路識別部分の中のフリットの個数はヘッダ・フィールド ４０の値の半分の最大整数より１だけ大きくなっている。デコーダ部分１１２２ はこの個数に一致する指標“ｉ”をもつＣＮＴ（ｉ）カウント信号を付勢する。 特に、デコーダ部分１１２２は上位ＦＬＩＴ（３：ｌ）信号を受信し、その信号 を受けてＨＡＬＦ　ＦＬＩＴ（ｉ）信号（“ｉ“はＯから８までの整数である） を生成する。上位ＦＬＩＴ（３：１）信号は４ビットＦＬＩＴ信号のバイナリ・ コード値の半分の最大整数に一致するバイナリ・コード値を表している。デコー ダ１１２８はＨＡＬＦ　ＦＬＩＴ（ｉ）信号のうちこの値に一致する指標”ｉ“ をもつ信号を肯定する。 デコーダ部分１１２２は１組のマルチプレクサ１１２４（ｉ）じｉ”はＯから８ までの整数である）も備えている。各マルチプレクサ１１２４（ｉ）はＣＮＴ（ ｉ）カウント信号のうち大砲する指標”ｉ“をもつ信号を生成する。さらに、各 マルチプレクサ１１２４（ｉ）はデコーダ１１２８からのＨＡＬＦＦＬＩＴ（ｉ ）信号を一方の入力端子から、ＨＡＬＦ　ＦＬＩＴ（ｉ−１）信号を他方の入力 端子から受信する。 マルチプレクサ１１２４（ｉ）は下位ＦＬＩＴ（０）信号によって並列に制御さ れ、この信号は否定されるたときは、下方経路識別部分４１が偶数個の下方経路 識別フィールド４２を含んでいることを示し、肯定されたときは、奇数個の下方 経路識別フィールド４２を含んでいることを示している。　ＦＬＩＴ（０）信号 が否定されて、下方経路識別部分４１が偶数個のフリットを含んでいることを示 していると、マルチプレクサ１１４２（ｉ）をイネーブルしてＨＡＬＦ　ＦＬＩ Ｔ（ｉ）をＣＮＴ（ｉ）信号として結合するので、ＣＮＴ（ｉ）信号のうち肯定 された信号はヘッダ・フィールド４０の値の半分に一致している。他方、ＦＬＩ Ｔ（０）信号が肯定されて、下方経路識別部分４１が奇数個のフリットを含んで いることを示していると、マルチプレクサ１２４（ｉ）をイネーブルしてＨＡＬ Ｆ　ＦＬＩＴ（ｉ−１）信号なＣＮＴ（ｉ）信号として結合する。その場合、Ｃ ＮＴ（ｉ）信号のうち肯定された信号はヘッダ・フィールド４０の値の半分に１ を加えた値に一致している。 カウンタ部分１１２３は複数のカウント・ステージ１１２５（Ｌ）じｉ”は０か ら８までの整数である）からなり、その各々は現在受信中の下方経路識別部分４ １の中のフリットの個数を示した指標”ｉ゛をもつ１つのＤＮＦ　（ｉ）（“ｉ ゛は０から８までの指標である）を生成する。各ステージ１１２５（ｉ）はマル チプレクサ１１２６（ｉ）とフリップフロップ１１２７（ｉ）を含んでいる。各 マルチプレクサ１Ｘ２６（ｉ）はＣＮＴ（ｉ）信号のうち対応する指標”ｉ”を もつ信号を一方の入力端子から受信する。各マルチプレクサｘｘｚｓ（ｉ）はＳ ＥＬ　ＣＮＴ（ｉ）選択カウント信号を出力し、この信号は対応する指標”ｉ“ のフリップフロップ１ｉ２７（ｉ）のデータ出力端子に結合される。各マルチプ レクサ１１２６（ｉ）はフリップフロップ１１２７（ｉ）のデータ出力端子に接 続された入力端子とフリップフロップＬ１２７　（ｉ＋１）のデータ出力端子に 接続された別の入力端子をもっている。マルチプレクサ１１２６（Ｌ）は入力制 御回路１１４１からのＭＳＧ　ＩＮＩＴメツセージ初期設定信号とＡＮＤゲート １１３０からのＤＦＮ　ＣＮＴ　ＧＯダウン・フリット・カウント・ゴー信号に よって並列に制御される。フリップフロップ１１２７（ｉ）はＮ０ＤＥ　ＣＬＫ 信号によって並列にクロックがとられている。 データ・ルータ・メツセージ・パケット３０のヘッダ・フィールド４０を表した ＦＬＩＴ信号をフリット・フロー制御回路１０４０が受信する前と受信時に、Ｍ ＳＧ　ＩＮＩＴメツセージ初期設定信号はマルチプレクサ１１２６（ｉ）をイネ ーブルしてＣＮＴ（ｉ）カウント信号をＳＥＬ　ＣＮＴ（ｉ）選択カウント信号 としてフリップフロップ１１２７（ｉ）のデータ入力端子に結合する。フリット ・フロー制御回路１０４０がヘッダ・フィールド４０を表したＦＬＩＴ信号を受 信するとき、デコーダ部分１１２２はＣＮＴ（ｉ’）信号のうちデータ・ルータ ・メツセージ・パケット３０のダウン・フリット識別部分４１の中のフリットの 個数を示した指標”ｉ”をもつ信号を肯定する。各フリップフロップ１１２７（ ｉ）は肯定されたＳＥＬ　ＣＮＴ（ｉ’）信号を含めて、ＳＥＬ　ＣＮＴ（ｉ） 信号をＭＯＤＥ　ＣＬＫ信号の次の刻時の時ラッチする。一方のフリップフロッ プ１１２７（ｉ）はセットされてＤＮＦ　（ｉ　’　）ダウン・フリット信号を 肯定し、他方のフリップフロップはクリアされて他の指標”ｉ“をもっＤＮＦ（ ｉ）ダウン・フリット信号を否定する。その時点で、入力制御回路１０４１はＭ ＳＧ　ＩＮＩＴ信号を否定する。 ＡＮＤゲート１１３０はＶＡＬ　ＦＬＩＴ有効フリット信号およびインバータ１ １３０から生成されたＭＳＧ　ＩＮＩＴメツセージ初期設定信号の補数によって 制御される。ＭＳＧ　ＩＮＩＴ信号が肯定されると、インバータ１１３１はＡＮ Ｄゲート１１３０を減勢状態に維持するので、ＤＮＦ　ＣＮＴ　ＧＯダウン・フ リット・カウント・ゴー信号は否定されたままである。しかし、ＭＳＧ　ｌＮＴ ｌ信号が否定された時は、ＡＮＤゲート１１０３の一方の入力端子がイネーブル され、ＶＡＬ　ＦＬＩＴ有効フリット信号によって制御される他方の入力端子は ＡＮＤゲー）　１１３０の付勢を、従ってＤＮＦ　ＣＮＴ　ＧＯ倍信号状態を制 御する。従って、ＶＡＬ　ＦＬＩＴ信号が肯定されて、連続するフリットが受信 中であることを示していると、ＤＮＦ　ＣＮＴ　ＧＯ倍信号肯定され、そうでな い時は、否定される。 号をＳＥＬ　ＦＬＩＴ（ｉ）信号として結合する。上述したように、対応するフ リップフロップ１１２７（Ｌ）はＮ０ＤＥ　ＣＬＫ信号の各刻時ごとにＳＥＬ　 ＦＩＪＴ（ｉ）信号をラッチする。 従って、ＤＮＦ　ＣＮＴ　ＧＯ倍信号肯定されている間、肯定されたＳＥＬ　Ｆ ＬＩＴ（ｉ’）信号の指標”ｉ”はＭＯＤＥ　ＣＬＫ信号の連続する刻時のとき デクリメントいていく、従って、Ｎ０ＤＥ　ＣＬＫ信号の連続する刻時のとき、 肯定されたＤＮＦ（ｉ’）ダウン・フリットの対応する指標”ｉ”もデクリメン トしていく。以上から明らかなように、ある時点で、フリップフロップ１１２７ （１）はセットされて、ＤＮＦ　ＥＮＤダウンパフリット終了信号に対応するＤ ＮＦ（１）信号を肯定する。 このプロセス時に、ＶＡＬ　ＦＬＩＴ信号が否定されて、停止状態を示している と、ＡＮＤゲート１１３０はＤＮＦ　ＣＮＴ　ＧＯダウン・フリット・カウント ・ゴー信号を否定する。否定されたＤＮＦ　ＣＮＴ　ＧＯ倍信号マルチプレクサ １１２６（ｉ）をイネーブルしてそれぞれのフリップフロップ１１２７（ｉ）か らのＤＮＦ　（ｉ　）信号を、次の上位の指標をもつステージ１１２５（ｉ＋１ ）にあるフリップフロップ１１２７（ｉ’）から（７）ＤＮＦ（ｉ＋１）信号で はなく、ＳＥＬ　ＣＮＴ（ｉ）選択カウント信号として結合する。従って、セッ トされたフリップフロップ１１２７（ｉ’）を含む各フリップフロッブ１１２７ （ｉ）はその状態を維持する、ＶＡＬ　ＦＬＩＴ信号が再び肯定されて、停止状 態の終了を示していると、ＡＮＤゲート１１３０は再びＩＩＮＦ　ＣＮＴ　ＧＯ （ｌｌ′号を肯定して、カウンタ部分１１２３が上述したように動作するように イネーブルする。 ｉｖ、スイッチ入力制御回路 図１１Ｂ−３はスイッチ人力制御回路１０２４　（図１１Ｂ）のロジック図を示 している０図１１ト３に示すように、スイッチ入力制御回路１０２４は３つの主 要セクタ９ンかうなっている。出力要求セクタ３ン１１４０は出力要求識別ＦＩ ＦＯ１０２３からのスイッチ制御情報の取得を制御し、その情報をデコード化し 、デコード化した情報をスイッチ１００３　（図１１Ａ）に出力する。メツセー ジ・フリット制御セクション１１４１は入力メツセージＦＩＦＯ１０２２にスト アされたデータ・ルータ・メツセージ・パケット３０のフリットの取出しおよび スイッチ１００３への送信を制御する。さらに、メツセージ・フリット制御セク ション１１４１は、入力メツセージＦＩＦＯ１０２２からメツセージ・フリット 制御セクション１１４１へとセクション１１４１からスイッチ１００３へのフリ ット転送を制御する制御信号を受信し、生成する。最後に、制御セクション［４ ２は出力要求セクションとメツセージ・フリット制御セックジョン１１４１の両 方の動作の同期をとる。 制御セクション１１４２は基本的にステート・マシンである制御回路１１４３を 備えている０図１１Ｂ−３Ａは制御回路がある状態から別の状態にシーケンスす るときの入力信号の条件を示した状態遷移図である。各状態遷移では、制（社） 回路１１４３はＮ０ＤＥ　ＣＬＫ信号の刻時の時状態を変化させる。初期状態で は、制御回路１１４３は”ＩＤＬＥ”と名付目なボックスに示すようにアイドル 状態にあり、出力要求識別ＰＩＦＯ１０２３（図１１Ｂ）がＯＩＦ　ＥＭＰＴＹ 出力識別ＦＩＦＯ空信号を肯定している限りその状態のままになっている。上述 したように、出力要求識別ＦＩＦＯ１０２３がＯＩＦ　ＥＭＰＴＹ信号を肯定し ている場合は、これは空になっている。出力要求識別ＦＩＦＯ１１２３が空にな っていないと、ＯＩＦ　ＥＭＰＴＹ信号を否定し、制御回路１１４３はＮ０ＤＥ 　ＣＬＫ信号の次の刻時の時”ＲＥＱＵＥＳＴ　ＰＥＮＤＩＮＧ″と名付けたボ ックスに示すように、要求保留状態にシーケンスする。その状態になると、制御 回路１１４３はＲＥＱＰＥＮＤＩＮＧ要求保留信号を肯定する。 こ１１ど同時に、出力要求識別ＦＩＦＯ１０２３は新しい要求を０ＲＩＦ　ＯＵ Ｔ　ＲＥＱ［Ｐ、Ｃ（１：０）］バッファ出力要求信号として送信する。再び図 １１Ｂ−３に示すように、０ＲＸＦ　ＯＵＴ　ＲＥＱ［Ｐ、Ｃ（１：Ｏ）］信号 はラッチ１１５０のデータ入力端子に結合され、ラッチはＮ０ＤＥ　ＣＬＫ信号 の次の刻時を受けてこれらの信号をラッチする。ラッチされた信号を受けると、 ラッチ１１５０はＰ　ＲＥＱ親要求信号とバイナリ・コードＣＲＥＱ（１：０） 子要求信号を送信する。 Ｐ　ＲＥＱ親要求信号はＡＮＤゲート１１５２の一方の入力端子をイネーブルす る。 ＣＲＥＱ（１：０）子要求信号はデコーダ１１５１に結合され、デコーダはＣＲ ＥＱ（１：０）信号をデコードし、これを受けてＣｏ　ＲＥＱ−Ｃ３ＲＥｑｃ全 体を”Ｃｉ　ＲＥＱ子”ｉ”要求信号として示されている）で示した４つの信号 を送信する。 デコーダ１１５１はＣｉ　ＲＥＱ信号（”ｉ“はＯから３までの値である）のう ちで指標”ｉ“がＣＲＥＱ（１：０）信号のバイツリ・コードで示された値をも つ信号を肯定する。 デコーダ１１５１からのＣｉ　ＲＥＱ子”ｉ“要求信号はゲート・ドライバ１１ ５３に結合される。　Ｐ　ＲＥＱ親要求信号が肯定されないと、インバータ１１ ５４はゲート・ドライバ１１５３をイネーブルしてＣｉ　ＲＥＱ信号を別のゲー ト・ドライバ１１５３の入力端子に結合する。制御回路１１５５からのＲＥＱ　 ＰＥＮＤＩＮＧ要求保留信号はＡＮＤゲート１１５２をイネーブルしてＯＬ！Ｔ 　ＲＥＱＥＣ３：ＣＯＩ／８Ｎ出力要求親／スイッチ信号を生成し、ゲート・ド ライバ１１５５をイネーブルしてＯＵＴ　ＲＥＱ［Ｃ３：ＣＯＩ出力出力要求入 ／スイッチ信号成し、これらの信号は一緒になってＯＵＴ　ＲＥＱ［Ｐ、Ｃ３： ＣＯＩ出力要求信号（図１１Ｂ）を構成し、この信号はスイッチ１００３に送信 される。従って、Ｐ　ＲＥＱ親要求信号が肯定されると、肯定されたＲＥＱ　Ｐ ＥＮＤＩＮＧ信号はＡＮＤゲート１１５２をイネーブルしてＯＵＴ　ＲＥＱ　Ｐ ／ＳＷ信号を肯定し、そうでないときは、０ｔｌＴ　ＲＥＱ　Ｐ／ＳＷ信号は否 定される。同様に、Ｐ　ＲＥＱ信号が否定され、Ｃｉ　ＲＥＱ子”■”要求信号 の１つが肯定される尼、肯定されたＲＥＱ　ＰＥＮＤＩＮＧ信号はｒｉ番目」の ０ＬｌＴ　ＲＥＱ［Ｃｉｌ／ＳＷ出力要求／スイッチ信号の肯定をイネーブルす る。 以上の説明から理解されるように、インバータ１１５３は、Ｐ　ＲＥＱ親要求信 号が肯定された場合ゲート・ドライバ１１５３が必ずディスエーブルされるよう にして、データ・ルータ・メツセージ・パケット３０を親データ・ルータ・ノー ド２２　（ｉ、　ｊ、　ｋ）に送る要求が子データ・ルータ・ノード２２　（ｉ 、　ｊ、　ｋ）に送る要求よりも優先するようにする。これにより、データ・ル ータ・メツセージ・パケット３０は、最初に送信された時のデータ・ルータ・メ ツセージ・パケット３０に指定されたレベル”ｉ゛にあるデータ・ルータ・ノー ド２２（ｉ、ｊ、ｋ）に到達するまで、データ・ルータ１５を定義しているツリ ーを上って送信されていく。 ＲＥＱ　ＰＥＮＤＩＮＧ信号は制御セフシラン１１４２内のフリップフロップ１ １４４のデータ入力端子にも結合される。 １１４４がイネーブルされて、ＭＯＤＥ　ＣＬＫ信号の次の刻時のときセットさ れ、ＤＥＬ　ＲＥＱ　ＰＥＮＤＩＮＧ遅延要求保留信号を肯定する。肯定された ＤＥＬ　ＲＥＱ　ＰＥＮＤＩＮＧ信号は出力要求セクション内のＡＮＤゲート１ １４６の一方の入力端子をイネーブルする。肯定されたＤＥＬ　ＲＥＱ　ＰＥＮ ＤＩＮＧ信号は第２のフリップフロップ１０４８もイネーブルしてＭＯＤＥ　Ｃ ＬＫ信号の次の刻時のときセットし、　ＤＤＥＬ　ＲＥＱＰＥＮＤＩＮＧ遅延（ ２回）要求保留信号を肯定する。　ＤＥＬＲＥＱ　ＰＥＮＤＩＮＧ信号とＤＤＥ Ｌ　ＲＥＱ　ＰＥＮＤＩＮＧ信号は従って、ＲＥＱ　ＰＥＮＤＩＮＧ信号の肯定 の後、それぞれＭＯＤＥ　ＣＬＫ信号の１および２刻時の時肯定される。ＤＥＬ 　ＲＥＱ　ＰＥＮＤＸＮＧ信号およびＤＤＥＬ　ＲＥＱ　ＰＥＮＤＩＮＧ信号は ＲＥＱ　ＰＥＮＤＩＮＧ信号の否定の後、それぞれ１および２刻時の時否定され ることになる。 図１１ｃｍ１〜図１１ｃｍ６を参照して子連するように、スイッチ１００３が０ υＴ　ＲＥＱ（Ｐ、Ｃ３：ＣＯ］信号のうち肯定された信号を受信すると、肯定 されたＯＵＴ　ＲＥＱ［Ｐ、Ｃ３：ＣＯＪ信号によって指定された親または子の 他の入力子および親回路１００６　（ｉ）と１０１０（ｉ）からの要求に対して 仲裁操作を実行する。ある時点で、要求は許可され、その時点でスイッチ１００ ３はＲＥＱ　ＧＲＡＮ丁ＥＤ要求許可信号を肯定する。制御回路１１４３はＲＥ Ｑ　ＧＲＡＮＴＥＤ信号を受信し、肯定されると、ＭＯＤＥ　ＣＬＫ信号の次の 刻時の時要求許可状態にシーケンスする（図１１８−３Ａ参照）。その状態にな ると、制御回路１１４３はＲＥＱ　ＰＥＮＤＩＮＧ要求保留信号を否定し、ＲＥ Ｑ　ＧＲ要求許可信号を肯定する。 肯定されたＲＥＱ　ＧＲ要求許可信号はＡＮＤゲート１１４６の他方の入力端子 をイネーブルする。上述したように、ＤＥＬ　ＲＥＱ　ＰＥＮＤＩＮＧ’信号は 、ＲＥＱ　ＰＥＮＤＩＮＧ信号の否定の後Ｎ０ＤＥ　ＣＬＫ信号の１刻時の間肯 定されたままであるので、ＡＮＤゲート１１４６の両方の入力端子がイネーブル され、これによりＡＮＤゲートが付勢してＱＩＦ　ＰＯＰ出力識別ＦＩＦＯポツ プ信号を肯定する。これにより出力要求識別ＦＩＦＯ１０２３がイネーブルして 新しい０ＲＩＦ　ＯＵＴ　ＲＥＱ［Ｐ、Ｃ（１：口）】信号を出力要求七りシ却 ン１１４０に結合し、これらの信号は上述したようにラッチして、デコードする ことができる。その結果のＧＡＴＥＤ　Ｃ３：ＣＯＲＥＱ信号とＰ　ＲＥＱ信号 はゲート・ドライバ１１５５とＡＮＤゲート１１５２のそれぞれの入力端子に結 合され、ＲＥＱ　ＰＥＮＤＩＮＧ信号が次回に肯定された時ＯＵＴ　ＲＥＱ　［ Ｐ、Ｃ３：ＣＯＩ信号としてゲートするために使用可能である。 肯定されたＲＥＱ　ＧＲ要求許可信号はメツセージ・フリット制御セクション１ １４１内のＡＮＤゲート１１６０の入力端子もイネーブルする。　ＤＤＥＬ　Ｒ ＥＱ　ＰＥＮＤＩＮＧ遅延（２回）要求保留信号は肯定されているので、ＡＮＤ ゲート１ｉｓｏが付勢され、ＡＮＤゲートはＯＲゲート１１６１を付勢してＦＬ Ｙ信号を肯定する。　ＦＬＹ信号はフリップフロップ１１６２のデータ入力端子 に結合され、このフリップフロップはＮ０ＤＥ　ＣＬＫ信号の次の刻時の時セッ トされてＳＷ　ＦＬＹフライ・ツー・スイッチ信号を肯定し、この信号はスイッ チ１００３に結合される。 ＦＬＹ信号はＩＭＦ　ＰＯＰ入カメッセージＦＩＦＯポツプ信号として入力メツ セージＰＩＦ０１０２２にも結合される。 １０２２はイネーブルされて、ＭＯＤＥ　ＣＬＫ信号の連続する刻時ごとに、デ ータ・ルータ・メツセージ・パケット３０の連続するフリットを表したＦＩＦＯ 信号からＦＬＩＴ／ＦＩＦＯフリットを送信する。 ＯＲゲート１１６１が最初にＦＬＹ信号を肯定した時点で、入力メツセージＰＩ ＦＯ１０２２（図１１Ｂ）はデータ・ルータ・メツセージ・パケット３０の最初 のフリットを表したＦＩＦＯ信号からＦＬＩＴ／ＦＩＦＯフリットを送信する。 ＦＬＩＴ／ＦＩＦＯ信号はラッチ１１６３にバッファされ、Ｎ０ＤＥ　ＣＬＫ信 号の刻時を受け工ラッチされる。ラッチ１１６３から送信される出力信号はスイ ッチ１００３に送信されるＳＷ　ＦＬＩＴフリット・ツー・スイッチ信号からな っている。ＦＬＹ信号が否定されている間、入力メツセージＦＩＦＯ１０２２は ＦＬＩＴ／ＦＩＦＯ信号を未変更のまま維持し、データ・ルータ・メツセージ・ パケット３０の最初のフリットを表しているので、ＳＷ　ＦＬＩＴ信号はＮ０Ｄ Ｅ　ＣＬＫ信号の連続する刻時の時最初のフリットを表し続ける。しかし、ＦＬ Ｙ信号が肯定されると、肯定されたＩＭＦ　ＰＯＰ信号は入力メツセージＦＩＦ Ｏ１０２２をイネーブルして連続するフリットをラッチ１１６３に送信し、ラッ チはこれらのフリットをラッチし、ＳＷ　ＦＬＩＴ信号としてスイッチ１００３ に送信する。 上述したように、ＤＤＥＬ　ＲＥＱ　ＰＥＮＤＩＮＧ遅延（２回）要求保留信号 は、制御回路１１４３がＲＥＱ　ＰＥＮＤＩＮＧ信号を肯定した後Ｎ０ＤＥ　Ｃ ＬＫ信号の２刻時の間肯定されたままになっている。ＤＤＥＬ　ＲＥＱ　ＰＥＮ ＤＩＮＧ信号が否定されると、ＡＮＤゲート１１６０は減勢される。その時点で は、ラッチ１１６３はデータ・ルータ・メツセージ・パケット３０の最初の２フ リツトを表したＳＷ　ＦＬＩＴフリット・ツー・スイッチ信号を送信している。 追加のフリットを表したＳＷ　ＦＬＩＴ信号の送信をイネーブルするために、ス イッチ１００３はＳＷ　ＦＬＯＩ！＋スイッチからフロー信号を肯定する。肯定 されたＲＥＱ　ＧＲ要求許可信号とＳＷ　ＦＬＯ！スイッチからフロー信号が同 時に現れると、ＡＮＤゲート１１６４が付勢され、ＯＲゲート１１６１を付勢し たままに維持する。 スイッチ１００３ば、データ・ルータ・メツセージ・パケット３０の最初の２フ リツトを表したＳＷ　ＦＬＩＴフリット・ツー・スイッチ信号を受信した後、Ｓ Ｗ　ＦＬＯＷ信号を否定する子とによってそこへの連続フリットのフローを停止 することができる。ＳＷ　ＦＬＯ胃信号を否定すると、ＡＮＤゲー）　１１６４ が減勢され、ＯＲゲート１１６１を減勢し、ＯＲゲートはＦＬＹ信号を否定する 。　Ｎ０ＤＥ　（：ＬＫ傷信号次の刻時の時、否定されたＦＬＹ信号はフリップ フロップ１１６２をクリアし、フリップフロップはＳＷ　ＦＬＹ信号を否定する 。　ＦＬＹ信号が否定されると、ＩＭＦ　ＰＯＰ入カメッセージＦＩＦＯポツプ 信号も否定され、入カメツセージＦＩＦＯ１０２２のシーケンスを停止する。そ のあと、スイッチ１００３はＳＷ　ＦＬＯＷスイッチ・フロー信号を再肯定する と連続フリットのフローを再開することかでき、再開すると、ＡＮＤゲー　Ｉへ １１６４とＯＲゲート１１６１が再付勢されてＦＬＹ信号とＩＭＦ　ＰＤＰ信号 を肯定し、フリップフロップを再びセットさせてＳＷ　ＦＬＹ信号を肯定るフリ ットを表したＦＬＩＴ／ＦＩＦＯＦＩＦＯからのフリット信号を送信している途 中で、入力メンセージＦＩＦＯはＮＥＯＭ／ＦＩＦＯＦＩＦＯからメツセージ終 了近接信号を肯定する。 上述したように、ＮＥＯＭ／ＦＩＦＯ信号はデータ・ルータ・メツセージ・パケ ット３０の最後から３番目のフリッＩ・を表したＦＩＦＯ信号からのＦＬＩＴ／ ＦＩＦＯフリットと同時に肯定される。　ＮＥＯＭ／ＦＩＦＯ信号はＡＮＤゲー ト０６５の一方の入力端子をイネーブルする。’　ＦＬＹ信号は肯定されている ので、ＡＮＤゲート１１６５が付勢され、２つのフリップフロップ１１６６と１ １６７の直接セット入力端子をイネーブルし、両方のフリップフロップをセット する。セットされたフリップフロップ１１６６はＰＲＥＲＥＬＥＡＳＥ信号を肯 定する。 再び図１１Ｂ−３Ａに示すように、ＰＲＥＲＥＬＥＡＳＥ信号が肯定されると、 制御回路１１４３がイネーブルして別の状態にシーケンスする。　ＯＩＦ　ＥＭ ＰＴＹ信号が同時に肯定されて出力要求識別ＰＩＦＯ１０２３が空であることを 示していると、制御回路１１４３はＮ０ＤＥ　ＣＬＫ信号の次の刻時の時アイド ル状態にシーケンスし、ＲＥＱ　ＧＲ要求許可信号を否定する。他方、ＯＩＦ　 ＥＭＰＴＹ信号が否定されると、制御回路１１４３は要求保留状態に戻る。要求 保留状態になると、制御回路１１４３はＲ′Ｆｏ　ＧＲ傷信号否定し、ＲＥＱＰ ＥＮＤＩＮＧ要求保留信号を肯定する。 どちらの場合もＲＥＱ　ＧＲ傷信号否定されているので、ＡＮＤゲー）−１１６ ４が減勢される。しかし、セットされたフリップフロップ１１６７はＡＬＭＯＳ Ｔ　ＤＯＮＥ信号を肯定し、ＯＲゲートＩ、１６１を付勢状態に維持し、ＦＬＹ 信号を肯定さ、ｉ″Ｌだままに維持する。この時点では、スイッチ１００３はＳ Ｗ　ＦＬＯＷスイッチからフロー信号を通してＦＬＹ信号とＳＷ　ＦＬＹ信号を 制御できないので、データ・ルータ・メツセージ・パケット３０の最後の少数の フリットを表したＳＷ　ＦＬＩＴ信号を受け付ける。 上述したように、フリップフロップ１１６６は、ラッチ１１６３からのＳＷ　Ｆ ＬＩＴ信号がデータ・ルータ・メツセージ・パケット３０の最後から３番目のフ リットを表すと同時にＰＲＥＲＥＬＥＡＳＥ信号を肯定する。肯定されたＰＲＥ ＲＥＬＥＡＳＥ信号はフリップフロップ１１６８のデータ入力端子もイネーブル し、このフリップフロップはＮ０ＤＥ　Ｃ１、Ｋ信号の次の刻時を受けるとセッ トされる。セットされたフリップフロップ１１６ＪＩはＳＷ　ＲＥＬＥＡＳＥリ リース・ツー・スイッチ信号を肯定する。理解されるように、ＳＷ　ＲＥＬＥＡ ＳＥ信号はデータ・ルータ・メツセージ・パケット３０の最後の２番目のフリッ トと同時に肯定される。　ＳＷ　ＲＥＬＥＡＳＥ信号はフリップフロップ１１６ ７の直接リセット入力端子も制御し、この信号が肯定されるとフリップフロップ をリセットする。リセットされたフリップフロップ１１６７はＰＲＥＲＥＬＥＡ ＳＥ信号を否定し、この信号はフリップフロップ１１６８をイネーブルしてＮ０ ＤＥＣＬＫ信号の次の刻時を受けてリセットする。この時点で、　Ｓｌｊ　ＦＬ ＩＴフリット・ツー・スイッチ信号はデータ・ルータ・メツセージ・パケット３ ０の最後のフリットを表している。 同時に、入力メツセージＦＩＦＯ１０２２はＥＯＭ／ＦＩＦＯＦＩＦＯからのメ ツセージ終了信号を肯定する。　ＡＬＭＯＳＴＤＯＮＥ信号はまだ肯定されてい て、ＯＲゲート１１６３を付勢しているので、ＦＬＹ信号も肯定される。ＥＯＭ ／ＦＩＦＯ信号とＦＬＹ信号が同時に肯定されると、ＡＮＤゲート１１６８が付 勢され、フリップフロップ１１６７の直接リセット入力端子を付勢する。これに よりフリップフロップ１１６７がリセットされ、ＦＬＹ信号とＩＮＦ　ＰＯＰ入 カメッセージＦＩＦＯポツプ信号を否定する。　ＭＯＤＥ　ＣＬＫ信号の次の刻 時の時、フリップフロップ１１６３はリセットされ、ＳＷ　ＦＬＹ信号を否定す る。 上述したように、制御回路１１４３は、ＳＷ　ＦＬＩＴ信号がデータ・ルータ・ メツセージ・パケット３０の最後から３番目のフリットを表すと同時に、要求許 可状態からどちらの状態になるかは、ＯＩＦ　ＥＭＰＴＹ信号の状態によって決 まる。制御回路１１４３がアイドル状態にシーケンスした場合は、スイッチ入力 制御回路１０２４はＯＩＦＥＭＰＴＹ信号が否定された時上述したように操作を 繰り返すことができる。他方、制御回路１１４３が要求保留状態にシーケンスし た場合は、ＲＥＱ　ＰＥＮＤＩＮＧ信号が同時に肯定され、　ＡＮＤ’ゲート１ １５２およびゲート・ドライバ１１５５をイネーブルしてＯＵＴ　ＲＥＱ［Ｐ、 Ｃ３：ＣＯＩ／ＳＷスイッチに出力要求信号をスイッチ１００３に結合する０図 １１Ｃ−１〜図１１ｃｍ６を参照して上述するように、スイッチ１００３は、メ ツセージ・フリット制御回路１１４１がデータ・ルータ・メツセージ・パケット ３０の最後のフリットを表したＳＷ　ＦＬＩＴフリット・ツー・スイッチ信号を 送信した直後に、ＲＥＱ　ＧＲＡＮＴＥＤ信号を肯定して、制御回路１１４３を イネーブルして要求許可状態にシーケンスさせ、メツセージ・フリット制御回路 １１４１をイネーブルして即時に次のデータ・ルータ・メツセージ・パケット３ ０の最初のフリットを表したＳＷ　ＦＬＩＴ信号の送信を開始することを可能に する。 上述したように、入力制御回路１０１０（ｉ）は図１１Ｂ〜図１１Ｂ−２Ａを参 照して上述した入力子回路１００６（ｉ）と類似しているが、以下に説明するよ うに１つだけ例外がある。特に、上述したように、データ・ルータ・ノード２２ 　ｃｉ、　ｊ、　ｋ）がルータ・ノード１５を定義しているツリーを下ってデー タ・ルータ・メツセージ・パケット３０の受渡しを開始したどき、ノード２２（ ｉ、ｊ、ｋ）ばそのあとツリーを上ってパケット３０を戻すことはしない。 入力親回路１０１０（ｉ）がデータ・ルータ・メツセージ・パケット３０を受信 すると、そのパケット３ｏはツリーを下って受け渡されることになる。従って、 入力親回路るようにスイッチ１００３をイネーブルしない、これはそうすると、 パケット３０がツリーを上って戻されるからである。従って、入力親回路１０１ ０（ｉ）には、図１１８〜図１１Ｂ−３Ａを参照して上述したＯＵＴ　ＲＥＱ［ Ｐ、Ｃ（１：Ｏ）ｌ信号およびＯＵＴ　ＲＥＱ［Ｐ、Ｃ３：ＣＯＩ／ＳＷ信号の 中（７）ＯＵＴ　ＲＥＱ　Ｐ出力要求親信号に対応する信号を生成するための回 路を、それぞれの入力メツセージ制御回路１０２１とスイッチ入力制御回路１０ ２４に設ける必要がない。 ３、スイッチ１００３ ■、概要 図１１Ｃ−ｉおよび図１１ｃｍ２はデータ・ルータ・ノード２２　（ｔ、　ｊ、 　ｋ）に置かれたスイッチ１００３　（図１１Ａ）（７）概要フロック図を示し たものである。スイッチ１００３は図１１Ｃ−１に示す制御セクション１２００ と図１１Ｃ−２に示すスイッチング・セクション１２０１とからなっている。図 １１Ｃ−２に示すように、スイッチング・セクション１２０１は、全体を符号１ ２０２（ｘ、ｙ）で示した複数のスイッチ・セルからなっている。スイッチ・セ ル１２０２（ｘ、ｙ）の詳細を図１１Ｃ−６を参照して上述する。図１１ｃｍ２ に示すように、スイッチ・セルは複数の行と列からなるマトリックスに配列され ている。各行のスイッチング・セルは、ニーモニック識別名　（ｍｎｅｍｏｎｉ ｃ　１ｄｅｎｔｉｆｉｅｒ）”ＩＣｉ“（入力子”Ｃｉ”）または“ＩＰｉ”（ 入力親”Ｐｉ“）で示した特定の入力子または親回路１００６（ｉ）もしくはｘ ｏｘｏ（ｉ）　（図１１Ａ）と関連づけられている。ここで、“ｉ”は０から３ までの値をもつ指標である０図１１ｃｍ２に示ず各列のスイッチング・セルは二 −モニック識別名”ＯＣＡ”（出力子”Ｃｉ”）または”ＩＰｉ”（出力親“Ｐ ｉ”）で示した特定の入力子または親回路１００７（ｉ）または１０１１（ｉ） と関連づけられている。ここで、”ｉ”は０から３までの値をもつ指標である。 スイッチング・セルの符号１２０２　（ｘ、　ｙ）において、指標”Ｘ”はセル の行に関連づけられた入力子または親回路を示し、指標”ｙ”は行の列に関連づ けられた出力子または親回路を示している。 各スイッチ・セル１２０２　（ｘ、　ｙ）はセルの行に関連する入力子または親 回路１００６　（ｉ）または１０１０（ｉ）からのＳＷ　ＦＬＩＴフリット・ツ ー・スイッチ信号をセルの列に関連する出力子または親回路１００７（ｉ）また は１０１１（ｉ）に、制御セクション１２００からのイネーブル信号の制御の下 で選択的に結合する。スイッチ・セル１２０２（ｘ、ｙ）は受信したＳＷ　ＦＬ ＩＴ信号をＳＷ　ＦＬＩＴ／Ｃｉスイッチ・フリット・ツー子”Ｃ１”またはＳ Ｗ　ＦＬＩＴ／Ｐｉスイッチ、フリット・ツー親“Ｐｉ”信号として、そこに接 続された出力子または親回路１００７（ｉ）もしくは１０１１　（ｉ）に応じて 結合する０例えば、スイッチ・セル１２０２（ＧＯ，Ｃ３）は入力子回路１００ ６（０）（図１１Ｃ−２にはＣＯ／ＳＷ　ＦＬＩＴ信号として示されている。た だし、スラッシュの前の”ＣＯ”はｓｗＦＬＩＴ信号のソースを示している）か らのＳＷ　ＦＬＩＴ信号をＳＷ　ＦＬＩＴ／Ｃ３スイッチ・フリット・ツー子Ｃ ３信号として、選択的に出力子回路１００７（３）に結合する。同様に、スイッ チ・セル１２０２（ＧＯ，ＰＯ）は入力子回路１００６（０）からのＳＷ　ＦＬ ＩＴ信号をＳＷ　ＦＬＩＴ／出力親回路ｌロ１１（０）選択的に結合する。 各スイッチ・セル１２０２（ｘ、ｙ）もまた、対応する入力子または親回路１０ ０６（王）または１０１０（ｉ）からＳＷ　ＦＬＹ７ライ・ツー・スイッチ信号 を受信して、その信号をＳＷ　ＦＬＹ／ＣＬスイッチ・フライ・ツー子”Ｃｉ“ 信号またはＳＷ　ＦＬＹ／Ｐｉスイッチ・フライ・ツー親”Ｐｉ”信号として、 そこに接続された出力親または子回路１００７（ｉ）または１０１１（ｉ）に選 択的に結合する。スイッチ・セル１２０２（ｘ、ｙ）もまた、入力子または親回 路１０１１　（ｉ）または１００７（ｉ）からＳＷ　ＦＬＯＷ／Ｐｉ親”Ｐｉ” からのスイッチへのフロー信号またはＳＷ　ＦＬＯＷ／Ｃｉ子”Ｃｉ”からのス イッチへのフロー信号を受信して、その信号をＳＷ　ＦＬＯＷ／Ｃｉスイッチか らの子”Ｃｉ”へのフロー信号またはＳＷ　ＦＬＯＷ／Ｐｉ親”ＰＬ”からのス イッチへフロー信号として、そこに接続された入力子または親回路１００５（ｉ ）または１０１０（ｉ）に選択的に結合する０図１１Ｂに示すように、例えば、 入力子回路１００６（ｉ）または子”ＣＬ”インタフェース回路１００１（ｉ） 　（図１１Ａ）は、ＳＷ　ＦＬＯＷ／Ｃｉ信号をＳＷ　ＦＬＯＷスイッチからの フロー信号として受信する。 各入力親回路１ｏｌｏ（ｉ）は同様にＳＷ　ＦＬＯＷ／ＰＬ信号を受信する。 各スイッチ・セル１２０２（ｘ、ｙ）はそこに接続された入力子または親回路１ ００６（ｉ）または１０１０（ｉ）からＣｉ／５ＷＲＥＬＥＡＳＥ子“Ｃｉ”か らのスイッチ・リリース信号またはＰｉ／ＳＷ親”Ｐｉ”からのスイッチ・リリ ース信号も受信する。各Ｃｉ／ＳＷ　ＲＥＬＥＡＳＥ信号はスイッチ・セル１２ ０２（Ｃｉ、ｙ）のすべてに送られ、この信号が肯定されると、ＣＬ／ＳＷ　Ｆ ＬＩＴ子”Ｃｉ”からのフリットへのスイッチ信号をそこに接続された８力子ま たは親回路１００７（ｉ）または１０１１（ｉ）に結合するセルをディスエーブ ルする。その時点で、スイッチング・セクション１２００は出力子または親回路 １００７（ｙ）または１０１１（ｙ）に接続されたセル１２０２　（ｘ、　ｙ） が選択できることを示す”Ｙ″ＳＥＬ　ＥＮ選択イネーブル信号を生成する。 注意すべきことは、図１１Ｃ−２に示す実施例の出力親回路１０１１　（ｉ）に 関連する列には、入力親回路１０１０（ｉ）に関連する行にスイッチング・セル が含まれていないことである。この実施例では、上述したように、データ・ルー タ・ノード２２　ｃｉ、　ｊ、　ｋ）がデータ・ルータ１５を定義したツリーを 下ってデータ・ルータ・メツセージ・パケット３０を送ることを開始する時は、 そのあとツリーを上ってパケット３０を逆暴こ送る。ことはしない。 従って、スイッチング回路１２旧が入力親回路１０１０（ｉ）からデータ・ルー タ・メツセージ・バケット３０を受信した場合、バケット３０を出力親回路１０ １１　（ｉ）積送らないので、スイッチング回路１２０１はそのためのスイッチ ング・セル１２０２（ｘ、ｙ）を必要としない。 図１１Ｃ−１に示す制御セクション１２００は、セル１２０２（ｘ、ｙ）を選択 的にイネーブルする選択制御信号を生成する。この操作では、制御セクタ５ン１ ２００は、入力子および親回路１００６（ｊ）および１０１０（ｉ）からのＣＬ 　０ＵＴＲＥＱ［Ｐ、Ｃ３：ＣＯＩ／ＳＷ子“ｅｉ”からのスイッチへの出力要 求信号とＰｉ　ＯＵＴ　ＲＥＱ［Ｐ、Ｃ３：ＣＯＩ／！Ｊ親−Ｐｔ”カラ（７） 　スイッチへの出力要求信号、およびスイッチング・セクション１２０１からの Ｐ３：ＰＯＳＥＬ　ＥＮ出力親選択イネーブル信号とＣｉ　ＳＥＬ　ＥＮ出力子 選択イネーブル信号を使用す−ｉｓ、Ｅ　＝　−モニック識別名Ｃｉ　０ＩＪＴ 　ＲＥＱ［Ｐ、Ｃ３：ＣＯＩ／ＳＷトＰｉ　ＯＵＴ　ＲＥＱ［Ｐ、Ｃ３：ＣＯ） ／Ｓ胃の中の−Ｃｉ“または“Ｐｉ−接頭部はソース人力子または親回路１００ ６（ｉ）または１０１０（ｉ）を示している。従って、例えば、Ｃｉ　０ＵＴＲ ＥＱ　ＣＰ、　Ｃ３：　ｃｏＪ／ＳＷ信号は、ＣｉがＣＯに対応する場合、図１ １Ｂに示すＯＵＴ　ＲＥＱ［Ｐ、Ｃ３：ＣＯＩ／５ｌｉｔを構成す。　ａ　］　 ；：　ｈらの信号のすべてを受けると、制御セクション１２００はＰ３　：ＰＯ ＳＥＬ　［Ｃ３：ＣＯ１選択信号トＯＣｙ　ＳＥＬ　［Ｐ３　：　ＰＯ，Ｃ３： 　ＣＯＩ選択信号（”ｙ“は特定の出力子回路１００６　（３１）を示す指標で ある）を生成する。 スイッチ制御回路１２００は５つの回路からなっている。つまり、１つの親仲裁 回路１２１０と４つの子仲裁回路１２１Ｈｙ）　（”ｙ”は０かも３までの整数 値からなる指標である）である。親仲裁回路１２１０はＣ３二ＣＯＲＥＱ　Ｐ子 要求親信号とＰ３：ＰＯＳＥＬ　ＥＮ親選択イネーブル信号を受信し、こわを受 けてＰ３：ＰＯＳＥＬ　［Ｃ３：ＣＯＩ出力親選択信号を生成する。Ｃ３：ＣＯ ＲＥＱ　Ｐ信号は入力子回路１００６（ｉ）からのＣＬ　ＯＵＴ　ＲＥＱ［Ｐ、 Ｃ３：ＣＯＩ／ＳＷ子”Ｃｉ−からのスイνチへの出力要求信号の親要求部分を 構成している。 撓仲弐回路１２１Ｏによって生成されたＰ３：ＰＯ５ＥＬ（Ｃ３：ＣＯＩ選択信 号は出力回路１０１Ｈｉ）に関連する列の中のスイッチング・セルを制御する１ ６個の信号からなっている。各信号は、”Ｐｙ　ＳＥＬ　Ｃｘ“形式の二−モニ ック議別名をもち、肯定されると、スイッチング・（τル１２０２（ｘ、ｙ）を イネーブルする。理解されるように、１つのＰｙ　ＳＥＬ　Ｃｘ信号は、ｙ”の 各値に対して任意の時点で肯定されうる。これにより、１つの入力子回路１００ ６（ｉ）だけからのＳＷ　ＦＬＩＴ信号は任意の時点に出力親回路１０１１（ｉ ）に結合されることになる。 親仲裁回路１２１０はＰ３：ＰＯＳＥＬ　［Ｃ３：ＣＯＩ選択信号をＰ　ＧＲＡ ＮＴＳ　［Ｃ３：Ｃ：（１７親の子許可店号として入力子回路１００６（ｉ）に 送信する。　Ｐ　ＧＲＡＮＴＳ　（Ｃ３：ＣＯＪ信号は４つの信号からなり、各 信号はニーモニツク”Ｐ　ＧＲＡＮＴＳ　Ｃｉ”と名づけられ、各入力子回路１ ００６（ｉ）に関連づけられている。親仲裁回路１２１Ｏは、Ｐ３：ＰＯＳＥＬ 　［Ｃ３：ＣＯＩ信号を肯定して入力子回路１００６　（ｉ）に関連する行の中 のスイッチング・セル１２０２（ｘ、ｙ）をイネーブルする時、Ｐ　ＧＲＡＮＴ Ｓ　Ｃｉ傷信号肯定する。 各子仲裁回路１２１１（ｙ）はスイッチング・セル１２０２（ｘ、　ｙ）の１つ の列と関連づけられ、指標”ｙ”で識別されている。各子仲裁回路１２１１（、 ｙ）はＰ３：ＰＯ，Ｃ３：ＣＯＲＥＱｃｙ親および子要求子信号とｏｃｙ　ＳＥ Ｌ　ＥＮ出力選択イネーブル信号をスイッチング・セル１２０２　（ｘ、　ｙ） の関連列から受信する。これを受けて、子仲裁回路１２１１（ｙ）はその列につ いてｏｃｙ　ＳＥＬ［Ｐ３：ＰＯ，Ｃ３：ＣＯＩ出力子選択信号を生成する。 ＯＣｙ　ＳＥＬ［Ｐ３：ＰＯ，Ｃ３：ＣＯＩ信号は、実際には、８つの信号から なり、”ＯＣｙ　ＳＥＬ　Ｐｘ”と−０Ｃｙ　ＳＥＬ　Ｃｘ−の一般的なニーモ ニック識別名が付いている。ただし、”Ｘ”は入力子または親、従って、スイッ チング・セクション１２０１の中のスイッチング・セル１２０２（Ｘ、ｙ）の特 定の行を示している。各ＯＣｙ　ＳＥＬ　Ｐｘ傷信号ＯＣｙ　ＳＥＬ　Ｃｘ信号 は肯定されると、スイッチング・セル１２０２　（ｘ、　ｙ）をイネーブルする 。なお、ＯＣｙ　ＳＥＬ　Ｐｘ傷信号よびＯＣ３’　５ＥＬＣｘ信号のうちのた だ１つの信号が、任意時点で肯定されつる。これにより、１つの入力子または親 回路１００６（ｉ）と１０１０（ｉ）だけからのＳＷ　ＦＬＩＴ信号が任意の時 点で出力子回路１００７（ｉ）に結合される。 各子仲裁回路１２１１（ｙ）はｏｃｙ　ＳＥＬ　［Ｐ３：ＰＯ，Ｃ３：ＣＯＩ選 択信号をＣｙ　ＧＲＡＮＴＳ　［Ｐ３：ＰＯ，Ｃ３：ＣＯＩ子許可親および子信 号として入力子および親回路１００６（ｉ）と１０１０　（ｉ）に送信する。　 Ｃｙ　ＧＲＡＮＴＳ　［Ｐ３：ＰＯ，Ｃ３：ＣＯＩ信号は８つの信号からなり、 各々は二−モニック”Ｃｙ　ＧＲＡＮＴＳ　Ｐｉ”の識別名が付いており、各入 力親回路１０１０（ｉ）に関連づけられ、あるいはニーモニツク”Ｃｙ　ＧＲＡ ＮＴＳ　Ｃｉ”の識別名が付いていおり、各入力子回路１００６　（ｉ）に関連 づけられている。子仲裁回路１２１１（ｙ）がｏｃｙ　ＳＥＬ　［Ｐ３：ＰＯ， Ｃ３：ＣＯ１選択信号を肯定して入力子または親回路１００６（ｉ）または２０ １０（ｉ）に関連する行の中のスイッチング・セル１２０２（ｘ、ｙ）をイネー ブルすると、Ｃｙ　ＧＲＡＮＴＳ　ＰｉまたはＣ”ｌ　ＧＲＡＮＴＳ　Ｃｉ傷信 号肯定する。 また、スイッチ制御セクション１２００は各入力子回路１００６（ｉ）に関連す るＰ　ＧＲＡＮＴＳ　ＣＬ倍信号よびＣｙ　ＧＲＡＮＴＳ　Ｃｉ傷信号ＯＲをと って、Ｃｉ　ＲＥＱ　ＧＲＡＮＴＥＤ信号を形成し、この信号はＲＥＱ　ＧＲＡ ＮＴＥＤ信号（図１１Ｂと図１１Ｂ−３）として入力子回路１００６（ｉ）に結 合される。 入力子回路１００６（０）　（７）ＯＲ演算は図１１Ｃ−１にＯＲゲー）　１２ １２（０）で表されている。明らかなように、スイッチ制御セクシ！Ｉ　：／　 １２００は、Ｐ　ＧＲＡＮＴＳ　Ｃｉ傷信号（：ｙ　ＧＲＡＮＴＳ　Ｃｉ傷信号 受けると、他の入力子回路１００６（ｉ）の各々に対して対応するＣｉ　ＲＥＱ 　ＧＲＡＮＴＥＤ信号を生成するＯＲゲートを含んでいる。さらに、スイッチ制 御セクションはＣｙ　ＧＲＡＮＴＳ　Ｐｉ傷信号受けると、入力親回路１０１０ （ｉ）の各々に対して対応するＰｉ　ＲＥＱＧＲＡＮＴＥＤ信号を生成するＯＲ ゲートを含んでいる。 親仲裁回路１２１０は、以下に詳しく説明するように、２次元優先度チェインか らなっている。 各子仲裁回路１２１１（ｉ）は、図１　ＩＣ−３と図１１ｃｍ４を参照して以下 に詳しく説明するように、基本的に１次元優先度チェインからなっている。これ に関連して、各子仲裁回路１２ｉ１（ｙ）は各々が８個のＰ３：ＰＯ，Ｃ３：Ｃ ＯＲＥＱＣＬ信号の１つで表された最大８個までの要求を１つの資源（ｒｅｓｏ ｕｒｃｅ）に割り当て、資源は出力子または親回路ｔｏｏ７（ｙ）または１０１ １（ｙ）に関連するスイッチング・セル１２０２　（ｘ、　ｙ）の列によって表 されている。子仲裁回路１２１１（ｙ）は資源へのアクセスを優先度に基づいて 許可するが、許可するのは、優先度がリクエスタ間で移動回転して、他のりクエ スタからの要求が多数であるために不当に長期間資源をアクセスするのを禁止さ れるリクエスタがないようにするためである。 ｉｔ、スイッチ制御回路 ａ、子仲裁回路１２１１（ｉ） 子仲裁回路１２１１（ｉ）の詳細について、図１１ｃｍ３および図１１Ｃ−４を 参照して説明する０図１１Ｃ−３に示すように、入力子および親インタフェース 回路によるアクセスを制御する子仲裁回路１２１１（ｉ）はバイナリ仲裁ツリー １２１３．出力回路１２１４およびラウントロピン・カウンタ回路１２１５から 構成されている。ラウントロピン・カウンタ回路１２１５は０から７までの値を 表したバイナリ・コードＤ（２：０）信号を生成し、各信号は８つの要求信号、 つまり、４つのＣｘ　ＲＥＱ　ＣＬ入力子”Ｃｘ”要求出力子”ＣＬ”信号と４ つのＰｘ　ＲＥＱ　Ｃｉ入カ親“Ｐｘ”要求出力子”Ｃｉ”信号の１つと関連づ けられており、これらの信号は子仲裁回路１２１Ｈｉ）によって受信される。 仲裁ツリー１２１３は８つのＣｘ　ＲＥＱ　ＣｉおよびＰｘ　ＲＥＱＣｉ要求信 号を受信し、ラウントロピン・カウンタ回路１２１５からのＤ（２：０）信号で 指定された信号を選択し、これを受けてＣｘ　ＳＥＬ入力子”Ｃｘ”選択信号ま たはＰｘ　ＳＥＬ入力親”Ｐｘ”選択信号を肯定する。出力回路１２１４は、ス イッチング・セクション１２０１がＣｉ　ＳＥＬ　ＥＮ出力子’ＣＬ”選択イネ ーブル信号を肯定した時、対応するＣｉ　ＳＥＬ　Ｃｘ出力子”Ｃｌｏ選択人力 子”Ｃｘ“信号またはにｉ　ＳＥＬ　Ｐｘ出力子”Ｃｘ”選択入力親−Ｐｘ”信 号を肯定する。同時に、出力回路１２１４は対応するＣｉ　ＧＲＡＮＴＳ　Ｃｘ まンはＣｉ　ＧＲＡＮＴＳ　Ｃｘ信号を肯定し、この信号は図１１Ｃ−１を参照 して上述したように、選択した入力子回路１００６　（ｘ）に送信するためのＣ ｘ　ＲＥＱ　ＧＲＡＮＴＥＤ信号、または選択した入力親回路１０１０（Ｘ）に 送信するための対応する信号を生成する際に、スイッチ制御セクション１２００ によって使用される０図１１Ｂ〜図１１Ｂ−３Ａを参照して上述したように、入 力子または親回路１００６　（ｘ）または１０１０（Ｘ）はＣｘ　ＲＥＱ　Ｃｉ またはＰｘ　ＲＥＱ　Ｃｉ要求信号を否定する。 選択した入力子または親回路１００６（ｉ）または１０１０（ｉ）がＤ（２：Ｏ ）信号の現在値に関連するＣｘ　ＲＥＱ　ＣｉまたはＰｘ　ＲＥＱ　Ｃｉ倍信号 １つを肯定しないと、ラウントロピン・カウンタはＤ（２：０）の値が肯定され たＣｘ　ＲＥＱ　ＣｉまたはＰｘ　ＲＥＱ　Ｃｉ倍信号関連づけられるまでイン クリメントする。カウンタ１２１５がその値までになると、インクリメントを停 止する。さらに、仲裁ツリー１２１３はその時点でＤ（２：Ｏ）信号のそのバイ ナリ・コード値に関連づけられたＣｘ　ＳＥＬ入力子選択信号またはＰｘ　ＳＥ Ｌ入力親選択信号を肯定する。従って、ラウントロピン・カウンタ１２１５はＣ ｘ　ＲＥＱ　ＣＬ倍信号よびＰｘ　ＲＥＱ　Ｃｉ信号間の優先度が回転すること を確実にするので、入力子および親回路１００６（ｉ）と１０１０（ｉ）はすべ て妥当に等しく選択される確率をもつことになり、データ・ルータ・メツセージ ・パケット３０を結合することが禁止される期間が不当に長くなることがないよ うにする。 一般的に、仲裁ツリー１２１３は全体を符号１２１６（ｉ、ｊ）で示した仲裁セ ルから構成され、複数のレベルに編成されている。指標”ｉ”は仲裁ツリー１２ １３内の仲裁セルのレベルを示し、指標”ｊ”は同じレベルの他のセル間の仲裁 セルを示している。各仲裁セル１２１６（ｉ、ｊ）は２つの一般的操作を実行す る。まず、各仲裁セル１２１６（ｉ、ｊ）は２つの入力子または親回路１００６ （ｉ）または１０１０（ｉ）から、あるいは次の下位レベルにある２つの仲裁セ ル１２１６（ｉ−１）から要求信号を受信し、そのＯＲである統合要求信号を生 成する。 第２に、各仲裁セル１２１６（ｉ、ｊ）は、（ａ）入力子または親回路１００６ （ｉ）または１０１０（ｉ）から要求または統合要求信号、あるいは統合要求信 号、（ｂ）次の下位レベル１２１６　（ｉ−１，ｊ）によって生成された単項優 先信号、および（ｃ）特定レベル（ｉ）のＤ（ｉ）信号を受けて、ペア単位の仲 裁判断を行う、この操作では、仲裁セル１２１６（ｉ、ｊ）は入力子または親回 路１００６（ｘ）または１０１０（Ｘ）のうちどの回路が要求信号を肯定してい るかを示している単項優先信号を生成し、この信号は仲裁ツリー１２１３内の仲 裁セル１２１６（ｉ÷１．ｊ）によって使用される。従って、各仲裁セル１２１ ６（ｉ、ｊ）は、第ルベルにあって、仲裁セル１２１６（ｉ、ｊ）からぶら下が ったサブたは親回路１００６（ｉ）または１０１０（ｉ）の各々に対して優先信 号を出力する。 例えば、第ルベルにある仲裁セル１２１６（０，０）はＣＯＲＥＱ　Ｃｉおよび ＣＩ　ＲＥＱ　Ｃｉ入力子”ＣＯ”および”Ｃ１”要求出力子”Ｃｉ”信号を受 信し、ＣＯＲＥＱ　ＣｉまたはＣＩＲＥＱ　Ｃｉ倍信号どちらかが肯定されると 、ＧＯ／ＣＩ　ＲＥＱ　ＣＬ入力子”ＣＯ”または”Ｃ１”要求出力子”Ｃｉ“ 信号を肯定する。さらに、仲裁セル１２１６（０，０）は子”ＣＯ゛または”Ｃ １”′に優先権があると示している単項コードＧＯ／ＣＩ　ＰＲＥＦ入力子”Ｃ Ｏ”または”Ｃ１”優先信号の１つを肯定する。 Ｇｏ／ＣＩ　ＰＲＥＦ信号は実際には２つの信号からなり、一方の信号は入力子 回路“Ｇｏ−１００６（０）に関連づけられ、他方の信号は入力子回路”Ｃ１“ １００６（１）に関連づけられており、多くても１つの信号が肯定される。仲裁 セル１．２１６（０，０）はＣＯＲＥＱ　ＣＬおよびＣ１肛Ｑ　ＣＬ要求信号、 ＣＯＰＲＥＦおよびＣＩ　ＰＲＥＦ子“ＣＯ−または−Ｃ１”優先信号、および ラウントロピン・カウンタ回路１２１５からの下位Ｄ（０）循環カウント信号の 条件に応じて肯定されるＣＯ／ＣＩ　ＰＲＥＦ信号のうち最大でも１つを選択す る。 第ルベルの他の仲裁セル、つまり、セル１２１６（１）〜、　１２１６　（３） は同じように動作する。理解されるように、Ｄ（０）循環選択信号は、受信され たＣｘ　ＲＥＱ　ＣｉまたはＰｘ　ＲＥＱ　Ｃｉ傷信号両方とも肯定された場合 、第ルベルの仲裁セル１２１６（ＯＪ）をイネーブルして、優先信号を肯定すべ き対応する入力子または親回路の１つを選択する。　Ｄ（０）信号が肯定されろ と、仲裁セル１２１６　（０，、ｊ）は奇数の指標゛Ｘ“をもっ入力子回路１０ ０６　（ｘ）に関連する優先信号を肯定する。他方、Ｄ（０）信号が否定された 場合は、仲裁セル２２１６（０，ｊ）はゼロが偶数の指標”Ｘ”をもつ入力子回 路１００６（ｘ）に関連する優先信号を肯定する。 第２レベルの仲裁セル１２１６（１，０）は（ａ）仲裁セル１２１６　（０，Ｏ ）からＣｏ／ＣＩ　ＲＥＱ　Ｃｉ入力子”ＣＯ”または“ＣＩ”要求出力子−Ｃ ｉ−信号および（ｂ）仲裁セル１２１６（０，１）からＣ２／Ｃ３ＲＥＱ　ＣＬ 入力子“ｃｏ”または“Ｃ１”要求出力子−Ｃｉ“信号を受信し、これを受けて Ｃ３：ＣＯＲＥＱ　ＣＬ入力子要求出力子”Ｃｉ”信号を生成する。　Ｃ３：Ｃ ＯＲＥＱ　ＣＬ倍信号Ｃｘ　ＲＥＱ　Ｃｉ傷信号いずれかが肯定されると肯定さ れる。 さらに、仲裁セル１２１６（ｉ、０１はＣ３：ＣＯＰＲＥＦ優先信号を生成し、 この信号は４つの単項コード信号がらなり、各信号は入力子回路１００６　（３ ）〜１００６（０）に関連づけられている。仲裁セルがＣ３：ＣＯＲＥＱ　Ｃｉ 傷信号肯定すると、Ｃ３：ＣＯＰＲＥＦ信号の１つも肯定する。仲裁セル１２１ ６（１，０）はそのサブツリー内の仲裁セル１２１６　（０，Ｏ）と１２１６（ ０，１）　ｂ＞ら受信したＣＯ／ＣＩ　ＰＲＥＦとＣ２／Ｃ３ＰＲＥＦ優先信号 を、ラウントロピン・カウンタ１２１５からのＤ（１）信号と一緒に使用する。 上述したように、ＣＯ／ＣＩ　ＰＲＥＦ信号は最大でも１つが肯定され、同様に 、Ｃ２／Ｃ３ＰＲＥＦ信号は最大でも１つが肯定される。Ｃｏ／ＣＩ　ＰＲＥＦ 信号とＣ２／Ｃ３ＰＲＥＦ信号の各対の中の信号の１つが肯定されると、ＤＩ倍 信号使用されて、肯定すべきＣ３：ＣＯＰＲＥＦ信号の１つを選択する。仲裁セ ル１２１６（１，１）は同じように動作シテ、Ｐ３：ＰＯＲＥＱ入力親要求信号 とＰ３：ＰＯＰＲＥＦ入力親優先信号を生成する。 最後に、仲裁ツリー１２１３のルートに置かれた仲裁セ／ｌ、　１２１６　（２ ，０）は同じように動作して、Ｃ３：ＣＯＲＥＱ　Ｃｉ入力子要求出力子”Ｃｉ ”信号とＰ３：ＰＧ　ＲＥＱ　Ｃｉ入力親要求出力子”Ｃｉ”信号を受けてＣ３ ：　ＣＯ／Ｐ３二ＰＯＲＥＱ　Ｃｉ入カ子／入力親要求出力子“Ｃｉ”信号を生 成する。さらに、仲裁セＪｌ／１２１６（２，０）は同じように動作して、Ｃ３ ：ＣＯＲＥＱ　ＣｉとＰ３：ＰＯＲＥＱ　Ｃｉ要求信号、Ｃ３：ＣＯＰＲＥＦと Ｐ３：ＰＯＰＲＥＦ優先信号、およびＤ（２）信号を受けると、単項コードＣｘ 　ＳＥＬ入力子”Ｃｘ”選択信号およびＰｘ　ＳＥＬ入力親”Ｐｘ”選択信号を 生成する。　Ｃ３：ＣＯＰＲＥＦ優先信号の１つとＰ３：ＰＯＰＲＥＦ優先信号 の１つが肯定されると、Ｄ（２）信号はＣｘ　ＳＥＬ信号またはＰｘ　ＳＥＬ信 号のどれが肯定されたかを判断する。　Ｄ（２）信号が肯定されると、仲裁セル は肯定されたＰ３：ＰＯＰＲＥＦ優先信号の１つに対応するＰｘ　ＳＥＬ信号の １つを肯定する。さらに、Ｄ（２）信号が否定されると、仲裁セル１２１６（２ ）は肯定されたＣ３：ＣＯＰＲＥＦ優先信号の１つに対応するＣｘ　ＳＥＬ信号 の１つを肯定する。 上述したように、ラウントロピン・カウンタ１２１５はＯから７までの値をもつ バイナリ・コードＤ（２：０）信号を生成し、各信号は入力子および親回路１０ ０６（ｉ）または１０１０（ｉ）からのＣｘ　ＲＥＱ　ＣｉまたはＰｘ　ＲＥＱ 　Ｃｉ要求信号の１つに関連づけられている。Ｄ　（２：　０）信号の現在のバ イナリ・コード値に関連するＣｘ　ＲＥＱ　ＣｉまたはＰｘＲＥＱ　Ｃｉ要求信 号が肯定されない時は、ラウントロピン・カウンタはＤ（２）信号の値が肯定さ れたＣｘ　ＲＥＱ　ＣｉまたはＰｘ　ＲＥＱ　Ｃｉ傷信号関連するまでインクリ メントする０図１１Ｃ−３に示すように、ラウントロピン・カウンタ回路１２１ ５はバイナリ・カウンタ１２１７、マルチプレクサ１２２０．およびインバータ １２２１から構成されていとして示されている。 Ｄ（２：０）信号は仲裁ツリー１２１３に送られるほかに、マルチプレクサ１２ ２０の制御入力端子にも送られる。マルチプレクサ１２２０のデータ入力端子は Ｃｘ　ＲＥＱ　Ｃｉと　ＰｘＲＥＱ　ＣＬ要求信号を受信し、マルチプレクサ１ ２２０はＤ（２：０）信号のバイナリ・コード値に関連する信号をＳＥＬ　ＲＥ Ｑ選択要求信号として結合する。カウンタ１２１７のインクリメント・イネーブ ル端子を制御するインバータ１２２１はＳＥＬ　ＲＥＱ選択要求信号の補数をと り、ＳＥＬ　ＲＥＱ　、従ってＣｘ　ＲＥＱ　ＣＬまたはＰｘ　ＲＥＱ　ＣＬ倍 信号否定されると、カウンタエ２１７をイネーブルする。カウンタ１２１７がイ ネーブルされると、Ｎ０ＤＥ　ＣＬＫ信号の連続する刻時を受けてインクリメン トする。従って、Ｄ（２：０）信号が肯定されたＣｘ　ＲＥＱ　ＣｉまたはＰｘ 　ＲＥＱ　Ｃｉ傷信号１つを示していると、ＳＥＬ　ＲＥＱは肯定され、インバ ータ１２２１をイネーブルしてカウンタ１２１７をディスエーブルする。。 出力回路１２１４は複数のＡＮＤゲート１２２０（０）〜１２２２（７）を含ん でおり、その各々はＣｉ　ＳＥＬ　ＣｘまたはＣＬ　ＳＥＬ　Ｐｘ傷信号関連の Ｃｉ　ＧＲＡＮＴＳ　ＣｘまたはＣＬ　ＧＲＡＮＴＳ　Ｐｘ傷信号生成する。各 ＡＮＤゲート１２２２（ｉ）は、対応するＣｘ　ＳＥＬまたはＰｘ　ＳＥＬ信号 と仲裁セル１２１６（２，０）からのＣ３：ＣＯ，Ｐ３：ＰＯＲＥＱ　ＣＩ傷信 号よびスイッチング・セクション１２０１　（図ｔｉＧ−２）からのＣｉ　ＳＥ Ｌ　ＥＮ選択イネーブル信号を受けて、それぞれの出力信号を肯定するやさらに 、出力回路１２１４はＡＮＤゲート１２２３を備えており、これはＣ３：ＣＯ， Ｐ３：ＰＯＲＥＱ　Ｃ１信号とＣｉ　ＳＥＬ　ＥＮ選択イネーブル信号を同時に 受６プるとＣＬ　ＴＡＫＥＮ信号を生成する。　Ｃｉ　ＴＡＫＥＮ信号はノード 制御回路１００４　（図１１Ａ）に結合され、ある特定の出力子回路１００７（ ｉ）の仲裁回路１２１１（ｉ）が入力子または親回路１００６（ｉ）または１０ １０（ｉ）の１つをいつ選択したかを示している。 図１１Ｇ−４は仲裁ツリー１２１３の第ルベルにおける仲裁セル１２１６　（０ ，０）’のロジック図を示している。その他の仲裁セル１２１６（ｉ、ｊ）も同 じである０図１１ｃｍ４に示すように、仲裁セルはＯＲゲート１２２４を含んで おり。 このＯＲゲートは入力子回路１００６（０）と１００６（ｉ）からＣＯＲＥＱ　 ＣＬとＣ４ＲＥＱ　（Ｊ要求信号を受信し、どちらかの入力信号が肯定されると 、ＧＯ／ＣＩ　ＥＱ　Ｃｉ統合要求信号を生成する。 ＣＯＲＥＱ　（Ｊ信号とＣＩ　ＲＥＱ　（、Ｌ信号はラウントロピン・カウンタ １２１７からのＤ（０）信号と一緒にセレクタ回路１２ｚ５にも結合される。セ レクタ回路はＡＮＤゲート１２２６を含んでおり、これはＣＯＲＥＱ　ＣＬ要求 信号とインバータ１２２６からのＳＥＬ　Ｃ１選択子”Ｃ１“信号の補数を同時 に受けると、ＳＥＬ　Ｃｏ　ＰＲＥ、Ｆ　ＥＮ選択子”ＣＯ”優先イネーブル信 号を生成する。一方、ＳＥＬ　Ｃ１信号はＡＮＤゲート１２３０によって生成さ れる。ＤＯまたはＣＩ　ＳＥＬ　Ｃｉ傷信号一方または両方が否定されると、Ａ ＮＤゲート１２３０がディスエーブルされてＳＥＬ　Ｃ１信号を否定する。否定 されたＳＥＬ　Ｃ１信号はインバータ１２２７によって補数がとられ、ＡＮＤゲ ート１２２６の一方の入力端子なイネーブルする。従って、ＣＯＲＥＱ　Ｃ１信 号が肯定されると、ＡＮＤゲート１２２６はＳＥＬ　Ｃｏ　ＰＲＥＦ　ＥＮ信号 を肯定する。 肯定されたＳＥＬ　ＣＯＰＲＥＦ　ＥＮ信号はＡＮＤゲート１２３１の一方の入 力端子を付勢し、他方の入力端子は肯定されたＣＯＰＲＥＦ子”ＣＯ“優先信号 によってイネーブル状態に維持されている。従って、ＡＮＤゲート１２３１が付 勢されて、入力子回路１００６（０）に関連するＧＯ／ＣＩ　ＰＲＥＦ優先信号 の１つを肯定する。肯定されたＳＥＬ　ＣＯＰＲＥＦ　ＥＮ信号はインバータ１ ２３２によって補数がとられて、　ＳＥＬ　Ｃ：ＩＰＲＥＦ　ＥＮ選択子”ＣＩ ”優先イネーブル信号を否定する。 否定されたＳＥＬ　ＣＩ　ＰＲＥＦ　ＥＮ信号はＡＮＤゲート１２３３をディス エーブルするので、ＡＮＤゲートは入力子回路１００６（ｉ）に関連するＧＯ／ ＣＩ　ＰＲＥＦ優先信号の１つを否定する。 他方、ＣＩ　ＲＥＱ　Ｃｉ傷信号Ｄ（０）信号の両方が肯定されると、ＡＮＤゲ ート１２３０が付勢されてＳＥＬ　Ｃ１信号を肯定する。肯定されたＳＥＬ　Ｃ １信号はインバータ１２２７をイネーブルし、Ｃｏ　ＲＥＱ　Ｃｉ傷信号状態に 関係なく、ＡＮＤゲート１２２６をディスエーブルしてＳＥＬ　Ｃｏ　ＰＲＥＦ 　ＥＮ信号を否定状態に維持する。否定されたＳＥＬ　ＣＯＰＲＥＦ　ＥＮ信号 はＡＮＤゲー）−１２３１をディスエーブルするので、ＡＮＤゲートは入力子回 路１００６（０）に関連するＧＯ／ＣＩ　ＰＲＥＦ優先信号の１つを否定する。 他方、インバータ１２３２はＳＥＬ　ＣＩ　ＰＲＥＦ　ＥＮ信号を肯定し、この 信号はＡＮＤゲート１２３３の一方の入力端子をイネーブルする。　ＡＮＤゲー ト１２３３の他方の入力端子は肯定されたＣＩ　ＰＲＥＦ子”ＣＩ”優先信号に よってイネーブル状態に維持される。ＡＮＤゲー）　１２３３は従って付勢され 、入力子回路１００６　（１）に関連するＧＯ／ＣＩ　ＰＲＥＦ信号の１つを゛ 肯定する。 上述したように、その他の仲裁セル１２１６（ｉ、ｊ）も同じである。第２レベ ルと第３レベルの仲裁セル１２１６　（ｉ、　ｊ）　（それぞれの符号中の”ｉ ”は”１”か”２”である）では、ＡＮＤゲート１２３１と１２３３の各々には 複数のＡＮＤゲートがあり、これらのＡＮＤゲートはそれぞれのセルによって受 信される単項優先信号の各々に１つあり、ＳＥＬ　ＣＯＰＲＥＦ　ＥＮ信号とＳ ＥＬ　ＣＩ　ＰＲＥＦ　ＥＮ信号に対応する信号によって並列に制御される。 ｂ、親仲裁回路１２１０ 図１１Ｇ−５は親仲裁回路１２１０の詳細回路図である。図１１Ｃ−５に示すよ うに、親仲裁回路１２１０は子要求優先度回路１２４０．親可用性優先度回路１ ２４１および子要求／親可用性一致回路１２４２を含んでいる。一般的に、子要 求優先度回路１２４０は入力子回路１ｏｏｅ（ｉ）からＣ３：ＣＯＲＥＱ子“Ｃ ｉ”要求親信号を受信して、それらの間の優先度を設定する。優先度は循環（ラ ウントロピン）方式に基づいて定期的に変化する。親画用性優先度回路１２４１ はスイッチング・セクション１２０１からＰ３：ＰＯＳＥＬ　ＥＮ親選択イネー ブル信号を受信して、それらの間の優先度を設定する。親画用性優先度回路によ って設定された優先度も定期的に変化するが、優先度はランダム方式で設定され る。最後に、子要求／親可用性一致回路は子要求をそれぞれの優先度で使用可能 な親と突き合わせて、その応答としてＰ３：ＰＯＳＥＬ　［Ｃ３：ＣＯＩ信号を 生成する。 より具体的に説明すると、子要求優先度回路１２４０は入力子回路１００６　（ ｉ）からＣ３：ＣＯＲＥＱ　Ｐ子“ＣＬ“要求親信号を受信して、各々に対して 、１組のＣｉ　ＲＥＱ　Ｐ　ＰＲＩ（３：０）子”Ｃｉ”要求親優先度信号を生 成する。各入力子回路１００６　（ｉ）のＣｉ　ＲＥＱ　Ｐ　ＰＲＩ（３：０） 信号はニーそニックＣｉ　ＲＥＱ　Ｐ　ＰＲＩ（ｘ）で示した複数の優先度信号 からなり、各信号は優先度レベルを表している。各入力子ボート１００６　（ｉ ）のＣｉ　ＲＥＱ　ＰＲＩ（ｘ）信号は、”Ｘ”の値が降順の場合、入力子ボー ト１００６（ｉ）の降順の優先度レベルを表している。 不要求優先度回路１２４０は、少なくとも１つの入力子回路１００６（ｉ）がＣ ｉ　ＲＥＱ　Ｐ信号を肯定すると、それを受けて入力子回路間の優先順位を判断 する、この操作では、不要求優先度回路１０４０はラウントロピン数ジェネレー タ１２４３と子要求エニコーメ１ノータ１２４４を利用する。 ラウントロピン数ジエネ１／−夕１２４３は値”ｉ”を表したＲＮＤ−ＲＢＮ　 ＰＲＩラウントロピン優先度信号を生成する。 値゛ｉ°は入力子回路１００６（ｉ）の１つが最高の優先度をもつことを示して いる。子要求エニコ、メレータ１２４４はＲＮＤ−ＲＢＮ　ＰＲＩ信号を受信し 、その入力子回路１００６（ｉ）についてＣｉ’　ＲＥＱ　Ｐ　ＰＲＮ（３）信 号を肯定する。子要求エニュメレータ１２４４は、また、その他の入力子回路１ ００６（ｉ）について、Ｃｉ　ＲＥＱ　Ｐ　ＰＲＸ（３）信号を否定する（ただ し、”ｉ“はｉ°”に等しくない）。 その他の入力子回路１００６（ｉ）のいずれかがＣｉ　ＲＥＱＰ子”Ｃｉ”要求 親信号を肯定すると、子要求エニュメレータ１２４４は、”Ｘ”と”ｉ゛が共に 降順にある時、Ｃｉ　ＲＥＱ　ＰＰＲＩ（ｘ）信号を肯定するじｉ゛の値はＲＮ Ｄ−ＲＢＮＰＲＩ信号の値によって表された値が”ｉ”の最大値よりも小さいと 、最大値に戻って最大値から下降して行（）、従って、例えば、入力子回路１０ ０６（０）。 １００６（２）および１００６（３）がＣｉ　ＲＥＱ　Ｐ信号を肯定し、ＲＮＤ −ＲＢＮ　ＰＲＩ信号が“２”に等しい値“ｉ”をもち、入力子回路１００６（ ２）が最高の優先度をもっていることを示シテいると、子要求エニュメレータ１ ２４４は最高優先度を表したＣ２　ＲＥＱ　Ｐ　ＰＲＩ（３）信号を肯定する。 子要求エニュメレータはその他の入力子回路についてはＣｉ　ＲＥＱ　Ｐ　ＰＲ Ｉ（３）信号を否定する。 同じ例において、入力子回路１００６（１）はそのＣｊ、　ＲＥＱ　Ｐ信号を肯 定しないので、子要求エニュメレータ１２４４はＣ３−ＲＥＱ　Ｐ　ＰＲＩ（３ ：０）信号をすべて否定する子とになる。入力子回路１００６（１）がＣＩ　Ｒ ＥＱ　Ｐ信号を肯定すると、子要求エニュメレータ１２４４はイネーブルしてＣ ｏ　ＲＥＱＰ　ＰＲＩ（２）信号を肯定し、他の入力子回路についてはＣＬ　Ｒ ＥＱ　Ｐ　ＰＲＩ（２）信号を否定する。さらに、入力子回路１００６（３）は ＲＮＤ−ＲＢＮ　ＰＲＩラウントロピン優先度信号によって表された値で示され た最低優先度であるので、肯定されたＣ３　ＲＥＱ　Ｐ信号は子要求エニュメレ ータをイネーブルしてＣ３ＲＥＱ　Ｐ　ＰＲＩ（１）信号を肯定し、他の入力子 回路についてはＣｉ　ＲＥＱ　Ｐ　ＰＲＩ（１）信号を否定する。最後に、３つ の入力子回路１００６　（ｉ）だけがＣｉ　ＲＥＱ　Ｐ信号を肯定するので、子 要求エニュメレータ１２４４は低優先度Ｃｉ　ＲＥＱ　Ｐ　ＰＲＩ（０）信号の いずれも肯定しない。 ラウントロピン数ジェネレータ１２４３は基本的にラウントロピン制御回路１２ ４５によってイネーブルされてインクリメントするカウンタである。ラウントロ ピン制御回路１２４５はすべての入力子回路１００Ｂ（ｉ）からのＣ１ＲＥＱ　 Ｐ子“Ｃｉ”要求親信号とＰ３：ＰＯＳＥＬ　［Ｃ３：ＣＯＩ信号を受信し、ラ ウントロピン数ジェネレータ１２４３をイネーブルして２つの状況の下でインク リメントする。 まず、ラウントロピン制御回路１２４５力５入力子回路１００６（ｉ）（指標“ ｉ“はラウントロピン数ジェネレータ１２４３からのＲＮＤ−ＲＢＮ　ＰＲＩラ ウントロピン優先優先度信号表って表された値に対応している）の状態を判断し 、それが否定されると、ラウントロピン数ジェネレータ１２４３をイネーブルし てインクリメントする。第２に、ラウントロピン制御回路１２４５はＲＮＤ−Ｒ ＢＮ　ＰＲＩラウントロピン優先度信号によって表された価基こ一致する指標” ｉ゛をもつＰ３：ＰＯＳＥＬ　［Ｃｉｌ信号の１つが肯定されてし）ると判断す ると、ラウントロピン数ジェネレータ１２４３をイネーブルしてインクリメント する。 親画用性優先度回路１２４１はスイッチング・セクション１２０１からＰ３：Ｐ ＯＳＥＬ　ＥＮ親選択イネーブル信号を受信し、各々！、：　ライ”ＣＩ　組（ Ｄ　Ｐｉ　ＡＶＡＩＬ　ＰＲＩ（３：０）親”ＰＬ”可用性優先度信号を生成す る。各”Ｐｉ”のＰｉ　ＡＶＡＩＬ　ＰＲＩ（３：０）信号はニーモニツクＰｉ 　ＡＶＡＩＬ　ＰＲＩ（ｘ）で示された複数の優先度信号から構成され、優先度 レベルを表している。各信号”Ｐｉ”のＰｉ　ＡＶＡＩＬ　ＰＲＩ（ｘ）信号ｉ ｔ、”Ｘ”が降順値である時、“Ｐｉ“の降順の優先度レベルを表している。 親画用性優先度回路１２４２は、最高の優先度をもつ親”Ｐｉ”がランダムに選 択されることを除き、不要求優先度回路のそれとほぼ同じように動作する。親画 用性優先度回路１２４２は親可用性エニエメレータ１２４６を備えており、これ はＰ３：ＰＯＳＥＬ　ＥＮ親”Ｐｉ”選択イネーブル信号と乱数を表したＲＮＤ Ｍ　ＮＵＭ　ＰＲＩ乱数優先度信号を受けて動作する。親可用性エニュメレータ １２４６は子要求エニュメレータ１２４４がＣｉ　ＲＥＱ　Ｐ信号とＲＮＤ−Ｒ ＢＮ　ＰＲＩ信号を受けて動作するのと同じように、これらの信号を受けて動作 する。親可用性エニュメレータ１２４６　ＧｌＰｉ　ＡＶＡＩＬＰＲＩ（３：０ ）親”Ｐｉ”可用性優先度信号を生成する。この信号は子要求エニュメレータ１ ２４４によって出力されるＣ１ＲＥＱ　Ｐ　ＰＲＩ（３：０）信号で示された各 ”Ｃｉ”の優先度と同じように、各”ＰＬ”の優先度レベルを示してし）る。 上述したように、親画用性優先度回路１２４１で設定された最高優先度を持つ親 ”ＰＬ”はランダムに選択される。この選択はＲＮＤＭ　ＮＵＭ　ＰＲＩ乱数優 先度信号によって表された乱数値によってイネーブルされる。 ＲＮＤＭ　ＮＵＭ　ＰＲＩ信号は、制御回路１２５０の制御を受けて乱数ジェネ レータ１２４７によって生成される。制御回路１２５０はＣ１ＲＥＱ　Ｐ要求信 号とＰｉ　ＳＥＬ　ＥＮ選択イネーブル信号を受信して、乱数ジェネレータ１２ ４７をイネーブルして（ａ）　Ｃｉ　ＲＥＱ　Ｐ信号の少な（とも１つが肯定さ れ、（ｂ）　Ｐｉ　ＳＥＬ　ＥＮ選択イネーブル信号の少な（とも２つが肯定さ れるという条件が同時に満足されると、新しい乱数を生成する。 子要求／親可用性一致回路１２４２はコンセントレータ１２５１を備えており、 これはすべての入力回路１００６　（ｉ）のＣｉ　ＲＥＱ　Ｐ　ＰＲＩ（３：Ｏ ）入力子−Ｃｉ”要求親優先度信号のすヘテとすべて（７３”ＰＬ−（７）Ｐｉ 　ＡＶＡＩＬ　ＰＲＩ（３：０）親−Ｐｉ−可用性優先度信号のすべてを受信し 、これらの信号を受けてスイッチング・セクション１２０１を制御するＰｉ　Ｓ ＥＬ［Ｃ３：ＣＯＩ選択信号を生成する。　Ｐｉ　ＳＥＬ　［Ｃ３：ＣＯＩ選択 信号を生成する際、コンセントレータ１２５１は最高優先度をもつＣｘｓ　ＲＥ Ｑ　Ｐ　ＰＲＩ（３：０）信号の１つと最高優先度をもつＰｙｓ　ＡＶＡＩＬ　 ＰＲＩ（３：Ｏ）信号の１つを判断し。 Ｐｙｓ　ＳＥＬ　Ｃｘｓ信号を肯定する。この信号はスイッチング・セル１２０ ２　（ｘ　ｓ　＋　Ｖ　ｓ　）をイネーブルし、入力子回路１００６　（Ｘｓ） からのデータ・ルータ・メツセージ・パケット３０がスイッチング・セクション １２０１を通して結合され、出力親回路１０１１ｂｉ）を通して送信されるよう にする。コンセントレータ１２５１は残りのＣｉ　ＲＥＱ　ＰＲＩ（３：０）信 号についても同じように動作する。 また、コンセントレータ１２５１はＰ　ＧＲＡＮＴＳ　Ｃｉ親許可子”ＣＬ”信 号を生成し、この信号はＣＬ　ＲＥＱ　ＧＲＡＮＴＥＤ信号を生成する時にスイ ッチ制御回路１２００　（図１１ｃｍ１）によって使用される。特に、コンセン トレータ１２５１はすべての親”Ｐｊ”についてＰｊ　ＳＥＬ　ＣＬ親”Ｐｊ− 選択子“Ｃｉ“信号のＯＲがとられると、Ｐ　ＧＲＡＮＴＳ　Ｃｉ倍信号生成す る。 上述したように、データ・ルータ１５の１実施例では、データ・ルータ１５を定 義しているファツト・ツリーを上昇するファン・アウトはレベルごとに変化する 。あるレベルでは、ファン・アウトは４であるので、データ・ルータ・ノード２ ２（ｉ、ｊ、ｋ）は４つの入力子回路１００６（ｉ）と４つの出力親回路１ｏｉ ｉｃｉ＞をもっことになる。他のレベルでは、ファン・アウトは２であるのでデ ータ・ルータ・ノード２２（ｉ、ｊ、ｋ）は４つの入力子回路１００６　（ｉ） をもつが、活動状態の出力親回路１（＋１１（ｉ）は２つだけである。この実施 例では、データ・ルータ・ノード２２　（ｉ、　ｊ、　ｋ）はすべて回路に実装 されているので、他の２つの出力親回路１０１１（ｉ）の回路は存在するが、ノ ード制御回路１００２　（図１１Ａ）によって非活動状態にされている。その場 合、非活動状態の出力親回路１０１１　（ｉ）のＰｉ　ＳＥＬ　ＥＮ選択イネー ブル信号は継続的に否定され、親画用性エニュメレータ１２４６はＰｉ　ＡＶＡ ＩＬ　ＰＲＩ（３：０）信号を否定状態に維持すル、コれらのレベルでは、出力 親回路１０１１　（ｉ）は入力子回路１００６（ｉ）よりも少ないので、入力子 回路１００６（ｉ）に対して子要求優先度回路１２４０によって維持されたラウ ントロピン優先度により、入力子回路１００６（ｉ）はデータ・ルータ・メツセ ージ・パケット３０を平等に送信することが可能になる。 さらに、理解されるように、乱数ジェネレータ１２４７の制御の下で、Ｐｉ　Ａ ＶＡＩＬ　ＰＲＩ（３：０）信号ニ与エラレタ乱数優先度により、データ・ルー タ１５を定義しているツリーを上昇するデータ・ルータ・メツセージ・パケット ３０はデータ・ノード２２　（ｉ、　ｊ、　ｋ）間でランダムに配布されること になる。これにより、データ・ルータ・メツセージ・パケット３０がツリーを上 昇して送信される時に起こるボトルネックの可能性が最小になる。 ｉｉｉ、スイッチ・セル１２０２　（ｉ）図１１Ｃ−６はスイッチング・セクシ ョン１２０１　（図１１Ｇ−１）におけるスイッチ・セル１２０２（０，０）の 詳細回路図である。スイッチ・セル１２０２はすべてほぼ同じである０図１１Ｃ −６に示すように、スイッチ・セル１２０２（０，０）はＣ：０／ＳＷ　ＦＬＩ Ｔ人力子”ＣＯ”フリット・ツー・スイッチ信号をバス１２６０から並列に受信 し、ＧＯ／ＳＷ　ＦＬＹ人力子”ＣＯ”フライ・ツー・スイッチ信号をライン１ ２６１から受信し、Ｇｏ／ＳＷ　ＦＬＯＷスイッチから入力子”ＣＯ”ヘフロー 信号をライン１２６２から受信する。理解されるように、バス１２６０とライン １２６１．１２６２は入力子回路１００６（０）に関連するスイッチング・セク ションの行内のすべてのスイッチング・セル１２０２　（０，ｊ）を通り抜ける 。スイッチ・セルはＳｌｌ　ＦＬＹ／ＧＯスイッチから出力子”ＣＯ“ヘフリッ ト信号を伝達するバス１２６３と、ＳＷ　ＦＬＹ／ＧＯスイッチから出力子”Ｃ Ｏ”へフリット信号を伝達するライン１２６４、およびＳＷ　ＦＬＹ／ＣＯスイ ッチから出力子”ＣＯ“ヘフロー信号を伝達するライン１２６５を備えている。 同様に、バス１２６３とライン１２６４．１２６５は出力子回路１００７（０） に関連するスイッチング・セルの列内のすべてのスイッチ・セル１２０２　（ｉ 、　ｏ）を通り抜けている。 スイッチ・セル１２０２（０，０）は３つのゲート・ドライバ回路１２７０．１ ２７１．１２７２も備えており、これらの回路はＣＥＬＬ　ＥＮセル・イネーブ ル信号によって並列に制御される。ゲート・ドライバ回路１２７０はバス１２６ ０に接続された入力端子を備えており、イネーブルされると、Ｃｏ／ＳＷ　ＦＬ ＩＴ信号をその出力端子を通してＳＷ　ＦＬＩＴ／ＣＯ信号としてバス１２６３ 上に結合する。同様に、ゲート・ドライバ回路１２７１はライン１２６１に接続 された入力端子を備えており、イネーブルされると、ＳＷ　ＦＬＹ／ＧＯ信号を その出力端子を通してＳＷ　ＦＬＹ／ＣＯ信号としてバス１２６４上に結合する 。最後に、ゲート・ドライバ回路１２７２はライン１２６５に接続された入力端 子を備えており、イネーブルされると、ＳＷ　ＦＬＯＷ／ＣＯ信号をその出力端 子を通してＣＯ／ＳＷ　ＦＬＯＷ信号としてライン１２６５上に結合する。 上述したように、ゲート・ドライバ１２７０．１２７１および１２７２はＣＥＬ Ｌ　ＥＮセル・イネーブル信号によって並列に制御される。　ＣＥＬＬ　ＥＮ信 号はセル制御回路１２７３によって制御される。セル制御回路１２７３は肯定さ れたＣＯＳＥＬ［ＣＯ）信号を仲裁回路１２１１　（０）から受信するとＣＥＬ Ｌ　ＥＮ信号を肯定し、ＲＥＬＥＡＳＥ人力子”ＣＯ”からスイッチに解放信号 をライン１２７４殻受信するとＣＥＬＬ　ＥＮ信号を否定する。バス１２６０お よびライン１２６１と１２６２の場合と同様に、ライン１２７４は入力子回路１ ００６　（０）に関連するスイッチング・セクション１０２１の行内のすべての スイッチング・セル１２０２（０，Ｊ）を通り抜けている。 制御回路１２７３は、その出力端子からＣＥＬＬ　ＥＮセル・イネーブル信号が 出力されるフリップフロップ１２７５を備えている。スイッチ・セル１２０２（ ０，０）がイネーブルされないと、フリップフロップ１２フ５はリセットされＣ ＥＬＬ　ＥＮ信号を否定する。その状態では、マルチプレクサ１２７６はＣＯＳ ＥＬ［ＣＯ］信号をＬＡＴ　５ＥＩ−ラッチ選択信号としてフリップフロップの ｌ′接上セット端子結合する状態にある。ＣＥＬＬ　ＥＮセル・イネーブル信号 はインバータ１２８０によって補数がとられて、肯定されたＣＥＬＬ（０，０） ＳＥＬ　ＥＮセル（０，０）選択イネ−７ル信？’ｙが得られ、この信号はマル チプレクサ１２７７によってＬＡＴ　ＲＥＬラッチ解放信号としてフリップフロ ップ１２７５の直接リセット端子に結合され、フリップフロップをリセット状態 に維持する。 ＣＯＳＥＬ　［ＣＯ］信号が肯定されてスイッチ・セル１２０２　（０，０）を イネーブルすると、マルチプレクサ１２７ＢはＬＡＴ　ＳεＬ信号を肯定し、こ の信号はフリップフロップＩ２７６をセットしてＣＥＬＬ　ＥＮ信号を肯定し、 ゲート・ドライバ１２７０．１２７１８よび１２７２をイネーブルする。さらに 、肯定されたＣＥＬＬ　ＥＮ信号はマルチプレクサ１２７６をイネーブルしてＣ ＥＬＬ　ＥＮ信号をＬＡＴ　ＳＥＬラッチ選択信号として結合し、フリップフロ ップ１２７５をセット状態に維持する。さらに、インバータ１２８０はＣＥＬＬ （０，０）ＳＥＬ　ＥＮ信号を否定する。 否定されたＣＥＬＬ（０，０）ＳＥＬ　ＥＮ信号はマルチプレクサ１２７７をイ ネーブルしてＲＥＬ　ＥＮ　ＡＮＤゲー１−１２８１から解放イネーブル信号を ＬＡＴ　ＲＥＬラッチ解放信号として結合する。ＲＥＬ　ＥＮ信号はＡＮＤゲー ト１２８１によって生成される。　ＡＮＤゲート１２８１は付勢され、ＣＤ／Ｓ Ｗ　［ＣＯ１出力子”ＣＯ”選択人力子”ＣＯ“信号の否定とＣＯ／ＳＷ　ＲＥ ＬＥＡＳＥ入力子“ＣＤ゛からスイッチへ解放信号の肯定が同時に起こると、そ れを受けてＲＥＬ　ＥＮ信号を肯定する。従って、ＣＯＳＥＬ　［ＣＯ］信号が 肯定されて、スイッチ・セル１２０２　（０，０）がスイッチ・セクション１２ ００　（図１１Ｃ−１）によって選択されることを示しているか、あるいはＣＯ ／ＳＷ　ＲＥＬＥＡＳＥ信号が否定されて、スイッチ・セルが解放されることを 示していると、ＡＮＤゲート１２８１はＧＥＬ　ＥＮ信号を否定状態に維持する 。 スイッチ・セル１２０２（０，０）が選択されたあと、入力子回路１００６　（ ０）がデータ・ルータ・メツセージ・パケット３０の終了時にＣＤ／ＳＷ　ＲＥ ＬＥＡＳＥ信号を肯定した時、ＣＯＳＥＬ　［ＣＯ１信号が否定されると、　Ａ ＮＤゲート１２ＪＩＩが付勢されてＲＥＬ　ＥＮ信号を肯定する。これが行われ ると、マルチプレクサ１２７７はＬＡＴ　ＲＥＬ信号を肯定してフリップフロッ プ１２７５をリセットし、ＣＥＬＬ　ＥＮセル・イネーブル信号を否定し、この 信号はゲート・ドライバ１２７０．１２７１および１２７２をディスエーブルす る。 さらに、否定されたＣＥＬＬ　ＥＮ信号はインバータ１２８０をイネーブルして ＣＥＬＬ　（０，０）　ＳＥＬ　ＥＮ信号を肯定する。 その状態では、マルチプレクサ１２７６は否定されたＣＯＳＥＬ［ＣＯ］信号を ＬＡＴ　ＳＥＬとしてフリップフロップ１２７５の直接セット入力端子に結合し 、マルチプレクサ１２７７は肯定されたＣＥＬＬ（０，０）　ＳＥＬ　ＥＮ信号 をＬＡＴ　ＲＥＬ信号としてフリップフロップの直接リセット端子に結合し、フ リップフロップ１２７５をリセット状態に維持する。 理解されるように、入力子回路１００６（０）がデータ・ルータ・メツセージ・ パケット３０の終了時にＣｏ／ＳＷ　ＲＥＬＥＡＳＥ信号を肯定した時、Ｃｏ　 ＳＥＬ　［００３が肯定されると、ＡＮＤゲート１２８１は減勢されままで、Ｒ ＥＬＥＮ信号を否定状態に維持する。それが起こると、仲裁回路１２１１　（０ ）は入力子回路１００６（０）からの次のデータ・ルータ・メツセージ・パケッ ト３０に対してスイッチ・セル１２０２（０，０）の選択を維持しているので、 スイッチ制御回路１２７３はゲート・ドライバ１２７０．１２７１および１２７ ２をイネーブルしたままに維持する。 上述したように、フリップフロップ１２７５がデータ・ルータ・メツセージ・パ ケット３０の終了時にＣＥＬＬ　ＥＮセル・イネーブル信号を否定すると、イン バータ１２８０はＣＥＬＬ（０，０）ＳＥＬ　ＥＮ選択イネーブル信号を肯定し 、スイッチ・セル１２０２（０，０）が解放状態にあることを示す０図１１Ｃ− ６に示すように、ＣＥＬＬ（０，０）ＳＥＬ　ＥＮ信号はＡＮＤゲート１２８２ に結合され、このゲートはスイッチング・セクション１２０１の同じ列内の他の スイッチング・セ）ｔ、　１２０２（０，ｊ）　２＞）　ラ対応す６ＣＥＬＬ（ ０，ｊ）　ＳＥＬ　ＥＮ信号を受信し、これらの信号がすべて肯定されるとＣＯ ＳＥＬ　ＥＮ選択イネーブル信号を生成する。理解されるように、その列内のス イッチング・セル１２０２　（０，ｊ）のすべては同じ出力子回路１００７（０ ）に接続されるので、ＣＯＳＥＬ　ＥＮ信号が肯定されると、列内のスイッチ・ セル１２０２（０，ｊ）のすべては解放状態になる。上述したように、ＧＯ’Ｓ ＥＬ　ＥＮ信号が肯定されると、仲裁回路１２１１　（０）がイネーブルして入 力子または親回路１００６（ｉ）または１０１０（ｉ）選択を実行して、列内の スイッチ・セル１２（１２（０，ｊ）を経由してデータ・ルータ・メツセージ・ パケット３ｏを出力子回路１００７（０）に送信することを開始する。 ４、出力子回路１００７（０） 図１１０は出力子回路１００７（０）の詳細図である。図１１０に示すように、 出力子回路１００７（０）はスイッチ・インタフェース・セクション１３００． バッファ・セクション１３０１および出力インタフェース・セクション１３０２ から構成されている。一般的に、スイッチ・インタフェース・セクション１３０ ０は入力子または親回路１００６　（ｉ）または１０１０（ｉ）から出力された データ・ルータ・メツセージ・パケット３０のフリットをスイッチインク・セク ションから受信し、それらをバッファ・セクション１３０１に結合する。出力子 回路１００７（０）に接続された子データ・ルータ・ノード２２　（ｉ、　ｊ、 　ｋ）からのＣＯＯＵＴ　ＦＬＹ信号が肯定されて、フリットが受信可能である ことを示していると、出力インタフェース・セクション１３０２はバッファ・セ クションからフリットを受信し、それをＣＯ０ＬＩＴ　ＦＬＩＴ信号として送信 する。さらに、バッファ・セクション１３０２はスイッチ・インタフェース・セ クション１３００をイネーブルしてＳＷ　ＦＬＯＷ／ＣＯ信号を肯定したままに 維持する。この信号は出力子回路１００７（０）が追加のフリットを受信可能で あることを示している。 他方、ＧＯＯＵＴ　ＦＬＹ信号が否定されて、子データ・ルータ・ノード２２　 （ｉ、　ｊ、　ｋ）が追加のフリットを受信できないことを示していると、出力 インタフェース・セクションはバッファ・セクション１３０１をイネーブルして スイッチ・インタフェース・セクションからのフリットのバッファリングを開始 する。　ＧＯＯＵＴ　ＦＬＹ信号が肯定されると、出力インタフェース・セクシ ョン１３０２はバッファ・セクション１３０１をイネーブルして送信すべきフリ ットを出力することを再開する。このフリットはバッファリングしていたフリッ トからのものである。ある時点で、バッファ・セクション１３０１がいくつかの フリットをバッファリングしていて、はぼいっばいになると、ＳＷ　ＦＬＯＷ／ ＧＯ信号を否定し、この信号はフリットを与えた入力子または親回路１００６（ ｉ）または１ｏｉｏＢ）にスイッチ１００３を経由して結合する。否定されたＳ Ｗ　ＦＬＯＷ／ＣＯ信号は入力子または親回路１００６（ｉ）または１０１０（ ｉ、）をディスエーブルする。そのあとでバッファ・セクション１３０１にバッ ファされたフリットの個数が減少したときは、バッファ・セクション１３０１は そのあとでスイッチ・インタフェース・セクションなイネーブルしてＳＷ　ＦＬ ＯＷ／ＧＯ信号を肯定し、この信号は入力子または親回路１００６（ｉ）または １０１０（ｉ）をイネーブルして子データ・ルータ・ノード２２（ｉ、ｊ、ｋ） に送信すべきフリットを与えることを再開する。 より具体的には、スイッチ・インタフェース・セクシ５１ン１３００は、ＳＷ　 ＦＬＩＴ／ＣＯスイッチから出力子−ＣＯ−へ、フリット信号をラッチするラッ チ１３０３と、スイッチ１００３からのｓｗ　ｉｔ、ｙ／ｃｏスイッチから出力 子”ｃｏ”へ、信号をＭＯＤＥ　ＣＬＫ信号の連続する刻時を受けてラッチする ラッチ１３０４とを備えている。さらに、スイッチ・インタフェース・セクショ ン１３００はＳＷ　ＦＬＯＷ／ＣＯ信号をスイッチ１００３に出力する０図１１ Ｇ−６に関連して上述したように、スイッチ１００３の中のイネーブルされたス インＰｉ／ＳＷ　ＦＬＯ！信号として該当の入力子または親回路１００７（ｉ） または１０１１（ｉ）に結合する。これを受けて、入力子または親回路はイネー ブルされたスイッチ・セルが出力子回路１００７　（０）に結合する信号を、Ｓ ｌｌ　ＦＬＩＴ／ＣＯ信号およびＳＷ　ＦＬＹ／ＧＯ信号として結合する。従っ て、理解されるように、ＳＷ　ＦＬＹ／ＣＯ信号がＮ０ＤＥ　ＣＬＫ信号の刻時 を受けて肯定されたときは、ＳＷ　ＦＬＩＴ／ＣＯ信号はソース人力子または親 回路から送信されるデータ・ルータ・メツセージ・パケット３０のフリットを表 してチ１３０３によってラッチされる。ラッチ１３０３はＬＡＴ　０ＵＴＦＬＩ Ｔラツチ出力フリツト信号をその出力端子から出力する。　ＬＡＴ　ＯＵＴ　Ｆ ＬＩＴ信号はマルチプレクサ１３０６の一方の入力端子に結合される。先入れ先 出しバッファ１３０５が空であると、ＦＩＦＯＥＭＰ丁Ｙ信号を肯定し、ＦＩＦ Ｏ１３０６をイネーブルしてＬＡＴ　ＯＵＴ　ＦＬＩＴ信号をＢＵＦ　ＯＵＴ　 ＦＬＩＴバッファ出カフリカフリット信号ゲート・ドライバ１３１３に結合する 。 ラッチ１３１２はＮ０ＤＥ　ＣＬＫ信号の各刻時ごとに子データ・ルータ・ノー ド２２　（ｉ、　ｊ、　ｋ）からのＣｏ　ＯＵＴ　ＦＬＹ信号をラッチする。ラ ッチ１３１２がＮ０ＤＥ　ＣＬＫ信号の刻時を受けてイネーブルされたときＧＯ ＯＵＴ　ＦＬＹ信号が肯定されると、ラッチ１３１２はＯＵＴ　ＦＬＯＷ信号を 肯定したままに維持する。　ＯＵＴ　ＦＬＯＷ信号が肯定され、ＥＮイネーブル 信号がノード制御回路１００４　（図１１Ａ）によって肯定されると、ＡＮＤゲ ートはＥＮ　ＯＵＴイネーブル・アウト信号を肯定する。肯定されたＧＡＴＥＤ 　ＯＵＴ　ＦＬＩＴ信号はゲート・ドライバ１３１３をイネーブルしてＢＵＦ　 ＯＵＴ　ＦＬＩＴ信号をＧＡＴＥＤ　ＯＵＴ　ＦＬＩ丁信号としてラッチ１３１ ５のデータ入力端子に結合する。ラッチ１３１５はＮ０ＤＥ　ＣＬＫ信号の各刻 時を受けてＧＡＴＥＤ　ＯＵＴ　ＦＬＩＴ信号をラッチし、ラッチした信号をＣ ＯＯＵＴ　ＦＬＩＴ信号としてそこに接続された子データ・ルータ・ノード２２ 　（ｉ、　ｊ、　ｋ）に送信する。 同時に、その時点のＳＷ　ＦＬＩＴ／ＧＯ信号はデータ・ルータ・メツセージ・ パケット３０のフリットを表しているので、ＳＷ　ＦＬＹ／ＧＯ信号も肯定され る。肯定されたｓｗＦＬＹ／ＣＯ信号はＮ０ＤＥ　ＣＬＫ信号を受けてラッチ１ ３０４をイネーブルしてセットし、ＬＡＴ　ＯＵＴ　ＦＬＹラッチ出カフカフラ イ信号定する。肯定されたＬＡＴ　ＯＵＴ　ＦＬＹ信号はバッファ・セクション １３０１に、具体的には、先入れ先出しバッファ（ＦＩＦＯ）　１３０５のブツ シュ・イネーブル端子に結合されて、ＰＩＦＯ１３０５をイネーブルしてＬＡＴ ＯｔＪＴ　ＦＬＩＴ信号で表されたフリットをバッファリングする。 肯定されたＬＡＴ　ＯＵＴ　ＦＬＹ信号はＯＲゲート１３０７も付勢してＯＵＴ 　ＦＬＩＴ　ＰＲＥＳＥＴ信号を肯定する。肯定されたＯＵＴ　ＦＬＩＴ　ＰＲ ＥＳＥＮＴ信号はＡＮＤゲート１３１１の一方の入力端子なイネーブルする。Ａ ＮＤゲート１３１１の他方の入力端子は出力インタフェース・セクション１３０ ２からのＯＵＴ　ＦＬＯＷ信号によって制御され、この信号はその時点で肯定さ れ、ＡＮＤゲートを付勢してＰＯＰ信号を肯定する。ＰＯＰ信号はＦＩＦＯ１３ ０５をイネーブルしてバッファされたフリットをＢＬＩＦ　ＦＬＩＴ信号として 送信する。さらに、ＦＩＦＯ１３０５は、ＦＩＦＯＥＭＰＴＹ信号を否定して、 マルチブレクサ１３０６をイン−プルして、その後でＬＡＴ　０ＵＴＦＬＩＴ信 号をＢＵＦ　ＯＵＴ　ＦＬ汀傷信号して結合する。 ＦＩＦＯ１３０５が空であるかどうかを示すＦＩＦＯＥＭＰＴＹ信号を受けて、 ＬＡＴ　ＦＬＩＴ　ＯＵＴ信号またはＢＵＦ　ＦＬＩＴＬ号をＢＵＦ　０ＬＩＴ 　ＦＬＩＴＬ号として選択的に結合するための接続マルチプレクサ１３０６は、 スイッチ１００３からの信号をマルチプレクサ１３０６を通してＢＵＦ　ＯＵＴ 　ＦＬＩＴＬ号に直接に結合するので、これらの信号を最初にＦＩＦＯ１３０５ にバッファリングする必要がない。これにより、ＦＩＦＯ１３０５が空である時 、、ＦＩＦＯ１３０５を通過する伝播遅延がなくなる。 他方、ＣＯＯＵＴ　ＦＬＹ信号が否定されると、ラッチ１３１２はＯＵＴ　ＦＬ ＯＷを否定する。ディスエーブルさ九たＯＵＴ　ＦＬＯＷはＡＮＤゲート１３１ ４をディスエーブルしてＥＮＯ［ＪＴ倍信号否定し、この信号は、ゲート・ドラ イバ１３１３がＢＵＦ　ＯＵＴ　ＦＬＩＴＬ号をＧＡＴＥ　ＯＵＴ　ＦＬＩＴＬ 号として結合することを禁止する。従って、ラッチ１３１５はそのあと否定され たＣｏ　ＯＵＴ　ＦＬＩＴＬ号をそこに接続された子データ・ルータ・ノード２ ２　（ｉ、　ｊ、　ｉｃ）に送信する。 否定されたＯＵＴ　ＦＬＯＷＬ号はＡＮＤゲー）−１３１１もディスエーブルす るので、ＰＯＰ信号が否定される。従って、ラッチ１３０４がＬＡＴ　ＯＵＴ　 ＦＬＹ信号を肯定している間、ＦＩＦＯ１３０５がイネーブルされてＬＡＴ　Ｏ ＵＴ　ＦＬＩＴＬ号をバッファリングする。この信号はＮ０ＤＥ　ＣＬＫＬ号の 連続する刻時における１つ以上のデータ・ルータ・メツセージ・パケット３０の 連続したフリットを表している。　１４Ｆｏ　１３０５がほぼ一杯になると、Ｎ ＲＦｌ几り信号を肯定し、この信号はインバータ１３１６によって補数がとられ てＳＷ　ＦＬＯＷ／ＣＯ信号を否定する。否定されたＳＷ　ＦＬＯＷ／ＧＯ信号 は、入力子または親回路１００６（ｉ）または１０１０（ｉ）がそこ°に（るフ リットを結合し続けることを禁止する、さらに、ＳＷ　ＦＬＹ／ＣｏＬ号は否定 されて、ラッチ１３０４をイネーブルしてＬＡＴ　ＯＵＴ　ＦＬ’Ｙ信号を否定 し、この信号はＦＩＦＯ１３０５がＬＡＴ　ＯＵＴ　ＦＬＩＴＬ号をラッチする のを禁止する。 子データ・ルータ・ノード２２（ｉ、ｊ、ｋ）が再びＣＯＯ可ＩＴ　ＦＬＹ信号 を肯定すると、ラッチ１３１２はＮ０ＤＥ　ＣＬＫＬ号の次の刻時の時ＯＵＴ　 ＦＬＯＷＬ号を肯定する。肯定されたＯ［ＪＴ　ＦＬＯＷＬ号はＡＮＤゲート１ ３１４を付勢してＥＮ　ＯＵＴイネーブル・アウト信号を肯定し、この信号はゲ ート・ドライバ１３１３をイネーブルする。肯定されたＯＵＴ　ＦＬＯＷＬ号は ＡＮＤゲート１３１１の一方の入力端子もイネーブルする。この時点でＰＩＦＯ １３０５は空ではないので、ＦＩＦＯはＦＩＦＯＥＭＰＴＹ信号を肯定し、この 信号はインバータ１３１０によって補数がとられてＯＲゲート１３０７を付勢し ＯＵＴ　ＦＬＩＴ　ＰＲＥＳＥＮＴ信号を肯定する。肯定されたＯＵＴ　ＦＬＩ Ｔ　ＰＲＥＳＥＮＴ信号はＡＮＤゲート１３１１の他方の入力端子も付勢して、 ＰＯＰ信号を肯定するようにイネーブルする。　ｐｏｐ信号が肯定されると、Ｆ ＩＦＯ１３０５は、Ｎ０ＤＥ　ＣＬＫＬ号の連続する刻時を受けて、ＢＵＦ　Ｆ ＬＩＴＬッファ・フリット信号としてそこにバッファされた連続するフリットを 表した信号を送信する。さらに、否定されたＦＩＦＯＥＭＰＴＹ信号はマルチプ レクサ１３０６をイネーブルしＢＵＦ　ＦＬＩＴＬ号をＢＵＦ　ＯＵＴ　ＦＬＩ ＴＬ号としてゲート・ドライバ１３１３に結合する。ゲート・ドライバはイネー ブルされているので、ＢＵＦ　ＦＬＩＴ　ＯＵＴ信号をＧＡＴＥＤＦＬＩＴ信号 としてラッチ１３１５に結合する。 ＦＩＦＯ１３０５の内容がバッファ・フリットの所定数以下まで減少すると、Ｎ ＲＦＵＬＬ信号を否定し、この信号はインバータ１３１６をイネーブルしてＳＷ 　ＦＬＯＷ／ＧＯ信号を肯定する。肯定されたＳＷ　ＦＬＯＷ／ＣｏＬ号はスイ ッチ１００３を通して結合され、該当の入力子または親回路１００６（ｉ）また は１０１０（ｉ）をイネーブルしてそこへのフリット送信を再開する。 ＦＩＦＯ１０３５がそのあとで空になると、ＦＩＦＯＥＭＰＴＹを再び肯定し、 この条件によって、マルチプレクサ１３０６はＬＡＴ　ＯＵＴ　ＦＬＩＴＬ号を ＢＵＦ　ＯＵＴ　ＦＬＩＴＬ号とシテ結合スることを再開する。 Ｄ、　ネットワーク １、概要 図１２Ａは上述した制御ネットワーク１４で使用される制御ネットワーク・ノー ド５１の概要ブロック図である。図１２Ｂ〜図１２０−１は制御ネットワーク１ ５の詳細ブロック図およびロジック図である。図１２Ａに示すように、制御ネッ トワーク・ノード５１はフリック・アップ制御部分１４０１、フリック・ダウン 制御部分１４０２およびアップ／ダウン共通部分１４０３を備えている。制御ネ ットワーク・ノード５１は診断ネットワーク・インタフェース１４０４も備えて おり、これは診断ネットワーク１６とのインタフェースとなっている。さらに、 制御ネットワーク・ノード５１はクロック・バッファ１４０５を備えており、こ れはクロック回路１７（図１）からＳＹＳ　ＣＬＫＬステム・クロック信号を受 信し、これを受けてＮ０ＤＥ　ＣＬＫＬ−ド・クロック信号を生成する。一実施 例では、クロック・バッファ１４０５は前掲の旧１１ｉｓ他特許出願第０７／４ ８９．０７９号、１９９０年３月５日出願、発明の名称ｒ　Ｄｉｇｉｔａｌ　Ｃ １ｏｃｋ　Ｂｕｆｆｅｒ　Ｃ１ｒｃｕｉｔ　ＰｒｏｖｉｄｉｎｇＣｏｎｔｒｏｌ ｌａｂｌｅ　ＤｅｌａｙＪに記載されているバッファから構成されている０図か ら明らかなように、制御ネットワーク・ノード群５０（図４Ｂ）内のすべての制 御ネットワーク・ノード５１が例えば、シングル集積チップ上に実装されている 場合には、チップに１つのクロック・バッファ１４０５を設けて、制御ネットワ ーク・ノード群５０内のすべての制御ネトワーク・ノード５１にＮ０ＤＥ　ＣＬ Ｋ信号を与えることができる。 一般的に、フリック・アップ制御部分１４０１はその子ノードから制御ネットワ ーク・メツセージ・パケット６０を受信し、それを受けて制御ネットワーク・メ ツセージ・パケット６０を生成する。制御ネットワーク・ノード５１がルート（ ｒｏｏｔ）ノードでないときは、フリック・アップ制御部分１４０１は生成した 制御ネットワーク・メツセージ・パケット６０を親制御ネットワーク・ノードに 送信することによって、そのパケットを制御ネットワーク１４を定義しているツ リーを上昇して送信していく。他方、制御ネットワーク・ノード５１がルート・ ノードであるときは、フリック・アップ制御部分１４０１は生成した制御ネット ワーク・メツセージ・パケット６０を同じ制御ネットワーク・ノード５１のフリ ック・ダウン制御部分１４０２に送信することによって、制御ネットワーク・ノ ード５１がそのルート・ノードである制御ネットワーク１４の区画からなるツリ ーを下降して送信していく、さらに、制御ネットワーク・メツセージ・パケット ６０がノード５１をイネーブルしてスキャン操作を実行すると、フリック・アッ プ制御部分１４０１はスキャン・データを生成し、それをフリック・ダウン制御 部分１４０２に与える。 フリック・ダウン制御部分１４０２は制御ネットワーク・メツセージ・パケット ６０を受信し、子制御ネットワーク・ノードに送信するためにそれを表した制御 ネットワーク・メツセージ・パケット６ｏを生成することによって、制御ネット ワーク１４を定義しているツリーを下降してメツセージ・パケットを送信してい く、制御ネットワーク・ノード５１がルート・ノードでないとき、フリック・ダ ウン制御部分１４０２は親ノードからの制御ネットワーク・メツセージ・パケッ ト６ｏを使用する。他方１．ノード５１がルート・ノードのときは、ノード５１ のフリック・アップ制御部分１４０１からの制御ネットワーク・メツセージ・パ ケット６Ｇを使用する。さらに、ノード５１がルート・ノードでない場合、制御 ネットワーク・メツセージ・パケット６ｏがスキャン操作をイネーブルするとき は、フリック・ダウン制御部分１４０２はフリック・アップ制御部分１４０２か ら与えられたスキャン・データを使用する。 共通部分１４０３はフリック・アップ制御部分１４ｏ１とフリック・ダウン制御 部分１４０２が通信する部分である。 共通部分１４０３は制御ネットワーク・メツセージ・パケット６０とスキャ゛ン ・データをフリック・アップ制御部分１４０１からフリック・ダウン制御部分１ ４ｏ２に送信する。さらに、ノード５１がルート・ノードであるとフリック・ア ップ制御部分１４０１が判断すると、共通部分】４０３はフリック・ダウン制御 部分１４０２に通知して、フリック・アップ制御部分１４０１から与えられた制 御ネットワーク・メツセージ・パケット６０の受信を開始することを可能にする 。 具体的には、フリック・アップ制御部分１４０１は制御ネットワーク・メツセー ジ・パケット６０（図５）の連続するフリックを表したＣ（Ｌ）　ＦＬＩＣＫ　 ＵＰ　（４：Ｏ）信号を左子制御ネットワーク・ノード５１から受信し、制御ネ ットワーク・メツセージ・パケット６０の連続するフリックを表したＣ（Ｒ）　 ＦＬＩＣＫ　ＵＰ（４：Ｏ）信号を右子制御ネットワーク・ノード５１から受信 し、それを受けて、Ｐ　ＦＬＩＣＫ　ＵＰ（４：０）信号を生成する。制御ネッ トワーク・ノード５１がルート・ノードでないときは、Ｐ　ＦＬｒＣ：Ｋ　ＵＰ （４：０）信号を親制御ネットワーク・ノードに送信する。他方、制御ネットワ ーク・ノード５１がルート・ノードであるときは、アップ／ダウン共通部分１４ ０３内のパケット・バファ１４０６にＰ　ＦＬＩＣＫ　ＵＰ（４：０）信号をバ ッファリングする。どちらの場合も、受信したメツセージ・パケット６０がスキ ャン操作を開始する複数ソース・タイプのもの（「複数ソース・メツセージ」） であると、制御ネットワーク・ノード５１は、メツセージ・パケットを受けて生 成されたデータも共通部分１４０３内のスキャン・バッファ１４１０にロードす る。 さらに、フリック・アップ制御部分１４０１は制御ネットワーク・ノード５１を ルート・ノードとして設定するか、あるいは除去する制御をする。フリック・ア ップ制電部分１４０１は、制御ネットワーク・メツセージ・パケット６０を受信 すると、共通部分１４０３にあるルート・フラグ１４０７を条件づけて、ＲＯＯ Ｔ　ＵＰ倍信号肯定または否定できるようにする。ここで、制御ネットワーク・ メツセージ・パケット６０は、単一ソース・メツセージ・タイプ（「単一ソース ・メツセージ」）および構成パケット・タイプであるとフリック・アップ制御部 分１４０１によって判断される。これによって、制御ネットワーク・ノード５１ をルート・ノードとして設定したり、そうでな（したりする。ルート・フラグ１ ４０７はフリット・ダウン制御部分１４０２が受信した制御ネットワーク・メツ セージ・パケット６０のソースを選択することを制御する。 制御ネットワーク・ノード５１から与えられたＲＯＯＴＵＰ信号は親ノードによ って受信される。　ＲＯＯＴ　ＵＰ倍信号肯定されて、ノード５１がルート・ノ ードであることを示していると、親ノードは、棄権タイプの制御ネットワーク・ メツセージ・パケット６０をそのフリック・アップ制御部分に内部的に結合する 。さらに、親ノードはそのあとでイネーブルされてニル・パケット・タイプの制 御ネットワーク・メツセージ・パケットをフリック・ダウン制御部分１４０２に 送信する。親の他の子ノードがルート・ノードでなかった場合、該親ノードは、 制御ネットワーク・メツセージ・パケット６０ヲ該他の子ノードに転信しつづけ る。ここで、そのパケット６０は、該親ノードがその親ノードから受信したバケ ラトを表すメツセージタイプであるか、あるいは該親ノードがルート・ノードで ある場合には、そのフリック・アップ制御部分が受信したパケットを表している メッセ・−ジ・タイプである。制御ネットワーク・ノード５１がそのあとでＲＯ Ｏ丁ＩＪＰ信号を否定すると、親ノードは別のタイプの制御ネットワーク・メツ セージ・パケット６０の送信開始準備状態になるまで、ニル・パケット・タイプ の制御ネットワーク・メツセージ・パケットをルート・ノードを構成する子ノー ドに送信することを続ける。従−っ′Ｔ″５親ノードはルート・ノードとしての 状況が除去されていない子ノード５１に制御ネットワーク・メツセージ・パケッ トＧｏをその途中から送信し始めるようなことはせず、親ノードは、その時に転 送しつづけているパケットの転送終了後、次のパケットが始まるまで待機する。 フリック・アップ制御部分Ｉ４０１は、ａｌｌ−ｆａｌｌ−ｄｏｗｎビット８１ （図５）がセットされている制御ネットワーク・メツセージ・パケット６０を受 信すると、それを受けて、データ・ルータ１５に結合できるＡＦＤ　ａｌｌ−ｆ ａｌｌ−ｄｏｗｎ信号を生成する。 ７’Ｊツク・ダウン制御部分１４０２はＰ　ＦＬＩＣＫ　ＤＮ（４：０）を受信 し、制御ネットワーク・ノード５１がルート・ノードならば、パケット・バッフ ァ１４０６にバッファされた信号とスキャン・バッファ１４１０にバッファされ たデータを受信する。これを受けて、フリック・ダウン制御部分１４０２は制御 ネットワーク・メツセージ・パケット６０（図５）のフリックを表しているＣＬ （Ｌ）　Ｆｆ、ＩＣＫ　ＤＮ（４：０）信号を左子制御ネット’）−り・ノード ５１に、制御ネットワーク・メツセージ・パケット６０のフリックを表している Ｃ（Ｒ）　ＦＬＩＣＫ　ＤＮ（４：０）信号を右子制御ネットワーク・ノード５ １に送信する。 また、フリック・ダウン制御部分１４０２はＣ（Ｌ）　ＲＯＯＴＵＰ信号を左子 ノードから、Ｃ（Ｒ）　ＲＯＯＴ　ＵＰ倍信号君子ノー・ドから受信する。これ らの信号はそれぞれの子ノードに送られるメツセージ・パケットのタイプを制御 するために使用される。　Ｃ（ｘ）　ＲＯＯＴ　ＵＰ倍信号”Ｘ”は”Ｒ″また は“じを示す）が肯定されたときは、それぞれの千ノードはルート・ノードであ り、その場合はフリック・ダウン制御部分１４０２はＮＰＡＣニル・パケット・ タイプのメツセージ・バク゛ットを子ノードに送信す机 他方、制御ネットワーク・ノード５１自身がルート・ノードである場合は、フリ ック・ダウン制御部分１４０２はパケット・バッファ１４０６から制御ネットワ ーク・メツセージ・パケットを受信し、それらを使用して子ノードに送るべきメ ツセージ・パケットを生成する。 フリック・ダウン制御部分１４０２によって受信されたメツセージ・パケットが 単一ソースまたはアイドル・タイプである場合は、Ｃ（ｘ）　ＲＯＯＴ　ＵＰ倍 信号肯定していない子ノードにそのパケットを送信する。他方、受信したメツセ ージ・パケットが複数ソース・メツセージである場合は、フリック・ダウン制御 部分１４０２はパケット・バッファ１４０６からのメツセージ・パケットを使用 して、Ｃ（ｘ）　ＲＯＯＴ　ＵＰ倍信号肯定していない子ノードに送信すべき複 数ソース・メツセージ・パケットを生成する。 フリック・アップ制御部分１４０１とフリック・ダウン制御部分１４０２は共に 、リンク１４１１を通してフロー制御情報を交換する。この情報は送信する制御 ネットワーク・メツセージ・パケット６０内のスキャン・フロー・ビット７２（ ｉ）（図５）に入っている。さらに、各部分１４０１と１４０２は受信した制御 ネットワーク・メツセージ・パケット６０からのフロー制御情報を他方の部分に 与え、他方の部分はその情報を使用してパケット６０の送信を調整する。それぞ れの部分は、スキャン・フロー・ビット７２（ｉ）がクリアされているフリック を他方の部分が受信するまでディスエーブルされたままであり、そのあとで送信 を再開する。 制御ネットワーク１４を構成する制御ネットワーク・ノード５１では、フロー制 御は制御ネットワーク・メツセージ・パケットを基礎にしているので、ある制御 ネットワーク・ノード５１が別のノードへの制御ネットワーク・メツセージ・パ ケット６０の送信を開始すると、受信側のノードはパケット全体を受信する。従 って、受信側ノードがスキャン・ビット７２（ｉ）がセットされて、送信側ノー ドによる送信が禁止されている送信側ノードに制御ネットワーク・メツセージ・ パケット６０を送信すると、送信側ノードは現在送信中のパケットの送信を続行 し、そのあとでディスエーブルされる。 さらに、フロー制御は複数ソース・タイプのメツセージ・パケット６０の送信だ けを制御する。ディスエーブルされたノードが複数ソース以外のタイプのメツセ ージ・パケットを送信する場合は、ディスエーブルされなかったときと同じよう にそれを送信する。 他方、ディスエーブルされたノードが複数ソース・タイプであるときは、送信を 見合わせて、その代わりにアイドル・タイプのメツセージ・パケットを送信する 。その後のある時点で受信側ノードが現在のアイドル・メツセージ・パケットの 送信を終えた後で受信再開が可能であることを通知すると、送信側ノードは見合 わせていた複数ソース・メツセージ・パケット６０を送信する。 以下では、図１２Ａに示されているい（つかの要素の詳細について、図１２Ｂ〜 図１２０−１を参照して説明する、特に、フリック・アップ制御部分１４０１に ついて、図１２８〜図１２Ｂ−４０を参照して説明する。ルート・フラグ１４０ ７とそのための制御回路の詳細について、図１２Ｇを参照して説明する。最後に 、フリック・ダウン制御部分について、図１２０〜図１２０−１を参照して説明 する。 ２、フリック・アップ制御部分１４０１１、概要 図１２Ｂはフリック・アップ制御部分１４０１の概要ブロック図を示し、図１２ Ｂ−１〜図１２Ｂ−４０はフリック・アップ制御部分１４０１の詳細ブロックお よびロジック図を示している。図１２Ｂに示すように、フリック・アップ制御部 分１４０１は、左子制御ネットワーク・ノード５１からＣ（Ｌ）　ＦＬＩＣＫ　 ＵＰ（４：０）信号を受信する子（左）レシーバ／バッファ１４２０（Ｌ）と、 右子制御ネットワーク・ノード５１からＣ（Ｒ）　ＦＬＩＣＫ　ＵＰ（４：０） 信号を受信する子（右）レシーバ／バッファ１４２０　（Ｒ）から構成されてい る。全体を符号１４２０　（ｘ）で示したレシーバ／バッファはほぼ同じであり 、以下図１２Ｂ−１〜図１２８−ＩＧを参照して説明する。 一般的に、各レシーバ／バッファ１４２０　（ｘ）は、制御ネットワーク・メツ セージ・パケット６０の連続するフリットを表しているＣ（ｘ）　ＦＬＩＣＫ　 ＵＰ傷信号それぞれの左または右子制御ネットワーク・ノード５１から受信する 。これを受けて、バッファ／レシーバ１４２０（Ｘ）はＳＥＬ　ＩＮＰ　ＤＡＴ Ａ（ｘ）選択入力データ信号をフリック・アップ・データ・プロセッサ１４２１ とアップ出力パケット・アセンブラ１４２２に送り、ＩＮＰ　ＴＡＧ（ｘ）入力 タグ信号をタグ・プロセッサ１４２３に送る。さらに、レシーバ／バッファ１４ ２０　（ｘ）はそれぞれの制御ネットワーク・メツセージ・パケット６０の受信 タイミングおよび受信中のメツセージ・パケットのそれぞれのタイプを示してい る（Ｘ）　ＩＮＰ　ＳＴＡ／ＣＴＲＬ左および右状況／制御信号をアップ制御回 路１４２４に送信する。 それぞれのバッファ／レシーバ１４２０（Ｘ）が受信中のメツセージ・パケット のタイプを示した　（Ｘ）　ＩＮＰ　ＳＴＡ／ＣＴＲＬ状況／制御信号を受けて 、アップ制御回路１４２４はアップ出力パケット・アセンブラ１４２２によって 生成されるメツセージ・タイプを示した０υＴ　ＳＥＬ出力選択信号を出力する 。アップ出力パケット・アセンブラ１４２２は０１ｌＴ　ＳＥＬ信号によって指 定されたタイプの制御ネットワーク・メツセージ・パケット６０に対してＰ　Ｆ ＬＩＣＫ　ＵＰ傷信号生成を開始する。フリック・ラッチリック出力信号として その親ノードに送信する。 さらに、アップ出力パケット・アセンブラ１４２２が制御ネットワーク・メツセ ージ・パケット６０の順次フリックを表したＰ　ＦＬＩＣＫ　ＵＰ傷信号生成す ると、ＯＵＴ　ＳＥＬ信号はアセンブラ１４２２をイネーブルして、左または８ 子バッファ／レシーバ１４２０（ｘ）からのＳＥＬ　ＩＮＰ　ＤＡＴＡ（ｘ）処 理フリック・データ信号またはフリック（アップ）データ・プロセッサ１４２１ からのＰＲＯＣＦＬＩＣＫ（ＵＰ）　ＤＡＴＡ信号を使用する。ＰＲＯＣＦＬＩ ＣＫ（ＵＰ）　ＤＡＴＡ信号は加算器１４２５．　ＯＲ回路１４２６．　ＸＯＲ 回路１４２７およびコンパレータ１４２８によってそれぞれ生成されたＳＥＬ　 ＩＮＰ　ＤＡＴＡ（ｘ）信号の総和、論理ＯＲ１論理ＸＯＲおよび最大値を表し ている。　ＯＵＴ　ＳＥＬ出力選択信号はアップ出力パケット・アセンブラ１４ ２２をイネーブルして、これらの回路１４２５〜１４２８からのＰＲＯＣＦＬＩ ＣＫ（ＵＰ）セージ・パケット６０の中で使用する。 理解されるように、フリック（アップ）データ・プロセッサ１４２１からのＰＲ ＯＣＦＬＩＣＫ（ＵＰ）　ＤＡＴＡ信号は、複数ソース・メツセージ・タイプと スキャンと縮小パケット・タイプの制御ネットワーク・メツセージ・パケット６ ０に関連して使用される。フリック（アップ）データ・プロセッサ１４２１は、 データ・ニブル７０（Ｌ）（図５）内のデータを、受信したメツセージ・パケッ ト６０で開始されたスキャンまたは縮小操作の要求に従って組み合わせる。従っ て、アップ制御回路１４２４は、子から受信したパケット６０が該当のメツセー ジおよびパケット・タイプであるとき、アップ出力パケット・アセンブラ１４２ ２をイネーブルして制御ネットワーク・メツセージ・パケット６０の中のＰＲＯ ＣＦＬＩＣＫ（ＵＰ）　ＤＡＴＡ信号を使用する。 アップ制御回路１４２４からのＯＵＴ　ＳＥＬ出力選択信号でどのタイプの制御 ネットワーク・メツセージ・パケット６０が指定されるかは、レシーバ／バッフ ァ１４２０（ｘ）および選択された優先度回路によって受信されたパケット６０ のタイプによって決まる。一実施例では、両方のレシーバ／バッファ１４２０（ Ｘ）が同じメツセージ・タイプのメツセージ・パケット６０を受信すると、０Ｕ ＴＳＥＬ信号は一般にアップ出力パケット・アセンブラ１４２２をイネーブルし てそのタイプの制御ネットワーク・メツセージ・パケット６０に対してＰ　ＦＬ ｆＣＫ　ＵＰ傷信号生成する０例えば、レシーバ／バッファ１４２０（Ｘ）が共 に単一ソース・メツセージを受信すると、アップ制御回路１４２４はアップ出力 パケット・アセンブラ１４２２をイネーブルして゛単一ソース・メツセージを送 信する。 その場合、メツセージ・パケットが構成パケット・タイプであると、アップ制御 回路１４２４は、アップ出力パケット・アセンブラをイネーブルして、コンパレ ータ１４２８から出力された信号を使用する。この信号は、ＳＥＬ　ＩＮＰ　Ｄ ＡＴＡ（Ｌ）選択入力データ信号とＳＥＬ　ＩＮＰＤＡＴＡ（Ｒ）選択入力デー タ信号とのどちらが、大きい値かを表し、かつ、送信制御ネットワーク・メツセ ージ・パケット６０の中の指定された選択入力データ信号を使用しているかを示 している。こうして、データ・ニブル７０（０）と７０（１）に設定されたルー ト高さ値は、レシーバ／バッフｒ　１４２０（ｘ）によって受信された制御ネッ トワーク・メツセージ・パケット６０内の最大値である。しかしながら、受信さ れたメツセージ・パケット内のルート高さ値が相互に異なる場合は、システム１ ０内でエラーが発生している。その場合には、アップ制御回路１４２４はＥＲＲ エラー言号を生成し、この信号はフリック・ダウン制御部分１４２２をイネーブ ルして送信中の制御ネットワーク・メツセージ・パケット６０の中のＳ　ＥＲＲ ソフ１−ウェア・エラ・〜・・ビット７６をセットする。 同１１に、レシーバ／バッファ１４２０（ｘ）が受信中の制御ネットワーク・メ ツセージ・パケット６０が複数ソース・メツセージ・タイプであり、しかも同じ パケット・タイプであるとき、アップ制御回路１４２４はＯＵＴ　ＳＥＬ信号を 生成し、この信号はアップ出力パケット・アセンブラ１４２２をイネーブルして 同じメツセージおよびパケット・タイプの制御ネットワーク・メツセージ・パケ ット６０を表しているＰ　ＦＬＩＣＫ　ＵＰ傷信号生成する。アップ制御回路１ ４２４はアップ出力パケット・アセンブラ１４２２をイネーブルしてフリック（ アップ）データ・プロセッサ１４２１からのＰＲＯＣＦＬＩＣＫ（ＵＰ）　ＤＡ ＴＡ処理フリック・アップ・データ信号をパケット・データ部分６２（図５）に 挿入する０回路１４２５〜１４２８のうちのどの回路のＰＲＯＣＦＬＩＣＫ（Ｕ Ｐ）　ＤＡＴＡ信号が使用されるかは、どのタイプのスキャンまたは縮小操作が 　受信した制御ネットワーク・メツセージ・パケット６０によってイネーブルさ れたかによって決まる。さらに、アップ制御回路１４２４は５ＣＡＮ　ＢＵＦ　 ＷＥスキャン・バッファ書込みイネーブル信号を生成し、この信号はスキャン・ バッファ１４１０をイネーブルして、連続するデータ・ニブル７ｏ（ｉ）を表し ているＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｌ）信号をレシーバ／バッファ１４２０　（ １）からロードする。 他方、一方のレシーバ／バッファ１４２０（ｘ）　カ単一ソース・メツセージを 受信し、他方のレシーバ／バッファ１４２０（ｘ’）が複数ソース・メツセージ か棄権メツセージ・タイプの制御ネットワーク・メツセージ・パケット６０（「 棄権メツセージ」）かアイドル・メツセージ・タイプの制御ネットワーク・メツ セージ・バケツ）−６０（ｒアイドル・メツセージ」）のいずれかを受信すると 、アップ制御回路１４２０はＯＵＴ　ＳＥＬ信号を生成し、この信号はアップ出 力パケット・アセンブラ１４２２をイネーブルして単一ソース・メツセージを送 信する。この操作では、アップ出力パケット・アセンブラは単一ソース・メツセ ージを受信したレシーバ／バッフｙ　１４２０（ｘ）からのＳＥＬ　ＩＮＰ　Ｄ ＡＴＡ（ｘ）信号を使用する。従って、単一ソース・メツセージは、複数ソース 、棄権またはアイドル・メツセージに優先する。レシーバ／バッファ１４２０（ Ｘ’）が複数ソース・メツセージを受信すると、アップ制御回路１４２４はそれ をイネーブルしてパケットをバッファリングする。下達するように、バッファに 入れられたパケット６０は最初のレシーバ／バッファ１４２０（Ｘ）　、つまり 、単一ソース・メツセージを受信したレシーバ／バッファによって受信される時 、複数ソース・メツセージに対して使用される。 さらに、レシーバ／バッファ１４２０（Ｘ）が複数ソース・メツセージをバッフ ァリングすると、アップ制御回路１４２４４：ｉ　ＦＬＯＷ　ＣＴＲＬ（ＤＮ） 　７　ｔ：Ｉ−Ｋｍ信号ヲ生成Ｌ、この信号はライン１４１１　（図１２Ａ）を 経由してフリック・ダウン制御部分１４０２に結合される。これを受けて、フリ ック・ダウン制御部分はレシーバ／バッファ１４２０　（ｘ）に接続された特定 の左または右子ノードの制御ネットワーク・メツセージ・パケット６ｏのスキャ ン・フロー・ビット７２（ｉ）（図５）をセットし、子ノードが追加のメツセー ジ・パケット６０を送信するのを禁止する。バッファされたパケット６０がその あとで使用されると、アップ制御回路１４２４はＦＬＯＷ　ＣＴＲＬ（ＤＮ）信 号を生成し、この信号は、そのあとでフリック・ダウン制御部分をイネーブルし てその子ノードに送信されたパケット６０のスキャン・フロー・ビット７２（ｉ ）をクリアして、子ノードなイネーブルしてそこへメツセージ・パケットを送信 することを再開させる。 他方、一方のレシーバ／バッファ１４２０（ｘ）が複数ソース・メツセージを受 信またはバッファリングし、他方が棄権メツセージを受信した場合は、アップ制 御回路１４２４はＯＵＴ　ＳＥＬ出力選択信号を生成し、この信号はアップ出力 パケット・アセンブラをイネーブルして、受信した複数ソース・メツセージを表 しているＳＥＬ　ＩＮＰ　ＤＡＴＡ（ｘ）信号からＰ　ＦＬＩＣＫ　ＵＰ傷信号 生成する。棄権メツセージは、メツセージのソースを構成するリーフ２１（図４ Ａと４Ｂ）が他方のレシーバ／バッファ１４２０によって受信またはバッファさ れた複数メツセージ・パケットによって開始された操作を棄権することを示して いる。 さらに、一方のレシーバ／バッファ１４２０　（Ｘ）が複数ソース・メツセージ を受信し、他方のレシーバ／バッファ１４２０（ｘ’）がアイドル・メツセージ を受信すると、アップ制御回路１４２４はレシーバ／バッファ１４２０　（ｘ） をイネーブルして、複数ソース・メツセージをバッファさせる。その後、他のレ シーバ／バッファ１４２０（ｘ’）が棄権または複数ソース・メツセージを受信 したときに、アップ制御回路１４２４はレシーバ／バッファ１４２０　（Ｘ）を イネーブルして、バッファしているメツセージをＳＥＬ　ＩＮＰ　ＤＡＴＡ（ｘ ）信号として出力する。この信号は、親制御ネットワーク・ノード５１に送信す べき制御ネットワーク・メツセージ・パケット６０を生成する際にフリック・ア ップ・データ・プロセッサ１４２１とアップ出力パケット・アセンブラ１４２２ によって使用される、その場合には、バッファされた複数ソース・メツセージは 、レシーバ／バッファ１４２０（ｘ’）が棄権または複数ソース・メッセ・−ジ を受信しているその受信と同時に該バッファされた複数ソース・メツセージが受 信されつつあるかのような方法で使用される。同様に、双方のレシーバ／バッフ ァ１４２０（ｘ）が複数ソース・メツセージをバッファリングし、双方がアイド ル・メツセージを受信すると、アップ制御回路はそれらをイネーブルして、バッ ファされたメツセージをＳＥＬ　ＩＮＰ　ＤＡＴＡ信号として出力する。この信 号は親制御ネットワーク・ノード５１に送信すべき制御ネットワーク、メツセー ジ・パケット６ｏを生成する際にフリック・アップ・データ・プロセッサ１４２ １とアップ出力パケット・アセンブラ１４２２によって使用される。 最後に、双方あレシーバ／バッファ１４２０（ｘ）がアイドル、棄権またはＮＰ ＡＣにル・パケット）・メツセージ・タイプの制御ネットワーク・メツセージ・ パケット６０を受信し、双方が複数ソース・メツセージをバッファリングしない 場合は、アップ制御回路１４２４はアップ出力パケット・アセンブラ１４２２を イネーブルして、同じメツセージ・タイプの親制御ネットワーク・ノード５１に 制御ネットワーク・メツセージ・パケット６ｏを送信する。 制御ネットワーク・メツセージ・パケット６ｏの順次フリックを表したＰ　ＦＬ ＩＣＫ　ＬＩＰ信号を生成する際に、アップ出力パケット・アセンブラはタグ・ プロセッサ１４２３からのＰＲＯＣＴＡＧ（ＵＰ）処理タグ信号を使用する。タ グ・プロセッサ１４２３はレシーバ／バッファ１４２０　（Ｘ）からＩＮＰ　Ｔ ＡＧ（ｘ）信号を受信し、ＰＲＯＣＴＡＧ（ＵＰ）処理タグ信号を生成する。ア ップ出力パケット・アセンブラ１４２２は、この信号を使用して各フリック内に タグ・ビットを生成する。　ＰＲＯＣＴＡＧ　（ＵＰ）信号はＩＮＰ　ＴＡＧ　 （ｘ）信号の論理ＡＮＤと論理ＯＲを表している。送信される特定のフリックと タグ・ビットに応じて、アップ制御回路１４２４はアップ８カパケツト・アセン ブラ１４２２をイネーブルして、論理ＡＮＤを表す信号または論理ＯＲを表す信 号を送信する。 ある種のフリック、特に、スキャン・フロー・ビット７２（ｉ）とオーバフロー ・ビットが入っているフリックについては、アップ制御回路１４２４はアップ出 力パケット・アセンブラ１４２２をイネーブルして、タグ。 ビットを生成する際に他の回路からの信号を使用する。特に、タグ・°ビットが スキャン・フロー・ビット７２（ｉ）を構成しているフリックを表しているＰ　 ＦＬＩＣＫＵＰ信号をアップ出力パケット・アセンブラ１４２２が生成する時は 、アップ制御回路１４２４はアップ出力パケット・アセンブラ１４２２をイネー ブルして、これらのビットを生成する際にＦＬＯＷ　Ｃ０ＮＴＲ０Ｌ　（ＵＰ） 信号を使用する。アップ出力パケット・アセンブラ１４２２は共通制御部分１４ ０３内のフロー制御リンク１４１１を経由してフリック・ダウン制御回路１４０ ２からＦＬＯＷ　Ｃ０ＮＴＲ０Ｌ（ＵＰ）信号を受信する。 さらに、アップ出力パケット・アセンブラ１４２２がスキャン・オーバフロー・ ビット８０（図５）が入っているフリックを生成する時は、アップ制御回路１４ ２４は、アップ出力パケット・アセンブラ１４２２がイネーブルされて加算回路 １４２５からのＰＲＯＣＦＬＩＣＫ（ＵＰ）　ＤＡＴＡ信号をデータ・ニブル７ ０（ｉ）に入れて送信している場合、同じ（それをイネーブルして、フリック・ アップ・データ・プロセッサ１４２１からのＣＲＹ　ＩＮキャリ・イン信号と０ ＶＦＬオ一バフロー信号を使用する。ＣＲＹ　ＩＮ信号と０ＶＦＬ信号は加算回 路１４２５によって生成されたキャリ信号とオーバフロー信号を表しており、こ れらの信号が肯定されると、加算回路１４２５から出力された和の中のキャリと オーバフローを示している。 アップ制御回路１４２４はフリック・アップ制御部分１４０１の操作を制御する いくつかの追加信号を生成する。特ニ、７ｙブ制御回路１４２４はＵＰ　ＲＣＶ 　５Ｔ（１２：０）信号として示したタイミング制御信号を生成する。この信号 は、上述したネットワーク・インタフェース２０２（図８）内の制御ネットワー ク・インタフェース２０４によって生成されろＸＭＩＴ　（１２：０）送信フリ ック信号とＲＣＶ　（１２：Ｏ）信号と同じタイミング信号である。さらに、ア ップ制御回路１４２４はＵＰ　ＲＣＶ　ＲＥＳＥＴ受信リセット・タイミング信 号を生成する。特に、アップ制御回路１４２４はレシーバ／バッフｙ　１４２０ （ｘ）からＳＥＬ　ＩＮＰＤＡＴＡ　（ｘ）選択入力データ信号を受信し、受信 されるフリックがＮＰＡＣニル・パケット・メツセージ・パケット６０を表して いることをこの信号が示していると、アップ制御回路１４２４はＵＰ　ＲＣＶ　 ＲＥＳＥＴタイミング信号を肯定する。 他方、少な（とも一方のレシーバ／バッファが制御ネットワーク・メツセージ・ パケット６０の最初のフリックを受信中であることをＳＥＬ　ＩＮＰ　ＤＡＴＡ （ｘ）信号が示していると、アップ制御回路１４２４は連続する受信状態を示し ているＵＰ　ＲＣＶ　５Ｔ（１２：Ｏ）アップ受信状態信号の連続する信号を肯 定することを開始する。ＵＰＲＣＶＳＴ（１２：０）信号はニーモニックＵＰ　 ＲＣＶ　ＳＴ　Ｏ〜ＵＰ　ＲＣＶＳＴ　１２で示した１３個の信号を表しており 、アップ制御回路１４２４はＮ０ＤＥ　ＣＬＫタイミング信号の連続する刻時を 受けて連続してこれらの信号を肯定する。一般的に、連続するＵＰ　ＲＣＶ　Ｓ Ｔ″ｉ”信号（”ｉ“は０〜１２の整数である）はレシーバ／バッファ１４２０ （ｘ）が制御ネットワーク・メツセージ・パケット６０の１３フリツクの対応す るフリックを受信すると、これに同期して肯定される。　ＵＰ　ＲＣ：Ｖ　ＳＴ 　Ｏ〜ＵＰ　ＲＣＶ　Ｓ丁１２信号はフリック・アップ制御部分１４０１上の他 の回路に対して使用される。 さらに、図１２Ｂに示すアップ制御部分１４２４はＲＯＯＴＵＰ　ＬＡＴルート ・アップ・ラッチ信号を生成し、この信号はルート・フラグ１４０７　（図１２ Ａ）の条件付けをイネーブルし、これによってＲＯＯＴ　ＵＰ傷信号条件を制御 する。　ＳＥＬ　ＩＮＰ　ＤＡＴＡ　（Ｘ）信号が構成タイプの単一ソース・メ ツセージを表していて、ルート高さ値が制御ネットワーク・ノード５１の１／ベ ルおよびサブレベルに一致していると、アップ制御回路１４２４はＲＯＯＴ　Ｌ ＩＰ　ＬＡＴＡ号を肯定してルート・フラグ１４０７をセットする。他方、ＳＥ Ｌ　ＩＮＰ　ＤＡＴＡ　（ｘ）信号が構成タイプの単一ソース・メツセージを表 していて、ルー・−１・高さ値が制御ネットワーク・ノード５１のレベルおよび サブレベルより大きければ、アップ制御回路はＲＯＯＴ　ＵＰ傷信号否定してル ート・フラグ１４０７のクリアをイネーブルする。 ルート・フラグ１４０７がセットされると、ＲＯＯＴ　ｔｌＰ信号が肯定され、 この信号はパケット・バッファ１４０６の書込みイネーブル端子を付勢し、バッ ファ１４０６をイネーブルしてアップ出力パケット・アセンブラ１４２２からの Ｐ　ＦＬＩＣＫ　ＵＰ傷信号バッファリングする。パケット・バッファ１４０６ はＢＵＦ　Ｐ　ＦＬＩＣＫ　ＵＰバッファ親ラフリックアップ信号をフリック・ ダウン制御部分１４０２に出力する。 上述したように、フリック・ラッチ１４３０はＮ０ＤＥ　ＣＬＫ信号の各刻時を 受けてＰ　ＦＬＩＣＫ　ｔｌＰ信号をラッチする。 さらに、ＲＯＯＴ　ＵＰ傷信号肯定されている間に、パケット・バッファ１４０ ６はＮ０ＤＥ　ＣＬＫ信号の各刻時を受けてＰ　ＦＬＩＣＫ　ＵＰ傷信号ラッチ する。一実施例では、右と左の子レシーバ／バッファ１４２０ば％Ｎ０ＤＥ　Ｃ ＬＫ信号の各刻時を受けてそれぞれの子ノードからのそれぞれのＣ（ｘ）　ＦＬ ＩＣＫ　ＵＰ傷信号ラッチする。この実施例では、レシーバ／バッファ１４２０ からフリット・ラッチ１４３０とパケット・バッファ１４０６への遅延はＭＯＤ Ｅ　ＣＬＫ信号の１刻時である。つまり、メツセージ・パケット６０がレシーバ ／バッファ１４２０（ｘ）によってバッファリングされていなければ、レシーバ ／バッファ１４２ｏによってラッチされたフリックは、Ｎ０ＤＥ　ＣＬＫ信号の 連続する刻時の間にフリッ・り（アップ）データ・プロセッサ１４２１、タグ・ プロセッサ１４２３１３よびアップ出力パヶッＩ・・アセンブラ１４２２によっ て処理される。この実施例では、アップ出力パケット・アセンブラ１４２２は送 信中のタイプ・メツセージとパケットに関する情報を図１２Ｂに示す他の回路で 使用されるように維持する。 図１２Ｂ−１〜図１２Ｂ−３はフリック・アップ制御部分１４０１内の回路の一 部の詳細図である。具体的には、図１２Ｂ−１は子（左）レシーバ／バッフ　ｙ 　１４２０（Ｌ）　（７）詳細ブロック図であり、図１２８−ＩＡ−Ｖ１２Ｂ− ＩＧは子（左）レシーバ／バッファ１４２０（Ｌ）の回路の詳細図である。子（ 右）レシーバ／バッファ１４２０（Ｒ）は子（左）レシーバ／バッファ１４２０ （Ｌ）とほぼ同じであるので、詳しく説明することは省略する０図１２Ｂ−２は フリック（アップ）データ・プロセッサ１４２１の詳細図である。最後に、図１ ２Ｂ−３は出力パケット・アセンブラの詳細ブロック図である。 図１２Ｂ−１は子（左）レシーバ／バッファ１４２０　（Ｌ）の詳細ブロック図 、図１２８−ＩＡ〜図１２８−ＩＧは子（左）レシーバ／バッファ１４２０（Ｌ ）の回路の詳細図である。図１２Ｂ−１に示すように、子（左）レシーバ／バッ ファ１４２０　（Ｌ）はソース識別セレクタ１４４０を備え、このセレクタは入 力ソース識別回路１４４１からのＳＲＣＤＡＴＡ　ＳＥＬソース・データ選択信 号の制御の下で、複数の信号ソースの中から１つを選択してＳＥＬ　ＩＮＰ　Ｄ ＡＴＡ　（Ｌ）選択入力データ（左）信号を出力する。 ソース・データ・セレクタエ４４０はそこに入力された複数の信号の中から１つ を選択することができる。具体的には、ソース・データ・セレクタ１４４０は入 力ラッチ１４４３によってラッチされているＣ（Ｌ）　ＦＬＩＣＫ　ＵＰ（３： Ｑ）ＬＡ丁クラッチ子左）フリック・アップ信号を選択することができる。入力 ラッチは子制御ネットワーク・ノード５１から受信したＣ（Ｌ）　ＦＬＩＣＫ　 ＵＰ（４：０）信号をＭＯＤＥ　ＣＬＫ信号の各刻時を受けてラッチする。さら に、Ｃ（Ｌ）　ＦＬＩＣＫ　ＵＰ（４：Ｏ）信号はチェック回路１４４４に結合 され、コノ回路はＮ０ＤＥ　ＣＬＫ信号とＲＣＶ　５Ｔ（１２：Ｏ）受信状態信 号を受けて、受信中の制御ネットワーク・メツセージ・パケット６０のフィール ド６３（図５）に入っている検査合計に対してチェック操作を実行して、パケッ ト６０を正しく受信したかどうかを検査する。 ソース・データ・セレクタ１４４０は左パーク・バッファ１４４２からＰＭＣＬ バーク複数ソ複数ソース骨子信号することもできる。上述したように、レシーバ ／バッファ１４２０（Ｌ）は、他方のレシーバ／バッファが必要とする数学演算 で使用されるデータをもつ複数ソース・メツセージをそのとき受信していないと 、複数ソース・メツセージからのデータをバッファリングすることができる。左 パーク・バッファ１４４２はレシーバ／バッファ１４２０（Ｌ）にこの機能を備 えている。 同じく上述したように、複数ソース・メツセージによってイネーブルされた逆方 向スキャン操作については、各制御ネットワーク・ノード５１への左と右の入力 は反転される。これを可能にするために、左レシーバ／バッファ１４２０（Ｌ） のソース・データ・セレクタ１４４０は右子ノードからＣ（Ｒ）　ＦＬＩＣＫ　 ＵＰ（３：０）　ＬＡＴＡッチ・フリック・アップ信号を、右パーク・バッファ （図示せず）からＰＭＣＲバーク複数ソ複数ソース骨子信号することもできる。 最後に、両方の子ノードがルート・ノードであると、ソース・データ・セレクタ １４４０は制御ネットワーク・メツセージ・パケット６０のメツセージ・タイプ ・フィールド６４に入っているコードと一致するコードをもつＡＢＳＮ棄橿信号 を結合することができる。 レシーバ／バッファ１４２０（Ｌ）はタグ入力セレクタ１４４５も備えており、 これは入力ソース識別回路の制御の下で、複数の信号ソースの中から１つをＳＥ Ｌ　ＩＮＰＴＡＧ（Ｌ）選択入力タグ信号として選択する。タグ入力セレクタ１ ４４５は入カラツｆ−１４４３からのＣ（Ｌ）　ＦＬＩＣＫ　ＵＰ（４）　ＬＡ Ｔラッチ左子フリック・アップ信号、または右子からレシーバ／バッファ１４２ ０（Ｒ）によって受信された対応するＣ（Ｒ）　ＦＬＩ（Ｊ　ＬＩＰ（Ｒ）　Ｌ ＡＴ信号を結合スル子トもできる１以上から理解されるように、入力ソース識別 回路がソース・データ・セレクタ１４４０をイネーブルしてＣ（ｘ）　ＦＬＩ（ ：Ｋ　ＵＰ（３：０）　ＬＡＴ信号じｘ−は”Ｌ−または“Ｒ“である）をＳＥ Ｌ　ＩＮＰ　ＤＡＴＡ（Ｌ）信号として結合するようにＳＲＣＤＡＴＡ　ＳＥＬ ソース・データ選択信号を条件づけていると、セレクタ１４４５内のタグをイネ ーブルしてＣ（ｘ）　ＦＬＩＣＫ　ＵＰ（４）　ＬＡＴ信号をＳＥＬ　ＩＮＰ　 ＴＡＧ（Ｌ）信号として結合するようにＳＲＣＴＡＧ　ＳＥＬ信号を条件づける 。 さらに、タグ入力セレクタは右子レシーバ／バッファ１４２０（Ｌ）内のパーク ・オーバフロー・バッファ１４４６からＰＯＶＬバーク・オーバフロー左信号を 、あるいは右子レシーバ／バッファ１４２０（Ｒ）内の対応するバッファからＰ ＯＶＲバーク・オーバフロー右信号を選択することができる。パーク・オーバフ ロー・バッファ１４４６は受信した制御ネットワーク・メツセージ・パケット６ ０のスキャン・オーバフロー・ビット８０をバッファに入れて、そのデータはパ ーク・バッファ１４４２にパークされる。従って、入力ソース識別回路１４４１ がソース・データ・セレクタ１４４０をイネーブルしてパーク・バッファ１４４ ２または右子レシーバ／バッファ１４２０　（Ｒ）内の対応するバッフ１からの ＰＭＣｘ　（”Ｘ”は”Ｋ４“または”Ｒｏである）パーク複数ソース信号を結 合した時は、セレクタ１４４５の中のタグもイネーブルしてＰＯＶｘバーク・オ ーバフロー信号をスキャン・オーバフロー・ビットのＳＥＬ　ＩＮＰ　ＴＡＧ（ Ｌ）選択入力タグ信号として使用する。理解されるように、入力ソース識別回路 がソース・データ・セレクタ１４４０をイネーブルしてＰＭＣｘ信号（”ｘ”は ”じまたはＲ”である）をＳＥＬ　ＩＮＰ　ＤＡＴＡ　（Ｌ）信号として結合す るようにＳＲＣＤＡＴＡ　ＳＥＬソース・データ選択信号を条件づけると、セレ クタ１４４５内のタグをイネーブルしてＰＯＶｘ信号をスキャン・オーバフロー ・ビットのＳＥＬ　ＩＮＰ　ＴＡＧ　（Ｌ）信号として結合するようにＳＲＣＴ ＡＧＳＥＬ院号を条件づける。 入力ソース識別回路１４４１はいくつかの信号を使用してＳＲＯＤＡＴＡ　ＳＥ Ｌソース・データ選択信号を生成する。 特に、入力パケット・タイプ・デコーダ１４４７は入力ラッチ１４４３からＣ（ Ｌ）　ＦＬＩＣＫ　ＵＰ（３：０）　ＬＡＴ信号、右子レシーバ／バッファ１４ ２０（Ｒ）からＣ３ＲＲ９ＦＬＩＣＫ　ＵＰ（３：０）ＬＡＴ信号およびＵＰ　 ＲＣＶ　ＳＴ　Ｏ信号を受信する。理解されるように、Ｃ（ｘ）　ＦＬＩＣＫ　 ＵＰ（３：０）　ＬＡＴ信号は、ＵＰ　ＲＣＶ　ＳＴ　Ｏ信号が肯定された時、 到来制御ネットワーク・メツセージ・パケット６０の特定メツセージ・タイプを 示している。入力パケット・タイプ・デコーダ１４４７は一連の信号を生成する 。これらの信号には、ＣＸ／ＩＤＬＥアイドル、Ｃｘ／ＳＳ単一ソース％Ｃｘ／ ＭＳ複数ソース、ＣＸ／ＡＢＳ棄権、およびＣｘ／ＮＰＡＣニル・パケット（“ Ｘ”は”Ｌ”（左）および”Ｒ”（右）を示している）などの信号が含まれてい る。これらの信号は左と右の子ノードの各々から受信される制御ネットワーク・ メツセージ・パケット６０の特定タイプを示している。 入力ソース識別回路１４４０はこれらの信号をＵＰ　ＲＣＶ　５Ｔ（１２：０） アップ受信状態信号と一緒に使用して、ソース・データ・セレクタ１４４２にラ ッチ１４４３などの入力ラッチからの信号、またはパーク・バッファ１４４２か らの信号、またはＡＢＳＮ信号をＳＥＬ　ＩＮＰ　ＤＡＴＡ　（Ｌ）選択入力デ ータ信号として結合させるかを判断する。 入力ソース識別回路１４４１は、ソース・データ・セレクタ１４４０に右または 右子または右または左パーク・バッファからの信号をＳＥＬ　ＩＮＰ　ＤＡＴＡ （Ｌ）信号として結合させるかどうかを判断するために、０ＵＴＰＫＴ　ＭＳ出 力パケット複数ソース信号とＯＵＴ　ＰＫＴ　ＳＣＦ／ＲＥＤ出力パケット・ス キャン前方向／縮小信号を使用する。これらの信号は共にアップ出力パケット・ アセンブラ１４２２によって生成される。上述したように、アップ出力パケット ・アセンブラ１４２２はそこから送信されるパケットに関する情報を示す信号を 生成する。つまり、０ＵＴＰＫＴ　ＭＳとＯＵＴ　ＰＫＴ　ＳＣＦ／ＲＥＤの２ 信号である。０υＴ　ＰＫＴＭＳとＯＵＴ　ＰＫＴ　ＳＣＦ／ＲＥＤ縮小信号は 、肯定された時は、アップ出力パケット・アセンブラ１４２２によって生成され たＰ　ＦＬＩＣＫ　ＵＰ傷信号複数ソース制御ネットワーク・メツセージ・パケ ット６０を構成していること、パケット・タイプがスキャン前方向または縮小操 作をイネーブルすることを示している。その場合には、入力ソース識別回路１４ ４１はソース・データ・セレクタ１４４０をイネーブルしてＣ（Ｌ）　ＦＬＩＣ Ｋ　ＬＩＰ（３：０）　ＬＡＴ信号またはＰＭＣＬ信号のどちらかをＳＥＬ　Ｉ ＮＰ　ＤＡＴＡ（Ｌ）信号として結合する。同時に、入力ソース識別回路１４４ １はＳＲＣＴＡＧ　ＳＥＬソース・タグ選択信号を生成する。この信号はタグ入 力セレクタ１４４５をイネーブルしてＣ（Ｌ）　ＦＬＩＣＫ　ＵＰ（４）ＬＡＴ 信号またはＰＯＶＬ信号をＳＥＬ　ＩＮＰ　ＴＡＧ（Ｌ）信号トシテ結合する。 他方、ＯＵＴ　ＰＫＴ　ＭＳ信号が肯定され、ＯＵＴ　ＰＫＴ　ＳＣＦ／ＲＥＤ 信号が否定されると、制御ネットワーク・メツセージ・パケット６０は複数ソー ス・メツセージ・タイプであり、スキャン逆方向操作を示している。その場合に は、入力ソース識別回路はＣＲＦＬＩＣＫ　ＵＰ（３：０）　ＬＡＴ信号を生成 し、この信号はソース・データ・セレクタ１４４０をイネーブルして右子レシー バ／バッファ１４２０　（Ｒ）によってラッチされたＣＲＦＬＩＣＫ　ＵＰ（３ ：０）　ＬＡＴ信号または右子レシーバ／バッファ１４２０（Ｒ）のパーク・バ ッファから与えられたＰＭＣＲ信号をＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｌ）左選択入 力データ信号として結合する。従って、制御ネットワーク・メツセージ・パケッ ト６ｏが複数ソース・メツセージ・タイプであり、スキャン逆方向操作をイネー ブルすると、右と左の子レシーバ／バッファ１４２０は受信したＣ（ｘ）　ＦＬ ＩＣＫ　ＵＰ傷信号上述したように交換する。 さらに、そこに接続された子ノードからのＣ（Ｌ）ＲＯＯＴ　ＵＰ傷信号肯定さ れて、千ノードがルート・ノードであることを示していると、入力ソース識別回 路１４４１はＳＲＣＤＡＴＡ　ＳＥＬ信号を生成し、ソース・データ・セレクタ をイネーブルしてＡＢＳＮ棄権信号をＳＥＬ　ＮＮＰＤＡＴＡ　（Ｌ）信号とし て結合する。従って、子ノードがルート・ノードであると、子レシーバ／バッフ ァ１４２０　（１）は千ノードからそこに送られてきた制御ネットワーク・メツ セージ・パケット６ｏのタイプに関係なく、最初に棄権パケットを出力する。 いずれの場合も、入力ソース識別回路１４４１ば、ＲＣＶＳＴＩＩ信号とＲＣＶ 　ＳＴ　Ｈ信号が肯定されて、制御ネットワーク・メツセージ・パケット６ｏの グローバル情報フィールド７１と検査合計フィールド６３が受信中である子とを 示している間に、ＳＲＣＤＡＴＡ　ＳＥＬソース・データ選択信号を生成して、 ソース・データ・セレクタＬ４４０をイネーブルし、Ｃ（Ｌ）　ＦＬＩＣＫ　Ｕ Ｐ（３：Ｑ）　ＬＡＴ信号ヲ５ＥＬＩＮＰ　ＤＡＴＡ（Ｌ）信号として結合する 。グローバル情報フィールド７１については、このフィールド７１を含むメツセ ージのメツセージ・タイプに関係なく、このフィールドを表した信号は右子レシ ーバ／バッファ１４２０　（ｒ）からの対応する信号と論理和（ＯＲ）がとられ る、その結果の信号は制御ネットワーク・メツセージ・パケット６０に入って、 制御ネットワーク１４を構成するツリーを上昇してルート・ノードに送信され、 ルート・ノードはツリーを下って送られてきた制御ネットワーク・メツセージ・ パケット６０に入れて、区画内のり−フ２１にブロードキャストする。従って、 制御ネットワーク１４を定義しているツリーを上昇および下降して送信される制 御ネットワーク・メツセージ・パケット６０のタイ、ブに関係なく、例えば、処 理要素１１の動作の動機に関する情報を得るためにグローバル・ビットを使用す ることができる。 圧子レシーバ／バッファ１４２０（Ｌ）はそれぞれパーク・バッファ１４４２と パーク・オーバフロー・バッファ１４４６を制御するための制御および状況回路 １４５０と１４５１も備えている。パーク・バッファ制御および状況回路１４４ ２はいくつかの信号を受信し、それを受けてＰＫ　ＢＵＦ（Ｌ）　ＣＴＲＬ左パ ーク・バッファ制菌信号、ＰＫ　ＢＵＦ　５ＲＣＳＥＬ（Ｌ）左パーク・バファ ・ソース選択信号、およびＰＫ　ＢＵＦ（Ｌ）　ＳＴ左パーク・バッファ状況信 号を生成する。ＰＫ　ＢＵＦ　ＳＲＣ５ＥＬ（Ｌ）信号はマルチプレクサ１４５ ２をイネーブルして、ソース・データ・セレクタ１４４０からの制御ネトワーク ・メツセージ・パケット６０を表したＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｌ）選択入力 データ信号をパーク・バッファ１４４２のデータ入力端子に結合する。　ＰＫ　 ＢＵＦ（Ｌ）　ＣＴＲＬ信号はマルチブクサ１４５２からの信号をパーク・バッ ファ１４４２にバッファリングすることを可能にし、バッファをイネーブルして 制御ネットワーク・メツセージ・パケット６０をバッファリングする。具体的に は、パーク・バッファ１４４２の内容は制御ネットワーク・メツセージ・パケッ ト６０の各フリックの下位４ビツトからなっている。　ＰＫ　ＢＵＦ（Ｌ）　Ｓ Ｔ左パーク・バッファ状況信号はパーク・バッファ１４４２が制御ネットワーク ・メツセージ・パケット６０をバッファリングしているかどうかを示しており、 そうであれば、セグメント・ビット７７がセットされているか、クリアされてい るかを示している。 レシーバ／バッファ１４２０（Ｌ）によってバッファされた唯一のタグ情報はセ グメント・ビット７７とスキャン・オーバフロー・ビット８０の状態を示してい る。理解されるように、これらのタグ・ビット７７と８０は制御ネットワーク・ メツセージ・パケット６０のデータ・ニブル７０（ｉ）内のデータの処理と関連 づけられているか、その情報を提供する。他方、制御ネットワーク・メツセージ ・パケット６０の他のタグ・ビットは制御ネットワーク１４を通過する制御ネッ トワーク・メツセージ・パケット６０の流れを制御する、あるいはデータ・ルー タ１５のａｌｌ−ｆａｌｌ−ｄｏｗｎ操作を制御する制御惰いずれの場合も、入 力パケット・タイプ・デコーダ１４４７がＣＬ／ＭＳ信号およびＣＲ／ＳＳかＣ Ｒ／ＩＤＬＥ信号のどちらかを肯定すると、ＳＥＬ　ＤＡＴＡ　（Ｌ）信号で表 された制御ネットワーク・メツセージ・パケット６０がパーク・バッファＩ４４ ２にバッファされる候補になっている。その場合には、圧子レシーバ／バッファ １４２０（Ｌ）によって受信されたパケット６０は複数ソース・メツセージであ り、右子レシーバ／バッファ１４２０（Ｒ）はそれに関連して使用される複数ソ ース・メツセージを受信していない。右子レシーバ／バッファ１４２０（Ｒ）内 のパーク・バッファが圧子レシーバ／バッファ１４２０（Ｌ）によって受信され る複数ソース・メツセージで使用できるパケット６０をバッファリングしていな いと、パーク・バッファ制ａＢ／状況回路１４５０はマルチプレクサ１４５２を イネーブルしてそのパケット６０を表したＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｌ）信号 をパーク・バッファ１４４２に結合するようにＰＫ　ＢＵＦ　ＲＣ５ＥＬ（Ｌ） パーク・バッファ・ソース選択信号を条件付け、パーク・バッファをイネーブル してパケット６０をバッファリングするようにＰＫ　ＢＵＦ　ＣＴＲＬ（Ｌ）パ ーク・バッファ制御信号を条件づける。 他方、右子レシーバ／バッファ１４２０（Ｒ）が複数ソース・メツセージ・、パ ケットを受信しており、その間に（ａ）圧子レシーバ／バッファ１４２０（Ｌ） のパーク・バッファ１４４２が複数ソース・メツセージ・パケットをバッファリ ングしており、（ｂ）左子レシーバ／バッファ１４２０（Ｌ）が制御ネットワー ク１４を通る上位転送優先度を持つ単一ソース・メツセージ・パケットのような タイプの制御ネットワーク・メツセージ・パケット６０を受信していないと、パ ーク・バッファ制御／状況回路１４５０は入力ソース識別回路１４４１をイネー ブルし、この回路はパーク・バッファ制御／状況回路１４５０をイネーブルして 複数ソース制御ネットワーク・メツセージ・パケット６０の連続フリックを表し たＰＭＣＬＭＣ上送信する。圧子レシーバ１４２０（Ｌ）の入力ソース識別回路 １４４１または君子レシーバ１４２０（Ｒ）の対応する回路はそれぞれのソース ・データ・セレクタ１４４０をイネーブルし、イネーブルされた操作が一方では 前方向スキャンまたは縮小操作、または他方では逆方向スキャンであれば、ＰＭ ＣＬＭＣ上ＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｌ）信号として結合する。 上述したように、パーク・バッファ制御／状況回路１４５０からのＰＫ　ＢＵＦ 　（Ｌ）　ＳＴ左パーク・バッファ状況信号はセグメント・ビット７７がパーク ・バッファ１４４２にバッファされたメツセージ・パケット６０にセットされて いたかどうかの情報を示している。左パーク・バッファ制ｍ／バッファ回路１４ ５０はこのためのタグ入力セレクタ１４４５からＳＥＬ　ＩＮＰ　ＴＡＧ（Ｌ） 選択左入力タグ信号を受信する。 パーク・オーバフロー・バッファ状況／制御回路１４５１はＰＫ　ＢＵＦ（Ｌ） 　ＳＴ左パーク・バッファ状況信号、ＵＰ　ＲＣＶ　ＳＴ　１０受信タイミング 信号、およびＯＵＴ　ＰＫＴ　ＭＳ出力パケット複数ソース信号を使用し、ＰＫ 　０ＶＦＬ　５ＲＣ３ＥＬ（Ｌ）パーク・オーバフロー・ソース選択信号および ＢＵＦ　ＣＴＲＬバーク・オーバフロー・バッファ制御信号を生成し、パーク・ オーバフロー・バッファ１４４６と入カマルチブレクサ１４５３を制御する。　 ＰＫ　ＢＵＦ　（Ｌ）　ＳＴ左パーク・バファ状況信号が、パーク・バッファ制 ａ／状況回路１４５０が制御ネットワーク・メツセージ・パケット６０をバッフ ァリングしている子とを示していると、パーク・オーバフロー・バッファ状況／ 制御回路１４５１はマルチプレクサ１４５３をイネーブルしてパーク・オーバフ ロー・バッファ１４４６にバッファされるスキャン・ビット８０を表しているＳ ＥＬ　ＩＮＰ　ＴＡＧ（Ｌ）信号を結合する。 以上を背景にして、圧子レシーバ／バッファ１４２０（Ｌ）の詳細を図１２８− ＩＡ〜１２Ｂ−ＩＧを参照して要約して説明する０図１２８−ＩＡ〜図１２８− ＩＢはソース・データ・セレクタ１２４０とタグ入力セレクタ１４４５を入力ソ ース識別回路１４４１のそれぞれの部分と一緒に示した詳細図である６図１２８ −ＩＣ〜図１２８−ＩＥはパーク・バッファ１４４２．マルチプレクサ１４５２ ８よびパーク・バッファ制御／状況回路１４５０を示した詳細図である０図１２ ８−ＩＦはパーク・オーバフロー・バッファ１４４６．マルチプレクサ１４５３ およびパーク・オーバフロー・バッファ状況／制御回路１４５１を示した詳細図 である。最後に、図１２８−ＩＧはパーク・バッファ制御／状況回路１４５０に おけるセグメント・ビット・ラッチの詳細図である。このラッチは、連続するＳ ＥＬ　ＩＮＰ　ＤＡＴＡ（Ｌ）選択入力データ信号によって定義された制御ネッ トワーク・メツセージ・パケット６０の受信またはバッファされたセグメント・ ビットの状態を示しているＳＥＧ　Ｌ左セグメント信号を出力する。ＳＥＬ　Ｌ 信号はスキャン・バッファ１４１Ｏにバッファリングされる。 図１２８−ＩＡ〜図１２８−ＩＧに示す回路の動作は図１２Ａおよび図１２Ｂ− １を参照して説明したことから当業者に自明であるので、以下では説明すること を省略する。いずれの場合も、図１２８−ＩＡに示すように、ソース・データ・ セレクタ１４４０は２つのマルチプレクサ１４６０と１４６１を備えている。マ ルチプレクサ１４６０はＣ（ｘ）　ＦＬＩＣＫ　ＵＰ（３：０）　ＬＡＴラッチ 左と８子フリック・アップ信号、８子レシーバ／バッファ１４２０（Ｒ）のパー ク・バッファからのＰＭＣＲ信号、およびマルチプレクサ１４６１からのＳＥＬ ＰＭＣＬ／ＡＢＳＮ信号から１つを選択する。マルチプレクサ１４６１は圧子レ シーバ／バッファ１４２０（Ｌ）のパーク・バッファ１４４２からのＰＭＣＬＭ Ｃ上よび制御ネットワーク・メツセージ・パケット６０のメツセージ・タイプ・ フィールド６４の中で棄権メツセージ・タイプを示しているコードに一致するよ うにコード化されたＡＢＳＮ信号から　１つを選択する。 マルチプレクサ１４６１は棄権／バーク・バッファ選択制御回路１４６２によっ て制御され、マルチプレクサ１４６０は制御回路１４６３によって制御される。 棄権／パーク・バファ選択制御回路１４６２はマルチプレクサ１４６１をイネー ブルして、ＯＲゲート１４６４が付勢されるとＡＢＳＮ信号をマルチプレクサ１ ４６０に結合する。　ＯＲゲートの付勢は、ＵＰ　ＲＣＶ　ＳＴ　ＲＳＴまたは ＵＰ　ＲＣＶ　ＳＴ　１２受信タイミング信号が肯定されるか、ＡＮＤゲート１ ４６５が付勢された時打われ６．ＡＮＤゲート１４６５は、ＵＰ　ＲＣＶ　ＳＴ 　Ｏ信号が肯定されると同時に、両方のＣｘ／ＮＰＡＣ信号が肯定されると付勢 される。最後の状態は両方の子ノードがルート・ノードであると発生する。 制御回路１４６３は複数のセクションからなっている。 つまり、マルチプレクサ制御回路１４６６、左／右選択イネーブル回路１４６７ 、およびメツサージ・パケット優先度回路１４７０である。マルチプレクサ制御 回路１４６６は３つの部分からなっている。出力イネーブル部分１４７１はＲＣ Ｖ　ＯＵＴ　ＥＮ（Ｌ）左受信データ出カイネーブル信号を生成し、この信号は マルチプレクサ１４６０による出力をイネーブルまたはディスエーブルする。左 ／右選択回路１４７２はマルチプレクサ１４６０をイネーブルして圧子または君 子から受信したどちらかの信号をＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｌ）左入力データ 信号を選択的に結合する。 もっと具体的に説明すると、左／右選択回路１４７２は上位ＳＥＬ　ＬＥＦＴ　 ＬＡＴ選択左ラッチ信号を出力し、この信号は肯定されると、マルチプレクサ１ ４６０をイネーブルしてＣ（Ｌ）　ＦＬＩＣＫ　ＵＰ（３：Ｏ）信号またはＳＥ Ｌ　ＰＭＣＬ／ＡＢＳＮ信号のどちらかをＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｌ）信号 として結合し、否定されると、マルチプレクサをイネーブルしてＣ（Ｒ）ＦＬＩ ＣＫ　ＵＰ　（３：０）　ＬＡＴ信号またはＰＭＣＲＭＣ上ＳＥＬ　ＩＮＰ　Ｄ ＡＴＡ（Ｌ）信号として結合する。最後に、ラッチ／バッファ選択回路１４７３ は下位ＳＥＬ　ＰＡＲＫ　ＢＵＦ　ＬＡＴ（ＬＦＴ）選択圧パーク・バッファ・ ラッチ信号を出力し、この信号はマルチプレクサ１４６０をイネーブルして、左 ／右選択回路１４７２がＳＥＬ　１．ＥＦＴ　ＬＡＴ信号を否定しているとＰＭ ＣＲＭＣ上Ｃ（Ｒ）　ＦＬＩＣＫ　ＵＰ（３：０）　ＬＡＴ信号から１つを選択 し、左／右回路１４７２がＳＥＬ　ＬＥＦＴ　ＬＡＴ信号を肯定しているとＣ（ Ｌ）　ＦＬＩＣＫ　ＵＰ（３：０）　ＬＡＴ信号とＳＥＬＰＭＣＬ／ＡＢＳＮ信 号から１つを選択する。 左／右選択イネーブル回路１４６７はマルチプレクサ制御セクション１４６６の 各種回路１４７１−１４７３を一斉に制御するための２つの信号、下位選択イネ ーブル部分１４７４と上位選択イネーブル部分１４７５を出力する。下位選択イ ネーブル部分は肯定されたＵＰ　ＲＣＶ　５Ｔ（１２：０）信号で肯定された３ つのタイミング期間に肯定されたＲＣＶＳＴＯ（ＮＯＴ　ＮＰＡＣ）／１０／１ １／ＭＳ　ＳＣＢ信号を出力する。具体的には、　ＲＣＶ　ＳＴ　０（ＮＯＴ　 ＮＰＡＣ）／１０／ｉｌ／ＭＳ　ＳＣＢ信号は、（ａ）　ＲＣＶ　５Ｔ（１２： ０）信号が肯定され、ＣＬ／ＮＰＡＣ信号とＣＲ／ＮＰＡＣ信号が共に肯定され ていない場合、（ｂ）　ＲＣＶＳ７１０タイミング信号が肯定された場合、およ び（Ｃ）ＲＣＶ　５ＴＩＩタイミング信号が肯定された場合、肯定される。 さらに、この信号は、アップ出力パケット・アセンブラ１４２２から送信される 制御ネットワーク・メツセージ・パケット６０がメツセージ・パケット優先度回 路１４７０からの肯定されたＯＵＴ　ＭＳ　ＳＣＢ信号によって示されているよ うに、逆方向スキャン操作をイネーブルする複数ソース・メツセージであると、 肯定される。明らかなように、ＲＣＶ　ＳＴ　Ｏタイミング信号が肯定されると 、制御ネッ；・ワーク・メツセージ・パケット６０の最初のフリックが受信中で あり、ここにはメツセージ・タイプ・フィールド６４が入っている。そのあとＣ Ｌ／ＮＰＡＣまたはＣＲ／ＮＰＡＣ信号が肯定されると、それぞれの左または君 子から受信した制御ネットワーク・メツセージ・パケット６０はＮＰＡＣニル・ パケット・タイプになっている。 同様に、ＲＣＶ　ＳＴ　ｉＯまたはＲＣＶ　ＳＴ　１１信号が肯定すれると、制 御ネットワーク・メツセージ・パケット６０のフリック１０と１１がそのとき受 信中である。しかし、マルチプレクサ制御セクション１４６６はＮ０ＤＥ　ＣＬ Ｋ信号の１刻時だけ遅らせてマルチプレクサ１４６０を制御するので、ＲＣＶ　 ＳＴ　０（ＮＯＴ　ＮＰＡＣ）／１０／１１／ＭＳ　ＳＣＢ信号にヨッてイネー ブルされたマルチプレクサ１４６０の制御はフリック１１と１２％つまり、制御 ネットワーク・メツセージ・バケツ！・６０の最後の２フリツクに対して有効に なっている。これらのフリックはグローバル情報フィールド７１と検査合計フィ ールド６３を含んでいる。 上位選択イネーブル部分はＲＣＶ　ＳＴ　ｌ−９信号を出力し、コノ信号はＵＰ 　ＲＣＶ　ＳＴ　１−ＵＰ　ＲＣＶ　ＳＴ　９信号カ肯定されると肯定され、そ うでないと否定される。上述したように、マルチプレクサ制御セクション１４６ ６はＮ０ＤＥ　ＣＬＫ信号の１刻時だけ遅らせてマルチプレクサ１４６０を制御 するので、ＲＣＶ　ＳＴ　１−９信号によってイネーブルされたマルチプレクサ １４６０の制御はフリック２〜１０に対して有効になっている。これらのフリッ クは結合機能フィールド６６とデータ・ニブル７０（ｉ）（図５）を含んでいる 。 理解サレルヨウニ、ＲＣＶ　ＳＴ　０（ＮＯＴ　ＮＰＡＣ）／１０／１１／ＭＳ ＳＣＢ信号とＲＣＶ　Ｓ〒１−９信号は同時には肯定されず、代わりに、制御ネ ットワーク・メツセージ・パケット６０の異なる部分の受信と同時に肯定される 。一実施例では、ＲＣＶ　ＳＴ　０（ＮＯＴ　ＮＰＡＣ）／１０／１１／ＭＳ　 ＳＣＢ信号は、メツセージ・タイプがＮＰＡＣニル・パケットでなければ、メツ セージ・タイプ・フィールド６４の受信時に肯定される。 イネーブルおよび選択回路１４７１〜１４７３の各々はマルチプレクサ１４７６ 〜１４７８とＮ０ＤＥ　ＣＬＫ信号によってクロックがとられるフリップフロッ プ１４８０〜１４８２を備えている。フリップフロップ１４８０〜１４８０から 出力される出力信号はマルチプレクサ１４６０に対するイネーブルおよび選択信 号からなっているので、フリップフロップ１４８０〜１４８２は上述したように １刻時だけ遅延している。マルチプレクサ１４７７〜１４７ｇはＲＣＶ　ＳＴ　 ０（ＮＯＴ　ＮＰＡＣ）／１０／１１／ＭＳ　ＳＣＢ信号とＲＣＶ　ＳＴ　ｌ− ９信号によって一斉に制御される。従ッテ、ＲＣＶ　ＳＴ　０（ＮＯＴ　ＮＰＡ Ｃ）／１０／１１／ＭＳ　ＳＣＢ信チブチプレクサ１４フ６Ｌ　ＡＣＴＩＶＥ左 子アクテ圧子信号をＳＥＬ　ＲＣＶ　ＤＡＴＡ　ＯＵＴ　ＥＮ（Ｌ）選択受信デ ータ・アウト・イネーブル（左）信号をとしてフリップフロップ１４８０のデー タ入力端子に結合し、この信号はＭＯＤＥ　ＣＬＫ信号の次の刻時のときラッチ される。　ＣＬ　ＡＣＴＩＶＥ信号は制御ネットワーク・ノード５１上の制御レ ジスタ（図示せず）によって制御され、制御レジスタはノードが圧子に接続され ていると診断ネットワーク１６によってセットされる。その場合は、マルチプレ クサ１４６０はイネーブルされたＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｌ）選択圧入力デ ータ信号を出力する。　゛ 同時に、左／右選択回路工４７２は肯定された信号（図に”÷”で示している） をＳＥＬ　ＬＥＦＴ選択左信号としてフリップフロップ１４８１のデータ入力端 子に結合する。フリップフロップ１４８１はＮ０ＤＥ　ＣＬＫ信号の次の刻時の とき０　セットされて、肯定されたＳＥＬ　ＬＥＦＴ　ＬＡＴ選択選択クラッチ 信号力する。肯定されたＳＥＬ　ＬＥＦＴ　ＬＡＴ信号はマルチプレクサ１４６ ０をイネーブルしてＣ（Ｌ）　ＦＬＩＣＫ　ＵＰ（３：０）ＬＡＴ信号またはＳ ＥＬ　ＰＭＣＬ／ＡＢＳＮ信号をＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｌ）信号として結 合す６゜ 一実施例では、右子レジーバ／バッファ１４２０（Ｒ）　ニおいては、マルチプ レクサ１４７７に対応するマルチプレクサは肯定された信号ではなく否定された 信号を受信する。その場合は、対応するＳＥＬ　ＲＴ選選択出出力信号否定され て、否定されたＳＥＬ　ＲＴ　ＬＡＴ選択選択クラッチ信号られる。 最後に、ラッチ／バッファ選択回路１４７３はＰＫＴＰＲＩＯＲＩＴＹ　（Ｌ） 信号をＳＥＬ　ＰＡＲＫ　ＢＵＦ（ＬＦＴ）選択パーク・バッファ左信号として フリップフロップ１４８２のデータ入力端子に結合する。　ＰＫＴ　ＰＲＩＯＲ ＩＴＹ（Ｌ）信号はメツセージ・パケット優先度回路１４７０によって制御され 、一般的に右子レシーバ／バッファ１４２０（Ｌ）がアイドル・メツセージ・パ ケットを受信しており、右子レシーバ／バッファ１４２０（Ｒ）がアイドル、棄 権、ＮＰＡＣニル・パケットまたは複数ソース・メツセージ・パケットのいずれ かを受信していると肯定される。右子レシーバ／バッファ１４２０（Ｒ）がこの ような制御ネットワーク・メツセージ・パケット６０を受信していると、ＰＫＴ 　ＰＲＩＯＲＩＴＹ（ＩＪ倍信号肯定されて、ラッチ／バッファ選択回路１４７ ３をイネーブルし、この選択回路はマルチプレクサ１４６０をイネーブルしてパ ーク・バッファ１４４２からの信号をＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｌ）信号とし て結合する。そうでない場合は、マルチプレクサ１４６０はＣ（ｘ）ＦＬＩＣＫ 　ＵＰ（３：０）　ＬＡＴ信号をＳＥＬ　ＩＮＰ　ＤＡＴＡ　（Ｌ）信号として 結合するように条件づけられる。上述したように、ＲＣＶ　ＳＴ　０（ＮＯＴ　 ＮＰＡＣ）／１０／１１／ＭＳ　ＳＣＢ信号が肯定されている間、マルチプレク サ１４７８はＰＫＴ　ＰＲＩＯＲＩＴＹ（Ｌ）をＳＥＬ　ＰＡＲＫ　ＢＵＦ（Ｌ ＦＴ）信号として結合し、コノ信号はＮ０ＤＥ　ＣＬＫ信号の次の刻時のときフ リップフロップ１４８２によってラッチされる。フリップフロップ１４８２は５ ＥＬＰＡＲＫ　ＢＵＦ　ＬＡＴ（ＬＦＴ）信号を出力する。 ＲＣＶ　ＳＴ　１−９信号が肯定されている間に、パケット優先度回路１４７０ がＯＵＴ　ＭＳ　ＳＣＢ出力複数ソース逆方向スキャン信号を肯定すると、ＲＣ Ｖ　ＳＴ　１−９信号はマルチプレクサ１４７６〜１４７８をイネーブルしてそ れぞれのフリップフロップ１４８０〜１４８２の出力信号をそれぞれのデータ入 力端子に結合する。従って、フリップフロップはＭＯＤＥ　ＣＬＫ信号の連続す る刻時のときそれぞれの状態を維持し、マルチプレクサ１４６０は選択したＳＥ Ｌ　ＰＭＣＬ／ＡＢＳＮまたはＣ（Ｌ）　ＦＬＩＣＫ　ＵＰ（３：０）　ＬＡＴ 信号をＳＥＬ　ＩＮＰＤＡＴＡ　（Ｌ）信号として結合することを続ける。 しかし、ＯＵＴ　ＭＳ　ＳＣＢ信号が肯定されると、つまり、ＵＰ　ＲＣＶ　Ｓ Ｔ　２タイミング信号が肯定されて逆方向スキャン操作が行われていることを示 していると、ＲＣＶＳＴＯ（ＮＯＴ　ＮＰＡＣ）／１０／ｉｌ／ＭＳ　ＳＣＢも 肯定される。その場合には、マルチプレクサ１４７６〜１４７８は右子レシーバ ／バッファ１４２０　（Ｒ）内の対応するイネーブルおよび選択回路のフリップ フロップからの対応する信号をフリップフロップ１４８０〜１４８２に結合し、 そこでこれらの信号はＭＯＤＥ　ＣＬＫ信号の次の刻時のときラッチされる。 その場合、ＲＣＶ　ＤＡＴＡ　ＯＵＴ　ＥＮ　（Ｒ）受信データー７ウト・イネ ーブル（右）信号が肯定されると、右子は活動状態にあるので、フリップフロッ プ１４８０はＲＣＶＤＡＴＡ　ＯＵＴ　ＥＮ（Ｌ）信号を肯定するようにセット され、マルチプレクサ１４６′０の出力をイネーブルする。さらに、右子レシー バ／バッファ１４２０（Ｒ）からのＳＥＬ　ＲＴ　ＬＡＴ信号は否定されて、フ リップフロップ１４８１をイネーブルしてクリアし、ＳＥＬ　ＬＥＦＴ　ＬＡＴ 信号を否定する。これが行われると、マルチプレクサ１４６０はイネーブルされ テＰＭｃＲ＊たはＣ（Ｒ）　ＦＬＩＣＫ　ＵＰ（３：０）　ＬＡＴ信号をＳＥＬ 　ＩＮＰＤＡＴＡ　（Ｌ）信号として結合する。フリップフロップ１４８２によ ってラッチされた、右子レシーバ／バッファ１４２０（Ｒ）からのＳＥＬ　ＰＡ ＲＫ　ＢＵＦ　ＬＡＴ（ＲＴ）選択パーク・バッファ・ラッチ（右）信号はＰＭ ＣＲまたはＣ（Ｒ）ＦＬＩＣＫ　ＵＰ（３：０）　ＬＡＴ信号のどちらがマルチ プレクサ１４６０によって結合されるかを制御する。 ＵＰ　ＲＣＶ　ＳＴ　２信号が再び否定されると、ＯＵＴ　ＭＳ　ＳＣＢ信号も 否定され、子の信号はＲＣＶ　ＳＴ　０（ＮＯＴ　ＮＰＡＣ）／１０／１１／Ｍ Ｓ　ＳＣＢを否定する。従ッテ、ＲＣＶ　ＳＴ　１−９ｊ５ｆ肯定されている時 間、の残りの間、マルチプレクサ１４７６〜１４７８はフリップフロップ１４８ ０〜１４８２からの出力信号をそれぞれのデータ入力端子に結合し、その信号は データ入力端子をイネーブルしてＵＰ　ＲＣＶ　ＳＴ　２信号が肯定されたとき の状態を維持する。従って、ＯＵＴ　ＭＳ　ＳＣＢ信号がＵＰ　ＲＣＶ　ＳＴ　 ２信号が肯定されている間に否定された場合は、マルチプレクサ１４６０は左子 ノードから送られてきたＳＥＬ　ＰＭＣＬ／ＡＢＳＮ信号またはＣ（Ｌ）　ＦＬ ＩＣＫ　ＵＰ（３：０）ＬＡＴ信号のどちらかをＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｌ ）信号として結合する。 他方、ＯＵＴ　ＭＳ　ＳＣＢ信号がその時点で肯定されて、逆方向スキャン操作 を示していた場合は、マルチプレクサ１４６０は右子ノードから送られてきたＰ ＭＣＲ信号またはＣ（Ｒ）　ＵＰ（３：０）　ＬＡＴ信号のどちらかをＳＥＬ　 ＩＮＰ　ＤＡＴＡ（Ｌ）信号として結合する。従って、イネーブルおよび選択回 路１４７１〜１４７３、特に、左／右選択回路１４７２は、スキャン操作が行わ れていれば、右子バッファ／レシーバ１４２０（Ｌ）をイネーブルして、右子ノ ードからの信号を左入力信号として結合する。理解されるように、反転がＵＰ　 ＲＣＶ　ＳＴ　２信号によって開始されている間、イネーブルおよび選択回路１ ４７１〜１４７３によって１刻時だけ遅延されるので、ＳＥＬ　ＩＮＰ　ＤＡＴ Ａ（Ｌ）信号はフリック３の反転を反映しており、フリック３はデータ・ニブル ７０（ｉ）の先頭になる。さらに、反転はＲＣＶ　ＳＴ　ｌ−９信号の否定を受 けて終了し、１刻時だけ遅延されるので、フリックｌＯのあとになり、これはデ ータ・ニブル７０（ｉ）の最後のニブルが入っている。 タグ入力セレクタ１４４５はさらにマルチブレサ１４９０とイネーブル／選択回 路１４９１〜１４９３を備えている。マルチプレクサ１４９０はＰＯｖ″Ｘ”パ ーク・−バフロー信号じＸ”は左または右を示す）およびＣ（ｘ）　ＴＡＧ信号 （これらの信号はＣ（ｘ）　ＦＬＩＣＫυＰ（４）　ＬＡＴ信号に対応している ）をＳＥＬ　ＩＮＰ　ＴＡＧ（Ｌ）選択入力タグ信号として選択する。マルチプ レクサ１４９ｏはマルチプレクサ１４６ｏの場合と同じようにイネーブル／選択 信号によって制御される。さらに、イネ・−プル／選択回路１４９１〜１４９３ はイネーブル／選択回路１４７１〜１４７３の場合と同じようにＲＣＶ　ＳＴ　 ０（ＮＯＴ　ＮＰＡＣ）／１０／１１／ＭＳ　ＳＣＢ信号とＲＣＶ　ＳＴ　１− ９信号によって制御される。 図１２８−ＩＣ〜図１２８−ＩＥはパーク・バッファ１４４２、マルチプレクサ １４５２およびパーク・バッファ制＠／状況回路１４５０の詳細を示した図であ る。一般的に、図１２Ｂ−１Ｇと図１２Ｂ−１０は制御ネットワーク・メツセー ジ・パケット６０からのデータをパーク・バッファ１４４２にストアするのを制 御する回路を示している０図１２８−ＩＥはパーク・バッファの状況、つまり、 制御ネットワーク・メツセージ・パケット６ｏからのデータをストアしているか どうか、そうであれば、パケットのセグメント・ビット７７（図５）がセットさ れているかどうかを表示する回路を示している。 図１２８−ＩＣと図１２８−１０に示すように、マルチプレクサ１２５２はマル チプレクサ制御回路１５００によって制御され、この回路ぽＰＫ　ＢＵＦ　ＳＲ Ｃ５ＥＬ（Ｌ）パケット・バッファ・ソース選択（左）信号を生成する。ＰＫＢ ＵＦＳＲ（：　５ＥＬ（Ｌ）信号が肯定されると、マルチプレクサ１４５２はＳ ＥＬ　ＩＮＰ　ＤＡＴＡ（Ｌ）信号をストアするためにパーク・バッファ１４４ ２のデータ入力端子に結合する。パーク・バッファはそのデータ入力端子に現れ た信号をＭＯＤＥＣＬＫ信号の連続する刻時を受けてバッファする。他方、ＰＫ 　ＢＵＦＳＲＣＳＥＬ　（Ｌ）信号が否定されると、マルチプレクサ１４５２は そのパーク・バッファの出力端子に現れた信号をその入力端子に結合する。 マルチプレクサ制御回路１５００はいくつの状況の下でＰＫ　ＢＵＦ　ＳＲＣ５ ＥＬ（Ｌ）信号を肯定する。具体的には、アップ出力パケット・アセンブラ１４ ２２がＯＵＴ　ＰＫ　ＭＳ信号を肯定して、複数ソース・メツセージ・パケット を送信していることを示していると、ゲート１５０１〜１５０４のいくつかは、 マルチプレクサ制御回路１４６６（図１２８−ＩＡ）がＳＥＬ　ＬＥＦＴ　ＬＡ Ｔ信号とＳＥＬ　ＰＡＲＫ　ＢＵＦ　ＬＡＴ（ＬＦＴ）信号を共に肯定するか、 あるいは右子レシーバ／バッファ１４２０　（Ｒ）の対応する回路がＳＥＬ　Ｒ Ｔ　ＬＡＴ信号とＳＥＬ　ＰＡＲＫＢＵＦ　ＬＡＴ（ＲＴ）信号を共に肯定して 、アップ制御回路１４２４がＵＰ　ＲＣＶ　ＳＴ　１〜ＵＰ　ＲＣＶ　ＳＴ　１ ０タイミング信号を肯定すると、付勢される。これは、どちらかの子レシーバ／ バッファ１４２０　（Ｘ）のソース・データ・セレクタ１４４０がそれぞれのパ ーク・バッファからの信号をＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｘ）選択入力データ信 号として結合すると行われる。 さらに、マルチプレクサ制御回路１５００は、アップ出力パケット・アセンブラ １４２２が０（ＪＴ　ＰＫＴ　ＭＳ出力バケツト複数ソース信号を否定して、複 数ソース・メツセージ・タイプ以外のメツセージ・パケットを送信していること を示していると、ＰＫ　ＢＵＦ　ＳＲＣ５ＥＬ（Ｌ）パーク・バッファ・ソース 選択信号を肯定する。その場合に、ＰＡＲＫ　ＰＫＴ（Ｌ）パーク・パケット（ 左）信号が肯定されると、ゲート１５０５〜１５０６はＰＫ　ＢＵＦ　ＳＲＣ５ ＥＬ（Ｌ）をイネーブルして、アップ制御回路１４２４がＵＰ　ＲＣＶ　ＳＴ　 １〜ＵＰＲＣＶ　ＳＴ　１０タイミング信号を肯定している間に肯定する。　Ｐ ＡＲＫ　ＰＩＴ（Ｌ）信号は図１２８−ＩＤに示す回路によって生成される。 図１２８−Ｉ　Ｄに示すように、パーク・イネーブル回路１５１０はＰＡＲＫ　 ＥＮ　（Ｌ）パーク・イネーブル（左）信号を生成し、この信号は肯定されると 、圧子レシーバ／バッファ１４２０（Ｌ）によって受信中の制御ネットワーク・ メツセージ・パケット６０をイネーブルしてパーク・バツクファ１４４２にバッ ファする。パーク・イネーブル回路１５１０は各々がＡＮＤゲート１５１１〜１ ５１５で表された条件に応じてＰＡＲＫ　ＥＮ（Ｌ）信号を肯定する。これらの 条件のいずれかが満足されると、ＵＰ　ＲＣＶ　Ｏ受信状態信号が肯定された時 、パーク・イネーブル回路はＰＡＲＫＥＮ（Ｌ）信号を肯定する。 具体的には、ＡＮＤゲート１５１１は左子ノードが複数ソース・メツセージを送 信し、右子ノードが単一ソース・メツセージ・パケットを送信すると、ＣＬＭＳ ／５Ｒ３Ｓ信号を肯定する。上述したように、単一ソース・メツセージが優先権 をもっているので、左子バッファ／レシーバ１４２０（Ｌ）は複数ソース・メツ セージ・パケットをバッファリングする。左子ノードが複数ソース・メツセージ を送信するときは、ＣＬ／ＭＳ左子複数圧子ス・メツセージ信号はＵＰ　ＲＣＶ 　ＳＴ　Ｏ信号が肯定されたとき肯定され、右子ノードが単一ソース・メツセー ジを送信するときは、ＣＲ／ＳＳ右子単−君子ス信号はＵＰ　ＲＣＶ　ＳＴ　Ｏ 信号が肯定されると肯定される。 同様に、ＡＮＤゲート１５１２は、（ａ）左子ノードが複数ソース・メツセージ ・パケットを送信し、（ｂ）右子ノードが肯定されたＣＲ／ＩＤＬＥ信号で指示 されたようにアイドル・メツセージを送信し、右子レシーバ／バッファ１４２０ 　（Ｒ）が否定されたＰＡＲＫＥＤ　（Ｒ）信号で指示されたように、メツセー ジ・パケットをバッファリングしていないと、ＣＬＭＳ／ＣＲＩＤＥＬ／Ｎ０（ Ｒ）　ＰＡＲＫＥＤ信号を肯定する。その場合には、右子レシーバ／バッファ１ ４２０（Ｒ）は圧子レシーバ／バッファによって受信される複数ソース・メツセ ージ・パケットに関連して使用されるメツセージ・パケットをもっていないので 、ＰＡＲＫ　ＥＮ　（Ｌ）信号が肯定されて複数ソース・メツセージ・パケット がバッファリングされるようにする。 パーク・イネーブル回路１５００の残りのゲート１５１３〜１５１５は、親ノー ドがＵＰ　ＦＬＯＷ　ＯＫ倍信号否定によって指示されたようにフローを禁止し ている間に、いくつかの条件の下でＰＡＲＫ　ＥＮの肯定をイネーブルする。 ＵＰ　ＦＬＯＷ　ＯＫ倍信号フリック・ダウン制御部分１４００から受信したＦ ＬＯ胃ＣＴＲＬ　（ＵＰ）フロー制御信号から得られる。　ＵＰ　ＦＬＯ胃ＯＫ 信号が肯定されている間に、フリック・アップ制御部分１４００は制御ネットワ ーク・メツセージ・パケット６０をその親に送信することができるが、否定され ると、フリック・アップ制御部分は複数ソース・メツセージ・パケットをそこに 送信することが禁止される。具体的には、ＵＰ　ＦＬＯＷ　ＯＫ倍信号否定され 、右子レシーバ／バッファのパーク・バッファがメツセージ・パケット６０をバ ッファリングしており、その間に右子レシーバ／バッファ１４２０（Ｌ）が複数 ソース・メツセージを受信していると％ＣＬＭＳ／（Ｒ）　ＰＡＲＫＥＤ／ＦＬ ＯＷ　ＯＦＦ信号が肯定され、ＰＡＲＫ　ＥＮ（Ｌ）信号の肯定をイネーブルす る。同様に、右子レシーバ／バッファ１４２０（Ｌ）が複数シース・メツセージ を受信しており、その間に右子ノードが絶対またはＮＰＡＣニル・パケット・メ ツセージを送信していると、　ＡＮＤゲート１５１４はＣＬＭＳ／（Ｒ）　ＡＢ ＳＮＰＡＣ／ＦＬＯＷ　ＯＦＦ信号を肯定し、この信号はＰＡＲＫ　ＥＮ（Ｌ） 信号の肯定をイネーブルする。最後に、両方の子ノードが複数ソース・メツセー ジを送信すると、ＡＮＤゲート１ｓｉｓは（Ｌ）（Ｒ）　ＭＳ／ＦＬＯ１ｆ　Ｏ ＦＦ信号を肯定し、この信号もＰＡＲＫＥＮ　（Ｌ）信号の肯定をイネーブルす る。 同様に図１２Ｂ−１０に示すパーク制御回路１５１６はゲート１５０５と１５０ ６　（図１２８−ＩＣ）を制御するＰＡＲＫ　ＰＫＴ（Ｌ）パーク・パケット信 号を生成する３、また、バ・−り制御回路１５１６はパーク・バッファ１４４２ にバッファリングされている制御ネットワーク・メツセージ・パケット６０のセ グメント・ビット７７（図５）がセットされているか、クリアされているかを示 す信号を生成する。セグメント・ビットがクリアされていると、マルチプレクサ １５１７はＰＡＲＫ　ＥＮ（Ｌ）信号と否定されたＳＥＬ　ＩＮＰ　ＴＡＧ（Ｌ ）信号（この時点ではセグメント・ビット７７に対応している）の制御の下で、 フリップフロップ１５１８をイネーブルして、ＰＡＲＫ／ＮＯＳＥＧバーク／セ グメント・クリア信号を肯定するようにセットする。肯定されたＰＡＲＫ／Ｎ０ ＳＥＧ信号は、セグメント・ビットがクリアされた制御ネットワーク・メツセー ジ・パケット６０がパーク・バッファ１４４２にバッファリングされることを示 している。他方、セグメント・ビットがセットされていると、マルチプレクサ１ ５２０は肯定されたＰＡＲＫ　ＥＮ（Ｌ）信号と肯定されたＳＥＬ　ＩＮＰ　Ｔ ＡＧ（Ｌ）信号の制御の下で、フリップフロップ１５２１をイネーブルしてＰＡ ＲＫ／ＳＥＧバーク／セグメント・セット信号を肯定するようにセットする。　 ＰＡＲＫ／ＮＯＳＥＴ信号は共にＯＲゲート１５２２に結合され、ＯＲゲートは ＰＡＲＫ　ＰＫＴ（Ｌ）信号を生成し、この信号はＡＮＤゲート１５０５と１５ ０６　（図１２Ｂ−１Ｇ）に結合される。 図１２８−ＩＥはパーク・バッファ１４４２　（図１２８−ＩＡ）の状況を表示 するパーク・バッファ状況回路１５３０を示した図である０通常、パーク・バッ ファ状況回路１５３０は、制御ネットワーク・メツセージ・パケット６０がパー ク・バッファ１４４２にバッファされたあと、パケットがバッファされたこと、 そのパケットのセグメント・ビット７７がセットされたかどうかを示している。 しかし、ある状況では、例えば、セットされたフラッシュ・ビット７５が右子レ シーバ／バッファ１４２０（Ｒ）によって受信中の制御ネットワーク・メツセー ジ・パケット６０の中にバッファリングされるどちらかの＊Ｊ’ｆｉｌＪネット ワーク・メツセージ・パケット６０の中で受信されると、バッファ゛された制御 ネットワーク・メツセージ・パケット６０がフラッシュされ、その場合には、パ ーク・バッファ状況回路１５３０はパケット・バッファ１４４２が空であること を示すように条件づけられる。さらに、ソース・データ・セレクタ１４４０がパ ーク・バッファ１４４２の内容をＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｌ）信号として結 合すると、パーク・バッファ状況回路１５３０はパケット・バッファが空である 子とを示すように条件づけられる。 さらに具体的には、パーク・バッファ状況回路１５３０はパーク／セグメント・ クリア状況セクション１５３１とパーク／セグメント・セット状況セクション１ ５３２、およびクリア制御セクション１５３３を含んでいる。バーク／セグメン ト・クリア状況セクション１５３１はＰＡＲＫＥＤ／ＮＯＳＥＧバーク／セグメ ント・クリア信号を生成し、子の信号は肯定されると、セグメント・ビット７７ がクリアされた制御ネットワーク・メツセージ・パケット６０がパークされたパ ーク・バッファ１４４２であることを示している。他方、パーク／セグメント・ セット状況セクション１５３２はＰＡＲＫＥＤ／ＳＥＧバーク／セグメント・ク リア信号を生成し、この信号は肯定されると、セグメント・ビット７７がセット された制御ネットワーク・メツセージ・パケット６０がパークされたパーク・バ ッファ１４４２であることを示している。　ＰＡＲＫＥＤ／Ｎｏ　ＳＥＧ信号と ＰＡＲＫＥＤ／ＳＥＧ信号は、肯定されると、ＯＲゲート１５１２を付勢し、Ｏ Ｒゲートは右子レシーバ／バッファ１４２０　（Ｒ）内のＡＮＤゲート１５１２ に対応するゲートを制御するＰＡＲＫＥＤ　（Ｌ）パーク信号を生成して、パー ク・イネーブル回路の動作を制御する。 クリア制御セクション１５３３はＣＬＲＰＫ　ＢＵＦ　５ＴＡＴＵＳクリア・パ ーク・バッファ状況信号を制御する。このセクション１５３３はフラッシュ制御 部分１５３７を備えており、この部分はＦＬＵＳＨＬＡＴ信号とＵＰ　ＲＣＶ　 ＳＴ　１０信号カ同時に現れると、ＦＬＵＳＨ／ＳＴ　１０信号を生成する。タ グ入力セレクタ１４４５からのＳＥＬ　ＩＮＰ　ＴＡＧ（Ｌ）選択入力タグ信号 と右子レシーバ／バッファ１４２０　（Ｒ）からの５ＥＬＴＡＧ（Ｒ）信号はＯ Ｒゲート１５４０に結合され、ＯＲゲートはＣＯＭＰ　ＴＡＧ複合タグ信号をマ ルチプレクサ１５４１の一方のデータ入力端子に出力する。そのときＵＰ　ＲＣ Ｆ　ＳＴ　９信トワーク・メツセージ・パケット６０のフラッシュ・ビット７５ を示しているので、その時点でマルチプレクサ１５４１はＣＯＭＰ　ＴＡＧ信号 をＦＬＵＳＨ信号としてフリップフロップ１５４２に結合する。フリップフロッ プ１５４２　ハＮ０ＤＥ　ＣＬに信号の次の刻時のときＦＬＵＳＨ信号をラッチ して、ＦＬＵＳＨＬＡＴ信号を出力する。　ＦＬＵＳＨＬＡＴ信号が否定される と、子バッファ／レシーバ１４２０　（ｘ）によって受信されるどちらの制御ネ ットワーク・メツセージ・パケット６０もセットされたフラッシュ・ビット７５ をもっていない、他方、ＦＬｊＪＳ）ｆ　ＬＡＴ信号が肯定されると、少なくと も１つの制御ネットワーク・メツセージ・パケット６０はセラ１−されたフラッ シュ・ビット７５をもっている。 クリア制御セクション１５３３は、入力ソース識別回路がソース・データ・セレ クタ１４４０　（図１２Ｂ−１）をイネーブルしてパーク・バッファ１４４２に バッファされている制御ネットワーク・メツセージ・パケット６０を使用スると 、ＵＳＥ　ＰＫ　ＢＵＦ信号を生成する回路１５４３も備えている。これは、Ｓ ＥＬ　ＬＥＦＴ　ＬＡＴ信号とＳＥＬ　ＰＡＲＫ　ＢｔｌＦ　ＬＡＴ（ＬＦＴ） 信号が共にＲＣＶ　ＳＴ　Ｏ信号と同期して左／右選択回路１４７２とラッチ／ バッファ選択回路１４７３によって肯定されると示される。その場合には、ＵＳ Ｅ　ＰＫ　ＢＵＦ信号が肯定される。 パーク／セグメント・クリア状況セクション１５３１はマルチプレクサ１５３４ とフリップフロップ１５３５を備えている。マルチプレクサ１５３４はＡＮＤゲ ート１５３６によって制御サレ、コノケートはＵＰ　ＲＣＶ　ＳＴ　ｔｏ傷信号 ＰＡＲＫ／Ｎ。 ＳＥＧ信号が肯定され、ＦＬＵＳＨＬＡＴ信号が否定されると付勢されるい上述 したように、　ＦＬＵＳＨＬＡＴ信号はクリア制御セクション１５３３によって 制御され、フラッシュ・ビット７５が肯定されている制御ネットワーク・メツセ ージ・パケット６０が受信されないと否定される。クリア制御セクションがＣＬ ＲＰＫ　ＢＵＦ　５ＴＡＴＵＳクリア・パーク・バッファ状況信号を否定すると 、マルチプレクサ１５３４は肯定された信号をフリップフロップ１５３５に結合 し、このフリップフロップはＮ０ＤＥ　ＣＬＫ信号の次の刻時を受けてセットさ れ、ＰＡＲＫＥＤ／ＮＯＳＥＧ信号を肯定する。他方、ＦＬＵＳＨＣＬＫ信号が 肯定されると、ＡＮＤゲート１５３６が減勢されるが、クリア制御セクション１ ５３３はＣＬＲＰＫ　ＢＵＦ　５ＴＡＴＵＳ信号を肯定する。その場合には、マ ルチプレクサ１５３４は否定された信号をフリップフロップ１５３５に結合して 、フリップフロップ１５３５をリセットし、ＰＡＲＫＥＤ／Ｎｏ　ＳＥＧ信号を 否定する。 バーク／セグメント・クリア状況セクション１５３１がＰＡＲＫＥＤ／ＮＯＳＥ Ｇ信号の条件を設定し、その間に制御ネットワーク・メツセージ・パケット６０ がパーク・バッファ１４４２にロードされると、マルチプレクサ１５３４は通常 ＰＡＲＫＥＤ／Ｎｏ　ＳＥＧ信号をフリップフロップ１５３５のデータ入力端子 に結合し、その状態を維持するようにイネーブルする。しかし、クリア制御セク ションは２つの状態の時、ＰＡＲＫＥＤ／ＮＯＳＥＧ信号を変化させる。すなわ ち、フラッシュ・ビット７５がセットされている制御ネットワーク・メツセージ ・パケット６０が受信された場合と、バッファされたパケットがソース・データ ・セレクタ１４４０によって使用された場合である。パケットがバッファリング されている間に、フラッシュ・ビット７５がセットされている制御ネットワーク ・メツセージ・パケット６０が受信されると、ＦＬＵＳＨ／ＳＴ　Ｏ信号が肯定 され、ＣＬＲＰＫ　ＢＵＦ　５ＴＡＴＵＳクリア・パーク・ブッファ状況信号の 肯定をイネーブルする。 同様に、ソース・データ・セレクタ１４４０がバッファされたパケットをＳＥＬ 　ＩＮＰ　ＤＡＴＡ（Ｌ）信号として選択すると、ＵＳＥ　ＰＫ　ＢＵＦ信号が 肯定され、ＣＬＲＰＫ　ＢＵＦ　５ＴＡＴＵＳ信号の肯定をイネーブルする。ど ちらの場合も、肯定されたＣＬＲＰＫ　ＢＵＦ　５ＴＡＴＵＳ信号はマルチプレ クサ１５３４をイネーブルして否定された信号をフリップフロップ１５３４のデ ータ入力端子に結合し、フリップフロップ１５３４をイネーブルしてクリアして ＰＡＲＫＥＤ／ＮＯＳＥＧ信号を否定する。 バーク／セグメント・セット状況セクション１５３２はＰＡＲに／Ｎｏ　ＳＥＧ 信号ではなく　ＰＡＲＫ／ＳＥＧ信号が肯定されると、バーク／セグメント・ク リア状況セクション１５３１と同じように動作する。 図１２８−ＩＦはパーク・オーバフロー・バッファ１４４６゜マルチプレクサエ ４５３およびパーク・オーバフロー・バッファ（左）状況／制御回路１４５１の 詳細を示した図である０図１２８−ＩＦに示すように、パーク・オーバフロー・ バッファ１４４Ｂは同一符号で示しているフリップフロップから構成されている 。状況／制御回路１５４４は条件回路１５４４とクリア・イネーブル回路１５４ ５を備えている０条件回路１５４４はフリップフロップ１４４６をイネーブルし て、制御ネットワーク・メツセージ・パケット６０のスキャン・オーバフロー・ ビット８０を受けて条件づける。具体的には、制御ネットワーク・メツセージ・ パケット６０がパーク・バッファ１４４２にストアされていると、ＡＮＤゲート １５４６はＵＰ　ＲＣＶ　ＳＴ倍信号肯定と同時に付勢されて、ＰＡＲＫ　ＬＥ ＦＴ　ＱＶＦＬ　ＢＵＦハーク左、ｔ　−パフロー・バッファ信号を肯定する。 肯定されたＰＡＲＫ　ＬＥＦＴ　０ＶＦＬ　ＢＵＦ信号はマルチプレクサ１４５ ３をイネーブルしてタグ入力セレクタ１４４５　（図１２Ｂ−１）からのＳＥＬ 　ＩＮＰ　ＴＡＧ（Ｌ）選択入力タグ信号をフリップフロップ１４４６のデータ 入力端子に結合する。子の信号はＭＯＤＥ　ＣＬＫ信号の次の刻時の時フリップ フロップ１４４６を条件づける。 そのあと、ＰＡＲＫ　ＬＥＦＴ　０ＶＦＬ　ＢＵＦ信号は否定される。クリア・ イネーブル回路１５４５からのＣＲＬ　ＬＥＦＴＯＶＦＬ　ＢＵＦクリア左オー バフロー・バッファ信号も否定されると、マルチプレクサ１４５３はフリップフ ロップ１４４６からのＰＯＶＬバーク・オーバフロー左信号を逆流してその入力 端子に結合して、フリップフロップ１４４６をイネーブルしてＮ０ＤＥ　ＣＬＫ 信号の連続する刻時の時その状態を維持する。そのあとでクリア・イネーブル回 路１５４５がＣＬＲＬＥＦＴ　０ＶＦＬ　ＢＵＦ信号を肯定すると、７７１／チ ブレクサ１４５３は否定された信号をフリップフロップ１４４６のデータ入力端 子に結合し、フリップフロップをイネーブルしてＮ０ＤＥ　ＣＬＫ信号の次の刻 時の時クリアしてＰＯＶＬ信号を否定する。 クリア・イネーブル回路１５４５は４つの状況の下でＣＬＲＬＥＦＴ　０ＶＦＬ 　ＢＵＦ信号を肯定する。まず、クリア・イネーブル回路１５４５は、アップ制 御回路１４２４がＵＰＲＣＶ　ＳＴ　Ｒ３Ｔ信号を肯定すると、つまり、両方の 子ノーＦがＪ＋ｚ−ト−／−ＦでＴｏ６と、ＣＬＲＬＥＦＴ　０ＶＦＬ　ＢＵＦ 信号を肯定する。第２に、クリア・イネーブル回路１５４５はＡＮＤゲート１５ ４７が付勢されると、つまり、フラッシュ制御回路１５３７　（図１２８−ＩＥ ）がフラッシュ・ビット７５がセットされている制御ネットワーク・メツセージ ・パケット６０の受信を示すＦＬＵＳＨＬＡＴ信号を肯定すると、この信号を肯 定する。さらに、ＡＮＤゲート１５５０または１５５１が付勢されて、左または 右子レシーバ／バッファ１４２０（Ｘ）のパケット・バッファにバッファされた パケットが、それぞれのソース・データ・セレクタ１４４０によってＳＥＬ　Ｉ ＮＰ　ＤＡＴＡ（ｘ）信号として結合されたこと示している場合である。 最後に、図１２８−ＩＧはパーク・バッファ制御／状況回路１４５０によって維 持されるセグメント・ビット・ラッチ１５６０を示している。セグメント・ビッ ト・ラッチ１５６０はＳＥＧ　Ｌセグメント左信号を出力する。この信号は前方 向スキャンまたは縮小操作をイネーブル複数ソース・メツセージである場合は、 圧子から受信した制御ネットワーク・メツセージ・パケット６ｏ内のセグメント ・ビット７７の逆方向スキャン操作をイネーブルする複数ソース・メツセージで ある場合は、右子から受信したパケットのセグメント・ビットの状態を示してい る。　ＳＥＧ　Ｌ信号は複数ソース・メツセージ・データが受信時に処理される かどうか、あるいはパケット・バッファ１４４２にバッファされるかどうかに関 係なく、制御ネットワーク・メツセージ・パケット６ｏのセグメント・ビットの 状態を示している。 セグメント・ビット・ラッチ１５６０はＳＥＧ　Ｌ信号を生成するフリップフロ ップ１５６１と、フリップフロップ１５６１のデータ入力端子に結合された信号 のソースを制御するマルチプレクサ１５６２を備えている。セグメント・ラッチ 制御回路１５６３はＳＥＧ　ＢＩＴ　５ＲＣＥ　ＳＥＬセグメント・ビット・ソ ース選択信号を生成し、マルチプレクサ１５６２によってフリップフロップ１５ ６１に結合された信号のソースを制御して、受信したタグ信号を表しているＣ（ Ｌ）　ＦＬＩＣＫ　ＵＰ（４）　ＬＡＴ信号またはバック／セグメント・セット 状況セクション１５３２　（図１２８−ＩＥ）からのＰＡＲＫＥＤ／ＳＥＧバー ク／セグメント信号から選択する。セグメント・ラッチ・ホールド選択回路１５ ６４はＳＥＧ　ＢＩＴＨＯＬＤセグメント・ビットホールド信号を生成して、マ ルチプレクサ１５６２をイネーブルしてその状態を維持させるか、右子レシーバ ／バッファ１４２０（Ｒ）内のセグメント・ビット・ラッチと条件を交換する。 セグメント・ラッチ・ホールド回路１５６４はアップ制御回路１４２４がＲＣＶ 　ＳＴＩ　〜ＵＰ　′Ｒｃｖ　ＳＴ　９信号を肯定スルノド同時ニＳＥＧ　ＢＩ Ｔ　ＨＯＬＤ信号を肯定する。 ＳＥＴ　ＢＩＴ　５ＲＣＥ　ＳＥＬ信号とＳＥＬ　ＢＩＴ　ＨＯＬＤ信号のどち らも肯定されないと、マルチプレクサ１５６３はＣ（Ｌ）　ＦＬＩ（：Ｋ（４） 　ＬＡＴ信号をＳＥＬ　５ＥＧ（Ｌ）選択セグメント（左）信号としてフリップ フロップ１５６１のデータ入力端子に結合する。フリップフロップ１５６１はＮ ０ＤＥ　ＣＬＫ信号の各刻時ごとにＳＥＬ　５ＥＧ（Ｌ）信号をラッチする。セ グメント・ラッチ・ソース制御回路１５６３はメツセージ・パケット優先度回路 １４７０の回路と同じであり、受信される制御ネットワーク・メツセージ・パケ ット６０がパーク・バッファ１４４２にバッファリングされる場合、　ＵＰ　Ｒ ＣＶＳＴ　Ｏ信号の肯定と同時に、肯定されたＳＥＧ　ＢＩＴ　５ＲＣＥＳＥＬ 信号を出力する。その場合、肯定されたＳＥＧ　ＢＩＴＳＲＣＥ　ＳＥＬ信号は マルチプレクサ１５６２をイネーブルしてパーク／セグメント・セット状況セク ション１５３２　（図１２８−ＩＥ）からのＰＡＲＫＥＤ／ＳＥＧバーク／セグ メント信号を結合する。この信号はバッファされた制御ネットワーク・メツセー ジ・パケット６０のセグメント・ビット７７がセットされたかどうかを示してい る。 ＵＰ　ＲＣＶ　ＳＴ　Ｏ信号が否定されると、ＳＥＧ　ＢＩＴ　５ＲＣＥＳＥＬ 信号が否定され、セグメント・ラッチ・ホールド回路１５６４はＳＥＧ　ＢＩＴ 　ＨＯＬＤ信号を肯定する。これにより、マルチプレクサ１５６２がイネーブル されてフリップフロップ１５６１からのＳＥＧ　Ｌ信号をＳＥＬ　５ＥＧ（Ｌ） 信号としてフリップフロップ１５６１のデータ入力端子に結合し、フリップフロ ップをイネーブルしてＳＥＧ　ＢＩＴ　ＨＯＬＤ信号が肯定されている間その状 態を維持する。　ＳＥＧ　ＢＩＴＨＯＬＤ信号が肯定されている間に、ＵＰ　Ｒ ＣＶ　ＳＴ　２信号の肯定と同時に、セグメント・ラッチ・ソース制御回路１５ ６３内のＡＮＤゲート１５６５も付勢されて、ＳＥＧ　ＢＩＴＳＲＣＥ　ＳＥＬ 信号を肯定する。これは、制御ネットワーク・ノード５１が逆方向スキャン操作 をイネーブルする複数ソース・メツセージを送信すると行われる。その場合には 、マルチプレクサ１５６２は右子レシーバ／バッファ１４２０（Ｒ）内のセグメ ント・ビット・ラッチ１５６０からのＳＥＧ　Ｒセグメント右信号をＳＥＬ　５ ＥＧ（Ｌ）選択セグメント（左）信号として結合し、フリップフロップ１５６１ ”Ｌ”または“Ｒ”を示す）の条件が交換され、左と右の子ノードからの制御ネ ットワーク・メツセージ・パケット６０からのデータの交換を完了する。　ＵＰ 　ＲＣＶ　ＳＴ２Ｔ号がその時否定されると、ＳＥＬ　ＢＩＴ　５ＲＣＥ　ＳＥ Ｌ信号が再び否定されて、　ＳＥＧ　ＢＩＴ　ＨＯＬＤ信号だけをイネーブルし てマルチプレクサ１５６２を制御する。 ＳＥＧ　ＢＩＴ　ＨＯＬＤ信号がその後テＯＰ　ＲＣＶ　ＳＴ　１０信号の肯定 と同時に否定されると、ＳＥＧ　ＢＩＴ　ＨＯＬＤ信号が否定され、マルチプレ クサ１５６２をイネーブルしてＣ（Ｌ）ＦＬＩＣＫ　ＵＰ（４）　ＬＡＴ信号を ＳＥＬ　５ＥＧ（Ｌ）信号としてフリップフロップ１５６１に結合する。 Ｌｉｉ、フリック（アップ）データ・プロセッサ１４２１図１２Ｂ−２はフリッ ク（アップ）データ・プロセッサ１４２１の詳細を示した図である９図１２Ｂ− ２において、フリック（アップ）データ・プロセッサ１４２１は図１２Ｂに示す ヨウニ、加算器１４２５、ＯＲゲート１４２６、ＸＯＲ（排他的ＯＲ）回路１４ ２７および比較器１４２８から構成されている。 加算器１４２５は左および右の子レシーバ／バッファ１４２０（ｘ）からＳＥＬ 　ＩＮＰ　ＤＡＴＡ（Ｘ）選択入力データ信号を受けると、ＳＵＮ信号、ＵＰ　 ＣＲＹ　ＯＵＴキャリ信号および０ＶＦＬオーバフロー・イン信号を出力し、こ れらの信号は一緒になってＳｌ：Ｌ　ＩＮＰ　ＤＡＴＡ　（ｘ）信号で表された 値の和を表している。加算器１４２５に関連してキャリ・ラッチ１５７０とキャ リ選択マルチプレクサ１５７１があり、これらは制御回路１５７７の制御の下で 、ＵＰ　ＣＲＹ　ＯＵＴキャリ信号を選択的にラッチする。キャリ・ラッチ１５ ７０はＮ０ＤＥ　ＣＬＫ信号の各刻時ごとに、ＣＲＹ　ＩＮキャリ・イン信号を 出力し、この信号は加算器１４２５によって使用されて、ＳｔＪＭ信号を生成す る。　０ＶＦＬオ一バフロー信号にも同種の回路（図示せず）があり、０ＶＦＬ 　ＩＮ信号を出力する。さらに、ＳＥＬ　ＩＮＰ　ＤＡＴＡ（ｘ）信号がそれぞ れの制御ネットワーク・メツセージ・パケット６０の最後のデータ・ニブル７０ （ｉ）を表しており、制御ネットワーク・メツセージ・パケット６０がスキャン または縮小操作をイネーブルすると、アップ出力パケット・アセンブラ１４２２ はＣＲＹ　ＩＮ信号と０ＶＦＬ　ＩＮ信号を使用シテ、送信する制御ネットワー ク・メツセージ・パケット６０のスキャン・オーバフロー・ビット８０を条件づ ける。 ＯＲ回路１４２６とＸＯＲ回路１４２７はそれぞれＳＥＬ　ＩＮＰ　ＤＡＴＡ（ ｘ）のビット単位の論理和と排他的論理和を表したＯＲ信号とＸＯＲ信号を出力 する。さらに、ＸＯＲ信号の補数がＡＮＤゲート１５７４に送られる。　ＸＯＲ 信号のすべてが否定サレルト、つます、　ＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｌ）信号 と５ＥＬＩＮＰ　ＤＡＴＡ（Ｒ）信号の対応するビットが同じ値をもっていると 、ＡＮＤゲート１５７４は付勢されてＬ　ＥＱ　ＲＴ左左右右信号肯定する。　 ＸＯＲゲート１４２７に関連してラッチ１５７５とマルチプレクサ１５７６があ り、これらはＬ　ＥＱ　Ｒ子信号を選択的にラッチする。ラッチ１５７５は、Ｎ ０ＤＥ　ＣＬＫ信号の各刻時ごとに、ＤＡＴＡ　ＥＱ　ＬＡＴデータ＝ラッチ信 号を生成する。 比較器Ｉ４２８はＬ　ＧＴ　ＲＴ左〉右信号を生成し、その条件はＳＥＬ　ＩＮ Ｐ　ＤＡＴＡ（Ｌ）信号のバイナリ・コード値がＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｒ ）信号のバイナリ・コート値より大であるかどうかを示している。比較器１４２ ８に関連してラッチ１５７２とマルチプレクサ１５７３があり、これらはＬ　Ｇ Ｔ　ＲＴ傷信号選択的にラッチする。マルチプレクサ１５７３はマルチプレクサ １５７６と共に、制御回路１５７７によって制御される。一般的に、ＤＡＴＡ　 ＥＱ　ＬＡＴ信号が肯定されてＮ０ＤＥ　ＣＬＫ信号の連続する刻時のときＳＥ Ｌ　ＩＮＰＤＡＴＡ（Ｘ）によって表された連続するデータ・ニブル７０（ｉ） のバイナリ・コード値が等しいことを示している間に、制御回路１５７７はマル チプレクサ１５７６と１５７３をイネーブルして、Ｌ　ＥＱ　ＲＴ傷信号Ｌ　Ｇ Ｔ　ＲＴ傷信号それぞれのラッチ１５７５と１５７２に送る。 しかし、Ｌ　ＥＱ　ＲＴ傷信号否定されて、ＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｘ）信 号のバイナリ・コード値が等しくないことを示していると、ラッチ１５７５はＤ ＡＴＡ　ＥＱ　ＬＡＴ信号を否定する。その時点で、ラッチ１７５２によってラ ッチされたＬ　ＧＴ　ＲＴ傷信号、ＳＥＬ　ＩＮＰ　ＤＡＴＡ（ｘ）信号のどち らが大きなバイナリ・コード値をもっているかを示している。そのあと、制御回 路１５７７はマルチプレクサ１５７６と１５７３をイネーブルしてラッチ１５７ ２からの出力信号をその入力端子に結合するので、Ｎ０ＤＥ　ＣＬＫ信号の連続 する刻時のときその条件を維持する。従って、制御回路バイナリ・コード値をも つパケット・データ部分６２をもつ制御ネットワーク・メツセージ・パケット６ ０をＣＯＭＰ　Ｌ／ＲＬＡＴ信号が示すように保証する。 制御回路１５７７はマルチプレクサ１５７３と１５７６を制御するための２つ制 御信号、すなわち、ＬＡＴ　ＥＱ／ＣＯＭＰ　ＬＡＴラッチ；／比較器ラッチ信 号とＨＯＬＤ　ＥＱ／ＣＯＭＰ　ＬＡＴホールド＝／比較器ラッチ信号を生成す る。ＬＡＴ　ＥＱ／ＣＯＭＰＬＡＴ信号が肯定されている間、マルチプレクサ１ ５７３と１５７６はＬＡＴ　ＥＱ／ＣＯＭＰ　ＬＡＴ信号をそれぞれのラッチ１ ５７２と１５７５のデータ入力端子に結合する。初期状態では、アップ制御回路 １４２４にＪｌ、　６ＵＰ　ＲＣＶ　ＳＴ　Ｏ〜ＵＰ　ＲＣＶ　ＳＴ２Ｔ号の肯 定と同時に、ＨＯＬＤ　ＥＱ／ＣＯＭＰ　ＬＡＴ信号とＬＡＴＥＱ／ＣＯＭＰ　 ＬＡＴ信号は共に否定される。この状態では、マルチプレクサ１５７２と１５７ ５は肯定された信号をそれぞれのラッチ１５７２と１５７５のデータ入力ラッチ に結合して、ラッチをセットし、ＣＯＭＰ　Ｌ／ＲＬＡＴ信号とＤＡＴＡ　ＥＱ しかし、ＵＰ　ＲＣ：Ｖ　ＳＴ　３〜ＵＰ　ＲＣＶ　ＳＴ　９信号が肯定されて いる間、つまり、ＳＥＬ　ＩＮＰ　ＤＡＴＡ　（ｘ）信号が制御ネトワーク・メ ツセージ・パケット６０の連続するデータ・ニブルフ０（ｉ）を表している間、 ラッチ１５７５がＤＡＴＡ　ＥＱ　ＬＡＴ信号を肯定して、データ・ニブル７０ （ｉ）のバイナリ・コード値が等しいことを示しており、アップ出力パケット・ アセンブラ１４２２がＵＰ　ＯＵＴ　ＰＫＴＭＳ信号またはＵＰ　ＯＵＴ　ＰＫ Ｔ　ＳＳ信号のどちらかを肯定すると、ＡＮＤゲート１５８０はＬＡＴ　ＥＱ／ ＣＯＭＰ　ＬＡＴ信号を肯定する。最後の状態は、ＳＥＬ　ＩＮＰ　ＤＡＴＡ　 （ｘ）信号の少なくとも１つによって表されたデータが単一ソースまたは複数ソ ース・メツセージからのものであることを示している。　ＤＡＴＡ　ＥＱ　ＬＡ Ｔ信号が否定されて、ＳＥＬ　ＩＮＰＤＡＴＡ　（Ｘ）信号のバイナリ・コード 値が同じでないことを示していると、ＬＡＴ　ＥＱ／ＣＯＭＰ　ＬＡＴ信号は否 定される。 制御回路１５７７はいくつかの状況のときＨＯＬＤ　ＥＱ／ＣＯＭＰ　ＬＡＴ信 号を肯定す！、　ＵＰ　ＲＣＶ　ＳＴ　３〜ＵＰ　ＲＣＶ　ＳＴ９信号が肯定さ れている間に、ＵＰ　ＢＯＴＨＳＳ信号が肯定され、ＤＡＴＡ　ＥＱ　ＬＡＴ信 号が否定されると、ＡＮＤゲート１５８１が付勢されてＯＲゲートをイネーブル し、ＨＯＬＤ　ＥＱ／ＣＯＭＰ　ＬＡＴ信号を肯定する。　ＵＰ　ＢＯＴＨＳＳ 信号は、両方の子ノードが単一ソース・メツセージを送信していると肯定される 。この場合、両方の単一ソース・メツセージが構成タイプであり、ＡＮＤゲート １５８１が付勢されると、データ・ニブル７０（ｉ）の単一ソース・メツセージ は異なる高さ値を表している。上述したように、制御ネットワーク・ノード５１ が異なる高さ値をもつ構成タイプの単一ソース・メツセージを受信すると、その 高さ値が受信した２つの高さ値の最大値になっている単一ソース・メツセージを 送信する。　ＡＮＤゲート１５８１が付勢されると、これが行われる。 さらに、　ＵＰ　ＲＣＶ　ＳＴ　３〜ＵＰ　ＲＣＶ　ＳＴ　９信号ｂｓ肯定すれ ている間に、アップ出力パケット・アセンブラ１４２２がＵＰ　ＯＵＴ　ＰＫＴ 　ＭＳアップ出力パケット複数ソース信号を肯定して、複数ソース・メツセージ を送信していることを示していると、ＡＮＤゲート１５８３が付勢されてＯＲゲ ート１５８２をイネーブルし、ＨＯＬＤ　ＥＱ／ＣＯＭＰ　ＬＡＴ信号を肯定す る。これにより、ラッチ１５７２がイネーブルされてその時点の状態を維持し、 複数ソース・メツセージが最大値演算をイネーブルすると、アップ出力メツセー ジ・アセンブラはＣＯＭＰ　Ｌ／ＲＬＡＴ信号を使用して、送信する制御ネット ワーク・メツセージ・パケット６０にＳＥＬ　ＩＮＰ　ＤＡＴＡ　（Ｘ）信号の どちらを使用するかを判断する。 さらに、アップ出力パケット・アセンブラ１４２２が送信する制御ネットワーク ・メツセージ・パケット６０が複数ワード演算をイネーブルする複数ソース・メ ツセージであり、その演算で複数ソース・メツセージ・タイプの後続の制御ネッ トワーク・メツセージ・パケット６０を使用すると、ＡＮＤゲート１５８４はＯ Ｒゲート１５８２をイネーブルしてＨＯＬＤ　ＥＱ／ＣＯＭＰ　ＬＡＴ信号を肯 定されたままに維持する。複数ソース・メツセージが複数ワード演算なイネーブ ルすることは、ＵＰ　ＯＵＴ　ＰＫＴ　ＭＳ信号の肯定と同時に、アップ出力パ ケット・アセンブラ１４２２がＵＰ　Ｍ　５ＣＡＮ複数ワード・スキャン信号を 肯定することによって示される。アップ制御回路１４２１がそのときｕｐ　ＲＣ Ｖ　ＳＴ　ｉｚ倍信号肯定すると、ＡＮＤゲート１５８４が付勢されてＯＲゲー ト１５８２をイネーブルし、ＨＯＬＤ　ＥＱ／ＣＯＭＰＬＡＴ信号を肯定する。 理解されるように、加算器１４２５、ＯＲ回路１４２６．　ＸＯＲ回路１４２７ および比較器１４２８はＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｘ）信号によって表された メツセージおよびメツセージ・パケットのタイプ、またはそれによってイネーブ ルされた演算のタイプに関係な（、そこに入力された各セットのＳＥＬ　ＩＮＰ 　ＤＡＴＡ（ｘ）信号を受けて動作する。アップ出力パケット・アセンブラは、 回路１４２５〜１４２８の各々から出力された出力信号がある場合、そのどれを 使用して制御ネットワーク・メツセージ・パケット６０を組み立てて送信すべき かを判断する。従って、回路１４２５〜１４２８は組み立てられる制御ネットワ ーク・メツセージ・パケットのタイプに基づいてイネーブル信号を必要としたり 使用したりしな（でも動作することができる。 ｉｖ、アップ出力パケット・アセンブラ１４２２図１２Ｂ−３はアップ出力パケ ット・アセンブラの詳細ブロック図である０図１２８−３に示すように、アップ 出力パケット・アセンブラ１４２２は出力データ・セレクタ１５９０を備え、こ のセレクタは複数のソースから信号を受信し、出力ソース識別回路１５９２から のＯＵＴ　ＤＡＴＡ　ＳＥＬ出力データ・ソース選択信号の制御の下で、あるソ ースからの信号を下位Ｐ　ＦＬＩＣＫ　ＵＰ（３：０）信号として結合する。さ らに、出力タグ・セレクタ回路１５９１を備え、この回路は出力ソース識別回路 １５９１からのＯＵＴ　ＴＡＧ　ＳＥＬ出力タグ選択信号の制御の下で、複数の ソースからの信号なＰ　ＦＬＩＣＫ　ＵＰ　（４）信号として結合する。理解さ れるように、下位Ｐ　ＦＬＩＣＫ　ＵＰ　（３：Ｏ）信号は、ＭＯＤＥ　ＣＬＫ 信号の連続する刻時のとき、制御ネットワーク・メツセージ・パケット６０の連 続フリックのパケット情報を表している。同様に、上位Ｐ　ＦＬＩＣＫＵＰ　（ ４）信号も、Ｎ０ＤＥ　ＣＬＫ信号の連続する刻時のとき、制御ネットワーク・ メツセージ・パケット６０の中の連続するタグ信号を表している。 アップ出力パケット・アセンブラ１４２２は出力パケット状況ストア１５９３も 備えている。このストアはＰＦＬＩＣＫ　ＵＰ（３：０）信号、ＵＰ　ＲＣＶ　 ＳＴ　（２：０）信号オＪ：ヒＮ０ＤＥ　ＣＬＫ信号を受信し、アップ出力パケ ット状況信号を生成する。この信号はメツセージ・タイプ・パケット・タイプ、 およびＰ　ＦＬＩＣＫ　ＵＰ（４：０）信号で表された制御ネットワーク・メツ セージ・パケット６０が複数ソース・タイプである場合は、それによってイネー ブルされた特定の演算を示している。さらに、アップ出力パケット・アセンブラ １４２２は検査合計ジェネレータ１５９４を備え、これは、ＭＯＤＥ　ＣＬＫ信 号の連続する刻時のときＵＰ　ＲＣＶ　ＳＴ　Ｏ信号によってリセットされたあ と、Ｐ　ＦＬＩＣＫ　ＵＰ（４：０）信号を受けてＣＨＥＣＫ　（４：０）検査 合計信号を出力する。検査合計フィールド６３（図５）を収めている制御ネット ワーク・メツセージ・パケット６０の最後のフリットを送信した後、出力ソース 識別回路１５９１は出力データおよびタグ・セレクタ１５９０および１５９２を イネーブルして、ＣＨＥＣＫ　（３：　Ｏ）とＣＨＥＣＫ（４）検査合計信号を それぞれＰ　ＦＬＩＣＫ　ＵＰ（３：０）信号とＰ　ＦＬＩＣＫＵＰ（４）信号 として結合する。 図１２Ｂ−４に図示の各種回路の構成を詳しく説明することは省略する。出力デ ータおよびタグ・セレクタ１５９０および１５９２はどちらも１つまたは複数の マルチプレクサを備えており、これらはＯＵＴ　ＤＡＴＡ　ＳＥＬおよびＯＵＴ 　ＴＡＧ　ＳＥＬ信号の制御の下で、そこに入力された信号をそれぞれの出力端 子に結合する。出力ソース識別回路１５９１の判断によって、どの信号がそれぞ れのセレクタ１５９０によって結合されるかは、どのタイプの制御ネットワーク ・メツセージ・パケット６０が左と右の子レシーバ／バッファ１４２０（ｘ）に よって受信されるか、といったい（つかの要因や、左と右の子レシーバ／バッフ ァ１４２０　（ｘ）内のパーク・バッファ１４４２がメツセージ・パケットをス トアしているかどうか、およびＵＰ　ＲＣＶ　５Ｔ（１２：Ｏ）状態信号が肯定 されているかどうかによって決まる。出力ソース識別回路１５９１は、どのタイ プの制御ネットワーク・メツセージ・パケット６０を生成すべきかを判断し、そ の情報は出力データ・セレクタ１５９０をイネ２−プルして、制御ネットワーク ・メツセージ・パケット６０の連続するフリックを表したＰ　ＦＬＩＣＫ　ＵＰ （３：０）を出力するとき、出力ソース識別回路１５９１によって使用するため に出力パケット状況ストアにラッチされる。 さらに、出力ソース識別回路１５９１はＩＮＰ　ＰＫＴ　ＴＹＰＥ信号とＵＰ　 ＲＣＶ　５Ｔ（１２：０）信号を受けて出力タグ・セレクタ１５９２をイネーブ ルして、そこに入力された信号をＰ　ＲＣＶ　５Ｔ（４）信号として結合する。 どの入力信号が選択されて結合されるかは、どのＩＪＰ　ＲＣＶ　５Ｔ（１２： ０）信号が肯定されるかによって決まるので、生成された制御ネットワーク・メ ツセージ・パケット６０は連続するＰ　ＦＬＩＣＫ　ＵＰ（４）信号によって表 された正しい順序のタグ・ビットをもっている。 一般的に、出力データ・セレクタ１５９０は左と右の子レシーバ／バッフｙ　１ ４２０（ｘ）からＳＥＬ　ＩＮＰ　ＤＡＴＡ（ｘ）信号を、フリック（アップ） データ・プロセッサ１４２１からＳＵＮ、ＯＲ５およびＸＯＲ信号を受信する。 さらに、出力データ・セレクタ１５９０は、棄権、複数ソースおよび棄権メツセ ージ・タイプの制御ネットワーク・メツセージ・パケット６０のメツセージ・タ イプ・フィールド６４のコードを表したＩＤＬＥ、　ＭＳおよびＡＢＳＮ信号を 受信する。最後に、出力データ・セレクタ１５９０は検査合計ジェネレータ１５ ９４からＣＨＥＣＫ　（３：　０）検査合計信号を受信する。 出力ソース識別回路１５９１はＮ０ＤＥ　ＣＬＫ信号の各刻時ごとに、ＵＰ　Ｒ ＣＶ　５Ｔ（１２：０）信号と同期して出力データ・セレクタ１５９０をイネー ブルし、これらの信号セットの１つをＰ　ＦＬＩＣＫ　ＵＰ（３：０）信号とし てその出力端子に結合する。どの信号を結合するかを選択する際に、出力ソース 識別回路は、子レシーバ／バッファ１４２０（Ｘ）内の入力パケット・タイプ・ デコーダ１４４７からのＩＮＰＦＬＩＣにＴＹＰＥ入力パケット・タイプ信号を 使用する。この信号は左と右の子から受信したメツセージのタイプを表している 。従って、異なるメツセージ・タイプの制御ネットワーク・メツセージ・タイプ ６０が子ノードから受信されると、出力ソース識別回路１５９１はどちらのタイ プを送信するかを判断する。 例えば、単一ソース・メツセージが一方の子ノードから受信され、他方の子ノー ドからはメツセージが受信されていないことをＩＮＰ　ＰＫＴ　ＴＹＰＥ信号が 示していると、出力ソース識別回路１５９１はＯＵＴ　ＤＡＴＡ　ＳＥＬ信号を 生成し、出力データ・セレクタをイネーブルして子ノードが単一ソース・メツセ ージを送信している子レシーバ／バッファ　１４２０（Ｘ）からのＳＥＬ　ＩＮ Ｐ　ＤＡＴＡ（Ｘ）信号を結合する。出力ソース識別回路１５９１は出力データ ・セレクタ１５９０ｅ　イネーブルシテ、ＵＰ　ＲＣＶ　ＳＴ　Ｏ〜ＵＰＲＣＶ ＳＴ　１０信号が肯定されている間に、ＳＥＬ　ＩＮＰ　ＤＡＴＡ（Ｘ）信号を 結合する。その場合、出力パケット状況ストア１５９３はＵＰ　ＯＵＴ　ＰＫ　 ＳＳアップ出力パケット単一ソース信号を肯定し、その間にＵＰ　ＲＣＶ　ＳＴ 　Ｏ信号はＮ０ＤＥＣＬＫ信号の次の刻時に同期して肯定される。さらに、単一 ソース・メツセージが構成タイプであると、出力パケット状況ストア１５９３は ＬＩＰ　ＯＵＴ　ＰＫＴ　Ｃ０ＮＦＩＧアップ出力パケットｉ成信号を肯定し、 その間にＵＰ　ＲＣＶＳＴ　１はＮ０ＤＥ　ＣＬＫ信号の次の刻時に同期して肯 定される。出力ソース識別回路は、メツセージ・パケットの連続するフリックの 生成をイネーブルする信号を生成するとき、ＵＰ　ＯＵＴ　ＰＫＴ　ＳＳ信号と ＵＰ　ＯＵＴ　ＰＫＴ　Ｃ０ＮＦＩＧ信号を使用して生成するパケットのタイプ を識別する。 しかし、構成タイプの単一ソース・メツセージが両方の子ノードから受信されて いることをＩＮＰ　ＰＫＴ　ＴＹＰＥ信号が示していると、出力ソース識別回路 １５９１は０ＵＴＤＡＴＡ　ＳＥＬ信号を、生成し、出力データ・セレクタをイ ネーブルしてどちらかの子レシーバ／バッファ１４２０（ｘ）からのＳＥＬ　Ｉ ＮＰ　ＤＡＴＡ（ｘ）信号を結合する。一方の子からのパケット・データ部分６ ２のバイナリ・コード値が他方の子から受信したパケット・データ部分６２のバ イナリ・コード値より大であることを比較器１４２８　（図１２Ａ）からのＣＯ ＭＰ　Ｌ／ＲＬＡＴ比較左／右ラッチ信号が示していると、ＯＵＴ　ＤＡＴＡ　 ＳＥＬ信号を生成し、その時点で出力データ・セレクタをイネーブルして子のレ シーバ／バッフｙ　１４２０（ｘ）からのＳＥＬ　ＩＮＰ　ＤＡＴＡ（ｘ）信号 をＰ　ＦＬＩＣＫ　ＵＰ（３：Ｏ）信号として結合することを開始する。出力ソ ース識別回路１５９１は、ＵＰ　ＲＣＶ　ＳＴ　Ｏ〜ＵＰ　ＲＣＶ　ＳＴ　１０ 信号が肯定されている間に、出力データ・セレクタｌ５９０をイネーブルしてＳ ＥＬ　ＩＮＰ　ＤＡＴＡ（ｘ）信号を結合する。さらに、出力パケット状況スト ア１５９３はＵＰ　ＯＵＴ　ＰＫ　ＳＳアップ出力パケット単一ソース信号とＵ Ｐ　ＯＵＴ　ＰＫＴ　Ｃ０ＮＦＩＧアップ出力パケット構成信号を肯定し、その 間にＵＰ　ＲＣＶ　ＳＴ　Ｏ信号とＵＰ　ＲＣＶ　ＳＴ　１信号はＮ０ＤＥ　Ｃ ＬＫ信号の次の刻時と同期して肯定される。出力ソース識別回路は、メツセージ ・パケットの連続するフリックの生成をイネーブルするＯＵＴ　ＤＡＴＡＳＥＬ 信号を生成するとき、ＵＰ　ＯＵＴ　ＰＫＴ　ＳＳ信号と　ｕｐＯＵＴ　ＰＫＴ 　Ｃ０ＮＦＩＧ信号を使用して、生成するパケットのタイプを識別する。 しかし、複数ソース・メツセージが両方の子ノードから受信されていることをＩ ＮＰ　ＰＫＴ　ＴＹＰＥ信号が示していると、出力ソース識別回路１５９１はＵ Ｐ　ＲＣＶ　ＳＴ　Ｏ信号の肯定と同期して、ＯＵＴ　ＤＡＴＡ　ＳＥＬ信号を 生成し、出力データ・セレクタ１５９０をイネーブルしてＭＳメツセージ・タイ プ・コードに対応するＭＳ信号をＰ　ＦＬＩＣＫ　ＵＰ（３：０）信号として結 合する。これを受けて、出力パケット状況ストア１５９３はＵＰ　ＯＵＴ　ＰＫ Ｔ　ＭＳアップ出力パケット複数ソース信号を肯定する。この信号は出力ソース 識別回路１５９１による後続の演算を制御する。 出力ソース識別回路は、ＵＰ　ＲＣＶ　ＳＴ　ｌ信号とＵＰ　ＲＣＶＳＴ　２信 号が肯定されると、ＯＵＴ　ＤＡＴＡ　ＳＥＬ信号を生成し、この信号は出力デ ータ・セレクタをイネーブルしてどちらかの子レシーバ／バッファ１４２０（ｘ ）からのＳＥＬ　ＩＮＰ　ＤＡＴＡ（ｘ）信号をＰ　ＦＬＩＣＫ　ＵＰ（３：０ ）信号とじて結合する。出力データ・セ１７クタ１５９０ば、複数ソース・メツ セージによってイネ、−プルされる演算は同じであるので、どちらかのＳＥＬ　 ＩＮＰ　ＤＡＴＡ（ｘ）信号を選択的に結合することができる。 ＭＯＤＥ　ＣＬＫ信号の刻時と同期しテＩＰ　ＲＣＶ　ＳＴ　１信号の肯定によ ってイネーブルされた出力パケット状況ストア１５９３は、ＯＵＴ　ＰＫＴ　Ｓ ＣＦ／ＲＥＤ出力パケット前方向スキャン／縮小信号、ＵＰ　ＲＥＤＵＣＥ信号 およびＵＰ　Ｍ　５ＣＡＮアツプ複数ワード・スキャン信号を肯定することもで きる。これらの信号は受信されるメツセージ・パケット６０のパケット・タイプ ・フィールド６５とパターン・ビット６７のコードから得られ、複数ソース・メ ツセージによってイネーブルされた演算に関する情報を提供する。　ＯＵＴ　Ｐ ＫＴ　ＳＣＦ／ＲＥＤ信号が肯定されると、複数ソース・メツセージによってイ ネーブルされた演算は前方向スキャン操作か縮小操作のどちらかである。この信 号が否定されたときは、演算は逆方向スキャン操作である。演算が縮小操作であ るときは、出力パケット状況ストア１５９３はＵＰ　ＲＥＤＵＣＥ信号も肯定す る。さらに、演算が複数ワード・スキャン操作である場合は、出力パケット状況 ストア１５９３はＵＰ　Ｍ　５ＣＡＮ信号を肯定する。出力ソース識別回路１５ ９１はその後の演算でこれらの信号を使用する。 ＵＰ　ＲＣＶ　ＳＴ　２信号がＮ０ＤＥ　ＣＬＫ信号の刻時に同期して肯定され ると、出力パケット状況ストア１５９３はＵＰ　ＣＯＭＢ　ＡＤＤ　、　ＵＰ　 ＣＯＭＢ　ＯＲ％ＵＰ　ＣＯＭＢ　ＸＯＲおよびＵＰＣＯＭＢ　ＭＡＸの各アッ プ結合加算信号、ＯＲ，Ｘ０Ｒ１および最大値信号の１つを肯定する。これらの 信号は、受信されるメツセージ・パケット６０の結合機能フィールド６６のコー ドから得られ、その信号によってイネーブルされた演算に関する追加情報を示し ている。出力ソース識別回路１５９１は後続の演算でこれらの信号を使用する。 具体的には、ＵＰ　ＣＯＭＢ　ＡＤＤ、　ＵＰ　ＣＯＭＢ　ＯＲ，ＵＰＣＯＭＢ 　ＸＯＲ信号がＵＰ　ＲＣＶ　ＳＴ　３〜ＵＰ　ＲＣＶ　ＳＴ　１０信号の肯定 と同時に肯定されると、出力ソース識別回路１５９１はＯＵＴ　ＤＡＴＡ　ＳＥ Ｌ信号を生成して、出力データ・セレクタをイネーブルしＳＵＭ、ＯＲまたはＸ ＯＲ信号をそれぞれＰ　ＦＬＩＣＫ　ＵＰ（３：０）信号として結合する。 他方、ＵＰ　ＣＯＭＢ　ＭＡＸ信号が肯定されると、出力ソース識別回路１５９ １はＣＯＭＰ　Ｌ／Ｒ比較左／右ラッチ信号を使用して、Ｐ　ＦＬＩＣＫ　ＵＰ （３：Ｏ）信号として結合すべき５ＥＬＩＮＰ　ＤＡＴＡ（Ｌ）またはＳＥＬ　 ＩＮＰ　ＤＡＴＡ（Ｒ）信号の１つを選択し、該当のＯＵＴ　ＤＡＴＡ　ＳＥＬ 信号を生成する。具体的には、一方の子からのパケット・データ部分６２のバイ ナリ・コード値が他方の子から受信したパケット・データ部分６２のバイナリ・ コード値より大であることを比較器１４２ｇ　（図１２Ａ）からのＣＯＭＰ　Ｌ ／ＲＬＡＴ比較左／右ラッチ信号が示していると、ＯＵＴ　ＤＡＴＡ　ＳＥＬ信 号を生成してその時点で出力データ・セレクタをイネーブルし、子のレシーバ／ バッフｙ　１４２０（ｘ）からのＳＥＬ　ＩＮＰ　ＤＡＴＡ（ｘ）信号をＰ　Ｆ ＬＩＣＫ　ＵＰ（３：Ｏ）信号として結合スルコトを開始する。 複数ソース・メツセージが一方の子ノードから受信中であり、アイドル・メツセ ージが他の子ノードから受信中である子とをＩＮＰ　ＰＫＴ　ＴＹＰＥ信号が示 していると、出力ソース識別回路はＰＫ　ＢＵＦ　（ｘ）　ＳＴパーク・バッフ ァ状況信号を使用して、他方の子ノードからのメツセージ・パケットがパケット ・バッファにバッファリングされているかどうかを判断する。そうであれば、複 数ソース・メツセージが両方の子ノードから受信中であった場合と同じように、 上述した操作が実行される。同様に、アイドルまたはＮＰＡＣニル・パケット・ メツセージが両方の子ノードから受信中である子とを入力パケット・タイプ信号 が示しており、両方の子レシーバ／バッファ１４２０（ｘ）のパーク・バッファ １４４２がメツセージ・パケットをバッファリングしていることをＰＫ　ＢＵＦ 　（ｘ）　ＳＴ倍信号示していると、複数ソース・メツセージが両方の子ノード が受信中であった場合と同じように、上述した操作が実行される。 いずれの場合も、ＵＰ　ＲＣＶ　ＳＴ　１１信号が肯定されている間に、つまり 、グローバル情報部分７１の送信中に、出力ソース識別回路はＯＵＴ　ＤＡＴＡ 　ＳＥＬ信号を生成し、この信号は出力データ・セレクタをイネーブルしてＯＲ 信号をＰ　ＦＬＩＣＫ　ＵＰ（３：０）信号として結合する。これは、それぞれ の子ノードから受信したメツセージ・バケツトロ０のメツセージ・タイプに関係 な（、あるいは親ノードに送信されたメツセージ・パケット６０のメツセージ・ タイプに関係なく行われる。上述したように、リーフ２１（図１，４Ａおよび４ Ｂ）から送信されたパケット６０の中のグローバル情報部分７１には、制御ネッ トワーク１４によってＯＲがとられた状況情報とスカシ・プロセッサ１２を含ん でいる区画内のすべてのリーフにブロードキャストされた結果が入っている。従 って、受信したパケット６０のグローバル情報部分７１をモニタすることにより 、スカシ・プロセッサ１２は、例えば、処理要素１１の状況を判断することがで きる。 さらに、ＵＰ　ＲＣＶ　ＳＴ　１２信号が肯定されている間、ＣＨＥＣＫ　（３ 二〇）検査合計信号をＰ　ＦＬＩＣＫ　ＵＰ（３：０）信号として結合して、生 成される制御ネットワーク・パケット６０の検査合計フィールド６３の下位部分 を提供する。 ３、ルート・フラグ１４０７および関連制御回路図１２Ｇはルート・フラグ１４ ０７　（図１２Ａ）とその状態を制御する回路の詳細を示した図である０図１２ ｃに示すように、制御回路は左高さ比較回路１６００と対応する右高さ比較回路 （図示せず）を備えている。一般的に、高さ比較回路の各々は、それぞれの左ま たは右子ノードが構成タイプの単一ソース・パケットを送信していると、データ ・ニブル７０（０）と７０（１）（図５）の中の高さ値をそのバイナリ・コード 値が制御ネットワーク１４内の制御ネットワーク・ノード５１のレベルを示して いるＮ０ＤＥ　ＨＴノード高さ信号と比較する。値が同じであると、高さ比較回 路はＤＡＴＡ　ＥＱ　ＨＴ（ｘ）じＸ”は”じ（左）またはＲ”（右）を示す〕 を生成する。他方、値が異なっていると、ＤＡＴＡ　ＮＥ　ＨＴ（ｘ）データネ 等高さ信号が肯定される。　ＤＡＴＡ　ＥＱ　Ｉ（Ｔ（ｘ）信号とＤＡＴＡ　Ｎ Ｅ　ＨＴ（ｘ）信号はルート・フラグ１４０７の状態を制御するために使用され る。 もっと具体的に説明すると、（ａ）　ＣＬ／ＳＳ左子単−圧子ス信号がＵＰ　Ｒ ＣＶ　ＳＴ　Ｏ信号の肯定と同時に肯定されて、左子ノードが単一ソース・メツ セージを送信していることを示し、（ｂ）アップ出力パケット・アセンブラ１４ ２２がＵＰ　ＲＣＶ　ＳＴ　３信号とＵＰ　ＲＣＶ　ＳＴ　４信号の肯定を受け て０ＬＩＴ　ＰＩＴ　ＳＳ出力メツセージ・パケット単一ソースおよびＯＵＴ　 ＰＫＴ　ＴＹＰＥＣＯＮＦＩＧ出力パケット・タイプ構成信号を肯定すると、左 高さ比較回路１６００はＳＥＬ　ＩＮＰ　ＤＡＴＡ　（Ｌ）選択入力データ信号 をＭＯＤＥ　ＨＴ傷信号比較する０図５に示すように、ＵＰ　ＲＣＶ　ＳＴ　３ 信号とＵＰ　ＲＣＶ　ＳＴ　４信号が肯定されている間、ＳＥＬ　ＩＮＰＤＡＴ Ａ　（Ｌ）信号はルート高さデータを収めているデータ・ニブル７０　（０）と ７０（１）を表している。制御ネットワーク・メツセージ・パケット６０の中の ルータ高さデータがＮ０ＤＥ　ＩＴ倍信号バイナリ・コード値に一致していると 、左高さ比較回路１６００はＤＡＴＡ　ＥＱ　ＬＴ（Ｌ）信号を肯定する。逆に 、ルート高さデータの値がＭＯＤＥ　ＨＴ傷信号バイナリ・コード値より小か大 であると、左高さ比較回路１６００はＤＡＴＡ　ＬＴ　ＨＴ（Ｌ）信号またはＤ ＡＴＡ　ＧＴＩＴ（Ｌ）信号を肯定する。左高さ比較回路１６００がＤＡＴＡＬ Ｔ　ＨＴ（Ｌ）またはＤＡＴＡ　ＧＴ　ＨＴ（Ｌ）のどちらかの信号を肯定する と、ＯＲゲート１６０１はＤＡＴＡ　ＮＥ　ＨＴ（Ｌ）左データネ等高さ信号を 肯定する。 左と右の高さ比較回路からのＤＡＴＡ　ＥＱ　ＨＴ（ｘ）信号とＤＡＴＡ　ＮＥ 　ｆ（Ｔ（ｘ）　（”ｘ”はＬ−または”Ｒ−を表している）は高さ比較分解回 路１６０２に結合される。高さ比較分解回路１６０２は２つの機能を実行するた めの回路を備えている。まず、ルート設定イネーブル回路１６０３は、左または 右の高さ比較回路の少なくとも一方がＤＡＴＡ　ＥＱＨＴ（ｘ）信号を肯定し、 他方の高さ比較回路がＤＡＴＡ　ＮＥＨＴ　（ｘ　’　）を肯定していないとき 、ＲＯＯＴ　ＥＮルート・イネーブル信号を肯定する。これにより１両方の子ノ ードが構成タイプの単一ソース・メツセージを肯定し、高さ値が異なっている場 合、ＲＯＯＴ　ＥＮ信号が肯定されることがない、高さ比較分解回路は構成エラ ー検出回路１６０４も備えており、これは左または右の高さ比較回路の少なくと も一方がＤＡＴＡ　ＥＱ　ＩＴ（ｘ）信号を肯定し、他方の高さ比較回路がＤＡ ＴＡ　ＮＥ　ＨＴ（ｘ’）回路を肯定すると、Ｃ０ＮＦＩＧ　Ｓ　ＥＲＲ構成ソ フトウェア・エラー信号を肯定する。 具体的には、ルート設定イネーブル回路１６０３は２ついる。左高さ比較回路１ ６００がＤＡＴＡ　ＥＱ　ＨＴ（Ｌ）信号を肯定し、右高さ比較回路がＤＡＴＡ 　ＮＥ　ＨＴ（Ｒ）信号を肯定していないと、ＡＮＤゲート１６０５が付勢され 、　（Ｌ）　ＲＯＯＴＥＮ左ルート・イネーブル信号を肯定する。他方、右高さ 比較回路がＤＡＴＡ　ＥＱ　ＨＴ（Ｒ）信号を肯定し、左高さ比較回路１６００ がＤＡＴＡ　ＮＥ　ＨＴ（Ｌ）信号を肯定していないと、ＡＮＤゲート１６０６ が付勢され、（Ｒ）　ＲＯＯＴ　ＥＮ右ルート・イネーブル信号を肯定する。　 （Ｌ）　ＲＯＯＴ　ＥＮ信号か（Ｒ）　ＲＯＯＴ　ＥＮ信号のどちらかが肯定さ れると、ＯＲゲート１６０７が付勢され、ＲＯＯＴ　ＥＮルート・イネーブル信 号を肯定する。 理解されるように、（ｘ）　ＲＯＯＴ　ＥＮ信号は、次の条件で肯定される。（ ａ）この制御ネットワーク・ノード５１をルート・ノードにすべきことを示して いる制御ネットワーク・メツセージ・パケット６０が“Ｘ”子から受信されたと ”Ｘ”　（左または右）高さ比較回路が判断し、かつ（ｂ）別の制御ネットワー ク・ノード５１をルート・ノードにすべきことを示している制御ネットワーク・ メツセージ・パケット６０が他方の子ノードから受信されていないときである。 制御ネットワーク・ノード５１をルート・ノードにすべきことを示している制御 ネットワーク・メツセージ・パケット６０が両方の子ノードから送信されると、 ＡＮＤゲート１６０５と１６０６が共に付勢されて、それぞれの（ｘ）ＲＯＯＴ 　ＥＮルート・イネーブル信号を肯定する。 同様に、構成エラー検出回路１６０４は２つのＡＮＤゲート１６１０および１６ １１とＯＲゲート１６１２を備えている。左高さ比較回路１６００がＤＡＴＡ　 ＥＱ　ＩＴ（Ｌ）信号を肯定し、右高さ比較回路もＤＡＴＡ　ＮＥ　ＨＴ（Ｒ） 信号を肯定すると、ＡＮＤゲーＨ，６１０が付勢され、ＬＦＴ　ＥＱ／ＲＴ　Ｎ Ｅ　Ｓ　ＥＲＲ左相等／右不等ソフトウェア・エラー信号を肯定する。一方、右 高さ比較回路が、ＤＡＴＡ　ＥＱ　ＨＴ（Ｒ）信号を肯定しており、かつ左高さ 比較回路１６００もＤＡＴＡ　ＮＥ　ＨＴ（Ｌ）信号を肯定している場合は、Ａ ＮＤゲート１６０６は付勢されてＲＴ　ＥＱ／ＬＦＴ　ＮＥ　Ｓ　ＥＲＲ右相等 ／左不等ソフトウェア・エラー信号を肯定する。理解されるように、（ａ）この 制御ネットワーク・ノード５１をルート・ノードにすべきことを示している制御 ネットワーク・メツセージ・パケット６０がその子から受信されたと高さ比較回 路が判断し、（ｂ）別のノードをルート・ノードにすべきことを示している別の 制御ネットワーク・メツセージ・パケット６０が他方の子ノードから受信されて いると、どちらかの信号が肯定される。　ＬＦＴ　ＥＱ／ＲＴ　ＮＥ　Ｓ　ＥＲ Ｒ信号またはＲＴ　ＥＱ／ＬＦＴ　ＮＥ　Ｓ　ＥＲＲ信号のどちらかが肯定され ると、ＯＲゲート１６１２が付勢されて、Ｃ０ＮＦＩＧ　Ｓ　ＥＲＲ構成ソフト ウェア・エラー信号を肯定し、この信号は制御ネットワーク・メツセージ・パケ ット６０内にソフトウェア・エラー・ビット７６の条件を設定する時にアップ出 力メツセージ・アセンブラ１４２２によって使用されることがある。 ＲＯＯＴ　ＥＮ信号とＣ０ＮＦＩＧ　Ｓ　ＥＲＲ信号はルート・フラグ１４０７ の条件を設定するためにルート・フラグ条件付は回路１６２０によって使用され る。　Ｃ０ＮＦＩＧ　Ｓ　ＥＲＲ構成ソフトウェア信号が否定され、アップ制御 パケット・アセンブラ１４２２がＯＵＴ　ＰＫＴ　ＳＳ信号とＴＹＰＥ　Ｃ０Ｎ ＦＩＧ信号を肯定スルト、ＡＮＤ　ケ−）　１６２Ｉ＆ｌＰ　ＲＣＶ　ＳＴ　５ 信号の肯定と同期して付勢され、Ｃ０ＮＤ　ＲＯＯＴ信号を肯定してルート・フ ラグが条件付けされるのを可能にする。上述したように、アップ出力パケット・ アセンブラ１４２２は、単一ソース・メツセージ・タイプおよび構成パケット・ タイプのメツセージを組み立てる場合にＯＵＴ　ＰＫＴＳＳ信号とＯＵＴ　ＰＫ Ｔ　ＴＹＰＥ　Ｃ０ＮＦＩＧ信号を肯定する。メツセージの組立ては少な（とも 一方の子ノードがこのような制御ネットワーク・メツセージ・パケット６ｏを送 信する時に行われる。 Ｃ０ＮＤ　ＲＯＯＴ条件ルート信号が肯定されると、ＡＮＤゲート１６２２と１ ６２３の入力端子がイネーブルされる。 ＡＮＤゲート１６２２と１６２３はＲＯＯＴ　ＥＮ信号の真値と補数によっても 制御される。　Ｃ０ＮＤ　ＲＯＯＴ信号が肯定され、ＲＯＯＴ　ＥＮ信号も肯定 されると、ＡＮＤゲート１６２２は５ＥＬＳＥＴ選択セット信号を肯定し、この 信号はマルチプレクサ１６２４を制御する。　ＳＥＬ　ＳＥＴ信号が肯定される と、マルチプレクサ１６２４は肯定された信号をＳＥＴ　ＲＯＯＴ信号としてフ リップフロップ１６２５のデータ入力端子に結合する。肯定されたＳＥＴ　ＲＯ ＯＴ信号はフリップフロップ１６２５をイネーブルしてＭＯＤＥ　ＣＬＫ信号の 次の刻時の時セットされて、ＲＯＯＴ　ＳＥＴ　ＥＮルート・セット・イネーブ ル信号を肯定する。 そのあと、ＡＮＤゲート１６２１は減勢されて、Ｃ０ＮＤＲＯＯＴ信号を否定す る。否定されたＣ０ＮＤ　ＲＯＯＴ信号はＡＮＤゲート１６２２を減勢し、　Ｓ ＥＬ　ＳＥＴ選択セット信号を否定する。　ＡＮＤゲート１６２３も減勢される ので、５ＥＬＣＬＲ選択クリア信号も否定されて、マルチプレクサ１６２２をイ ネーブルしてＲＯＧＴ　ＳＥＴ　ＥＮ信号をＳＥＴ　ＲＯＯＴ信号としてフリッ プフロップ１６２５のデータ入力端子に結合する。従って、ＳＥＬ　ＳＥＴ信号 とＳＥＬ　ＣＬＲ信号が否定されている間、？リップフロップ１６２５はそのセ ット状態をＮ０ＤＥ　ＣＬ）Ｃ信号の連続する刻時を受けて維持する。 いま肯定されたＲＯＯ丁ＳＥＴ　ＥＮ信号はマルチプレクサ１６２６の入力端子 にも結合される。　ＵＰ　ＲＣＶ　ＳＴ　１２信号が肯定されると、マルチプレ クサ１６２５はＲＯＯＴ　ＳＥＴ　ＥＮ信号をＲＯＯ丁ＦＡＬＧ　ＥＮルート・ フラグ・イネーブル信号としてその出力端子に結合し、この信号はルート・フラ グ１４０７のデータ入力端子に結合される。ＲＯＯＴ　ＳＥＴ　ＥＮ信号は肯定 されているので、ＲＯＯＴ　ＦＬＡＧ　ＥＮ信号も肯定され、ルート・フラグは Ｎ０ＤＥ　ＣＬＫ信号の次の刻時の時セットされる。ルート・フラグ１４０７が セットされると、ルート・フラグはＲＯＯＴ　ＵＰ　ＬＡＴルート・アップ・ラ ッチ信号を肯定し、この信号はパケット・バッファ１４０６　（図１２８）を制 御し、ＲＯＯ丁ｕｐ信号として親ノードに結合される。　［ＪＰ　ＲＣＶ　ＳＴ 　１２信号が否定されたあと、マルチプレクサ１６２５はＲＯＯＴ　ＵＰ　ＬＡ Ｔ信号をＲＯＯＴ　ＦＬＡＧＥＮ信号として結合し、ルート・フラグ１４０７を イネーブルしてＮ０ＤＥ　ＣＬＫ信号の連続する刻時を受けてその状態を維持す る。 他方、ＡＮＤゲート１６２１がＣ０ＮＤ　ＲＯＯＴ信号を肯定している間に、ル ート設定イネーブル回路１６０３がＲＯＯＴ　ＥＮ信号を否定すると、ＡＮＤゲ ート１６２３が付勢されＳＥＬ　ＣＬＲ選択クリア信号を肯定する。その場合、 ＡＮＤゲート１６２２は減勢され、ＳＥＬ　ＳＥＴ選択セット信号を否定する。 その状態にある時は、マルチプレクサ１６２４は否定された信号をＳＥＴ　ＲＯ ＯＴ信号として結合し、この信号はＮ０ＤＥ　ＣＬＫ信号の次の刻時の時フリッ プフロップ１６２５をクリアし、ＲＯＯＴ　ＳＥＴ　ＥＮルート・セット・イネ ーブル信号を否定する。上述したように、ＡＮＤゲー）　１６２１はＣ０ＮＤ　 ＲＯＯＴ信号を否定すると、両方のＡＮＤゲート１６２２と１６２３は減勢され 、それぞれの５ＥＬＳＥＴ信号とＳＥＬ　ＣＬＲ信号を否定するので、マルチプ レクサ１６２４はＮ０ＤＥ　ＣＬＫ信号の連続する刻時を受けてフリップフロッ プ１６２５を同じ状態に維持する。 いま否定されたＲＯＯＴ　ＳＥＴ　ＥＮ信号はマルチプレクサ１６２６の入力端 子にも結合される。　ＵＰ　ＲＣＶ　ＳＴ　１２信号が肯定されると、マルチプ レクサ１６２５は否定されたＲＯＯＴ　ＳＥＴ　ＥＮ信号をＲＯＯＴ　ＦＬＡＧ 　ＥＮルート・フラグ・イネーブル信号としてその出力端子に結合し、この信号 はルート・フラグ１４０７のデータ入力端子に結合される。　ＲＯＯＴ　ＳＥＴ 　ＥＮ信号は否定されているので、ＲＯＯＴ　ＦＬＡＧ　ＥＮ信号も否定され、 ルート・フラグはＮ０ＤＥ　ＣＬＫ信号の次の刻時の時クリアされる。ルート・ フラグ１４０７がクリアされると、ルート・フラグはＲＯＯ丁ＵＰ　ＬＡＴルー ト・アップ・ラッチ信号を否定する。ＵＰ　ＲＣＶ　ＳＴ　Ｉ２信号が否定され た後、マルチプレクサ１６２５はＲＯＯＴ　ＵＰ　ＬＡＴ信号をＲＯＯＴ　ＦＬ ＡＧ　ＥＮ信号として結合し、ルート・フラグ１４０７をイネーブルしてＮ０Ｄ Ｅ　ＣＬＫ信号の連続する刻時を受けてその状態を維持ケする。 上述したように、マルチプレクサ１６２５はＲＯＯＴ　５ＥＴＥＮルート・セッ ト・イネーブル信号をＵＰ　ＲＣＶ　ＳＴ　Ｉ２信号の肯定に同期してＲＯＯＴ 　ＦＬＡＧ　ＥＮ信号としてルート・フラグ１４０７のデータ入力端子に結合す る。従って、ルート・フラグ１４０７は現在送信中の制御ネットワーク・メツセ ージ・パケット６０の終わりをアップ出力パケット・アセンブラ１４２２が送信 するのと同時に条件づけられる。ルート・フラグ１４０７から与えられたＲＯＯ ＴυＰ　ＬＡＴ信号は親ノードへの制御ネットワーク・メツセージ・パケット６ ０の送信を制御し、またパケット・バッファ１４０６内のパケット６０のストア を制御するので、理解されるように、ＵＰ　ＲＣＶ　ＳＴ　Ｉ２信号の肯定と同 期してルート・フラグを条件づけると、部分的なパケットが親ノードに送られた り、パケット・バッファにストアされたりすることが防止される。 ４、フリック・ダウン制御部分１４０２図１２０はフリック・ダウン制御部分１ ４０２の詳細ブロック図である。図１２０に示すように、フリック・ダウン制御 部分１４０２はダウン・ソース選択回路１６５０を含んでおり、この回路は制御 ネットワーク１４内の親ノードからＰ　ＦＬＩＣＫ　ＤＮ（４：Ｏ）信号を、パ ケット・バッファ１４０６　（図１２Ｂ）からＢＵＦ　Ｐ　ＦＬＩＣＫ　ＵＰ（ ４：０）信号を、ＲＯＯＴ　ＵＰ　ＬＡＴ信号と一緒に受信する。ＲＯＯＴ　Ｕ Ｐ　ＬＡＴ信号を受けると、Ｎ０ＤＥ　ＣＬＫ信号の連続する刻時を受けて、ダ ウン・ソース選択回路１６５０はＰ　ＦＬＩＣＫ　ＤＮ（４：０）信号またはＢ ＵＦ　Ｐ　ＦＬＩＣＫ　ＵＰ（４：０）信号のどちらかをＳＥＬ　ＤＮ　ＩＮＰ 　ＤＡＴＡ（３：０）選択ダウン入力データ信号およびＳＥＬ　ＤＮ　ＩＮＰ　 ＴＡＧ信号として選択的に結合する。さらに、ダウン・ソース選択回路１６５０ はＤＮ　ＩＮＰ　ＳＴＡ／ＣＴＲＬダウン入力状況／制御信号およびＳＥＬ　Ｄ Ｎ　ＩＮＰ　ＴＡＧ信号をダウン制御回路１６５１に出力する。 他方、ダウン制御回路１６５１は、アップ制御回路１４２４と同じように、フリ ック・ダウン制御部分の動作を制御するためのいくつかの制御およびタイミング 信号を生成する。具体的には、ダウン制御回路は１３個の信号ＤＮ　ＲＣＶ　Ｓ Ｔ　Ｏ〜ＤＮ　ＲＣＶ　ＳＴ　１２からな６　ＯＮ　ＲＣＶ　５Ｔ（１２：Ｏ） ダウン受信状態タイミング信号を生成し、これらの信号は、ダウン・ソース選択 回路１６５０が制御ネットワーク・メツセージ・パケット６０の１３フリツクを 受信するとそれに同期して％Ｎ０ＤＥ　ＣＬＨ信号の連続する刻時を受けて連続 的に肯定される。 さらに、ルート・フラグ１４０７がＲＯＯＴ　ＵＰ　ＬＡＴルート・アップ・ラ ッチ信号を肯定すると、ダウン制御回路はＰＡＣＫＥＴ　ＢＵＦ　ＲＥパケット ・バッファ読取りイネーブル信号を出力し、パケット・バッファ１４０６　（図 １２Ａ。 １２Ｂ）をイネーブルして制御ネットワーク・メツセージ・パケット６０を表し たＢＵＦ　Ｐ　ＦＬＩＣＫ　ＵＰバッファ・フリック・アップ信号を生成する。 同様に、制御ネットワーク１４内の親ノードまたはパケット・バッファ１４０６ からダウン・ソース選択回路によって受信された制御ネットワーク・メツセージ ・パケット６０が複数ソース・メツセージであるとき、ダウン制御回路１６５１ は５ＣＡＮ　ＢＵＦ　ＲＥスギャン・バッファ読取りイネーブル信号を出力し、 この信号はスキャン・バッファ（図１２Ａ。 １２Ｂ）をイネーブルしてそこにストアされているメツセージ・パケット・デー タをフリック・ダウン制御部分１４０２に結合する。スキャン・バッファ１４１ ０からのデータはダウン・ソース制御回路１６５０によって受信中のメツセージ ・パケット６０からのメツセージ・パケット・データとフリック・ダウン・デー タ・プロセッサ１６５２によって結合される。 ダウン制御回路１６５１は、ダウン・ソース選択回路信し、スキャン・フロー・ ビット７２（ｉ）（図５）の状態を表した信号を受けて、ＦＬＯＩＩ　ＣＴＲＬ 　（ＵＰ）フロー制御アップ信号を生成し、この信号はアップ制御回路１４２４ に結合される。上述したように、ＦＬＯＷ　ＣＴＲＬ（ＵＰ）信号は複数ソース ・メツセージ・タイプの制御ネットワーク・メツセージ・パケット６０の親ノー ドへの転送を制御するためにフリック・アップ制御部分によって使用される。同 様に、°ダウン制御回路１６８１はアップ制御回路からＦＬＯＷＣＯＮＴＲＯＬ 　（ＤＮ）フロー制御ダウン信号を受信し、複数ソース・メツセージ・タイプの 制御ネットワーク・メツセージ・パケット６０の子ノードへの転送を制御するた めにその信号を使用する。 さらに、ダウン制御回路１６５１はアップ制御回路１４２４からεＲＲエラー信 号を受信する。ダウン制御回路はこのＥＲＲ信号を使用して、フリック・ダウン 制御部分１４０２から送信された制御ネットワーク・メツセージ・パケット６０ 内のソフトウェア・ビット７６の条件付けを可能にする。　。 フリック・ダウン制御部分１４０２は左と右のダウン出力パケット・アセンブラ 回路１６５３と１６５４を含んでおり、これらの回路はダウン・ソース選択回路 １６５０．フリック・ダウン・データ・プロセッサ１６５２およびダウン・タグ ・プロセッサｌ６５５から信号を受信し、ダウン制御回路１６５１からのＣ（ｘ ）　ＤＮ　ＯＵＴ　ＳＥＬ子ダウン出力選択信号［”Ｘ”は”じ（左）または” Ｒ“（右）を示す］の制御の下で、制御ネットワーク１４内のそれぞれの左およ び右子ノードに転送すべき制御ネットワーク・メツセージ・パケット６０を生成 する。具体的には、Ｎ０ＤＥ　ＣＬＫ信号の連続する刻時を受けて、ダウン出力 パケット・アセンブラ回路１６５３と１６５４はそこで生成された制御ネットワ ーク・メツセージ・パケット６０の連続するフリックを表したＣ（ｘ）　ＦＬｒ ＣＫ　ＤＮ信号を生成する。 ダウン出力パケット・アセンブラ１６５３と１６５４によって生成される制御ネ ットワーク・メツセージ・パケット６０のタイプは、一方では、そこに接続され た子ノードによりて制御される（ｘ）　ＲＯＤ丁ＵＰ信号の状態によって決まる 。特に、否定状態から肯定状態にシフトした（ｘ）　ＲＯＯＴ　ＵＰ傷信号子ノ ードかも受けると、対応するダウン出力パケット・アセンブラ回路は、そのとき 送信中の制御ネットワーク・メツセージ・パケット６０の終了時に、ＮＰＡＣニ ル・パケット・メツセージ・タイプのメツセージ・パケットを表したＣ（ｘ）　 ＦＬＩＣＫ　ＤＮ信号の送信を開始する。ダウン・パケット・アセンブラ回路は 、（ｘ）　ＲＯＯＴ　ＵＰ傷信号状態が変わった時に転送中のパケットが終わる まで待ち、千ノードのフリック・ダウン制御部分１４０２が制御ネットワーク・ メツセージ・パケット６０全体を受信できるようにする。同様に、（ｘ）　ＲＯ ＯＴ　ＵＰ傷信号状態が肯定状態から否定状態に変わると、ダウン・パケット・ アセンブラ回路は、ダウン制御回路１６５１によってイネーブルされた次のパケ ットの開始まで、子ノードへのＮＰＡＣメツセージの送信を続ける。従って、ダ ウン出力パケット・アセンブラは完全なメツセージ・パケットを生成して、それ ぞれの子ノードへ転送する。 他方では、任意の時点でそれぞれのダウン出力パケット・アセンブラ回路１６５ ３と１６５４によって生成される制御ネットワーク・メツセージ・パケット６ｏ のタイプは、ダウン・ソース選択回路１６５０によって受信される制御ネットワ ーク・メツセージ・パケット６ｏのタイプによって決まる。具体的には、ダウン ・ソース選択回路１６５０が単一ソース・メツセージ・タイプまたはアイドル・ メツセージ・タイプのパケット６ｏを受信すると、ダウン制御回路１６５１はダ ウン出力パケット・アセンブラがそのパケット情報部分（図５）を構成する各フ リックの下位４ビツトを使用して、子ノードへ転送するための単一ソース・メツ セージ・パケットを生成することを可能にする。生成されるメツセージ・パケッ トの連続す番フリックの上位タグ・ビットを生成するときは、ダウン出力パケッ ト・アセンブラ回路はダウン・タグ・プロセッサ１６５５とダウン制御回路１６ ５１を含む各種回路からの信号を使用して、それぞれのビットの状態を判断する 。 同様に、ダウン・ソース選択回路１６５ｏが複数ソース・タイプのメツセージ・ パケットを受信すると、ダウン制御回路１６５ｉはダウン出力パケット・アセン ブラをイネーブルし、フリック・ダウン・データ・プロセッサからのＳＥＬ　Ｄ Ｎ　ＩＮＰ　ＤＡＴＡ選択ダウン入力データ、　５ＣＡＮ　ＢＵＦ　ＤＡＴＡス キャン・バッファ・データ信号またはＤＮ　ＰＲＯＣＤＡＴＡダウン処理済みデ ータ信号の１つを使用して、制御ネットワーク・メツセージ・パケット６０のデ ータ部分６２を生成する。ダウン・データ・プロセッサ１６５２からのＰＲＯＣ ＦＬＩＣＫ（ＤＮ）　ＤＡＴＡ処理済みフリック・ダウン・データ信号加算器１ ６６０．　ＯＲ回路１６６１、　ＸＯＲ回路１６６２および比較器１６６３によ ッテソレソれ生成されたＳＥＬ　ＤＮ　ＩＮＰ　ＤＡＴＡ信号の和、論理和（Ｏ Ｒ）　、排他的論理和（ＸＯＲ）および最大値を表している。例えば、複数ソー ス・メツセージが前方向スキャン操作をイネーブルすると、ダウン制御回路１６ ５１はダウン出力パケット・アセンブラ回路１６５３をイネーブルして、圧子に 送信されるパケット６０のデータ部分６２に５ＣＡＮ　ＰＲＯＣＤＡＴＡを使用 する。さらに、ダウン制御回路１６５１はダウン出力パケット・アセンブラ回路 １６５２をイネーブルして、フリック・ダウン・データ・プロセッサ１６５ｚか らの０ＮＰＲＯＣＤＡＴＡダウン処理済みデータ信号を右子に送信されるパケッ ト６０に使用する。 他方、複数ソース・メツセージが逆方向スキャン操作をイネーブルすると、ダウ ン制御回路１６５１はダウン出力パケット・アセンブラ回路１６５３をイネーブ ルしてフリック・ダウン・データ・プロセッサ１６５２からのＤＮ　ＰＲＯＣＤ ＡＴＡダウン処理済みデータ信号を圧子に送信されるパケット６０に使用する。 さらに、ダウン制御回路１６５１は出力パケット・アセブラ回路１６５４をイネ ーブルして、右子に転送されているパケット６０内のデータ部分６２にある５Ｃ ＡＮ　ＢＵＦ　ＤＡＴＡを使用できるようにする。実際には、複数ソース・メツ セージが逆方向スキャン操作をイネーブルすると、ダウン制御回路１６５４はダ ウン出力パケット・アセンブラ回路１６５３と１６５４をイネーブルして、そこ からそれぞれの子ノードに送信されるメツセージ・パケットを反転して、スキャ ン操作反転を上述したように達成している。 さらに、複数ソース・メツセージが縮小操作をイネーブルすると、ダウン制御回 路は、ダウン出力パケット・アセンブラ回路１６５３と１６５４が、ＳＥＬ　Ｄ Ｎ　ＩＮＰＤＡＴＡ信号を、使用できるようにする。パケット・データ部分６２ のフリックを表したこの信号は、それによって組み立てられたメツセージ・パケ ット６０内のパケット・データ部分６２のフリックを表わしている。上述したよ うに縮小操作では、制御ネットワーク・メツセージ・パケット６０が制御ネット ワーク１４を上昇してルート・ノードに送信されている間にそれぞれのリーフ２ １（図１，４Ａおよび４Ｂ）からのデータは、フリック・アップ制御部分１４０ １によって結合される。また、下方に送信されるパケットはルート・ノードによ って判断された縮小操作の結果を搬送する。 パケット・データ部分６２以外の複数ソース・メツセージの部分の生成をイネー ブルする場合は、ダウン制御回路１６５１は、ダウン出力パケット・アセンブラ 回路をイネーブルしてダウン・ソース選択回路１６５０によって受信され、メツ セージのその部分を表しているＳＥＬ　ＤＮ　ＩＮＰ　ＤＡＴＡ信号を使用する ０例えば、ダウン制御回路１６５１はダウン出力パケット・アセンブラ回路をイ ネーブルして、パケット・ヘッダ６１を構成する最初の３フリツクを表したＳＥ Ｌ　ＤＮ　ＩＮＰ　ＤＡＴＡ信号を、子ノードに送信するために生成されたメツ セージ・パケットの中に使用する。さらに、各ダウン出力パケット・アセンブラ 回路１６５３と】６５４は、生成される制御ネットワーク・メツセージ・パケッ ト６０の検査合計フィールド６３を表すフリックの中で使用する検査合計値を生 成する検査合計ジェネレータをもっている。 最後に、子ノードがメツセージ・パケット６０を受信できないことをアップ制御 回路１６８１からのＦＬＯＷ　ＣＴＲＬ（ＵＰ）信号が示していて、複数のソー ス・メツセージがそのあとで親ノードから受信される場合、ダウン制御回路１６ ８１は左と右のダウン出力パケット・アセンブラ回路１６５３と１６５４をイネ ーブルしてそれぞれの子ノードへ転送するためのアイドル・メツセージを生成す る。 図１２０−１を参照して上述するように、ダウン・ソース選択回路１６５０は親 ノードから受信した複数ソース・メツセージをバッファリングし、ダウン制御回 路１６５１はアップ制御回路１４２４をイネーブルし、制御回路１４２４はアッ プ出力パケット・アセンブラをイネーブルして親ノードに送信する制御ネットワ ーク・メツセージ・パケット６０のスキャン・フロー・ビット７２をセットする 。親ノードは、そのあと複数ソース・メツセージをフリック・ダウン制御部分１ ４０２に送信することが禁止されるや フリック・ダウン制御部分１４０２の回路の多（は、フリック・ダウン制御部分 １４０１の対応する回路と同じであるので、その説明は省略する。図１２Ｄ−１ はダウン・ソース選択回路１う５０の詳細図であり、親ノードからのＰ　ＦＬＩ ＣＫ　ＤＮ（４：０）信号またはフリック・アップ制御部分１４０１からのＢＵ Ｆ　Ｐ　ＦＬＩＣＫ　ＵＰ（４：０）信号のどちらかをＳＥＬ　ＤＮ　ＩＮＰ　 ＤＡＴＡ（３：０）およびＳＥＬ　ＤＮ　ＩＮＰ　ＴＡＧ信号として選択する場 合を示している。上述したように、ダウン・ソース選択回路１６５０はルート・ フラグ１４０７（図１２Ａおよび１２Ｃ）からＲＯＯＴ　ＵＰ　ＬＡＴルート・ アップ・ラッチ信号を受けると、その選択を行う。 図１２０−１に示すように、ダウン・ソース選択回路１６５０はダウン・ソース 選択回路１６７０を備えており、この回路はＰ　ＦＬ、ＩＣＫ　ＤＮＮラフリッ クダウン信号またはＢＵＦ　Ｐ　ＦＬＩＣＫ　ＵＰバッファ親ラフリックアップ 信号を、あるいはパーク・バッファ１６７１からのＰＡＲＫＥＤＰ　ＦＬＩＣＫ バーク親フリッタフリック信号Ｌ　ＤＮ　ＩＮＰ　ＤＡＴＡ（３：０）信号およ びＳＥＬ　ＤＮ　ＩＮＰ　ＴＡＧ信号として選択的に結合する。パーク・バッフ ァ１６７１は、子ノードがこのようなメツセージをそこへ転送することを禁止し ていれば、複数ソース・メツセージ・タイプの制御ネットワーク・メツセージ・ パケット６０をバッファリングしておくことができる。 ダウン・ソース選択回路１６７０は２つの回路、すなわち、親／パケット・バッ ファ選択イネーブル回路１６７２とパーク・バッファ選択イネーブル回路１６７ ３によって制御される０回路１６７２と１６７３は共にダウン・パケット・タイ プ・デコーダ１６７４からのメツセージ・タイプ識別信号と関連して動作し、デ コーダはダウン制御回路１６５１カラ（７）　ＤＮ　ＲＣＶ　ＳＴ　ＲＳＴおよ びＤＮ　ＲＣＶ　ＳＴ　Ｏダウン受信状態リセットおよびゼロ・タイミング信号 と同期して、ダウン・、ソース選択回路１６７０によって結合されるメツセージ ・パケット６０のメツセージ・タイプを識別する信号を生成する。具体的には、 ダウン・パケット・タイプ・デコーダ！ｌ／ＮＰＡＣ，Ｐ／ＭＳ、　Ｐ／ＳＳ。 Ｐ／ＩＤＬＥおよびＰ／ＡＢＳ信号を生成し、これらの信号は肯定されたとき、 メツセージ・パケット６０がＮＰＡＣニル・パケット、複数ソース、単一ソース 、アイドルまたは棄権タイプをそれぞれ示している。 親／パケット・バッファ選択イネーブル回路１６７２はダウン・ソース・セレク タ１６７０を制御するための上位ＳＥＬ　ＰＡＲ／ＲＯＯＴ選択親またはルート 信号を生成する０回よびＲＯＯＴ　ＳＥＴ　ＥＮルート・セット・イネーブル信 号を受けて動作し、フリップフロップ１６７５をＳＥＬ　ＰＡＲ／ＲＯＯＴ信号 を制御するように条件づける。親ノードがＮＰＡＣニル・パケット・メツセージ を表したＰ　ＦＬＩＣＫ　ＤＮ信号を送信すると、ダウン・パケット・タイプ・ デコード回路１６７４はＤＮ　Ｒ（１：Ｖ　ＳＴ　Ｏ信号と同期してＰ／ＮＰＡ Ｃ信号を肯定する。この状態では、ＡＮＤゲート１６７６が減勢され、ＯＲゲー ）　１６７７の一方の入力端子をディスエーブルする。この時点で、　ＤＮ　Ｒ ＣＶ　ＳＴ　１０〜ＤＮ　ＲＣＶ　ＳＴ　１２受信状態タイミング信号からなる ＤＮ　ＲＣＶ　ＳＴ　１０−１２信号も否定されるので、ＯＲゲートは減勢され 、　ＳＥＬ　ＲＯＯＴ　５ＲＣＥ選択ルート・ソース信号を否定する。ＤＮ　Ｒ ＣＶ　ＳＴ　ｌ〜ＤＮ　ＲＣＶ　ＳＴ　９信号からなるＤＮ　ＲＣＶ　ＳＴ　ｌ −９信号も否定されるので、ＳＥＬ　ＲＯＯＴ　５ＲＣＥ　ＨＯＬＤ選択ルート ・ホールド信号も否定され、マルチプレクサ１６８０をイネーブルしてルート・ フラグ条件付は回路１６２０　（図１２０）のフ入力端子に結合する。 ＲＯＯＴ　ＳＥＴ　ＥＮ信号が否定されると、フリップフロップ１６７５はＮ０ ＤＥ　ＣＬＫ信号の次の刻時のときクリアされるので、ＳＥＬ　ＰＡＲ／ＲＯＯ Ｔ信号を否定する。その場合、ダウン・ソース・セレクタ１６７０は親ノードか らのＰ　ＦＬＩＣＫ　ＤＯＷＮ信号またはパーク・バッファ１６７１からのＰＡ ＲＫＥＤ　Ｐ　ＦＬＩＣＫ信号を、ＳＥＬ　ＤＮ　ＩＮＰ　ＤＡＴＡ（３：０） 選択ダラン入力データ信号およびＳＥＬ　ＤＮ　ＩＮＰ　ＴＡＧ信号として結合 する。　ＤＮ　ＲＣＶ　ＳＴ　１−９信号が肯定されると、マルチプレクサ１６ ８０はフリップフロップ１６７５の出力端子からのＳＥＬ　ＰＡＲ／ＲＯＯＴ信 号を逆流してそのデータ入力端子に結合するので、フリップフロップ１６７５は クリア状態に維持され、ＳＥＬ　ＰＡＲ／ＲＯＯＴ信号はＮ０ＤＥ　ＣＬＫ信号 の連続する刻時を受けて肯定されたままに維持される。 他方、ＲＯＯＴ　ＳＥＴ　ＥＮ信号が肯定されると、フリップフロップ１６７５ はＮ０ＤＥ　ＣＬＫ信号の次の刻時のときセットされるので、ＳＥ、Ｌ　ＰＡＲ ／ＲＯＯＴ選択親／ルート信号が肯定される。理解されるように、これは肯定さ れたＲＯＯＴ　ＳＥＴ　ＥＮ信号を受けてルート・フラグ１４０７のセットと同 時に行われる。　ＳＥＬ　ＰＡＲ／ＲＯＯＴ信号が肯定されると、ダウン・ソー ス・セレクタ１６７０がイネーブルされてパケット・バッファ１４１０からのＢ ＵＦ　Ｐ　ＦＬＩＣＫ　ＵＰ傷信号またはＰＡＲＫＥＤ　Ｐ　ＦＬＩＣＫ信号を ＳＥＬ　ＤＮ　ＩＮＰ　ＤＡＴＡ（３：Ｏ）信号およびＳＥＬ　ＤＮ　ＩＮＰ　 ＴＡＧ信号として結合する。従って、親ノードがＮＰＡＣニル・パケット・メツ セージを制御ネットワーク・ノード５１に送信すると、親／パケット・バッファ 選択イネーブル回路１６７２はダウン・ソース・セレクタ１６７０をイネーブル して、ノードがルート・ノードになると直ちに、パケット・バッファ１４０６か らのＢＵＦ　Ｐ　ＦＬＩＣＫ　ＵＰ傷信号たはパーク・バッファからのＰＡＲＫ ＥＤ　Ｐ　ＦＬＩＣＫ信号を結合する。 ＤＮ　ＲＣＶ　ＳＴ　１−９信号が肯定されると、マルチプレクサ１６８０カイ ネーブルサれて、肯定されたＳＥＬ　ＰＡＲ／ＲＯＯＴ信号をフリップフロップ １６７５の入力端子に結合し、フリップフロップをそのセット状態に維持する。 同様に、ＤＮ　ＲＣＶ　ＳＴ　Ｏ信号が肯定されているとき、親ノードがＮＰＡ Ｃニル・パケット・メツセージを制御ネットワーク・ノード５１に送信している と、ＡＮＤゲート１６８１が付勢され、ＯＲゲート１６８２をイネーブルしてＴ ＳＴ　ＲＯＯＴ　ＵＰテスト・ルート・アップ信号を肯定する。肯定されたＴＳ Ｔ　ＲＯＯＴ　ＵＰ傷信号マルチプレクサ１６８３をイネーブルしてルート・フ ラグ１４０７からのＲＯＯＴ　ＵＰ　ＬＡＴルート・アップ・ラッチ信号をフリ ップフロップ１６８４のデータ入力端子に結合する。ルート・フラグ１４０７が クリアされており、ＲＯＯＴ　ＵＰ　ＬＡＴ信号が否定されて、制御ネットワー ク・ノード５１がルート・ノードでないことを示していると、フリップフロップ １６８４はＮ０ＤＥ　ＣＬＫ信号の次の刻時のときリセットされる。他方、ルー ト・フラグがセットされており、ＲＯＯＴ　ＵＰ　ＬＡＴ信号が肯定されると、 フリップフロップ１６８４がセットされ、ＲＯＯＴ　ＤＮ　ＬＡＴルート・ダウ ン・ラッチ信号を肯定する。 他方、ＤＮ　ＲＣＶ　ＳＴ　Ｏ信号が肯定されているとき、親ノードがＮＰＡＣ ニル・パケット・メツセージを制御ネットワーク・ノード５１に送信していない と、ＯＲゲート１６８２はＯＮ　ＲＣＶ　ＳＴ’　１２信号の肯定を受けてＴＳ Ｔ　ＲＯＯＴ　ＵＰ傷信号肯定する。これは現在受信中の制御ネットワーク・メ ツセージ・パケット６０の最後のフリックを表しているＰ　ＦＬＩＣＫ　ＤＮ信 号と同時に行われる。その時点で、マルチプレクサ１６８３はＲＯＯＴ　ＬＡＴ 　ＵＰ傷信号フリップフロップ１６８４のデータ入力端子に結合する。 ＲＯＯＴ　ＬＡＴ　ＵＰ傷信号肯定されると、フリップフロップ１６８４はＮ０ ＤＥ　ＣＬＫ信号の次の刻時のときセットされ、ＲＯＯＴ　ＤＮ　ＬＡＴルート ・ダウン・ラッチ信号を肯定する。逆に、ＲＯＯＴ　ＵＰ　ＬＡＴ信号が否定さ れると、フリップフロップ１６８４はクリアされ、ＲＯＯＴ　ＤＮ　ＬＡＴ信号 を否とで否定され、　ＯＲゲート１６８３をイネーブルしてＴＳＴＲＯＯＴ　Ｕ Ｐ傷信号否定すると、マルチプレクサ１６８３は、Ｎ０ＤＥ　ＣＬＫ信号の連続 する刻時毎に、ＲＯＯＴ　ＤＮ　ＬＡＴをフリップフロップ１６８４のデータ入 力端子に結合してフリップフロップ１６７５をその状態に維持する。実際、親が ＮＰＡＣニル・パケット・メツセージを転送していない場合、マルチプレクサ１ ６８３は、フリップフロップ１６８４がルート・フラグ１４０７からのＲＯＯＴ 　ＵＰ　ＬＡＴ信号に応答して条件付けられるようにする。これは、ＤＮ　ＲＣ Ｖ　５Ｔ１２信号によるものであり、ダウン・ソース・セレクタ１６７０によっ て受信中の制御ネットワーク・メツセージ・パケット６０の最後のフリックを表 わす５ＥＬＤＮ　ＩＮＰ　ＤＡＴＡ信号およびＳＥＬ　ＤＮ　ＩＮＰ　ＴＡＧ信 号と同時に生じる。 ＲＯＯＴ　ＤＮ　ＬＡＴ信号の状態に関係な（、ＯＲゲート１６７７は同時に付 勢され、ＳＥＬ　ＲＯＯＴ　ＳＲＣ信号を肯定する。 従って、マルチプレクサ１６８３はＲＯＯＴ　ＤＮ　ＬＡＴ信号をフリップフロ ップ１６７５のデータ入力端子に結合する。 ＲＯＯＴ　ＵＰ　ＬＡＴ信号が否定されて、制御ネットワーク・ノード５１がル ート・ノードでないことを示していると、フリップフロップ１６７５はクリアさ れて、ＳＥＬ　ＰＡＲ／ＲＯＯＴ信号を否定する。この状態では、ダウン・ソー ス・セレクタ１６７０はＰ　ＦＬＩＣＫ　ＤＯＷＮ（４：Ｏ）信号またはパーク ・バッファ１６７１からのＰＡＲＫＥＤ　Ｐ　ＦＬＩＣＫ信号をＳＥＬ　ＤＮ　 ＩＮＰ　ＤＡＴＡ（３：０）信号およびＳＥＬ　ＤＮ　ＩＮＰ　ＴＡＧ信号とし て結合する。逆に、ＲＯＯＴ　ＵＰ　ＬＡＴ信号が否定されて、制御ネットワー ク・ノード５１がルート・ノードであることを示していると、フリップフロップ １６７５はセットされてＳＥＬ　ＰＡＲ／ＲＯＯＴ信号を肯定する。その状態で は、ダウン・ソース・セレクタ１６７０はＢＵＦ　Ｐ　ＦＬＩＣＫＤＯＷＮ（４ ：０）信号、またはパーク・バッファ１６７１からのＰＡＲＫＥＤ　Ｐ　ＦＬＩ ＣＫ信号をＳＥＬ　ＤＮ　ＩＮＰ　ＤＡＴＡ（３：０）信号およびＳＥＬ　ＤＮ 　ＩＮＰ　ＴＡＧ信号として結合する。 パーク・バッファ選択イネーブル回路１６７３は５ＥＬＰＫＤ　ＰＫＴ選択パー ク・パケット信号を生成し、この信号は肯定されると、ダウン・ソース選択回路 １６７０をイネーブルしてパーク・バッファ１６７１からのＰＡＲＫＥＤ　ＰＦ ＬＩＣＫ信号を、ＳＥＬ　ＤＮ　ＩＮＰ　ＤＡＴＡ（３：０）信号および５ＥＬ ＤＮ　ＩＮＰＴＡＧ信号トシテ結合する。　ＤＮ　ＲＣＶ　ＳＴ　Ｏ信号が肯定 されたとき、ダウン・パケット・タイプ・デコーダがＰ／ＩＤＬＥ信号またはＰ ／ＡＢＳ信号のどちらかを肯定すると、ＯＲゲート１６９０が付勢されて、ＡＮ Ｄゲート１６９１をイネーブルする。　ＤＮ　ＲＣＶ　ＳＴ　Ｏ信号が同時に肯 定されるときには、ダウン・ソース・セレクタ１６７０に結合されるメツセージ ・パケット６０はアイドルまたは棄権タイプである。さらに、ＰＫＤ　ＤＮ　Ｐ ＫＴバーク・ダウン・パケット信号はパーク・バッファ１６７１によって肯定さ れ、パーク・バッファ１６７１にパークされたメツセージ・パケットが入ってい ることを示していると、ＡＮＤゲート１６９１が付勢され、ＳＥＬ　ＰＫ　ＢＵ Ｆ信号を肯定すイネーブルして、肯定された信号をフリップフロップ１６９３の データ入力端子に結合する。フリップフロップ１６９３はＮ０ＤＥ　ＣＬＫ信号 の次の刻時のときセットされ、ＳＥＬ　ＰＫＤ　ＰＫＴ選択パーク・パケット信 号を肯定する。 ＤＮ　ＲＣＶ　ＳＴ　Ｏ信号が否定されると、ＡＮＤゲート１６９１が減勢され 、ＳＥＬ　ＰＫ　ＢＵＦ信号を否定する。しかし、この時点で、ＤＮ　ＲＣＶ　 ＳＴ　１〜ＤＮ　ＲＣＶ　ＳＴ　９信号カラナルＤＮ　ＲＣＶ　ＳＴ　１−９信 号が肯定され、これらの信号はＨＯＬＤ　ＰＫ　ＢＵＦホールド・パーク・バッ ファ信号を構成する。肯定されたＨＯＬＤ　ＰＫ　ＢＵＦ信号はマルチプレクサ １６９２をイネーブルし、肯定されたＳＥＬ　ＰＫＤ　ＰＫＴ選択パーク・パケ ット信号をフリップフロップ１６９３のデータ入力端子に結合し、フリップフロ ップをイネーブルしてＮ０ＤＥ　ＣＬＫ信号の連続する刻時を受けてその状態を 維持する。 ＤＮ　ＲＣＶ　ＳＴ　１０信号がその後で肯定されると、５ＥＬＰＫ　ＢＵＦ信 号とＨＯＬＤ　ＰＫ　ＢＵＦ信号が共に否定され、マルチプレクサ１６９２をイ ネーブルして否定された信号をフリップフロップ１６９３のデータ入力端子に結 合する。フリップフロップ１６９３はＮ０ＤＥ　ＣＬＫ信号の次の刻時のときリ セットされ、ＳＥＬ　ＰＫＤ　ＰＫＴ選択パーク・パケット信号を否定する。そ の時点で、ダウン・ソース・セレクタ１６７０はＳＥＬ　ＰＡＲ／ＲＯＯＴ選択 親またはルート信号の状態によって判断されたＰ　ＦＬＩＣＫ　ＤＮまたはＢＵ Ｆ　ＦＬＩＣＫ　ＤＮ信号をＳＥＬ　ＤＮ　ＩＮＰ　ＤＡＴＡ（３：０）信号ま たはＳＥＬ　ＤＮ　ＩＮＰ　ＴＡＧ信号として結合する。 ダウン制御回路１６５１は制御ネットワーク・メツセージ・パケット６０をイネ ーブルして、パーク・バッファ１６７１にバッファリングすることもできる。こ れは、パケット６０を左と右の子レシーバ／バッファ１４２０（Ｘ）内のパーク ・バッファ１４４２にパーキングするのと同じように行われる。フリック・アッ プ制御部分１４０１からのＦＬＯＷ　ＣＴＲＬ（ＤＮ）信号が子ノードが追加の ソース・メツセージを受信できないことを示している間に、ダウン制御回路１６ ５０が複数ソース・メツセージ・タイプのメツセージ・パケット６０を受信する と、ダウン制御回路１６５１はＰＡＲＫ　ＥＮバーク・イネーブル信号を肯定し 、この信号はマルチプレクサ１６９４をイネーブルして５ＥＬＤＮ　ＩＮＰ　Ｄ ＡＴＡ（３：Ｏ）信号をパーク・バッファ１６７１のデータ入力端子に結合する 。パーク・バッファ１６７１はＮ０ＤＥ　ＣＬＫ信号の連続する刻時の間に信号 をラッチして、パケットをバッファリングする。パケット６０がバッファされる と、ダウン制御回路１６５１はＰＡＲＥＮ信号を否定し、この信号はパーク・バ ッファ１６７１の出力をその入力端子に結合する。メツセージ・パケット６０が パーク・バッファ１６７１にバッファされると、ダウン制御回路１６５１はＦＬ ＯＷ　ＣＴＲＬ（ＵＰ）信号を条件付けろ。これによってフリック・アップ制御 部分１４０１はスキャン・フロー・ビット７２（ｉ）（図５）を出力し、親ノー ドが複数ソース・タイプのパケット６０をそこに送信するのを禁止する。 Ｅ、咳　ットワーク １、概要　。 図１３Ａは上述した診断ネットワーク１６で使用される診断ネットワーク・ノー ド１００（ｈ、ｐ、ｒ−１）の概要ブロック図、図１３Ｂ−１〜図１３Ｃは診断 ネットワーク・ノードＩＱＯ（ｈ、ｐ、ｒ−１）の詳細ブロック図および詳細ロ ジック図である０図１３Ａに示すように、診断ネットワーク・ノード（全体を符 号１００で示すことにする）はアドレス・トークン／データ制御部分２０００と テスト・データ制御部分２００１を含んでいる。アドレス・トークン／データ制 御部分２０００はほぼアドレス制御回路１０２　（図６Ａ）、に対応して部り、 テスト・データ制御部分２００１は、はぼデータ制御部分工０３（図６Ａ）に対 応している。 診断ネットワーク・ノード１００は親ノードまたは診断プロセッサ１０１　（図 ６Ａ）からのＰＡＲＡＤＲＳ　ＣＴＲＬ親アドレアドレス制御信号チプレクサ／ デマルチプレクサ２００２の一方の組のデータ入力端子から受信する。マルチプ レクサ／デマルチプレクサ２００２は別の組の入力端子を備えており、この入力 端子にはバス２００３を経由してローカル診断プロセッサ（図示せず）から送ら れてきた対応する組のＤＰ　ＡＤＲＳ　ＣＴＲＬ診断プロセッサ信号が受信され る。ローカル診断プロセッサはＰ　ＳＥＬ親選択信号も生成し、この信号はバス ２００３または１０４（Ｐ）とアドレス・トークン／データ制御部分２０００に 接続されたバス２００４間の信号の転送を制御する。ローカル診断プロセッサは Ｐ　ＳＥＬ信号を否定してマルチプレクサ／デマルチプレクサ２００２をイネー ブルし、アドレス制御信号をバス１０４（Ｐ）とバス２００４間に結合すること によって、信号を親ノード１００または診断プロセッサ１０１とアドレス・トー クン／データ制御回路２０００間で転送することを可能にする。他方、ローカル 診断プロセッサはＰ　ＳＥＬ信号を肯定してマルチプレクサ／デマルチプレクサ ２００２をイネーブルしてアドレス制御信号をバス２００３とバス２００４間に 結合することによって、信号をローカル診断プロセッサとアドレス・トークン／ データ制御回路２０００間で転送することを可能にする。 診断ネットワーク・ノード１００は親ノードまたは診断プロセッサ１０１（図６ Ａ）からのＰＡＲＤＡＴＡ親テスト・データ信号をマルチプレクサ／デマルチプ レクサ２００５の一方の組のデータ入力端子からバス１１０（Ｐ）を経由して受 信する。マルチプレクサ／デマルチプレクサ２００５は別の組のデータ入力端子 を備えており、この人力端子はバス２００６を経由してローカル診断プロセッサ （図示せず）から送られてきた対応する組のＤＰ　ＤＡＴＡ診断プロセッサ・デ ータ信号を受信する。　Ｐ　ＳＥＬ親選択信号はバス１１０（Ｐ）または２００ ６とテスト・データ制御部分２００１に接続されたバス２００７間の信号の転送 も制御する。ローカル診断プロセッサはＰ　ＳＥＬ信号を否定して、マルチプレ クサ／デマルチプレクサ２００５をイネーブルして、テスト・データ信号をバス １ｉｏ（ｐ）とバス２００７間に結合することによって、信号を親ノード１００ または診断プロセッサ１０１とテスト・データ制御回路２００１間で転送するこ とを可能にする。逆に、ローカル診断プロセッサはＰ　ＳＥＬ信号を肯定してマ ルチプレクサ／デマルチプレクサ２００５をイネーブルして、テスト・データ信 号をバス２００６とバス２００７間に結合することによって、信号をローカル診 断プロセッサとテスト・データ制御回路２００１間で転送することを可能にする 。 理解されるように、ノードｌＯＯが高さデコード・ツリ−１図６Ａ〜図５Ｃ）内 のルート・ノード（Ｍ、　０．０．　、０）からなる場合は、診断プロセッサ１ ０１はバス１０４（Ｐ）と１１０（Ｐ）に、またはバス２００３と２００６にそ れぞれ接続される０診断プロセッサｉｏｉがバス１０４（Ｐ）と１１０（Ｐ）に それぞれ接続されると、Ｐ　ＳＥＬ親選択信号を否定したままに維持し、バス２ ００３と２００６に接続されると、Ｐ　ＳＥＬ信号を肯定したままに維持する。 別の方法として、診断プロセッサを一方ではバス１０４（Ｐ）と１１０（Ｐ）に 、他方ではバス２００３と２００６に接続して、Ｐ　ＳＥＬ信号を診断プロセッ サとバス２００４と２００７間に結合するように制御することが可能である。 アドレス・トークン／データ制御部分２０００は、バス１０４（Ｃ，）経由でそ こに接続された各所の子診断ネットワーク・ノード１００との間で信号を受け渡 しする。図１３Ａ〜図１３Ｇに示す実施例では、診断ネットワーク・ノード１０ ０は各々が別々のバス１０４（ＣＩ）を経由して“Ｉ”個の子ノードに接続する ことが可能である。同様に、テスト・データ制御部分２００１は各々が別々のバ ス（ＣＩ）を経由してバス１１０（ＣＩ）を介してそこに接続された”ｌ”個の 子診断ネットワーク・ノード１００との間で信号を受け渡しする。 図１３Ａに示すように、アドレス・トークン／データ制御部分２０００はフラグ １０６（Ｃ□）を含んでいる。各フラグ１０６（Ｃ，）はＥＮ（ｉ）イネーブル 信号を制御し、この信号は診断ネットワーク・ノード１００がバス１０４（Ｃ， ）と１１０（Ｃ，）を経由してタンデムで転送するのを制御する。具体的には、 フラグ１０６（Ｃ，）は、セットされると、アドレス・トークン／データ制御部 分２０００をイネーブルして対応するバス１０４（ＣＩ）を経由して信号を受け 渡しする。さらに、フラグ１０６（Ｃｉ）は、セットされると、対応するＥＮ（ ｉ）イネーブル信号の肯定をイネーブルし、この信号はテスト・データ制御部分 ２００１をイネーブルして関連バス１１０（ＣＩ）を経由して信号を受け渡しす る。 先に進む前に、バス２００２と２００４を経由して送信される各種信号について 説明する。バス２００２は６個の信号を伝達するラインからなり、そのうちの５ ライン、つまり、ライン２０１０〜２０１４はアドレス・トークン／データ制御 部分２０００によって受信される。バス２００２に含まれる６番目のライン２０ １５はアドレス・トークン／データ制御部分２０００によって生成された信号を 、診断ネットワーク１６を定義しているツリーを上昇して親ノードまたはマルチ プクサ／デマルチプレクサ２００３に接続された診断プロセッサに伝達するため のもので、どちらに伝達されるかは、Ｐ　ＳＥＬ信号の状態によって決まる。ア ドレス・トークン／データ制御部分２０００と子診断ネットワーク・ノード間を 接続するバス１０４（ＣＩ）はその間で同種の信号を伝達するためのラインから 構成されている。 具体的には、バス２００２はＡＣＬＫ　（Ｐ）親からのアドレリ、このクロック は診断ネットワーク・ノード１００がクロック信号として使用して、他の信号伝 達バス２００４に関連するアドレス・トークン／データ制御部分２０００の動作 の同期をとる。さらに、ライン２０１１はＡＭＳ　（Ｐ）親からのアドレス・モ ード選択信号を伝達し、この信号はアドレス・トークン／データ制御回路２００ ０内の制御回路を制御する。ノードはＡＣＬＫ　（Ｐ）信号とＡＭＳ　（Ｐ）信 号をその子のすべてに送信する。 ライン２０１３はＡＴＩ　（Ｐ）親からのアドレス・トークン・イン信号を伝達 し、ライン２０１４はＡＤＩ　（Ｐ）親からのアドレス・データ・イン信号を伝 達し、両信号は一緒に働いて診断ネットワーク・ノード１００内のフラグ１０６ （Ｃ，）を順次に条件づけていく。アドレス・トークン／データ制御部分２００ ０のフラグ１０６（Ｃ，）の条件付けはトークンによって制御され、トークンは アドレス・トークン／データ制御部分２０００内のシフト・レジスタ（図１３Ｂ −１を参照して説明する）を通してシフトされる。シフト・レジスタは複数ステ ージからなり、各ステージは診断ネットワーク・ノード１００内のフラグ１０６ （Ｃ，）の１つに対応している。トークンが特定のフラグ（Ｃ，りに関連するシ フト・レジスタのあるステージにあるとき、ＡＤＩ　（Ｐ）信号が肯定されると 、フラグはＡＣＬＫ　（Ｐ）アドレス・クロック信号の次の刻時のときセットさ れる。他方、ＡＤＩ　（Ｐ）信号が否定されると、フラグ１０６（Ｃ，）はクリ アされる。 ＡＭＳ　（Ｐ）アドレス・モード選択信号の条件はＡＣＬＫ　（Ｐ）信号の刻時 と共に、シフト・レジスタを通るトークンのシフトを制御する。トークンが診断 ネットワーク・ノード１００のシジト・レジスタを通ってシフトされると、シフ ト・アウトしてセットされたフラグ１０６（Ｃ，）に関連するバス１０４（Ｃ， ）を経由してそこに接続されたノードに送信される。ノードはＡＤＩ　（Ｐ）信 号をその子のすべてにも送信する。従って、理解されるように、トークンを受信 する子ノードの各々におけるフラグ１０６（ＣＩ）の条件付けは並列に制御され 、それぞれの子ノードにおけるフラグ１０６（ＣＩ）の条件は、ＡＣＬＫアドレ ス・クロック信号の次の刻時を受けてＡＤＩ　（Ｐ）信号の条件によって並列に 制御される。 さらに、フラグ１０６（ＣＩ）が条件づけられると、フラグの状態を取り出すこ とができる。この取出しはＡＭＳ　（Ｐ）信号の制御の下でイネーブルされ、そ の状態はライン２０１５を経由するＡＤＯ（Ｐ）親へのアドレス・データ・アウ ト信号によって表される。ノード１００のアドレス・トークン／データ制御回路 ２０００がフラグ１０６（ＣＩ）に関連するその子ノードの１つ以上からＡＤＯ （Ｃ、）アドレス・データ・アウト信号を受信すると、アドレス・トークン／デ ータ制御回路２０００はバス２００４のライン２０１２に現れたＥＡＤＯ（Ｐ） 親からの期待アドレス・データ・アウト信号の制御の下でその信号を結合する。 　ＡＤＯ（ＣＩ）信号が肯定されると期待されると、ＥＡＤＯ（Ｐ）信号はアド レス・トークン／データ制御回路２０００をイネーブルしてこれらの信号の論理 積（論理ＡＮＤ）をとる。その場合に、セットされたフラグ１０６（Ｃｉ）に関 連する子ノードからのＡＤＯ（Ｃｉ　）信号がすべて肯定されると、ＡＤＯ（Ｐ ）親へのアドレス・データ・アウト信号が肯定されるが、ＡＤＯ（Ｃｉ　）信号 の１つが否定されると、ＡＤＯ（Ｐ）信号が否定される。他方、子ノードからの ＡＤＯ（Ｃｌ）信号が否定されることが期待されると、ＥＡＤＯ（Ｐ）信号はア ドレス・トークン／データ制御回路２０００をイネーブルして、これらの信号の 論理和（論理ＯＲ）をとる、その場合には、セットされたフラグ１０６（Ｃ，） に関連する子ノードからのＡＤＯ（Ｃｉ）信号がすべて否定されると、ＡＤＯ（ Ｐ）親へのアドレス・データ・アウト信号が否定されるが、ＡＤＯ（Ｃ、）信号 の１つが肯定されると、ＡＤＯ（Ｐ）信号も肯定される。 バス２００７は５つの信号を伝達するラインから構成され、そのうちの４ライン 、つまり、ライン２０２０〜２０２３はテスト・データ制御部分２００１によっ て受信される。 バス２００７の５番目のライン２０２４はテスト・データ制御部分２００７によ って生成された信号を診断ネットワーク１６を定義しているツリーを上昇して親 ノードに、あるいはマルチプレクサ／デマルチプレクサ２００５に接続された診 断プロセッサに伝達するためのものである。どちらに伝達されるかは、Ｐ　ＳＥ Ｌ信号の条件によって決まる。アドレス・トークン／データ制御部分２０００と 子診断ネットワーク・ノード間を接続するバス１０４（ＣＬ）はその間を同種の 信号を伝達するためのラインからなっている。 上述したように、本発明の実施例における診断ネットワーク１６内のり、−フ・ ノードと各ボッド間のインタフェースはＩＥＥＥ標準１１４９．１　（以下ｒ　 ＪＴＡＧ規格Ｊと呼ぶことにする）に記述されているＪＴＡＧ　（”Ｊｏｆｎｔ 　Ｔｅ５ｔＡｃｔｉｏｎ　Ｇｒｏｕｐ−）インタフェースと同じである。　ＪＴ ＡＧインタフェースは４つの信号から構成され、そのうちＴＣＫテスト・クロッ ク信号、　７ＭＳテスト・モード信号、　ＴＤＩテスト・データ・イン信号はす べてリーフ・ノード１００からボッドに与えられ、ＴＤＯテスト・データ・アウ ト信号はボッドからリーフ・ノード１００に与えられる。これらの信号の用法は 前記のＪＴＡＧ規格書に定義されている。一般的に、ＴＣＫ信号はクロック信号 として働き、７ＭＳテスト・モード選択信号はテスト制御信号として働き、ＴＤ Ｉ信号はテスト・データを定義している。　ＴＤＯ信号はテスト結果を定義して いる。 以上を背景にして、各ノード１００のテスト・データ制御部分２００１はバス２ ００７のライン２０２０．２０２１右よび２０２２にそれぞれ現れたＴＣＬＫ　 （Ｐ）親からのテスト・クロック信号、ＴＭＳ（Ｐ）親からのテスト・モード選 択信号およびＴＤＩ　（Ｐ）親からのテスト・データ・イン信号を受信する。テ スト・データ制御部分２００１は肯定されたＥＮ（ｉ）イネーブル信号に関連す るバス１１０（ＣＩ）のそれぞれのライン上にこれらの信号を結合する。上述し たように、肯定されたＥＮ（ｉ）信号はセットされたフラグ１０６（ＣＩ）に対 応じている。従って、信号はそれぞれの親ノードからそれぞれの子ノードに渡さ れ、セットされたフラグ１０６（ＣＩ）によって定義されたツリーを下って選択 されたボッドに渡される。 さらに、バス２００７は、ＥＴＤＯ（Ｐ）親からの期待テスト・データ・アウト 信号を伝達するためのライン２０２３を含んでいる。テスト・データ制御部分２ ００１は、ライン２０２０〜２０２２上のＴＤＩ　（Ｐ）信号とその他の信号と 一緒にこの信号を子ノードに結合する。バス２００７はＴＤＯ（Ｐ）親へのテス ト・データ・アウト信号を伝達するためのライン２０２４を含んでおり、その有 用性については以下で説明する。 診断ネットワーク１６内のリーフ・ノード１００はＴＣＬＫ（Ｃ，）、　ＴＭＳ （Ｃ，）およびＴＤＩ（Ｃ，）信号を、前記ＪＴＡＧ規格に規定されているよう に、ＴＣＫ、ＴＭＳおよびＴＤＩ　信号としてそれぞれのボッドに送信する。こ れを受けて、ボッドはＴＤＯテスト・データ・アウト信号を出力する。これも前 記ＪＴＡＧ規格に規定されている。　ＴＤＯ信号はボッドのパ、？ｔｔｏ（ｃ、 ）のＴＤＯ（Ｃｉ　）信号としてテスト・データ制御部分２００１によって受信 される。リーフ・ノード１００のテスト・データ制御部分２００１は肯定された ＥＮ（ｉ）イネーブル信号に関連するボッドすべてからＴＤＯ（ＣＩ）信号を受 信し、ＥＴＤＯ（Ｐ）親からの期待テスト・データ・アウト信号によって要求さ れたようにこれらの信号を結合する。 テスト・データ制御部分２００１は、アドレス・トークン／データ制御部分２０ ００がセットされたフラグ１０６（ＣＩ）　！：関連ｔ６ＡＤＯ（Ｃ，）信号に 関連しｒ　ＥＡＤＯ（Ｐ）期待アドレス・データ・アウト信号を使用するのと同 じように、肯定されたＥＮ（ｉ）信号に関連するＴＤＯ（Ｃ＋　）信号に関連し てＥＴＤＯ（Ｐ）信号を使用する。テスト・データ制御回路２００１がそこに接 続されボッドまたは子ノードのうち、肯定されたＥＮ（ｉ）信号に関連するもの の１つ以上からＡＤＯ（Ｃ、）アドレス・データ・アウト信号を受信すると、テ スト・データ制御部分２００１はＴＤＯ（Ｃｒ　）信号が肯定されると期待され ると、ＥＴＤＯ（Ｐ）信号はテスト・データ制御回路２００１をイネーブルして 信号の論理積（論理ＡＮＤ）をとる、その場合、肯定されたＥＮ（ｉ）信号に関 連する子ノードからのＴＤＯ（Ｃ、）信号がすべて肯定されると、ＴＤＯ（Ｐ） 親へのテスト・データ・アウト信号が肯定されるが、ＴＤＯ（ＣＩ）信号の１つ が否定されると、ＴＤＯ（Ｐ）信号が否定される。他方、子ノードからのＴＤＯ （Ｃ，）信号が否定されると期待されると、ＥＴＤＯ（Ｐ）信号はテスト・デー タ制御回路２００１をイネーブルしてこれらの信号の論理和（論理ＯＲ）をとる ようにする、その場合には、肯定されたＥＮ（ｉ）信号に関連する子ノードから のＴＤＯ（Ｃ，）信号がすべて否定されると、ＴＤＯ（Ｐ）親へのテスト・デー タ・アウト信号が否定されるが、ＴＤＯ（Ｃ、）信号の１つが肯定されると、Ｔ ＤＯ（Ｐ）信号も肯定される。 ２、アドレス・トークン／データ制御部分２０００以下、図１３Ｂ−１および図 １３Ｂ−２を参照してアドレス・トークン／データ制御部分２０００について説 明する０図１３Ｂ−１に示すように、アドレス・トークン／データ制御部分２０ ００はフラグ・レジスタ１０６とトークン・レジスタ２０３０を備えている。フ ラグ・レジスタ１０６は１組のフリップフロップから構成され、各々はフラグ１ ０６（ＣＩ）の１つに対応している。図１３８−１に示すアドレス・トークン／ データ制御部分２０００は、符号１０６（Ｃｏ）　〜１０６（Ｃ，、）で示した “ｍ“個のフラグ１０６（Ｃ，）を含んでいる。各フラグ１０６（Ｃ，）は対応 するＥＮ（ｉ）イネーブル信号を生成する。 トークン・レジスタ２０３０は同数のステージ２０３０（１）〜２０３０（ｍ− １）　（全体を符号２０３０（ｉ）で示している）からなり、これらのステージ は同数のマルチプレクサ２０３２　（ｉ）に接続されて、シフト・レジスタを構 成している。各トークン・レジスタ・ステージ２０３０（ｉ）はフラグ・レジス タ１０６内の対応するフラグ１０６（Ｃｉ）の入力端子に送られる信号のソース を制御するマルチプレクサ２０３１（ｉ）を制御する。具体的には、マルチプレ クサ２０３１　（ｉ）はライン２０１４からＡＤＩ　（Ｐ）アドレス・データ・ イン信号を受信する一方のデータ入力端子と、それぞれのフラグ１０６（ＣＩ） から出力されたＥＮ（ｉ）イネーブル信号を受信する他方のデータ入力端子をも っている。対応するトークン・レジスタ・ステージ２０３０（ｉ）がＴＲ（ｉ） 　トークン・レジスタ信号を肯定すると、マルチプレクサ２０３１　（ｉ）はＡ ＤＩ　（Ｐ）信号をフラグ１０６（Ｃｉ）のデータ入力端子に結合する。フラグ １０６（ＣＩ）はＡＣＬＫ　（Ｐ）親からのアドレス・クロック信号の次の刻時 のときＡＤＩ　（Ｐ）信号をラッチする。他方、トークン・レジスタ・ステージ ２０３０（ｉ）の対応するステージがＴＲ（ｉ）　トークン・レジスタ信号を肯 定しないときは、マルチプレクサ２０３１（ｉ）はフラグ１０６（ＣＩ）から出 力されたＥＮ（ｉ）イネーブル信号をフラグのデータ入力端子に結合し、ＡＣＬ Ｋ　（Ｐ）信号の次の刻時のときその信号をラッチする。従って、対応するフラ グ１０６（ＣＩ）の状態が同じままであるかどうか、あるいはそれがＡＣＬＫ（ Ｐ）信号の次の刻時のときＡＤＩ　（Ｐ）信号によって制御されるかどうかは、 それぞれのＴＲ（ｉ）信号の条件によって判断される。 マルチプレクサ２０３２　（ｉ）は制御回路２０３３からの５）ｆｌＦＴ　ＴＯ ＫＥＮ信号によって制御される。　５ＨＩＦＴ　ＴＯＫＥＮ信号はセットされた トークン・レジスタ・ステージ２０３０（ｉ）によって表され、その結果がＴＲ （ｉ）信号となるトークンをイネーブルして、ＡＣＬＫ信号の連続する刻時を受 けて最初のトークン・レジスタ・ステージ２０３０（０）から最後のステージ２ ０３０　（ｍ−１）にシフトさせる。最初のトークン・レジスタ・ステージ２０ ３０（０）によるトークンの受信は、制御回路２０３３が５ＨＩＦＴ　ＴＯＫＥ Ｎ信号を肯定したとき、ＡＴＩ　（Ｐ）　１１かうのアドレス・トークン・イン 信号によって表される。ＡＴＩ　（Ｐ）信号はトークン・レジスタ２０３０の最 初のステージ２０３０（０）に接続されたマルチプレクサ２０３２（０）の一方 のデータ入力端子に結合される。マルチプレクサ２０３２　（０）の他方のデー タ入力端子はステージ２０３０（０）から出力されたＴＲ（０）　トークン・レ ジスタ信号を受信するように接続されている。 制御回路２０３３が５ＨＩＦＴ　ＴＯＫＥＮ信号を肯定すると、マルチプレクサ ２０３２　（０）はＡＴＩ　（Ｐ）信号をトークン・レジスタ・ステージ２０３ ０（０）の入力端子に結合し、ＡＣＬＫ　（０）信号の次の刻時のときこの信号 をラッチする。　ＡＴＩ（Ｐ）信号が否定されると、ステージ２０３０　（０） はクリアされ、ステージをイネーブルしてＴＲ（０）信号を否定する。他方、Ａ ＴＩ　（Ｐ）信号が肯定さねて、親診断ネットワーク・ノードまたは診断プロセ ッサがそのノード１００ヘト−クンを送信していることを示していると、ステー ジ２０３０　（０）がセットされ、ステージをイネーブルしてＴＲ（０）信号を 肯定する。 一連のマルチプレクサ２０３２　（ｉ）は５ＨＩＦＴ　ＴＯＫＥＮ信号によって 一斉に制御される。従って、トークン・レジスタ・ステージ２０３０　（ｉ）が セットされて、ステージ２０３０（ｉ）がトークンをもっていることを示してい る場合に、制御回路２０３３が５ｔ（ＩＦＴ　ＴＯＫＥＮ信号を肯定すると、マ ルチプレクサ２０３０（ｉｌｌ）がイネーブルされ、ＴＲ（ｉ）信号をそれぞれ のトークン・レジスタ・ステージ２０３０（ｉｌｌ）の入力に結合し、そこで信 号はＡＣＬＫ　（Ｐ）信号の次の刻時のときラッチされる。トークン・レジスタ ・ステージ２０３０（ｉ）がセットされて、そのＴＲ（ｉ）信号を肯定すると、 ステージ２０３０（ｉｌｌ）がセットされてそのＴＲ（ｉｌｌ）信号を肯定する 。同様に、トークン・レジスタ・ステージ２０３０（ｉ）がクリアされて、その 丁Ｒ（ｉ）信号を否定すると、ステージ２０３０（ｉｌｌ）がクリアされる。従 って、制御回路２０３３が５ＨＩＦＴ　ＴＯＫＥＮ信号を肯定している間、トー クン・レジスタ・ステージ２０３０（ｉ）とマルチプレクサ２０３２（ｉ）はＡ ＣＬＫ　（Ｐ）信号の連続する刻時を受けてトークンをシフトする。 他方、制御回路２０３３が５ＨＩＦＴ　ＴＯにＥＮ信号を否定すると、各マルチ プレクサ２０３２（ｉ）がイネーブルされて他方のデータ入力端子に現れた信号 、つまり、それぞれのトークン・レジスタ・ステージ２０３０（ｉ）から出力さ れたＴＲ（ｉ）信号をステージの入力端子に結合する。ステージ２０３０（ｉ） はＡＣＬＫ　（Ｐ）信号の次の刻時のときその信号をラッチするや従って、否定 された５ＨＩＦＴ　ＴＯＫＥＮ信号はトークン・レジスタ・ステージ２０３０（ ｉ、）をイネーブルしてそれぞれの状態を維持する。 １・−クン・レジスタ２０３０内の最後のトークン・レジスタ・ステージ２０２ ０２Ｏ２０（からのＴＲ（ｍ−１）出力信号はマルチプレクサ２０３７の一方の データ入力端子に結合される。マルチプレクサ２０３７はゲート・ドライバ２０ ４０２Ｏ４０（〜２０４０（０）　［全体を符号２０４０　（ｉ）で示している 】を経由するＴＲ（ｍ−１）信号を、ＥＮ（Ｌ）信号が肯定されている子診断ネ ットワーク・ノードに結合することを制御する。各ゲート・ドライバ２０４０（ ｉ）はＡＴＩ（Ｃ＋）子へのアドレス・トークン・イン信号を出力し、この信号 はそれぞれの子ノードがそのライン２０１４に現れたＡＴＩ　（Ｐ）親からのア ドレス・トークン・イン信号として受信する。従って、トークンが診断ネットワ ーク・ノード１００内の一連のトークン・レジスタ・ステージ２０３０（ｉ）を 通過したあと、ＥＮ（ｉ）信号が肯定されている子ノードにトークンを渡すこと ができる。 制御回路２０３３はアドレス・トークン／データ制御回路２０００におけるいく つかの動作も制御する。具体的には、制御回路はＲＥＡＤ　ＦＲＳＴ読取りフラ グ・レジスタ状態信号を生成し、この信号はマルチプレクサ２０３４を制御する 。マルチプレクサ２０３４の出力端子はライン２０１５に接続され、ＡＤＯ（Ｐ ）親へのアドレス・データ・アウト信号を出力する。マルチプレクサ２０３４の 一方のデータ入力端子は全体を符号２０３５（ｉ）で示した一連のマルチブレサ によって与えられる。具体的には、各マルチプレクサ２０３５（ｉ）はフラグ・ レジスタ１０６内の関連フラグ１０６（Ｃ＋）からのＥＮ（ｉ）信号を一方のデ ータ入力端子から受信し、次のマルチプレクサ２０３５（ｉｌｌ）からの信号を 他方のデータ入力端子から受信する。最後のマルチプレクサ２０３５（！ｌ−１ ）の他方のデータ入力端子はアドレス・データ結合回路２０３６によって与えら れ、この回路は、上述するように、対応するＥＮ（ｉ）信号が肯定されている子 ノードからＡＤＯ（Ｃ、）信号を受信し、ライン２０１２からのＥＡＤＯ（Ｐ） 期待アドレス・データ・アウト信号によって選択された論理演算に従ってその信 号を結合する。 トークン・レジスタ２０３０からのＴＲ（Ｌ）　’Ｎ号が肯定されると、対応す るマルチプレクサ２０３５（ｉ）がイネーブルされて、関連フラグ１０６（Ｃ＋ ）の条件を表しているＥＮ（ｉ）信号をシ、リーズの中の次のマルチプレクサ２ ０３５（ｉ−１）のデータ入力端子に結合する。　ＴＲ（０）信号が肯定される と、マルチプレクサ２０３５　（０）はＥＮ（０）信号をマルチプレクサ２０３ ４のデータ入力端子に結合する。他方、ＴＲ（ｉ）信号が否定されると、対応す るマルチプレクサ２０３５　（Ｌ）がイネーブルされて、次のマルチプレクサ２ ０３５（ｉｌｌ）からの信号をシリーズの中の次のマルチプレクサ２０３５（ｉ −１）の他方のデータ入力端子に結合する。 従って、トークン・レジスタ２０３０がＴＲ（ｉ）信号を肯定すると、一連のマ ルチプレクサ２０３５（ｉ）はＥＮ（ｉ）イネーブル信号をマルチプレクサ２０ ３４のデータ入力端子に結合する。しかし、ＴＲ（ｉ）信号のどれもが診断レジ スタ・ノード１００で肯定されないと、一連のマルチプレクサ２０３５　（ｉ） はアドレス・データ結合回路２０３６からの信号をマルチプレクサ２０３４の同 じデータ入力端子に結合する。どちらの場合も、ＲＥＡＤ　ＦＲＳＴ読取りフラ グ・レジスタ状態信号が肯定されると、マルチプレクサ２０３４はその信号なＡ ＤＯ（Ｐ）信号としてライン２０１５上に結合する。マルチプレクサ２０３４の 他方のデータ入力端子はアドレス・データ結合回路２０３６の出力端子に直接に 接続される。従って、ＲＥＡＤ　ＦＲＳＴ傷信号否定されると、マルチプレクサ ２０３４はアドレス・データ結合回路２０３６からの出力信号をＡＤＯ（Ｐ）信 号としてライン２０１５上に結合する。 アドレス・データ結合回路２０３６はＥＮ（ｉ）イネーブル信号が肯定されてい るそれぞれの子診断ネットワーク・ノードからＡＤＯ（Ｃ、）信号を受信し、ラ イン２０１２からのＥＡＤＯ（Ｐ）期待アドレス・データ・アウト信号で指定さ れた論理機能に従ってこれらの信号を結合し、その結果をマルチプレクサ２０３ ５（ａ＋−１）の一方の入力端子に出力する。アドレス・データ結合回路はＥＡ ＤＯ（Ｐ）信号によって制御されるマルチプレクサ２０４３と共に、２つのセク ション、つまり％ＡＮＤセクション２ｏ４１とＯＲセクション２０４２を備えて いる。　ＥＡＤＯ（Ｐ）信号が否定されると、マルチプレクサ２０４３はＯＲセ クション２ｏ４２からのＥＸＰ　ＡＤ　ＮＥＧ期待否定出力信号をマルチプレク サ２０３５（１−１）に結合する。この信号はマルチプレクサ２０３５（ｉ）と ２０３４を経由しテマルチブレクサ２０３５（ａ＋−１）に送信される。　ＯＲ セクション２０４２がＥＸＰ　ＡＤ　ＮＥＧ信号を否定すると、ＥＮ（ｉ）信号 が肯定されているノードからのＡＤＯ（Ｃ、）信号はすべて否定される。従って 、ＡＤＯ（Ｃ＋　）信号の条件はＥＡＤＯ（Ｐ）信号の否定された条件に一致し ている。 しかし、ＥＮ（ｉ）信号が肯定されているノードからのＡＤＯ（ＣＩ　）信号の １つが肯定されると、ＯＲセクション２０４２はＥＸＰ　ＡＤ　ＮＥＧ期待否定 信号を肯定する。肯定された信号はマルチプレクサ２０３５（ｍ−１）に、マル チプレクサ２０３５（ｉ）と２０３４を経由してＡＤＯ（Ｐ）信号として結合さ れる。その場合、ＡＤＯ（Ｃ、）信号の少な（とも１つの条件はＥＡＤＯ（Ｐ） の否定された条件と異なり、エラーを示している。 他方、ＥＡＤＯ（Ｐ）信号が肯定されると、マルチプレクサ２０４３はＡＮＤセ クシ町’／　２０４１から（７）ＥＸＰ　ＡＤ　ＡＳＴ期待肯定出力信号をマル チプレクサ２０３５（ｍ−１）に結合し、この信号はマルチプレクサ２０３５（ ｉ）と２０３４を経由してＡＤＯ（Ｐ）信号として送信される。　ＡＮＤセクシ ョン２０４２がＥＸＰ　ＡＤ　ＡＳＴ信号誉肯定すると、ＥＮ（ｉ）信号が肯定 されているノードからのＡＤＯ（Ｃ，）信号はすべてが肯定される。従って、こ れらのＡＤＯ（ＣＩ）信号の条件はＥＡＤＯ（Ｐ）信号の肯定された条件と一致 している。 しかし、ＥＮ（Ｌ）信号が肯定されているノードからのＡＤＯ（Ｃ、）信号の１ つが肯定されると、ＡＮＤセクシ式ン２０４１はＥＸＰ　ＡＤ　ＡＳＴ期待肯定 肯定上否定する。否定された信号はマルチプレクサ２０３５　（−一１）にマル チプレクサ２０３５（ｉ）と２０３４を経由してＡＤＯ（Ｐ）信号として結合さ れる。その場合、ＡＤＯ（Ｃ、）信号の少な（とも１つの条件はＥＡＤＯ（Ｐ） 信号の肯定された条件と異なり、エラーを示している。 アドレス・データ結合回路２０３６のＡＮＤセクション２０４１はＡＮＤゲート ２０４３を含んでおり、このゲートは全体を符号２０４５　（ｉ）で示した一連 のＯＲゲートから入力信号を受信する。各ＯＲゲート２０４５　（ｉ）は子診断 ネットワーク・ノードからのＡＤＯ（Ｃ、）アドレス・データ・アウト信号を一 方の入力端子から受信する。他方の入力端子からは、ＯＲゲート２０４５（ｉ） は全体を符号２０４６　（ｉ）で示したインバータによって生成されたＥＮ（ｉ ）信号の補数を受信する。従って、ＥＮ（ｉ）信号が肯定されないと、インバー タ２０４６　（ｉ）はＯＲゲート２０４５　（ｉ）を付勢してＡＮＤゲー）−２ ０４４の対応する入力端子をイネーブルする。 他方、ＥＮ（ｉ）信号が肯定されると、インバータ２０４６　（ｉ）はそれぞれ のＯＲゲー）　２０４５（ｉ）のその入力端子をディスエーブルする。従って、 ＯＲゲート２０４５　（ｉ）の条件はＡＤＯ（Ｃ、）信号の条件によって制御さ れる。　ＡＤＯ（ＣＩ）信号が肯定されると、関連のＯＲゲート２０４５（ｉ） が付勢され、ＡＮＤゲート２０４４のそれぞれの入力端子を付勢する。しかし、 ＡＤＯ（Ｃ、）信号が否定されると、関連のＯＲゲート２０４５（ｉ）は減勢さ れ、ＡＮＤゲート２０４４をディスエーブルする。従って、ＥＮ（ｉ）信号が肯 定されている子診断ネットワーク・ノードからのＡＤＯ（Ｃ、）信号のすべてが 肯定されると、ＥＸＰ　ＡＤ　ＡＳＴ期待肯定肯定上肯定される。しかし、ＥＮ （ｉ）信号が肯定されている子診断ネットワーク・ノードからのＡＤＯ（Ｃ、） 信号の１つが否定されると、ＡＮＤゲート２０４４はディスエーブルされて、Ｅ ＸＰ　ＡＤ　ＡＳＴ期待肯定肯定上否定される。 アドレス・データ結合回路２０３６のＯＲセクション２０４２はＯＲゲート２０ ５０を含んでおり、このゲートは全体な符号２０５１　（Ｕで示した一連のＡＮ Ｄゲートから入力信号を受信する。各ＡＮＤゲート２０５１（ｉ）は、子診断ネ ットワーク・ノードからのＡＤＯ（Ｃ１）アドレス・データ・アウト信号を一方 の入力端子から受信する。他方の入力端子からは、ＡＮＤ’ゲート２０５１（ｉ ）はフラグ・レジスタ１０６のフラグ１０６（Ｃ，）からＥＮ（ｉ）信号を受信 する。 従って、ＥＮ（ｉ）信号が肯定されると、ＡＮＤゲート２０５１　（ｉ）の対応 する入力端子がイネーブルされる。他方、ＥＮ（ｉ）信号が否定されると、ＡＮ Ｄゲー）　２０５１　（ｉ）がディスエーブルされる。 従って、肯定されたＥＮ（ｉ）信号によってイネーブルされたＡＮＤゲート２０ ５１（ｉ）の条件はＡＤＯ（Ｃ、）信号の条件によって制御される。ＡＤＯ（Ｃ 、）信号が否定されると、関連のＡＮＤゲート２０５１　（ｉ）が減勢されて、 ＯＲゲート２０５０のそれぞれの入力端子をディスエーブルする。 ＥＮ（ｉ）信号が肯定されているＡＤＯ（Ｃ、）信号がすべて否定されると、Ｏ Ｒゲート２０５０が減勢され、ＥＸＰ　ＡＤ　ＮＥＧ期待否定信号を否定する。 しかし、ＥＮ（ｉ）信号が肯定されているＡＤＯ（Ｃ、）信号が否定されると、 関連のＡＮＤゲート２０５１　（ｉ）が付勢され、ＯＲゲート２０５０を付勢し 、ＥＸＰ　ＡＤ　ＮＥＧ信号を肯定する。従って、ＥＮ（ｉ）信号が肯定されて いる子診断ネットワーク・ノードからのＡＤＯ（ＣＩ）信号がすべて否定される と、ＥＸＰ　ＡＤ　ＮＥＧ期待否定信号が否定される。しかし、ＥＮ（ｉ）信号 が肯定されている子診断ネットワーク・ノードからのＡＤＯ（ＣＩ）信号の１つ が肯定されると、ＯＲゲート２０５０が付勢され、ＥＸＰ　ＡＤ　ＮＥＧ期待否 定信号が肯定される。 上述したように、マルチプレクサ２０３７はトークン・レジスタ・ステージ２０ ２０（＋＊−１）からのＴＲ（ｍ−１）信号をゲート・ドライバ２０４０　（ｉ ）の各々の入力端子に結合することを制御し、肯定されたＥＮ（ｔ）信号はそれ ぞれのゲート・ドライバ２０４０　（ｉ）をイネーブルし、ＴＲ（ｍ−１）信号 をそれぞれの子診断ネットワーク・ノードに結合する。　ＴＲ（ｍ−１）はマル チプレクサ２０３７の一方のデータ入力端子に結合される。マルチプレクサの他 方のデータ入力端子はライン２０１４に接続されて、ＡＴＩ（Ｐ）信号を受信す る。マルチプレクサ２０３７は制御回路２ｏ３３からのＲＥＡＤ　ＦＲＳＴ読取 りフラグ・レジスタ状態信号によって制御される。　ＲＥＡＤ　ＦＲＳＴ傷信号 肯定されると、マルチプレクサ２０３７はＴＲ（ｍ−１）信号をゲート・ドライ バ２０４０　（ｉ）の入力端子に結合し、ＲＥＡＤ　ＦＲＳＴ傷信号否定される と、マルチプレクサ２０３７はＡＴＩ　（Ｐ）信号をそこに結合する。 診断ネットワーク・ノード１００はその千ノードのすべてに送信するいくつかの ドライバ２０５２〜２０５５ヲ備えている。具体的には、ドライバ２０５２〜２ ０５５はライン２０１０からのＡＣＬＫ　（Ｐ）信号、ライン２０１１からのＡ ＭＳ　（Ｐ）信号、ライン２０１２から（７）　ＥＡＤＯ（Ｐ）信号およびライ ’、ｔ　２０１４からのＡＤＩ　（Ｐ）信号をそれぞれその子ノードのすべてに ＡＣＬに（Ｃ，）、　ＡＭＳ（Ｃ，）、　ＥＡＤＯ（ＣＩ）およびＡＤＩ　（Ｃ Ｉ　）　信号として送信する。診断ネットワーク・ノード１００は、これらの信 号を、ＥＮ（ｉ）イネーブル信号によるゲートまたは制御を受けることな（、そ の子ノードのすべてにブロードキャストする。 制御回路２０３３は図１３Ｂ−１に示す回路の動作を制御するための追加の信号 をいくつか出力する。ＲＥＳＥＴＴＯＫＥＮ　ＲＥＧ信号はトークン・レジスタ ２０３０のトークン・レジスタ・ステージ２０３０（ｉ）のすべてなイネーブル して所定の状態にクリアまたはリセットする。ステージ２０３０（ｉ）がリセッ トされると、ＴＲ（ｉ）　トークン・レジスタ信号のすべてが否定される。さら に、ＲＥＳＥＴ　ＦＬＡＧ　ＲＥＧ信号はフラグ１０６（ＣＩ）のすべてをイネ ーブルして既知の状態に条件づける。−特定実施例では、フラグ１０６（Ｃ，） はセット状態に条件づけられ、他のフラグ１０６（ＣＩ）〜１０６（Ｃ−＋）は クリアされる。 この例では、診断プロセッサは、制御回路２０３３をイネーブルしてＲＥＳＥＴ 　ＦＬＡＧ　ＲＥＧ信号を肯定したあと、診断ネットワーク内の診断ネットワー ク・ノード１００　（ｈ、　ｐ、　ｒ−１）の構成を判断して、各所のノードの それぞれのフラグ１０６（Ｃｉ）の状態を繰り返し取り出すことができる。この 操作では、診断プロセッサ１０１は診断ネットワークを乍るトークンの順序付け を制御することができ、ＡＤＯ（Ｐ）信号が肯定されると、診断プロセッサは、 そのことがらトークン・レジスタ２０３０内のトークンの場所がノード内の最初 のフラグを示していることを判断することができる。トークンがトークン・レジ スタ２０３０を通して順序づけられると、ＡＤＯ（Ｐ）信号が否定される。トー クンはそのあとバス１０４（ＣＩ）に接続された子ノードに送信され、トークン ・レジスタ２０３０内の最初のトークンステージ２０３０（０）で受信されると 、ＡＤＩ　（Ｐ）は再び肯定される。従って、診断プロセッサはＡＤＯ（Ｐ）信 号のある肯定から次の肯定までのシーケンスで必要なステップ数を判断すること によりフラグ・レジスタ１０６内のステージ数を判断することができる。 上述したように、制御回路２０３３は５ＨＩＦＴ　ＴＯＫＥＮ。 ＲＥＡＤ　ＦＲＳＴ、　ＲＥＳＥＴ　ＴＯＫＥＮ　ＲＥＧおよびＲＥＳＥＴ　Ｆ ＬＡＧ　ＲＥＧ信号を生成して、図１３Ｂ−１に図示の他の回路要素を制シンで あり、これはＡＭＳ　（Ｐ）親からのアドレス・モード選択信号とＡＣＬＫ　（ Ｐ）アドレス・クロック信号によって制御される。各状態について、ＡＭＳ　（ Ｐ）信号の状態により、制御回路２０３３のターゲット状態が判断され、ＡＣＬ Ｋ　（Ｐ）の刻時により状態遷移のタイミングが決まる。理解されるように、Ａ ＭＳ　（Ｐ）信号とＡＣＬＫ　（Ｐ）信号はすべての診断ネットワーク・ノード １００（ｈ、ｐ、ｒ−１）との間で並列に送受信されるので、すべてのノード内 の制御回路２０３３は並列に制御され、同時に同じ状態にある。各種状態と状態 の遷移、および各状態において制御回路２０３３によ゛って生成される信号の状 態は、図１３Ｂ−２に示されている。 図１３Ｂ−２に示すように、制御回路は同一ラベルの枠に示すように、最初はリ セット状態にある。この状態では、図１３Ｂ−２の信号条件／状態表に示すよう に、制御回路２０３３はＲＥＳＥＴＴＯＫＥＮ　ＲＥＧ信号およびＲＥＳＥＴＦ ＬＡＧ　ＲＥＧ信号を肯定して、上述したようにトークン・レジスタ２０３０と フラグ・レジスタ１０６をリセットする。診断プロセッサ１０１がＡＭＳ　（Ｐ ）信号を肯定したままに維持している間、制御回路２０３３はリセット状態のま まになっている。 制御回路２０３３がリセット状態にある間に診断プロセッサ１０１がＡＭＳ（Ｐ ）信号を否定すると、制御回路は同一ラベルの枠に示すように「クリア・トーク ン」状態にシーケンスする。上述したように、状態遷移は。 ＡＭＳ　（Ｐ）信号の否定の後のＡＣＬＫ　（Ｐ）信号の次の刻時のとき行われ る。クリア・トークン状態では、制御回路２０３３はＲＥＳＥＴ　ＴＯＫＥＮ　 ＲＥＧ信号を肯定して、トークン・レジスタ２０３０のステージ２０３０（ｉ） をリセットし、他の信号を否定したままに維持する０診断プロセッサがＡＭＳ　 （Ｐ）信号を再び肯定すると、ＡＣＬＫ　（Ｐ）信号の次の刻時のとき、制御回 路２０３３はリセット状態に戻る。他方、ＡＣＬＫ　（Ｐ）信号の次の刻時のと き診断プロセッサがＡＭＳ　（Ｐ）信号を否定したままに維持すると、制御回路 ２０３３はシフト・トークン状態にシーケンスする。制御回路のシフト・トーク ン状態は図１３Ｂ−２に同一名の枠に示されている０診断プロセッサがそのあと ＡＣＬＫ　（Ｐ）信号の連続する刻時のときＡＭＳ　（Ｐ）信号を否定したまま に維持すると、制御回路２０３３はシフト・トークン状態のままになっている。 シフト・トークン状態では、制御回路２０３３は５ＨＩＦＴＴＯＫＥＮ信号とＲ ＥＡＤ　ＦＲＳＴ読取りフラグ・レジスタ状態信号を肯定する。上述したように 、５ＨＩＦＴ　ＴＯＫＥＮ信号が肯定されている間、各マルチプレクサ２０３２ （ｉｌｌ）は、前のトークン・レジスタ・ステージ２０３０（ｉ）からのＴＲ（ ｉ）信号を、ＡＣＬＫ　（Ｐ）信号の連続する刻時のときそのステージ２０３０ 　（ｉｌｌ）にラッチさせるために結合する。従って、トークン・レジスタ・ス テージ２０３０（ｉ）がトークンをもっていることを示す状態にあるか、あるい はステージ２０３０（０）が親ノードまたは診断プロセッサ１０１からトークン を受け取ると、５ＨＩＦＴ　ＴＯＫＥＮ信号がＡＣＬＫ　（Ｐ）信号の連続する 刻時のとき肯定されている間に、トークンは連続するステージ２０３０　（ｉ） をシフトし、肯定されたＥＮ（０）イネーブル信号に関連するゲート・ドライバ ２０４０（ｉ）をシフト・アウトする。さらに、ＲＥＡＤ　ＦＲＳＴ信号はマル チプレクサ２０３４をイネーブルしてマルチプレクサ・シリーズ２０３５（ｉ） からの信号をＡＤＯ（Ｐ）親へのアドレス・データ・アウト信号として親診断ネ ットワーク・ノードに結合する。 他方、制御回路２０３３がシフト・トークン状態にある間に、診断プロセッサ１ ０１がＡＭＳ　（Ｐ）信号を肯定すると、制御回路２０３３はＡＣＬＫ　（Ｐ） 信号の次の刻時のとき読取りフラグ・レジスタ状態にシーケンスする。読取りフ ラグ・レジスタ状態では、制御回路はＲＥＡＤ　ＦＲＳＴ読取りフラグ・レジス タ状態信号だけを肯定し、この信号は上述したよ）にマルチプレクサ２０３４を イネーブルしてマルチプレクサ２０３５（ｉ）からの信号をＡＤＯ（Ｐ）親への アドレス・データ・アウト信号として親診断ネットワーク・ノードに結合する０ 診断プロセッサ１０１がＡＭＳ　（Ｐ）信号を肯定状態に維持すると、制御回路 ２０３３はＡＣＬＫ　（Ｐ）信号の次の刻時のときクリア・トークン状態に戻る 。他方、制御回路２０３３が読取りフラグ・レジスタ状態にある間に診断プロセ ッサ１０１がＡＭＳ　（Ｐ）信号を否定すると、制御回路２０３３はシフト・ト ークン状態に戻る。 ３、テスト・データ制御部分２００１ 以下、図１３Ｃを参照してテスト・データ制御部分２００１について説明する０ 図１３Ｇに示すように、テスト・データ制御部分は３つのセクションからなって いる。最初のセクションは親診断ネットワーク・ノードまたは診断プロセッサ１ ０１から受信したいくつかの信号を、そこに接続された各所の子診断ノードに直 接に送信する。特に、テスト・データ制御部分２０旧はライン２０２２に現れた ＴＤＩ　（Ｐ）親からのテスト・データ・イン信号を受信し、その信号を子診断 ネットワーク・ノードのすべてに並列に送信し、ドライバ２０６０（０）〜２０ ６０（ｍ−１）　（全体を符号２０６０（ｉ）で示している）を経由して、それ ぞれのバス１１０（Ｃ，）に接続された子ノードのすべてに送信する。さらに、 テスト・データ制御部分２００１はライン２０２３に現れたＥＴＤＯ（Ｐ）期待 テスト・データ・アウト信号を受信し、その信号を子診断ネットワーク・ノード のすべてに並列に送信し、ドライバ２０６１　（０）〜２０６１（ｍ−１）　（ 全体を符号２０６１　（ｉ）で示している）を経由して、それぞれのバス１１０ （Ｃ＋）に接続された子ノードのすべてに送信する。 第２のセクションは、親診断ネットワーク・ノードまたは診断プロセッサ１０１ から受信したその他の信号をゲートして、ＥＮ（ｉ）イネーブル信号が肯定され ている子ノードに送信する。具体的には、テスト・データ制御部分２００１はラ インｚｏｚｏからＴＣＬＫ　（Ｐ）親からのテスト・クロック信号を受信し、そ の信号を肯定されたＥＮ（ｉ）信号に関連するゲート・ドライバ２０６２（０） 〜２０６２　（ｍ−１）　（全体を符号２０６２　（ｉ）で示している）を経由 して送信する。同様に、テスト・データ制御部分２００２はライン２０２０から ＴＭＳ（Ｐ）親からのテスト・モード選択信号を受信し、その信号を肯定された ＥＮ（ｉ）信号に関連するゲート・ドライバ２０６３　（０）　〜２０６３　（ ｍ−１）　（全体を符号２０６３　（ｉ）で示している）を経由して送信する。 最後に、テスト・データ制御部分はテスト・データ結合回路２０６４を含んでお り、この回路は対応するＥＮ（ｉ）信号が肯定されている子ノードからＴＤＯ（ Ｃ、）信号を受信し、ライン２０２３からのＥＴＤＯ（Ｐ）期待テスト・データ ・アウト信号で指定された論理機能に従ってそれらの信号を結合する。テスト・ データ結合回路２０６４の構造と動作は、上述したアドレス・データ結合回路２ ０３６のそれとほぼ同じである。 テスト・データ結合回路２０６４は、ＥＮ（ｉ）イネーブル信号が肯定されてい るそれぞれの子診断ネットワーク・ノードからＴＤＯ（Ｃｉ）信号を受信し、ラ イン２０２３からのＥＴＤＯ（Ｐ）期待テスト・データ・アウト信号によって指 定された論理関数に従ってそれらの信号を結合し、その結果をマルチプレクサ２ ０３５（ａ−１）の一方のデータ入力端子に出力する。テスト・データ結合回路 は、ＡＮＤセクション２０７１とＯＲセクション２０７２を含む２つの一般セク ションを、ＥＴＤＯ（Ｐ）信号によって制御されるマルチプレクサ２０７３とと もに、含んでいる。 ＥＴＤＯ（Ｐ）信号が否定されると、マルチプレクサ２０７３はＯＲセクション ２０７２からのＥＸＰ　ＴＤ　ＮＥＧ期待否定出力信号をＣＯＭＢ　ＴＤ　ＯＵ Ｔ結合テスト・データ出力信号としてマルチプレクサ２０８２の一方の入力端子 に結合する。　ＯＲセクション２０７２がＥＸＰ　ＴＤ　ＮＥＧ信号を否定する と、ＥＮ（ｉ）信号が肯定されでいるノードからのＴＤＯ（Ｃｌ）信号はすべて のが否定される。従って、ＴＤＯ（Ｃ、）信号の条件はＥＴＤＯ（Ｐ）信号の否 定された条件と一致している。 しかし、ＥＮ（ｉ）信号が肯定されているＴＤＯ（Ｃ、）信号の１つが肯定され ると、ＯＲセクション２０７２はＥＸＰＴＤ　ＮＥＧ期待否定信号を肯定する。 肯定された信号はマルチプレクサ２０３５（＋ａ〜１）に、マルチプレクサ２０ ３５（ｉ）と２０３４を経由し、てＴＤＯ（Ｐ）信号として結合される。 その場合、ＴＤＯ（Ｃ、）信号の少なくとも１つの条件はＥＴＤＯ（Ｐ）信号の 否定された条件と異なっており、エラーを示している。 他方、ＥＴＤＯ（Ｐ）信号が肯定されると、マルチブレク４ｊ　２０７３ハＡＮ Ｄ　セ’７　シＥ！　：／　２０７１から（７）ＥＸＰ　ＴＤ　ＡＳＴ期待肯定 出力信号をマルチプレクサ２０３５（ｍ−１）に結合し、この信号はマルチプレ クサ２０３５　（ｉ）と２０３４を経由してＴＤＯ（Ｐ）信号として送信される 。ＡＮＤセクション２０７２がＥＸＰ　Ｔｌ）　ＡＳＴ信号を肯定していると、 ＥＮ（ｉ）信号が肯定されているＴＤＯ（Ｃ、）信号はすべてが肯定される。従 って、ＴＤＯ（Ｃｉ　）信号の条件はＥＴＤＯ（Ｐ）信号の肯定された条件と一 致している。 しかし、ＥＮ（ｉ）信号が肯定されているノードからのＴＤＯ（Ｃ、）信号の１ つが否定されると、ＡＮＤセクション２０７１はＥＸＰ　ＴＤ　ＡＳＴ期待肯定 信号を否定する。否定された信号はマルチプレクサ２０３５（ｍ−１）にマルチ プレクサ２０３５（ｉ）と２０３４を経由してＴＤＯ（Ｐ）信号として結合され る。その場合、ＴＤＯ（Ｃ＋　）信号の少なくとも１つの条件はＥＴＤＯ（Ｐ） 信号の肯定された条件と興なっており、エラーを示している。 テスト、データ結合回路２０６４のＡＮＤセクション２０７１はＡＮＤゲート２ ０７３を含んでおり、このゲートは全体を符号２０７５　（ｉ）で示した一連の ＯＲゲートから入力信号を受信する。各ＯＲゲート２０７５　（ｉ）は子診断ネ ットワーク・ノードからのＴＤＯ（Ｃ、）テスト・データ・アウト信号を一方の 入力端子から受信する。他方の入力端子からは、ＯＲゲート２０７５（ｉ）は、 全体を符号２０７６（ｉ）で示したインバータによって生成されたＥＮ（ｉ）信 号の補数を受信する。従って、ＥＮ（ｉ）信号が肯定されないと、インバータ２ ０７６（ｉ）はＯＲゲート２０７５（ｉ）を付勢してＡＮＤゲー！−２０７４の 対応する入力端子をイネーブルする。 他方、ＥＮ（ｉ）信号が肯定されると、インバータ２０７６　（ｉ）はそれぞれ のＯＲゲート２０７５（ｉ）のその入力端子をディスエーブルする。従って、Ｏ Ｒゲート２０７５（ｉ）の条件はＴＤＯ（Ｃｒ　）信号の条件によって制御され る。ＴＤＯ（Ｃ＋　）信号が肯定されると、関連のＯＲゲート２０７５（ｆ）が 付勢されＡＮＤゲート２０７４のそれぞれの入力端子を付勢する。シかじ、ＴＤ Ｏ（Ｃ、）信号が否定されると、関連のＯＲゲート２０７５（ｉ）が減勢されＡ ＮＤゲート２０７４をディスエーブルする。従って、ＥＮ（ｉ）信号が肯定され ている子診断ネットワーク・ノードからのＴＤＯ（Ｃ、）信号がすべて肯定され ると、ＥＸＰ　ＴＤ　ＡＳＴ期待肯定信号が肯定される。しかし、ＥＮ（ｉ）信 号が肯定されている子診断ネットワーク・ノードからのＴＤＯ（ＣＩ　１信号の １つが否定されると、ＡＮＤゲート２０７４はディスエーブルされ、　ＥＸＰ　 ＴＤ　ＡＳＴ期待肯定信号が否定される。 テスト・データ制御回路２０６４のＯＲセクション２０７２はＯＲゲー）−２０ ８０を含んでおり、このゲートは、全体を符号２０８１（ｉ）で示した一連のＡ ＮＤゲートから入力信号を受信する。各ＡＮＤゲート２０８１　（ｉ）は子診断 ネットワーク・ノードからのＴＤＯ（Ｃ、）テスト・データ・アウト信号を一方 の入力端子から受信する。他方の入力端子からは、ＡＮＤゲートｚｏｇｔ（ｉ） はフラグ・レジスタ１０６のフラグ１０６（Ｃ，）からＥＮ（ｆ）信号を受信す る。従って、ＥＮ（ｉ）信号が肯定されると、ＡＮＤゲート２０８１　（ｉ）の 対応する入力端子がイネーブルされる。他方、ＥＮ（ｉ）信号が否定されると、 ＡＮＤゲート２０８１（ｉ）がディスエーブルされる。 従って、肯定されたＥＮ（ｉ）信号によってイネーブルされたＡＮＤゲート２０ ８１　（ｉ）の状態は、ＴＤＯ（ＣＩ）信号の条件によって制御される。　ＴＤ Ｏ（ＣＩ）信号が否定されると、関連のＡＮＤゲート２０８１　（ｉ）が減勢さ れＯＲゲート２０８０のそれぞれの入力端子をディスエーブルする。 ＥＮ（ｉ）信号が肯定されているＴＤＯ（Ｃ、）信号すべてが否定されると、Ｏ Ｒゲート２０８０は減勢されＥＸＰ　ＴＤ　ＮＥＧ期待否定信号を否定する。し かし、ＥＮ（ｉ）信号が肯定されているＴＤＯ（Ｃ、）信号が否定されると、関 連のＡＮＤゲート２０８１（ｉ）が付勢され、ＯＲゲート２０８０を付勢し、Ｅ ＸＰＴＤ　ＮＥＧ信号を肯定する。従って、ＥＮ（ｉ）信号が肯定されている子 診断ネットワーク・ノードからのＴＤＯ（ＣＩ）信号がすべて否定されると、Ｅ ＸＰ　ＴＤ　ＮＥＧ期待否定信号が否定される。しかし、ＥＮ（ｉ）信号が肯定 されている子診断ネットワーク・ノードからのＴＤＯ（Ｃ、）信号の１つが肯定 されると、ＯＲゲート２０８０が付勢され、ＥＸＰＴＤ　ＮＥＧ期待否定信号が 肯定される。 マルチプレクサ２０８２はライン２０２４上にＴＤＯ（Ｐ）テスト・データ・ア ウト信号として結合された信号のソースを判断する。ＡＮＤゲート２０８３は、 インバータ２０８４　（０）〜２０８４（＠−１）　［全体を符号２０８４　（ ｉ）で示しているＪで生成されたＥＮ（ｉ）信号の補数によって制御され、フラ グ１０６（Ｃ，）がＥＮ（ｉ）イネーブル信号のどれも肯定していないと、Ｎ０ ＮＥ　ＥＮイネーブル無し信号を肯定する。　Ｎ０ＮＥ　ＥＮ’信号が否定され て、ＥＮ（ｉ）イネーブル信号が少なくとも１つの肯定されたことを示している と、マルチプレクサ２０８２はＣＯＭＢ　ＴＤ　ＯＵＴ信号をＴＤＯ（Ｐ）テス ト・データ・アウト信号としてライン２０２４上に結合する。他方、Ｎ０ＮＥ　 ＥＮ信号が肯定されると、マルチプレクサ２０８２はライン２０２２から受信し たＴＤＩ　（Ｐ）信号をＴＤＯ（Ｐ）信号としてライン２０２４上に結合する。 上述したように、テスト・データ結合部分２０６４、特に％ＡＮＤセクション２ ０７１とＯＲセクション２０７２はマルチプレクサ２０７３と共に、アドレス・ トークン／データ制開部分２０００のアドレス・データ結合部分２０３６と同じ である。さらに、明らかなように、アドレス・データ結合部分２０３６とテスト ・データ結合部分２０６４は異なる時点で使用される。つまり、アドレス・デー タ結合部分２０３６はフラグ１０６（Ｃ＋）が条件づけられている間に使用され 、テスト・データ結合部分はその後で使用される。従って、本発明の実施例では 、両方の要素に同じ回路が使用されている。 以上、本発明の特定の実施例に限定して説明してきたが、種々態様に変更および 改良することが可能であり、その場合でも、本発明の利点の一部または全部が達 成できることはもちろんである。従って、請求の範囲の目的は、本発明の精神と 範囲内においてかかる変更および改良をすべて包含することにある。 息さゼコーγ゛イビ−：主−２Ｙ、ダＡ７°・　１１）−一〜−〇−η・ＦＩＧ 、６Ｃ ＦＩＧ、　７ 想孤ギ徹 ＦＩＧ、　８ ＦＩＧ、　９Ｂ−３ ＦＩＧ、　９Ｂ−６ ＲＧ、９Ｂ−７ ＦＩＧ、　９Ｂ−９ ＦＩＧ、９Ｃ−１ ＦＩＧ、９Ｃ−２ ＦＩＧ、　９Ｃ−４ ＦＩＧ、９Ｃ−５ ＦＩＧ、　９Ｇ−７ ＦＩＧ、１０Ａ−２ 日ＦＡＤＩＮＴＲ８ＥＧ ９１０（２１９１（Ｍ４１　ＱＷ（’）　”Ｉ　Ｆｆ　Ｑ　１ｒ＋１ＦＩＧ、　 １１　Ｂ−３Ａ ＦＩＧ、１０Ｆ ＦＩＧ、１０Ｇ ＦＩＧ、　ＩＩＢ−１ Ｎｌ：ＷｒＨＦｃＫｓＵＭ ＦＩＧ、１１Ｂ−２Ｂ ＦＩＧ、　１１　Ｂ−３ ＦＩＧ、１１Ｃ−４ ＦＬＩＣＫＤＯＷＮＣＴＲＬ ＦＩＧ、１２Ｂ−１Ｂ ＦＩＧ、１２Ｂ−ＩＣ ＦＩＧ、１２Ｂ−ＩＤ メー１５３１ ＦＩＧ、１２Ｂ−ＩＦ ＦＩＧ、　１２Ｂ−ＩＧ 戸ＩＧ　１２日−３ 国際調査報告 １隙ｌ−一−ａｅ＋ｅｔｍ−りＰＣＴ／１Ｊｓ９１１０７３１１’１国際調査報 告 ＵＳ　９１０７３８３ Ｓ＾　５３４４４ Ｓ＾　５３４４４ フロントページの続き （７２）発明者　ガンムキ、マエシュ　エフ９アメリカ合衆国　０１４６０　マ サチューセッツ州　リトルトン、レーク　ワーレン　ドライブ　３３ （７２）発明者　ヒル、ジェフリー　ブイ。 アメリカ合衆国　０２１４８　マサチューセッツ州　マルデン、メイン　ストリ ート １０６０　アパート１７ （７２）発明者　ヒリス、ダブリュ、ダニエルアメリカ合衆国　０２１４６　マ サチューセッツ州　プルツクライン、セント　ボウルストリート　１３５ （７２）発明者　クスツモール、プラトレイ　シー。 アメリカ合衆国　０２１５４　マサチューセッツ州　ウォルサム、フローレンス 　ロード（７２）発明者　レイザーソン、チャールズ　イー。 アメリカ合衆国　０１８９０　マサチューセッツ州　ウィンチェスタ−、ウィン フレストドライブ　５ （７２）発明者　ウェルズ、デイヴイッド　ニス。 アメリカ合衆国　０１７４０　マサチューセッツ州　ポルトン、ペア　ヒル　ロ ード　３９（７２）発明者　ウォン、モニカ　シー。 アメリカ合衆国　０２１３８　マサチューセッツ州　ケンブリッジ、クッシング 　ストリート１３９　ナンバー　１ （７２）発明者　ヤン、シャウーウェン。 アメリカ合衆国　０２１５４　マサチューセッツ州　ウォルサム、エメライン　 アヴエニュ４５ （７２）発明者　ザック、ロバート　シー。 アメリカ合衆国　０２１７８　マサチューセッツ州　ベルモント、シカモア　ス トリート

Claims (1)

1. 【特許請求の範囲】 １．（Ａ）各々がコマンドに関連してデータ処理操作と通信操作を実行する複数 の処理要素を備え、該処理要素は診断操作要求を受けると、それに応えて診断操 作を実行し、該要求に応じて診断結果を出力し、（Ｂ）前記処理要素に対してコ マンドを生成する少なくとも１つのコマンド・プロセッサを備え、該コマンド・ プロセッサは診断操作要求を受けると、それに応えて診断操作を実行し、該要求 に応じて診断結果を出力し、 （Ｃ）診断要求を生成する少なくとも１つの診断プロセッサを備え、 （Ｄ）通信ネットワークを備え、該通信ネットワークは （ｉ）データ通信操作時にデータの転送を可能にするために前記処理要素に接続 されたデータ・ルータと、 （ｉｉ）コマンドを前記コマンド・プロセッサから該処理要素へ転送するために 該処理要素および該コマンド・プロセッサに接続された制御ネットワークと、 （ｉｉｉ）診断要求を該診断プロセッサから該処理要素と該コマンド・プロセッ サに転送するために、診断結果を該処理要素および該コマンド・プロセッサから 該診断プロセッサに転送するために・該処理要素、該コマンド・プロセッサおよ び該診断プロセッサに接続された診断ネットワークとを備えたことを特徴とする ディジタル・コンピュータ。 ２．（Ａ）各々がコマンドに関連してデータ処理操作を実行する複数の処理要素 を備え、該処理要素は、各々がアドレスを収めているアドレス部分を含み、その アドレスによって指定された別の処理要素に転送するためのデータ転送メッセー ジを生成し、受信し、さらに制御ネットワーク・メッセージを生成し、受信し、 （Ｂ）前記処理要素によって処理するためのコマンドを収めている制御ネットワ ーク・メッセージを生成する少なくとも１つのスカラ・プロセッサを備え、（Ｃ ）下位のリーフ・レベルから上位のルート・レベルまでの一連のレベルでツリー ・パターンに相互接続された複数の制御ネットワーク・ノードで構成された制御 ネットワークを備え、リーフ・レベルの制御ネットワーク・ノードは前記処理ノ ードおよび前記スカラ・プロセッサに接続されており、 （ｉ）ルート・レベルよりの下位の前記制御ネットワーク・ノードはコマンドを 含む制御ネットワーク・メッセージをスカラ・プロセッサまたは下位レベルの制 御ネットワーク・ノードから受信すると、上位の制御ネットワーク・ノードへ送 信するための制御ネットワーク・メッセージを生成し、 （ｉｉ）ルート制御ネットワーク・ノードは、コマンドを含む制御ネットワーク ・メッセージを下位の制御ネットワーク・ノードから受信すると、および下位レ ベルの制御ネットワーク・ノードは、コマンドを含む制御ネットワーク・メッセ ージを上位の制御ネットワーク・ノードから受信すると、下位レベルの制御ネッ トワーク・ノードおよび処理要素へ送信するためのコマンドを含む制御ネットワ ーク・メッセージを生成し、 （Ｄ）下位のリーフ・レベルから上位のルート・レベルまでの一連のレベルでツ リー・パターンに相互接続された同数のルータ・ノードで構成された通信ルータ を備え、リーフ・レベルのルータ・ノードは前記処理要素に接続され、これらの ノードはそれぞれのアドレス部分の中のアドレスによって判断された通りに、別 のノードにまたはそこに接続された処理要素にデータ転送メッセージを転送し、 結合することを特徴とするディジタル・コンピューター。 ３．（Ａ）各々がコマンドに関連してデータ処理操作を実行する複数の処理要素 を備え、各処理要素は、各々がアドレスを収めているアドレス部分を含み、その アドレスによって指定された別の処理要素へ転送するためのデータ転送メッセー ジを生成し、受信し、さらに、制御ネットワーク・メッセージを生成し、受信し 、 （Ｂ）下位のリーフ・レベルから上位のルート・レベルまでの一連のレベルでツ リー・パターンに相互接続された複数のルータ・ノード群からなる通信ルータを 備え、リーフ・レベルの各ノード群は処理要素に接続された１つのルータ・ノー ドをもち、リーフ・レベルよりも上位のレベルの各ノード群は複数のルータ・ノ ードを含んでおり、ルート・レベルより下位のルータ・ノードは次に上位のレベ ルの複数のルータ・ノードに接続されており、これによってファット・ツリー構 造を形成し、各ノードはそれぞれのアドレス部分の中のアドレスによって判断さ れた通りに別のノードにまたはそこに接続された処理要素にデータ転送メッセー ジを受信して結合し、 （Ｃ）下位のリーフ・レベルから上位の物理ルート・レベルまでの一連のレベル でツリー・パターンに相互接続された同数の制御ネットワーク・ノード群からな る制御ネットワークを備え、上位のルート・レベルより下位の各制御ネットワー ク・ノード群は処理要素または下位レベルの制御ネットワーク・ノード群から制 御ネットワーク・メッセージを受信し、そのメッセージを受けて上位の制御ネッ トワーク・ノード群に送信するための制御ネットワーク・メッセージを生成し、 さらに、上位の制御ネットワーク・ノード群から制御ネットワーク・メッセージ を受信し、そのメッセージを受けて下位レベルの制御ネットワーク・ノード群に 送信するための制御ネットワーク・メッセージを生成し、ルート・レベルの制御 ネットワーク・ノード群は下位レベルの制御ネットワーク・ノード群から受信し た制御ネットワーク・メッセージを受けて、そのノード群に送信するための制御 ネットワーク・メッセージを送信することを特徴とするディジタル・コンピュー タ。 ４．（Ａ）メッセージを生成する複数のメッセージ生成要素を備え、各メッセー ジはレベル識別子の値を収めているレベル識別部分と宛先経路識別子の値を収め ている宛先識別部分とを含んでいるアドレス部分をもっており、 （Ｂ）リーフ・レベルからルート・レベルまでの一連のレベルでツリー・パター ンに相互接続された複数のルータ・ノードからなるルーチング・ネットワークを 備え、ルート・レベルより下位の各ルータ・ノードは上位のレベルの親ノードに 接続され、リーフ・レベルより上位の各ノードは下位のレベルの子ノードに接続 され、前記ノードの少なくとも一部は複数の子ノードに接続され、これによって ツリー・パターンを定義し、リーフ・レベルのノードはメッセージ生成要素との 間でメッセージを送受信し、各ノードは、レベル識別子の値がノードのそれより も高いレベルを指定していると、メッセージをその親ノードに送信し、そうでな い場合は、前記宛先識別子の値で指定された特定の子ノードに前記メッセージを 送信することを特徴とするディジタル・コンピュータ。 ５．前記メッセージ生成要素の各々は、それがルーチング・ネットワークと接続 されている相対位置を指定しているメッセージ生成要素の識別子（ＩＤ）で識別 され、各メッセージ生成要素は前記識別子の値と前記宛先経路の値を生成するア ドレス・ジェネレータを含んでおり、該メッセージ生成要素は、 （Ａ）メッセージが生成されると、それを受けて、メッセージを受信するメッセ ージ生成要素のメッセージ生成要素識別子に対応する絶対アドレス値を生成する 絶対アドレス・ジェネレータと、 （Ｂ）絶対アドレス・ジェネレータによって生成された絶対アドレス値とメッセ ージを生成するメッセージ生成要素のメッセージ生成要素識別子を受けてレベル 識別子の値を生成する高さ値生成部分と、（Ｃ）高さ値生成部分によって生成さ れたレベル性季別子の値と前記絶対アドレス・ジェネレータによって生成された 前記絶対アドレスを受けて前記アドレス部分を生成するアドレス結合部分とを備 えていることを特徴とする請求の範囲第４項に記載のコンピュータ。 ６．前記高さ値生成部分は、 （Ａ）絶対アドレス・ジェネレータによって生成された絶対アドレス値とメッセ ージを生成するメッセージ生成用のメッセージ生成要素の識別子を受けて相対ア ドレスを生成する相対アドレス生成部分を備え、相対アドレスはメッセージを生 成するメッセージ生成要素からメッセージを受信するメッセージ生成要素までの ルーチング・ネットワークを経由する変位（ディスプレースメント）を示してお り、 （Ｂ）相対アドレス生成部分によって生成された相対アドレスを受けて高さ値を 生成する高さ識別部分を備えていることを特徴とする請求の範囲第５項に記載の コンピュータ。 ７．前記絶対アドレス値とメッセージ生成要素識別子は共に、ピット列からなる ワードによって表され、前記相対アドレス生成部分は該絶対アドレス値とメッセ ージ生成要素識別子に対してピット単位の演算を実行して該相対アドレスを生成 することを特徴とする請求の範囲第６項に記載のコンピュータ。 ８．前記高さ値識別部分は、 （Ａ）前記相対アドレス生成部分によって生成された相対アドレスを受けて、各 々がルーチング・ネットワーク内の特定レベルに関連づけられた一連の高さ信号 を生成するポテンシャル高さ識別回路を備え、該ポテンシャル高さ識別回路は該 高さ信号のうち相対アドレスによって判断された信号を選択して肯定し、（Ｂ） ポテンシャル高さ識別回路からの高さ信号を受けて、複数の高さ識別子の値の１ つを選択的に生成するデコーダを備え、該複数の高さ識別子の値の各々はルーチ ング・ネットワーク内の特定レベルに関連づけられており、生成された高さ識別 子の値は関連高さ信号が肯定された最上位レベルに関連づけられていることを特 徴とする請求の範囲第６項に記載のコンピュータ。 ９．前記デコーダによって生成される高さ識別子の値はバイナリ・コード信号に よって定義されていることを特徴とする請求の範囲第８項に記載のコンピュータ 。 １０．前記絶対アドレス値は所定のビット数からなるバイナリ・コード絶対アド レス信号によって定義され、前記下方経路生成部分は前記下方経路識別子の値を 該絶対アドレス信号を構成するビットのうちの選択した下位ピット範囲を構成す るバイナリ・コード信号として生成することを特徴とする請求の範囲第８項に記 載のコンピユータ。 １１．前記アドレス・ジェネレータは上位部分が前記レベル識別子の値からなり 、下位部分が前記宛先経路識別子の値からなるアドレス・ワードを生成し、（Ａ ）前記高さ値生成部分はさらに、前記相対アドレス生成部分によって生成された 相対アドレスを受けると、前記レベル識別子の値を収めるための前記アドレス・ ワードの部分を識別するレベル部分識別子を生成する高さロケーション選択回路 を含んでおり、（Ｂ）前記アドレス結合部分は、 （ｉ）前記レベル部分識別子によって識別された前記アドレス・ワードの部分の 中の前記レベル識別子の値と、 （ｉｉ）該レベル識別子の値が占める部分より下位の該アドレス・ワードの下位 部分に前記絶対アドレス・ジェネレータによって生成された絶対アドレスの選択 した下位部分とを結合することによって、該アドレス・ワードを設定することを 特徴とする請求の範囲第８項に記載のコンピュータ。 １２．前記アドレス・ジェネレータによって生成される前記アドレス・ワードは 各々が前記ルータ・ネットワークの少なくとも１レベルに関連づけられた所定の いて一連のアドレス・ワード・セクションからなり、 （Ａ）前記高さ値生成部分は前記相対アドレスを受けて、レベル識別子の値によ って識別されたレベルに関連する前記クループの１つを識別して、識別されたグ ループに関連するセクション識別子（ＩＤ）を生成し、（Ｂ）前記アドレス結合 部分は各々が前記アドレス・ワード・セクションの１つに関連づけられている複 数の結合回路から構成され、前記高さ値生成部分によって生成されたセクション 識別子信号を受けて、レベル識別子値または前記絶対アドレスの下位部分のどち らかを選択してアドレス・ワードとして結合することを特徴とする請求の範囲第 １１項に記載のコンピュータ。 １３．（Ａ）前記高さ値生成部分は、 （ｉ）前記相対アドレス生成部分によって生成された前記相対アドレスを受けて 、各々がルーチング・ネットワーク内の特定セクションに関連づけられた一連の セクション・イネーブリング信号を受信するレベル・グループ識別回路と、 （ｉｉ）前記セクション・イネーブリンク信号を受信して、最上位レベルのグル ープに関連する肯定されたセクション・イネープリング信号に対応する１つのセ クション識別信号を肯定するグループ・デコーダとを含んでおり、（Ｂ）前記ア ドレス結合部分は各々が前記アドレス・ワード・セクションに関連づけられた複 数の結合回路を備え、アドレス・ワード・セクションに関連するセクション識別 信号を受けて、レベル識別子値または前記絶対アドレス部分の選択部分を関連ア ドレス・ワード・セクションとして結合することを特徴とすする請求の範囲第１ ２項に記載のコンピュータ。 １４．各ノードは、 （Ａ）各々が親ノードまたは該ノードに接続された子ノードにメッセージを送信 するための複数の出力回路を備え、 （Ｂ）各々が親ノードまたはそこに接続された子ノードからメッセージを受信し 、レベル識別子値と宛先経路識別子値を受けて主力回路識別子（ＩＤ）を生成す る複数の入力回路を備え、入力回路は、レベル識別子値がノードのそれよりも上 位のレベルを示している場合には、親ノードにメッセージを送信する出力回路を 識別し、そうでない場合には、前記宛先識別子値で指定された特定の子ノードに メッセージを送信する出力回路を識別する出力回路識別子を生成し、 （Ｃ）入力回路によって識別された出力回路識別子を受けて、該入力回路からの メセージを該出力回路に選択的に結合するスイッチを備えたことを特徴とする請 求の範囲第４項に記載のコンピュータ。 １５．各入力回路は、 （Ａ）メッセージ情報を一時的に置いておく（バッファリング）ためのメッセー ジ入力バッファと、（Ｂ）引出力回路識別子をバッファリングする出力要求バッ ファと、 （Ｃ）メッセージを受信し、受信した各メッセージを受けて、前記メッセージ入 力バッファにバッファリングするためのメッセージ情報と前記出力要求バッファ にバッファリングするための関連出力回路識別子とを生成する入力メッセージ制 御回路と、 （Ｄ）前記出力要求バッファから各出力回路識別子を取り出し、それを前記スイ ッチに結合し、該メッセージ入力バッファからの関連のバッファされたメッセー ジを該スイッチに選択的に結合するスイッチ入力制御回路とを備えたことを特徴 とする請求の範囲第１４項に記載のコンピュータ。 １６．各メッセージは一連のワードからなり、該ワードの１つは前記アドレス部 分からなり、残りのワードはデータ部分からなり、前記メッセージ入力制御回路 は （Ａ）受信したメッセージのアドレス部分を受けて、該アドレス部分を処理して 、前記出力回路識別子を生成する出力要求識別子処理回路と、 （Ｂ）受信したメッセージを受けて、前記メッセージ情報を生成するメッセージ 処理回路とを含むことを特徴とする請求の範囲第１５項に記載のコンピュータ。 １７．各ノードはルータ高さ識別子を受信し、アドレス部分はレベル識別子を収 めているレベル識別子セクションと、各々が前記ルータ・ネットワークの少なく とも１つのレベルの所定グループに関連づけられた一連の所定アドレス・ワード ・セクションとからなり、各アドレス｝ワード・セクションは関連グループの各 レベルについて子レベルを識別しており、前記出力要求識別子処理回路は、 （Ａ）ルータ高さ識別子と、アドレス部分のレベル識別子セクションからのレベ ル識別子とを比較し、レベル識別子の値がルータ高さ識別子よりも大きければ、 親要求信号を生成する親要求回路と、 （Ｂ）選択されたアドレス・ワード・セクションの内容を受けて、そこに接続さ れた前記子ノードの１つを識別する子要求信号を生成する子要求回路と、（Ｃ） 親要求信号と子要求信号を受けて、前記出力回路識別子を生成する出力回路識別 子生成回路とを備えたことを特徴とする請求の範囲第１６項に記載のコンピュー タ。 １８．前記親要求回路は、 （Ａ）各々が入力回路が子または親からメッセージを受信したかとうかを示す複 数の条件をもつ子入力ポート信号を生成する子入力ポート識別部分と、（Ｂ）ル ータ高さ識別子が受信したメッセージのアドレス部分のレベル識別子セクション からのレベル識別子よりも小であると信号を生成するレベル比較器と、 （Ｃ）子入力ポート識別部分からの子入力ポート信号ととレベル比較器からの信 号を同時に受けると、親要求信号を生成する親要求信号ジェネレータとを備えた ことを特徴とする請求の範囲第１７項に記載のコンピュータ。 １９．前記ルーチング・ネットワークの各ノードは第１の条件をもつ制御信号を 受けると、第１のモードで動作して、受信したメッセージをアドレス部分にした がって、そこに接続されたノードに結合し、各ノードは、別の場合には、第２の 条件をもつ前記制御信号を受けると、第２のモードで動作して、受信したメッセ ージをそこに接続されたノードの所定のノードに結合し、該ノードの所定のノー ドは最寄りのメッセージ生成要素にメッセージを転送することを容易にするよう に選択されて、ルーチング・ネットワークからメッセージを空にすることを高速 化し、前記親要求信号ジェネレータはさらに前記第２の条件をもつ信号を受ける と、親要求信号を生成することが禁止されることを特徴とする請求の範囲第１８ 項に記載のコンピュータ。 ２０．各アドレス・ワード・セクションは、各々が前記ルーチング・ネットワー クのレベルの子識別子を識別している一連の下方経路識別子を含んでおり、前記 子要求回路は、該下方経路識別子の１つを選択して、選択した下方経路識別子を 前記子要求信号として結合する下方経路識別子セレクタを含んでいることを特徴 とする請求の範囲第１７項に記載のコンピュータ。 ２１．前記ルーチング・ネットワークの各ノードは第１の条件をもつ制御信号を 受けると第１のモードで動作して、受信したメッセージをアドレス部分に従って そこに接続されたノードに結合し、各ノードはその他の場合には、第２の条件を もつ該制御信号を受けると第２のモードで動作して、受信したメッセージをそこ に接続された子フードの所定のノードに結合し、該ノードの所定のノードは最寄 りのメッセージ生成要素にメッセージを転送することを容易にするように選択さ れて、ルーチング・ネットワークからメッセージを空にすることを高速化し、各 入力回路の子要求回路は （Ａ）所定の子識別子を生成する所定の子識別子生成回路と、 （Ｂ）前記下方経路識別子セレクタに接続されて、前記第１の条件または第２の 条件をもつ前記制御信号を受けると、選択した下方経路識別子または前記所定の 子識別子を前記子要求信号として結合するセレクタ回路とを含むことを特徴とす る請求の範囲第２０項に記載のコンピュータ。 ２２．前記出力要求識別子処理回路はさらに、出力要求バッファ・イネープリン グ信号を生成して、出力要求バファが出力回路識別子をバッファリングすること を可能にするバッファ制御回路を含むことを特徴とする請求の範囲第１７項に記 載のコンピュータ。 ２３．各メッセージは、前記アドレス部分の後に続いてさらにメッセージ・デー タ部分を含み、前記メッセージ処理回路は、 （Ａ）前記ルーチング・ネットワーク内の該ノードのレベルを識別するルータ高 さ識別子を受けて前記アドレス・ワードを処理して、処理したアドレス・ワード 情報を生成するアドレス・ワード・プロセッサと、（Ｂ）前記メッセージを処理 して、受信したメッセージを区切るメッセージ区切り情報を生成し、処理したア ドレス・ワード情報、データ部分および前記区切り情報を前記メッセージ情報と して結合するメッセージ情報プロセッサとを含むことを特徴とする請求の範囲第 １６項に記載のコンピュータ。 ２４．各ノードに前記ルーチング・ネットワークのレベルを識別した関連のルー タ高さ識別子をもち、前記アドレス・ワード・プロセッサは、 （Ａ）ルータ高さ識別子が受信したメッセージのアドレス部分のレベル識別子セ クションからのレベル識別子に一致していると、レベル比較信号を生成するレベ ル比較器と、 （Ｂ）デクリメントしたルータ高さ識別子を生成するルータ高さ識別子セレクタ と、 （Ｃ）前記レベル比較信号を受けると、ルータ高さ識別子またはデクリメントし たルータ高さ識別子のどちらかを選択して、処理したアドレス・ワードとしてメ ッセージ・バッファに結合する高さ識別子セレクタとを含むことを特徴とする請 求の範囲第２３項に記載のコンピュータ。 ２５．前記アドレス・ワードは各々が前記ルータ・ネットワークの少なくとも１ レベルの所定のシリーズと関連づけられていて、該シリーズを通る一連の下方識 別子経路を定義している一連のアドレス・ワード・セクションから構成され、前 記アドレス・ワード・プロセッサはさらに、 （Ａ）アドレス・ワード・セクションを前記処理したアドレス・ワードとして前 記メッセージ入力バッファに選択的に結合するアドレス・ワード・セクション結 合回路と、 （Ｂ）前記アドレス・ワード・セクション結合回路を選択的にイネーブルしてア ドレス・ワード・セクションを結合するアドレス・ワード・セクション結合制御 回路とを含んでおり、該アドレス・ワード・セクション結合制御回路は（ｉ）ル ータ高さ識別子がレベル識別子に一致していることを示すレベル比較信号と（ｉ ｉ）アドレス・ワード・セクションに関連するレベルよりも下位のレベルを示し ているルータ高さ識別子を同時に受けると、前記アドレス・ワード・セクション 結合回路がアドレス・ワード・セクションを結合するのを禁止することを特徴と する請求の範囲第２４項に記載のコンピュータ。 ２６．前記メッセージ情報プロセッサは、（Ａ）メッセージの開始を識別するメ ッセージ開始ＩＤを生成するメッセージ区切り回路とメッセージの終了を識別す るメッセージ終了ＩＤを生成するメッセージ終了識別回路を備え、 （Ｃ）前記メッセージ区切り回路からメッセージ開始ＩＤとメッセージ終了ＩＤ を受けると、前記処理したアドレス・ワードと前記データ部分を前記メッセージ 入力バッファに結合することを制御するメッセージ結合制御回路を備えたことを 特徴とする請求の範囲第２３項に記載のコンピュータ。 ２７．各メッセージはメッセージ長さ情報を含み、前記メッセージ区切り回路は 該メッセージ長さ情報を受信して、メッセージ全体が前記メッセージ入力バッフ ァにいつ結合されたかをその長さ情報から判断するメッセージ長カウンタ回路を 含んでいることを特徴とする請求の範囲第２６項に記載のコンピュータ。 ２８．各メッセージはさらに、前記アドレス部分の後に続いて、前記アドレス部 分の長さを示すデータ長値を含んでいるメッセージ・データ部分を含んでおり、 前記レベル識別子と前記データ長セクションは前記アドレス部分を構成し、前記 メッセージ長カウンタは、 （Ａ）メッセージの開始を検出するメッセージ開始検出手段を備え、 （Ｂ）メッセージ開始信号を受けると前記レベル識別子を受信し、前記データ部 分が受信されるとデクリメントするアドレス部分カウンタを備え、該データ部分 カウンタはデータ部分が受信された後データ部分終了信号を生成し、 （Ｃ）長さ値制御信号を受けると前記データ長値を受信し、前記データ部分が受 信きれるとデクリメントするデータ部分カウンタを備え、該データ部分カウンタ はデータ部分が受信された後データ部分終了信号を生成し、 （Ｄ）前記アドレス部分カウンタと前記データ部分カウンタの動作を制御するカ ウンタ制御回路を備え、該カウンタ制御回路は、 （ｉ）アドレス部分終了信号を受けるとデータ部分カウンタをイネーブルして、 前記レベル識別子を受信することを可能にし、 （ｉｉ）アドレス部分終了信号を受けると前記データ部分カウンタをイネーブル して、前記データ長値を受信することを可能にすることを特徴とする請求の範囲 第２７項に記載のコンピュータ。 ２９．各メッセージは、転送エラーの検出を容易にするエラー制御情報を収めて いるエラー制御部分を含んでおり、前記メッセージ情報プロセッサはさらに、エ ラー制御部分を使用して転送エラーが発生したかどうかを判別するためのエラー 制御処理部分を含んでいることを特徴とする請求の範囲第２６項に記載のコンピ ュータ。 ３０．前記エラー制御処理部分は、 （Ａ）エラー制御部分を使用して、受信したメッセージに転送エラーが発生した かどうかを判断するためのエラー制御検査回路と、 （Ｂ）前記メッセージ情報プロセッサによって前記メッセージ入力バッファに結 合された処理アドレス・ワード情報とデータ部分を受けて、更新したエラー制御 情報を生成する更新エラー制御情報生成部分と、（Ｃ）エラー・コードを生成す るエラー・コード生成部分と、 （Ｄ）前記エラー制御回路による判断を受けて、前記更新したエラー制御情報ま たは前記エラー・コードを選択的に前記メッセージ入力バッファに結合するエラ ー・コード選択部分とを含んでいることを特徴とする請求の範囲第２９項に記載 のコンピュータ。 ３１．前記エラー・コード生成部分は前記エラー・コードを前記更新エラー制御 情報生成部分によって生成された更新エラー制御情報の補数として生成すること を特徴とする請求の範囲第３０項に記載のコンピュータ。 ３２．前記メッセージ入力バッファは選択した条件を示す条件信号を生成し、前 記入力メッセージ制御回路はそこに接続された親または子ノードに応答して、メ ッセージの送信を調整するために送信すべきフロー制御信号を生成することを特 徴とする請求の範囲第１５項に記載のコンピュータ。 ３３．リーフ・レベルからルート・レベルまでの一連のレベルでツリー・パター ンに相互接続された複数のルータ・ノードからなるルーチング・ネットワークを 経由して送信すべきメッセージを生成するメッセージ生成要素であり、各ノード は上位レベルの親ノードと下位レベルの子ノードに接続され、該ノードの少なく とも一部は複数の子ノードに接続されることによってツリー・パターンを定義し 、リーフ・レベルのノードはメッセージ生成要素との間でメッセージを送受信す るように接続され、各メッセージはレベル識別子の値を収めているレベル識別子 部分と宛先経路識別子の値を収めている宛先識別子部分を含むアドレス部分をも ち、該メッセージ生成要素はそれがルーチング・ネットワークに接続されている 相対位置を識別しているメッセージ生成要素識別子によって識別されており、該 メッセージ生成要素は前記レベル識別子の値を前記宛先経路識別子の値を生成す るアドレス・ジェネレータを含んでおり、該アドレス・ジエネレータは、（Ａ） メッセージが生成されると、それを受けて、そのメッセージを受信するメッセー ジ生成要素のメッセージ生成要素識別子に対応する絶対アドレス値を生成する絶 対アドレス・ジエネレータと、（Ｂ）絶対アドレス・ジエネレータによって生成 された絶対アドレス値とメッセージを生成するメッセージ生成要素のメッセージ 生成要素識別子を受けてレベル識別子の値を生成する高さ値生成部分と、（Ｃ） 高さ値生成部分によって生成されたレベル識別子値と前記絶対アドレス・ジェネ レータによって生成された前記絶対アドレスを受けて前記アドレス部分を生成す るアドレス結合部分とを含んでいることを特徴とするメッセージ生成要素。 ３４．前記高さ値生成部分は、 （Ａ）絶対アドレス・ジェネレータによって生成された絶対アドレス値とメッセ ージを生成するメッセージ生成部分のメッセージ生成要素識別子を受けて相対ア ドレスを生成する相対アドレス生成部分を備え、相対アドレスは、メッセージを 生成するメッセージ生成要素からそのメッセージを受信するメッセージ生成要素 までのルーチング・ネットワーク上の変位を示しており、 （Ｂ）相対アドレス生成部分によって生成された相対アドレスを受けて高さ値を 生成する高さ識別部分を備えていることを特徴とする請求の範囲第３３項に記載 のメッセージ生成要素。 ３５．前記絶対アドレス値とメッセージ生成要素識別子は共にビット列からなる ワードによって表され、前記相対アドレス生成部分は該絶対アドレス値とメッセ ージ生成要素識別子に対してビット単位の排他的ＯＲ演算を実行して前記相対ア ドレスを生成することを特徴とする請求の範囲第３４項に記載のメッセージ生成 要素。 ３６．前記高さ識別部分は、 （Ａ）前記相対アドレス生成部分によって生成された相対アドレスを受けて、各 々が特定のレベル識別子値と関連づけられた一連の高さ信号を生成するポテンシ ャル高さ識別回路を備え、該ポテンシャル高さ識別回路は相対アドレスによって 判断された前記高さ信号のうちの選択した信号を肯定し、 （Ｂ）ポテンシャル高さ識別回路からの高さ信号を受けて、複数の高さ識別子値 の１つを選択的に生成するデコーダを備え、生成された該複数の高さ識別子値の 各々は関連高さ信号が肯定された最上位レベル識別子の値に関連づけられている ことを特徴とする請求の範囲第３４項に記載のメッセージ生成要素。 ３７．前記デコーダによって生成された高さ識別子値はバイナリ・コード信号に よって定義されていることを特徴とする請求の範囲第３６項に記載のメッセージ 生成要素。 ３８．前記絶対アドレス値は所定数のビットからなるバイナリ・コード全体アド レス信号によって定義され、前記下方経路生成部分は該絶対アドレス信号を構成 するピットのうちの選択した下位ビット範囲からなるバイナリ・コード信号とし て前記下方経路識別子値を生成することを特徴とする請求の範囲第３６項に記載 のメッセージ生成要素。 ３９．前記アドレス・ジェネレータは上位部分が前記レベル識別子の値からなり 、下位部分が前記宛先経路識別子の値からなるアドレス・ワードを生成し、（Ａ ）前記高さ値生成部分はさらに、前記アドレス生成部分によって生成された相対 アドレスを受けて、前記レベル識別子の値を収めるための前記アドレス・ワード の部分を識別するレベル部分識別子を生成する高さロケーション選択回路を含ん でおり、（Ｂ）前記アドレス結合部分は、 （ｉ）前記レベル部分識別子によって識別された前記アドレス・ワードの部分の 中の前記レベル識別子および （ｉｉ）前記レベル識別子の値が占めている部分より下位の前記アドレス・ワー ドの下位部分に前記絶対アドレス・ジェネレータによって生成された絶対アドレ スの選択した下位部分を結合することによって前記アドレス・ワードを設定する ことを特徴とする請求の範囲第３６項に記載のメッセージ生成要素。 ４０．前記アドレス・ジェネレータによって生成された前記アドレス・ワードは 各々が少なくとも１つのレベル識別子値の所定グループに関連づけられた一連の 所定アドレス・ワード・セクションから構成され、（Ａ）前記高さ値生成部分は 前記相対アドレスを受けて、レベル識別子の値に関連する前記グループの１つを 識別し、識別されたクループに関連するセクション識別信号を生成し、 （Ｂ）前記アドレス結合部分は各々が前記アドレス・ワード・セクションに関連 づけられた複数の結合回路から構成され、該結合回路は、前記高さ値生成部分に よって生成されたセクション識別信号を受けると、レベル識別子値または前記絶 対アドレスの下位部分をアドレス・ワードとして結合することを特徴とする請求 の範囲第３９項に記載のメッセージ生成部分。 ７８．ルーチング・ネットワークにより相互に接続された複数のメッセージ生成 ノードから構成され、（Ａ）ルーチング・ネットワークはメッセージを受信する 宛先メッセージ生成要素を識別するアドレス情報に従って前記メッセージ生成要 素間でメッセージを転送し、 （Ｂ）各メッセージ生成ノードは、 （ｉ）各々がアドレス・データ部分を含むメッセージ・データ港もくをを生成す るメッセージ・データ・ジェネレータを備え、各メッセージ・データ項目のアド レス・データ部分は複数のメッセージ生成ノードの１つをメッセージ・データ項 目を受けて生成されたメッセージを受信する宛先メッセージ生成要素として識別 したアドレス・データを収めており、（ｉｉ）インタフェースを備え、該インタ フェースは、 （ａ）各々がオリジナル・アドレス値と変換されたアドレス値を識別した複数の 項目からなるアドレス変換テーブルを含み、 （ｂ）前記メッセージ・データ・ジェネレータからメッセージ・データ項目を受 信すると、それを受けてルーチング・ネットワークに送信するためのメッセージ を生成するメッセージ・ジェネレータを含んでおり、該メッセージ・ジェネレー タはアドレス・データとアドレス変換テーブルの内容に対してアドレス変換操作 を実行するアドレス変換機構を含んでおり、該メッセージ・ジェネレータはメッ セージのアドレス情報を生成することに関連して更新したアドレス・データを使 用し、メッセージ・ジェネレータはそのメッセージを前記ルーチング・ネットワ ークに結合することを特徴とするディジタル・コンピュータ。 ７９．前記アドレス変換機構は、 （Ａ）チャンク・サイズを識別するチャンク・サイズ識別子を備え、該チャンク ・サイズは複数の連続するメッセージ生成ノードを識別しており、（Ｂ）前記チ ャンク・サイズ識別子と前記アドレス・データを受けてアドレス変換テーブル項 目識別子を生成し、アドレス変換テーブル項目を前記アドレス変換テーブルに結 合するウィンドウ抽出回路を備え、アドレス変換テーブルは受信したアドレス変 換テーブル項目識別子と該項目の中のオリジナル・アドレス値を受けて項目を選 択し、該アドレス変換テーブルは選択した項目から変換したアドレス値を出力か ら出力し、（Ｃ）前記チャンク・サイズ識別子、アドレス・データ、および前記 アドレス変換テーブルの出力からの変換したアドレス値をを受けて前記更新した アドレス値を生成するウィンドウ挿入回路を備えたことを特徴とする請求の範囲 第７８項に記載のディジタル・コンピュータ。 ８０．アドレス・データは一連のアドレス桁から構成され、前記ウィンドウ抽出 回路は前記アドレス変換テーブル項目識別子を選択した一連のアドレス桁として 生成し、ウィンドウ抽出回路はチャンク・サイズ識別子を受けて一連のアドレス 桁を選択することを特徴とする請求の範囲第７９項に記載のディジタル・コンピ ュータ。 ８１．前記アドレス値、前記更新したアドレス値および前記変換したアドレス値 はそれぞれの一連のアドレス桁を構成し、前記ウィンドウ挿入回路は該変換した アドレス値を構成する一連のアドレス桁をアドレス・データの中の選択した列と して置換することによって前記更新したアドレス値を生成し、ウィンドウ挿入回 路はチャンク・サイズ識別子を受けて、変換したアドレス値を置換したアドレス ・データの桁を選択することを特徴とする請求の範囲第７９項に記載のディジタ ル・コンピュータ。 ８２．各メッセージ・データ項目はさらに、アドレス・データ部分を複数のアド レス・モードの１つをもつものとして識別する複数の条件をもつアドレス・モー ド・フラグを含んでおり、前記メッセージ・ジェネレータはメッセージ・データ 項目を受けて、メッセージ・データ項目のアドレス・モード・フラグの条件に応 じてメッセージを生成する際に、メッセージ・データ項目からのアドレス・デー タまたは前記アドレス変換機構からの更新したアドレス・データを使用すること を特徴とずる請求の範囲第７８項に記載のディジタル・コンピュータ。 ８３．各メッセージ生成ノードはネットワーク識別子によって識別され、あるア ドレス・モードにあるとき、メッセージ・データ項目のアドレス・データ部分の 中のアドレス・データはアドレス・データを受けて前記メッセージ・ジェネレー タによって生成されたメッセージを受信するメッセージ生成ノードのネットワー ク識別子を含んでいることを特徴とする請求の範囲第８２項に記載のディジタル ・コンピュータ。 ８４．各メッセージ生成ノードはネットワーク識別子によって識別され、あるア ドレス・モードにあるとき、メッセージ・データ項目のアドレス・データ部分の 中のアドレス・データはメッセージを受信するメッセージ生成ノードと所定のメ ッセージ生成ノードのネットワーク識別子との差を示している相対アドレス値を 含んでいることを特徴とする請求の範囲第８２項に記載のディジタル・コンピュ ータ。 ８５．前記メッセージ・ジェネレータはさらに、（Ａ）ラッチと、 （Ｂ）受信したメッセージ・データ項目のアドレス・モード・フラグをデコード し、アドレス・モードを識別するアドレス・モード信号を生成するアドレス・モ ード・フラク・デコーダと、 （Ｃ）前記アドレス・モード・フラグ・デコーダからアドレス・モード信号を受 けると、メッセージ・データ項目からのアドレス・データまたは前記アドレス変 換機構からの更新したアドレス・データを前記ラッチにストアするための更新し たアドレス・データとして選択的に結合するマルチプレクサと、 （Ｄ）前記マルチプレクサからの更新したアドレス・データを前記ラッチにスト アすることを制御する制御回路とを含むことを特徴とする請求の範囲第８２項に 記載のディジタル・コンピュータ。 ８６．（Ａ）前記アドレス変換テーブルは変換イネーブリング信号を受けて、変 換したアドレス値を前記アドレス変換機構に出力し、前記アドレス変換機構に出 力した変換したアドレス値が有効である時、変換したアドレス値を生成し、 （Ｂ）前記制御回路は、 （ｉ）前記アドレス・モード信号を受けて前記変換イネープリング信号を選択的 に生成するアドレス変換テーブル制御回路と、 （ｉｉ）前記アドレス・モード信号と前記アドレス変換テーブルからの変換した アドレス値有効信号を受けると、前記ラッチをイネーブルして前記マルチプレク サからの更新したアドレス・データをストアするためのイネーブリング信号を生 成するラッチ制御回路とを含むことを特徴とする請求の範囲第８５項に記載のデ ィジタル・コンピュータ。 ８７．前記ラッチは該ラッチの内容を更新アドレス値処理ステージに結合するよ うに接続された出力端子をもち、該更新アドレス値処理ステージは該ラッチの内 容をそこに結合することを制御する前進制御信号を生成し、前記アドレス変換テ ーブル制御回路と前記ラッチ制御回路は該前進制御信号を受けて動作することを 特徴とする請求の範囲第８６項に記載のディジタル・コンピュータ。 ８８．（Ａ）前記メッセージ・ジェネレータはさらに、遅延通知イネープリング 信号を受けて、前記更新アドレス値処理ステージに対する遅延通知を生成して、 更新アドレス値を生成する際の遅延を通知する遅延通知生成手段を含み、 （Ｂ）前記制御回路はさらに、前記前進制御信号、前記変換したアドレス値有効 信号および前記アドレス・モード信号を受けて前記遅延通知イネープリング信号 を生成する遅延通知制御回路を含み、更新アドレス・データが変換したアドレス 値を受けて生成される時の選択したアドレス・モードをアドレス・モード信号が 示していると、変換したアドレス値を出力する際の前記アドレス変換テーブルに よる遅延を受けて、この信号によって前記遅延通知生成手段をイネーブルして遅 延通知イネープリング信号を生成することを特徴とする請求の範囲第８７項に記 載のディジタル・コンピュータ。 ８９．ルーチング・ネットワークによって相互接続されだ複数のメッセージ生成 ノードから構成され、ルーチング・ネットワークはメッセージを受信する宛先メ ッセージ生成要素を識別するアドレス情報に従ってメッセージ生成要素間でメッ セージを転送するディジタル・コンピュータにおいて、 （Ａ）各々がアドレス・データ部分を含むメッセージ・データ項目を生成するメ ッセージ・データ・ジェネレータを備え、各メッセージ・データ項目のアドレス ・データ部分は複数のメッセージ生成ノードの１つをメッセージ・データ項目を 受けて生成されたメッセージを受信する宛先メッセージ生成ノードとして識別す るアドレス・データを収めており、（Ｂ）インタフェースを備え、該インタフェ ースは、（ｉ）各々がオリジナル・アドレス値と変換したアドレス値を識別する 複数の項目からなるアドレス変換テーブルを備え、 （ｉｉ）前記メッセージ・データ・ジェネレータからメッセ・データ項目を受信 すると、それを受けてルーチング・ネットワークに送信するためのメッセージを 生成するメッセージ・ジェネレータを備え、該メッセージ・ジェネレータはアド レス・データとアドレス変換テーブルの内容に対してアドレス変換操作を実行し て更新したアドレス・データを生成するアドレス変換機構を含み、該メッセージ ・ジェネレータは更新したアドレス・データをメッセージのアドレス情報の生成 に関連して使用し、メッセージ・ジェネレータはメッセージを前記ルーチング・ ネットワークに結合することを特徴とするメッセージ生成ノード。 ９０．前記アドレス変換機構は、 （Ａ）チャンク・サイズを識別するチャンク・サイズ識別子を備え、該チャンク ・サイズは複数の連続するメッセージ生成ノードを識別しており、（Ｂ）前記チ ャンク・サイズ識別子と前記アドレス・データを受けて、アドレス変換テーブル 項目識別子を生成し、アドレス変換テーブル項目識別子を前記アドレス変換テー ブルに結合するウィンドウ抽出回路を備え、アドレス変換テーブルは受信したア ドレス変換テーブル項目識別子と該項目の中のオリジナル・アドレス値を受けて 項目を選択し、該アドレス変換テーブルは選択した項目からの変換したアドレス 値を出力から出力し、 （Ｃ）前記チャンク・サイズ識別子、アドレス・データおよび前記アドレス変換 テーブルの出力からの変換したアドレス値を受けて前記更新したアドレス値を生 成するウィンドウ挿入回路を備えたことを特徴とする請求の範囲第８９項に記載 のメッセージ生成ノード。 ９１．アドレス・データは一連のアドレス桁からなり、前記ウィンドウ抽出回路 は前記アドレス変換テーブル項目識別子を前記アドレス桁の選択した列として生 成し、ウィンドウ抽出回路はチャンク・サイズ識別子を受けてアドレス桁の列を 選択することを特徴とする請求の範囲第９０項に記載のメッセージ生成ノード。 ９２．前記アドレス値、前記更新したアドレス値および前記変換したアドレス値 はそれぞれ一連のアドレス桁からなり、前記ウィンドウ挿入回路は該変換したア ドレス値を構成する一連のアドレス桁をアドレス・データの中の選択した列とし て置換することによって前記更新したアドレス値を生成し、ウィンドウ挿入回路 はチャンク・サイズ識別子を受けて変換したアドレス値を置換したアドレス・デ ータの桁を選択することを特徴とする請求の範囲第９０項に記載のメッセージ生 成ノード。 ９３．各メッセージ・データ項目はさらに、アドレス・データ部分を複数のアド レス・モードの１つをもつものとして識別する複数の条件をもつアドレス・モー ドを含んでおり、前記メッセージ・ジェンレータはメッセージ・データ項目を受 けてメッセージ・データ項目のアドレス・モード・フラグの条件に応じてメッセ ージを生成する際にメッセージ・データ項目からのアドレス・データまたは前記 アドレス変換機構からの更新したアドレス・データを使用することを特徴とする 請求の範囲第８９項に記載のメッセージ生成ノード。 ９４．各メッセージ生成ノードはネットワーク識別子によって識別され、あるア ドレス・モードにあるとき、メッセージ・データ項目のアドレス・データ部分の 中のアドレス・データはアドレス・データを受けて前記メッセージ・ジェネレー タによって生成されたメッセージを受信するメッセージ生成ノードのネットワー ク識別子を含んでいることを特徴とする請求の範囲第９３項に記載のメッセージ 生成ノード。 ９５．各メッセージ生成ノードはネットワーク識別子によって識別され、あるア ドレス・モードにあるとき、メッセージ・データ項目のアドレス・データ部分の アドレス・データはメッセージを受信するメッセージ生成ノードネットワーク識 別子と所定のメッセージ生成ノードのネットワーク識別子との差を示した相対ア ドレス値を含んでいることを特徴とする請求の範囲第９３項に記載のメッセージ 生成ノード。 ９６．前記メッセージ・ジェネレータはさらに、（Ａ）ラッチと、 （Ｂ）受信したメッセージ・データ項目のアドレス・モード・フラグをデコード し、アドレス・モードを識別するアドレス・モード信号を生成するアドレス・モ ード・フラグ・デコーダと、 （Ｃ）前記アドレス・モード・データ・フラグ・デコーダからのアドレス・モー ド信号を受けて、メッセージ・データ項目からのアドレス・データまたは前記ア ドレス変換機構からの更新したアドレス・データを更新したアドレス・データと して選択的に結合して前記ラッチにストアするマルチプレクサと、（Ｄ）前記マ ルチプレクサからの更新したアドレス・データを前記ラッチにストアすることを 制御する制御回路とを含むことを特徴とする請求の範囲第９３項に記載のメッセ ージ生成ノード。 ９７．（Ａ）前記アドレス変換テーブルは変換イネーブリング信号を受けて変換 したアドレス値を前記アドレス変換機構に出力し、該アドレス変換機構に出力さ れた変換アドレス値が有効であるとき変換アドレス値有効信号を生成し、 （Ｂ）前記制御回路は、 （ｉ）前記アドレス・モード信号を受けて前記変換イネーブリング信号を選択的 に生成するアドレス変換テーブル制御回路と、 （ｉｉ）前記アドレス・モード信号と前記アドレス変換テーブルからの変換アド レス値有効信号を受けて、前記ラッチをイネーブルして前記マルチプレクサから の更新アドレス・データをストアするためのイネーブリング信号を生成するラッ チ制御回路とを含むことを特徴とする請求の範囲第９６項に記載のメッセージ生 成ノード。 ９８．前記ラッチは該ラッチの内容を更新アドレス値処理ステージに結合するよ うに接続された出力端子をもち、該更新アドレス値処理ステージは該ラッチの内 容を該処理ステージに結合する子とを制御する前進制御信号を生成し、前記アド レス変換テーブル制御回路と前記ラッチ制御回路はさらに該前進制御信号を受け て動作することを特徴とする請求の範囲第９７項に記載のメッセージ生成ノード 。 ９９．（Ａ）前記メッセージ・ジェネレータはさらに、遅延通知イネーブリング 信号を受けて前記更新アドレス値処理ステージに対する遅延通知を生成して、更 新アドレス値を生成する際の遅延を通知する遅延通知生成手段を含み、 （Ｂ）前記制御回路はさらに、前記前進制御信号、前記変換アドレス値有効信号 および前記アドレス・モード信号を受けて前記遅延通知イネーブリング信号を生 成することによって、前記遅延通知生成手段をイネーブルし、変換アドレス値を 受けて更新アドレス・データが生成される時の選択したアドレス・モードをアド レス・モード信号が示している場合に、前記アドレス変換テーブルが変換アドレ ス値を出力する際に遅延すると、それを受けて遅延通知イネーブリング信号を生 成することを可能にする遅延通知制御回路を含んでいることを特徴とする請求の 範囲第９８項に記載のメッセージ生成ノード。 １００．（Ａ）複数のメッセージ処理要素を備え、各々のメッセージ処理要素は 他のメッセージ処理要素へ転送するためのメッセージを生成し、他のメッセージ 処理要素によって生成されたメッセージを受信し、各メッセージはソース・メッ セージ処理要素から宛先メッセージ処理要素までの経路を識別する経路識別子部 分含んでおり、 （Ｂ）前記メッセージ処理要素間でメッセージを転送するためのルーチング・ネ ットワークを備え、該ルーチング・ネットワークは相互に接続された複数のルー タ・ノードから構成され、該ルータ・ノードの少なくとも一部はメッセージ処理 要素との間でメッセージを送受するように接続されており、各ルータ・ノードは 第１の条件をもつモード制御信号を受けて第１のモードで動作して、受信したメ ッセージを経路識別子部分に従ってそこに接続されたルータ・ノードに接続する ことによって、各それぞれのメッセージをその経路識別子部分に指定された経路 に沿って転送し、他方、各ルータ・ノードは第２の条件をもつ前記モード制御信 号を受けて第２のモードで動作して、受信したメッセージをそこに接続されたル ータ・ノードの所定のノードに結合し、該ルータ・ノードの所定のノードは最寄 りのメッセージ処理要素にメッセージを転送することを迅速化するように選択さ れて、ルーチング・ネットワークからメッセージを空にすることを迅速化し、 （Ｃ）ルータ・ノードが受信したモード制御信号の条件を制御して、ルータ・ノ ードが第１のモードまたは第２のモードでほぼ同時に動作することを可能にする 制御要素を備えたことを特徴とするディジタル・コンピュータ。 １０１．前記ルータ・ノードは、前記第２のモードで動作している時は、該ルー タ・ノードが該第２のモードにあるとき結合されることを知らせるようにメッセ ージにタグを付けることを特徴とする請求の範囲第１００項に記載のディジタル ・コンピュータ。 １０２．前記メッセージ処理要素は受信したメッセージをそれぞれのメッセージ ・タグを受けて処理することを特徴とする請求の範囲第１０１項に記載のディジ タル・コンピュータ。 １０３．ルータ・ノードは、前記第２のモードにある間にメッセージを受信した 時、転送するメッセージの経路識別子部分を生成し、最寄りのメッセージ処理要 素によって受信されたメッセージの経路識別子部分が最寄りのメッセージ処理要 素から宛先メッセージ処理要素までのルーチング・ネットワークを通る経路を反 映するようにしたことを特徴とする請求の範囲第１００項に記載のディジタル・ コンピュータ。 １０４．各ルータ・ノードは、第２のモードにある時は、最寄りのメッセージ処 理要素までの経路に沿ってメッセージを転送する際に経路識別子部分を変更し、 最寄りのメッセージ処理要素がメッセージを受信した時、最寄りのメッセージ処 理要素からそのメッセージをそこに結合することを始めたルータ・ノードまでの ルーチング・ネットワークを通る経路と、メッセージを最寄りのルータ・ノード に結合する子とを始めたルータ・ノードから宛先メッセージ処理要素までの経路 とを示すようにしたことを特徴とする請求の範囲第１０３項に記載のディジタル ・コンピュータ。 １０５．（Ａ）前記メッセージ処理要素はレベル識別子値と宛先経路識別子値を 構成する経路識別子値を含む経路識別子部分をもつように各メッセージを生成し 、（Ｂ）前記ルーチング・ネットワークにおいて、前記ルータ・ノードはリーフ ・レベルからルート・レベルまでの一連のレベルでツリー・パターンに相互接続 されており、各ルータ・ノードは上位のレベルの親ルータ・ノードと下位のレベ ルの子ルータ・ノードに接続され、該ルータ・ノードの少なくとも一部は複数の 子ルータ・ノードに接続されることによってツリー・パターンを定義し、リーフ ・レベルのルータ・ノードはメッセージ処理要素との間でメッセージを送受信す るように接続され、各ルータ・ノードは前記第１のモードにあるとき、（ｉ）受 信したメッセージのレベル識別子値がルータ・ノードのそれより上位のレベルを 示していればメッセージをその親ルータ・ノードに送信し、他方、（ｉｉ）受信 したメッセージのレベル識別子値がルーク・ノードのそれよりも上位のレベルを 示していなければ、該メッセージを前記宛先識別子値で示された特定の子ルータ ・ノードに送信してレベル識別子値をデクリメントすることを特徴とする請求の 範囲第１００項に記載のディジタル・コンピュータ。 １０６．各ルータ・ノードは、前記第２のモードで動作している時、受信したメ ッセージをその子ルータ・ノードの所定のノードに送信することを特徴とする請 求の範囲第１０５項に記載のディジタル・コンピュータ。 １０７．各ルータ・ノードは、前記第２のモードで動作している時、さらにルー タ・ノードが該第２のモードで動作している時転送されるとのタグをメッセージ に付けて、そのメッセージを受信するメッセージ処理要素にルータ・ノードが該 第２のモードで動作していた時受信したことを通知することを特徴とする請求の 範囲第１０６項に記載のディジタル・コンピュータ。 １０８．各ルータ・ノードは、 （Ａ）各々が選択された親ノードまたは子ルータ・ノードからメッセージを受信 し、処理したメッセージをそこへ転送する複数のインタフェース・モジュールを 備え、各インタフェース・看ジュールは、（ｉ）該ルータ・ノードが前記第１の モードで動作している時、受信したメッセージを選択的に処理して、受信したメ ッセージの経路識別子部分を置き換えるべき更新した経路識別子部分をもつ更新 したメッセージを生成するメッセージ・プロセッサと、 （ｉｉ）該ルータ・ノードが該第１のモードで動作している時受信したメッセー ジの経路識別子部分を受けて出力ルータ・ノード識別値を生成し、他方、該ルー タ・ノードが前記第２のモードで動作している時選択された子ルータ・ノードを 識別する出力ルータ・ノード識別値を生成する出力経路セレクタとを含み、 （Ｂ）更新したメッセージを前記インタフェース・モジュールから受信して、該 インタフェース・モジュールの前記出力経路セレクタによって生成された出力ル タ・ノード識別値に従って該インタフェース・モジュールの他のモジュールに該 メッセージを結合するように接続されたスイッチを備えたことを特徴とする請求 の範囲第１０５項に記載のディジタル・コンピュータ。 １０９．前記の各インタフェース・モジュールは、（Ａ）前記入力端子からメッ セージを受信すると、それを受けて、受信したメッセージの経路識別子値に応じ て更新経路識別子値を生成する経路識別子処理手段を備え、 （Ｂ）メッセージを受信すると、それを受けて、前記スイッチに転送すべき前記 更新メッセージを生成する更新メッセージ・ジェネレータを備え、該更新メッセ ージ・ジェネレータは選択信号を受けて、受信したメッセージの経路識別子値ま たは更新メッセージの更新経路識別子を選択的に結合し、 （Ｃ）前記モード制御信号を受けて前記更新メッセージ・ジェネレータの動作を 制御するために前記選択信号を生成する更新メッセージ・ジェネレータ制御手段 を備えたことを特徴とする請求の範囲第１０８項に記載のディジタル・コンピュ ータ。 １１０．各インタフェース・モジュールの前記経路識別子処理手段は受信したメ ッセージの経路識別子値をデクリメントすることによって更新経路識別子値を生 成することを特徴とする請求の範囲第１０９項に記載のディジタル・コンピュー タ。 １１１．各ルータ・ノードについて、前記更新メッセージ・ジェネレータ制御手 段はさらに、レベル識別子値とルータ・ノードのレベルを受けて前記更新メッセ ージ・ジェネレータの動作を制御することを特徴とする請求の範囲第１０９項に 記載のディジタル・コンピュータ。 １１２．前記の各更新メッセージ・ジェネレータ制御手段は、 （Ａ）ルーチング・ネットワーク内のルータ・ノードのレベルを識別したノード ・レベル識別子値をもつノード・レベル識別子信号を生成する手段と、（Ｂ）前 記ノード・レベル識別子信号のノード・レベル識別子値と受信したメッセージの レベル識別子値との間の選択した関係に応じてレベル対応関係信号を生成する比 較器と、 （Ｃ）レベル対応関係信号と第２のモードを識別した前記モード制御信号が存在 しない時は、それを受けて前記更新メッセージの受信メッセージの経路識別子値 を、レベル対応関係信号と第１のモードを識別した前記モード制御信号が同時に 現れた時は、それを受けて受信メッセージの更新経路識別子値を結合するように 前記更新メッセージ・ジェネレータをイネーブルする前記選択信号を生成する選 択信号ジェネレータとを含むことを特徴とする訴求の範囲第１１１項に記載のデ ィジタル・コンピュータ。 １１３．前記ルータ・ノードは、前記第２のモードで動作している時、該ルータ ・ノードが該第２のモードにある時結合されることを知らせるタグをメッセージ に付け、前記メッセージ処理要素はそれぞれのメッセージ・タグを使用して、ル ータ・ノードがそれぞれの動作モードで動作している時にそのノードに結合され たメッセージを識別することを特徴とする請求の範囲第１０５項に記載のディジ タル・コンピュータ。 １１４．前記ルータ・ノードが第１のモードで動作している場合は、メッセージ 処理要素によって受信されたメッセージのレベル識別子はリーフ・レベルを識別 し、該ルータ・ノードが第２のモードで動作している場合は、メッセージ処理要 素によって受信されたメッセージのレベル識別子はリーフ・レベル以外のレベル を識別し、レベル識別子に対応するメッセージ・タグはリーフ・レベル以外のレ ベルを識別していることを特徴とする請求の範囲第１１３項に記載のディジタル ・コンピュータ。 １１５．前記メッセージ処理要素は、所定の事象が発生すると、それを受けて、 受信したタグ付きメッセージをルーチング・ネットワーク上で結合して、該タグ 付きメッセージをそれぞれの宛先メッセージ処理要素に転送することを迅速化し たことを特徴とする請求の範囲第１１４項に記載のディジタル・コンピュータ。 １１６．前記メッセージ処理要素は、 （あ）前記ルーチング・ネットワークのルータ・ノードに接続されて、該ルータ ・ノードからメッセージを受信するメッセージ受信手段と、 （Ｂ）前記メッセージ受信手段に接続されて、受信したメッセージにタグが付い ているかどうかを判断するタグ・デコーダ手段と、 （Ｃ）前記メッセージ受信手段によって受信されたメッセージを処理するための メッセージ処理手段とを含んでおり、該メッセージ処理手段は前記メッセージに タグが付いていると前記タグ・デコーダ手段が判断すると、それを受けて該メッ セージの処理を実行することを特徴とする請求の範囲第１１３項に記載のディジ タル・コンピュータ。 １１７．（Ａ）前記メッセージ処理要素はさらに前記ルーチング・ネットワーク を経由して転送すべきメッセージを生成するメッセージ生成手段を含み、（Ｂ） 前記メッセージ処理手段はタグが付いていると前記タグ・デコーダによって判断 されたメッセージをバッファにストアし、所定の事象が発生した時それを受けて 、該ルーチング・ネットワークを経由して転送するために対応するメッセージを 前記メッセージ生成手段が生成することを可能にすることを特徴とする請求の範 囲第１１６項に記載のディジタル・コンピュータ。 １１８．前記ルータ・ノードが第１のモードで動作している場合は、メッセージ 処理要素によって受信されたメッセージのレベル識別子はリーフ・レベルを識別 し、該ルータ・ノードが第２のモードで動作している場合は、メッセージ処理要 素によって受信されたメッセージのレベル識別子はリーフ・レベル以外のレベル を識別し、レベル識別子に対応するメッセージ・タグはリーフ・レベル以外のレ ベルを識別し、前記タグ・デコーダ手段は前記メッセージ受信手段によって受信 された各メッセージのレベル識別子をデコードして、レベル識別子がリーフ・レ ベルを識別しているかどうかを判断し、該タグ・デコーダ手段はそのレベル識別 子がリーフ・レベル以外のレベルを識別している場合は、受信したメッセージに タグが付いているかどうかを判断することを特徴とする請求の範囲第１１６項に 記載のディジタル・コンピュータ。 １１９．ルーチング・ネットワークによって相互に接続された複数のメッセージ 生成ノードから構成され、（Ａ）該ルーチング・ネットワークは前記メッセージ 生成要素相互間でメッセージを転送し、（Ｂ）各メッセージ生成ノードは、 （ｉ）該ルーチング・ネットワークを経由して送信すべきメッセージを生成して 、該ルーチング・ネットワークからメッセージを受信するためのメッセージ処理 要素と、 （ｉｉ）前記メッセージ生成要素が該ルーチング・ネットワークを経由してメッ セージを送信すると、それを受けてその内容がインクリメントされ、該メッセー ジ処理要素が該ルーチング・ネットワークからメッセージを受信すると、それを 受けてその内容がデクリメントされるメッセージ・カウンタとを含んでおり、（ Ｃ）結合ネットワークは前記メッセージ生成ノードのメッセージ・カウンタの値 に対して結合演算を実行して、該メッセージ生成ノードからルーチン・ネットワ ークを経由して送信され、該メッセージ生成ノードによって受信されなかったメ ッセージの個数を反映している結合カウント値を判断することを特徴とするディ ジタル・コンピュータ。 １２０．ルーチング・ネットワークはリーフ・レベルからルート・レベルまでの 一連のレベルでツリー・パターンに相互接続された複数のルータ・ノードから構 成され、メッセージ処理ノードはリーフ・レベルのルータ・ノードとの間でメッ セージを送受信するように接続されたことを特徴とする請求の範囲第１１９項に 記載のディジタル・コンピュータ。 １２１．各メッセージはタグ値を収めているタグ・フィールドを含み、前記メッ セージ・カウンタは送受信されたメッセージのタグ・フィールドのタグ値を受け て選択的にインクリメントおよびデクリメントすることを特徴とする請求の範囲 第１１９項に記載のディジタル・コンピュータ。 １２２．前記メッセージ・カウンタは、（Ａ）現在値、カウンタをイネーブルし てインクリメントさせるカウント・インクリメント・イネーブル信号およびカウ ンタをイネーブルしてデクリメントさせるカウント・デクリメント・イネーブル 信号を受けてディジタル値を生成するカウンタと、 （Ｂ）（ｉ）メッセージ処理が前記ルーチング・ネットワークから受信したメッ セージのタグ・フィールドのタグ値および（ｉｉ）前記カウント・マスクを受け て前記カウント・インクリメント・イネーブル信号を選択的に生成するインクリ メント・イネーブル信号ジェネレータと、 （Ｃ）（ｉ）メッセージ処理が前記ルーチング・ネットワークから受信したメッ セージのタグ・フィールドのタグ値および（ｉｉ）前記カウント・マスクを受け て前記カウント・デクリメント・イネーブル信号を選択的に生成するインクリメ ント・イネープル信号ジェネレータとを含むことを特徴とする請求の範囲第１２ １項に記載のディジタル・コンピュータ。 １２３．前記カウント・マスクは各々が選択した条件をもつ複数のカウント・マ スク・ビットからなり、前記インクリメント・イネーブル信号ジェネレータは、 （Ａ）各々がカウント・マスク・ビットの条件を表した複数のカウント・マスク 信号を受信するインクリメント選択手段を備え、該インクリメント選択手段はル ーチング・ネットワークを経由して送信するためにメッセージ処理要素によって 生成されたメッセージのタグ・フィールドのタグ値を受けて、カウント・マスク 信号の１つを選択してインクリメント・イネーブル信号として結合し、 （Ｂ）前記インクリメント・イネーブル信号とメッセージ処理要素によって生成 されたメッセージをルーチング・ネットワークを経由して送信することを通知す る信号を受けて前記カウント・インクリメント・イネーブル信号を生成するイン クリメント・ゲート手段を含むことを特徴とする請求の範囲第１２２項に記載の ディジタル・コンピュータ。 １２４．前記メッセージ生成ノードの少なくとも一部のメッセージ生成要素は前 記ルーチング・ネットワークを経由して送信するための複数のメッセージを同時 に生成する複数のポートを備えており、前記メッセージ・カウンタは、 （Ａ）各々が前記ポートの１つに関連づけられてポート・インクリメント・イネ ーブル信号を生成する複数のインクリメント・イネーブル信号ジェネレータと、 （Ｂ）前記インクリメント・イネーブル信号ジェネレータのすべてのポート・イ ンクリメント・イネーブル信号を受けて前記カウント・インクリメント・イネー ブル信号を生成するカウント・インクリメント・イネーブル統合回路とを含むこ とを特徴とする請求の範囲第１２３項に記載のディジタル・コンピュータ。 １２５．前記カウント・マスクは各々が選択した条件をもつ複数のカウント・ビ ットから構成され、前記デクリメント・イネーブル信号ジェネレータは、（Ａ） 各々がカウント・マスク・ビットの条件を会わさした複数のカウント・マスク信 号を受信するためのデクリメント選択手段を含み、該デクリメント選択手段はル ーチン・ネットワークを経由してメッセージ処理要素によって受信されたメッセ ージのタグ・フィールドのタグ値を受けて、カウント・マスク信号の１つを選択 してデクリメント・イネーブル信号として結合し、 （Ｂ）前記デクリメント・イネーブル信号とルーチング・ネットワークを経由し てメッセージ処理要素がメッセージを受信したことを通知する信号を受けて、前 記カウント・インクリメント・イネーブル信号を生成するデクリメント・ゲート 手段を含むことを特徴とする請求の範囲第１２２項に記載のディジタル・コンピ ュータ。 １２６．前記メッセージ生成ノードの少なくとも一部のメッセージ生成要素は前 記ルーチング・ネットワークから複数のメッセージを同時に受信するための複数 のボートを含んでおり、前記メッセージ・カウンタは、 （Ａ）各々が前記ポートの１つに関連づけられていて、ポート・デクリメント・ イネーブル信号を生成する複数のデクリメント・イネーブル信号ジェネレータを 備え、前記ポートの少なくとも１つの関連づけられたデクリメント・イネーブル 信号のデクリメント・ゲート手段は、選択的にバッファしたメッセージ受信信号 を受けてポート・デクリメント・イネーブル信号を生成し、 （Ｂ）前記ポートからのポート・メッセージ受信信号を受けて、前記選択的にバ ッファしたメッセージ受信信号を生成する選択的バッファ回路を備え、各ポート ・メッセージ受信信号は関連ポートが前記ネットワークからメッセージを受信し たことを示しており、 （Ｃ）前記デクリメント・イネーブル信号ジェネレータのすべてもポート・デク リメント・イネーブル信号を受けて前記カウント・デクリメント・イネーブル信 号を生成するカウント・デクリメント・イネーブル統合回路を備えたことを特徴 とする請求の範囲第１２５項に記載のディジタル・コンピュータ。 １２７．前記選択的バッファ回路は、 （Ａ）メッセージを同時に受信したことを通知する他のポートからのポート・メ ッセージ受信信号が存在しない場合、メッセージを受信したことを通知するポー ト・メッセージ受信信号を選択的バッファ回路に関連するポートから受けると、 バッファされていないメッセージ受信信号を生成する即時一致手段と、（Ｂ）メ ッセージを同時に受信したことを通知する他のポートからのポート・メッセージ 受信信号が存在する場合、メッセージを受信したことを通知するポート・メッセ ージ受信信号を選択的バッファ回路に関連するポートから受けると、遅延バッフ ァ・メッセージ受信信号を生成するバッファ手段と、 （Ｃ）前記バッファされていないメッセージ受信信号と前記遅延バッファ・メッ セージ受信信号を受けて前記選択的バッファ・メッセージ受信信号を生成する手 段とを備えたことを特徴とする請求の範囲第１２６項に記載のディジタル・コン ピュータ。 １２８．前記メッセージ処理要素はさらに初期カウント値を生成する手段を含み 、前記メッセージ・カウンタは （Ａ）現在のカウント値をストアするレジスタと、（Ｂ）前記レジスタから前記 現在のカウント値を受信し、前記メッセージ生成要素がメッセージを送信すると 、それを受けてインクリメントしたカウント値を、該メッセージ生成要素がメッ セージを受信すると、それを受けてデクリメントしたカウント値を表した更新カ ウント値を選択的に生成するカウント変更手段と、 （Ｃ）前記初期カウント値または前記更新カウント値を選択的に前記レジスタに 結合して、現在のカウント値としてストアするカウント選択手段とを備えたこと を特徴とする請求の範囲第１１９項に記載のディジタル・コンピュータ。 １２９．前記レジスタは前記メッセージ生成要素がメッセージを送信するか、該 メッセージ生成要素がメッセージを受信すると、それを受けてロード・イネーブ ル制御回路によって生成されたロード・イネーブル信号を受けて、あるいは該メ ッセージ生成要素から受信した初期カウント・ロード・イネーブル信号を初期カ ウント値と同時に受信するとそれを受けて、前記更新カウント値をストアするこ とを特徴とする請求の範囲第１２８項に記載のディジタル・コンピュータ。 １３０．前記ロード・イネーブル制御回路は前記メッセージ生成要素がメッセー ジを送信すると同時に、該メッセージ生成要素がメッセージを受信すると、それ を受けて前記ロード・イネーブル信号の生成をデイスエーブルすることを特徴と する請求の範囲第１２９項に記載のディジタル・コンピュータ。 １３１．前記メッセージ・カウンタは、（Ａ）現在値、カウンタをイネーブルし てインクリメントさせるカウント・インクリメント・イネーブル信号、およびカ ウンタをイネーブルしてデクリメントさせるカウント・デクリメント・イネーブ ル信号を受けてディジタル値を生成するカウンタと、（Ｂ）メッセージ処理要素 によって生成されたメッセージをルーチング・ネットワークを経由して送信した ことを受けて前記カウント・インクリメント・イネーブル信号を選択的に生成す るインクリメント・イネーブル信号ジェネレータと、 （Ｃ）メッセージ処理要素が該ルーチング・ネットワークからメッセージを受信 したことを受けて前記デクリメント・イネーブル信号を選択的に生成するデクリ ンメント・イネーブル信号ジェネレータとを含むことを特徴とする請求の範囲第 １１９項に記載のディジタル・コンピュータ。 １３２．前記メッセージ生成ノードの少なくとも一部のメッセージ生成要素は前 記ルーチング・ネットワークを経由して送信すべき複数のメッセージを同時に生 成する複数のポートを含んでおり・前記メッセージ・カウンタは、 （Ａ）各々が前記ポートと関連づけられて、ポート・インクリメント・イネーブ ル信号を生成する複数のインクリメント・イネーブル信号ジェネレータと、（Ｂ ）前記インクリメント・イネーブル信号ジェネレータのすべてのポート・インク リメント・イネーブル信号を受けて前記カウント・インクリメント・イネーブル 信号を生成するカウント・インクリメント・イネーブル統合回路とを含むことを 特徴とする請求の範囲第１３１項に記載のディジタル・コンピュータ。 １３３．前記メッセージ生成ノードの少なくとも一部のメッセージ生成要素は前 記ルーチング・ネットワークから複数のメッセージを同時に受信する複数のポー トを含んでおり、前記メッセージ・カウンタは、（Ａ）各々が前記ポートの１つ に関連づけられて、ボート・デクリメント・イネーブル信号を生成する複数のデ クリメント・イネーブル信号ジェネレータを備え、前記ポートの少なくとも１つ に関連づけられたデクリメント・イネーブル信号ジェネレータのデクリメント・ ゲート手段は選択的にバッファされたメッセージ受信信号を受げてポート・デク リメント・イネーブル信号を生成し、 （Ｂ）前記ポートからのボート・メッセージ受信信号を受けて前記選択的にバッ ファしたメッセージ受信信号を生成する選択的バッファ回路を備え、各ポート・ メッセージ受信信号は関連ポートが前記ネットワークからメッセージを受信した ことを示しており、（Ｃ）前記デクリメント・イネーブル信号ジェネレータのす べてのポート・デクリメント・イネーブル信号を受けて前記カウント・デクリメ ント・イネーブル信号を生成するカウント・デクリメント・イネーブル統合回路 を備えたことを特徴とする請求の範囲第１３１項に記載のディジタル・コンピュ ータ。 １３４．前記選択的バッファ回路は、 （Ａ）メッセージを同時に受信したことを通知する他のポートからのポート・メ ッセージ受信信号が存在しない場合、メッセージを受信したことを通知するポー ト・メッセージ受信信号を選択的バツファ回路に関連するポートから受けると、 バッファされていないメッセージ受信信号を生成する即時一致手段と、（Ｂ）メ ッセージを同時に受信したことを通知する他のポートからのポート・メッセージ 受信信号が存在する場合、メッセージを受信したことを通知するポード・メッセ ージ受信信号を選択的バッファ回路に関連するポートから受けると、遅延バッフ ァ・メッセージ受信信号を生成するバッファ手段と、 （Ｃ）前記バッファされていないメッセージ受信信号と前記遅延バッファ・メッ セージ受信信号を受けて前記選択的バッファ・メッセージ受信信号を生成する手 段どを備えたことを特徴とする請求の範囲第１３３項に記載のディジタル・コン ピュータ。 １３５．さらに、前記結合ネットワークによって生成された結合カウント値を受 けて、前記メッセージ生成ノードによる操作を制御する手段を備えたことを特徴 とする請求の範囲第１１９項に記載のディジタル・コンピュータ。 １３６．ルーチング・ネットワークによって相互に接続された複数のメッセージ 生成ノードから構成され、（Ａ）ルーチング・ネットワークは各々が前記メッセ ージ生成要素相互間でメッセージを転送するための複数のルーチング・ネットワ ーク・セクションを含んでおり、 （Ｂ）各メッセージ生成ノードはメッセージ・データ・レシーバとインタフェー スを含んでおり、（ｉ）前記メッセージ・データ・レシーバは前記インタフェー スに転送して該インタフェースをイネーブルしてメッセージ・データ項目をそこ に結合するためのメッセージ検索要求を生成し、各メッセージ検索要求は前記ル ーチング・ネットワーク・セクションの１つまたはファントム・ルーチング・ネ ットワーク・セクションを識別するネットワーク・セクション識別子を含んでお り、 （ｉｉ）前記インタフェースは、 （ａ）各々が前記ルーチング・ネットワークの関連のルーチング・ネットワーク ・セクションからメッセージを受信し、各メッセージを受信すると、それを受け てメッセージ・データ項目を生成する複数のメッセージ・イジェクタ・ポートと 、 （ｂ）ネットワーク・セクション識別子が関連ルーチング・ネットワーク・セク ションを示しているメッセージ検索要求を受けると、前記メッセージ・イジェク タ・ポートからの、あるいはネットワーク・セクション識別子が前記ファントム ・ルーチング・ネットワーク・セクションを示しているメッセージ検索要求を受 けると、選択したメッセージ・イジェクタ・ポートからのメッセージ・データ項 目を前記メッセージ・データ・レシーバに結合することを制御するメッセージ検 索制御回路とを備えたことを特徴とするディジタル・コンピュータ。 １３７．各メッセージ・イジェクタ・ボートはメッセージ・データ項目の生成を 受けてメッセージ状況情報を生成し、前記メッセージ検索制御回路は、（Ａ）状 況ストア制御回路を備え、該状況ストア制御回路は、 （ｉ）各々がメッセージ・イジェクタ・ボードに関連づけられて、メッセージの 受信を受けて関連メッセージ・イジェクタ・ポートによって生成されたメッセー ジ状況情報をストアするための複数のイジェクタ・ポート状況情報ストアと、 （ｉｉ）メッセージ状況情報をストアするためのファー１１ ントム状況情報ストアと、 （ｉｉｉ）前記ファントム・ルーチング・ネットワーク・セクションを識別して いるメッセージ検索要求を前記メッセージ・データ・レシーバから受けると、そ れぞれのメッセージ・イジェクタ・ポートからのメッセージ状況情報を前記ファ ントム状況情報ストアにストアすることを制御するファントム状況情報ストア制 御回路とを含んでおり、 （Ｂ）前記メッセージ検索制御回路は、ネットワーク・セクション識別子が関連 ルーチング・ネットワーク・セクションを識別しているメッセージ検索要求を受 けると、前記メッセージ・イジェクタ・ポートからのメッセージ・データ項目を 、あるいはネットワーク・セクション識別子が前記ファントム・ルーチング・ネ ットワーク・セクションを識別しているメッセージ検索要求を受けると、メッセ ージ状況情報がファントム状況情報ストアにロードされているメッセージ・イジ ェクタ・ボートからのメッセージ・データ項目を前記メッセージ・データ・レシ ーバに結合することを制御することを特徴とする請求の範囲第１３６項に記載の ディジタル・コンピュータ。 １３８．前記ファントム状況情報ストアは、（Ａ）各々がイジェクタ・ポート状 況情報ストアに関連づけられており、関連イジェクタ・ポートに関連づけられた 状況情報をストアする複数のシャドウ状況ストアと、 （Ｂ）各々が前記イジェクタ・ポートの１つに関連づけられており、関連シャド ウ状況ストアがメッセージ状況情報をストアしたことを示す有効な条件と無効な 条件とをもつ複数の有効フラグと、 （Ｃ）有効な条件をもつ選択したイジェクタ・ポートに関連する有効フラグを受 けて、前記イジェクタ・ポートのうち選択したポートに関連するシャドウ状況ス トアからの状況情報を前記ファントム状況ストアにストアすることを制御するフ ァントム・ストア制御回路とを備えていることを特徴とする請求の範囲第１３７ 項に記載のディジタル・コンピュータ。 １３９．前記ファントム状況情報ストアはさらに、前記イジェクタ・ボートの１ つに関連づけられた複数の有効フラグ条件付け回路を備えており、各有効フラグ 条件付け回路は関連イジェクタ・ポートがメッセージ・データ項目のメッセージ 状況情報を生成すると、それを受けて関連有効フラグを有効な条件に条件付ける ことをイネーブルすることを特徴とする請求の範囲第１３８項に記載のディジタ ル・コンピュータ。 １４０．前記メッセージ・データ・レシーバはさらに、イジェクタ・ポートを識 別したメッセージ状況情報ロード操作時にメッセージ状況情報を前記イジェクタ ・ポート状況情報ストアのいずれかにロードすることができ、各有効フラグ条件 付け回路はさらに、メッセージ状況情報ロード操作時に選択されたメッセージ状 況情報を関連イジェクタ・ポート状況情報ストアにロードしたことを受けて、関 連有効フラグを有効な条件に条件付けることをイン−ブルすることを特徴とする 請求の範囲第１３９項に記載のディジタル・コンピュータ。 １４１．前記メッセージ・データ・レシーバは、一連のメッセージ・データ・ワ ードを繰り返し検索することによってメッセージ・データ項目を検索し、該一連 のメッセージ・データ・ワードはメッセージ・データ項目を構成し、メッセージ に関連するメッセージ状況情報はメッセージに関連するメッセージ・データ項目 を構成する一連のメッセージ・データ・ワードの中のメッセージ・データ・ワー ドの個数を示したメッセージ長値を収めているメッセージ長フィールドと、前記 メッセージ・データ・レシーバによって検索されるメッセージ・データ・ワード の個数を示した長さ残存値を収めている長さ残存フィールドとを含んでおり、前 記有効フラグ条件付け回路はメッセージ長値と長さ残存値との比較を受けて、メ ッセージ状況情報ロード操作時に有効フラグを条件付けることをイネーブルする ことを特徴とする請求の範囲第１４０項に記載のディジタル・コンピュータ。 １４２．前記有効フラグ条件付け回路の各々はさらに、有効フラグが有効条件に ある場合有効フラクに関連するイジェクタ・ボートを識別するメッセージ検索要 求をメッセージ検索制御回路が受信すると、それを受けて関連有効フラグを無効 条件に条件づけるイジェクタ・ボート・フラグ・リセット回路を含む有効フラグ ・リセット回路を含むことを特徴とする請求の範囲第１３９項に記載のディジタ ル・コンピュータ。 １４３．（Ａ）前記ファントム状況情報ストアはさらに、そのメッセージ状況情 報が該ファントム状況情報ストアにストアされているイジェクタ・ポートを識別 するイジェクタ・ポード識別子を生成するように前記ファントム・ストア制御回 路によって条件づけられたイジェクタ・ポート・ポインタを含んでおり、（Ｂ） 前記有効フラグ・リセット回路はさらに、イジェクタ・ポート・ポインタが有効 フラグに関連するイジェクタ・ポートを指示し、有効フラグが有効条件にある場 合、ファントム・イジェクタ・ポートを指定したメッセージ検索要求をメッセー ジ検索制御回路が受信すると、それを受けて関連有効フラグを無効条件に条件づ けるファントム・ポート・フラグ・リセット回路を含んでいることを特徴とする 請求の範囲第１４２項に記載のディジタル・コンピュータ。 １４４．前記ファントム・ストア制御回路はさらに、それぞれのイジェクタ・ポ ートによるメッセージ状況情報の生成と前記イジェクタ・ポート・ポインタの条 件を受けて該イジェクタ・ポート・ポインタの条件の更新を制御するイジェクタ ・ポート・ポインタ制御回路を含む子とを特徴とする請求の範囲第１４３項に記 載のディジタル・コンピュータ。 １４５．前記メッセージ・データ・レシーバはさらに、メッセージ状況情報を前 記イジェクタ・ポート状況情報ストアのいずれかにロードすることができ、前記 イジェクタ・ポート・ポインタ制御回路はさらに、前記イジェクタ・ポート・ポ インタが現在指示しているイジェクタ・ポートに関連するイジェクタ・ポート状 況情報ストアに前記メッセージ・データ・レシーバがメッセージ状況情報をロー ドすると、それを受けて該イジェクタ・ポート・ポインタの条件を制御すること を特徴とする請求の範囲第１４４項に記載のディジタル・コンピュータ。 １４６．前記イジェクタ・ポート・ポインタ制御回路は、 （Ａ）各々がイジェクタ・ポートに関連づけられていて、他のイジェクタ・ポー トがメッセージ状況情報を同時に生成していない場合、それぞれのイジェクタ・ ポートがメッセージ状況情報を生成すると、それを受けて該イジェクタ・ポート ・ポインタをイネーブルして、それぞれのイジェクタ・ポートを識別するように 条件づける複数のそれぞれのポート条件イネープル回路と、 （Ｂ）複数のイジェクタ・ポートがメッセージ状況情報を同時に生成するとそれ を受けて、およびイジェクタ・ボート・ポインタの条件を受けて、該イジエクタ ・ポート・ポインタをイネーブルして前記イジェクタ・ポインタの１つを選択的 に識別するように条件づける受信メッセージ“ポート仲裁回路とを含むことを特 徴とする請求の範囲第１４４項に記載のディジタル・コンピュータ。 １４７．前記メッセージ・データ・レシーバはさらに、メッセージ状況情報を前 記イジェクタ・ポート状況情報ストアのいずれかにロードすることができ、前記 イジェクタ・ポート・ポインタ制御回路はさらに、前記イジェクタ・ポート・ポ インタによって現在指定されているイジェクタ・ポートに関連するイジェクタ・ ポート状況情報ポートに前記メッセージ・データ・リシーバがロードすると、そ れを受けて該イジェクタ・ボート・ポインタの条件を制御するメッセージ・デー タ・レシーバ制御ポート仲裁回路を含むことを特徴とする請求の範囲第１４６項 に記載のディジタル・コンピュータ。 １４８．前記ファントム状況情報ストアはさらに複数のイジェクタ・ポート状況 情報ストア回路から構成され、該回路の各々は、 （Ａ）関連イジェクタ・ボートによって生成されたメッセージ状況情報を各イジ ェクタ・ポート状況情報ストアにストアすることを制御するイジェクタ・ポート ・ストア制御回路と、 （Ｂ）ファントム・ストア制御回路が前記ファントム・ルーチング・ネットワー ク・セクションを指定した前のメッセージ検索要求を受けて、メッセージ関連イ ジェクタ・ポートのシャドウ状況ストアからの状況情報を前記ファントム状況ス トアにストアすることを許可していた場合、該ファントム・ルーチング・ネット ワーク・セクションを指定したメッセージ検索要求を受けて関連イジェクタ・ポ ートのイジェクタ・ポート情報ストアにストアされていたメッセージ状況情報を 無効化するすることを制御するイジェクタ・ポート無効化制御回路とを含むこと を特徴とする請求の範囲第１３８項に記載のディジタル・コンピュータ。 １４９．（Ａ）前記ファントム状況情報ストアはさらに、メッセージ状況情報が 該ファントム状況情報ストアにストアされているイジェクタ・ポートを識別する イジェクタ・ポート識別子を生成するように前記ファントム・ストア制御回路に よって条件づけられたイジェクタ・ポート・ポインタを含み、 （Ｂ）前記ファントム・ストア制御回路は関連有効フラグが有効条件をもつ場合 、イジェクタ・ポート識別子によって指定されたイジェクタ・ポートに関連する シャドウ状況ストアからの状況情報を前記ファントム状況ストアにストアするこ とを制御し、（Ｃ）各イジェクタ・ポート状況情報ストア制御回路のイジェクタ ・ポート無効化制御回路は関連イジェクタ・ポートのイジェクタ・ポート情報ス トアにストアされたメッセージ状況情報の無効化を制御する際にイジェクタ・ポ ート識別子を使用することを特徴とする請求の範囲第１４８項に記載のディジタ ル・コンピュータ。 １５０．ネットワークからメッセージを受信し、それを受けてそれぞれのメッセ ージ・データ項目を生成し、各々がポート識別子を収めているメッセージ検索要 求を受けてメッセージ・データ・レシーバに転送するインタフェースであり、 （Ａ）各々が前記ネットワークからメッセージを受信し、各メッセージを受信す るとそれを受けてメッセージ・データ項目を生成する複数のメッセージ・イジェ クタ・ポートと、 （Ｂ）ボート識別子が関連メッセージ・イジェクタ・ポートを指定しているメッ セージ検索要求を受けて前記メッセージ・イジェクタ・ポートからのメッセージ ・データ項目を、あるいはネットワーク・セクション識別子がファントム・ボー トを指定しているメッセージ検索要求を受けて選択したメッセージ・イジェクタ ・ポートからのメッセージ・データ項目を前記メッセージ・データ・レシーバに 結合することを制御するメッセージ検索制御回路とを含むことを特徴とするイン タフニース。 １５１．各メッセージ・イジェクタ・ポートはメッセージ・データ項目の生成を 受けてメッセージ状況情報を生成し、前記メッセージ検索制御回路は、（Ａ）状 況ストア制御回路を備え、該制御回路は、（ｉ）各々がメッセージ・イジェクタ ・ボートに開運づけられていて、メッセージを受信するとそれを受けて、関連メ ッセージ・イジェクタ・ポートによって生成されたメッセージ状況情報をストア する複数のイジェクタ・ポート状況情報ストアと、 （ｉｉ）メッセージ状況情報をストアするファントム状況情報ストアと、 （ｉｉｉ）前記ファントム・ポートを指定したメッセージ検索要求を前記メッセ ージ・データ・レシーバから受けると、それぞれのメッセージ・イジェクタ・ボ ートからのメッセージ状況情報を前記ファントム状況情報ストアにストアするこ とを制御するファントム状況情報ストア制御回路とを含んでおり、 （Ｂ）前記メッセージ検索制御回路はボート識別子が関連メッセージ・イジェク タ・ボートを指定しているメッセージ検索要求を受けて前記メッセージ・イジェ クタ・ボートからのメッセージ・データ項目を、あるいはボート識別子が前記フ ァントム・ボートを指定しているメッセージ検索要求を受けてメッセージ状況情 報がファントム状況情報ストアにロードされているメッセージ・イジェクタ・ボ ートからのメッセージ・データ項目を前記メッセージ・データ・リシーバに結合 することを制御することを特徴とする請求の範囲第１５０項に記載のディジタル ・コンピュータ。 １５２．前記ファントム状況情報ストアは、（Ａ）各々がイジェクタ・ボート状 況情報ストアに関連づけられていて、関連のイジェクタ・ボートに関連する状況 情報をストアする複数のシャドウ状況ストアと、 （Ｂ）各々が前記イジェクタ・ポートの１つに関連づけられていて、関連のシャ ドウ状況ストアがメッセージ状況情報をストアしたことを示す有効条件と無効条 件とをもつ複数の有効フラグと、 （Ｃ）行こう条件をもつ選択したイジェクタ・ポートのしつに関連する有効フラ グを受けて、該選択したイジェクタ・ポートに関連するシャドウ状況ストアから の状況情報を前記ファントム状況ストアにストアすることを制御するファントム ・ストア制御回路とからなる特徴とする請求の範囲第１５１項に記載のインタフ ェース。 １５３．前記ファントム状況情報ストアはさらに、各々が前記イジェクタ・ボー トに関連づけられた複数の有効フラグ条件付け回路を備え、各有効フラグ条件付 け回路は関連イジェクタ・ポートがメッセージ・データ項目のメッセージ状況情 報を生成したことを受けて関連有効フラグを有効条件に条件づけることをイネー ブルすることを特徴とする請求の範囲第１５２項に記載のインタフェース。 １５４．前記メッセージ・データ・レシーバはさらに、イジェクタ・ポートを識 別するメッセージ状況情報ロード操作時にメッセージ状況情報を前記イジェクタ ・ポート状況情報ストアのいずれかにロードすることができ、各有効フラグ条件 付け回路はさらにメッセージ状況情報ロード操作時に選択したメッセージ状況情 報を関連のイジェクタ・ポート状況情報ストアにロードしたことを受けて、関連 の有効フラグを有効条件に条件づけることを選択的にイネーブルすることを特徴 とする請求の範囲第１５３項に記載のインタフェース。 １５５．前記メッセージ・データ・レシーバは一連のメッセージ・データ・ワー ドを繰り返し検索することによってメッセージ・データ項目を検索し、該一連の メッセージ・データ・ワードはメッセージ・データ項目を構成し、メッセージに 関連するメッセージ状況情報はメッセージに関連するメッセージ・データ項目を 構成する一連のメッセージ・データ・ワード内のメッセージ・データ・ワードの 個数を示したメッセージ長値を収めているメッセージ長フィールドと該メッセー ジ・データ・レシーバによって検索されるメッセージ・データ・ワードの個数を 示した長さ残存値を収めている長さ残存フィールドとを含んでおり、前記有効フ ラグ条件付け回路はメッセージ長値と長さ残存値との比較を受けてメッセージ状 況情報ロード操作時に有効フラグの条件付けをイネーブルすることを特徴とする 請求の範囲第１５４項に記載のインタフェース。 １５６．前記の各有効フラグ条件付け回路はさらに、有効フラグが有効条件にあ る場合、有効フラグに関連するイジェクタ・ポートを指定しているメッセージ検 索要求をメッセージ検索制御回路が受信するとそれを受けて関連有効フラグを無 効条件に条件づけるイジェクタ・ポート・フラグ・リセット回路を含む有効フラ グ・リセット回路を含むことを特徴とする請求の範囲第１５３項に記載のインタ フェース。 １５７．（Ａ）前記ファントム状況情報ストアはさらに、メッセージ状況情報が 該ファントム状況情報ストアにストアされているイジェクタ・ポートを識別する イジェクタ・ポート識別子を生成するように前記ファントム・ストア制御回路を 条件づけるイジェクタ・ポート・ポインタを含んでおり、 （Ｂ）前記有効フラグ・リセット回路はさらに、イジェクタ・ポート・ポインタ が有効フラグに関連するイジェクタ・ポートを指示していて、有効フラグが有効 条件にある場合、ファントム・イジェクタ・ポートを指定したメッセージ検索要 求をメッセージ検索回路が受信すると、それを受けて関連有効フラグを無効条件 に条件づけるファントム・ポート・フラグ・リセット回路を含んでいることを特 徴とする請求の範囲第１５５項に記載のインタフェース。 １５８．前記ファントム・ストア制御回路はさらに、それぞれのイジェクタ・ポ ートによるメッセージ状況情報の生成と前記イジェクタ・ボード・ポインタの現 在条件を受けて、該イジェクタ・ポート・ポインタの条件の更新を制御するイジ ェクタ・ポート・ポインタ制御回路を含むことを特徴とする請求の範囲第１５６ 項に記載のインタフェース。 １５９．前記メッセージ・データ・リシーバはさらに、メッセージ状況情報を前 記イジエクタ・ポート状況情報ストアのいずれかにロードすることができ、前記 イジエクタ・ポール・ポインタ制御回路はさらに、該メッセージ・データ・レシ ーバが前記イジェクタ・ポート・ポインタによって現在指示されているイジェク タ・ボード・ポインタに関連するイジェクタ・ポート状況情報ストアにメッセー ジ状況情報をロードすると、それを受けて該イジェクタ・ポート・ポインタの条 件を制御することを特徴とする請求の範囲第１５７項に記載のインタフェース。 １６０．前記イジェクタ・ポート・ポインタ制御回路は、 （Ａ）各々がイジェクタ・ポートに関連づけられていて、他のイジェクタ・ポー トが現在メッセージ状況情報を生成していない場合、それぞれのイジェクタ・ポ ートがメッセージ状況情報を生成すると、それを受けてそれぞれのイジェクタ・ ポートを識別するように前記イジェクタ・ポート・ポインタを条件づけることを 可能にする複数のそれぞれのポート条件イネーブル回路と、 （Ｂ）複数のイジェクタ・ポートがメッセージ状況情報を同時に生成したことを 受けておよびイジェクタ・ポート・ポインタの現在条件を受けて、該イジェクタ ・ポートの１つを選択的に識別するように該イジェクタ・ボート・ポインタを条 件づけることを可能にする受信メッセージ・ポート仲裁回路とを含むことを特徴 とする請求の範囲第１５７項に記載のインタフェース。 １６１．前記メッセージ・データ・レシーバはさらに、メッセージ状況情報を前 記イジェクタ・ポート状況情報ストアのいずれかにロードすることができ、前記 イジェクタ・ポート・ポインタ制御回路はさらに、前記イジェクタ・ポート・ポ インタによって現在指定されているイジェクタ・ポートに関連するイジェクタ・ ポート状況情報ストアに該メッセージ・データ・レシーバがメッセージ状況情報 をロードすると、それを受けて該イジェクタ・ポート・ポインタの条件を制御す るメッセージ・データ・レシーバ制御ポート仲裁回路を含んでいることを特徴と する請求の範囲第１５９項に記載のインタフェース。 １６２．前記ファントム状況情報ストアはさらに複数のイジェクタ・ポート状況 情報ストア制御回路から構成され、各制御回路は、 （Ａ）関連イジェクタ・ポートによって生成されたメッセージ状況情報を各イジ ェクタ・ポート状況情報ストアにストアすることを制御するイジェクタ・ポート ・ストア制御回路と、 （Ｂ）ファントム・ストア制御回路が前記ファントム・ポートを指定したメッセ ージ検索要求を受けて、関連イジェクタ・ポートのシャドウ状況ストアからの状 況情報を前記ファントム状況ストアにストアするようにイネーブルしていた場合 、該ファントム・ポートを指定したメッセージ検索要求を受けて、関連イジェク タ・ポートのイジェクタ・ポート情報ストアにストアされているメッセージ状況 情報を無効化することを制御するイジェクタ・ポート無効化制御回路とを含むこ とを特徴とする請求の範囲第１５２項に記載のインタフェース。 １６３．（Ａ）前記ファントム状況情報ストアはさらに、メッセージ状況情報が 該ファントム状況情報ストアにストアされているイジェクタ・ポートを識別する イジェクタ・ポート識別子を生成するように前記ファントム・ストア制御回路に よって条件づけられたイジェクタ・ポート・ポインタを含んでおり、（Ｂ）前記 ファントム・ストア制御回路は関連有効フラグが有効条件をもつ場合、イジェク タ・ポート識別子によって識別されたイジェクタ・ポートに関連するシャドウ状 況ストアからの状況情報を前記ファントム状況ストアにストアすることを制御し 、（Ｃ）各イジェクタ・ポート状況情報ストア制御回路のイジェクタ・ポート無 効化制御回路は関連イジェクタ・ポートのイジェクタ・ポート情報ストアにスト アされたメッセージ状況情報の無効化を制御する際にイジェクタ・ポート識別子 を使用することを特徴とする請求の範囲第１６１項に記載のインタフェース。 １６４．ルーチング・ネットワークによって相互に接続された複数のメッセージ 生成ノードから構成され、（Ａ）ルーチング・ネットワークは各々が前記メッセ ージ生成要素相互間でメッセージを転送するための複数のルーチング・ネットワ ーク・セクションを含んでおり、 （Ｂ）各メッセージ生成ノードは、 （ｉ）メッセージ・データ項目を生成するメッセージ・データ・ジェネレータを 含み、各メッセージ・データ項目は前記ルーチング・ネットワーク・セクション の１つを示しているか、あるいは該ルーチング・ネットワーク・セクションのど れも示していないで、 （ｉｉ）インタフェースを含み、該インタフェースは、 （ａ）各々がルーチング・ネットワーク・セクションを指定したメッセージ・デ ータ項目を受信し、ルーチング・ネットワーク・セクションのどれも指定してい ないメッセージ・データ項目とイネーブリング信号の条件を受信すると、それを 受けて該ルーチング・ネットワークの関連ルーチング・ネットワーク・セクショ ンを経由して転送するメッセージを生成する複数のメッセージ・インジェクタ・ ポートを含み、 （ｂ）ルーチング・ネットワーク・セクションのどれも指定していないメッセー ジ・データ項目を受けてメッセージを選択的に生成するように前記メッセージ・ インジェクタ・ポートの各々のイネーブリング信号を選択的に条件づけるターゲ ット選択回路を含み、該ターゲット選択回路は該イネーブリング信号の各々の現 在の条件と該それぞれのメッセージ・インジェクタ・ポートの条件を受けて該イ ネーブリング信号を条件づけることを特徴とするディジタル・コンピュータ。 １６５．各メッセージ・インジェクタ・ポートは現在メッセージ・データ項目を 受信できる状態にあることを示している状況信号を生成し、前記ターゲット選択 回路は前記メッセージ・インジェクタ部分のすべてからの状況信号を使用して、 それぞれのイネーブリング信号を制御することを特徴とする請求の範囲第１６４ 項に記載のディジタル・コンピュータ。 １６６．前記ターゲット選択回路は、 （Ａ）前記インジェクタ・ポートの１つを識別するターゲット識別子をストアし 、それを受けて前記イネーブリング信号を条件づけるターゲット・レジスタを備 え、 （Ｂ）前記ターゲット・レジスタからイネーブリング信号の少なくとも一部を受 信して、前記インジェクタ・ポートの別のポートを識別する更新したターゲット 識別子を識別する更新ターゲット信号を生成するように接続された次のターゲッ ト識別回路を備え、前記ターゲット・レジスタは該イネープリング信号の条件を 更新するターゲット更新イネーブル信号に対して前記更新したターゲット識別子 をストアし、（Ｃ）イネープリング信号、状況信号および前記メッセージ・デー タ・ジェネレータからのメッセージ・データ項目の受信を受けて、前記ターゲッ ト更新イネーブル信号を生成するターゲット・レジスタ更新制御回路を備えたご とを特徴とする請求の範囲第１６５項に記載のディジタル・コンピュータ。 １６７．前記ターゲット・レジスタ更新制御回路は、（Ａ）状況信号とそれぞれ のイネーブル信号の条件を受けて更新イネーブル信号を生成するターゲット更新 イネーブル回路と、 （Ｂ）メッセージ・データ・ジェネレータからメッセージ・データ項目を受信す ると、それを受けてターゲット・レジスタをイネーブルして更新したターゲット 識別子をストアする更新イネーブル信号を結合し、メッセージ・データ項目を受 信した結果状況信号が変化すると、それを受けてイネーブル信号を更新するよう にイネーブルする一致回路とを備えたことを特徴とする請求の範囲第１６６項に 記載のディジタル・コンピュータ。 １６８．前記ターゲット更新イネーブル回路は、（Ａ）各々がメッセージ・イン ジェクタ・ポートに関連づけられて、別のメッセージ・データ項目を受信不能で あることを示す関連ポートの状況信号とルーチング・ネットワーク・セクション のどれも指定していないメッセージ・データ項目を受信できるように条件づけら れた関連ポートのイネーブル信号を同時に受けると、ポート・ワイズのターゲッ ト更新制御信号を条件づける複数のポート・ワイズ更新制御回路と、（Ｂ）更新 したターゲット情報で指定されたインジェクタ・ポートの状況信号がインジェク タ・ポートがメッセージ・データ項目を受信可能であることを示していると、新 しいターゲット更新制御信号を条件づける新しいターゲット更新制御回路と、 （Ｃ）前記ポート・ワイズ更新制御回路によって生成されたポート・ワイズ・タ ーゲット更新制御信号の条件および前記新しいターゲット更新制御回路からの新 しいターゲット更新制御信号を受けて前記更新イネーブル信号を生成する更新イ ネーブル信号ジェネレータとを備えたことを特徴とする請求の範囲第１６７項に 記載のディジタル・コンピュータ。 １６９．前記ルーチング・ネットワークは２つのルーチング・ネットワーク・セ クションを含み、各メッセージ生成ノードのインタフェースは２つのインジェク タ・ポートを含み、前記ターゲット選択回路は、（Ａ）前記インジェクタ・ポー トの１つを識別したターゲット識別子をストアするターゲット・フリップフロッ プを備え、前記ターゲット・ラッチは該インジェクタ・ボートの一方に関連する イネーブリング信号を構成する出力信号をそれを受けて生成し、（Ｂ）前記ター ゲット・フリップフロップによって生成されたイネープリング信号を受信して、 該インジェクタ・ポートの他方に関連するイネープリング信号を構成する出力信 号を生成するように接続された補数回路を備え、出力信号はさらに、ターゲット 更新イネーブル信号を受けて前記ターゲット・フリップフロップの更新条件を制 御するように該ターゲット・フリップフロップの入力に結合され、 （Ｃ）イネープリング信号、状況信号および前記メッセージ・データ・ジェネレ ータからのメッセージ・データ項目の受信を受けて前記ターゲット更新イネーブ ル信号を生成するターゲット・レジスタ制御回路を備えたことを特徴とする請求 の範囲第１６５項に記載のディジタル・コンピュータ。 １７０．前記ターゲット・レジスタ更新制御回路は、（Ａ）状況信号およびそれ ぞれのイネーブル信号の条件を受けて更新イネーブル信号を生成するターゲット 更新イネーブル回路と、 （Ｂ）メッセージ・データ・ジェネレータからメッセージ・データ項目を受信す ると、それを受けてターゲット・フリップフロップをイネーブルして前記補数回 路からの出力信号をストアする更新イネーブル信号を結合し、これによってメッ セージ・データ項目の受信の結果状況信号が変化すると、それを受けてイネープ リング信号を更新する一致回路とを含むことを特徴とする請求の範囲第１６９項 に記載のディジタル・コンピュータ。 １７１．前記ターゲット更新イネーブル回路は、（Ａ）各々がメッセージ・イン ジェクタ・ポートに関連づけられていて、別のメッセージ・データ項目の受信が 不能であることを示す関連ポートの状況信号とルーチング・ネットワーク・セク ションのどれも指定していないメッセージ・データ項目を受信できるように条件 づけられた関連ポートのイネーブル信号を同時に受けると、ポート・ワイズ更新 制御信号を条件づける複数のポート・ワイズ更新制御回路と、（Ｂ）更新したタ ーゲット情報が示しているインジェクタ・ポートの状況信号がインジェクタ・ポ ートがメッセージ・データ項目を受信できることを示していると、新しいターゲ ット更新制御信号を条件づける新しいターゲット更新制御回路と、 （Ｃ）前記ポート・ワイズ更新制御回路によって生成されたポート・ワイズ・タ ーゲット更新制御回路の条件と前記新しいターゲット更新制御回路からの新しい ターゲット更新制御信号を受けて前記更新イネーブル信号を生成する更新イネー ブル信号ジェネレータとを備えたことを特徴とする請求の範囲第１７０項に記載 のディジタル・コンピュータ。 １７２．メッセージ生成ノードからメッセージ・データ項目を受けると、ルーチ ング・ネットワークを経由して転送するメッセージを生成するインタフェースで あって、 （Ａ）インジェクタ・ポートを指定したメッセージ・データ項目を受け、インジ ェクタ・ポートのどれも指定していないメッセージ・データ項目とイネーブリン グ信号の条件を受信すると、前記ルーチング・ネットワークの関連ルーチング・ ネットワーク・セクションを経由して転送するメッセージを生成する複数のメッ セージ・インジェクタ・ポートを含み、（Ｂ）インジェクタ・ポートのどれも指 定していないメッセージ・データ項目を受けると、前記インジェクタ・ポートの 各々のイネーブリンク信号をメッセージを選択的に生成できるように選択的に条 件づけるターゲット選択回路を含み、該ターゲット選択回路は前記イネーブリン グ信号の現在の条件と前記それぞれのメッセージ・インジェクタ・ポートの条件 を受けて該イネーブリング信号を条件づけることを特徴とするインタフェース。 １７３．各メッセージ・インジェクタ・ポートは現在メッセージ・データ項目を 受信できることを示している状況信号を生成し、前記ターゲット選択回路はそれ ぞれのイネーブリング信号を条件づける際に前記メッセージ・インジェクタ部分 のすべてからの状況信号を使用することを特徴とする請求の範囲第１７２項に記 載のインタフェース。 １７４．前記ターゲット選択回路は、 （Ａ）前記インジェクタ・ポートの１つを識別したターゲット識別子をストアし 、それを受けて前記イネーブリング信号を条件づけるターゲット・レジスタを備 え、 （Ｂ）前記ターゲット・レジスタからイネーブリング信号の少なくとも一部を受 信して、前記インジェクタ・ポートの別のものを識別した更新されたターゲット 識別子を指定した更新ターゲット信号を生成するように接続された次のターゲッ ト識別回路を備え、該ターゲット・レジスタは前記イネーブリング信号の条件を 更新するターゲット更新イネーブル信号に関連して該更新されたターゲット識別 子をストアし、（Ｃ）イネープリング信号、状況信号を受けて、および前記メッ セージ・データ・ジェネレータからメッセージ・データ項目の受信を受けて前記 ターゲット更新イネーブル信号を生成するターゲット・レジスタ更新制御回路を 備えたことを特徴とする請求の範囲第１７３項に記載のインタフェース。 １７５．前記ターゲット・レジスタ更新制御回路は、（Ａ）状況信号およびそれ ぞれのネーブル信号の条件を受けて更新イネーブル信号を生成するターゲット更 新イネーブル回路と、 （Ｂ）メッセージ・データ・ジェネレータからメッセージ・データ項目の受信を 受けて、更新したターゲット識別子をストアするようにターゲット・レジスタを イネーブルする更新イネーブル信号を結合し、これによってメッセージ・データ 項目の受信の結果状況信号が変化すると、それを受けてイネーブリング信号を更 新する子とを可能にする一致回路とを含むことを特徴とする請求の範囲第１７４ 項に記載のインタフェース。 １７６．前記ターゲット更新イネーブル回路は、（Ａ）各々がメッセージ・イン ジェクタ・ポートに関連づけられていて、別のメッセージ・データ項目を受信不 能であることを示した関連ポートの状況信号とインジェクタ・ポートのどれも指 定していないメッセージ・データ項目を受信できるように条件づけられた関連ポ ートのイネーブル信号を同時に受けると、ポート・ワイズ・ターゲット更新制御 信号を条件づける複数のポート・ワイズ更新制御回路と、 （Ｂ）更新したターゲット情報によって指定されたインジェクタ・ポートの状況 信号がインジェクタ・ポートがメッセージ・データ項目を受信できることを示し ていると、新しいターゲッド更新制御信号を条件づける新しいターゲット更新制 御回路と、 （Ｃ）前記ポート・ワイズ更新制御回路によって生成されたポート・ワイズ・タ ーゲット更新制御信号の条件と前記新しいターゲット更新制御回路からの新しい ターゲット更新制御信号を受けて前記更新イネーブル信号を生成する更新イネー ブル信号ジェネレータとを含むことを特徴とする請求の範囲第１７５項に記載の インタフェース。 １７７．該インタフェースは２つのインジェクタ・ポートを含み、前記ターゲッ ト選択回路は、（Ａ）該インジェクタ・ポートの１つを識別したターゲット識別 子をストアするターゲット・フリップフロップを備え、前記ターゲット・ラッチ はそれを受けて該インジェクタ・ポートの一方に関連するイネーブリング信号を 構成する出力信号を生成し、（Ｂ）前記ターゲット・フリップフロップによって 生成されたイネーブリング信号を受信し、該インジェクタ・ポートの他方に関連 するイネーブリンク信号を構成する出力信号を生成するように接続された補数回 路を備え、出力信号はさらに、ターゲット更新イネーブル信号を受けて該ターゲ ット・フリップフロップの入力に結合されて該ターゲット・フリップフロップの 更新された条件を制御し、 （Ｃ）イネーブリング信号、状況信号および前記メッセージ・データ・ジェネレ ータからのメッセージ・データ項目の受信を受けて前記ターゲット更新イネーブ ル信号を生成するターゲット・レジスタ更新制御回路を備えたことを特徴とする 請求の範囲第１７３項に記載のインタフェース。 １７８．前記ターゲット・レジスタ更新制御回路は、（Ａ）状況信号およびそれ ぞれのイネーブル信号の条件を受けて更新イネーブル信号を生成するターゲット 更新イネーブル回路と、 （Ｂ）メッセージ・データ・ジェネレータからメッセージ・データ項目を受信す ると、それを受けてターゲット・フリップフロップをイネーブルして前記補数回 路からの出力信号をストアする更新イネーブル信号を結合し、それによってメッ セージ・データ項目の受信の結果状況信号が変化すると、それを受けてイネーブ リング信号を更新する子とを可能にする一致回路とを含むことを特徴とする請求 の範囲第１７７項に記載のインタフェース。 １７９．前記ターゲット更新イネーブル回路は、（Ａ）各々がメッセージ・イン ジェクタ・ポートに関連づけられていて、別のメッセージ・データ項目が受信不 能であることを示している関連ポートの状況信号およびインジェクタ・ポートの どれも指定していないメッセージ・データ項目を受信することを可能にするよう に条件づけられた関連ポートのイネーブル信号を同時に受けると、ポート・ワイ ズ・ターゲット更新制御信号を条件づける複数のポート・ワイズ更新制御回路と 、 （Ｂ）更新したターゲット情報によって指定されたインジェクタ・ポートの状況 信号がインジェクタ・ポートがメッセージ・データ項目を受信できることを指名 していると、新しいターゲット更新制御信号を条件づける新しいターゲット更新 制御回路と、（Ｃ）前記ポート・ワイズ更新制御回路によって生成されたポート ・ワイズ・ターゲット更新制御信号の条件および前記新しいターゲット更新制御 回路からの新しいターゲット更新制御信号を受けると、前記更新イネーブル信号 を生成する更新イネーブル信号ジェネレータとを備えたことを特徴とする請求の 範囲第１７８項に記載のインタフェース。 １８０．複数の入力回路からのメッセージを出力回路に結合することを制御する 仲裁回路であり、前記スイッチは各々が関連入力回路からのメッセージを出力回 路に選択的に結合する複数のスイッチング・セルを含んでおり、 （Ａ）関連出力回路を指定している出力回路要求を入力回路から受け、さらに、 選択した仲裁優先度を設定した仲裁制御信号を受けて、１つの入力回路を指定し た入力回路選択信号を生成する仲裁セル・ネットワークを備え、 （Ｂ）仲裁セル・ネットワークをイネーブルして優先度をそれぞれの入力回路間 で変化させる仲裁制御信号を生成する仲裁セル・ネットワーク制御回路を備え、 （Ｃ）各々が前記出力回路に関連する複数のスイッチング・セルの１つに関連づ けられた複数のスイッチング・セル・イネーブル信号の１つ選択的に生成するセ ル選択イネーブル回路を備え、該セル選択イネーブル回路は入力回路選択信号お よび出力回路に関連するスイッテイング・セルからの選択イネーブル信号を受け て、前記スイッチング・セル・イネーブル信号を生成することを特徴とする仲裁 回路。 １８１．前記仲裁セル・ネットワークは複数の仲裁ステージに接続された複数の 仲裁セルから構成され、前記仲裁セル・ネットワーク制御回路によって生成され た前記仲裁制御信号は各々が仲裁ステージに関連づけられた複数の仲裁ステージ 制御信号からなり、第１ステージの各仲裁セルは前記入力回路のうち選択された 回路からの出力回路要求信号およびそこに接続されたそれぞれの入力回路間の優 先度を設定する関連仲裁ステージ制御信号の条件を受けて仲裁出力回路要求信号 を生成し、後続段のステージの各仲裁セルは前段ステージの仲裁セルのうち選択 されたセルからの仲裁出力回路要求信号とその条件が前段ステージのそれぞれの 仲裁セルの優先度を設定している関連ステージ仲裁制御信号を受けて仲裁出力回 路要求信号を生成し、最終段ステージの仲裁セルによって生成された仲裁出力回 路要求信号は入力回路選択信号を構成し、最大でも１つの入力回路を指定してい ることを特徴とする請求の範囲第１８０項に記載の仲裁回路。 １８２．仲裁セル・ネットワーク制御回路は、（Ａ）ｎ項コード値（“ｎ”はそ の出力回路要求信号が仲裁セルに送られる入力回路の個数を表す）を表した前記 仲裁ステージ制御信号を生成する仲裁カウンタを含み、該仲裁カウンタはカウン タ制御信号を受けて動作し、 （Ｂ）仲裁ステージ制御信号が仲裁セル・ネットワークをイネーブルして、週津 緑化色要求信号が肯定されている入力回路の入力回路選択信号を生成することを 可能にするように仲裁カウンタを制御するカウンタ制御回路を含むことを特徴と する請求の範囲第１８１項に記載の仲裁回路。 １８３．前記入力回路は事実上各々が入力回路識別値によって識別されたシリー ズを構成し、前記仲裁セル・ネットワークは、入力回路識別値が仲裁カウンタか らのｎ項コード値に一致している入力回路から受信した出力回路要求信号を入力 回路選択信号として結合し、前記カウンタ制御回路はそのｎ項コード値が出力回 路要求信号が肯定された入力回路に関連する入力回路識別値に一致する仲裁ステ ージ制御信号を生成するまで仲裁カウンタをインクリメントさせることを特徴と する請求の範囲第１８２項に記載の仲裁回路。 １８４．さらに、出力回路に関連する出力回路要求信号のいずれかが入力回路の いずれかによって生成されていると、出力要求イネーブル信号を生成する仲裁イ ネーブル回路を備えており、セル選択イネーブル回路はさらに、出力要求イネー ブル信号の条件を受けて仲裁制御信号の生成を条件づけることを特徴とする請求 の範囲第１８０項に記載の仲裁回路。 １８５．複数の入力回路からのメッセージを複数の出力回路のいずれかに結合す ることを制御する仲裁回路であり、前記スイッチはスイッチング・セル・イネー ブル信号を受けて、各々が関連入力回路からのメッセージを出力回路に選択的に 結合する複数のスイッチング・セルを含み、 （Ａ）前記入力回路から出力回路要求信号を受信し、それを受けて優先出力回路 要求信号を生成する入力回路要求優先度回路を備え、優先出力回路要求信号は該 出力回路要求信号間の相対的優先度レベルを指定しており、 （Ｂ）前記出力回路から出力回路選択イネーブル信号を受信し、それを受けて優 先出力回路選択イネーブル信号を生成する出力回路可用性優先度回路を備え、優 先出力回路選択イネーブル信号は該出力回路選択イネーブル信号間の相対的優先 度レベルを指定しており、 （Ｃ）各々が出力回路に関連する複数のスイッチング・セルの１つに関連づけら れたスイッチング・セル・イネーブル信号を選択的に生成する入力要求／出力可 用性整合回路を備え、前記セル選択イネーブル回路は前記優先出力要求信号と前 記優先出力回路選択イネーブル信号を受けて前記スイッチング・セル・イネーブ ル信号を生成して、該入力回路からの出力回路要求信号によって示された出力回 路要求を、各々がそれぞれの相対的優先度に相対するように出力回路イネーブル 信号によって示された使用可能出力回路に一致させることを特徴とする仲裁回路 。 １８６．前記入力回路要求優先度回路は、（Ａ）前記入力回路間の相対的優先度 を定期的に設定する入力回路優先度設定回路と、 （Ｂ）出力回路要求信号を生成する該入力回路の各々について、前記入力回路優 先度設定回路によって指定された入力回路の優先度レベルで判断された複数の出 力回路優先度信号のうちの選択された信号を生成する出力要求エニュメレータ回 路とを含むことを特徴とする請求の範囲第１８５項に記載の仲裁回路。 １８７．前記入力回路優先度設定回路は相対的優先度レベルをラウンド・ロビン 方式で定期的に更新することを特徴とする請求の範囲第１８６項に記載の仲裁回 路。 １８８．前記出力回路可用性優先度回路は、（Ａ）前記出力回路間の相対的優先 度を定期的に設定する出力回路優先度設定回路と、 （Ｂ）出力回路選択イネーブル信号を生成する前記出力回路の各々について、前 記出力回路優先度設定回路によって指定された出力回路の優先度レベルによって 判断された複数の出力選択優先度信号のうちの選択された信号を生成する出力回 路使用可能エニュメレータ回路とを含むことを特徴とする請求の範囲第１８５項 に記載の仲裁回路。 １８９．前記出力回路優先度設定回路は相対的優先度レベルをラウンド・ロビン 方式で定期的に更新することを特徴とする請求の範囲第１８８項に記載の仲裁回 路。 １９０．ルーチング・ネットワークによって相互に接続された複数のメッセージ 処理要素から構成され、（Ａ）該ルーチング・ネットワークはルーチング同期化 信号に従って該メッセージ処理要素間でメッセージを転送し、 （Ｂ）各メッセージ処理要素は、 （ｉ）生成要素同期化信号に従ってメッセージを生成するメッセージ処理手段と 、 （ｉｉ）メッセージを前記メッセージ処理手段と前記ルーチング・ネットワーク 間に結合するインタフェース手段とを含み、該インタフェース手段は、 （ａ）バッファされたメッセージを前記ルーチング同期化信号に従って該ルーチ ング・ネットワークに送信するメッセージ・トランスミッタを含み、該メッセー ジ・トランスミッタはバッファされたメッセージをルーチング・ネットワークに 転送することを制御するトランスミッタ・フロー制御信号を生成し、 （ｂ）同期化されたトランスミッタ・フロー制御信号を受けて前記メッセージ処 理手段からメッセージを受信し、該受信したメッセージを前記メッセージ・トラ ンスミッタにバッファされたメッセージとして供給するバッファを含み、 （ｃ）前記トランスミッタ・フロー制御信号と前記処理要素同期化信号を受けて 前記同期化されたトランスミッタ・フロー制御信号を生成するシンクロナイザを 含むことを特徴とするデータ処理システム。 １９１．前記シンクロナイザは、 （Ａ）前記トランスミッタ・フロー制御信号をラッチするトランスミッタ・フロ ー制御信号ラッチを含み、該トランスミッタ・フロー制御信号ラッチは前記メッ セージ・トランスミッタが該トランスミッタ・フロー制御信号を肯定すると、そ れを受けてラッチされたトランスミッタ・フロー制御信号を肯定し、（Ｂ）前記 トランスミッタ・フロー制御信号ラッチに接続され、前記処理要素同期化信号を 受けて前記ラッチされたトランスミッタ・フロー制御信号をラッチすることによ って、前記同期化されたトランスミッタ・フロー制御信号を生成する同期化バッ ファを含むことを特徴とする請求の範囲第１９０に記載のデータ処理システム。 １９２．前記処理要素同期化信号は一連の順次クロック刻時の形体をしており、 前記同期化バッファは前記トランスミッタ・フロー制御信号ラッチが前記ラッチ されたトランスミッタ・フロー制御信号を肯定したあとに続く該処理要素同期化 信号の所定数のクロック刻時だけ前記同期化されたトランスミッタ・フロー制御 信号を生成することを特徴とする請求の範囲第１９１項に記載のデータ処理シス テム。 １９３．前記同期化バッファはさらに、該同期化バッファが前記同期化されたト ランスミッタ・フロー制御信号を生成した時、それを受けて前記トランスミッタ ・フロー制御信号ラッチをイネーブルして、ラッチされたトランスミッタ・フロ ー制御信号を否定するように接続されていることを特徴とする請求の範囲第１９ １項に記載のデータ処理システム。 １９４．さらに、前記処理要素同期化信号に従って前記メッセージ処理手段に転 送するためのメッセージを前記ルーチング・ネットワークから受信し、前記イン タフェースはさらに、 （Ａ）前記ルーチング同期化信号に従って該ルーチング・ネットワークからメッ セージを受信するメッセージ・レシーバを含み、該メッセージ・レシーバはそこ からのメッセージ転送を制御するレシーバ・トランスミッタ・フロー制御信号を 生成し、 （Ｂ）周期化レシーバ・フロー制御信号を受けて前記メッセージ・レシーバから メッセージを受信し、該受信したメッセージを前記処理要素同期化信号に従って 前記メッセージ処理手段に供給するバッファを含み、（Ｃ）前記レシーバ・フロ ー制御信号と前記処理要素同期化信号を受けて前記同期化されたレシーバ・フロ ー制御信号を生成するシンクロナイザを含むことを特徴とする請求の範囲第１９ ０に記載のデータ処理システム。 １９５．前記シンクロナイザは、 （Ａ）前記レシーバ・フロー制御信号をラッチするレシーバ・フロー制御信号ラ ッチを含み、該レシーバ・フロー制御信号ラッチは前記メッセージ・レシーバが 該レシーバ・フロー制御信号を肯定すると、ラッチされたレシーバ・フロー制御 信号を肯定し、（Ｂ）前記レシーバ・フロー制御信号ラッチに接続されて、前記 処理要素同期化信号を受けて前記ラッチされたレシーバ・フロー制御信号をラッ チし、それによって前記同期化されたレシーバ・フロー制御信号を生成する同期 化バッファを含むことを特徴とする請求の範囲第１９４項に記載のデータ処理シ ステム。 １９６．前記処理要素同期化信号は一連の順次クロック刻時の形体をしており、 前記同期化バッファは前記レシーバ・フロー制御信号ラッチが前記ラッチされた レシーバ・フロー制御信号を肯定した後に続く前記処理要素同期化信号の所定数 のクロック刻時だけ前記同期化されたレシーバ・フロー制御信号を生成すること を特徴とする請求の範囲第１９５項に記載のデータ処理システム。 １９７．前記同期化バッファはさらに、該同期化バッファが前記同期化レシーバ ・フロー制御信号を生成すると、それを受けて前記レシーバ・フロー制御信号ラ ッチをイネーブルしてラッチされたレシーバ・フロー制御信号を否定するように 接続されていることを特徴とする請求の範囲第１９５項に記載のデータ処理シス テム。 １９８．ルーチング・ネットワークによって相互に接続された複数の処理要素か ら構成されたデータ処理システムで使用されるメッセージ処理要素であり、該ル ーチング・ネットワークはルーチング同期化信号に従って該メッセージ処理要素 間でメッセージを転送し、（Ａ）処理要素同期化信号に従ってメッセージを生成 するメッセージ処理手段と、 （Ｂ）メッセージを前記メッセージ処理手段と前記ルーチング・ネットワーク間 で結合するインタフェース手段とを含み、該インタフェース手段は、（ｉ）バッ ファされたメッセージを前記ルーチング同期化信号に従って前記ルーチング・ネ ットワークに送信するメッセージ・トランスミッタを含み、該メッセージ・トラ ンスミッタはバッファされたメッセージをルーチング・ネットワークに転送する のを制御するためのトランスミッタ・フロー制御信号を生成し、 （ｉｉ）同期化されたトランスミッタ・フロー制御信号を受けて前記メッセージ 処理手段からメッセージを受信し、該受信したメッセージをバッファされたメッ セージとして前記メッセージ・トランスミッタに供給するバッファを含み、 （ｉｉ）前記トランスミッタ・フロー制御信号と前記処理要素同期化信号を受け て前記同期化されたトランスミッタ・フロー制御信号を生成するシンクロナイザ を含むことを特徴とするメッセージ処理要素。 １９９．前記シンクロナイザは、 （Ａ）前記トランスミッタ・フロー制御信号をラッチするトランスミッタ・フロ ー制御信号ラッチを含み、該トランスミッタ・フロー制御信号ラッチは前記メッ セージ・トランスミッタが前記トランスミッタ・フロー制御信号を肯定するとそ れを受けて、ラッチされたトランスミッタ・フロー制御信号を肯定し、（Ｂ）前 記トランスミッタ・フロー制御信号ラッチに接続され、前記処理要素同期化信号 を受けて前記ラッチされたトランスミッタ・フロー制御信号をラッチすることに よって、前記同期化されたトランスミッタ・フロー制御信号を生成する同期化バ ッファを含むことを特徴とする請求の範囲第１９８項に記載のメッセージ処理要 素。 ２００．前記処理要素同期化信号は一連の順次クロック刻時の形体をしており、 前記同期化バッファは前記トランスミッタ・フロー制御信号ラッチが前記ラッチ されたトランスミッタ・フロー制御信号を肯定した後に続く前記処理要素同期化 信号の所定数のクロック刻時だけ前記同期化されたトランスミッタ・フロー制御 信号を生成することを特徴とする請求の範囲第１９９項に記載のメッセージ処理 要素。 ２０１．前記同期化バッファはさらに、該同期化バッファによる前記同期化され たトランスミッタ・フロー制御信号の生成を受けて、前記トランスミッタ・フロ ー制御信号をイネーブルして、ラッチされたトランスミッタ・フロー制御信号を 否定するように接続されることを特徴とする請求の範囲第１９９項に記載のメッ セージ処理要素。 ２０２．さらに、前記ルーチング・ネットワークからメッセージを受信して・前 記処理要素同期化信号に従って前記メッセージ処理要素に転送し、前記インタフ ェース手段はさらに、 （Ａ）前記ルーチング同期化信号に従って該ルーチン・ネットワークからメッセ ージを受信するメッセージ・レシーバを含み、該メッセージ・レシーバはそこか らメッセージを転送するのを制御するレシーバ・トランスミッタ・フロー制御信 号を生成し、（Ｂ）同期化されたレシーバ・フロー制御信号を受けて前記メッセ ージ・レシーバからメッセージを受信し、前記処理要素同期化信号に従って該受 信したメッセージを前記メッセージ処理手段に供給するバッファを含み、 （Ｃ）前記レシーバ・フロー制御信号と前記処理要素同期化信号を受けて前記同 期化されたレシーバ・フロー制御信号を生成するシンクロナイザを含むことを特 徴とする請求の範囲第１９８項に記載のメッセージ処理要素。 ２０３．前記シンクロナイザは、 （Ａ）前記レシーバ・フロー制御信号をラッチするレシーバ・ブロー制御信号ラ ッチを含み、該レシーバ・フロー制御信号ラッチは前記メッセージ・レシーバが 該レシーバ・フロー制御信号を肯定すると、それを受けて、ラッチされたレシー バ・フロー制御信号を肯定し、 （Ｂ）前基処理要素同期化信号を受けて、前記ラッチされたレシーバ・フロー制 御信号をラッチする前記レシーバ・フロー制御信号ラッチに接続され、前記同期 化されたレシーバ・フロー制御信号を生成する同期化バッファをも含むことを特 徴とする請求の範囲第２０２項に記載のメッセージ処理要素。 ２０４．前記処理要素同期化信号は一連の順次クロック刻時の形体をとっており 、前記同期化バッファは前記レシーバ・フロー制御信号ラッチが前記ラッチされ たレシーバ・フロー制御信号を肯定した後に続く前記処理要素同期化信号の所定 数のクロック刻時だけ前記同期化されたレシーバ・フロー制御信号を生成するこ とを特徴とする請求の範囲第２０３項に記載のメッセージ処理要素。 ２０５．前記同期化バッファはさらに、該同期化バッファによる前記同期化され たレシーバ・フロー制御信号の肯定を受けて、前記レシーバ・フロー制御信号２ ０９．前記同期化バッファはさらに、該同期化バッファによる前記同期化された トランスミッタ・フロー制御信号の生成を受けて、前記トランスミッタ・フロー 制御信号ラッチをイネーブルしてラッチされたトランスミッタ・フロー制御信号 を否定するように接続されることを特徴とする請求の範囲第２０７項に記載のデ ータ処理システム。 ２１０．（Ａ）各々がメッセージを生成し受信する複数のメッセージ処理要素を 備え、少なくとも１つのメッセージ生成要素は構成タイプのメッセージを含むメ ッセージを生成し、 （Ｂ）前記メッセージ生成要素間でメッセージを転送するネットワークを備え、 該ネットワークは下位のリーフ・レベルから上位のルート・レベルまでの一連の レベルでツリー・パターンに相互接続された複数のノードから構成され、リーフ ・レベルのノードは該メッセージ生成要素との間でメッセージを送受信するよう に接続されており、各ノードは、 （ｉ）ノードを論理ルートとして設定するルート表示条件および非ルート表示条 件をもつルート・フラグを含み （ｉｉ）複数のメッセージ生成要素またはそこに接続された下位レベルの制御ネ ットワーク・ノードからメッセージを受信し、その受信を受けてメッセージを生 成するアップ・ツリー転送部分を含み、該アップ・ツリー転送部分はルート・フ ラグの条件を受けてメッセージを上位レベルの制御ネットワーク・ノードに選択 的に結合し、 （ｉｉｉ）アップ・ツリー転送部分が構成タイプのメッセージを受信すると、そ れを受けてルート・フラグの条件を設定するルート・フラグ条件設定部分を含み 、 （ｉｖ）ルート・フラグの条件を受けて上位レベルのノードまたはアップ・ツリ ー転送部分からメッセージを選択的に受信し、それを受けて下位レベルのノード またはそこに接続されたメッセージ生成要素に送信するためのメッセージを生成 するダウン・ツリー転送部分を含むことを特徴とするディジタル・コンピュータ 。 ２１１．構成タイプのメッセージは高さの値を含み、ネットワークの各レベルは レベル高さ識別子をもち、各ノードのルート・フラク条件設定部分はさらに、ア ップ・ツリー転送部分によって受信された構成タイプのメセージからの高さの値 とノードのレベル高さ識別子を使用して、ルート・フラグの条件を設定すること を特徴とする請求の範囲第２１０項に記載のコンピュータ。 ２１２．各ノードにおいて、 （Ａ）前記アップ・ツリー転送部分は、ルート・フラグが非ルート表示条件をも つ場合、受信したメッセージを上位レベルの制御ネットワーク・ノードに選択的 に結合し、 （Ｂ）前記ダウン・ツリー転送部分は、ルート・フラグが非ルート表示条件をも つ場合は上位レベルのノードからの、ルート・フラグがルート表示条件をもつ場 合はアップ・ツリー転送部分からのメッセージを受けてメッセージを生成するこ とを特徴とする請求の範囲第２１０項に記載のコンピュータ。 ２１３．複数ソース・メッセージはデータ部分を収めており、各ノードはさらに 、同時に受信した複数ソース・メッセージのデータに関して処理操作を実行する データ処理部分を含んでいることを特徴とする請求の範囲第２１２項に記載のコ ンピュータ。 ２１４．メッセージ生成要素はさらに、棄権メッセージ・タイプのメッセージを 生成し、各ノードのデータ処理部分は複数ソース・メッセージと棄権メッセージ を同時に受信すると、受信した複数ソース・メッセージの中のデータに対応する 処理したデータを含めて転送するための複数ソース・メッセージを生成すること を特徴とする請求の範囲第２１３項に記載のコンピュータ。 ２１５．メッセージ生成要素はさらに、棄権メッセージ・タイプのメッセージを 生成し、各ノードのアップ・ツリー転送部分はすべてのノードまたはそのノード にメッセージを送信したメッセージ生成要素から棄権メッセージを同時に受信す ると、それを受けて棄権メッセージを生成することを特徴とする請求の範囲第２ １４項に記載のコンピュータ。 ２１６．各ノードはさらに、次の上位レベルのその親を構成するノードに転送す べきルート識別信号を生成するルート識別信号生成回路を含んでおり、該ルート 識別信号生成回路はそのルート・フラグの条件に対応する条件をもつルート識別 信号を生成し、各ノードはさらに、ルート識別信号を生成するノードのルート・ フラグがセットされていることを示したルート識別信号の受信を受けて、アップ ・ツリー部分に転送するための内部棄権メッセージを生成するためにアップ・ツ リー転送部分に接続された内部棄権メッセージ生成回路を含むことを特徴とする 請求の範囲第２１５項に記載のコンピュータ。 ２１７．前記ノードの少なくとも一部の各々のアップ・ツリー転送部分はさらに 、 （Ａ）各々が下位レベルのノードまたはメッセージ処理要素からメッセージを受 信するための複数のメッセージ入力端子と、 （Ｂ）各々がメッセージ入力端子の１つによって受信された複数ソース・メッセ ージをバッファリングするための複数の複数ソース・メッセージ・バッファ回路 と、 （Ｃ）前記複数ソース・メッセージ・バッファをイネーブルして、メッセージ入 力端子が受信したメッセージを選択的にバッファリングする複数ソース・バッフ ァ制御回路とを含むことを特徴とする請求の範囲第２１３項に記載のコンピュー タ。 ２１８．前記複数ソース・バッファ制御回路は、（Ａ）それぞれのメッセージ入 力端子が受信したメッセージのタイプを判別する複数のメッセージ・タイプ判別 回路と、 （Ｂ）メッセージ入力端子が現在受信したメッセージのメッセージ・タイプを受 けて、それぞれの複数ソース・メッセージ・バッファ回路をイネーブルしてメッ セージをバッファリングするストア・イネーブリング回路とを含むことを特徴と する請求の範囲第２１７項に記載のコンピュータ。 ２１９．前記ストア・イネープリング回路は、関連メッセージ・タイプ判別回路 がメッセージ入力端子によって受信されたメッセージが複数ソース・メッセージ であると判断し、他のメッセージ・タイプ判別回路がそれに関連するメッセージ 入力端子によって受信されたメッセージが別のメッセージ・タイプであると判断 すると、複数ソース・メッセージ・バッファ回路をイネーブルしてそのそれぞれ のメッセージ入力端子によって受信されたメッセージをバッファリングすること を特徴とする請求の範囲第２１８項に記載のコンピュータ。 ２２０．複数ソース・バッファ制御回路はさらに、他方のメッセージ入力端子が 複数ソース・メッセージを受信すると、それを受けて、複数ソース・メッセージ ・バッファ回路を選択的にイネーブルして、該バッファ回路によってバッファリ ングされた複数ソース・メッセージをデータ処理部分に結合することを特徴とす る請求の範囲第２１７項に記載のコンピュータ。 ２２１．前記複数ソース・バッファ制御回路はさらに、（Ａ）各々が関連複数ソ ース・メッセージ・バッファ回路がメッセージをバッファリングしているかどう を示す複数のバッファ状況標識と、 （Ｂ）それぞれのメッセージ入力端子によって受信されたメッセージのタイプを 判別する複数のメッセージ・タイプ判別回路と、 （Ｃ）前記バッファ状況標識の条件およびメッセージ入力端子によって受信され 、関連メッセージ・タイプ判別回路によって判断されたメッセージのメッセージ ・タイプを受けて、それぞれの複数ソース・メッセージ・バッファ回路をイネー ブルして該複数ソース・メッセージ・バッファ回路からメッセージを転送する転 送イネーブリング回路とを含むことを特徴とする請求の範囲第２２０項に記載の コンピュータ。 ２２２．前記転送イネーブリング回路は、そのバッファ状況標識がメッセージを バッファリングしていることを示し、他方のメッセージ入力端子に関連するメッ セージ・タイプ判別回路が複数ソース・メッセージを受信していることを示して いると、それを受けて、一方のメッセージ入力端子に関連するバッファをイネー ブルしてメッセージを転送することを特徴とする請求の範囲第２２１項に記載の コンピュータ。 ２２３．複数ソース・メッセージはさらに操作タイプ識別子を含み、各ノードの データ処理部分は該操作タイプ識別子によって識別された選択された処理操作を 実行することを特徴とする請求の範囲第２１３項に記載のコンピュータ。 ２２４．各ノードのデータ処理部分はアップ・ツリー・データ処理部分を含んで おり、１つの操作タイプ識別子は縮小操作を指定しており、各ノードのアップ・ ツリー処理部分はアップ・ツリー転送部分によって受信された複数ソース・メッ セージに関してデータ処理操作を実行して、アップ・ツリー転送部分によって生 成されたメッセージに含まれる処理したデータを生成することを特徴とする請求 の範囲第２２３項に記載のコンピュータ。 ２２５．各ノードのダウン・ツリー転送部分は、操作タイプ識別子が縮小操作を 指定している複数ソース・メッセージの受信を受けて、受信した複数ソース・メ ッセージからのデータを含めて下位レベルのノードまたはそこに接続されたメッ セージ生成要素に送信すべきメッセージを送信することを特徴とする請求の範囲 第２２４項に記載のコンピュータ。 ２２６．１つの操作タイプ識別子はスキャン操作を指定しており、各ノードのデ ータ処理部分は各々がそれぞれのアップ・ツリー転送部分とダウン・ツリー転送 部分によって受信された複数ソース・メッセージのデータに関してデータ処理操 作を実行するアップ・ツリー・データ処理部分とダウン・ツリー・データ処理部 分を含んでいることを特徴とする請求の範囲第２２３項に記載のコンピュータ。 ２２７．各ノードはさらに、前記アップ・ツリー・データ処理部分と前記ダウン ・ツリー・データ処理部分に接続されたスキャン・バッファを含み、該アップ・ ツリー・データ処理部分は操作タイプ識別子を受けて該スキャン・バッファにス トアすべき中間データを選択的に生成し、ダウン・ツリー・データ処理部分はス キャン・バッファにストアされた中間データとそれぞれの複数ソース・メッセー ジの操作タイプ識別子によって判断されたダウン・ツリー転送部分によって受信 された複数ソース・メッセージに関してデータ処理操作を実行することを特徴と する請求の範囲第２２６項に記載のコンピュータ。 ２２８．ダウン・ツリー部分は、 （Ａ）各々がメッセージを下位レベルのノードまたはメッセージ生成要素に送信 するための複数のメッセージ出力端子と、 （Ｂ）ルート・フラグの条件を受けて、前記ダウン・ツリー・データ処理部分を イネーブルして前記メッセージ出力端子のうち選択した出力端子を通して送信さ れたメッセージに選択的に含めるべきデータを生成する出力メッセージ制御回路 とを含むことを特徴とする請求の範囲第２２７項に記載のコンピュータ。 ２２９．（Ａ）前記アップ・ツリー部分は、（ｉ）メッセージを上位レベルのノ ードに送信するためのアップ・ツリー・メッセージ出力端子と、 （ｉｉ）各々が下位レベルのノードまたはメッセージ生成要素からメッセージを 受信するための複数のアップ・ツリー・メッセージ入力端子と、 （ｉｉｉ）前記アップ・ツリー処理部分に接続されたスキャン・バッファと、 （ｉｖ）前記アップ・ツリー・データ処理部分をイネーブルして、操作タイプ識 別子を受けて前記スキャン・バッファにストアすべき中間データと、前記アップ ・ツリー・メッセージ出力端子を通してメッセージに入れて送信すべきアップ・ ツリー情報を選択的に生成するアップ・スキャン制御部分を含んでおり、（Ｂ） 前記ダウン・ツリー部分は、 （ｉ）上位レベルのノードからメッセージを受信するためのダウン・ツリー・メ ッセージ入力端子と、 （ｉｉ）各々が下位レベルのノードまたはメッセージ生成要素にメッセージを送 信するための複数のダウン・ツリー・メッセージ出力端子と、 （ｉｉｉ）ダウン・ツリー・データ処理部分をイネーブルして、前記スキャン・ バッファから、あるいは前記ダウン・ツリー・メッセージ入力端子によって受信 された複数ソース・メッセージに入って受信したデータからデータを生成するダ ウン・スキャン制御部分を含み、生成されたデータは前記ダウン・ツリー・メッ セージ出力端子のそれぞれの出力端子に結合して、そこから送信することを特徴 とする請求の範囲第２２６項に記載のコンピュータ。 ２３０．（Ａ）アップ・スキャン制御部分は、（ｉ）一方のアップ・ツリー・メ ッセージ入力端子から受信した１つの複数ソース・メッセージ内のデータを中間 データとしてスキャン・バッファにストアすることを可能にし、（ｉｉ）アップ ・ツリー・データ処理部分が両方のアップ・ツリー・メッセージ入力端子によっ て受信された複数ソース・メッセージからのデータを受けて、処理したデータを 処理することを可能にし、 （Ｂ）ダウン・スキャン制御部分は、 （ｉ）スキャン・バッファ内のデータを一方のダウン・ツリー・メッセージ出力 端子に結合して、そこから送信された複数ソース・メッセージに組み込むことを 可能にし、 （ｉｉ）ダウン・ツリー・データ処理部分がスキャン・バッファからのデータと 前記ダウン・ツリー・メッセージ入力端子によって受信された複数ソース・メッ セージを受けて処理したデータを生成することを可能にし、ダウン・ツリー・デ ータ処理部分によって生成された処理されたデータは他方のダウン・ツリー・メ ッセージ出力端子に結合されて、そこから送信された複数ソース・メッセージに 組み込むことを可能にしたことを特徴とする請求の範囲第２２９項に記載のコン ピュータ。 ２３１．ダウン・スキャン制御部分はさらに、ルート・フラグの条件を受けて動 作して、所定のデータを一方のダウン・ツリー・メッセージ出力端子に結合し、 スキャン・バッファ内のデータを他方のダウン・ツリー・メッセージ出力端子に 結合し、共にそこから送信された複数ソース・メッセージに組み込むことを特徴 とする請求の範囲第２３０項に記載のコンピュータ。 ２３２．スキャン操作を指定する各複数ソース・メッセージはさらにスキャン方 向を指定し、（Ａ）アップ・ツリー部分はさらに、前記アップ・ツリー・メッセ ージ入力端子、前記スキャン・バツファおよび前記アップ・ツリー・データ処理 部分に接続されて、前記スキャン方面によって選択された該アップ・ツリー・メ ッセージ入力端子の一方または他方から受信したデータを選択的に結合して、中 間データとしてスキャン・バッファにストアするソース選択回路を含み、 （Ｂ）前記ダウン・ツリー部分はさらに、ダウン・ツリー・メッセージ入力端子 によって受信された複数ソース・メッセージのスキャン方向によって選択された 通りに、スキャン・バッファ内のデータまたはダウン・ツリー・データ処理部分 によって生成された処理されたデータを受信するダウン・ツリー・メッセージ出 力回路を選択する送信選択回路を含むことを特徴とする請求の範囲第２３０項に 記載のコンピュータ。 ２３３．各複数ソース・メッセージはさらに、所定の値をもつセグメント識別子 を含み、各ノードはさらに選択した条件をもつセグメント・フラグを含み、前記 アップ・スキャン制御部分はそのセグメント識別子が前記所定の値の１つをもつ 複数ソース・メッセージを選択したアップ・ツリー・メッセージ入力端子が受信 すると、それを受けて前記セグメント・フラグを条件づける回路を条件づけ、該 セグメント・フラグを受けて前記中間情報と前記アップ・ツリー情報を生成し、 ダウン・スキャン制御部分はさらに該セグメント・フラグを受けて前記ダウン・ ツリー・データ処理部分を制御することを特徴とする請求の範囲第２２９項に記 載のコンピュータ。 ２３４．各々がメッセージを生成し、受信する複数のメッセージ生成要素と、構 成タイプのメッセージを生成する少なくとも１つのメッセージ生成要素と、該メ ッセージ生成要素間でメッセージを転送するためのネットワークから構成された ディジタル・コンピュータで使用されるノードであり、該ネットワークは下位の リーフ・レベルから上位の物理ルート・レベルまでの一連のレベルでツリー・パ ターンに相互接続された複数のノードから構成され、リーフ・レベルのノードは 前記メッセージ生成要素との間でメッセージを送受信するように接続されており 、 （Ａ）ノードを論理ノードとして設定するルート表示条件および非ルート表示条 件をもつルート・フラグを含み、 （Ｂ）複数のメッセージ生成要素またはそこに接続された下位レベルの制御ネッ トワーク・ノードからメッセージを受信し、その受信を受けてメッセージを生成 するアップ・ツリー転送部分を含み、該アップ・ツリー転送部分はルート・フラ グの条件を受けてメッセージを上位レベルの制御ネットワーク・ノードに選択的 に結合し、 （Ｃ）アップ・ツリー転送部分が構成タイプのメッセージを受信すると、それを 受けてルート・フラグの条件を設定するルート・フラグ条件設定部分を含み、 （Ｄ）ルート・フラグの条件を受けて上位レベルのノードまたはアップ・ツリー 転送部分からメッセージを選択的に受信し、それを受けてメッセージを生成して 下位レベルのノードまたはそこに接続されたメッセージ生成要素に送信すること を特徴とするノード。 ２３５．構成タイプのメッセージは高さの値を含み、ネットワークの各レベルは レベル高さ識別子をもち、ルート・フラグ条件設定部分はさらにアップ・ツリー 転送部分によって受信された構成タイプのメッセージからの高さの値とノードの レベル高さ識別子を使用してルート・フラグの条件を設定することを特徴とする 請求の範囲第２３４項に記載のノード。 ２３６．（Ａ）前記アップ・ツリー転送部分は、ルート・フラグが非ルート表示 条件をもつ場合、受信したメッセージを上位レベルの制御ネットワーク・ノード に選択的に結合し、 （Ｂ）前記ダウン・ツリー転送部分は、ルート・フラグが非ルート表示条件をも つ場合は上位レベルのノードからのメッセージを受けて、ルート・フラグがルー ト表示条件をもつ場合はアップ・ツリー転送部分からのメッセージを受けて、選 択的にメッセージを生成することを特徴とする請求の範囲第２３４項に記載のノ ード。 ２３７．複数ソース・メッセージはデータ部分を含み、該ノードはさらに同時に 受信した複数ソース・メッセージのデータに関して処理操作を実行するデータ処 理部分を含んでいることを特徴とする請求の範囲第２３６項に記載のノード。 ２３８．データ処理部分は、複数ソース・メッセージと棄権メッセージを同時に 受信すると、それを受けて受信した複数ソース・メッセージの中のデータに対応 する処理したデータを含めて転送するための複数ソース・メッセージを生成する ことを特徴とする請求の範囲第２３７項に記載のノード。 ２３９．アップ・ツリー転送部分は、すべてのノードまたはメッセージを送信し てきたメッセージ処理要素からの棄権メッセージを同時に受信すると、それを受 けて棄権メッセージを生成することを特徴とする請求の範囲第２３８項に記載の ノード。 ２４０．次の上位レベルのその親を構成するノードに転送するためのルート識別 信号を生成するルート識別信号生成回路をさらに含み、該ルート識別信号生成回 路はそのルート・フラグの条件に対応する条件をもつルート識別信号を生成し、 ノードはアップ・ツリー転送部分に接続されて、ルート識別信号を生成するノー ドのルート・フラグがセットされていることを示すルート識別信号を受信すると 、それを受けてアップ・ツリー転送部分に転送するための内部棄権メッセージを 生成する内部棄権メッセージ生成回路をさらに含むことを特徴とする請求の範囲 第２３９項に記載のノード。 ２４１．アップ・ツリー転送部分は、 （Ａ）各々が下位レベルのノードまたはメッセージ生成要素からメッセージを受 信するための複数のメッセージ入力端子と、 （Ｂ）各々がメッセージ入力端子の一方によって受信された複数ソース・メッセ ージをバッファリングする複数の複数ソース・メッセージ・バッファ回路と、（ Ｃ）複数ソース・メッセージ・バッファをイネーブルして、メッセージ入力端子 によって受信されたメッセージを選択的にバッファリングする複数ソース・バッ ファ制御回路とを含むことを特徴とする請求の範囲第２３７項に記載のノード。 ２４２．前記複数ソース・バッファ制御回路は、（Ａ）それぞれのメッセージ入 力端子によって受信されたメッセージのタイプを判別する複数のメッセージ・タ イプ判別回路と、 （Ｂ）メッセージ入力端子によって同時に受信されたメッセージのメッセージ・ タイプを受けると、それぞれの複数ソース・メッセージ・バッファ回路をイネー ブルしてメッセージをバッファリングするストア・イネーブリング回路とを含む ことを特徴とする請求の範囲第２４１項に記載のノード。 ２４３．前記ストア・イネープリング回路は、関連メッセージ・タイプ判別回路 がメッセージ入力他端子によって受信したメッセージが複数ソース・メッセージ であると判断し、他方のメッセージ・タイプ判別回路がそれに関連するメッセー ジ入力端子によって受信されたメッセージが別のメッセージ・タイプであると判 断すると、複数ソース・メッセージ・バッファ回路をイネーブルして、そのそれ ぞれのメッセージ入力端子によって受信されたメッセージをバッファリングする ことを特徴とする請求の範囲第２４２項に記載のノード。 ２４４．複数ソース・バッファ制御回路はさらに、他方のメッセージ入力端子が 複数ソース・メッセージを受信すると、それを受けて、複数ソース・メッセージ ・バッファ回路を選択的にイネーブルして、バッファ回路によってバッファされ た複数ソース・メッセージをデータ処理部分に結合することを特徴とする請求の 範囲第２４３項に記載のノード。 ２４５．前記複数ソース・バッファ制御回路は、（Ａ）各々が関連複数ソース・ メッセージ・バッファがメッセージをバッファリングしているかどうを示す複数 のバッファ状況標識と、 （Ｂ）それぞれのメッセージ入力端子によって受信されたメッセージのタイプを 判別する複数のメッセージ・タイプ判別回路と、 （Ｃ）前記バッファ状況標識の条件およびメッセージ入力端子によって受信され 、関連メッセージ・タイプ判別回路によって判断されたメッセージのメッセージ ・タイプを受けて、それぞれの複数ソース・メッセージ・バッファ回路をイネー ブルして該複数ソース・メッセージ・バッファ回路からのメッセージを転送する 転送イネーブリング回路とを含むことを特徴とする請求の範囲第２４４項に記載 のノード。 ２４６．前記転送イネーブリング回路は、そのバッファ状況標識がメッセージを バッファリングしていることを示すと同時に、他方のメッセージ入力端子に関連 するメッセージ・タイプ判別回路が複数ソース・メッセージを受信していること を示していると、それを受けて一方のメッセージ入力端子に関連するバッファを イネーブルしてメッセージを転送することを特徴とする請求の範囲第２４５項に 記載のノード。 ２４７．複数ソース・メッセージはさらに操作タイプ識別子を含み、データ処理 部分は該操作タイプ識別子によって指定された選択された処理操作を実行するこ とを特徴とする請求の範囲第２３７項に記載のノード。 ２４８．データ処理部分はアップ・ツリー・データ処理部分を含み、１つの操作 タイプ識別子は縮小操作を指定し、アップ・ツリー・データ処理部分はアップ・ ツリー転送部分によって受信された複数ソース・メッセージからのデータに関し てデータ処理操作を実行して、アップ・ツリー転送部分によって生成されたメッ セージに組み込まれる処理したデータを生成することを特徴とする請求の範囲第 ２４７項に記載のノード。 ２４９．ダウン・ツリー転送部分は、操作タイプ識別子が縮小操作を指定してい る複数ソース・メッセージを受けて、受信した複数ソース・メッセージからのデ ータを含めて下位レベルのノードまたはそこに接続されたメッセージ生成要素に 送信するためのメッセージを送信することを特徴とする請求の範囲第２４８項に 記載のノード。 ２５０．１つの操作タイプ識別子はスキャン操作を指定しており、データ処理部 分は各々がそれぞれのアップ・ツリー転送部分とダウン・ツリー転送部分によっ て受信された複数ソース・メッセージのデータに関してデータ処理操作実行する アップ・ツリー・データ処理部分とダウン・ツリー・データ処理部分を含むこと を特徴とする請求の範囲第２４７項に記載のノード。 ２５１．前記アップ・ツリー・データ処理部分と前記ダウン・ツリー・データ処 理部分に接続されたスキャン・バッファをさらに含み、該アップ・ツリー・デー タ処理部分は操作タイプ識別子を受けて該スキャン・バッファにストアすべき中 間データを選択的に生成し、ダウン・ツリー・データ処理部分はスキャン・バッ ファにストアされた中間データおよびダウン・ツリー転送部分によって受信され た複数ソース・メッセージに関してそれぞれの複数ソース・メッセージの操作タ イプ識別子によって判断されたとおりにデータ処理操作を実行することを特徴と する請求の範囲第２５０項に記載のノード。 ２５２．ダウン・ツリー部分は、 （Ａ）各々が下位レベルのノードまたはメッセージ生成要素にメッセージを転送 するための複数のメッセージ出力端子と、 （Ｂ）ルート・フラクの条件を受けて、前記ダウン・ツリー・データ処理部分を イネーブルしてデータを生成し、前記メッセージ出力端子のうち選択したものを 通して送信されるメッセージに選択的に組み込むための出力メッセージ制御回路 とを含むことを特徴とする請求の範囲第２５１項に記載のノード。 ２５３．（Ａ）前記アップ・ツリー部分は、（ｉ）メッセージを上位レベルのノ ードに送信するためのアップ・ツリー出力端子と、 （ｉｉ）各々が下位レベルのノードまたはメッセージ生成要素からメッセージを 受信するための複数のアップ・ツリー・メッセージ入力端子と、 （ｉｉｉ）前記アップ・ツリー・データ処理部分に接続されたスキャン・バッフ ァと、 （ｉｖ）前記アップ・ツリー・メッセージ出力端子を通してメッセージに入れて 送信される操作タイプ識別子とアップ・ツリー情報を受けて、前記アップ・ツリ ー・データ処理部分をイネーブルして前記スキャン・バッファにストアすべき中 間データを生成するためのアップ・スキャン制御部分とを含み、 （Ｂ）前記ダウン・ツリー部分は、 （ｉ）上位レベルのノードからメッセージを受信するためのダウン・ツリー・メ ッセージ入力端子と、 （ｉｉ）各々がメッセージを下位レベルのノードまたはメッセージ生成要素に送 信するための複数のダウン・ツリー・メッセージ出力端子と、 （ｉｉｉ）前記ダウン・ツリー・データ処理部分をイネーブルして、前記スキャ ン・バッファからまたは前記ダウン・ツリー・メッセージ入力端子によって受信 された複数ソース・メッセージに入って受信したデータからデータを生成するダ ウン・スキャン制御部分とを含み、生成されたデータは前記ダウン・ツリー・メ ッセージ出力端子のそれぞれに結合されて、そこから送信されることを特徴とす る請求の範囲第２５０項に記載のノード。 ２５４．（Ａ）アップ・スキャン制御部分は、（ｉ）一方のアップ・ツリー・メ ッセージ入力端子から受信した１つの複数ソース・メッセージ内のデータを中間 データとしてスキャン・バッファにストアすることを可能にし、（ｉｉ）アップ ・ツリー・データ処理部分が両方のアップ・ツリー・メッセージ入力端子によっ て受信された複数ソース・メッセージからのデータを受けて、処理したデータを 処理することを可能にし、 （Ｂ）ダウン・スキャン制御部分は、 （ｉ）スキャン・バッファ内のデータを一方のダウン・ツリー・メッセージ出力 端子に結合して、そこから送信された複数ソース・メッセージに組み込むことを 可能にし、 （ｉｉ）ダウン・ツリー・データ処理部分がスキャン・バッファからのデータと 前記ダウン・ツリー・メッセージ入力端子によって受信された複数ソース・メッ セージを受けて処理したデータを生成することを可能にし、ダウン・ツリー・デ ータ処理部分によって生成された処理されたデータは他方のダウン・ツリー・メ ッセージ出力端子に結合されて、そこから送信された複数ソース・メッセージに 組み込むことを可能にしたことを特徴とする請求の範囲第２５３項に記載のノー ド。 ２５５．ダウン・スキャン制御部分はさらにルート・フラグの条件を受けて動作 して、所定のデータを一方のダウン・ツリー・メッセージ出力端子に、スキャン ・バッファ内のデータを他方のダウン・ツリー・メッセージ出力端子に結合し、 共にそこから送信された複数ソース・メッセージに組み込むことを特徴とする請 求の範囲第２５４項に記載のノード。 ２５６．スキャン操作を指定する各複数ソース・メッセージはさらにスキャン方 向を指定しており、（Ａ）アップ・ツリー部分はさらに、前記アップ・ツリー・ メッセージ入力端子、前記スキャン・バッファおよび前記アップ・ツリー・デー タ処理部分に接続されて、前記スキャン方向によって選択された該アップ・ツリ ー・メッセージ入力端子の一方または他方から受信したデータを選択的に結合し て、中間データとしてスキャン・バッファにストアするソース選択回路を含み、 （Ｂ）前記ダウン・ツリー部分はさらに、ダウン・ツリー・メッセージ入力端子 によって受信された複数ソース・メッセージのスキャン方向によって選択たされ た通りに、スキャン・バッファ内のデータまたはダウン・ツリー・データ処理部 分によって生成された処理されたデータを受信するダウン・ツリー・メッセージ 出力端子を選択する送信選択回路を含んでいることを特徴とする請求の範囲第２ ５４項に記載のノード。 ２５７．各複数ソース・メッセージはさらに、所定の値をもつセグメント識別子 を含み、前記ノードはさらに選択した条件をもつセグメントを含み、前記アップ ・スキャン制御部分はそのセグメント識別子が前記所定の値の１つをもつ複数ソ ース・メッセージを選択したアップ・ツリー・メッセージ入力端子が受信すると 、それを受けて前記セグメント・フラクを条件づける回路を条件づけ、該セグメ ント・フラグを受けて前記中間情報と前記アップ・ツリー情報を生成し、ダウン ・スキャン制御部分はさらに該セグメント・フラグを受けて前記ダウン・ツリー ・データ処理部分を制御することを特徴とする請求の範囲第２５３項に記載のノ ード。 ２５８．（Ａ）各々がメッセージを生成し、受信する複数のメッセージ生成要素 を備え、少なくとも１つのメッセージ生成要素は複数の異種タイプのメッセージ を生成し、 （Ｂ）前記メッセージ生成要素間でメッセージを転送するためのネットワークを 備え、該ネットワークは下位のリーフ・レベルから上位のルート・レベルまでの 一連のレベルでツリー・パターンに相互接続された複数のノードから構成され、 リーフ・レベルのノードは該メッセージ生成要素との間でメッセージを送受信す るように接続されており、各ノードは、（ｉ）同時に受信したメッセージを受け てメッセージを受信し、下位レベルのノードまたはそこに接続されたメッセージ 生成要素からメッセージを受信するためのアップ・ツリー転送部分を含み、該ア ップ・ツリー転送部分は同時に受信したメッセージが異種タイプのものであると 、少なくともその１つをバッファリングし、 （ｉｉ）上位レベルのノードからまたはアップ・ツリー転送部分からメッセージ を受信し、その受信を受けて下位レベルのノードまたはメッセージ生成要素へ送 信するためのメッセージを生成するためのダウン・ツリー転送部分を含むことを 特徴とするディジタル・コンピュータ。 ２５９．各ノードにおいて、 （Ａ）前記アップ・ツリー転送部分は、ノードがルート・レベルになければ、受 信したメッセージを上位レベルの制御ネットワーク・ノードに選択的に結合し、 （Ｂ）前記ダウン・ツリー転送部分は、ノードがルート・レベルになければ上位 レベルのノードから、ノードがルート・レベルにあればアップ・ツリー転送部分 からメッセージを受けてメッセージを選択的に生成することを特徴とする請求の 範囲第２５８項に記載のコンピュータ。 ２６０．前記メッセージは単一ソース・タイプと複数ソース・タイプのメッセー ジを含み、前記ノードの少なくとも一部のアップ・ツリー転送部分は、（Ａ）各 々が下位レベルのノードまたはメッセージ生成要素からメッセージを受信するた めの複数のアップ・ツリー・メッセージ入力端子と、 （Ｂ）各々がメッセージ入力端子に接続され、メッセージ入力端子の１つによっ て受信された複数ソース・メッセージを選択的にバッファリングするための複数 の複数ソース・メッセージ・バッファ回路と、（Ｃ）上位レベルのノードに送信 するためのアップ・ツリー出力メッセージを生成するためのアップ・ツリー・メ ッセージ・ジェネレータと、 （Ｄ）前記アップ・ツリー出力メッセージ・ジェネレータをイネーブルしてアッ プ・ツリー出力メッセージを生成し、単一ソース・メッセージが他方のメッセー ジ入力端子から受信されると、該メッセージ入力端子の一方から受信した複数ソ ース・メッセージを選択的にバッファリングするように前記複数ソース・メッセ ージ・バッファ回路を制御するためのアップ・ツリー転送部分コントローラとを 含むことを特徴とする請求の範囲第２５８項に記載のコンピュータ。 ２６１．複数ソース・メッセージはデータ部分を含み、各ノードはさらに同時に 受信した複数ソース・メッセージのデータに関して処理操作を実行するデータ処 理部分を含んでいることを特徴とする請求の範囲第２６０項に記載のコンピュー タ。 ２６２．メッセージ生成要素はさらに棄権メッセージ・タイプのメッセージを生 成し、各ノードのデータ処理部分は、複数ソース・メッセージと棄権メッセージ を同時に受信するとそれを受けて、受信した複数ソース・メッセージの中のデー タに対する処理したデータを含めて転送するための複数ソース・メッセージを生 成することを特徴とする請求の範囲第２６１項に記載のコンピュータ。 ２６３．メッセージ生成要素はさらに棄権メッセージ・タイプのメッセージを生 成し、各ノードのアップ・ツリー転送部分はすべてのノードまたはメッセージを 送ってきたメッセージ生成要素から棄権メッセージを同時に受信するとそれを受 けて、棄権メッセージを生成することを特徴とする請求の範囲第２６２項に記載 のコンピュータ。 ２６４．前記ノードの少なくとも一部の各々のアップ・ツリー転送部分はさらに 、 （Ａ）各々が下位レベルのノードまたはメッセージ生成要素からメッセージを受 信するための複数のメッセージ入力端子と、 （Ｂ）各々がメッセージ入力端子の１つによって受信された複数ソース・メッセ ージを選択するための複数の複数ソース・メッセージ・バッファ回路と、（Ｃ） 前記複数ソース・メッセージ・バッファをイネーブルして、メッセージ入力端子 によって受信されたメッセージを選択的にバッファリングするための複数ソース ・バッファ制御回路と含むことを特徴とする請求の範囲第２６１項に記載のコン ピュータ。 ２６５．前記複数ソース・バッファ制御回路は、（Ａ）それぞれのメッセージ入 力端子によって受信されたメッセージのタイプを判断する複数のメッセージ・タ イプ判別回路と、 （Ｂ）それぞれの複数ソース・メッセージ・バッファ回路をイネーブルして、メ ッセージ入力端子によって同時に受信されたメッセージのメッセージ・タイプを 受けてメッセージをバッファリングするためのストア・イネーブリング回路とを 含むことを特徴とする請求の範囲第２６４項に記載のコンピュータ。 ２６６．前記ストア・イネーブリング回路は、関連のメッセージ・タイプ判別回 路がメッセージ入力端子によって受信されたメッセージが複数ソース・メッセー ジであると判断し、他方のメッセージ・タイプ判別回路がそれに関連するメッセ ージ入力端子によって受信されたメッセージが別のメッセージ・タイプであると 判断すると、複数ソース・メッセージ・バッファ回路をイネーブルしてそのそれ ぞれのメッセージ入力端子によって受信されたメッセージをバッファリングする ことを特徴とする請求の範囲第２６５項に記載のコンピュータ。 ２６７．複数ソース・バッファ制御回路はさらに、他方のメッセージ入力端子か ら複数ソース・メッセージを受信するとそれを受けて、複数ソース・メッセージ ・バッファ回路を選択的にイネーブルして、そこでバッファリングした複数ソー ス・メッセージをデータ処理部分に結合することを特徴とする請求の範囲第２６ ６項に記載のコンピュータ。 ２６８．前記複数ソース・バッファ制御回路は、（Ａ）各々が関連の複数ソース ・メッセージ・バッファ回路がメッセージをバッファリングしているかどうかを 示すための複数のバッファ状況標識と、（Ｂ）それぞれのメッセージ入力端子に よって受信されたメッセージのタイプを判断する複数のメッセージ・タイプ判別 回路と、 （Ｃ）前記バッファ状況標識とメッセージ入力端子によって受信され、関連のメ ッセージ・タイプ判別回路によって判断されたメッセージのメッセージ・タイプ を受けて、それぞれの複数ソース・メッセージ・バッファ回路をイネーブルして 前記複数ソース・メッセージ・バッファ回路からメッセージを転送するための転 送イネーブリンク回路とを含むことを特徴とする請求の範囲第２６７項に記載の コンピュータ。 ２６９．前記転送イネーブリンク回路は、そのバッファ状況標識がメッセージを バッファリングしていることを示し、他方のメッセージ入力端子に関連するメッ セージ・タイプ判別回路が複数ソース・メッセージを受信していると判断すると 、それを受けて一方のメッセージ入力端子に関連するバッファをイネーブルして メッセージを転送することを特徴とする請求の範囲第２６８項に記載のコンピュ ータ。 ２７０．複数ソース・メッセージはさらに操作タイプ識別子を含み、各ノードの データ処理部分は該操作タイプ識別子によって指定された通りに、選択した処理 操作を実行することを特徴とする請求の範囲第２６１項に記載のコンピュータ。 ２７１．各ノードのデータ処理部分はアップ・ツリー・データ処理部分を含み、 １つの操作タイプ識別子は縮小操作を指定しており、各ノードのアップ・ツリー ・データ処理部分はアップ・ツリー転送部分によって受信された複数ソース・メ ッセージからのデータに関してデータ処理操作を実行して、アップ・ツリー転送 部分によって生成されたメッセージに組み込まれる処理したデータを生成するこ とを特徴とする請求の範囲第２７０項に記載のコンピュータ。 ２７２．各ノードのダウン・ツリー転送部分は、操作タイプ識別子が縮小操作を 指定している複数ソース・メッセージの受信を受けて、受信した複数ソース・メ ッセージからのデータを含めて、下位レベルのノードまたはそこに接続されたメ ッセージ生成要素に送信するためのメッセージを送信することを特徴とする請求 の範囲第２７１項に記載のコンピュータ。 ２７３．１つの操作タイプ識別子はスキャン操作を指定しており、各ノードのデ ータ処理部分は、各々がそれぞれのアップ・ツリー転送部分とダウン・ツリー転 送部分によって受信された複数ソース・メッセージのデータに関してデータ処理 操作を実行するアップ・ツリー・データ処理部分とダウン・ツリー・データ処理 部分を含むことを特徴とする請求の範囲第２７０項に記載のコンピュータ。 ２７４．各ノードはさらに、前記アップ・ツリー・データ処理部分と前記ダウン ・ツリー・データ処理部分に接続されたスキャン・バッファを含み、該アップ・ ツリー・データ処理部分は操作タイプ識別子を受けて該スキャン・バッファにス トアする中間データを生成し、ダウン・ツリー・データ処理部分はスキャン・バ ッファーにストアされた中間データとダウン・ツリー転送部分によって受信され た複数ソース・メッセージに関して、それぞれの複数ソース・メッセージの操作 タイプ識別子によって判断されたデータ処理操作を実行することを特徴とする請 求の範囲第２７３項に記載のコンピュータ。 ２７５．ダウン・ツリー転送部分は、 （Ａ）各々が下位レベルのノードまたはメッセージ生成要素にメッセージを送信 するための複数のメセージ出力端子と、 （Ｂ）ノードがルート・レベルにある場合、前記ダウン・ツリー・データ処理部 分をイネーブルして、前記メッセージ出力端子のうち選択した出力端子から送信 されたメッセージに選択的に組み込むべきデータを生成する出力メッセージ制御 回路とを含むことを特徴とする請求の範囲第２７４項に記載のコンピュータ。 ２７６．（Ａ）前記アップ・ツリー部分は、（ｉ）上位レベルのノードにメッセ ージを送信するためのアップ・ツリー・メッセージ出力端子と、 （ｉｉ）各々が下位レベルのノードまたはメッセージ生成要素からメッセージを 受信するための複数のアップ・ツリー・メッセージ入力端子と、 （ｉｉｉ）前記アップ・ツリー・データ処理部分に接続されたスキャン・バッフ ァと、 （ｉｖ）操作タイプ識別子と前記アップ・ツリー・メッセージ出力端子からメッ セージに入れて送信すべきアップ・ツリー情報を受けて、前記アップ・ツリー・ データ処理部分をイネーブルして前記スキャン・バッファにストアする中間デー タを生成するアップ・スキャン制御部分とを含み、 （Ｂ）前記ダウン・ツリー部分は、 （ｉ）上位レベルのノードからメッセージを受信するためのダウン・ツリー・メ ッセージ入力端子と、 （ｉｉ）各々が下位レベルのノードまたはメッセージ生成要素にメッセージを送 信するための複数のダウン・ツリー・メッセージ出力端子と、 （ｉｉｉ）前記ダウン・ツリー・データ処理部分をイネーブルして、前記スキャ ン・バッファからまたは前記ダウン・ツリー・メッセージ入力端子から受信した 複数ソース・メッセージに入って受信したデータからデータを生成するダウン・ ツリー制御部分とを含み、生成されたデータは前記ダウン・ツリー・メッセージ 出力端子のそれぞれに結合されて、そこから送信されることを特徴とする請求の 範囲第２７３項に記載のコンピュータ。 ２７７．（Ａ）アップ・スキャン制御部分は、（ｉ）一方のアップ・ツリー・メ ッセージ入力端子から受信した１つの複数ソース・メッセージの中のデータを中 間データとしてスキャン・バッファにストアすることを可能にし、（ｉｉ）アッ プ・ツリー・データ処理部分が両方のアップ・ツリー・メッセージ入力端子によ って受信された複数ソース・メッセージからのデータを受けて処理したデータを 生成することを可能にし、 （Ｂ）ダウン・スキャン制御部分は、 （ｉ）スキャン・バッファ内のデータを一方のダウン・ツリー・メッセージ出力 端子に結合して、そこから送信された複数ソース・メッセージに組み込むことを 可能にし、 （ｉｉ）ダウン・ツリー・データ処理部分がスキャン・バッファからのデータと 前記ダウン・ツリー・メッセージ入力端子によって受信された複数ソース・メッ セージを受けて処理したデータを生成することを可能にし、ダウン・ツリー・デ ータ処理部分によって生成された処理データを他方のダウン・ツリー・メッセー ジ出力端子に結合して、そこから送信された複数ソース・メッセージに組み込む ことを特徴とする請求の範囲第２７６項に記載のコンピュータ。 ２７８．ダウン・スキャン制御部分はさらに、ノードがルート・レベルにある場 合、所定のデータを一方のダウン・ツリー・メッセージ出力端子に、スキャン・ バッファ内のデータを他方のダウン・ツリー・メッセージ出力端子に結合するよ うに動作して、共にそこから送信された複数ソース・メッセージに組み込むこと を特徴とする請求の範囲第２７７項に記載のコンピュータ。 ２７９．スキャン操作を指定した各複数ソース・メッセージはさらにスキャン方 向を指定しており、（Ａ）アップ・ツリー部分はさらに、前記アップ・ツリー・ メッセージ入力端子、前記スキャン・バッファおよび前記アップ・ツリー・デー タ処理部分に接続され、前記スキャン方向によって選択されたとおりに、前記ア ップ・ツリー・メッセージ入力端子の一方または他方から受信したデータを選択 的に結合して、中間データとしてスキャン・バッファにストアするソース選択回 路を含み、 （Ｂ）前記ダウン・ツリー部分はさらに、スキャン・バッファ内のデータまたは ダウン・ツリー・データ処理部分によって生成された処理データを、ダウン・ツ リー・メッセージ入力端子から受信した複数ソース・メッセージのスキャン方向 によって選択されたとおりに受信するダウン・ツリー・メッセージ出力回路を選 択する送信選択回路を合むことを特徴とする請求の範囲第２７７項に記載のコン ピュータ。 ２８０．各複数ソース・メッセージはさらに所定の値をもつセグメント識別子を 含み、各ノードはさらに選択した条件をもつセグメント・フラグを含み、前記ア ップ・スキャン制御部分はそのセグメント識別子が前記所定の値の１つをもつ複 数ソース・メッセージを選択したアップ・ツリー・メッセージ入力端子が受信す るとそれを受けて、該セグメント・フラグを条件づけるための回路を条件づけ、 該セグメント・フラグを受けて前記中間情報と前記アップ・ツリー情報を生成し 、ダウン・スキャン制御部分はさらに該セグメント・フラクを受けて前記ダウン ・ツリー・データ処理部分を制御することを特徴とする請求の範囲第２７６項に 記載のコンピュータ。 ２８１．各々がメッセージを生成し受信する複数のメッセージ生成要素と、複数 の異種タイプのメッセージを生成する少なくとも１つのメッセージ生成要素と、 前記メッセージ生成要素間でメッセージを転送するためのネットワークとからな るディジタル・コンピュータで使用されるノードであり、該ネットワークは下位 のリーフ・レベルから上位の物理ルート・レベルまでの一連のレベルでツリー・ パターンに相互接続された複数のノードから構成され、リーフ・レベルのノード は前記メッセージ生成要素との間でメッセージを送受信するように接続されてお り、 （Ａ）同時に受信したメッセージを受けてメッセージを生成し、下位レベルのノ ードまたはそこに接続されたメッセージ生成要素からメッセージ受信するアップ ・ツリー転送部分を含み、該アップ・ツリー転送部分は同時に受信したメッセー ジが異種タイプのものであれば、少なくともその１つをバッファリングし、（Ｂ ）上位レベルのノードからまたはアップ・ツリー転送部分からメッセージを受信 し、その受信を受けて下位レベルのノードまたはメッセージ生成要素に送信する ためのメッセージを生成するダウン・ツリー転送部分を含むことを特徴とするノ ード。 ２８２．（Ａ）前記アップ・ツリー転送部分はノードがルート・レベルになけれ ば、受信したメッセージを上位レベルの制御ネットワーク・ノードに選択的に結 合し、 （Ｂ）前記ダウン・ツリー転送部分は、ノードがルート・レベルになければ上位 レベルのノードから、ノードがルート・レベルにあればアップ・ツリー転送部分 からメッセージを受けてメッセージを選択的に生成することを特徴とする請求の 範囲第２８１項に記載のノード。 ２８３．前記メッセージは単一ソース・タイプと複数ソース・タイプのメッセー ジを含み、前記ノードの少なくとも一部のアップ・ツリー転送部分は、（Ａ）各 々が下位レベルのノードまたはメッセージ生成要素からメッセージを受信するた めの複数のアップ・ツリー・メッセージ入力端子と、 （Ｂ）各々がメッセージ入力端子に接続され、メッセージ入力端子の１つによっ て受信された複数ソース・メッセージを選択的にバッファリングするための複数 の複数ソース・メッセージ・バッファ回路と、（Ｃ）上位レベルのノードに送信 するためのアップ・ツリー出力メッセージを生成するためのアップ・ツリー出力 メッセージ・ジェネレータと、（Ｄ）前記アップ・ツリー出力メッセージ・ジェ ネレータをイネーブルしてアップ・ツリー出力メッセージを生成し、単一ソース ・メッセージが別のメッセージ入力端子から受信されると、該メッセージ入力端 子の一方から受信した複数ソース・メッセージを選択的にバッファリングするよ うに前記複数ソース・メッセージ・バッファ回路を制御するためのアップ・ツリ ー転送コントローラとを含むことを特徴とする請求の範囲第２８１項に記載のノ ード。 ２８４．複数ソース・メッセージはデータ部分を含み、ノードはさらに、同時に 受信した複数ソース・メッセージのデータに関して処理小差を実行するデータ処 理部分を含むことを特徴とする請求の範囲第２８３項に記載のノード。 ２８５．メッセージ生成要素はさらに棄権メッセージ・タイプのメッセージを生 成し、データ処理部分は、複数ソース・メッセージと棄権メッセージを同時に受 信するとそれを受けて、受信した複数ソース・メッセージの中のデータに対応す る処理したデータを含めて転送するための棄権メッセージを生成することを特徴 とする請求の範囲第２８４項に記載のノード。 ２８６．メッセージ生成要素はさらに棄権メッセージ・タイプのメッセージを生 成し、アップ・ツリー転送部分はすべてのノードからまたはメッセージを送信し てきたメッセージ生成要素から棄権メッセージを同時に受信するとそれを受けて 、棄権メッセージを生成することを特徴とする請求の範囲第２８５項に記載のノ ード。 ２８７．前記ノードの少なくとも一部のアップ・ツリー転送部分は、 （Ａ）各々が下位レベルのノードまたはメッセージ生成要素からメッセージを受 信するための複数のメッセージ入力端子と、 （Ｂ）各々がメッセージ入力端子の１つによって受信された複数ソース・メッセ ージをバッファリングするための複数のソース・メッセージ・バッファ回路と、 （Ｃ）前記複数ソース・メッセージ・バッファをイネーブルして、メッセージ入 力端子によって受信されたメッセージを選択的にバッファリングするための複数 ソース・バッファ制御回路とを含むことを特徴とする請求の範囲第２８４項に記 載のノード。 ２８８．前記複数ソース・バッファ制御回路は、（Ａ）それぞれのメッセージ入 力端子によって受信したメッセージのメッセージ・タイプを判断する複数のメッ セージ・タイプ判別回路と、 （Ｂ）メッセージ入力端子によって同時に受信したメッセージのメッセージ・タ イプを受けて、それぞれの複数ソース・メッセージ・バッファ回路をイネーブル してメッセージをバッファリングするためのストア・イネープリング回路とを含 むことを特徴とする請求の範囲第２８７項に記載のノード。 ２８９．前記ストア・イネーブリング回路は、関連のメッセージ・タイプ判別回 路がメッセージ入力端子によって受信されたメッセージが複数ソース・メッセー ジであると判断し、他方のメッセージ・タイプ判別回路がそれに関連するメッセ ージ入力端子によって受信されたメッセージが別のメッセージ・タイプであると 判断すると、複数ソース・メッセージ・バッファ回路をイネーブルしてそのそれ ぞれのメッセージ入力端子によって受信されたメッセージをバッファリングする ことを特徴とする請求の範囲第２８８項に記載のノード。 ２９０．複数ソース・バッファ制御回路はさらに、他方のメッセージ入力端子か ら複数ソース・メッセージを受信するとそれを受けて、複数ソース・メッセージ ・バッファ回路を選択的にイネーブルして、そこでバッファリングした複数ソー ス・メッセージをデータ処理部分に結合することを特徴とする請求の範囲第２８ ９項に記載のノード。 ２９１．前記複数ソース・バッファ制御回路は、（Ａ）各々が関連の複数ソース ・メッセージ・バッファ回路がメッセージをバッファリングしているかどうかを 示すための複数のバッファ状況標識と、（Ｂ）それぞれのメッセージ入力端子に よって受信されたメッセージのタイプを判断する複数のメッセージ・タイプ判別 回路と、 （Ｃ）前記バッファ状況標識とメッセージ入力端子によって受信され、関連のメ ッセージ・タイプ判別回路によって判断されたメッセージのメッセージ・タイプ を受けて、それぞれの複数ソース・メッセージ・バッファ回路をイネーブルして 前記複数ソース・メッセージ・バッファ回路からメッセージを転送するための転 送イネープリング回路とを含むことを特徴とする請求の範囲第２９０項に記載の ノード。 ２９２．前記転送イネープリング回路は、そのバッファ状況標識がメッセージを バッファリングしていることを示し、他方のメッセージ入力端子に関連するメッ セージ・タイプ判別回路が複数ソース・メッセージを受信していると判断すると 、それを受けて一方のメッセージ入力端子に関連するバッファをイネーブルして メッセージを転送することを特徴とする請求の範囲第２９１項に記載のノード。 ２９３．複数ソース・メッセージはさらに操作タイプ識別子を含み、各ノードの データ処理部分は該操作タイプ識別子によって指定された通りに、選択した処理 操作を実行することを特徴とする請求の範囲第２８４項に記載のノード。 ２９４．データ処理部分はアップ・ツリー・データ処理部分を含み、１つの操作 タイプ識別子は縮小操作を指定しており、各ノードのアップ・ツリー・データ処 理部分はアップ・ツリー転送部分によって受信された複数ソース・メッセージか らのデータに関してデータ処理操作を実行して、アップ・ツリー転送部分によっ て生成されたメッセージに組み込まれる処理したデータを生成することを特徴と する請求の範囲第２９３項に記載のノード。 ２９５．ダウン・ツリー転送部分は、操作タイプ識別子が縮小操作を指定してい る複数ソース・メッセージの受信を受けて、受信した複数ソース・メッセージか らのデータを含めて、下位レベルのノードまたはそこに接続されたメッセージ生 成要素に送信するためのメセージを送信することを特徴とする請求の範囲第２９ ４項に記載のノード。 ２９６．１つの操作タイプ識別子はスキャン操作を指定しており、データ処理部 分は、各々がそれぞれのアップ・ツリー転送部分とダウン・ツリー転送部分によ って受信された複数ソース・メッセージのデータに関してデータ処理操作を実行 するアップ・ツリー・データ処理部分とダウン・ツリー・データ処理部分を含む ことを特徴とする請求の範囲第２９３項に記載のノード。 ２９７．さらに、前記アップ・ツリー・データ処理部分と前記ダウン・ツリー・ データ処理部分に接続されたスキャン・バッファを含み、該アップ・ツリー・デ ータ処理部分は操作タイプ識別子を受けて該スキャン・バッファにストアする中 間データを生成し、ダウン・ツリー・データ処理部分はスキャン・バッファーに ストアされた中間データとダウン・ツリー転送部分によって受信された複数ソー ス・メッセージに関して、それぞれの複数ソース・メッセージの操作タイプ識別 子によって判断されたデータ処理操作を実行することを特徴とする請求の範囲第 ２９６項に記載のノード。 ２９８．ダウン・ツリー部分は、 （Ａ）各々が下位レベルのノードまたはメッセージ生成要素にメッセージを送信 するための複数のメセージ出力端子と、 （Ｂ）ノードがルート・レベルにある場合、前記ダウン・ツリー・データ処理部 分をイネーブルして、前記メッセージ出力端子のうち選択した出力端子から送信 されたメッセージに選択的に組み込むべきデータを生成する出力メッセージ制御 回路とを含むことを特徴とする請求の範囲第２９６項に記載のノード。 ２９９．（Ａ）前記アップ・ツリー部分は、（ｉ）上位レベルのノードにメッセ ージを送信するためのアップ・ツリー・メッセージ出力端子と、 （ｉｉ）各々が下位レベルのノードまたはメッセージ生成要素からメッセージを 受信するための複数のアップ・ツリー・メッセージ入力端子と、 （ｉｉｉ）前記アップ・ツリー・データ処理部分に接続されたスキャン・バッフ ァと、 （ｉｖ）操作タイプ識別子と前記アップ・ツリー・メッセージ出力端子からメッ セージに入れて送信すべきアップ・ツリー情報を受けて、前記アップ・ツリー・ データ処理部分をイネーブルして前記スキャン・バッファにストアする中間デー タを生成するアップ・スキャン制御部分とを含み、 （Ｂ）前記ダウン・ツリー部分は、 （ｉ）上位レベルのノードからメッセージを受信するためのダウン・ツリー・メ ッセージ入力端子と、 （ｉｉ）各々が下位レベルのノードまたはメッセージ生成要素にメッセージを送 信するための複数のダウン・ツリー・メッセージ出力端子と、 （ｉｉｉ）前記ダウン・ツリー・データ処理部分をイネーブルして、前記スキャ ン・バッファからまたは前記ダウン・ツリー・メッセージ入力端子から受信した 複数ソース・メッセージに入って受信したデータからデータを生成するダウン・ ツリー制御部分とを含み、生成されたデータは前記ダウン・ツリー・メッセージ 出力端子のそれぞれに結合されてそこから送信されることを特徴とする請求の範 囲第２９６項に記載のノード。 ３００．（Ａ）アップ・スキャン制御部分は、（ｉ）一方のアップ・ツリー・メ ッセージ入力端子から受信した１つの複数ソース・メッセージの中のデータを中 間データとしてスキャン・バッファにストアすることを可能にし、（ｉｉ）アッ プ・ツリー・データ処理部分が両方のアップ・ツリー・メッセージ入力端子によ って受信された複数ソース・メッセージからのデータを受けて処理したデータを 集成することを可能にし、 （Ｂ）ダウン・スキャン制御部分は、 （ｉ）スキャン・バッファ内のデータを一方のダウン・ツリー・メッセージ出力 端子に結合して、そこから送信された複数ソース・メッセージに組み込むことを 可能にし、 （ｉｉ）ダウン・ツリー・データ処理部分がスキャン・バッファからのデ−タと 前記ダウン・ツリー・メッセージ入力端子によって受信された複数ソース・メッ セージを受けて処理したデータを生成することを可能にし、ダウン・ツリー・デ ータ処理部分によって生成された処理データを他方のダウン・ツリー・メッセー ジ出力端子に結合して、そこから送信された複数ソース・メッセージに組み込む ことを特徴とする請求の範囲第２９９項に記載の３０１．ダウン・スキャン制御 部分はさらに、ノードがルート・レベルにある場合、所定のデータを一方のダウ ン・ツリー・メッセージ出力端子に、スキャン・バッファ内のデータを他方のダ ウン・ツリー・メッセージ出力端子に結合するように動作して、共にそこから送 信された複数ソース・メッセージに組み込むことを特徴とする請求の範囲第３０ ０項に記載のノード。 ３０２．スキャン操作を指定した各複数ソース・メッセージはさらにスキャン方 向を指定しており、（Ａ）アップ・ツリー部分はさらに、前記アップ・ツリー・ メッセージ入力端子、前記スキャン・バッファおよび前記アップ・ツリー・デー タ処理部分に接続され、前記スキャン方向によって選択されたとおりに、前記ア ップ・ツリー・メッセージ入力端子の一方または他方から受信したデータを選択 的に結合して、中間データとしてスキャン・バッファにストアするソース選択回 路を含み、 （Ｂ）前記ダウン・ツリー部分はさらに、スキャン・バッファ内のデータまたは ダウン・ツリー・データ処理部分によって生成された処理データを、ダウン・ツ リー・メッセージ入力端子から受信した複数ソース・メッセージのスキャン方向 によって選択されたとおりに受信するダウン・ツリー・メッセージ出力回路を選 択する送信選択回路を含むことを特徴とする請求の範囲第３００項に記載のノー ド。 ３０３．各複数ソース・メッセージはさらに所定の値をもつセグメント識別子を 含み、各ノードはさらに選択した条件をもつセグメント・フラグを含み、前記ア ップ・スキャン制御部分はそのセグメント識別子が前記所定の値の１つをもつ複 数ソース・メッセージを選択したアップ・ツリー・メッセージ入力端子が受信す るとそれを受けて、該セグメント・フラグを条件づけるための回路を条件づけ、 該セグメント・フラグを受けて前記中間情報と前記アップ・ツリー情報を生成し 、ダウン・スキャン制御部分はさらに該セグメント・フラクを受けて前記ダウン ・ツリー・データ処理部分を制御することを特徴とする請求の範囲第２９９項に 記載のノード。 ３０４．（Ａ）各々がメッセージを生成し、受信する複数のメッセージ生成要素 を備え、少なくとも１つのメッセージ生成要素は複数の異種タイプのメッセージ を生成し、 （Ｂ）前記メッセージ生成要素間でメッセージを転送するためのネットワークを 備え、該ネットワークは下位のリーフ・レベルから上位の物理ルート・レベルま での一連のレベルでツリー・パターンに相互接続された複数のノードから構成さ れ、リーフ・レベルのノードは前記メッセージ生成要素との間でメッセージを送 受信するように接続されており、各ノードは、（ｉ）同時に受信したメッセージ を受けてメッセージを生成し、下位レベルのノードまたはそこに接続されたメッ セージ生成要素からメッセージ受信するアップ・ツリー転送部分を含み、該アッ プ・ツリー転送部分はフロー制御信号を受けて受信したメッセージをバッファリ ングし、 （ｉｉ）上位レベルのノードからまたはアップ・ツリー転送部分からメッセージ を受信し、その受信を受けて下位レベルのノードまたはメッセージ生成要素に送 信するためのメッセージを生成するダウン・ツリー転送部分を含み、該ダウン・ ツリー転送部分はフロー制御信号を受けて受信したメッセージをバッファリング することを特徴とするディジタル・コンピュータ。 ３０５．各ノードにおいて、 （Ａ）前記アップ・ツリー転送部分はノードがルート・レベルになければ、受信 したメッセージを上位レベルの制御ネットワーク・ノードに選択的に結合し、 （Ｂ）前記ダウン・ツリー転送部分ば、ノードがルート・レベルになければ上位 レベルのノードから、ノードがルート・レベルにあればアップ・ツリー転送部分 からメッセージを受けてメッセージを選択的に生成することを特徴とする請求の 範囲第３０４項に記載のコンピュータ。 ３０６．前記メッセージは単一ソース・タイプと複数ソース・タイプのメッセー ジを含み、前記ノードの少なくとも一部のアップ・ツリー転送部分は、（Ａ）各 々が下位レベルのノードまたはメッセージ生成要素からメッセージを受信するた めの複数のアップ・ツリー・メッセージ入力端子と、 （Ｂ）各々がメッセージ入力端子に接続され、メッセージ入力端子の１つによっ て受信された複数ソース・メッセージを選択的にバッファリングするための複数 の複数ソース・メッセージ・バッファ回路と、（Ｃ）上位レベルのノードに送信 するためのアップ・ツリー出力メッセージを生成するためのアップ・ツリー出力 メッセージ・ジェネレータと、（Ｄ）前記アップ・ツリー出力メッセージ・ジェ ネレータをイネーブルしてアップ・ツリー出力メッセージを生成し、単一ソース ・メッセージが別のメッセージ入力端子から受信されると、該メッセージ入力端 子の一方から受信した複数ソース・メッセージを選択的にパッファリングするよ うに前記複数ソース・メッセージ・バッファ回路を制御するためのアップ・ツリ ー転送コントローラとを含むことを特徴とする請求の範囲第３０４項に記載のコ ンピュータ。 ３０７．複数ソース・メッセージはデータ部分を含み、各ノードはさらに、同時 に受信した複数ソース・メッセージのデータに関して処理小差を実行するデータ 処理部分を含むことを特徴とする請求の範囲第３０６項に記載のコンピュータ。 ３０８．メッセージ生成要素はさらに棄権メッセージ・タイプのメッセージを生 成し、データ処理部分は、複数ソース・メッセージと棄権メッセージを同時に受 信するとそれを受けて、受信した複数ソース・メッセージの中のデータに対応す る処理したデータを含めて転送するための棄権メッセージを生成することを特徴 とする請求の範囲第３０７項に記載のコンピュータ。 ３０９．メッセージ生成要素はさらに棄権メッセージ・タイプのメッセージを生 成し、アップ・ツリー転送部分はすべてのノードからまたはメッセージを送信し てきたメッセージ生成要素から棄権メッセージを同時に受信するとそれを受けて 、棄権メッセージを生成することを特徴とする請求の範囲第３０８項に記載のコ ンピュータ。 ３１０．前記ノードの少なくとも一部のアップ・ツリー転送部分は、 （Ａ）各々が下位レベルのノードまたはメッセージ生成要素からメッセージを受 信するための複数のメッセージ入力端子と、 （Ｂ）各々がメッセージ入力端子の１つによって受信された複数ソース・メッセ ージをバッファリングするための複数のソース・メッセージ・バッファ回路と、 （Ｃ）前記複数ソース・メッセージ・バッファをイネーブルして、メッセージ入 力端子によって受信されたメッセージを選択的にバッファリングするための複数 ソース・バッファ制御回路とを含むことを特徴とする請求の範囲第３０７項に記 載のコンピュータ。 ３１１．前記複数ソース・バッファ制御回路は、（Ａ）それぞれのメッセージ入 力端子によって受信したメッセージのメッセージ・タイプを判断する複数のメッ セージ・タイプ判別回路と、 （Ｂ）メッセージ入力端子によって同時に受信したメッセージのメッセージ・タ イプを受けて、それぞれの複数ソース・メッセージ・バッファ回路をイネーブル してメッセージをバッファリングするためのストア・イネーブリング回路とを含 むことを特徴とする請求の範囲第３１０項に記載のコンピュータ。 ３１２．前記ストア・イネーブリング回路は、関連メッセージ・タイプ判別回路 がメッセージ入力端子によって受信したメッセージが複数ソース・メッセージで あると判断し、他方のメッセージ・タイプ判別回路がそれに関連するメッセージ 入力端子によって受信されたメッセージが別のメッセージ・タイプであると判断 すると、複数ソース・メッセージ・バッファ回路をイネーブルしてそのそれぞれ のメッセージ入力端子によって受信されたメッセージをバッファリングすること を特徴とする請求の範囲第３１１項に記載のコンピュータ。 ３１３．前記複数ソース・バッファ制御回路はさらに、他方のメッセージ入力端 子から複数ソース・メッセージを受信すると、それを受けて複数ソース・メッセ ージ・バッファ回路を選択的にイネーブルして、バッファした複数ソース・メッ セージをデータ処理部分に結合することを特徴とする請求の範囲第３１２項に記 載のコンピュータ。 ３１４．前記複数ソース・バッファ制御回路は、（Ａ）各々が関連複数ソース・ メッセージ・バッファ回路がメッセージなバッファリングしているかどうかを示 す複数のバッファ状況標識と、 （Ｂ）それぞれのメッセージ入力端子によって受信されたメッセージのタイプを 判断する複数のメッセージ・タイプ判別回路と、 （Ｃ）前記バッファ状況標識の条件とメッセージ入力端子によって受信され、関 連メッセージ・タイプ判別回路によって判断されたメッセージのメッセージ・タ イプを受けて、それぞれの複数ソース・メッセージ・バッファ回路をイネーブル して該複数ソース・メッセージ・バッファ回路からのメッセージを転送する転送 イネーブリング回路とを含むことを特徴とする請求の範囲第３１３項に記載のコ ンピュータ。 ３１５．前記転送イネーブリング回路は、そのバッファ状況標識がメッセージを バッファリングしていることを示し、他方のメッセージ入力端子に関連するメッ セージ・タイプ判別回路が複数ソース・メッセージを受信していることを示して いると、それを受けて一方のメッセージ入力端子に関連するバッファをイネーブ ルしてメッセージを転送することを特徴とする請求の範囲第３１４項に記載のコ ンピュータ。 ３１６．複数ソース・メッセージはさらに操作タイプ識別子を含み、各ノードの データ処理部分は該操作タイプ識別子によって指定された選択された処理操作を 実行することを特徴とする請求の範囲第３０７項に記載のコンピュータ。 ３１７．各ノードのデータ処理部分はアップ・ツリー・データ処理部分を含み、 １つの操作タイプ識別子は縮小操作を指定しており、各ノードのアップ・ツリー ・データ処理部分はアップ・ツリー転送部分によって受信された複数ソース・メ ッセージからのデータに関してデータ処理操作を実行し、アップ・ツリー転送部 分によって生成されたメッセージに組み込む処理したデータを生成することを特 徴とする請求の範囲第３１６項に記載のコンピュータ。 ３１８．各ノードのダウン・ツリー転送部分は、操作タイプ識別子が縮小操作を 指定している複数ソース・メッセージの受信を受けて、受信した複数ソース・メ ッセージからのデータを含めて、下位レベルのノードまたはそこに接続されたメ ッセージ生成要素に送信するためのメッセージを送信することを特徴とする請求 の範囲第３１７項に記載のコンピュータ。 ３１９．１つの操作タイプ識別子はスキャン操作を指定しており、各ノードのデ ータ処理部分は各々がそれぞれのアップ・ツリー転送部分とダウン・ツリー転送 部分によって受信された複数ソース・メッセージのデータに関してデータ処理操 作を実行するアップ・ツリー・データ処理部分とダウン・ツリー・データ処理部 分を含むことを特徴とする請求の範囲第３１６項に記数のコンピュータ。 ３２０．各ノードはさらに、前記アップ・ツリー・データ処理部分と前記ダウン ・ツリー・データ処理部分に接続されたスキャン・バッファを含み、該アップ・ ツリー・データ処理部分は操作タイプ識別子を受けて該スキャン・バッファにス トアする中間データを選択的に生成し、ダウン・ツリー・データ処理部分はスキ ャン・バッファにストアされた中間データとダウン・ツリー転送部分によって受 信された複数ソース・メッセージに関して、それぞれの複数ソース・メッセージ の操作タイプ識別子によって判断されたデータ処理操作を実行することを特徴と する請求の範囲第３１９項に記載のコンピュータ。 ３２１．ダウン・ツリー部分は、 （Ａ）各々が下位レベルのノードまたはメッセージ生成要素にメッセージを送信 するための複数のメッセージ出力端子と、 （ｂ）前記ダウン・ツリー・データ処理部分をイネーブルしてデータを生成し、 ノードがルート・レベルにある場合、前記メッセージ出力端子のうち選択した出 力端子を通して送信されたメッセージに選択的に組み込むための出力メッセージ 制御回路とを含むことを特徴とする請求の範囲第３２０項に記載のコンピュータ 。 ３２２．（Ａ）前記アップ・ツリー部分は、（ｉ）上位レベルのノードにメッセ ージを送信するためのアップ・ツリー・メッセージ出力端子と、 （ｉｉ）各々が下位レベルのノードまたはメッセージ生成要素からメッセージを 受信するための複数のアップ・ツリー・メッセージ入力端子と、 （ｉｉｉ）前記アップ・ツリー・データ処理部分に接続されたスキャン・バッフ ァと、 （ｉｖ）前記アップ・ツリー・メッセージ出力端子を通してメッセージに入れて 送信される操作タイプ識別子とアップ・ツリー情報を受けて、前記アップ・ツリ ー・データ処理部分をイネーブルして前記スキャン・バッファにストアする中間 データを生成するアップ・スキヤン制御部分とを含み、 （Ｂ）前記ダウン・ツリー部分は、 （ｉ）上位レベルのノードからメッセージを受信するためのダウン・ツリー・メ ッセージ入力端子と、 （ｉｉ）各々が下位レベルのノードまたはメッセージ生成要素にメッセージを送 信するための複数のダウン・ツリー・メッセージ出力端子と、 （ｉｉｉ）前記ダウン・ツリー・データ処理部分をイネーブルして、前記スキャ ン・バッファからまたは前記ダウン・ツリー・メッセージ入力端子によって受信 した複数ソース・メッセージに入って受信したデータからデータを選択的に生成 するダウン・スキャン制御部分とを含み、生成されたデータは前記ダウン・ツリ ー・メッセージ出力端子に結合されて、そこから送信されることを特徴とする請 求の範囲第３１９項に記載のコンピュータ。 ３２３．（Ａ）アップ・スキャン制御部分は、（ｉ）一方のアップ・ツリー・メ ッセージ入力端子から受信した１つの複数ソース・メッセージの中のデータを中 間データとしてスキャン・バッファにストアすることを可能にし、（ｉｉ）両方 のアップ・ツリー・メッセージ入力端子から受信した複数ソース・メッセージか らのデータを受けてアップ・ツリー・データ処理部分が処理したデータを生成す ることを可能にし、 （Ｂ）ダウン・スキヤン制御部分は、 （ｉ）スキャン・バッファ内のデータを一方のダウン・ツリー・メッセージ出力 端子に結合して、そこから送信された複数ソース・メッセージに組み込むことを 可能にし、 （ｉｉ）スキャン・バッファからのデータと前記ダウン・ツリー・メッセージ入 力端子から受信した複数ソース・メッセージを受けてダウン・ツリー・データ処 理部分が処理したデータを生成することを可能にし、ダウン・ツリー・データ処 理部分によって生成された処理したデータは他方のダウン・ツリー・メッセージ 出力端子に結合されて、そこから送信された複数ソース・メッセージに組み込む ことを特徴とする請求の範囲第３２２項に記載のコンピュータ。 ３２４．ダウン・スキャン制御部分はさらに、ノードがルート・レベルにある場 合、所定のデータを一方のダウン・ツリー・メッセージ出力端子に、スキャン・ バッファ内のデータを他方のダウン・ツリー・メッセージ出力端子に結合するよ うに動作し、共にそこから送信された複数ソース・メッセージに組み込むことを 特徴とする請求の範囲第３２３項に記載のコンピュータ。 ３２５．スキャン操作を指定している各複数ソース・メッセージはさらにスキャ ン方向を指定しており、（Ａ）アップ・ツリー部分はさらに前記アップ・ツリー ・メッセージ入力端子、前記スキャン・バッファおよび前記アップ・ツリー・デ ータ処理部分に接続されて、前記スキャン方向によって選択された通りに、前記 アップ・ツリー・メッセージ入力端子の一方または他方に選択的に結合して中間 データとしてスキャン・バッファにストアするソース選択回路を含み、（Ｂ）前 記ダウン・ツリー部分はさらにダウン・ツリー・メッセージ入力端子によって受 信された複数ソース・メッセージのスキャン方向によって選択された通りに、ス キャン・バッファ内のデータまたはダウン・ツリー・データ処理部分によって生 成された処理されたデータを受信するダウン・ツリー・メッセージ出力回路を選 択するための送信選択回路を含むことを特徴とする請求の範囲第３２３項に記載 のコンピュータ。 ３２６．各複数ソース・メッセージはさらに所定の値をもつセグメント識別子を 含み、各ノードはさらに選択した条件をもつセグメント・フラグを含み、前記ア ップ・スキャン制御部分は、そのセグメント識別子が前記所定の値の１つをもつ 複数ソース・メッセージを選択したアップ・ツリー・メッセージ入力端子が受信 すると、それを受けて該セグメント・フラグを条件づける回路を条件づけて、該 セグメント・フラグを受けて前記中間情報と前記アップ・ツリー情報を生成し、 ダウン・スキャン制御部分はさらに該セグメント・フラグを受けて前記ダウン・ ツリー・データ処理部分を制御することを特徴とする請求の範囲第３２２項に記 載のコンピュータ。 ３２７．各々がメッセージを生成し、受信する複数のメッセージ生成要素と、複 数の異種タイプのメッセージを生成する少なくとも１つのメッセージ生成要素と 、該メッセージ生成要素間でメッセージを転送するためのネットワークとから構 成されたディジタル・コンピュータで使用されるノードであり、該ネットワーク は下位のリーフ・レベルから上位の物理ルート・レベルまでの一連のレベルでツ リー・パターンに相互接続された複数のノードから構成され、リーフ・レベルの ノードは前記メッセージ生成要素との間だメッセージを送受信するように接続さ れており、（Ａ）同時に受信したメッセージを受けてメッセージを生成し、下位 レベルのノードまたはそこに接続されたメッセージ生成要素からメッセージを受 信するアップ・ツリー転送部分を含み、該アップ・ツリー転送部分はフロー制御 信号な受けて受信したメッセージをバッファリングし、 （Ｂ）上位レベルのノードまたはアップ・ツリー転送部分からメッセージを受信 し、その受信を受けて下位レベルのノードまたはメッセージ生成要素に送信する ためのメッセージを生成するダウン・ツリー転送部分を含み、該ダウン・ツリー 転送部分はさらに受信したメッセージの中のフロー制御信号を受けてフロー制御 信号を生成することを特徴とするノード。 ３２８．（Ａ）前記アップ・ツリー転送部分はノードがルート・レベルにない場 合、受信したメッセージを上位レベルの制御ネットワーク・ノードに選択的に結 合し、 （Ｂ）前記ダウン・ツリー転送部分は、ノードがルート・レベルになければ上位 レベルのノードから、ノードがルート・レベルにあればアップ・ツリー転送部分 からメッセージを受けてメッセージを選択的に生成することを特徴とする請求の 範囲第３２７項に記載のノード。 ３２９．前記メッマージは単一ソース・タイプと複数ソース・タイプのメッセー ジを含み、前記ノードの少なくとも一部のアップ・ツリー転送部分は、（Ａ）各 々が下位レベルのノードまたはメッセージ生成要素からメッセージを受信するた めの複数のアップ・ツリー・メッセージ入力端子と、 （Ｂ）各々がメッセージ入力端子に接続され、メッセージ入力端子の一方によっ て受信された複数ソース・メッセージを選択的にバッファリングするための複数 の複数ソース・メッセージ・バッファ回路と、（Ｃ）上位レベルのノードに送信 するためのアップ・ツリー出力メッセージを生成するためのアップ・ツリー出力 メッセージ・ジェネレータと、（Ｄ）前記アップ・ツリー出力メッセージ・ジェ ネレータをイネーブルしてアップ・ツリー出力メッセージを生成し、別のタイプ のメッセージが別の入力端子から受信された場合は前記メッセージ入力端子の一 方から受信された所定タイプのメッセージを選択的にバッファリングし、それを 受けて前記ダウン・ツリー転送部分をイネーブルしてフロー制御信号を生成する ように前記メッセージ・バッファ回路を制御するためのアップ・ツリー転送部分 とを含むことを特徴とする請求の範囲第３２７項に記載のノード。 ３３０．複数ソース・メッセージはデータ部分を含み、各ノードはさらに同時に 受信した複数ソース・メッセージのデータに関して処理操作を実行するデータ処 理部分を含むことを特徴とする請求の範囲第３２９項に記載のノード。 ３３１．メッセージ生成要素はさらに棄権タイプのメッセージを生成し、データ 処理部分は、複数ソース・メッセージと棄権メッセージを同時に受信すると、そ れを受けて受信した複数ソース・メッセージの中のデータに対応する処理したデ ータを含めて転送するための複数ソース・メッセージを生成することを特徴とす る請求の範囲第３３０項に記載のノード。 ３３２．メッセージ生成要素はさらに棄権メッセージ・タイプのメッセージを生 成し、アップ・ツリー転送部分はすべてのノードまたはメッセージを送ってきた メッセージ生成要素から棄権メッセージを同時に受信すると、それを受けて棄権 メッセージを生成することを特徴とする請求の範囲第３３１項に記載のノード。 ３３３．前記ノードの少なくとも一部の各々のアップ・ツリー転送部分はさらに 、 （Ａ）各々が下位レベルのノードまたはメッセージ生成要素からメッセージを受 信するための複数のメッセージ入力端子と、 （Ｂ）各々がメッセージ入力端子の一方によって受信された複数ソース・メッセ ージをバッファリングするための複数の複数ソース・メッセージ・バッファ回路 と、 （Ｃ）前記複数ソース・メッセージ・バッファをイネーブルして、メッセージ入 力端子によって受信されたメッセージを選択的にバッファリングするための複数 ソース・バッファ回路とを含むことを特徴とする請求の範囲第３３０項に記載の ノード。 ３３４．前記複数ソース・バッファ制御回路は、（Ａ）それぞれのメッセージ入 力端子によって受信したメッセージのタイプを判断する複数のメッセージ・タイ プ判別回路と、 （Ｂ）メッセージ入力端子によって同時に受信したメッセージのメッセージ・タ イプを受けて、それぞれの複数ソース・メッセージ・バッファ回路をイネーブル してメッセージをバッファリングするためのストア・イネーブリング回路とを含 むことを特徴とする請求の範囲第３３３項に記載のノード。 ３３５．前記ストア・イネーブリング回路は、関連メッセージ・タイプ判別回路 がメッセージ入力端子によって受信したメッセージが複数ソース・メッセージで あると判断し、他方のメッセージ・タイプ判別回路がそれに関連するメッセージ 入力端子によって受信されたメッセージが別のメッセージ・タイプであると判断 すると、複数ソース・メッセージ・バッファ回路をイネーブルしてそのそれぞれ のメッセージ入力端子によって受信されたメッセージをバッファリングすること を特徴とする請求の範囲第３３４項に記載のノード。 ３３６．前記複数ソース・バッファ制御回路はさらに、他方のメッセージ入力端 子から複数ソース・メッセージを受信すると、それを受けて複数ソース・メッセ ージ・バッファ回路を選択的にイネーブルして、バッファした複数ソース・メッ セージをデータ処理部分に結合することを特徴とする請求の範囲第３３５項に記 載のノード。 ３３７．前記複数ソース・バッファ制御回路は、（Ａ）各々が関連複数ソース・ メッセージ・バッファ回路がメッセージをバッファリングしているかどうかを示 す複数のバッファ状況標識と、 （Ｂ）それぞれのメッセージ入力端子によって受信されたメッセージのタイプを 判断する複数のメッセージ・タイプ判別回路と、 （Ｃ）前記バッファ状況標識の条件とメッセージ入力端子によって受信され、関 連メッセージ・タイプ判別回路によって判断されたメッセージのメッセージ・タ イプを受けて、それぞれの複数ソース・メッセージ・バッファ回路をイネーブル して該複数ソース・メッセージ・バッファ回路からのメッセージを転送する転送 イネープリング回路とを含むにとを特徴とする請求の範囲第３３６項に記載のノ ード。 ３３８．前記転送イネーブリング回路は、そのバッファ状況標識がメッセージを バッファリングしていることを示し、他方のメッセージ入方端子に関連するメッ セージ・タイプ判別回路が複数ソース・メッセージを受信していることを示して いると、それを受けて一方のメッセージ入力端子に関連するバッファをイネーブ ルしてメッセージを転送することを特徴とする請求の範囲第３３７項に記載のノ ード。 ３３９．複数ソース・メッセージはさらに操作タイプ識別子を含み、データ処理 部分は該操作タイプ識別子によって指定された選択された処理操作を実行するこ とを特徴とする請求の範囲第３３０項に記載のノード。 ３４０．データ処理部分はアップ・ツリー・データ処理部分を含み、１つの操作 タイプ識別子は縮小操作を指定しており、アップ・ツリー・データ処理部分はア ップ・ツリー転送部分によって受信された複数ソース・メッセージからのデータ に関してデータ処理操作を実行し、アップ・ツリー転送部分によって生成された メッセージに組み込む処理したデータを生成することを特徴とする請求の範囲第 ３３９項に記載のノード。 ３４１．ダウン・ツリー転送部分は、操作タイプ識別子が縮小操作を指定してい る複数ソース・メッセージの受信を受けて、受信した複数ソース・メッセージか らのデータを含めて、下位レベルのノードまたはそこに接続されたメッセージ生 成要素に送信するためのメッセージを送信することを特徴とする請求の範囲第３ ４０項に記載のノード。 ３４２．１つの操作タイプ識別子はスキャン操作を指定しており、データ処理部 分は各々がそれぞれのアップ・ツリー転送部分とダウン・ツリー転送部分によっ て受信された複数ソース・メッセージのデータに関してデータ処理操作を実行す るアップ・ツリー・データ処理部分とダウン・ツリー・データ処理部分を含むこ とを特徴とする請求の範囲第３３９項に記載のノード。 ３４３．さらに、前記アップ・ツリー・データ処理部分と前記ダウン・ツリー・ データ処理部分に接続されたスキャン・バッファを含み、該アップ・ツリー・デ ータ処理部分は操作タイプ識別子を受けて該スキャン・バッファにストアする中 間データを選択的に生成し、ダウン・ツリー・データ処理部分はスキャン・バッ ファにストアされた中間データとダウン・ツリー転送部分によって受信された複 数ソース・メッセージに関して、それぞれの複数ソース・メッセージの操作タイ プ識別子によって判断されたデータ処理操作を実行することを特徴とする請求の 範囲第３４２項に記載のノード。 ３４４．ダウン・ツリー部分は、 （Ａ）各々が下位レベルのノードまたはメッセージ生成要素にメッセージを送信 するための複数のメッセージ出力端子と、 （Ｂ）前記ダウン・ツリー・データ処理部分をイネーブルしてデータを生成し、 ノードがルート・レベルにある場合、前記メッセージ出力端子のうち選択した出 力端子を通して送信されたメッセージに選択的に組み込むための出力メッセージ 制御回路とを含むことを特徴とする請求の範囲第３４３項に記載のノード。 ３４５．（Ａ）前記アップ・ツリー部分は、（ｉ）上位レベルのノードにメッセ ージを送信するためのアップ・ツリー・メッセージ出力端子と、 （ｉｉ）各々が下位レベルのノードまたはメッセージ生成要素からメッセージを 受信するための複数のアップ・ツリー・メッセージ入力端子と、 （ｉｉｉ）前記アップ・ツリー・データ処理部分に接続されたスキャン・バッフ ァと、 （ｉｖ）前記アップ・ツリー・メッセージ出力端子を通してメッセージに入れて 送信される操作タイプ識別子とアップ・ツリー情報を受けて、前記アップ・ツリ ー・データ処理部分をイネーブルして前記スキャン・バッファにストアする中間 データを生成するアップ・スキヤン制御部分とを含み、 （Ｂ）前記ダウン・ツリー部分は、 （ｉ）上位レベルのノードからメッセージを受信するためのダウン・ツリー・メ ッセージ入力端子と、 （ｉｉ）各々が下位レベルのノードまたはメッセージ生成要素にメッセージを送 信するための複数のダウン・ツリー・メッセージ出力端子と、 （ｉｉｉ）前記ダウン・ツリー・データ処理部分をイネーブルして、前記スキャ ン・バッファからまたは前記ダウン・ツリー・メッセージ入力端子によって受信 した複数ソース・メッセージに入って受信したデータからデータを選択的に生成 するダウン・スキャン制御部分とを含み、生成されたデータは前記ダウン・ツリ ー・メッセージ出力端子に結合されて、そこから送信されることを特徴とする請 求の範囲第３４２項に記載のノード。 ３４６．（Ａ）アップ・スキャン制御部分は、（ｉ）一方のアップ・ツリー・メ ッセージ入力端子から受信した１つの複数ソース・メッセージの中のデータを中 間データとしてスキャン・バッファにストアすることを可能にし、（ｉｉ）両方 のアップ・ツリー・メッセージ入力端子から受信した複数ソース・メッセージか らのデータを受けてアップ・ツリー・データ処理部分が処理したデータを生成す ることを可能にし、 （Ｂ）ダウン・スキャン制御部分は、 （ｉ）スキャン・バッファ内のデータを一方のダウン・ツリー・メッセージ出力 端子に結合して、そこから送信された複数ソース・メッセージに組み込むことを 可能にし、 （ｉｉ）スキャン・バッファからのデータと前記ダウン・ツリー・メッセージ入 力端子から受信した複数ソース・メッセージを受けてダウン・ツリー・データ処 理部分が処理したデータを生成することを可能にし、ダウン・ツリー・データ処 理部分によって生成された処理したデータは他方のダウン・ツリー・メッセージ 出力端子に結合されて、そこから送信された複数ソース・メッセージに組み込む ことを特徴とする請求の範囲第３４５項に記載のノード。 ３４７．ダウン・スキャン制御部分はさらに、ノードがルート・レベルにある場 合、所定のデータを一方のダウン・ツリー・メッセージ出力端子に、スキャン・ バッファ内のデータを他方のダウン・ツリー・メッセージ出力端子に結合するよ うに動作し、共にそこから送信された複数ソース・メッセージに組み込むことを 特徴とする請求の範囲第３４６項に記載のノード。 ３４８．スキャン操作を指定している各複数ソース・メッセージはさらにスキャ ン方向を指定しており、（Ａ）アップ・ツリー部分はさらに前記アップ・ツリー ・メッセージ入力端子、前記スキャン・バッファおよび前記アップ・ツリー・デ ータ処理部分に接続されて、前記スキャン方向によって選択された通りに、前記 アップ・ツリー・メッセージ入力端子の一方または他方に選択的に結合して中間 データとしてスキャン・バッファにストアするソース選択回路を含み、（Ｂ）前 記ダウン・ツリー部分はさらにダウン・ツリー・メッセージ入力端子によって受 信された複数ソース・メッセージのスキャン方向によって選択された通りに、ス キャン・バッファ内のデータまたはダウン・ツリー・データ処理部分によって生 成された処理されたデータを受信するダウン・ツリー・メッセージ出力回路を選 択するための送信選択回路を含むことを特徴とする請求の範囲第３４６項に記載 のノード。 ３４９．各複数ソース・メッセージはさらに所定の値をもつセグメント識別子を 含み、ノードはさらに選択した条件をもつセグメント・フラグを含み、前記アッ プ・スキャン制御部分は、そのセグメント識別子が前記所定の値の１つをもつ複 数ソース・メッセージを選択したアップ・ツリー・メッセージ入力端子が受信す ると、それを受けて該セグメント・フラクを条件づける回路を条件づけて、該セ グメント・フラグを受けて前記中間情報と前記アップ・ツリー情報を生成し、ダ ウン・スキャン制御部分はさらに該セグメント・フラグを受けて前記ダウン・ツ リー・データ処理部分を制御することを特徴とする請求の範囲第３４５項に記載 のノード。 ３５０．（Ａ）各々がメッセージを生成し、受信する複数のメッセージ生成要素 を備え、各メッセージは選択した条件をもつフロー制御フラグを含み、各メッセ ージ生成要素は受信したメッセージのフロー制御フラグの条件を受けてメッセー ジの生成を制御し、（Ｂ）前記メッセージ生成要素間でメッセージを転送するた めのネットワークを備え、該ネットワークは下位のリーフ・レベルから上位のル ート・レベルまでの一連のレベルでツリー・パターンに相互接続された複数のノ ードから構成され、ノードは下位レベルのノードから同時に受信したメッセージ のフロー制御フラグの条件を受けてそのプロー制御フラグが条件づけられている 上位レベルのノードに転送するためのメッセージを生成し、ノードはまた上位レ ベルのノードから受信したメッセージのフロー制御フラグを受けてそのフロー制 御フラグが条件づけられている下位レベルのノードに送信するためのメッセージ を生成し、これによって同じ条件のフロー制御フラグをもつ前記メッセージ生成 要素のすべてにメッセージを提供して、該メッセージ生成要素のすべてによるメ ッセージの生成を同時に制御することを特徴とするディジタル・コンピュータ。 ３５１．各メッセージ生成要素はアイドル・タイプを含む複数のメッセージ・タ イプのメッセージを生成し、該メッセージ生成要素はフロー制御フラグが前記選 択した条件の１つのをもつメッセージの受信を受けてアイドル・メッセージを生 成することを特徴とする請求の範囲第３５０項に記載のコンピュータ。 ３５２．各メッセージ生成要素は、 （Ａ）前記ネットワークのノードに接続されて、メッセージ情報を受信し、そこ に接続された該ネットワークのノードに転送するためのメッセージを選択的に生 成するネットワーク・インタフェースを含みも、該ネットワーク・インタフェー スはメッセージ情報が存在しないとき、またはフロー制御フラグが前記所定の値 をもつノードからメッセージの受信を受けて、アイドル・メッセージを生成し、 （Ｂ）前記ネットワーク・インタフェースに転送して該ネットワーク・インタフ ェースによるメッセージの生成を開始するための前記メッセージ情報を生成する プロセッサを含むことを特徴とする請求の範囲第３５１項に記載のコンピュータ 。 ３５３．前記プロセッサはさらにそこに接続されたノードから受信したメッセー ジを表すメッセージ情報を前記ネットワーク・インタフェースから受信すること を特徴とする請求の範囲第３５２項に記載のコンピュータ。 ３５４．前記インタエースは、 （Ａ）ノードに接続され、前記プロセッサからのメッセージ情報を受けてメッセ ージを送信するメッセージ送信部分を含み、該メッセージ送信部分はそこから送 信したメッセージの中のフロー制御フラグの条件づけを制御し、 （Ｂ）ノードに接続され、メッセージを受信し、それからメッセージ情報を生成 するメッセージ受信端子を含み、 （Ｃ）そこに接続されたノードから受信したメッセージを表すメッセージ情報を バッファリングするバッファを含み、 （Ｄ）メッセージ受信端子からのメッセージ情報を前記バッファにストアするこ とを制御し、メッセージ情報が該バッファにストアされるとそれを受けて、そこ から送信したメッセージの中のフロー制御フラグを前記メッセージ送信部分が条 件づけることを制御するバッファ制御回路を含むことを特徴とする請求の範囲第 ３５２項に記載のコンピュータ。 ３５５．前記プロセッサは複数の動作モードで動作し、各メッセージは各々が動 作モードに関連づけられた複数の値をもつモード識別子を含み、前記インタフェ ースは、 （Ａ）各々が動作モードに関連づけられて、メッセージ情報をバッファリングす る複数のバッファと、（Ｂ）関連メッセージの中のモード識別子の値を受けて、 各メッセージからのメッセージ情報を前記バッファの１つにストアすることを可 能にする前記バッファ制御回路とを含むことを特徴とする請求の範囲第３５４項 に記載のコンピュータ。 ３５６．（Ａ）各々がデータ処理操作と情報通信操作を実行する複数の処理要素 を備え、該処理要素は診断操作要求を受けて診断操作を実行して、その実行を受 けて診断結果を生成し、 （Ｂ）診断要求を生成し、診断結果を受診する少なくとも１つの診断プロセッサ を備え、 （Ｃ）前記処理要素に接続され、情報通信操作時に情報の転送を容易にする情報 通信ネットワークを備え、（Ｄ）前記処理要素および前記診断プロセッサに接続 され、該診断プロセッサから該処理要素に診断要求を転送し、該処理要素から該 診断プロセッサに診断結果を転送する診断ネットワークを備えたことを特徴とす るディジタル・コンピュータ。 ３５７．各処理要素はコマンドを受けてデータ処理操作と情報通信操作を実行し 、さらに、 （Ａ）前記情報通信ネットワークを経由して該処理要素に送信するためのコマン ドを生成する制御プロセッサを含み、該制御プロセッサは前記診断プロセッサか ら診断要求を受信し、その受信を受けて診断操作を実行して該診断ネットワーク を経由して該診断プロセッサに転送するための診断結果を生成し、（Ｂ）該処理 要素は前記情報通信ネットワークから前記コマンドを受信し、その受信を受けて データ処理操作と情報通信操作を実行することを特徴とする請求の範囲第３５６ 項に記数のディジタル・コンピュータ。 ３５８．（Ａ）前記処理質素は、情報通信操作を実行する際に、前記情報通信ネ ットワークを経由して転送するメッセージを生成し、 （Ｂ）該情報通信ネットワークは前記処理要素間で該メッセージを転送するため の複数の通信ノードを含み、該通信ノードはさらに前記診断ネットワークから診 断要求を受信し、その受信を受けて診断操作を実行して、該診断ネットワークを 経由して前記診断プロセッサに転送するための診断結果を生成することを特徴と する請求の範囲第３５６項に記載のディジタル・コンピュータ。 ３５９．（Ａ）前記情報通信ネットワークの通信ノードは前記処理要素に接続さ れた初期ステージを含む一連のステージに接続され、 （Ｂ）前記診断ネットワークは一連のステージに接続された複数の診断ネットワ ーク・ノードを含み、各ステージは通信ネットワークまたは処理要素のステージ に関連づけられており、前記診断プロセッサは該診断ネットワークの選択したス テージの診断ネットワーク・ノードに接続され、前記診断要求は該診断ネットワ ーク・ノードを通って選択した通信ノードと処理要素に至る経路を指定した診断 要求アドレス情報を含み、各該診断ネットワーク・ノードは診断要求を受信する と、診断要求アドレス情報に応答して、該診断要求を経路を経由して別のステー ジにまたは通信ノードまたは処理要素に選択的に結合することを特徴とする請求 の範囲第３５８項に記載のディジタル・コンピュータ。 ３６０．前記通信ネットワークの少なくとも一部のステージは複数の通信ノード からななり、前記診断ネットワークのステージは各々、 （Ａ）ステージ識別ノードと、 （Ｂ）診断要求アドレス情報を受けて前記ステージ識別ノードと情報通信ネット ワークの対応するステージの通信ノードまたは処理要素間の経路を確立するよう に接続された複数のステージ要求配布ノードとを含むことを特徴とする請求の範 囲第３５９項に記載のディジタル・コンピュータ。 ３６１．前記ステージ要求配布ノードは情報通信ネットワークの対応するステー ジの通信ノードまたは処理要素に至る経路を確立して通信ノードまたは処理要素 への要求の転送とそこからの診断結果の転送を並列に行うことを容易にすること を特徴とする請求の範囲第３６０項に記載のディジタル・コンピュータ。 ３６２．（Ａ）少なくとも１つのステージのステージ要求配布ノードはそのステ ージ要求配布ノードがステージ識別ノードに接続されたルート・レベルと、通信 ノードまたは処理要素に接続された少なくとも１つのステージ要求配布ノードを もつリーフ・レベルとからなる入るツリーを形成し、 （Ｂ）ステージ識別ノードは診断要求を一連のステージの中の後段ステージのス テージ識別ノードにまたはツリーに関連する配布ツリーのルート・レベルのステ ージ要求配布ノードに、要求の診断要求アドレス情報に従って選択的に結合する ことを特徴とする請求の範囲第３６１項に記載のディジタル・コンピュータ。 ３６３．各ステージのステージ識別ノードは、（Ａ）ステージ識別ノードが前段 のステージのステージ識別ノードまたは診断プロセッサから診断要求を受信し、 診断結果をこれらに結合するときに経由する入力接続と、 （Ｂ）ステージ識別ノードが後続段のステージのステージ識別ノードまたはその ステージの配布ツリーに診断要求を選択的に結合し、そこから診断結果を受信す るときに経由する複数の出力接続と、（Ｃ）診断要求アドレス情報を受けて診断 要求と診断結果を入力接続と前記出力接続のうち選択した接続間に結合すること を制御することにより、あるステージのステージ識別ノードが（ｉ）後続段のス テージのステージ識別ノード、（ｉｉ）そのステージの配布ツリー、または（ｉ ｉｉ）後続段のステージのステージ識別ノードとそのステージの配布ツリーの両 方に診断要求を、およびこれらから診断結果を、診断要求の診断要求アドレス情 報に従って選択的並列に転送することを容易にする結合制御回路とを含むことを 特徴とする請求の範囲第３６２項に記載のディジタル・コンピュータ。 ３６４．診断要求の前記診断要求アドレス情報は結合制御回路をイネーブルして 、後続段のステージのステージ識別ノードおよびそのステージの配布ツリーの両 方への診断要求およびこれらからの診断結果の結合を禁止することも可能である ことを特徴とする請求の範囲第３６３項に記載のディジタル・コンピュータ。 ３６５．前記配布ツリーの各ステージ要求配布ノードは、 （Ａ）ステージ識別ノードが配布ツリー内の上位レベルのステージ識別ノードま たはルート・レベルのステージ要求配布ノードの場合は、そのステージのステー ジ識別ノードから診断要求を受信し、診断結果をそれらに結合するときに経由す る入力接続と、（Ｂ）ステージ識別ノードが配布ツリー内の下位レベルのステー ジ要求配布ノード、後続段のステージのステージ識別ノードまたはそのステージ の配布ツリーに診断要求を選択的に結合し、それらから診断結果を受信するとき に経由する複数の出力接続と、（Ｃ）診断要求アドレス情報を受けて診断要求と 診断結果を入力接続と前記出力接続のうち選択した接続間に結合することを制御 することにより、ステージ要求配布ノードが下位レベルのステージ要求配布ノー ドのうち選択したものに診断要求を、およびこれらから診断結果を、診断要求の 診断要求アドレス情報に従って選択的並列に転送することを容易にする結合制御 回路とを含むことを特徴とする請求の範囲第３６３項に記載のディジタル・コン ピュータ。 ３６６．診断要求の前記診断要求アドレス情報は結合制御回路をイネーブルして 、すべての診断要求配布ノードヘの診断要求およびこれらからの診断結果の結合 を禁止することも可能であることを特徴とする請求の範囲第３６５項に記載のデ ィジタル・コンピュータ。 ３６７．（Ａ）各々が処理要求を受信し、その受信を受けて処理したデータを生 成する複数の処理ノードを備え、 （Ｂ）関連の要求アドレス情報で指定された前記処理ノードのうち選択した処理 ノードに転送するための処理要求を生成し、それを受けて処理したデータを受信 する制御ノードを備え、要求アドレス情報は処理要求を並列に受信する該処理ノ ードのうち選択した処理ノードを指定しており、 （Ｃ）上位のルート・レベルと下位のリーフ・レベルを含む複数のレベルでツリ ー構造を構成するように接続された複数の要求配布ノードを含む要求配布ネット ワークを備え、各要求配布ノードは親から処理要求を受信し、処理したデータを 親に結合するように接続され、ルート・レベルの要求配布ノードの親は制御ノー ドを構成し、各要求配布ノードはさらに選択した子に処理要求を結合し、その子 から処理要求を受信するように接続され、リーフ・レベルの要求配布ノードの子 は処理ノードを構成し、各要求配布ノードはその親から受信した要求アドレス情 報を受けて、その子のうち選択した子を指定し、そのあとで受信した別の要求ア ドレス情報と処理要求を並列にその子に結合し、その子から受信した処理したデ ータをその親に結合することを特徴とするコンピュータ。 ３６８．各要求配布ノードは、 （ｉ）関連要求アドレス情報を含む処理要求を親から受信し、処理したデータを 親に結合する入力と、（ｉｉ）各々が処理要求と要求アドレス情報を子に結合し 、処理したデータを親から受信する複数の出力と、（ｉｉｉ）受信したアドレス 情報で指定された通りに前記子のいくつかを選択的にしているアドレス制御部分 と、 （ｉｖ）前記入力からの処理要求と関連要求アドレス情報を前記アドレス制御部 分によって指定された子に関連する出力に並列に結合し、該アドレス制御部分に よって指定された子に関連する出力からの処理したデータを並列に前記入力に結 合するデータ結合制御部分を備えたことを特徴とする請求の範囲第３６７項に記 載のコンピュータ。 ３６９．前記アドレス制御部分は、 （Ａ）各々が出力に関連づけられた複数のフラグを含むフラグ・レジスタを備え 、各フラグは選択条件にあれば、関連出力を識別するイネーブル信号を生成し、 選択条件になければ、イネーブル信号を生成せず、（Ｂ）親要求配布ノードから 要求アドレス情報を表す制御信号を受けると、前記フラク・レジスタの連続する フラグの条件を制御するフラグ・レジスタ制御回路を備えたことを特徴とする請 求の範囲第３６８項に記載のコンピュータ。 ３７０．各々がフラグに関連づけられており、前記フラグ・レジスタの前記フラ グはタイミング信号を受けて並列に更新され、前記フラグ・レジスタ制御回路は 、 （Ａ）親からのフラグ条件付け信号をフラグをイネーブルしてその条件を更新す るようにそのフラグ条件付け信号を結合するか、あるいはタイミング信号を受け てフラグをイネーブルしてその条件を維持するようにフラグのイネーブル信号を 結合する複数の条件セレクタを含むフラグ条件選択回路を備え、 （Ｂ）各々がフラグ条件選択回路の条件セレクタを制御するために複数のトーク ン・ステージを含むアドレス・フラグ・トークン・シフト・レジスタを備え、該 アドレス・フラグ・トークン・シフト・レジスタは前記親からトークンを受信し 、タイミング信号の連続する刻時を受けて該トークンを連続するトークン・ステ ージを通過するように選択的にシフトし、トークン・ステージはトークンを受け 取ると前記フラグ条件を生成し、 （Ｃ）タイミング信号と親からのモード信号を受けると、前記トークンを前記ア ドレス・フラグ・トークン・シフト・レジスタを通過するようにシフトすること を制御するアドレス状態制御回路を備えたことを特徴とする請求の範囲第３６９ 項に記載のコンピュータ。 ３７１．前記プラグ・レジスタ制御回路はさらにアドレス・フラグ・トークン・ シフト・レジスタの最終ステージからのトークンを指定した出力に結合し、これ によってそこに接続された子をイネーブルして、トークンを並列に受信させてそ のフラグ・レジスタの並列条件付けを容易にするトークン結合回路を含むことを 特徴とする請求の範囲第３４０項に記載のコンピュータ。 ３７２．前記アドレス制御部分はタイミング信号および親から入力に受信したモ ード信号を出力のすべてに結合し、これによってタイミング信号とモード信号を 子のすべてに並列に結合することを特徴とする請求の範囲第３７０項に記載のコ ンピュータ。 ３７３．前記フラグ・レジスタ制御回路はさらに前記フラグ・レジスタのフラグ の条件を表したアドレス・データを前記アドレス・フラグ・トークン・シスト・ レジスタと前記アドレス状態制御回路の制御の下で入力に選択的に結合して親に 転送し、これによってフラグの条件を表した信号を親に転送するアドレス・デー タ結合回路を備えたことを特徴とする請求の範囲第３７０項に記載のコンピュー タ。 ３７４．前記アドレス・データ結合回路は一連のマルチプレクサ回路を備え、各 々がトークン・ステージがフラグ条件信号を生成している場合は、前記フラグ・ レジスタのフラグからのイネーブル信号を出力信号として結合し、そうでない場 合は、出力信号をシリーズ中の前段のマルチプレクサ回路からの出力信号として 結合することを特徴とする請求の範囲第３７３項に記載のコンピュータ。 ３７５．前記アドレス・データ結合回路はさらにその出力回路が前記フラグ・レ ジスタによってイネーブルされた子からのアドレス・データ信号を出力を通して 選択的に受信し、複合アドレス・データ信号をシリーズの中の最初のマルチプレ クサ回路に結合する子アドレス・データ受信回路を含み、最初のマルチプレクサ 回路は、トークン・ステージがフラグ条件信号を生成していなければ、複合アド レス信号をその出力信号として結合し、これにより、要求配布ノードのトークン ・ステージのどれもがフラグ条件信号を生成していなければ、指定した子からの データ信号を親に選択的に結合することを特徴とする請求の範囲第３７４項に記 載のコンピュータ。 ３７６．（Ａ）制御ノードはルート・レベルの要求配布ノードに結合する期待ア ドレス・データ出力信号を生成し、各要求配布ノードはその親からの期待アドレ ス・データ出力信号をその子に結合して、要求配布ノードが期待アドレス・デー タ出力信号をほぼ同時に受信するようにし、 （Ｂ）各要求配布ノードについて、アドレス・データ受信回路は親からの期待ア ドレス・データ出力信号を受けてその出力回路がフラグ・レジスタによってイネ ーブルされた子からのアドレス・データ信号を処理するアドレス・データ処理回 路を含むことを特徴とする請求の範囲第３７５項に記載のコンピュータ。 ３７７．前記アドレス・データ処理回路は、（Ａ）指定した出力に関連する子の すべてからのアドレス・データ出力信号が肯定された場合、肯定された子アドレ ス・データ出力信号を生成する子アドレス・データ肯定回路と、 （Ｂ）指定した出力に関連する子のすべてからのアドレス・データ出力信号が否 定された場合、否定された子アドレス・データ出力信号を生成する子アドレス・ データ否定回路と、 （Ｃ）子アドレス・データ肯定回路または子アドレス・データ否定回路からの出 力信号を、期待アドレス・データ出力信号によって選択された通りに、シリーズ の中の最初のマルチプレクサに複合アドレス・データ信号として選択的に結合す る子アドレス・データ統合回路とを含むことを特徴とする請求の範囲第３７６項 に記載のコンピュータ。 ３７８．（Ａ）子アドレス・データ肯定回路は、（ｉ）各々が子に関連づけられ た複数のＯＲ回路を含み、各ＯＲ回路は関連の子からのアドレス・データ出力信 号が肯定されるか、あるいはその子に接続された出力を制御するフラグからのイ ネーブル信号の補数を受けると、肯定された子処理アドレス・データ出力信号を 生成し、 （ｉｉｉ）ＯＲ回路のすべてからの肯定された子処理アドレス・データ出力信号 が連結されると、それを受けて肯定された子アドレス・データ出力信号を生成し 、これによって、子アドレス・データ肯定回路がそのフラクが選択された条件に ある子のすべてから肯定されたアドレス・データ・アウト信号を受信している場 合だけ肯定された子アドレス・データ出力信号を生成する連結回路を含み、 （Ｂ）子アドレス・データ否定回路は、（ｉ）各々が子に関連づけられた複数の ＡＮＤ回路を含み、各ＡＮＤ回路は関連の子からのアドレス・データ出力信号と その子に接続された出力を制御するフラグからのイネーブル信号が共に否定され ると、それを受けて否定された子処理アドレス・データ出力信号を生成し、 （ｉｉ）前記ＡＮＤ回路のすべてからの否定された子処理アドレス・データ出力 信号のすべてを受けると否定された子アドレス・データ出力信号を生成し、これ によって、子アドレス・データ否定回路がそのフラグが選択きれた条件にある子 のすべてから否定されたアドレス・データ出力信号を受信している場合だけ否定 されたアドレス・データ出力信号を生成することを特徴とする請求の範囲第３７ ７項に記載のコンピュータ。 ３７９．（Ａ）制御ノードはルート・レベルの要求配布ノードに結合する期待テ スト・データ出力信号を生成し、各要求配布ノードはその親からの期待テスト・ データ出力信号をその子に結合して、要求配布ノードが期待テスト・データ出力 信号をほぼ同時に受信するようにし、 （Ｂ）各要求配布ノードについて、テスト・データ受信回路は親からの期待テス ト・データ出力信号を受けてその出力回路がフラグ・レジスタによってイネープ ルされた子からのテスト・データ信号を処理するテスト・データ処理回路を含む ことを特徴とする請求の範囲第３６８項に記載のコンピュータ。 ３８０．前記テスト・データ処理回路は、（Ａ）指定した出力に関連する子のす べてからのテスト・データ出力信号が肯定された場合、肯定された子テスト・デ ータ出力信号を生成する子テスト・データ肯定回路と、 （Ｂ）指定した出力に関連する子のすべてからのテスト・データ出力信号が否定 された場合、否定された子テスト・データ出力信号を生成する子テスト・データ 否定回路と、 （Ｃ）子テスト・データ肯定回路または子テスト・データ否定回路からの出力信 号として生成された複合子テスト・データ信号を、期待テスト・データ出力信号 によって選択された通りに、複合アドレス・データ信号として親に選択的に結合 する子テスト・データ統合回路とを含むことを特徴とする請求の範囲第３７９項 に記載のコンピュータ。 ３８１．前記アドレス制御部分は関連イネーブル信号を生成することによって子 を識別し、 （Ａ）子テスト・データ肯定回路は、 （ｉ）各々が子に関連づけられた複数のＯＲ回路を含み、各ＯＲ回路は関連の子 からのテスト・データ出力信号を肯定するか、あるいはその子に接続された出力 を制御するアドレス制御部分からイネーブル信号の補数を受けると肯定された子 処理テスト・データ出力信号を生成し、 （ｉｉ）ＯＲ回路のすべてからの肯定された子処理出力信号の連結を受けると、 肯定された子テスト・データ出力信号を生成し、これによって、子テスト・デー タ肯定回路がアドレス制御部分によって識別された子のすべてから肯定されたテ スト・データ・アウト信号を受信している場合だけ肯定された子処理テスト・デ ータ出力信号を生成する連結回路を含み、 （Ｂ）子テスト・データ否定回路は、 （ｉ）各々が子に関連づけられた複数のＡＮＤ回路を含み、各ＡＮＤ回路は関連 の子からのテスト・データ出力信号とその子に関連するイネーブル信号が共に否 定されると、それを受けて否定された子処理テスト・データ出力信号を生成し、 （ｉｉ）前記ＡＮＤ回路のすべての否定された子処理テスト・データ出力信号の すべてを受けて否定された子テスト・データ出力信号を生成し、これによって、 子テスト・データ否定回路がアドレス制御部分によって識別された子のすべてか らの否定されたテスト・データ・アウト信号を受信している場合だけ否定された 子テスト・データ出力信号を生成する分離回路を含むことを特徴とする請求の範 囲第３８０項に記載のコンピュータ。 ３８２．（Ａ）制御ノードはルート・レベルの要求配布ノードに結合するテスト ・データ入力信号を生成し、各要求配布ノードはその親からのテスト・データ入 力信号をその子に結合して、要求配布ノードがデスト・データ入力信号をほぼ同 時に受信するようにし、（Ｂ）前記子テスト・データ統合回路はさらに子の少な くとも１つがアドレス制御部分によって指定されていれば、テスト・データ入力 信号を、子のどれもがアドレス制御部分によって指定されていなければ、複合子 テスト・データ信号を複合テスト・データ信号として親に選択的に結合するため のテスト・データ選択回路を含むことを特徴とする請求の範囲第３８０項に記載 するコンピュータ。 ３８３．各々が処理要求を受信し、その受信を受けて処理したデータを生成する 複数の処理ノードを備え、関連の要求アドレス情報で指定された前記処理ノード のうちの選択した処理ノードに転送するための処理要求を生成し、それを受けて 処理したデータを受信する制御ノードを備え、要求アドレス情報は処理要求を並 列に受信する該処理ノードのうち選択した処理ノードを指定しており、構成され たコンピュータで使用される要求配布ノードであり、上位のルート・レベルと下 位のリーフ・レベルを含む複数のレベルで接続されツリー構造を形成する複数の 要求配布ノードを含む要求配布ネットワークを備え、各要求配布ノードは親から 処理要求を受信し、処理したデータをその親に結合するように接続されており、 ルート・レベルの要求配布ノードの親は制御ノードを構成し、各要求配布ノード はさらに処理要求を選択した子に結合し、処理したデータをそれらの子から受信 するように接続されており、リーフ・レベルの要求配布ノードの子は処理ノード を構成し、各要求配布ノードはその親から受信した要求アドレス情報を受けて、 その子のうちの選択したものを識別し、そのあとで受信した別の要求アドレス情 報と処理要求を並列にその子に結合し、その子から受信した処理したデータをそ の親に結合し、（Ａ）関連の要求アドレス情報を含む処理要求を親から受信し、 処理したデータをその親に結合する入力を備え、 （Ｂ）各々が処理要求と要求アドレス情報を子に結合し、処理したデータをその 子から受信する複数の出力を備え、 （Ｃ）受信したアドレス情報によって指定された通りに、該子のうちのいくつか を選択的に識別するアドレス制御部分を備え、 （Ｄ）前記入力からの処理要求と関連の要求アドレス情報を前記アドレス制御部 分によって識別された子に関連する出力に並列に結合し、該アドレス制御部分に よって識別された子に関連する出力からの処理したデータを並列に前記入力に結 合するデータ結合制御部分を備えたことを特徴とする要求配布ノード・３８４． 前記アドレス制御部分は、 （Ａ）各なが出力に関連づけられた複数のフラグを含むフラグ・レジスタを備え 、各フラグは選択条件にあれば関連の出力を識別するイネーブル信号を生成し、 選択条件になければイネーブル信号を生成せず、（Ｂ）親要求配布ノードから要 求を表した制御信号を受けて前記フラグ・レジスタの連続するフラグの条件を制 御するフラグ・レジスタ制御回路を備えたことを特徴とする請求の範囲第３８３ 項に記載のノード。 ３８５．前記フラグ・レジスタの前記フラグはタイミング信号を受けて並列に更 新され、前記フラグ・レジスタ制御回路は、 （Ａ）各々がフラグに関連づけられており、親からのフラグ条件付け信号をフラ グをイネーブルしてその条件を更新するようにそのフラグ条件付け信号を結合す るか、あるいはタイミング信号を受けてフラグをイネーブルしてその条件を維持 するようにフラグのイネーブル信号を結合する複数の条件セレクタを含むフラグ 条件選択回路を備え、 （Ｂ）各々がフラグ条件選択回路の条件セレクタを制御するために複数のトーク ン・ステージを含むアドレス・フラグ・トークン・シフト・レジスタを備え、該 アドレス・フラグ・トークン・シフト・レジスタは前記親からトークンを受信し 、タイミング信号の連続する刻時を受けて該トークンを連続するトークン・ステ ージを通過するように選択的にシフトし、トークン・ステージはトークンを受け 取ると前記フラグ条件を生成し、 （Ｃ）タイミング信号と親からのモード信号を受けると、前記トークンを前記ア ドレス・フラグ・トークン・シフト・レジスタを通過するようにシフトすること を制御するアドレス状態制御回路を備えたことを特徴とする請求の範囲第３８４ 項に記載のノード。 ３８６．前記フラグ・レジスタ制御回路はさらにアドレス・フラグ・トークン・ シフト・レジスタの最終ステージからのトークンを指定した出力に結合し、これ によってそこに接続された子をイネーブルして、トークンを並列に受信させてそ のフラグ・レジスタの並列条件付けを容易にするトークン結合回路を含むことを 特徴とする請求の範囲第３８５項に記載のノード。 ３８７．前記アドレス制御部分はタイミング信号および親から入力に受信したモ ード信号を出力のすべてに結合し、これによってタイミング信号とモード信号を 子のすべてに並列に結合することを特徴とする請求の範囲第３８５項に記載のノ ード。 ３８８．前記フラグ・レジスタ制御回路はさらに前記フラグ・レジスタのフラグ の条件を表したアドレス・データを前記アドレス・フラグ・トークン・シスト・ レジスタと前記アドレス状態制御回路の制御の下で入力に選択的に結合して親に 転送し、これによってフラグの条件を表した信号を親に転送するアドレス・デー タ結合回路を備えたことを特徴とする請求の範囲第３８５項に記載のノード。 ３８９．前記アドレス・データ結合回路は一連のマルチプレクサ回路を備え、各 々がトークン・ステージがフラグ条件信号を生成している場合は、前記フラグ・ レジスタのフラグからのイネーブル信号を出力信号として結合し、そうでない場 合は、出力信号をシリーズ中の前段のマルチプレクサ回路からの出力信号として 結合することを特徴とする請求の範囲第３８８項に記載のノード。 ３９０．前記アドレス・データ結合回路はさらにその出力回路が前記フラグ・レ ジスタによってイネーブルされた子からのアドレス・データ信号を出力を通して 選択的に受信し、複合アドレス・データ信号をシリーズの中の最初のマルチプレ クサ回路に結合する子アドレス・データ受信回路を含み、最初のマルチプレクサ 回路は、トークン・ステージがフラグ条件信号を生成していなければ、複合アド レス信号をその出力信号として結合し、これにより、要求配布ノードのトークン ・ステージのどれもがフラグ条件信号を生成していなければ、指定した子からの データ信号を親に選択的に結合することを特徴とする請求の範囲第３８９項に記 載のノード。 ３９１．（Ａ）制御ノードはルート・レベルの要求配布ノードに結合する期待ア ドレス・データ出力信号を生成し、各要求配布ノードはその親からの期待アドレ ス・データ出力信号をその子に結合して、要求配布ノードが期待アドレス・デー タ出力信号をほぼ同時に受信するようにし、 （Ｂ）各要求配布ノードについて、アドレス・データ受信回路は親からの期待ア ドレス・データ出力信号を受けてその出力回路がフラク・レジスタによってイネ ーブルされた子からのアドレス・データ信号を処理するアドレス・データ処理回 路を含むことを特徴とする請求の範囲第３９０項に記載のノード。 ３９２．前記アドレス・データ処理回路は、（Ａ）指定した出力に関連する子の すべてからのアドレス・データ出力信号が肯定された場合、肯定された子アドレ ス・データ由力信号を生成する子アドレス・データ肯定回路と、 （Ｂ）指定した出力に関連する子のすべてからのアドレス・データ出力信号が否 定された場合、否定された子アドレス・データ出力信号を生成する子アドレス・ データ否定回路と、 （Ｃ）子アドレス・データ肯定回路または子アドレス・データ否定回路からの出 力信号を、期待アドレス・データ出力信号によって選択された通りに、シリーズ の中の最初のマルチプレクサに複合アドレス・データ信号として選択的に結合す る子アドレス・データ統合回路とを含むことを特徴とする請求の範囲第３９１項 に記載のノード。 ３９３．（Ａ）子アドレス・データ肯定回路は、（ｉ）各々が子に関連づけられ た複数のＯＲ回路を含み、各ＯＲ回路は関連の子からのアドレス・データ出力信 号が肯定されるか、あるいはその子に接続された出力を制御するフラグからのイ ネーブル信号の補数を受けると、肯定された子処理アドレス・データ出力信号を 生成し、 （ｉｉ）ＯＲ回路のすべてからの肯定された子処理アドレス・データ出力信号が 連結されると、それを受けて肯定された子アドレス・データ出力信号を生成し、 これによって、子アドレス・データ肯定回路がそのフラグが選択された条件にあ る子のすべてから肯定されたアドレス・データ・アウト信号を受信している場合 だけ肯定された子アドレス・データ出力信号を生成する連結回路を含み、 （Ｂ）子アドレス・データ否定回路は、（ｉ）各々が子に関連づけられた複数の ＡＮＤ回路を含み、各ＡＮＤ回路は関連の子からのアドレス・データ出力信号と その子に接続された出力を制御するフラグからのイネーブル信号が共に否定され ると、それを受けて否定された子処理アドレス・データ出力信号を生成し、 （ｉｉ）前記ＡＮＤ回路のすべてからの否定された子処理アドレス・データ出力 信号のすべてを受けると否定された子アドレス・データ出力信号を生成し、これ によって、子アドレス・データ否定回路がそのフラグが選択された条件にある子 のすべてから否定されたアドレス・データ出力信号を受信している場合だけ否定 されたアドレス・データ出力信号を生成することを特徴とする請求の範囲第３９ ２項に記載のノード。 ３９４．（Ａ）制御ノードはルート・レベルの要求配布ノードに結合する期待テ スト・データ出力信号を生成し、各要求配布ノードはその親からの期待テスト・ データ出力信号をその子に結合して、要求配布ノードが期待テスト・データ出力 信号をほぼ同時に受信するようにし、 （Ｂ）各要求配布ノードについて、テスト・データ受信回路は親からの期待テス ト・データ出力信号を受けてその出力回路がフラグ・レジスタによってイネーブ ルされた子からのテスト・データ信号を処理するテスト・データ処理回路を含む ことを特徴とする請求の範囲第３８３項に記載のノード。 ３９５．前記テスト・データ処理回路は、（Ａ）指定した出力に関連する子のす べてからのテスト・データ出力信号が肯定された場合、肯定された子テスト・デ ータ出力信号を生成する子テスト・データ肯定回路と、 （Ｂ）指定した出力に関連する子のすべてからのテスト・データ出力信号が否定 された場合、否定された子テスト・データ出力信号を生成する子テスト・データ 否定回路と、 （Ｃ）子テスト・データ肯定回路または子テスト・データ否定回路からの出力信 号として生成された複合子テスト・データ信号を、期待テスト・データ出力信号 によって選択された通りに、複合アドレス・データ信号として親に選択的に結合 する子テスト・データ統合回路とを含むことを特徴とする請求の範囲第３９５項 に記載のノード。 ３９６．前記アドレス制御部分は関連イネーブル信号を生成することによって子 を識別し、 （Ａ）子テスト・データ肯定回路は、 （ｉ）各々が子に関連づけられお複数のＯＲ回路を含み、各ＯＲ回路は関連の子 からのテスト・データ出力信号を肯定するか、あるいはその子に接続された出力 を制御するアドレス制御部分からイネーブル信号の補数を受けると肯定された子 処理テスト・データ出力信号を生成し、 （ｉ）ＯＲ回路のすべてからの肯定された子処理出力信号の連結を受けると、肯 定された子テスト・データ出力信号を生成し、これによって、子テスト・データ 肯定回路がアドレス制御部分によって識別された子のすべてから肯定されたテス ト・データ・アウト信号を受信している場合だけ肯定された子処理テスト・デー タ出力信号を生成する連結回路を含み、 （Ｂ）子テスト・データ否定回路は、 （ｉ）各々が子に関連づけられた複数のＡＮＤ回路を含み、各ＡＮＤ回路は関連 の子からのテスト・データ出力信号とその子に関連するイネーブル信号が共に否 定されると、それを受けて否定された子処理テスト・データ出力信号を生成し、 （ｉｉ）前記ＡＮＤ回路のすべての否定された子処理テスト・データ出力信号の すべてを受けて否定された子テスト・データ出力信号を生成し、これによって、 子テスト・データ否定回路がアドレス制御部分によって識別された子のすべてか らの否定されたテスト・データ・アウト信号を受信している場合だけ否定された 子テスト・データ出力信号を生成する分離回路を含むことを特徴とする請求の範 囲第３９５項に記載のノード。 ３９７．（Ａ）制御ノードはルート・レベルの要求配布ノードに結合するテスト ・データ入力信号を生成し、各要求配布ノードはその親からのテスト・データ入 力信号をその子に結合して、要求配布ノードがゲスト・データ入力信号をほぼ同 時に受信するようにし、（Ｂ）前記子テスト・データ統合回路はさらに子の少な くとも１つがアドレス制御部分によって指定されていれば、テスト・データ入力 信号を、子のどれもがアドレス制御部分によって指定されていなければ、複合子 テスト・データ信号を複合テスト・データ信号として親に選択的に結合するため のテスト・データ選択回路を含むことを特徴とする請求の範囲第３９５項に記載 するノード。