JPH0644768B2 - Variable threshold receiver circuit - Google Patents
Variable threshold receiver circuitInfo
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- JPH0644768B2 JPH0644768B2 JP61099390A JP9939086A JPH0644768B2 JP H0644768 B2 JPH0644768 B2 JP H0644768B2 JP 61099390 A JP61099390 A JP 61099390A JP 9939086 A JP9939086 A JP 9939086A JP H0644768 B2 JPH0644768 B2 JP H0644768B2
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- threshold value
- circuit
- bit
- detection
- start bit
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- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 （発明の技術分野） 本発明は、二値複流符号を伝送符号として用いた調歩同
期方式信号の受信回路に関するものである。Description: TECHNICAL FIELD The present invention relates to a start-stop synchronization system signal receiving circuit using a binary double-current code as a transmission code.
（従来技術とその問題点） 従来のバースト伝送信号を受信する回路において、受信
信号検出のためのしきい値は、受信信号の平均値ではな
く、スタートビットの極性と同極性にバイアスされ予め
定めた値だけオフセットされた固定のしきい値によって
受信信号を整形していた。(Prior Art and its Problems) In a conventional circuit for receiving a burst transmission signal, a threshold value for detecting a reception signal is not an average value of the reception signal but is biased to the same polarity as the polarity of the start bit and set in advance. The received signal was shaped by a fixed threshold value that was offset by a fixed value.
このため、伝送波形歪みにより、サンプリングタイミン
グが変動すること、情報ビットの正確な時間幅でのディ
ジタル化ができないこと、及び情報ビットの誤り率を少
なくするには伝送路への送信信号レベルを大きくしなけ
ればならないこと等の欠点があった。Therefore, due to the transmission waveform distortion, the sampling timing fluctuates, the information bit cannot be digitized in an accurate time width, and the transmission signal level to the transmission line must be increased to reduce the error rate of the information bit. There were drawbacks such as what we had to do.
（発明の目的） 本発明は、二値複流符号を伝送符号として用いた調歩同
期方式信号の受信回路において従来用いられていた固定
のしきい値による受信回路の欠点を解決して、スタート
ビット検出誤りの改善，正確な時間幅での受信信号のデ
ィジタル化，正確なタイミングのサンプリングパルスの
生成及び低い誤り率での情報ビットの検出を行うことが
できるスレッシオルド可変受信回路を提供するものであ
る。(Object of the Invention) The present invention solves the drawbacks of a receiving circuit with a fixed threshold value that has been conventionally used in a receiving circuit for an asynchronous signal using a binary double-current code as a transmission code, and detects a start bit. (EN) A threshold variable receiving circuit capable of improving errors, digitizing a received signal in an accurate time width, generating sampling pulses with accurate timing, and detecting information bits with a low error rate.
（発明の構成） この目的を達成するために、本発明によるスレッシオル
ド可変受信回路は、二値複流符号を伝送符号として用い
た調歩同期式信号の受信回路において、スタートビット
の検出には受信信号の平均値に対してスタートビットの
極性と同極性に予め定めた値だけオフセットされた第１
のしきい値を用い、該スタートビット検出後には該第１
のしきい値から前記受信信号の平均値に相当する第２の
しきい値に変更し、必要な情報を検出した後には該第２
のしきい値を前記第１のしきい値にもどすように構成さ
れている。(Structure of the Invention) In order to achieve this object, a threshold variable receiving circuit according to the present invention is a start-stop synchronous signal receiving circuit using a binary double-current code as a transmission code. 1st offset by a predetermined value to the same polarity as the start bit with respect to the average value
Of the first bit after the start bit is detected.
Of the received signal is changed to a second threshold value corresponding to the average value of the received signal, and after the necessary information is detected, the second
The threshold value of is returned to the first threshold value.
（実施例） 以下本発明を詳細に説明する。(Example) Hereinafter, the present invention will be described in detail.
第１図は本発明の実施例であって、１はコンパレータ、
２はしきい値設定回路、３はスタートビット立上り検出
回路、４はスタートビット信号が平均値を始めに通過す
る時点を検出するためのしきい値通過検出回路、５は伝
送ビット長カウント回路、６はサンプリングパルス発生
回路、７はサンプリング回路、ａはコンパレータ１の正
入力端子、ｂはコンパレータ１の負入力端子、ｃはコン
パレータ１の出力端子、ｄはサンプリングパルス発生回
路６の出力端子、ｅはサンプリング回路の出力端子であ
る。FIG. 1 shows an embodiment of the present invention, in which 1 is a comparator,
Reference numeral 2 is a threshold value setting circuit, 3 is a start bit rising edge detection circuit, 4 is a threshold value passage detection circuit for detecting a time point when the start bit signal first passes the average value, 5 is a transmission bit length counting circuit, 6 is a sampling pulse generation circuit, 7 is a sampling circuit, a is a positive input terminal of the comparator 1, b is a negative input terminal of the comparator 1, c is an output terminal of the comparator 1, d is an output terminal of the sampling pulse generation circuit 6, and e Is the output terminal of the sampling circuit.
第１図の構成よりなる受信回路の動作をバースト状二値
伝送符号として第２図に示すマンチェスタ符号を用いて
説明する。第２図ｆをマンチェスタ符号の“１”，第２
図ｇをマンチェスタ符号の“０”，第２図ｈを無信号時
とする。第３図に伝送するバースト状の信号を示す。最
初のビットは符号“１”をもつスタートビット、続く８
ビットは情報ビットであるとする。The operation of the receiving circuit having the configuration of FIG. 1 will be described using the Manchester code shown in FIG. 2 as a burst-like binary transmission code. Figure 2f shows Manchester code "1", second
It is assumed that the figure g is Manchester code "0" and the figure 2h is no signal. FIG. 3 shows a burst-like signal to be transmitted. The first bit is the start bit with the code "1", followed by 8
The bits are assumed to be information bits.
第４図において、ａ′はコンパレータ１の正入力端子ａ
に加わる伝送路により歪を受けた信号、ｂ′はコンパレ
ータ１の負入力端子ｂに加わるしきい値電圧であってＴ
Ｈ１がスタートビットの極性と同極性に予め定めた値だ
けオフセットされた第１のしきい値をＴＨ２が受信信号
の平均値に相当する第２のしきい値である。ｃ′はコン
パレータ１の出力端子ｃの信号、ｄ′はコンパレータ１
の出力信号ｃ′をサンプリングするためのサンプリング
パルスを発生するサンプリングパルス発生回路６の出力
端子ｄの信号とする。In FIG. 4, a'is a positive input terminal a of the comparator 1.
, B'is a threshold voltage applied to the negative input terminal b of the comparator 1,
H 1 is a first threshold value offset by a predetermined value to the same polarity as the start bit polarity, and TH 2 is a second threshold value corresponding to the average value of the received signal. c'is the signal at the output terminal c of the comparator 1, d'is the comparator 1
The output signal c'is used as the signal at the output terminal d of the sampling pulse generation circuit 6 for generating a sampling pulse.
説明を容易にするため、第４図ａ′に示されるコンパレ
ータ１の正入力端子ａに入力される信号の平均値Ｖavは
０Ｖであるとする。For ease of explanation, it is assumed that the average value V av of the signal input to the positive input terminal a of the comparator 1 shown in FIG.
コンパレータ１の負入力端子には、初期状態として一定
のしきい値（第１のしきい値ＴＨ１）が、しきい値設定
回路２により設定されているため、信号ａ′のスタート
ビットの立上がりを正のしきい値（第１のしきい値ＴＨ
１）を越えなければコンパレータ１の出力端子ｃの正の
出力として現れない。このことは、正のしきい値電圧を
伝送路の品質に従って定めることによりスタートビット
の検出誤りを制御できることを意味する。Since a constant threshold value (first threshold value TH 1 ) is set in the negative input terminal of the comparator 1 by the threshold value setting circuit 2 as an initial state, the start bit of the signal a ′ rises. To a positive threshold (first threshold TH
1 ) does not appear as a positive output of the output terminal c of the comparator 1. This means that the detection error of the start bit can be controlled by setting the positive threshold voltage according to the quality of the transmission line.
コンパレータ１の正入力端子ａにおける信号ａ′のスタ
ートビットの立上がりがコンパレータ１の負入力端子ｂ
に設定された正のしきい値（第１のしきい値ＴＨ１）を
越える（時点ｔ０）にコンパレータ１の出力ｃには、正
の信号が出力される。The rising edge of the start bit of the signal a ′ at the positive input terminal a of the comparator 1 depends on the negative input terminal b of the comparator 1.
A positive signal is output to the output c of the comparator 1 when it exceeds the positive threshold value (first threshold value TH 1 ) set at (time point t 0 ).
スタートビット立上り検出回路３は、コンパレータ１の
出力信号ｃ′のスタートビット立上りを検出し、スター
トビット立上り検出回路３の出力は、しきい値設定回路
２に入力され、しきい値設定回路２の出力は０Ｖ（第２
のしきい値ＴＨ２）となる。ここでしきい値設定回路２
は、しきい値電圧を正確に与えるために必要な回路であ
り、スタートビット立ち上がり検出回路３からのスター
トビット検出信号によってそのしきい値を受信信号の平
均値である０Ｖ（第２のしきい値ＴＨ２）に設定し、伝
送ビット長カウント回路５により後述する伝送符号長の
最後のビットを検出した時点でそのしきい値をスタート
ビットを検出するためのスタートビットと同極性に予め
定められた値だけオフセットされた第１のしきい値ＴＨ
１に設定する回路である。The start bit rising detection circuit 3 detects the start bit rising of the output signal c ′ of the comparator 1, and the output of the start bit rising detection circuit 3 is input to the threshold setting circuit 2 and the threshold setting circuit 2 outputs. Output is 0V (second
Threshold TH 2 ). Here, the threshold value setting circuit 2
Is a circuit necessary for giving a threshold voltage accurately, and the threshold is 0V (second threshold value) which is the average value of the received signal by the start bit detection signal from the start bit rising detection circuit 3. Value TH 2 ), and when the transmission bit length counting circuit 5 detects the last bit of the transmission code length, which will be described later, its threshold value is preset to the same polarity as the start bit for detecting the start bit. First threshold TH offset by
This circuit is set to 1 .
回路を簡略化する場合にはこのしきい値設定回路２とし
てスタートビット立ち上がり検出回路３からのスタート
ビット検出信号により出力を第２のしきい値ＴＨ２にセ
ットし、伝送ビット長カウント回路５の伝送符号長の最
後のビットを検出した時点で出力を第１のしきい値ＴＨ
１にリセットするフリップフロップ回路を用いることも
可能である。In the case of simplifying the circuit, the threshold value setting circuit 2 sets the output to the second threshold value TH 2 according to the start bit detection signal from the start bit rising edge detection circuit 3, and the transmission bit length counting circuit 5 When the last bit of the transmission code length is detected, the output is set to the first threshold value TH.
It is also possible to use a flip-flop circuit that resets to 1 .
しきい値通過検出回路４はしきい値電圧ｂ′が０Ｖ（第
２のしきい値）になってから、コンパレータ１の正入力
端子ａの入力電圧ａ′が始めてスタートビット信号平均
値０Ｖ（第２のしきい値）を通過する時点ｔ１、すなわ
ち、スタートビットの最初の立下りを検出し、伝送ビッ
ト長カウント回路５及びサンプリングパルス発生回路６
の動作を開始させる。In the threshold passage detecting circuit 4, the input voltage a'at the positive input terminal a of the comparator 1 starts after the threshold voltage b'becomes 0V (second threshold value), and the start bit signal average value 0V ( Second time threshold (t 1) , that is, the first falling edge of the start bit is detected, and the transmission bit length counting circuit 5 and the sampling pulse generating circuit 6 are detected.
To start the operation of.
伝送ビット長カウント回路５は、定められた伝送符号長
８ビットをカウントし、最後のビットを検出した時点に
しきい値設定回路２の出力に、前記の正のしきい値（第
１のしきい値）に戻すための信号を発生する。この結
果、しきい値設定回路２の出力は正のしきい値電圧（第
１のしきい値）が設定され、コンパレータ１の負入力端
子ｂには正のしきい値電圧が設定される。The transmission bit length counting circuit 5 counts a predetermined transmission code length of 8 bits, and when the last bit is detected, the positive threshold value (first threshold value) is output to the threshold value setting circuit 2. Signal to return to (value). As a result, the output of the threshold value setting circuit 2 is set to a positive threshold voltage (first threshold value), and the negative input terminal b of the comparator 1 is set to a positive threshold voltage.
前記した最後のビットを検出した時点とは、第４図の右
端に示す８ビット目の情報ビットにおけるマンチェスタ
符号の後半部分で、その後半部分での信号のサンプリン
グが行われた後でなおかつ信号ａ′が無信号状態になる
前の間の任意の時点のことを示している。The time point at which the last bit is detected is the latter half part of the Manchester code in the eighth information bit shown at the right end of FIG. 4, and after the signal is sampled in the latter half part, the signal a It indicates any point in time before ′ goes into a non-signal state.
しきい値通過検出回路４の出力により動作を開始したサ
ンプリングパルス発生回路６は、コンパレータ１により
ディジタル化された信号ｃ′をサンプリングするための
サンプリングパルスｄ′を発生する。サンプリングパル
ス発生回路６は、必要な情報列をサンプリングするため
のサンプリングパルスを発生した後、サンプリングパル
スを停止する。本実施例では、８ビットの情報ビット領
域において、マンチェスタ符号の前半及び後半の両部分
をサンプリングするための信号を発生する場合を示し
た。The sampling pulse generation circuit 6 which has started its operation by the output of the threshold passage detection circuit 4 generates a sampling pulse d'for sampling the signal c'digitized by the comparator 1. The sampling pulse generation circuit 6 stops the sampling pulse after generating the sampling pulse for sampling the required information sequence. In the present embodiment, the case where a signal for sampling both the first half and the second half of the Manchester code is generated in the 8-bit information bit area is shown.
サンプリング回路７は、コンパレータ１の出力信号ｃ′
をサンプリングパルスｄ′のタイミングにてサンプリン
グし二値化された信号をサンプリング回路の出力端子ｅ
から出力する。The sampling circuit 7 outputs the output signal c ′ of the comparator 1.
Is sampled at the timing of the sampling pulse d'and the binarized signal is output from the sampling circuit output terminal e
Output from.
このように本発明の一実施例のスレッシオルド可変受信
回路は、具体的構成として、スタートビットを含む二値
複流の調歩同期信号の入力信号と該入力信号の検出しき
い値とを比較しその比較結果を出力するためのコンパレ
ータと、 前記コンパレータの出力から前記スタートビットの立上
がりを検出するためのスタートビット立上り検出回路
と、 前記コンパレータの出力から前記スタートビットの立下
りを検出することにより前記入力信号の前記スタートビ
ットがその平均値を通過したことを検出するしきい値通
過検出回路と、 前記しきい値通過検出回路の検出出力より前記入力信号
のビット長のカウントを開始し該ビット長をカウントア
ップしたときにカウントアップ信号を出力する伝送ビッ
ト長カウント回路と、 前記スタートビット立上り検出回路の出力と前記伝送ビ
ット長カウント回路の出力とによって前記検出しきい値
を変化するしきい値設定回路とを備え、 該しきい値設定回路は、前記伝送ビット長カウント回路
のカウントアップ信号に応答してスタートビットの検出
のために前記入力信号の平均値に対して該スタートビッ
トの極性と同極性に予め定めた値だけオフセットされた
第１の検出しきい値を出力し、前記スタートビット立上
り検出回路からの前記スタートビットの検出出力に応答
して該第１の検出しきい値から前記入力信号の平均レベ
ルに相当する第２の検出しきい値に変更し、前記情報ビ
ットを検出した後には再び前記カウントアップ信号に応
答して該第２のしきい値を前記第１のしきい値にもどす
ように構成されている。As described above, the threshold variable reception circuit according to the embodiment of the present invention has a specific configuration in which the input signal of the binary double-current start / stop synchronization signal including the start bit is compared with the detection threshold value of the input signal and the comparison is performed. A comparator for outputting a result, a start bit rising edge detection circuit for detecting the rising edge of the start bit from the output of the comparator, and the input signal by detecting the falling edge of the start bit from the output of the comparator A threshold passage detecting circuit for detecting that the start bit has passed the average value, and counting the bit length of the input signal by starting the counting of the bit length of the input signal from the detection output of the threshold passage detecting circuit. A transmission bit length counting circuit that outputs a count-up signal when the start bit counts up; A threshold value setting circuit that changes the detection threshold value according to the output of the upstream detection circuit and the output of the transmission bit length counting circuit, wherein the threshold value setting circuit counts up the transmission bit length counting circuit. In response to the signal, outputting a first detection threshold value offset by a predetermined value to the average value of the input signal to detect the start bit and having the same polarity as the polarity of the start bit; In response to the detection output of the start bit from the start bit rising detection circuit, the first detection threshold value is changed to the second detection threshold value corresponding to the average level of the input signal, and the information bit is changed. After the detection, the second threshold value is returned to the first threshold value again in response to the count-up signal.
（発明の効果） 以上説明したように、本発明によれば次の如き効果が得
られる。(Effects of the Invention) As described above, according to the present invention, the following effects can be obtained.
スタートビットの立上がりを検出するためのしきい
値（第１のしきい値）を伝送路の品質に従って定めるこ
とにより、スタートビットの検出誤りを改善することが
できる。By setting the threshold value (first threshold value) for detecting the rise of the start bit in accordance with the quality of the transmission path, the start bit detection error can be improved.
スタートビット検出後のしきい値（第２のしきい
値）を受信信号の平均値とし、調歩同期のサンプリング
パルスをスタートビットの立下がりを受信信号の平均値
を通過するタイミングから発生させているため、伝送波
形の歪みによるサンプリングタイミングの変動を少なく
することができる。The threshold value (second threshold value) after detection of the start bit is used as the average value of the received signal, and the sampling pulse for start / stop synchronization is generated from the timing at which the falling edge of the start bit passes the average value of the received signal. Therefore, it is possible to reduce variations in sampling timing due to distortion of the transmission waveform.
情報ビットのディジタル化しきい値が受信信号の平
均値であるため、伝送波形の歪みの影響の少ない正確な
時間幅で情報ビットのディジタル化ができる。Since the digitization threshold value of the information bit is the average value of the received signal, the information bit can be digitized in an accurate time width with little influence of distortion of the transmission waveform.
情報ビットのディジタル化しきい値が受信信号の平
均値であるため、ディタル化しきい値がスタートビット
の極性と同極性にバイアスされた固定しきい値の受信回
路に比べて情報ビットの誤り率を改善することができ
る。Since the digitization threshold of the information bit is the average value of the received signal, the error rate of the information bit is improved compared to a fixed threshold receiving circuit in which the digitization threshold is biased to the same polarity as the start bit. can do.
第１図は本発明の実施例であり、第２図は本発明の動作
を説明するためのマンチェスタ符号の例を示すタイムチ
ャート、第３図は本発明の対象とする伝送信号の１例を
示すタイムチャート、第４図は第１図の実施例の動作を
説明するためのタイムチャートである。 １……コンパレータ、２……しきい値設定回路、３……
スタートビット立上り検出回路、４……しきい値通過検
出回路、５……伝送ビット長カウント回路、６……サン
プリングパルス発生回路、７……サンプリング回路。1 is an embodiment of the present invention, FIG. 2 is a time chart showing an example of Manchester code for explaining the operation of the present invention, and FIG. 3 is an example of a transmission signal to which the present invention is applied. The time chart shown in FIG. 4 is a time chart for explaining the operation of the embodiment shown in FIG. 1 ... Comparator, 2 ... Threshold setting circuit, 3 ...
Start bit rising detection circuit, 4 ... Threshold passing detection circuit, 5 ... Transmission bit length counting circuit, 6 ... Sampling pulse generation circuit, 7 ... Sampling circuit.
フロントページの続き (72)発明者 井上 達也 東京都杉並区久我山１丁目７番41号 岩崎 通信機株式会社内 (72)発明者 久保 輝幸 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社複合通信研究所内 (72)発明者 村中 正次 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社複合通信研究所内 (56)参考文献 実開 昭61−1954（ＪＰ，Ｕ)Front Page Continuation (72) Inventor Tatsuya Inoue 1-741 Kugayama, Suginami-ku, Tokyo Iwasaki Tsushinki Co., Ltd. Communication Research Laboratory (72) Inventor Masatsugu Muranaka 1-2356 Takeshi, Yokosuka City, Kanagawa Nippon Telegraph and Telephone Corporation Complex Communication Research Laboratory (56) References
Claims (1)
信号の入力信号と該入力信号の検出しきい値とを比較し
その比較結果を出力するためのコンパレータと、 前記コンパレータの出力から前記スタートビットの立上
がりを検出するためのスタートビット立上り検出回路
と、 前記コンパレータの出力から前記スタートビットの立下
りを検出することにより前記入力信号の前記スタートビ
ットがその平均値を通過したことを検出するしきい値通
過検出回路と、 前記しきい値通過検出回路の検出出力より前記入力信号
のビット長のカウントを開始し該ビット長をカウントア
ップしたときにカウントアップ信号を出力する伝送ビッ
ト長カウント回路と、 前記スタートビット立上り検出回路の出力と前記伝送ビ
ット長カウント回路の出力とによって前記検出しきい値
を変化するしきい値設定回路とを備え、 該しきい値設定回路は、前記伝送ビット長カウント回路
のカウントアップ信号に応答して前記スタートビットの
検出のために前記入力信号の平均値に対して該スタート
ビットの極性と同極性に予め定めた値だけオフセットさ
れた第１の検出しきい値を出力し、前記スタートビット
立上り検出回路からの前記スタートビットの検出出力に
応答して該第１の検出しきい値から前記入力信号の平均
レベルに相当する第２の検出しきい値に変更し、前記情
報ビットを検出した後には再び前記カウントアップ信号
に応答して該第２のしきい値を前記第１のしきい値にも
どすように構成された スレッシオルド可変受信回路。1. A comparator for comparing an input signal of a binary double-current start / stop synchronization signal including a start bit with a detection threshold value of the input signal and outputting a comparison result, and the start from the output of the comparator. A start bit rising edge detection circuit for detecting the rising edge of the bit, and detecting that the start bit of the input signal has passed the average value by detecting the falling edge of the start bit from the output of the comparator. A threshold value passage detection circuit; and a transmission bit length counting circuit which starts counting the bit length of the input signal from the detection output of the threshold value passage detection circuit and outputs a count-up signal when the bit length is counted up. , By the output of the start bit rising edge detection circuit and the output of the transmission bit length counting circuit A threshold value setting circuit for changing the detection threshold value, the threshold value setting circuit responding to a count-up signal of the transmission bit length counting circuit, the input signal for detecting the start bit. A first detection threshold value which is offset by a predetermined value to the same polarity as the start bit polarity with respect to the average value of the start bit and responds to the start bit detection output from the start bit rising detection circuit. Then, the first detection threshold value is changed to a second detection threshold value corresponding to the average level of the input signal, and after detecting the information bit, the first detection threshold value is changed again in response to the count-up signal. A threshold variable receiving circuit configured to return the threshold value of 2 to the first threshold value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61099390A JPH0644768B2 (en) | 1986-05-01 | 1986-05-01 | Variable threshold receiver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61099390A JPH0644768B2 (en) | 1986-05-01 | 1986-05-01 | Variable threshold receiver circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62257244A JPS62257244A (en) | 1987-11-09 |
| JPH0644768B2 true JPH0644768B2 (en) | 1994-06-08 |
Family
ID=14246170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61099390A Expired - Lifetime JPH0644768B2 (en) | 1986-05-01 | 1986-05-01 | Variable threshold receiver circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644768B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683268B2 (en) * | 1988-12-13 | 1994-10-19 | 日本電気株式会社 | Data identification circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150358A (en) * | 1984-01-18 | 1985-08-08 | Fujitsu Ltd | Reception logical circuit |
-
1986
- 1986-05-01 JP JP61099390A patent/JPH0644768B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62257244A (en) | 1987-11-09 |
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