JPH05500893A - digital signal multiplexer - Google Patents
digital signal multiplexerInfo
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- JPH05500893A JPH05500893A JP50346791A JP50346791A JPH05500893A JP H05500893 A JPH05500893 A JP H05500893A JP 50346791 A JP50346791 A JP 50346791A JP 50346791 A JP50346791 A JP 50346791A JP H05500893 A JPH05500893 A JP H05500893A
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- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
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- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1641—Hierarchical systems
Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。 (57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 ディジタル信号マルチプレクサ 本発明は請求項１の前文によるディジタル信号マルチプレクサに関する。[Detailed description of the invention] digital signal multiplexer The invention relates to a digital signal multiplexer according to the preamble of claim 1.
中位または下位のハイアラーキレベルのピント速度、特に２４００．４８００お よび９６００ ｂｉｔ／ｓのビット速度を有するディジタル言語信号およびデー タは長い距離にわたり特に時分割多重化形剪でたとえば６４ ｋｂｉｔ／ｓまた は数Ｍｂｉｔ／ｓのビット速度を有するより上位のハイアラーキレベルに伝送さ れる。この目的で使用されるマルチプレクサおよびそのディジタルデータ網での 使用はザンクト・ビニルギン在、メルク著ｒｃｃＩＴＴ Ｘ、５０による第２世 代のＭＸ８．２データマルチプレクサ６４ ｋｂｉ ｔ／ｓ ｊまたはメルク著 「固定接続された導線上での２４００．４８００および９６００ ｂｉｔ／ｓの 伝送に対するディジタルデータ［ｊシーメンス・アルビス・ベリヒテ３ （１９ ８７年）第９頁以降または第４頁以降から知られている。記載されているマルチ プレクサＭＸ８．２は９６００ ｂｉｔ／ｓの５つの個別チャネル、４８００ ｂｉｔ／ｓの１０の個別チャネルまたは２４００ ｂｉｔ／ｓの２０の個別チャ ネルならびに成る制限のもとてこれらの組み合わせを６４ｋｂｉｔ／Ｓの和ビツ トストリームに多重化することを可能にする。データ転送はその際に個別および 多重チャネル側で包絡線またはフレーム構造化されて行われる。この文献の第１ ２ｙｘ、の第６図には、多重システムに一括接続されまた各２つのマルチプレク サ、クロック中央、インタフェースならびに監視アセンブリによりサービスされ る４つのマルチプレクサＭＸ８．２を存する多重システムが示されている、各マ ルチプレクサＭＸ８．２は、各５つの個別チャネルインタフェースを収容可能で あり、また直列バスを介して各２つのチャネルプロセッサーアセンブリと接続さ れている４つのインタフェースアセンブリを含んでいる。このような多重システ ムのフレキシビリティはその際に強く制限されている。チャネルプロセッサーア センブリは直列バスを介して互いに接続されておらず、また最大４×５の個別チ ャネルインタフェースにしかアクセスし得ない０個別チャネルインタフェースの ビット速度に対する選択可能性が制御されている。変更されたユーザーの要求へ のこの多重システムの許容される新しい整合はそれぞれ高い開発費用およびたい ていは分散配置されているアセンブリへの人手によるアクセスを必要とする。シ ステム内に使用されており個別チャネルインタフェースをチャネルプロセッサと 接続する直列バスはデータとならんでアドレスをも導き、従ってまた強く負荷さ れている。Focusing speeds of intermediate or lower Hierarchical level, especially 2400.4800 and and digital language signals and data with a bit rate of 9600 bit/s. Data can be transmitted over long distances, especially in a time-division multiplexed manner, e.g. 64 kbit/s or is transmitted to a higher hierarchical level with a bit rate of several Mbit/s. It will be done. Multiplexers used for this purpose and their Used by Merck, rccITT MX8.2 data multiplexer 64 kbi t/s or by Merck “2400, 4800 and 9600 bit/s on fixedly connected conductors Digital data for transmission [j Siemens Albis Berichte 3 (19 1987) is known from page 9 onwards or page 4 onwards. Multi listed Plexer MX8.2 has 5 individual channels of 9600 bit/s, 4800 bit/s 10 individual channels at bit/s or 20 individual channels at 2400 bit/s These combinations can be combined into a 64kbit/S Japanese bit multiplexing into a single stream. Data transfer may be carried out individually and This is done in an envelope or frame structured manner on the multichannel side. The first part of this document 2yx, which are connected together to a multiplex system and each two multiplex serviced by the mains, clock central, interface and supervisory assemblies. A multiplex system with four multiplexers MX8.2 is shown, each master The multiplexer MX8.2 can accommodate 5 individual channel interfaces each. Yes, and also connected to each two channel processor assembly via a serial bus. Contains four interface assemblies. Such a multiplex system The flexibility of the system is then severely limited. Channel processor The assemblies are not connected to each other via a serial bus and are connected to up to 4x5 individual chips. 0 individual channel interfaces that can only access channel interfaces. Selectability over bit rate is controlled. Changed to user request Each acceptable new alignment of this multiplexed system requires high development costs and Many require manual access to distributed assemblies. S A separate channel interface is used in the system to connect the channel processor and The connecting serial bus carries addresses as well as data and is therefore also heavily loaded. It is.
従って、本発明の課題は、種々のシステム組合わせに関係して自由に構成可能で あるディジタル信号マルチプレクサを提供することにある。多くの分散配置され ているディジタル信号マルチプレクサの構成は中央局から、また非常に短時間の うちに行われなければならない、ハイアラーキレベルおよびピント速度の等しい データ線および異なるデータ線の間のデータトラフィックが効率的にまたわずか な費用で行われなければならない。Therefore, the object of the invention is that it can be freely configured in relation to various system combinations. An object of the present invention is to provide a digital signal multiplexer. many distributed locations The digital signal multiplexer configuration is Must be done within the same hierarchy level and focus speed Data lines and data traffic between different data lines are efficiently and minimally must be carried out at reasonable cost.
この課題は請求項１の特徴部分にあげられている措置により解決される０本発明 の有利な実施態様は他の請求項にあげられている。This problem is solved by the measures listed in the characteristic part of claim 1. Advantageous embodiments of are given in the other claims.
本発明によるディジタル信号マルチプレクサは下記の利点を有する。即ち本発明 によるマルチプレクサは外部のコントロールステーションにより迅速かつ任意に 構成可能である。さらに、本発明によるマルチプレクサはデータ転送可能性、拡 張可能性および任意のデータ転送速度の受容に関して最適なフレキシビリティを 有する。従って、汎用的に応用可能である。The digital signal multiplexer according to the invention has the following advantages. That is, the present invention The multiplexer can be quickly and arbitrarily controlled by an external control station. Configurable. Furthermore, the multiplexer according to the invention provides data transfer possibilities, optimal flexibility in terms of expansion possibilities and acceptance of arbitrary data transfer rates. have Therefore, it is applicable for general purposes.
以下、図面に示されている実施例により本発明を一層詳細に説明する。The invention will be explained in more detail below by means of embodiments shown in the drawings.
１Ｆ！１図は種々の内部のマルチプレクサおよびインクフェース−アセンブリを 育するディジタル信号マルチプレクサのブロック回路図である。1F! Figure 1 shows the various internal multiplexers and inkface assemblies. FIG. 2 is a block circuit diagram of a digital signal multiplexer for growing a digital signal.
第２図は内部のマルチプレクサアセンブリである。FIG. 2 shows the internal multiplexer assembly.
第３図は内部のインタフェースアセンブリである。FIG. 3 shows the internal interface assembly.
第１図には、個別チャネル側で２つのインタフェース−アセンブリ５ＳＢ−１， ５ＳＢ−２へのアクセス、また多重チャネル側で、インタフェースＥＰＩＣ−Ｚ を介して並列データバスＤＨと接続されている２つのマルチプレクサＭＸＨ−１ 、ＭＸＨ−２へのアクセスに用いられる０本の導線から成るデータバスＳＨをを する本発明によるディジタル信号マルチプレクサのブロック回路図が示されてい る。FIG. 1 shows on the individual channel side two interface assemblies 5SB-1, 5SB-2, also on the multichannel side, interface EPIC-Z two multiplexers MXH-1 connected to the parallel data bus DH via , a data bus SH consisting of 0 conductors used for accessing the MXH-2. A block circuit diagram of a digital signal multiplexer according to the present invention is shown. Ru.
データバスＤＨはその際に６４ｋｂｉｔ／ｓ、 ２Ｍｂｉｔ／ｓ、８ Ｍｂｉ ｔ／ｓなどのような高い、好ましくは標準化されたデータ伝送速度を有する。デ ィジタル信号マルチプレクサの最小装備として設けられているマルチプレクサＭ ＸＨ−１およびインタフェース−アセンブリ５ＳＢ−１とならんで、データバス ＳＨの導線の数ｎに一敗する（Ｚ−ｎ）Ｍ大数までの別のマルチプレクサＭＸＨ −Ｚが使用され得る。インク７ｚ−スーツセンブリ５ＳＢ−１，３ＳＢ−２は、 ２４００，４８００，９６００ ｂｉｔ／ｓのようなより低いまたは中程度の、 好ましくは標準化されたデータ伝送速度を有するデータを加入者側の導線を介し て受信かつ送信する１ｏの個別チャネル−インタフェースＥＫＳ−１１，・・・ 、ＥＫＳ −２５を有する。各マルチプレクサＭＸ、Ｈ−Ｚは順次に、相い異な るデータ伝送速度を有していてよい任意のインクフェース−アセンブリ５ＳＢ− Ｘに配置された任意の数の個別チャネルインタフェースＥＫ’５−ＸＹにサービ スする。しかし、その結果としての、マルチプレクサＭＸＨ−Ｚにその際に供給 されるデータストリームは最大、データバスＤＨのデータ転送速度に一敗する。At that time, the data bus DH is 64kbit/s, 2Mbit/s, 8Mbit It has a high, preferably standardized data transmission rate, such as t/s. De Multiplexer M is provided as the minimum equipment for digital signal multiplexers. Along with XH-1 and interface assembly 5SB-1, the data bus Another multiplexer MXH up to M large number (Z-n) depending on the number n of conductors of SH -Z may be used. Ink 7z-suit assembly 5SB-1, 3SB-2, lower or medium, such as 2400, 4800, 9600 bit/s; The data preferably has a standardized data transmission rate over the subscriber-side conductor. 1o individual channel-interface EKS-11,... , EKS-25. Each multiplexer MX, H-Z sequentially Any ink face assembly 5SB- that may have a data transmission rate of Serving any number of individual channel interfaces EK’5-XY located in To do so. However, as a result, the multiplexer MXH-Z is then supplied with At most, the data stream transmitted will be at a loss at the data transfer speed of the data bus DH.
データはマルチプレクサＭＸＨ−Ｚおよびインクフェース−アセンブリ５ＳＢ− Ｘにより直列にデータバスＳＨの導線の１つに与えられ、またはこれから取り出 される０通されたデータバスＳＨへのすべてのアセンブリＭＸＨ−Ｚおよび５Ｓ Ｂ−Ｘのこのような一括接続は最大のフレキシビリティを生ずる。こうして、種 々のインタフェース−アセンブリ５ＳＢ−Ｘに配置されている、マルチプレクサ ＭＸＨ−Ｚを有する個別チャネルインタフェースＥＫＳ −ＸＹとならんで、種 々の個別チャネルインタフェースＥＫＳ−ＸＹまたはマルチプレクサＭＸＨ−Ｚ も互いにデータを交換し得る。システムの効率を高めるため、データ転送はデー タバスＳＨの導線上で双方向に行われる。到来するデータまたは送り出されるデ ータのフレーム構造の分解および作成ならびにデータバスＳＨの導線への、また はそれからの適時での供給および取り出しに対する完全な過程は、各アセンブリ ＭχＨ−ＺＳＳＳＢ−Ｘのなかに含まれているマネージメントユニットに好まし くは並列なコントロールバスＣＢを介して、存在するアセンブリ構成に関係して 通報される。このことは、アセンブリの構成の変更の後にディジタル信号マルチ プレクサが中央局からほぼ遅れなしに新しい所与の条件に整合され得るという利 点を生ずる。たとえば個別チャネルインタフェースＥＫＳ −１３およびＥＫＳ −２５が等しい伝送速度を有するデータをマルチプレクサＭＸＨ−２に伝送し 、また第１のＥＫＳ −１３の作動が設定され、また第２の巳ＫＳ−２５の伝送 速度が２倍にされる場合には、ディジタル信号マルチプレクサは当該のアセンブ リＭＸＨ−２，５ＳＢ−１、ＳＳＢ・２のマネージメントユニットにおける相応 の情報により迅速に整合され得る。Data is multiplexer MXH-Z and ink face assembly 5SB- X in series to one of the conductors of the data bus SH, or taken from it. All assemblies MXH-Z and 5S to 0-wired data bus SH Such a bulk connection of B-X provides maximum flexibility. In this way, seeds Multiplexer located in each interface-assembly 5SB-X In addition to the individual channel interface EKS-XY with MXH-Z, the individual channel interface EKS-XY or multiplexer MXH-Z can also exchange data with each other. To increase system efficiency, data transfer is This is done bidirectionally on the tabus SH conductor. Incoming or outgoing data Disassembly and creation of the frame structure of the data bus SH and There is a complete process for timely feeding and retrieval from each assembly. Preferred for the management unit included in MχH-ZSSSB-X or via a parallel control bus CB, depending on the assembly configuration present. Reported. This means that after changing the configuration of the assembly, the digital signal The advantage is that the plexer can be adapted to new given conditions from the central office with almost no delay. produce a point. For example, individual channel interfaces EKS-13 and EKS -25 transmits data with equal transmission speed to multiplexer MXH-2 , the operation of the first EKS-13 is set, and the transmission of the second EKS-25 is set. If the speed is to be doubled, the digital signal multiplexer Correspondence in the management unit of MXH-2, 5SB-1, SSB-2 information can be quickly matched.
第２図には、コントロールバスＣＢを介してプログラミングおよびコントロール ステーシランＣＴＲＬと接続されている構成および警報コントローラＫＡＣ−Ｚ およびサイクルカウンタＺＣを含んでいるマルチプレクサＭＸＨ−Ｚが示されて いる。さらに、このマルチプレクサはチャネル呼出しメモリＫＡＲと、インタフ ェースＥＰＩＣ−Ｚを介してデータバスＤＨと接続されている多重チャネルコン トローラＶＫＣと、個別チャネルコントローラＥＫＣとを含んでいる。コントロ ーラ巳ＫＣおよびＶＫＣはその際に、構成および警報コントローラＫＡＣ−Ｚに より制御されるプロセンサレジスターメモリＰＲを介して互いに接続されている 。チャネル呼出しメモリＫＡＲは構成および警報コントローラＫＡＣ−Ｚ、個別 チャネルコントローラＥＫＣ，サイクルカウンタＺＣならびにデマルチプレクサ ＤＤおよびマルチプレクサＵＭと接続されている。デマルチプレクサＤＤならび にマルチプレクサＵＭは一方では個別チャネルコントローラＥＫＣと、また他方 では直接にまたはバッファメモリＵＲを介してデータバスＳ）（と接続されてい る。Figure 2 shows the programming and control via control bus CB. Configuration and alarm controller KAC-Z connected to stationary run CTRL and a multiplexer MXH-Z containing a cycle counter ZC is shown. There is. Additionally, this multiplexer connects the channel call memory KAR and the interface A multichannel controller connected to the data bus DH via the interface EPIC-Z. controller VKC and an individual channel controller EKC. control At that time, the configuration and alarm controller KAC-Z are connected to each other via a processor register memory PR controlled by . Channel call memory KAR is configured and alarm controller KAC-Z, separate Channel controller EKC, cycle counter ZC and demultiplexer Connected to DD and multiplexer UM. Demultiplexer DD and The multiplexer UM is connected to the individual channel controller EKC on the one hand and to the individual channel controller EKC on the other hand. is connected directly or via the buffer memory UR to the data bus S). Ru.
図示の回路は下記のように機能する。The illustrated circuit functions as follows.
多重チャネルコントローラＶＫＣは、データバスＤＨおよびインタフェースＥＰ ＩＣ−Ｚを介して到来するデータのフレームに同期する。各フレームのなかに含 まれているデータは続いて個別チャネルデータに分解され、またプロセッサレジ スターメモリＰＲのなかに格納される。プロセッサレジスターメモリＰＲのなか にデータバスＤＨへ送り出すために既に位置している個別チャネルデータは多重 チャネルコントローラＶＫＣにより取り出され、フレームのなかに含められ、ま たインタフェースＥＰＩＣ−Ｚから出力される。プロセンサレジスターメモリＰ Ｒのなかで各個別チャネルに伝送方向あたり、ならびに警報報知に対する多重お よび個別チャネルコントローラに構成および警報コントローラＫＡＣ−Ｚにおい て各１つのメモリ範囲が対応付けられる。さらにプロセッサレジスターメモリＰ Ｒならびにチャネル呼出しメモリＫ Ａ、 Ｈのなかに多重および個別チャネル コントローラＶＫＣ，ＥＫＣに対する構成データに対するメモリ範囲が設けられ ている。これらの構成データは構成および警報コントローラＫＡＣ−Ｚにシステ ムの始動および変更の際にそれぞれコントロールバスＣＢを介して供給され、構 成および警報コントローラＫＡＣ−Ｚがそれらを続いてメモリＰＲおよびＫＡＲ のなかに書込む、多重および個別チャネルコントローラＶＫＣ，ＥＫＣはデータ 転送の進行を監視し、また起こり得る警報報知をプロセッサレジスターメモリＰ Ｒのなかに格納する。これらは構成および警報コントローラＫＡＣ−Ｚにより取 り出され、またコントロールステーシランに伝達される６個別チャネルコントロ ーラＥＫＣは伝送方向あたり、ビットごとの個別チャネルデータ転送ならびに個 別チャネル側のフレーム構造の発生および試験の役割をする呼出し可能な個別プ ログラムを含んでいる。構成および警報コントローラＫＡＣ−Ｚはプログラム− 構成データユニットをチャネル呼出しメモリＫＡＲのなかに書込み、それらはサ イクリックに、サイクルカウンタＺＣによりクロックされて、個別チャネルコン トローラＥＫＣのなかに読入れられ、またそれによりサイクルあたり１つの個別 プログラムが選択される。１つの個別プログラムにより１つの個別チャネルデー タビットがデータバスＳＨの導線の１つから取り出され、またプロセッサレジス ターメモリＰＲにマルチプレクサＵＭおよび個別チャネルコントローラＥＫＣに 供給され、または多重チャネルコントローラＶＫＣによりＹｓ儂された１つの個 別チャネルデータビットがプロセッサレジスターメモリＰＲから取り出され、ま た個別チャネルコントローラＥＫＣおよびデマルチプレクサＤＤを介してデータ バスＳＨの導線の１つに供給される。従って、伝送方向あたり６４ｋｂｉｔ／ｓ のデータ伝送速度に対して少なくとも毎秒１２８．０００回、個別プログラムが 個別チャネルコントローラＥＫＣのなかで進行する６選択された個別プログラム により実行される個別チャネルデータビットの転送が正しく進行し得るように、 同時にそのつどのプログラム−構成データユニットに付属の制御Ｂデータがチャ ネル呼出しメモリＫＡＲからデマルチプレクサＤＤならびにマルチプレクサＵＭ およびバッファメモリＵＲに与えられ、それによって、与えられている制御デー タに応じてデマルチプレクサＤＤが個別チャネルデータビットを個別チャネルコ ントローラＥＫＣからデータバスＳＨの正しい導線に伝達し、または個別チャネ ルデータビ、トがデータバスＳＨの正しい導線からバッファメモリＵＲに一次記 憶の後にマルチプレクサｔＪＭにより個別チャネルコントローラＥＫＣに与えら れる０個別プログラムはさらに個々のアセンブリまたはディジタル信号マルチプ レクサ全体を検査する役割をする。The multichannel controller VKC has a data bus DH and an interface EP Synchronize to frames of data arriving via IC-Z. included in each frame. The stored data is then decomposed into individual channel data and also processed into processor registers. It is stored in star memory PR. Inside the processor register memory PR The individual channel data already located for sending to the data bus DH is multiplexed. It is retrieved by the channel controller VKC, included in the frame, or output from the interface EPIC-Z. Pro sensor register memory P In R, each individual channel has multiplex and and individual channel controllers in the configuration and alarm controller KAC-Z. Each memory range is associated with one memory range. In addition, processor register memory P Multiple and individual channels in R and channel call memories KA, H A memory range is provided for configuration data for controllers VKC and EKC. ing. These configuration data are stored in the configuration and alarm controller KAC-Z. are supplied via the control bus CB during startup and change of the system, respectively. configuration and alarm controller KAC-Z follows them to memories PR and KAR. Multiple and individual channel controllers VKC and EKC write data in The progress of the transfer is monitored and possible alarm notifications are sent to the processor register memory P. Store it in R. These are controlled by the configuration and alarm controller KAC-Z. 6 individual channel controls which are also transmitted to the control station run. The controller EKC supports bit-by-bit individual channel data transfer and individual bit-by-bit data transfer per transmission direction. A separate callable program responsible for generating and testing the frame structure on the other channel side. Contains program. Configuration and alarm controller KAC-Z is a program. Write the configuration data units into the channel call memory KAR and they will be The individual channel controllers are automatically clocked by cycle counter ZC. read into the troller EKC and thereby one individual per cycle. A program is selected. One individual program creates one individual channel data The tab bit is taken out from one of the conductors of the data bus SH and is also connected to the processor register. to the main memory PR, multiplexer UM and individual channel controller EKC. 1 unit supplied or operated by the multichannel controller VKC Another channel data bit is retrieved from processor register memory PR and data via the individual channel controller EKC and demultiplexer DD. It is supplied to one of the conductors of the bus SH. Therefore, 64 kbit/s per transmission direction individual programs at least 128,000 times per second for a data transmission rate of 6 selected individual programs running in the individual channel controller EKC so that the transfer of individual channel data bits performed by At the same time, the control B data attached to the respective program-configuration data unit is From the channel access memory KAR to the demultiplexer DD and the multiplexer UM and the buffer memory UR, thereby providing control data The demultiplexer DD converts the individual channel data bits into individual channel codes depending on the controller EKC to the correct conductor of the data bus SH or to the individual channels. data is temporarily written to the buffer memory UR from the correct conductor of the data bus SH. After the memory is sent to the individual channel controller EKC by the multiplexer tJM. The 0 individual programs that are Its role is to inspect the entire Lexa.
第３図に示されているインタフェースアセンブリＳ Ｓ Ｂ −’Ｘは構成およ び警報コントローラＫＡＣ・ＸおよびサイクルカウンタＺＣを含んでおり、これ らはチャネル呼出しメモリＫＡＲと、またコントロールバスＣＢを介してプログ ラムおよびコントロールステージぢンＣＴＲＬと接続されている。構成および警 報コントローラＫＡＣ・Ｘはさらに制御線を介してすべての個別チャネルインタ フェースＥＳＫ−ＸＩ、・・・、ＥＳＫ−Ｘ５と接続されている。チャネル呼出 しメモリＫＡＲは別の１Ｉｉｌｌ ２ｎ線を介して個別チャネルインタフェース ＥＳＫ−Ｘｉ、・・・、ＥＳＫ−Ｘ５ならびにデマルチプレクサＵＤおよびマル チプレクサＤＭと接続されている。デマルチプレクサＵＤおよびマルチプレクサ ＤＭはさらにデータバスＳＨと、また各１つのデータ線を介して個別チャネルイ ンタフェースＥＳＫ−ＸＩ、・・・、ＥＳＫ−Ｘ５と接続されている。The interface assembly SSB-'X shown in Figure 3 is configured and This includes the alarm controller KAC/X and cycle counter ZC. are programmed via the channel call memory KAR and also via the control bus CB. RAM and control stage CTRL. configuration and security The information controller KAC-X also connects all individual channel interfaces via control lines. It is connected to the faces ESK-XI, . . . , ESK-X5. channel call The memory KAR is connected to the individual channel interface via another 1Iill 2n wire. ESK-Xi, ..., ESK-X5 and demultiplexer UD and multiplexer Connected to multiplexer DM. Demultiplexer UD and multiplexer The DM also connects individual channel inputs via a data bus SH and also one data line each. It is connected to the interfaces ESK-XI, . . . , ESK-X5.
構成および警報コントローラＫＡＣ−Ｘは構成データユニットをチャネル呼出し メモリＫＡＲのなかに書込み、それらはサイクリックに、サイクルカウンタによ りクロックされて、個別チャネルインタフェースＥＫＳ −ＸＹおよびマルチプ レクサＤＭ、ＵＤに与えられる０個別チャネルデータビットは順次に個別チャネ ルインタフェースＥＳＫ−Ｘｉ、・・・、ＥＳＫ−Ｘ５の１つから取り出され、 またデマルチプレクサ［ＪＤを介してデータバスＳＨのそのつどの導線に伝達さ れ、または逆にデータバスＳＨの導線の１つから取り出され、またマルチプレク サＤＭを介して個別チャネルインタフゴースＥＳＫ−Ｘｌ、・・・、ＥＳＫ−Ｘ ＩＭ）１つに伝達される。チャネル呼出しメモリはマルチプレクサＤＭおよびＵ Ｄを、個別チャネルインタフェースＥＳＫ−Ｘ３・・・、ＥＳＫ−Ｘ５がデータ 転送のためにそ机ぞれデータバスＳＨの正しい導線に接続されるように制御ｎす る。構成および警（４＋ントローラＫＡＣ−Ｘをすべての個別チャネルインタフ ェースＥＳＫ−ＸＩ、・・・、ＥＳＫ−Ｘ５と接続している制ｍＷはこれらのア センブリＥＳＫ−Ｘｉ、・・・、ＥＳＫ−Ｘ５を初期化し、また状態および警報 報知を受け入れる役割をする。The configuration and alarm controller KAC-X channels the configuration data unit. writes into the memory KAR, they are cyclically written by the cycle counter. individual channel interface EKS-XY and multiplex The 0 individual channel data bits given to the lexer DM, UD are sequentially assigned to individual channels. one of the interfaces ESK-Xi, ..., ESK-X5, In addition, a demultiplexer [transmitted to the respective conductor of the data bus SH via the JD] or, conversely, taken out from one of the conductors of the data bus SH and also multiplexed. Individual channel interface ESK-Xl, ..., ESK-X via SDM IM) transmitted to one. Channel call memory is multiplexer DM and U D, the individual channel interface ESK-X3..., ESK-X5 is the data Controls are provided to ensure that each device is connected to the correct conductor of the data bus SH for transfer. Ru. Configuration and monitoring (4+ controllers KAC-X to all individual channel interfaces) The control mW connected to the interfaces ESK-XI,..., ESK-X5 is Initialize the assembly ESK-Xi, ..., ESK-X5, and also check the status and alarm. It plays the role of accepting information.
マルチプレクサＭＸＨ−Ｚ＃よびインタフェースアセンブリ５ＳＢ−Ｘの同期し た協同作用が保証されているように、それらのサイクルカウンタＺＣは共通に始 動される。それにより、データビットが適時に、従ってまた衝突なしにデータバ スＳＨの導線上に置かれ、またはこれらの導線から再び取り出されることが保証 される。Synchronization of multiplexer MXH-Z# and interface assembly 5SB-X Their cycle counters ZC have a common starting point so that their cooperation is guaranteed. be moved. Thereby, the data bits are transferred to the data buffer in a timely manner and without collisions. Guaranteed to be placed on or removed from the conductors of the be done.
「Ｉ９１ Ｆｉｇ、 、） Ｆｉ９．３ 要約書 ディジタル信号マルチプレクサはｎ本の導線を備えたデータバスＳＨを有し、こ れに個別チャネル側で少なくとも１つのインターフェースアセンブリ５ＳＢ−Ｘ が、多重チャネル側で少なくとも１つのマルチプレクサＭＸＨ−Ｚがアクセスす る。インターフェースアセンブリ５ＳＢ−Ｘには下記の７１イアラーキレベルの ビット速度を存する個別チャネル信号を受信および送信する複数個の個別チャネ ル−インターフェース（ＥＫＳ−ＸＹ）が設けられる。マルチプレクサＭＸＨ− Ｚは、より上位のハイアラーキレベルのピント速度を有する、種々の個別チャネ ル信号から成っているピットストリームを受信または送信する少なくとも１つの インターフェース（ＥＰ Ｉ Ｃ−Ｚ）を有する。すべてのマルチプレクサ（Ｍ ＸＨ−Ｚ）およびインターフェースアセンブリはコントロールバス（ＣＢ）を介 してプログラムおよびコントロールステーション（ＣＴＲＬ）と接続されている 。ディジタル信号マルチプレクサは種々のシステム組合せに関係して自由に構成 可能である。多（の分散配置されているディジタル信号マルチプレクサの構成は 中央局からまた非常に短時間のうちに行われる。ハイアラーキレベルおよびビッ ト速度の等しいデータ線および異なるデータ線の間のデータトラフィックが効率 的にまたわずかな費用で行われる。“I91 Fig, ) Fi9.3 abstract The digital signal multiplexer has a data bus SH with n conductors; and at least one interface assembly 5SB-X on the individual channel side. is accessed by at least one multiplexer MXH-Z on the multichannel side. Ru. The interface assembly 5SB-X has the following 71-level architecture. Multiple individual channels that receive and transmit individual channel signals at different bit rates An interface (EKS-XY) is provided. Multiplexer MXH- Z is for various individual channels with higher Hierarchical level focus speeds. at least one pit stream that receives or transmits a pit stream consisting of a It has an interface (EP I C-Z). All multiplexers (M XH-Z) and interface assembly via the control bus (CB). connected to the program and control station (CTRL). . Digital signal multiplexers can be freely configured in relation to various system combinations It is possible. The configuration of a distributed digital signal multiplexer is From the central office again in a very short time. Hierarchy level and bit Data traffic between equal and different speed data lines is efficient. It is done at a very small cost.
国際調査報告 国際調査報告 ＣＨ９１０００３６ Ｓ＾ ４４２３３international search report international search report CH9100036 S^ 44233
Claims (6)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH71390A CH679820A5 (en) | 1990-03-06 | 1990-03-06 | |
| CH713/90-0 | 1990-03-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05500893A true JPH05500893A (en) | 1993-02-18 |
Family
ID=4193428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50346791A Pending JPH05500893A (en) | 1990-03-06 | 1991-02-08 | digital signal multiplexer |
Country Status (9)
| Country | Link |
|---|---|
| EP (1) | EP0471045A1 (en) |
| JP (1) | JPH05500893A (en) |
| AU (1) | AU7227191A (en) |
| BR (1) | BR9104811A (en) |
| CA (1) | CA2054742A1 (en) |
| CH (1) | CH679820A5 (en) |
| IE (1) | IE910733A1 (en) |
| PT (1) | PT96935A (en) |
| WO (1) | WO1991014320A1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5991312A (en) * | 1997-11-03 | 1999-11-23 | Carrier Access Corporation | Telecommunications multiplexer |
| DE102004015333B4 (en) * | 2004-03-30 | 2015-09-03 | Koenig & Bauer Aktiengesellschaft | Device for monitoring processing processes within printing machines in aggregate construction |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697262A (en) * | 1984-12-20 | 1987-09-29 | Siemens Aktiengesellschaft | Digital carrier channel bus interface module for a multiplexer having a cross-connect bus system |
| US4809270A (en) * | 1984-12-21 | 1989-02-28 | AT&T Information Systems Inc. American Telephone and Telegraph Company | Variable time slot communication system |
| US4658152A (en) * | 1985-12-04 | 1987-04-14 | Bell Communications Research, Inc. | Adaptive rate multiplexer-demultiplexer |
-
1990
- 1990-03-06 CH CH71390A patent/CH679820A5/de not_active IP Right Cessation
-
1991
- 1991-02-08 JP JP50346791A patent/JPH05500893A/en active Pending
- 1991-02-08 WO PCT/CH1991/000036 patent/WO1991014320A1/en not_active Application Discontinuation
- 1991-02-08 AU AU72271/91A patent/AU7227191A/en not_active Abandoned
- 1991-02-08 EP EP19910903500 patent/EP0471045A1/en not_active Withdrawn
- 1991-02-08 BR BR919104811A patent/BR9104811A/en unknown
- 1991-02-08 CA CA 2054742 patent/CA2054742A1/en not_active Abandoned
- 1991-03-05 IE IE73391A patent/IE910733A1/en unknown
- 1991-03-05 PT PT9693591A patent/PT96935A/en not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| BR9104811A (en) | 1992-04-21 |
| CA2054742A1 (en) | 1991-09-07 |
| EP0471045A1 (en) | 1992-02-19 |
| IE910733A1 (en) | 1991-09-11 |
| WO1991014320A1 (en) | 1991-09-19 |
| AU7227191A (en) | 1991-10-10 |
| CH679820A5 (en) | 1992-04-15 |
| PT96935A (en) | 1993-04-30 |
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