JPH05175754A - Differential amplifier - Google Patents
Differential amplifierInfo
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- JPH05175754A JPH05175754A JP3341232A JP34123291A JPH05175754A JP H05175754 A JPH05175754 A JP H05175754A JP 3341232 A JP3341232 A JP 3341232A JP 34123291 A JP34123291 A JP 34123291A JP H05175754 A JPH05175754 A JP H05175754A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、比較的高い周波数の
入力信号を増幅する差動増幅器に関し、特にＦＭ受信装
置の中間周波増幅回路に利用される差動増幅器に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential amplifier for amplifying an input signal having a relatively high frequency, and more particularly to a differential amplifier used in an intermediate frequency amplifier circuit of an FM receiver.
【０００２】[0002]
【従来の技術】比較的高い周波数の信号を増幅する増幅
回路、例えばＦＭ受信機に使用される中間周波増幅回路
を集積化して構成した回路としては、例えば図３に示す
ようなものがある。2. Description of the Related Art An amplifier circuit for amplifying a signal having a relatively high frequency, for example, an intermediate frequency amplifier circuit used in an FM receiver, is shown in FIG.
【０００３】図３に示す増幅回路は、エミッタ端子が共
通接続されて定電流源でバイアスされ、コレクタ端子に
負荷抵抗Ｒが接続された１対のＮＰＮ型トランジスタか
らなる差動増幅器が、複数段縦続接続されて構成されて
いる。The amplifying circuit shown in FIG. 3 has a plurality of stages of differential amplifiers each consisting of a pair of NPN transistors having emitter terminals connected in common, biased by a constant current source, and a load terminal R connected to a collector terminal. It is configured by cascade connection.
【０００４】このような構成にあって、増幅しようとす
る信号の中間周波数ｆは、ｆ＝１０．７ＭＨz という比
較的高い周波数であるため、従来の中間周波増幅回路で
は高域での利得の減衰を抑えるため、それぞれの差動増
幅器の負荷抵抗を比較的小さくすることにより１段当り
の利得を低く設定し、多段に縦続接続して所望の利得を
確保するようにしている。In such a configuration, since the intermediate frequency f of the signal to be amplified is a relatively high frequency of f = 10.7 MHz, the conventional intermediate frequency amplifier circuit attenuates the gain in the high range. In order to suppress the above, the gain per stage is set low by making the load resistance of each differential amplifier relatively small, and the desired gain is secured by cascade connection in multiple stages.
【０００５】このような増幅回路において、集積化の際
の占有面積を縮小しようとすると、接続段数を削減する
必要がある。しかしながら、段数を減らすと高利得が得
られなくなる。したがって、段数を減らしても高利得を
確保しようとすると、１段当りの電圧利得を大きく設定
しなければならなくなる。In such an amplifier circuit, it is necessary to reduce the number of connection stages in order to reduce the area occupied by integration. However, if the number of stages is reduced, high gain cannot be obtained. Therefore, in order to secure a high gain even if the number of stages is reduced, it is necessary to set a large voltage gain per stage.
【０００６】そこで、１段当りの電圧利得を大きくとる
ためには、負荷抵抗Ｒを大きく設定することが考えられ
る。しかしながら、このような方法にあっては、それぞ
れの差動対トランジスタにおいて、コレクタ側からベー
ス側へ流れる電流が高域で多くなってしまう。このた
め、増幅しようとする周波数に対する電圧利得が減衰し
て、所望の電圧利得が得られなくなる。Therefore, in order to increase the voltage gain per stage, it is conceivable to set the load resistance R large. However, in such a method, in each differential pair transistor, the current flowing from the collector side to the base side becomes large in a high range. Therefore, the voltage gain for the frequency to be amplified is attenuated and the desired voltage gain cannot be obtained.
【０００７】一方、負荷抵抗Ｒを小さく設定した状態で
１段当りの電圧利得を大きくとろうとすると、それぞれ
の差動増幅器におけるバイアス電流を増加させて、入力
信号に対する変換利得を高めなければならない。しかし
ながら、このような方法にあっては、バイアス電流が増
加するため、消費電力が増大することになる。On the other hand, if it is attempted to increase the voltage gain per stage with the load resistance R set small, the bias current in each differential amplifier must be increased to increase the conversion gain for the input signal. However, in such a method, since the bias current increases, power consumption also increases.
【０００８】[0008]
【発明が解決しようとする課題】以上説明したように、
縦続接続された差動増幅器により比較的周波数の高い信
号を高利得で増幅する従来の増幅回路にあっては、集積
時の占有面積の縮小化を図るために接続段数を削減しよ
うとすると、高域での利得の低下や消費電力の増大とい
った不具合を招いていた。As described above,
In a conventional amplifier circuit that amplifies a signal having a relatively high frequency with a high gain by a cascaded differential amplifier, if the number of connection stages is reduced in order to reduce the area occupied during integration, This caused problems such as a decrease in gain in the range and an increase in power consumption.
【０００９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、比較的周波数
の高い入力信号に対して、小型な構成かつ低消費電力で
安定した高い電圧利得を達成し得る差動増幅器を提供す
ることにある。Therefore, the present invention has been made in view of the above, and an object thereof is to provide a stable high voltage gain with a small structure and low power consumption for an input signal having a relatively high frequency. It is to provide a differential amplifier that can achieve the above.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するため
に、この発明は、第１の差動対トランジスタの両ベース
端子間に入力が与えられ、両エミッタ端子が相互接続さ
れてバイアスされ、負荷がそれぞれ接続されたコレクタ
端子間に出力を得る入力段差動増幅部と、第２の差動対
トランジスタの両エミッタ端子が相互接続されてバイア
スされ、一方のベース端子が他方のコレクタ端子及び前
記第１の差動対トランジスタの一方のコレクタ端子に接
続され、他方のベース端子が一方のコレクタ端子及び前
記第１の差動対トランジスタの他方のコレクタ端子に接
続されて前記入力段差動増幅部に正帰還をかける差動帰
還部とから構成される。To achieve the above object, the present invention provides an input between both base terminals of a first differential pair transistor, and both emitter terminals are interconnected and biased. An input stage differential amplifier section that obtains an output between collector terminals to which loads are respectively connected, and both emitter terminals of a second differential pair transistor are interconnected and biased, and one base terminal and the other collector terminal and The first differential pair transistor is connected to one collector terminal, the other base terminal is connected to one collector terminal and the other collector terminal of the first differential pair transistor, and is connected to the input stage differential amplifier section. It is composed of a differential feedback section that applies positive feedback.
【００１１】[0011]
【作用】上記構成において、この発明は、差動帰還部が
入力段差動増幅部に正帰還をかけることによって、入力
段差動増幅部における低い負荷インピーダンスに対して
少ないバイアス電流で利得を確保するようにしている。In the above structure, according to the present invention, the differential feedback section applies positive feedback to the input stage differential amplification section to secure the gain with a small bias current for a low load impedance in the input stage differential amplification section. I have to.
【００１２】[0012]
【実施例】以下、図面を用いてこの発明の実施例を説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【００１３】図１はこの発明の一実施例に係る差動増幅
器の回路構成を示す図である。FIG. 1 is a diagram showing a circuit configuration of a differential amplifier according to an embodiment of the present invention.
【００１４】図１において、差動増幅器は入力信号を受
けて増幅し出力信号を得る入力段差動増幅部１と、この
入力段差動増幅部１に正帰還をかける差動帰還部２とを
備えて構成されている。In FIG. 1, the differential amplifier comprises an input stage differential amplification section 1 for receiving an input signal and amplifying it to obtain an output signal, and a differential feedback section 2 for applying positive feedback to the input stage differential amplification section 1. Is configured.
【００１５】入力段差動増幅部１は、１対のＮＰＮ型の
トランジスタＱ１，Ｑ２を備え、それぞれのトランジス
タＱ１，Ｑ２のエミッタ端子が相互接続されて定電流源
Ｉ１によりバイアスされ、それぞれのコレクタ端子が負
荷抵抗Ｒ１，Ｒ２を介して直流バイアス電源Ｖccに接続
され、この直流バイアス電源Ｖccにバイアスされたトラ
ンジスタＱ２のベース端子とトランジスタＱ１のベース
端子間に入力信号ｖi が与えられ、両トランジスタＱ
１，Ｑ２のコレクタ端子間に出力信号ｖo を得るように
構成されている。The input stage differential amplifier 1 comprises a pair of NPN type transistors Q1 and Q2, the emitter terminals of the transistors Q1 and Q2 are interconnected and biased by a constant current source I1, and their collector terminals are respectively connected. Is connected to the DC bias power supply Vcc via load resistors R1 and R2, and an input signal v i is applied between the base terminal of the transistor Q2 biased by the DC bias power supply Vcc and the base terminal of the transistor Q1.
It is configured to obtain an output signal v o between the collector terminals of 1 and Q2.
【００１６】差動帰還部２は、１対のＮＰＮ型のトラン
ジスタＱ３，Ｑ４を備え、それぞれのトランジスタＱ
３，Ｑ４のエミッタ端子が相互接続されて定電流源Ｉ２
によりバイアスされ、トランジスタＱ３のベース端子及
びトランジスタＱ４のコレクタ端子がトランジスタＱ２
のコレクタ端子に接続され、トランジスタＱ４のベース
端子及びトランジスタＱ３のコレクタ端子がトランジス
タＱ１のコレクタ端子に接続されて構成されている。The differential feedback section 2 comprises a pair of NPN type transistors Q3 and Q4, and each transistor Q3
A constant current source I2 is formed by connecting the emitter terminals of Q3 and Q4 to each other.
Biased by the base terminal of the transistor Q3 and the collector terminal of the transistor Q4.
The collector terminal of the transistor Q4 and the collector terminal of the transistor Q3 are connected to the collector terminal of the transistor Q1.
【００１７】このような回路構成では、そのＡＣ（交
流）等価回路が図２に示すように表わされる。In such a circuit configuration, the AC (alternating current) equivalent circuit is represented as shown in FIG.
【００１８】図２に示す等価回路にあっては、トランジ
スＱ１のベース端子に入力信号ｖi が与えられるのに対
して、トランジスタＱ２のベース端子には入力信号と逆
位相の信号ｖi が与えられ、それぞれのトランジスタＱ
１，Ｑ２のエミッタ端子に等価エミッタ抵抗ｒe1が挿入
される。また、差動帰還部２のそれぞれのトランジスタ
Ｑ３，Ｑ４のエミッタ端子に等価エミッタ抵抗ｒe1が挿
入される。In the equivalent circuit shown in FIG. 2, the input signal v i is supplied to the base terminal of the transistor Q1, while the base terminal of the transistor Q2 is supplied with a signal v i having a phase opposite to that of the input signal. Each transistor Q
The equivalent emitter resistance r e1 is inserted into the emitter terminals of Q1 and Q2. Further, the equivalent emitter resistance re1 is inserted into the emitter terminals of the respective transistors Q3 and Q4 of the differential feedback section 2.
【００１９】なお、上述した等価エミッタ抵抗ｒe1，ｒ
e2は、それぞれの差動対トランジスタＱ１，Ｑ２及びＱ
３，Ｑ４のコレクタ電流をＩc とすると、 ｒe ＝ＶT ／Ｉc で表わされる。The above-mentioned equivalent emitter resistances r e1 , r
e2 is a differential pair transistor Q1, Q2 and Q
3, the collector current of Q4 When I c, it is expressed by r e = V T / I c .
【００２０】ここで、ＶT はボルツマン定数をＫ、電子
の電荷をｑ、絶対温度をＴとすると、 ＶT ＝ＫＴ／ｑ＝２６（ｍＶ） として決定される定数となる。Here, V T is a constant determined as V T = KT / q = 26 (mV) where K is the Boltzmann constant, q is the electron charge, and T is the absolute temperature.
【００２１】図２に示すような等価回路において、トラ
ンジスタＱ１の負荷抵抗Ｒ１に流れる電流（ｉ＋ｉf ）
のうち、その一部の電流ｉf がトランジスタＱ３の差動
帰還部２に流れ込み、流れ込んだ電流ｉf がトランジス
タＱ４のコレクタ端子から入力差動増幅部１に正帰還さ
れて、トランジスタＱ２の負荷抵抗Ｒ２には負荷抵抗Ｒ
１に流れたと同じ電流（ｉ＋ｉf ）が流れることにな
る。In the equivalent circuit as shown in FIG. 2, the current (i + if ) flowing through the load resistance R1 of the transistor Q1.
Part of the current if flows into the differential feedback section 2 of the transistor Q3, and the flowing current if is positively fed back from the collector terminal of the transistor Q4 to the input differential amplification section 1 to load the transistor Q2. The load resistance R is applied to the resistance R2.
The same current (i + if ) as that flowing through 1 will flow.
【００２２】このような動作にあって、差動入力による
ＡＣ電圧利得は、負荷抵抗Ｒ１，Ｒ２の抵抗値をＲc と
すると、次式によって表わされる。In such an operation, the AC voltage gain due to the differential input is expressed by the following equation, where R c is the resistance value of the load resistors R1 and R2.
【００２３】 ｖo ／ｖi ＝［１＋｛Ｒc ／（ｒe2−Ｒc ）｝］×（２Ｒc ／ｒe1） 上式により、差動帰還部２から入力段差動増幅部１へか
けられる正帰還の帰還量は、（ｒe2−Ｒc ）の項で決定
される。したがって、（ｒe2−Ｒc ）の値が小さくなる
ほど高い電圧利得が得られることになる。V o / v i = [1+ {R c / (r e2 −R c )}] × (2R c / r e1 ) From the differential feedback section 2 to the input stage differential amplification section 1 according to the above equation. feedback amount of positive feedback to be is determined by the section (r e2 -R c). Therefore, the obtained higher voltage gain value is small (r e2 -R c).
【００２４】しかしながら、差動帰還部２におけるトラ
ンジスタの等価エミッタ抵抗ｒe2が負荷抵抗値Ｒc より
も小さく設定されていると、図１に示す回路の増幅動作
にあっては正帰還が支配的となるため、回路がラッチ状
態となり、増幅動作を行なうことができなくなる。However, when the equivalent emitter resistance r e2 of the transistor in the differential feedback section 2 is set smaller than the load resistance value R c, positive feedback is dominant in the amplification operation of the circuit shown in FIG. Therefore, the circuit is in the latched state and the amplification operation cannot be performed.
【００２５】したがって、負荷抵抗値Ｒc と差動帰還部
２における差動対トランジスタの等価エミッタ抵抗ｒe2
の値を設定する場合には、それらの製造バラツキ及び温
度特性を考慮に入れて、必ずｒe2＞Ｒc となるように設
定する必要がある。Therefore, the load resistance value R c and the equivalent emitter resistance r e2 of the differential pair transistor in the differential feedback section 2
When setting the value of R, it is necessary to set R e2 > R c without fail, taking into account their manufacturing variations and temperature characteristics.
【００２６】例えば、実用的な範囲としては、上記抵抗
を１．５Ｒc ＝ｒe2として、電圧利得ｖo ／ｖi ＝６Ｒ
c ／ｒe1程度に設定するのが最適である。For example, as a practical range, the resistance is set to 1.5R c = re 2 , and the voltage gain v o / v i = 6R.
The optimum setting is about c / re 1 .
【００２７】このように、上記実施例にあっては、簡単
な構成の差動帰還部２から入力段差動増幅部１に正帰還
をかけるようにしているので、入力段差動増幅部１にお
ける負荷抵抗Ｒ１，Ｒ２の抵抗値を小さく設定しても、
バイアス電流を増やすことなく高い電圧利得を得ること
が可能となる。これにより、この発明を例えばＦＭ受信
機の中間周波増幅回路に適用すると、従来に比して大幅
に少ない段数により低消費電流で電圧利得の大きな中間
周波増幅回路を実現することができる。As described above, in the above embodiment, since the positive feedback is applied from the differential feedback section 2 having a simple structure to the input stage differential amplification section 1, the load in the input stage differential amplification section 1 is increased. Even if the resistance values of the resistors R1 and R2 are set small,
It is possible to obtain a high voltage gain without increasing the bias current. As a result, when the present invention is applied to, for example, an intermediate frequency amplifier circuit of an FM receiver, it is possible to realize an intermediate frequency amplifier circuit with a low voltage consumption and a large voltage gain with a significantly smaller number of stages than the conventional one.
【００２８】[0028]
【発明の効果】以上説明したように、この発明によれ
ば、差動対トランジスタにより入力段差動増幅部に正帰
還をかけ、低い負荷インピーダンスに対してバイアス電
流を増やすことなく利得を確保するようにしたので、小
型な構成ならびに低消費電力でもって、中間周波数の入
力信号を安定した高い利得で増幅することが可能とな
る。As described above, according to the present invention, the positive feedback is applied to the input stage differential amplification section by the differential pair transistor, and the gain is secured for the low load impedance without increasing the bias current. Therefore, the input signal of the intermediate frequency can be amplified with a stable and high gain with a small configuration and low power consumption.
【図１】この発明の一実施例に係る差動増幅器の回路構
成を示す図である。FIG. 1 is a diagram showing a circuit configuration of a differential amplifier according to an embodiment of the present invention.
【図２】図１に示す増幅器のＡＣ等価回路を示す図であ
る。FIG. 2 is a diagram showing an AC equivalent circuit of the amplifier shown in FIG.
【図３】従来の中間周波増幅回路の構成を示す図であ
る。FIG. 3 is a diagram showing a configuration of a conventional intermediate frequency amplifier circuit.
１ 入力段差動増幅部 ２ 差動帰還部 Ｒ，Ｒ１，Ｒ２ 負荷抵抗 ｒe1，ｒe2 等価エミッタ抵抗 Ｑ１，Ｑ２，Ｑ３，Ｑ４ トランジスタ Ｉ１，Ｉ２ 定電流源1 Input stage differential amplification section 2 Differential feedback section R, R1, R2 Load resistance r e1 , r e2 Equivalent emitter resistance Q1, Q2, Q3, Q4 Transistor I1, I2 Constant current source
Claims (1)
子間に入力が与えられ、両エミッタ端子が相互接続され
てバイアスされ、負荷がそれぞれ接続されたコレクタ端
子間に出力を得る入力段差動増幅部と、 第２の差動対トランジスタの両エミッタ端子が相互接続
されてバイアスされ、一方のベース端子が他方のコレク
タ端子及び前記第１の差動対トランジスタの一方のコレ
クタ端子に接続され、他方のベース端子が一方のコレク
タ端子及び前記第１の差動対トランジスタの他方のコレ
クタ端子に接続されて前記入力段差動増幅部に正帰還を
かける差動帰還部とを有することを特徴とする差動増幅
器。1. An input stage differential in which an input is applied between both base terminals of a first differential pair transistor, both emitter terminals are interconnected and biased, and an output is obtained between collector terminals respectively connected to a load. The amplifying unit and both emitter terminals of the second differential pair transistor are interconnected and biased, and one base terminal is connected to the other collector terminal and one collector terminal of the first differential pair transistor, The other base terminal is connected to one collector terminal and the other collector terminal of the first differential pair transistor, and has a differential feedback section that applies positive feedback to the input stage differential amplification section. Differential amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341232A JPH05175754A (en) | 1991-12-24 | 1991-12-24 | Differential amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341232A JPH05175754A (en) | 1991-12-24 | 1991-12-24 | Differential amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175754A true JPH05175754A (en) | 1993-07-13 |
Family
ID=18344408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3341232A Withdrawn JPH05175754A (en) | 1991-12-24 | 1991-12-24 | Differential amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175754A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006033200A (en) * | 2004-07-13 | 2006-02-02 | Sony Corp | Amplifier circuit and semiconductor device including the amplifier circuit |
| KR100956000B1 (en) * | 2008-02-29 | 2010-05-04 | 성균관대학교산학협력단 | Differential amplifier circuit and frequency mixer for improving linearity |
-
1991
- 1991-12-24 JP JP3341232A patent/JPH05175754A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006033200A (en) * | 2004-07-13 | 2006-02-02 | Sony Corp | Amplifier circuit and semiconductor device including the amplifier circuit |
| US7459971B2 (en) | 2004-07-13 | 2008-12-02 | Sony Corporation | Amplifier circuit |
| KR100956000B1 (en) * | 2008-02-29 | 2010-05-04 | 성균관대학교산학협력단 | Differential amplifier circuit and frequency mixer for improving linearity |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |