JPH04115686A - ディジタル画像信号の高能率符号化装置 - Google Patents
ディジタル画像信号の高能率符号化装置Info
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- JPH04115686A JPH04115686A JP2231535A JP23153590A JPH04115686A JP H04115686 A JPH04115686 A JP H04115686A JP 2231535 A JP2231535 A JP 2231535A JP 23153590 A JP23153590 A JP 23153590A JP H04115686 A JPH04115686 A JP H04115686A
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Image Processing (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタルＶＴＲ等に適用されるディジタ
ル画像信号の高能率符号化装置に関する。
ル画像信号の高能率符号化装置に関する。
請求項（１）記載の発明は、２次元ブロック構造に変換
されたディジタル画像信号が供給され、時間的に連続す
る２フレームに夫々属し、空間的に同一の位置の第１及
び第２のブロックの間で、第１のブロックを常に伝送し
、第２のブロックの伝送／非伝送を適応的に行う回路と
、第１及び第２のブロックの間で同一位置の画素データ
間の値の差の絶対値に応じて、第２のブロックの伝送／
非伝送を制御するための制御回路と、第１のブロック及
び伝送するものとされた第２のブロックの画素データが
供給され、画素データをブロック単位で圧縮符号化する
符号化回路とからなるディジタル画像信号の高能率符号
化装置であり、少ないメモリ容量で高い圧縮率を達成す
ることができる。
されたディジタル画像信号が供給され、時間的に連続す
る２フレームに夫々属し、空間的に同一の位置の第１及
び第２のブロックの間で、第１のブロックを常に伝送し
、第２のブロックの伝送／非伝送を適応的に行う回路と
、第１及び第２のブロックの間で同一位置の画素データ
間の値の差の絶対値に応じて、第２のブロックの伝送／
非伝送を制御するための制御回路と、第１のブロック及
び伝送するものとされた第２のブロックの画素データが
供給され、画素データをブロック単位で圧縮符号化する
符号化回路とからなるディジタル画像信号の高能率符号
化装置であり、少ないメモリ容量で高い圧縮率を達成す
ることができる。
ビデオ信号の符号化方法として、伝送帯域を狭くする目
的でもって、１画素当たりの平均ビット長又はサンプリ
ング周波数を小さくするいくつかの高能率符号化方法が
知られている。本願出願人は、２次元ブロック内或いは
３次元ブロック内に含まれる複数画素の最大値及び最小
値により規定されるダイナミックレンジを求め、このダ
イナミックレンジに適応した符号化を行う高能率符号化
装置を提案している（特開昭６１−１４４９８９号公報
、特開昭６２−９２６２０号公報参照）。
的でもって、１画素当たりの平均ビット長又はサンプリ
ング周波数を小さくするいくつかの高能率符号化方法が
知られている。本願出願人は、２次元ブロック内或いは
３次元ブロック内に含まれる複数画素の最大値及び最小
値により規定されるダイナミックレンジを求め、このダ
イナミックレンジに適応した符号化を行う高能率符号化
装置を提案している（特開昭６１−１４４９８９号公報
、特開昭６２−９２６２０号公報参照）。
更に、特開昭６２−１２８６２１号公報に記載されてい
るように、量子化を行った時に生じる最大歪が一定とな
るようなダイナミックレンジに応じてビット長が変換す
る可変長符号化方法が提案されている。
るように、量子化を行った時に生じる最大歪が一定とな
るようなダイナミックレンジに応じてビット長が変換す
る可変長符号化方法が提案されている。
先に提案されているダイナミックレンジに適応した符号
化方法（ＡＤＲＣと称する）では、ダイナミックレンジ
ＤＲ（最大値ＭＡＸと最小値ＭＩＮの差）が例えば（８
ライン×８画素＝６４画素）からなる２次元的なブロッ
ク毎に算出される。
化方法（ＡＤＲＣと称する）では、ダイナミックレンジ
ＤＲ（最大値ＭＡＸと最小値ＭＩＮの差）が例えば（８
ライン×８画素＝６４画素）からなる２次元的なブロッ
ク毎に算出される。
また、入力画素データからそのブロック内で最小のレベ
ル（最小値）が除去される。この最小値除去後の画素デ
ータが代表レベルに変換される。この量子化は、元の量
子化ビット長より少ないビット長例えば２ビツトと対応
する４個のレベル範囲に検出されたダイナミックレンジ
ＤＲを分割し、ブロック内の各画素データが属するレベ
ル範囲を検出し、このレベル範囲を示すコード信号を発
生する処理である。
ル（最小値）が除去される。この最小値除去後の画素デ
ータが代表レベルに変換される。この量子化は、元の量
子化ビット長より少ないビット長例えば２ビツトと対応
する４個のレベル範囲に検出されたダイナミックレンジ
ＤＲを分割し、ブロック内の各画素データが属するレベ
ル範囲を検出し、このレベル範囲を示すコード信号を発
生する処理である。
より圧縮率を高くする目的で、３次元ＡＤＲＣと駒落と
し処理とを組み合わせた高能率符号化装置も本願出願人
により提案されている。この装置では、３次元ブロック
を構成する二つの領域間の動きを検出し、動きがあるブ
ロックでは、３次元ＡＤＲＣを行い、静止ブロックでは
、一方の領域の伝送を省略し、二つの領域の平均値から
なるブロックに関して２次元ＡＤＲＣを行うものである
。
し処理とを組み合わせた高能率符号化装置も本願出願人
により提案されている。この装置では、３次元ブロック
を構成する二つの領域間の動きを検出し、動きがあるブ
ロックでは、３次元ＡＤＲＣを行い、静止ブロックでは
、一方の領域の伝送を省略し、二つの領域の平均値から
なるブロックに関して２次元ＡＤＲＣを行うものである
。
３次元ＡＤＲＣと駒落とし処理とを組み合わせる先の構
成では、３次元ブロックを形成するブロック化の処理の
ために、２フレ一ム分のメモリ容量が必要とされる。こ
の装置にバッファリングを適用する時には、バッファリ
ング処理で割り当てビット数が決定される迄の時間、入
力データを遅延させるために２フレ一ム分のメモリが更
に必要とされる。復号化装置のブロック分解のためにも
、２フレ一ム分のメモリ容量が必要とされる。このよう
に、必要なメモリ容量が極めて多くなる問題があった。
成では、３次元ブロックを形成するブロック化の処理の
ために、２フレ一ム分のメモリ容量が必要とされる。こ
の装置にバッファリングを適用する時には、バッファリ
ング処理で割り当てビット数が決定される迄の時間、入
力データを遅延させるために２フレ一ム分のメモリが更
に必要とされる。復号化装置のブロック分解のためにも
、２フレ一ム分のメモリ容量が必要とされる。このよう
に、必要なメモリ容量が極めて多くなる問題があった。
従って、この発明の目的は、ＡＤＲＣ等の圧縮符号化と
駒落としとで高い圧縮率を実現でき、また、メモリ容量
が低減された高能率符号化装置を提供することにある。
駒落としとで高い圧縮率を実現でき、また、メモリ容量
が低減された高能率符号化装置を提供することにある。
この発明は、２次元ブロック構造に変換されたディジタ
ル画像信号が供給され、時間的に連続する２フレームに
夫々属し、空間的に同一の位置の第１及び第２のブロッ
クの間で、第１のブロックを常に伝送し、第２のブロッ
クの伝送／非伝送を適応的に行う回路（５）と、 第１及び第２のブロックの間で同一位置の画素データ間
の値の差の絶対値に応じて、第２のブロックの伝送／非
伝送を制御するための制御回路（６，７，８，１０，１
１）と、 第１のブロック及び伝送するものとされた第２のブロッ
クの画素データが供給され、画素データをブロック単位
で圧縮符号化する符号化回路（１３，１８）と からなるディジタル画像信号の高能率符号化装置である
。
ル画像信号が供給され、時間的に連続する２フレームに
夫々属し、空間的に同一の位置の第１及び第２のブロッ
クの間で、第１のブロックを常に伝送し、第２のブロッ
クの伝送／非伝送を適応的に行う回路（５）と、 第１及び第２のブロックの間で同一位置の画素データ間
の値の差の絶対値に応じて、第２のブロックの伝送／非
伝送を制御するための制御回路（６，７，８，１０，１
１）と、 第１のブロック及び伝送するものとされた第２のブロッ
クの画素データが供給され、画素データをブロック単位
で圧縮符号化する符号化回路（１３，１８）と からなるディジタル画像信号の高能率符号化装置である
。
２次元ブロックの構造とされ、このブロック単位で駒落
とし処理され、駒落とし処理されたデータがＡＤＲＣ，
ＤＣＴ等の符号化回路で符号化される。従って、３次元
ブロックを構成する必要がなく、メモリ容量を低減でき
る。
とし処理され、駒落とし処理されたデータがＡＤＲＣ，
ＤＣＴ等の符号化回路で符号化される。従って、３次元
ブロックを構成する必要がなく、メモリ容量を低減でき
る。
〔実施例］
以下、この発明について図面を参照して説明する。この
説明は、下記の項に従ってなされる。
説明は、下記の項に従ってなされる。
ａ、全体の構成
り、バッファリング回路
Ｃ０一実施例の動作説明
ｄ、変形例
ａ、全体の構成
第１図において、１で示す入力端子にディジタルビデオ
信号が供給される。入力ディジタルビデオ信号がブロッ
ク化回路２に供給される。ブロック化回路２は、ラスク
ー走査の順序のビデオ信号をブロックの順序のものに変
換する。即ち、１フレームの画面が例えば（４ライン×
８画素）の２次元ブロックに細分化される。３次元ブロ
ックと異なり、２次元ブロックを形成する時には、ブロ
ック化回路２のメモリ容量を少なくできる。
信号が供給される。入力ディジタルビデオ信号がブロッ
ク化回路２に供給される。ブロック化回路２は、ラスク
ー走査の順序のビデオ信号をブロックの順序のものに変
換する。即ち、１フレームの画面が例えば（４ライン×
８画素）の２次元ブロックに細分化される。３次元ブロ
ックと異なり、２次元ブロックを形成する時には、ブロ
ック化回路２のメモリ容量を少なくできる。
ブロック化回路２の出力信号がサブサンプリング回路３
に供給される。サブサンプリング回路３は、五の目格子
のサブサンプリングパターンで画素数を１／２に減少さ
せる。従って、１ブロツク内の画素数が１６画素となる
。サブサンプリング回路３には、端子４から２フレーム
毎に相補する形のサブサンプリングパターンを生じさせ
るための制御信号が供給される。このサブサンプリング
により、ブロック間の動きが１フレームの画素データの
差から検出できる。
に供給される。サブサンプリング回路３は、五の目格子
のサブサンプリングパターンで画素数を１／２に減少さ
せる。従って、１ブロツク内の画素数が１６画素となる
。サブサンプリング回路３には、端子４から２フレーム
毎に相補する形のサブサンプリングパターンを生じさせ
るための制御信号が供給される。このサブサンプリング
により、ブロック間の動きが１フレームの画素データの
差から検出できる。
第２図は、サブサンプリングパターンを示すもので、Ｂ
１、Ｂ２、Ｂ３、・・・が時間的に連続するフレームＦ
１、Ｆ２、Ｆ３、・・・に各々属し、空間的に同一の位
置のブロックを表している。
１、Ｂ２、Ｂ３、・・・が時間的に連続するフレームＦ
１、Ｆ２、Ｆ３、・・・に各々属し、空間的に同一の位
置のブロックを表している。
勿論、各フレームには、図示のブロック以外の多数のブ
ロックが含まれている。また、第２図において、○及び
△が伝送画素を表し、×が非伝送画素を表している。フ
レームＦｌ及びＦ２等の各２フレ一ム期間では、サブサ
ンプリングパターンが同一とされ、また、破線で区切っ
て示すように、ある２フレームのパターンと次の２フレ
ームのものとは、相補的な形とされている。
ロックが含まれている。また、第２図において、○及び
△が伝送画素を表し、×が非伝送画素を表している。フ
レームＦｌ及びＦ２等の各２フレ一ム期間では、サブサ
ンプリングパターンが同一とされ、また、破線で区切っ
て示すように、ある２フレームのパターンと次の２フレ
ームのものとは、相補的な形とされている。
サブサンプリング回路３の出力信号がブロック単位で駒
落としを行う駒落とし回路５と比較回路６とフレーム遅
延回路７とに供給される。駒落とし回路５には、駒落と
しするかしないか、即ち、そのブロックの伝送／非伝送
を制御する制御信号がスイッチング回路８を介して供給
される。このスイッチング回路８は、端子９からのスイ
ッチング信号で１フレ一ム周期でその入力端子ａ及びｂ
を交互に選択するように制御される。
落としを行う駒落とし回路５と比較回路６とフレーム遅
延回路７とに供給される。駒落とし回路５には、駒落と
しするかしないか、即ち、そのブロックの伝送／非伝送
を制御する制御信号がスイッチング回路８を介して供給
される。このスイッチング回路８は、端子９からのスイ
ッチング信号で１フレ一ム周期でその入力端子ａ及びｂ
を交互に選択するように制御される。
スイッチング回路８の入力端子ａには、“１”の信号が
常に供給されている。“１”は、駒落とし回路５にとっ
てそのブロックを伝送することを意味する。従って、時
間的に連続する２フレームの前の１フレームＦｌ、Ｆ３
、Ｆ５、・・・に含まれるブロックＢ１、Ｂ３、Ｂ５、
・・・は、常に伝送される。この２フレームの後の１フ
レームＦ２、Ｆ４、Ｆ５、・・・では、スイッチング回
路８の入力端子すが選択され、適応的に、伝送／非伝送
が制御される。即ち、前のフレームと現在のフレームと
のフレーム差の絶対値に基づいて、ブロックの伝送／非
伝送が制御される。
常に供給されている。“１”は、駒落とし回路５にとっ
てそのブロックを伝送することを意味する。従って、時
間的に連続する２フレームの前の１フレームＦｌ、Ｆ３
、Ｆ５、・・・に含まれるブロックＢ１、Ｂ３、Ｂ５、
・・・は、常に伝送される。この２フレームの後の１フ
レームＦ２、Ｆ４、Ｆ５、・・・では、スイッチング回
路８の入力端子すが選択され、適応的に、伝送／非伝送
が制御される。即ち、前のフレームと現在のフレームと
のフレーム差の絶対値に基づいて、ブロックの伝送／非
伝送が制御される。
比較回路６は、現在のフレームと前のフレームとの各画
素の値の差（即ち、フレーム差）を検出し、このフレー
ム差が絶対値化回路１０により絶対値に変換される。絶
対値化回路１０の出力信号が集計回路１１に供給され、
集計回路１１により各画素についてのフレーム差の絶対
値が１ブロツクにわたって集計される。集計回路１１の
出力が比較回路１２に供給される。
素の値の差（即ち、フレーム差）を検出し、このフレー
ム差が絶対値化回路１０により絶対値に変換される。絶
対値化回路１０の出力信号が集計回路１１に供給され、
集計回路１１により各画素についてのフレーム差の絶対
値が１ブロツクにわたって集計される。集計回路１１の
出力が比較回路１２に供給される。
比較回路１２には、後述のバッファリング回路１９から
の動きに関するしきい値Ｍが供給されている。集計され
た値がしきい値Ｍ以下の時には、比較回路１２の出力が
“０”となり、それ以外の時では、比較回路１２の出力
が“１″となる。言い換えれば、集計値がしきい値Ｍ以
下の時に、そのブロックが伝送されない駒落とし処理が
なされる。
の動きに関するしきい値Ｍが供給されている。集計され
た値がしきい値Ｍ以下の時には、比較回路１２の出力が
“０”となり、それ以外の時では、比較回路１２の出力
が“１″となる。言い換えれば、集計値がしきい値Ｍ以
下の時に、そのブロックが伝送されない駒落とし処理が
なされる。
ブロック間の動き量と対応するデータは、この一実施例
以外の方法で形成することができる。
以外の方法で形成することができる。
ブロックの伝送／非伝送を制御するための比較回路１２
の出力は、伝送の割合Ｗを検出するために、検出回路２
０に対しても供給される。検出回路２０は、１フレ一ム
期間の伝送の割合Ｗを検出する。各２フレームの後のフ
レームＦ２、Ｆ４、・・・では、適応的な駒落としがな
されるので、後のフレームの各々では、伝送すべきデー
タの元のデータに対する割合Ｗが変化する。１フレーム
内のブロックの総数が既知であるので、この総数に対し
て伝送されるブロック数の比が割合Ｗとして検出される
。検出回路２０の出力信号がバッファリング回路１９に
供給される。また、受信側で駒落としされたブロックを
識別するために必要であり、駒落としフラグとしてフレ
ーム化回路２２に供給され、後述の符号化データと共に
伝送される。
の出力は、伝送の割合Ｗを検出するために、検出回路２
０に対しても供給される。検出回路２０は、１フレ一ム
期間の伝送の割合Ｗを検出する。各２フレームの後のフ
レームＦ２、Ｆ４、・・・では、適応的な駒落としがな
されるので、後のフレームの各々では、伝送すべきデー
タの元のデータに対する割合Ｗが変化する。１フレーム
内のブロックの総数が既知であるので、この総数に対し
て伝送されるブロック数の比が割合Ｗとして検出される
。検出回路２０の出力信号がバッファリング回路１９に
供給される。また、受信側で駒落としされたブロックを
識別するために必要であり、駒落としフラグとしてフレ
ーム化回路２２に供給され、後述の符号化データと共に
伝送される。
駒落とし回路５に対しては、ＡＤＲＣのエンコーダが接
続され、エンコーダと関連してバッファリング回路１９
が設けられる。
続され、エンコーダと関連してバッファリング回路１９
が設けられる。
駒落とし回路５の出力信号が検出回路１３及び遅延回路
１４に供給される。検出回路１３は、ブロックのダイナ
ミックレンジＤＲ及び最小値ＭＩＮを検出する。遅延回
路１４は、最小値ＭＩＮ及びダイナミックレンジＤＲを
検出する時間、データを遅延させる。減算回路１５では
、遅延回路１４からのビデオデータから最小値ＭＩＮが
減算され、減算回路１５から最小値が除去されたビデオ
データが得られる。
１４に供給される。検出回路１３は、ブロックのダイナ
ミックレンジＤＲ及び最小値ＭＩＮを検出する。遅延回
路１４は、最小値ＭＩＮ及びダイナミックレンジＤＲを
検出する時間、データを遅延させる。減算回路１５では
、遅延回路１４からのビデオデータから最小値ＭＩＮが
減算され、減算回路１５から最小値が除去されたビデオ
データが得られる。
減算回路１５の出力データ及びダイナミックレンジＤＲ
が遅延回路１６及び１７を夫々介して量子化回路１８に
供給される。量子化回路１８から元のビット長（８ビツ
ト）より少ないｎビット長（ｎ＝０．１，２．３又は４
ビツト）のコード信号ＤＴが得られる。量子化回路１８
は、ダイナミックレンジＤＲに適応した量子化を行う。
が遅延回路１６及び１７を夫々介して量子化回路１８に
供給される。量子化回路１８から元のビット長（８ビツ
ト）より少ないｎビット長（ｎ＝０．１，２．３又は４
ビツト）のコード信号ＤＴが得られる。量子化回路１８
は、ダイナミックレンジＤＲに適応した量子化を行う。
つまり、ダイナミックレンジＤＲを２″等分した量子化
ステップΔで、最小値が除去されたビデオデータが除算
され、商を切り捨てで整数化した値がコード信号ＤＴと
される。量子化回路１８は、除算回路或いはＲＯＭで構
成できる。
ステップΔで、最小値が除去されたビデオデータが除算
され、商を切り捨てで整数化した値がコード信号ＤＴと
される。量子化回路１８は、除算回路或いはＲＯＭで構
成できる。
コード信号ＤＴに割り当てられるビット長ｎは、所定期
間例えば２フレーム当りの発生データ量が目標値しくビ
ット）を超えないように決定されたものである。このバ
ッファリングのために、ダイナミックレンジＤＲが供給
されるバッファリング回路１９が設けられている。バッ
ファリング回路１９では、後述のように、しきい値の組
（Ｔｌ、Ｔ２、Ｔ３、Ｔ４、Ｍ）が複数組例えば３２個
用意されており、これらのしきい値の組がパラメータコ
ードＰｉ （ｉ＝１．２，３． ・・、３２）によ
り区別される。パラメータコードＰｉの番号ｉが大きく
なるに従って、発生データ量が単調に減少するように設
定されている。但し、発生データ量が減少するに従って
復元画像の画質が劣化する。
間例えば２フレーム当りの発生データ量が目標値しくビ
ット）を超えないように決定されたものである。このバ
ッファリングのために、ダイナミックレンジＤＲが供給
されるバッファリング回路１９が設けられている。バッ
ファリング回路１９では、後述のように、しきい値の組
（Ｔｌ、Ｔ２、Ｔ３、Ｔ４、Ｍ）が複数組例えば３２個
用意されており、これらのしきい値の組がパラメータコ
ードＰｉ （ｉ＝１．２，３． ・・、３２）によ
り区別される。パラメータコードＰｉの番号ｉが大きく
なるに従って、発生データ量が単調に減少するように設
定されている。但し、発生データ量が減少するに従って
復元画像の画質が劣化する。
バッファリング回路１９からのレベル方向のしきい値Ｔ
１〜Ｔ４と遅延回路１７を介されたダイナミックレンジ
ＤＲとがビット長決定回路２１に供給される。遅延回路
１６及び１７は、バッファリング回路１９でしきい値が
決定されるのに要する時間、データを遅らせるために設
けられている。
１〜Ｔ４と遅延回路１７を介されたダイナミックレンジ
ＤＲとがビット長決定回路２１に供給される。遅延回路
１６及び１７は、バッファリング回路１９でしきい値が
決定されるのに要する時間、データを遅らせるために設
けられている。
ビット長決定回路２１では、ダイナミックレンジＤＲと
しきい値Ｔ１〜Ｔ４ （ＴＩ＜７２＜Ｔ３＜Ｔ４）とが
供給される。ダイナミックレンジＤＲとしきい値Ｔ１〜
Ｔ４との大きさの関係に基づいて、割り当てビット長ｎ
が決定される。
しきい値Ｔ１〜Ｔ４ （ＴＩ＜７２＜Ｔ３＜Ｔ４）とが
供給される。ダイナミックレンジＤＲとしきい値Ｔ１〜
Ｔ４との大きさの関係に基づいて、割り当てビット長ｎ
が決定される。
ＡＤＲＣエンコーダの符号化出力ＤＲ，ＭＩＮ。
ＤＴと、ブロックの伝送／非伝送を示すフラグと、パラ
メータコードＰｉがフレーム化回路２２に供給され、出
力端子２３には、伝送データが取り出される。フレーム
化回路２２は、上述の符号化出力に対して同期信号が付
加された伝送データを形成する。また、フレーム化回路
２２では、エラー訂正符号の符号化がなされる。
メータコードＰｉがフレーム化回路２２に供給され、出
力端子２３には、伝送データが取り出される。フレーム
化回路２２は、上述の符号化出力に対して同期信号が付
加された伝送データを形成する。また、フレーム化回路
２２では、エラー訂正符号の符号化がなされる。
図示せずも、再生側では、フレーム分解回路、ＡＤＲＣ
のデコーダ、駒落としされたブロックを前のブロックで
補間する回路、非伝送画素を補間する回路、ブロック分
解回路等が設けられている。
のデコーダ、駒落としされたブロックを前のブロックで
補間する回路、非伝送画素を補間する回路、ブロック分
解回路等が設けられている。
ＡＤＲＣのデコーダは、パラメータコードＰｉで指定さ
れるしきい値Ｔ１〜Ｔ４とダイナミックレンジＤＲとか
らビット長ｎを復号し、ビット長ｎ及びダイナミックレ
ンジＤＲに応じた量子化ステップΔとコード信号ＤＴの
値とを使用してレベルの復元を行う。更に、この復元レ
ベルに対して最小値ＭＩＮが加算される。
れるしきい値Ｔ１〜Ｔ４とダイナミックレンジＤＲとか
らビット長ｎを復号し、ビット長ｎ及びダイナミックレ
ンジＤＲに応じた量子化ステップΔとコード信号ＤＴの
値とを使用してレベルの復元を行う。更に、この復元レ
ベルに対して最小値ＭＩＮが加算される。
ｂ、バッファリング回路
第３図は、バッファリング回路１９の一例を示す。バッ
ファリング回路１９には、度数分布表及び累積度数分布
表を作成するために、３１で示すメモリ（ＲＡＭ）が設
けられている。このメモリ３１に対してマルチプレクサ
３２を介してアドレスが供給される。マルチプレクサ３
２の一方の入力として入力端子３３からダイナミックレ
ンジＤＲが供給され、その他方の入力としてアドレス発
生回路４１からのアドレスが供給される。メモリ３１に
は、加算回路３４の出力信号が入力され、メモリ３１の
出力データとマルチプレクサ３５の出力とが加算回路３
４で加算される。
ファリング回路１９には、度数分布表及び累積度数分布
表を作成するために、３１で示すメモリ（ＲＡＭ）が設
けられている。このメモリ３１に対してマルチプレクサ
３２を介してアドレスが供給される。マルチプレクサ３
２の一方の入力として入力端子３３からダイナミックレ
ンジＤＲが供給され、その他方の入力としてアドレス発
生回路４１からのアドレスが供給される。メモリ３１に
は、加算回路３４の出力信号が入力され、メモリ３１の
出力データとマルチプレクサ３５の出力とが加算回路３
４で加算される。
加算回路３４の出力がレジスタ３６に供給され、レジス
タ３６の出力がマルチプレクサ３５及び比較回路３７に
供給される。マルチプレクサ３５には、レジスタ３６の
出力の他にＯ及び＋１が供給されている。発生データ量
の演算動作がされると、レジスタ３６の出力にＡＤＲＣ
符号化により発生する１フレ一ム期間のデータ量！ｉが
求められる。
タ３６の出力がマルチプレクサ３５及び比較回路３７に
供給される。マルチプレクサ３５には、レジスタ３６の
出力の他にＯ及び＋１が供給されている。発生データ量
の演算動作がされると、レジスタ３６の出力にＡＤＲＣ
符号化により発生する１フレ一ム期間のデータ量！ｉが
求められる。
比較回路３７では、発生データ量１１とスイッチング回
路３８からの目標値とが比較され、比較回路３７の出力
信号がパラメータコード発生回路３９及び制御信号発生
回路４８に供給される。パラメータコード発生回路３９
からのパラメータコードＰｉがスイッチング回路４０を
介してアドレス発生回路４１及びレジスタ４２に供給さ
れる。
路３８からの目標値とが比較され、比較回路３７の出力
信号がパラメータコード発生回路３９及び制御信号発生
回路４８に供給される。パラメータコード発生回路３９
からのパラメータコードＰｉがスイッチング回路４０を
介してアドレス発生回路４１及びレジスタ４２に供給さ
れる。
レジスタ４２に取り込まれたパラメータコードＰｉが前
述のようにフレーム化回路２２に供給されると共に、Ｒ
ＯＭ４３に供給される。ＲＯＭ４３には、第４図に示す
しきい値のテーブルが格納されている。ＲＯＭ４３は、
アドレスとして入力されたパラメータコードＰｉと対応
してしきい値の組（Ｔｌ ｔＳＴ２ ｉ、 Ｔ３ ｉ、
Ｔ４ ｉ、 Ｍｉ）を発生する。しきい値テーブルは
、パラメータコードＰｉの番号が増加するに従って発生
データ量をより厳しく制限するように構成されている。
述のようにフレーム化回路２２に供給されると共に、Ｒ
ＯＭ４３に供給される。ＲＯＭ４３には、第４図に示す
しきい値のテーブルが格納されている。ＲＯＭ４３は、
アドレスとして入力されたパラメータコードＰｉと対応
してしきい値の組（Ｔｌ ｔＳＴ２ ｉ、 Ｔ３ ｉ、
Ｔ４ ｉ、 Ｍｉ）を発生する。しきい値テーブルは
、パラメータコードＰｉの番号が増加するに従って発生
データ量をより厳しく制限するように構成されている。
即ち、レベル方向のしきい値Ｔｌ−Ｔ４の値と駒落とし
のしきい値Ｍとが単調に増加している。レベル方向のし
きい値は、前述のように、ビット長決定回路２１に供給
され、動きに関するしきい値Ｍが比較回路１２に供給さ
れる。
のしきい値Ｍとが単調に増加している。レベル方向のし
きい値は、前述のように、ビット長決定回路２１に供給
され、動きに関するしきい値Ｍが比較回路１２に供給さ
れる。
前述の検出回路２０で検出された伝送の割合Ｗが演算回
路４５に供給される。Ｆｌ及びＦ２等の２フレ一ム期間
の発生データ量に対する目標値をＬとすると、演算回路
４５は、Ｌ／（１＋ｗ）の演算を行い、その演算結果が
比較回路４６に供給される。この演算回路４５の出力は
、前の２フレ一ム期間のしきい値の組の番号の平均値を
現在のフレームに対して適用しようとする時に、現在の
フレームに関する目標値として使用される。
路４５に供給される。Ｆｌ及びＦ２等の２フレ一ム期間
の発生データ量に対する目標値をＬとすると、演算回路
４５は、Ｌ／（１＋ｗ）の演算を行い、その演算結果が
比較回路４６に供給される。この演算回路４５の出力は
、前の２フレ一ム期間のしきい値の組の番号の平均値を
現在のフレームに対して適用しようとする時に、現在の
フレームに関する目標値として使用される。
比較回路４６には、レジスタ４７を介された発生データ
量！゛が供給され、比較回路４６の比較出力が制御信号
発生回路４８に供給される。この発生データ量β′は、
前の２フレ一ム期間のしきい値の組の番号の平均値を現
在のフレームに対して適用しようとする時に、現在のフ
レームに関して求められたものである０発生データ量！
′は、減算回路４９にも供給される。減算回路４９では
、２フレ一ム期間の目標値りからｌ′が減算される。
量！゛が供給され、比較回路４６の比較出力が制御信号
発生回路４８に供給される。この発生データ量β′は、
前の２フレ一ム期間のしきい値の組の番号の平均値を現
在のフレームに対して適用しようとする時に、現在のフ
レームに関して求められたものである０発生データ量！
′は、減算回路４９にも供給される。減算回路４９では
、２フレ一ム期間の目標値りからｌ′が減算される。
減算回路４９からの（Ｌ−ｆ′）がスイッチング回路３
８の入力端子ｄに供給される。スイッチング回路３８の
他方の入力端子Ｃには、Ｌ／２の目標値が供給されてい
る。
８の入力端子ｄに供給される。スイッチング回路３８の
他方の入力端子Ｃには、Ｌ／２の目標値が供給されてい
る。
比較回路４６の出力信号が制御信号発生回路４８に供給
される。制御回路４８は、レジスタ３６．４２．４７．
５０をクリアするための制御信号と、レジスタ４２にデ
ータを取り込むことを制御する信号と、スイッチング回
路３８及び４０を夫々制御するためのスイッチング信号
とを発生する。スイッチング回路３８は、初期状態及び
シーンチェンジの時に入力端子Ｃを通じてＬ／２の目標
値を比較回路３７に供給し、それ以外では、減算回路４
９の出力信号を目標値として比較回路３７に供給するよ
うに制御される。
される。制御回路４８は、レジスタ３６．４２．４７．
５０をクリアするための制御信号と、レジスタ４２にデ
ータを取り込むことを制御する信号と、スイッチング回
路３８及び４０を夫々制御するためのスイッチング信号
とを発生する。スイッチング回路３８は、初期状態及び
シーンチェンジの時に入力端子Ｃを通じてＬ／２の目標
値を比較回路３７に供給し、それ以外では、減算回路４
９の出力信号を目標値として比較回路３７に供給するよ
うに制御される。
パラメータコード発生回路３９からのパラメータコード
Ｐｉがスイッチング回路４０の入力端子ｅとレジスタ５
０と加算回路５１とに供給される。
Ｐｉがスイッチング回路４０の入力端子ｅとレジスタ５
０と加算回路５１とに供給される。
レジスタ５０の出力が加算回路５１に供給され、加算回
路５１の出力がＡ倍回路５２に供給され、２倍回路５２
から連続する２フレームのしきい値の番号Ｎｉ及びＮ
ｉ＋１の平均値の番号が発生する。
路５１の出力がＡ倍回路５２に供給され、２倍回路５２
から連続する２フレームのしきい値の番号Ｎｉ及びＮ
ｉ＋１の平均値の番号が発生する。
この平均値がスイッチング回路４０の入力端子ｆに供給
される。スイッチング回路４０は、制御信号発生回路４
８からのスイッチング信号で制御される。スイッチング
回路４０の入力端子ｅが選択される時には、パラメータ
コード発生回路３９からのパラメータコードＰｉがアド
レス発生回路４１に供給される。一方、その入力端子ｆ
が選択される時には、平均化されたしきい値の番号を示
すパラメータコードＰｉがアドレス発生回路４１に供給
される。
される。スイッチング回路４０は、制御信号発生回路４
８からのスイッチング信号で制御される。スイッチング
回路４０の入力端子ｅが選択される時には、パラメータ
コード発生回路３９からのパラメータコードＰｉがアド
レス発生回路４１に供給される。一方、その入力端子ｆ
が選択される時には、平均化されたしきい値の番号を示
すパラメータコードＰｉがアドレス発生回路４１に供給
される。
この一実施例では、初期状態或いはシーンチェンジが発
生した直後では、■フレーム期間で発生するデータ量を
Ｌ／２以下に制御するバッファリングがなされる。即ち
、この場合では、第３図に示すように、スイッチング回
路３８が入力端子ｄを選択し、スイッチング回路４０が
入力端子ｅを選択する。この状態のバッファリング回路
１９の動作について第５図のフローチャートを参照して
説明する。
生した直後では、■フレーム期間で発生するデータ量を
Ｌ／２以下に制御するバッファリングがなされる。即ち
、この場合では、第３図に示すように、スイッチング回
路３８が入力端子ｄを選択し、スイッチング回路４０が
入力端子ｅを選択する。この状態のバッファリング回路
１９の動作について第５図のフローチャートを参照して
説明する。
最初のステップ６１で、メモリ３１及びレジスタ３６．
４２．４７．５０がゼロクリアされる。
４２．４７．５０がゼロクリアされる。
メモリ３１のゼロクリアのために、マルチプレクサ３２
がアドレス発生回路４１で発生したアドレスを選択し、
加算回路３４の出力が常にＯとされる。アドレスは、（
０，１，２，・・・・、２５５）と変化し、メモリ３１
の全てのアドレスにＯデータが書き込まれる。
がアドレス発生回路４１で発生したアドレスを選択し、
加算回路３４の出力が常にＯとされる。アドレスは、（
０，１，２，・・・・、２５５）と変化し、メモリ３１
の全てのアドレスにＯデータが書き込まれる。
次のステップ６２で、メモリ３１にバッファリングのさ
れる単位期間であるエフレームのダイナミックレンジＤ
Ｒの度数分布表が作成される。マルチプレクサ３２は、
端子３３からのダイナミックレンジＤＲを選択し、マル
チプレクサ３５が＋１を選択する。従って、１フレ一ム
期間が終了した時、ダイナミックレンジＤＲと対応する
メモリ３１の各アドレスに、各ＤＲの発生度数が記憶さ
れる。このメモリ３１の度数分布表は、第６図Ａに示す
ように、ＤＲを横軸とし、度数を縦軸とするものである
。
れる単位期間であるエフレームのダイナミックレンジＤ
Ｒの度数分布表が作成される。マルチプレクサ３２は、
端子３３からのダイナミックレンジＤＲを選択し、マル
チプレクサ３５が＋１を選択する。従って、１フレ一ム
期間が終了した時、ダイナミックレンジＤＲと対応する
メモリ３１の各アドレスに、各ＤＲの発生度数が記憶さ
れる。このメモリ３１の度数分布表は、第６図Ａに示す
ように、ＤＲを横軸とし、度数を縦軸とするものである
。
次に、度数分布表が累積度数分布表に変換される（ステ
ップ６３）。累積度数分布表を作成する時には、マルチ
プレクサ３２がアドレス発生回路４１からのアドレスを
選択し、マルチプレクサ３５がレジスタ３６の出力を選
択する。アドレスが２５５からＯに向かって順次ディク
リメントする。
ップ６３）。累積度数分布表を作成する時には、マルチ
プレクサ３２がアドレス発生回路４１からのアドレスを
選択し、マルチプレクサ３５がレジスタ３６の出力を選
択する。アドレスが２５５からＯに向かって順次ディク
リメントする。
メモリ３１の読み出し出力が加算回路３４に供給され、
加算回路３４でレジスタ３６の内容と加算される。加算
回路３４の出力がメモリ３１の読み出しアドレスと同一
のアドレスに書き込まれると共に、レジスタ３６の内容
が加算回路３４の出力に更新される。メモリ３１のアド
レスが２５５とされる初期状態では、レジスタ３６がゼ
ロクＩＪ ７されている。メモリ３１の全アドレスに関
して、度数が累積がされた時に、メモリ３１には、第６
図Ｂに示す累積度数分布表が作成される。
加算回路３４でレジスタ３６の内容と加算される。加算
回路３４の出力がメモリ３１の読み出しアドレスと同一
のアドレスに書き込まれると共に、レジスタ３６の内容
が加算回路３４の出力に更新される。メモリ３１のアド
レスが２５５とされる初期状態では、レジスタ３６がゼ
ロクＩＪ ７されている。メモリ３１の全アドレスに関
して、度数が累積がされた時に、メモリ３１には、第６
図Ｂに示す累積度数分布表が作成される。
この累積度数分布表に対してレベル方向のしきい値の組
（Ｔｌ ｉ、Ｔ２ ｉ、Ｔ３ ｉ、Ｔ４ ｉ）が適用さ
れた時の発生データ量ｌｉが演算される（ステップ６４
）。発生データ量！ｉの演算時には、マルチプレクサ３
２がアドレス発生回路４１の出力を選択し、マルチプレ
クサ３５がレジスタ３６の出力を選択する。パラメータ
コード発生回路３９は、ＰＩからＦ３２に向かって順次
変化するパラメータコードを発生する。パラメータコー
ドＰｉがスイッチング回路４０を介してアドレス発生回
路４１に供給され、（Ｔ １ ｉ、 Ｔ ２ ｉ、 Ｔ
３ｉ、Ｔ４ ｉ）の各しきい値と対応するアドレスが順
次発生する。
（Ｔｌ ｉ、Ｔ２ ｉ、Ｔ３ ｉ、Ｔ４ ｉ）が適用さ
れた時の発生データ量ｌｉが演算される（ステップ６４
）。発生データ量！ｉの演算時には、マルチプレクサ３
２がアドレス発生回路４１の出力を選択し、マルチプレ
クサ３５がレジスタ３６の出力を選択する。パラメータ
コード発生回路３９は、ＰＩからＦ３２に向かって順次
変化するパラメータコードを発生する。パラメータコー
ドＰｉがスイッチング回路４０を介してアドレス発生回
路４１に供給され、（Ｔ １ ｉ、 Ｔ ２ ｉ、 Ｔ
３ｉ、Ｔ４ ｉ）の各しきい値と対応するアドレスが順
次発生する。
各しきい値と対応するアドレスから読み出された値Ａ１
、Ａ２、Ａ３、Ａ４が加算回路３４とレジスタ３６とで
累算される。この累積値（Ａ１＋Ａ２＋Ａ３＋Ａ４）が
パラメータコードＰｉで指定されるしきい値の組が適用
された時の発生データ量ｆｉと対応している。つまり、
第６図Ｂに示す累積度数分布表において、しきい値Ｔ１
、Ｔ２、Ｔ３、Ｔ４と夫々対応するアドレスから読み出
された値Ａ１、Ａ２、Ａ３、Ａ４の合計値（Ａ１＋Ａ２
＋Ａ３＋Ａ４）に対して、ブロック内の画素数（１６）
を乗じた値が発生データ量（ビット長）である。但し、
画素数は、一定であるため、第３図に示されるバッファ
リング回路１９では、画素数の乗算処理を省略している
。
、Ａ２、Ａ３、Ａ４が加算回路３４とレジスタ３６とで
累算される。この累積値（Ａ１＋Ａ２＋Ａ３＋Ａ４）が
パラメータコードＰｉで指定されるしきい値の組が適用
された時の発生データ量ｆｉと対応している。つまり、
第６図Ｂに示す累積度数分布表において、しきい値Ｔ１
、Ｔ２、Ｔ３、Ｔ４と夫々対応するアドレスから読み出
された値Ａ１、Ａ２、Ａ３、Ａ４の合計値（Ａ１＋Ａ２
＋Ａ３＋Ａ４）に対して、ブロック内の画素数（１６）
を乗じた値が発生データ量（ビット長）である。但し、
画素数は、一定であるため、第３図に示されるバッファ
リング回路１９では、画素数の乗算処理を省略している
。
この発生データ量２１が目標値Ｌ／２と比較される（ス
テップ６５）。（Ａｔ≦Ｌ／２）が成立する時に発生す
る比較回路３７の出力がパラメータコード発生回路３９
に供給され、パラメータコードＰｉのインクリメントが
停止されると共に、そのパラメータコードＰｉがレジス
タ４２に取り込まれる。レジスタ４２からのパラメータ
コードＰｉとＲＯＭ４３で発生したしきい値の組とが出
力される（ステップ６６）。
テップ６５）。（Ａｔ≦Ｌ／２）が成立する時に発生す
る比較回路３７の出力がパラメータコード発生回路３９
に供給され、パラメータコードＰｉのインクリメントが
停止されると共に、そのパラメータコードＰｉがレジス
タ４２に取り込まれる。レジスタ４２からのパラメータ
コードＰｉとＲＯＭ４３で発生したしきい値の組とが出
力される（ステップ６６）。
比較回路３７における判定のステップ６５で、（ｆｉ≦
Ｌ／２）が成立しない時には、パラメータコードＰｉが
次のものＰ ｉ＋１に変更され、Ｐｉ＋１に対応するア
ドレスがアドレス発生回路４１がら発生する。上述と同
様に発生データ量！ｉ＋１が演算され、比較回路３７で
目標値Ｌ／２と比較さ、ｔＬる。（ｆｉ≦Ｌ／２）が成
立するまで、上述の動作が繰り返される。
Ｌ／２）が成立しない時には、パラメータコードＰｉが
次のものＰ ｉ＋１に変更され、Ｐｉ＋１に対応するア
ドレスがアドレス発生回路４１がら発生する。上述と同
様に発生データ量！ｉ＋１が演算され、比較回路３７で
目標値Ｌ／２と比較さ、ｔＬる。（ｆｉ≦Ｌ／２）が成
立するまで、上述の動作が繰り返される。
Ｃ３一実施例の動作説明
第７図を参照して、この一実施例の動作説明を行う。第
２図に示す最初のフレームＦ１の画像データが入力され
る初期状態では、上述の動作によりフレームＦｌで発生
するデータ量！１がＬ／２以下とするバッファリングが
なされる。この時のレベル方向のしきい値Ｔ１〜Ｔ４に
より、２次元ＡＤＲＣの符号化がなされる（ステップ７
１）。
２図に示す最初のフレームＦ１の画像データが入力され
る初期状態では、上述の動作によりフレームＦｌで発生
するデータ量！１がＬ／２以下とするバッファリングが
なされる。この時のレベル方向のしきい値Ｔ１〜Ｔ４に
より、２次元ＡＤＲＣの符号化がなされる（ステップ７
１）。
ＮｌがフレームＦ１で使用されたしきい値の番号、即ち
、Ｎ１は、使用されたしきい値のパラメータコードＰｉ
のｉと一致する番号である。
、Ｎ１は、使用されたしきい値のパラメータコードＰｉ
のｉと一致する番号である。
次のフレームＦ２では、Ｎ１の動きに関するしきい値Ｍ
によりブロック単位の駒落とし処理がなされる（ステッ
プ７２）。駒落とし処理後のフレームＦ２の伝送の割合
Ｗが検出回路２ｏで検出される（ステップ７３）、駒落
とし処理後のフレームＦ２のデータがＡＤＲＣ符号化さ
れる（ステップ７４）、この時のしきい値は、フレーム
Ｆ１と同様に、発生データ量１２をＬ／２以下とするも
のである。
によりブロック単位の駒落とし処理がなされる（ステッ
プ７２）。駒落とし処理後のフレームＦ２の伝送の割合
Ｗが検出回路２ｏで検出される（ステップ７３）、駒落
とし処理後のフレームＦ２のデータがＡＤＲＣ符号化さ
れる（ステップ７４）、この時のしきい値は、フレーム
Ｆ１と同様に、発生データ量１２をＬ／２以下とするも
のである。
フレームＦ１及びＦ２に関しては、２フレ一ム期間の目
標値りを半分として１フレ一ム期間の目標値Ｌ／２が設
定されている。しかしながら、フレームＦ２は、サブサ
ンプリングで伝送すべきデータ量が低減されている。そ
の結果、第８図に示すように、フレームＦ１についての
しきい値の番号Ｎ１が大きく、フレームＦ２についての
しきい値の番号Ｎ２がかなり小さくなる。
標値りを半分として１フレ一ム期間の目標値Ｌ／２が設
定されている。しかしながら、フレームＦ２は、サブサ
ンプリングで伝送すべきデータ量が低減されている。そ
の結果、第８図に示すように、フレームＦ１についての
しきい値の番号Ｎ１が大きく、フレームＦ２についての
しきい値の番号Ｎ２がかなり小さくなる。
次のフレームＦ３に関して、累積度数分布表が作成され
た後で、前の２フレームＦ１及びＦ２のしきい値の番号
Ｎ１及びＮ２の平均値Ｎ３で符号化した時の発生データ
量１３′が求められる（ステップ７５）。この発生デー
タ量！′がレジスタ４７を介して比較回路４６に供給さ
れる。比較回路４６では、（１３′≦Ｌ／（１＋ｗ２）
）の比較動作がなされる（ステップ７６）。
た後で、前の２フレームＦ１及びＦ２のしきい値の番号
Ｎ１及びＮ２の平均値Ｎ３で符号化した時の発生データ
量１３′が求められる（ステップ７５）。この発生デー
タ量！′がレジスタ４７を介して比較回路４６に供給さ
れる。比較回路４６では、（１３′≦Ｌ／（１＋ｗ２）
）の比較動作がなされる（ステップ７６）。
この関係が成立する時には、番号Ｎ３のしきい値により
フレームＦ３のデータが符号化される（ステップ７７）
。これと逆に、上記の関係が成立しない時には、シーン
チェンジと判定され、フレームＦ３について発生データ
量１３をＬ／２以下とするバッファリングがなされ、こ
のバッファリングで決定されたしきい値でフレームＦ３
のデータが符号化される（ステップ８１）。この処理は
、ステップ７１の初期状態と同様のものであり、以下、
ステップ７１以降と同様の動作が繰り返される。
フレームＦ３のデータが符号化される（ステップ７７）
。これと逆に、上記の関係が成立しない時には、シーン
チェンジと判定され、フレームＦ３について発生データ
量１３をＬ／２以下とするバッファリングがなされ、こ
のバッファリングで決定されたしきい値でフレームＦ３
のデータが符号化される（ステップ８１）。この処理は
、ステップ７１の初期状態と同様のものであり、以下、
ステップ７１以降と同様の動作が繰り返される。
ステップ７６の関係が成立する時では、次に、しきい値
の番号Ｎ３に含まれるしきい（１１！Ｍ３によりフレー
ムＦ４に関しての駒落とし処理がされる（ステップ７８
）、駒落とし後のフレームＦ４の伝送データの割合ｗ４
が検出される（ステップ７９）。
の番号Ｎ３に含まれるしきい（１１！Ｍ３によりフレー
ムＦ４に関しての駒落とし処理がされる（ステップ７８
）、駒落とし後のフレームＦ４の伝送データの割合ｗ４
が検出される（ステップ７９）。
フレームＦ４に関してのバッファリングでは、目標値と
して減算回路４９で形成された＜Ｌ−１３′）が使用さ
れる。つまり、２フレ一ム期間の目標値しに対して、前
のフレームＦ３では、Ｃ３′のデータが発生しているの
で、残りの（Ｌ−ｊｌ！３′）のデータ量以下にフレー
ムＦ４の発生データ量が抑えられる。このバッファリン
グで決定されたしきい値の番号Ｎ４でフレームＦ４のデ
ータが符号化される（ステップ８０）。このステップ８
０の次の処理は、ステップ７５と同様であり、上述と同
様の処理が繰り返される。
して減算回路４９で形成された＜Ｌ−１３′）が使用さ
れる。つまり、２フレ一ム期間の目標値しに対して、前
のフレームＦ３では、Ｃ３′のデータが発生しているの
で、残りの（Ｌ−ｊｌ！３′）のデータ量以下にフレー
ムＦ４の発生データ量が抑えられる。このバッファリン
グで決定されたしきい値の番号Ｎ４でフレームＦ４のデ
ータが符号化される（ステップ８０）。このステップ８
０の次の処理は、ステップ７５と同様であり、上述と同
様の処理が繰り返される。
上述の動作を行うこの一実施例は、シーンチェンジが発
生しない時では、第８図に示すように、フレームＦ３以
降でしきい値の番号が破線で示す平均的なものに収束す
ることができる。
生しない時では、第８図に示すように、フレームＦ３以
降でしきい値の番号が破線で示す平均的なものに収束す
ることができる。
ｄ、変形例
なお、以上の説明では、ダイナミックレンジ情報を伝送
するために、ダイナミックレンジＤＲと最小値ＭＩＮと
を送信している。しかし、付加コードとしてダイナミッ
クレンジＤＲの代わりに最大値ＭＡＸまたは量子化ステ
ップ幅を伝送しても良い。
するために、ダイナミックレンジＤＲと最小値ＭＩＮと
を送信している。しかし、付加コードとしてダイナミッ
クレンジＤＲの代わりに最大値ＭＡＸまたは量子化ステ
ップ幅を伝送しても良い。
また、上述の一実施例は、各２フレ一ム期間の後のブロ
ックの画素データ自体に符号化処理を適用しているが、
前のフレームの各画素データと後のフレームの各画素デ
ータとの差分（残差）に対して、符号化を行うようにし
ても良い。つまり、この場合には、後のフレームの各ブ
ロック内の画素と対応するデータが差分値を有している
。
ックの画素データ自体に符号化処理を適用しているが、
前のフレームの各画素データと後のフレームの各画素デ
ータとの差分（残差）に対して、符号化を行うようにし
ても良い。つまり、この場合には、後のフレームの各ブ
ロック内の画素と対応するデータが差分値を有している
。
更に、この発明は、上述のＡＤＲＣ以外のＤＣＴ （Ｄ
ｉｓｃｒｅｔｅ ｃｏｓｉｎｅ ｔｒａｎｓｆｏｒｍ）
等のブロック符号化を使用することができる。ＤＣＴの
場合では、上述の差分値を画素データに代えて使用する
符号化が有効である。
ｉｓｃｒｅｔｅ ｃｏｓｉｎｅ ｔｒａｎｓｆｏｒｍ）
等のブロック符号化を使用することができる。ＤＣＴの
場合では、上述の差分値を画素データに代えて使用する
符号化が有効である。
この発明は、２次元ブロックでＡＤＲＣ等の圧縮符号化
を行うので、３次元ブロックと比較して必要なメモリ容
量を少なくでき、また、ブロック単位の駒落としと圧縮
符号化のハイブリッド構成のために、圧縮率を高くする
ことができる。
を行うので、３次元ブロックと比較して必要なメモリ容
量を少なくでき、また、ブロック単位の駒落としと圧縮
符号化のハイブリッド構成のために、圧縮率を高くする
ことができる。
第１図はこの発明の一実施例の全体の構成を示すブロッ
ク図、第２図はサブサンプリングの説明に用いる路線図
、第３図はバッファリング回路の一例のブロック図、第
４図はしきい値テーブルの一例の路線図、第５図はバッ
ファリング回路の動作説明に用いるフローチャート、第
６図はバッファリング回路で作成される度数分布表及び
累積度数分布表を夫々示す路線図、第７図はこの発明の
一実施例の動作説明に用いるフローチャート、第８図は
この一実施例の説明に用いる路線図である。 図面における主要な符号の説明 ：ディジタルビデオ信号の入力端子、 ：サブサンプリング回路、 ：防落とし回路、 １２：比較回路、 スイッチング回路、 ：ダイナミックレンジＤＲ及び最小（１！！ＭＮの検出
回路、 １８：量子化回路、 １９：バッファリング回路。 ■ 代理人 弁理士 杉 浦 正 知
ク図、第２図はサブサンプリングの説明に用いる路線図
、第３図はバッファリング回路の一例のブロック図、第
４図はしきい値テーブルの一例の路線図、第５図はバッ
ファリング回路の動作説明に用いるフローチャート、第
６図はバッファリング回路で作成される度数分布表及び
累積度数分布表を夫々示す路線図、第７図はこの発明の
一実施例の動作説明に用いるフローチャート、第８図は
この一実施例の説明に用いる路線図である。 図面における主要な符号の説明 ：ディジタルビデオ信号の入力端子、 ：サブサンプリング回路、 ：防落とし回路、 １２：比較回路、 スイッチング回路、 ：ダイナミックレンジＤＲ及び最小（１！！ＭＮの検出
回路、 １８：量子化回路、 １９：バッファリング回路。 ■ 代理人 弁理士 杉 浦 正 知
Claims (4)
- （１）２次元ブロック構造に変換されたディジタル画像
信号が供給され、時間的に連続する２フレームに夫々属
し、空間的に同一の位置の第１及び第２のブロックの間
で、上記第１のブロックを常に伝送し、上記第２のブロ
ックの伝送／非伝送を適応的に行う手段と、上記第１及
び第２のブロックの間で同一位置の画素データ間の値の
差の絶対値に応じて、上記第２のブロックの伝送／非伝
送を制御するための制御手段と、 上記第１のブロック及び伝送するものとされた第２のブ
ロックの画素データが供給され、上記画素データをブロ
ック単位で圧縮符号化する符号化手段と からなるディジタル画像信号の高能率符号化装置。 - （２）２次元ブロック構造に変換されたディジタル画像
信号が供給され、時間的に連続する２フレーム毎にサブ
サンプリング位相が反転されるサブサンプリング手段と
、 上記サブサンプリング回路の出力が供給され、上記時間
的に連続する２フレームに夫々属し、空間的に同一の位
置の第１及び第２のブロックの間で、上記第１のブロッ
クを常に伝送し、上記第２のブロックの伝送／非伝送を
適応的に行う手段と、上記第１及び第２のブロックの間
で同一位置の画素データ間の値の差の絶対値に応じて、
上記伝送／非伝送を制御するための制御手段と、 上記第１のブロック及び伝送するものとされた第２のブ
ロックの画素データが供給され、上記画素データをブロ
ック単位で圧縮符号化する符号化手段と からなるディジタル画像信号の高能率符号化装置。 - （３）上記第１のブロックに属する画素データと上記第
２のブロックに属する画素データとの間で、同一位置の
二つの画素データの差が形成され、上記差のデータが上
記第２のブロックのデータとして使用されるようにした
請求項（１）又は（２）記載のディジタル画像信号の高
能率符号化装置。 - （４）上記符号化手段が上記ブロックの各々の最大値及
び最小値の差であるダイナミックレンジに適応して、元
のビット長より少ないビット長で、量子化を行うことを
特徴とする請求項（１）、（２）又は（３）記載のディ
ジタル画像信号の高能率符号化装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23153590A JP2969867B2 (ja) | 1990-08-31 | 1990-08-31 | ディジタル画像信号の高能率符号化装置 |
| US07/745,855 US5241381A (en) | 1990-08-31 | 1991-08-16 | Video signal compression using 2-d adrc of successive non-stationary frames and stationary frame dropping |
| EP19910307804 EP0473384B1 (en) | 1990-08-31 | 1991-08-23 | Coding apparatus for digital image signals |
| DE1991626750 DE69126750T2 (de) | 1990-08-31 | 1991-08-23 | Kodierungsgerät für digitale Bildsignale |
| KR1019910014923A KR0185583B1 (ko) | 1990-08-31 | 1991-08-28 | 디지탈 화상 신호의 고능률 부호화 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23153590A JP2969867B2 (ja) | 1990-08-31 | 1990-08-31 | ディジタル画像信号の高能率符号化装置 |
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| JP2969867B2 JP2969867B2 (ja) | 1999-11-02 |
Family
ID=16925018
Family Applications (1)
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| JP (1) | JP2969867B2 (ja) |
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