JPH03248249A - Ｉｃメモリカード - Google Patents
ＩｃメモリカードInfo
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- JPH03248249A JPH03248249A JP2044427A JP4442790A JPH03248249A JP H03248249 A JPH03248249 A JP H03248249A JP 2044427 A JP2044427 A JP 2044427A JP 4442790 A JP4442790 A JP 4442790A JP H03248249 A JPH03248249 A JP H03248249A
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- JP
- Japan
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- data
- connector
- circuit
- address
- memory chip
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- 230000007547 defect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000012795 verification Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、Ｉ Ｃ’メモリカードに係り、特にコネク
タを介して端末機に接続した状態で、内蔵されたメモリ
チップのアクセスを行うメモリカードに関する。
タを介して端末機に接続した状態で、内蔵されたメモリ
チップのアクセスを行うメモリカードに関する。
第５図は日本電子振興協会発行のｒＩＣメモリカード・
ガイドライン」に記載されているＩＣメモリカードの基
本ブロック図である。ＩＣメモリカード（１）は、端末
機（図示せず）に接続される入出力用のコネクタ（２）
とＩＣメモリチップ（３）とを有し、これらコネクタ（
２）とＩＣメモリチップ（３）とがアドレスバス（４）
、制御バスク５）及びデータバス（６）により接続され
ている。
ガイドライン」に記載されているＩＣメモリカードの基
本ブロック図である。ＩＣメモリカード（１）は、端末
機（図示せず）に接続される入出力用のコネクタ（２）
とＩＣメモリチップ（３）とを有し、これらコネクタ（
２）とＩＣメモリチップ（３）とがアドレスバス（４）
、制御バスク５）及びデータバス（６）により接続され
ている。
一般に、制御バス（５）は、このＩＣメモリカード（１
）を読み書きするのに必要なチップイネーブル信号線、
アウトプットイネーブル信号線、ライトイネーブル信号
線等の集まりである。アドレスバス＜４）は、ＩＣメモ
リカード（１）が例えば２５６にビットのＩＣメモリチ
ップ（３）を一つのみ搭載する場合は＾。〜＾１４の１
５本の信号線の集まりであり、データバス（６）はＤ０
〜Ｄ、の８本の信号線の集まりである。これらの信号線
の他には、電源線、グラウンド線、カードデイテクト信
号線、ライトプロテクト信号線等があるが、アドレスバ
ス（４）及びデータパス（６）によりコネクタ（２）の
ビンのうち半数以上を占めることとなる。
）を読み書きするのに必要なチップイネーブル信号線、
アウトプットイネーブル信号線、ライトイネーブル信号
線等の集まりである。アドレスバス＜４）は、ＩＣメモ
リカード（１）が例えば２５６にビットのＩＣメモリチ
ップ（３）を一つのみ搭載する場合は＾。〜＾１４の１
５本の信号線の集まりであり、データバス（６）はＤ０
〜Ｄ、の８本の信号線の集まりである。これらの信号線
の他には、電源線、グラウンド線、カードデイテクト信
号線、ライトプロテクト信号線等があるが、アドレスバ
ス（４）及びデータパス（６）によりコネクタ（２）の
ビンのうち半数以上を占めることとなる。
いま仮に、電源線あるいはグラウンド線用のコネクタピ
ンが接触不良になったとすると、ＩＣメモリカード（１
）は全く機能しなくなり、このＩＣメモリカード（１）
が装着された端末機では、正常でないことを容易に判断
することができる。また、制御バス（５）用のコネクタ
ピンが接触不良になった場合にも、ＩＣメモリカード（
１）の正常なデータ読み書き動作ができないので、異常
である旨を容易に判断することができる。さらに、デー
タバス（６）に対しては、端末機からＩＣメモリカード
（１）に既知データを一度書き込んだ後、これを読み出
して照合することにより、正常／異常の判断を行うこと
ができる。ただし、例えば００８、ＦＦ、、５５、、＾
＾８等の各種の既知データを用いて検証する必要がある
。
ンが接触不良になったとすると、ＩＣメモリカード（１
）は全く機能しなくなり、このＩＣメモリカード（１）
が装着された端末機では、正常でないことを容易に判断
することができる。また、制御バス（５）用のコネクタ
ピンが接触不良になった場合にも、ＩＣメモリカード（
１）の正常なデータ読み書き動作ができないので、異常
である旨を容易に判断することができる。さらに、デー
タバス（６）に対しては、端末機からＩＣメモリカード
（１）に既知データを一度書き込んだ後、これを読み出
して照合することにより、正常／異常の判断を行うこと
ができる。ただし、例えば００８、ＦＦ、、５５、、＾
＾８等の各種の既知データを用いて検証する必要がある
。
〔発明が解決しようとする課題〕
しかしながら、アドレスバス（４）用のコネクタピンが
接触不良の場合には、データを書き込むと誤ったアドレ
スエリアに書き込まれることとなるが、読み出しの際に
もこの誤ったアドレスエリアからデータが読み出される
ので、コネクタピンの接触不良を発見することができな
い、この状態のままデータの読み書きを続けると、ＩＣ
メモリチップ（３）内のデータを破壊してしまうことに
なる。
接触不良の場合には、データを書き込むと誤ったアドレ
スエリアに書き込まれることとなるが、読み出しの際に
もこの誤ったアドレスエリアからデータが読み出される
ので、コネクタピンの接触不良を発見することができな
い、この状態のままデータの読み書きを続けると、ＩＣ
メモリチップ（３）内のデータを破壊してしまうことに
なる。
例えば、アドレス１１１．にデータ５５．を書く場合、
八。〜＾１．のアドレスバス（４）のうち信号線＾、の
コネクタピンが接触不良のためにＩＣメモリチップ（３
）への入力アドレスが１０１８になったとすると、この
アドレス１０１．にデータ５５．が書き込まれ、その後
の検証の際にアドレス１１１Ｈを指定しても実際にはア
ドレス１０１□のデータ５５８が読み出される。従って
、書き込みデータと読み出しデータとを照合すると、正
常と判断され、コネクタピンの接触不良は発見されない
。
八。〜＾１．のアドレスバス（４）のうち信号線＾、の
コネクタピンが接触不良のためにＩＣメモリチップ（３
）への入力アドレスが１０１８になったとすると、この
アドレス１０１．にデータ５５．が書き込まれ、その後
の検証の際にアドレス１１１Ｈを指定しても実際にはア
ドレス１０１□のデータ５５８が読み出される。従って
、書き込みデータと読み出しデータとを照合すると、正
常と判断され、コネクタピンの接触不良は発見されない
。
また、この場合、端末機からアドレス１０１．ヘデータ
を読み書きする時には、そのままアドレス１０１工への
読み書きが行われるので、アドレス１１１Ｎを指定した
場合と全く同一の動作をすることとなり、ＩＣメモリチ
ップ（３）内のデータが破壊されてしまう。
を読み書きする時には、そのままアドレス１０１工への
読み書きが行われるので、アドレス１１１Ｎを指定した
場合と全く同一の動作をすることとなり、ＩＣメモリチ
ップ（３）内のデータが破壊されてしまう。
このように、従来のＩＣメモリカード（１）では、アド
レスバス（４）用のコネクタピンが接触不良となった場
合にこれを容易に発見することができず、さらには記憶
されていたデータが破壊される恐れがあるという問題点
があった。
レスバス（４）用のコネクタピンが接触不良となった場
合にこれを容易に発見することができず、さらには記憶
されていたデータが破壊される恐れがあるという問題点
があった。
この発明はこのような問題点を解消するためになされた
もので、アドレスバス用のコネクタピンの接触不良も容
易に発見することができ、信頼性の優れたＩＣメモリカ
ードを提供することを目的とする。
もので、アドレスバス用のコネクタピンの接触不良も容
易に発見することができ、信頼性の優れたＩＣメモリカ
ードを提供することを目的とする。
この発明に係るＩＣメモリカードは、ＩＣメモリチップ
と、ＩＣメモリチップを端末機に電気的に接続するため
のコネクタと、コネクタが端末機に接続された後の一定
時間にわたりＩＣメモリチップを無効とする制御回路と
、一定時間にわたり所定のアドレスに対して特定のデー
タを端末機に出力するデータ発生回路とを備えたもので
ある。
と、ＩＣメモリチップを端末機に電気的に接続するため
のコネクタと、コネクタが端末機に接続された後の一定
時間にわたりＩＣメモリチップを無効とする制御回路と
、一定時間にわたり所定のアドレスに対して特定のデー
タを端末機に出力するデータ発生回路とを備えたもので
ある。
この発明においては、ＩＣメモリカードがコネクタを介
して端末機に接続されると、一定時間にわたって、制御
回路がＩＣメモリチップを無効とすると共にデータ発生
回路が所定のアドレスに対して特定のデータを端末機に
出力する。
して端末機に接続されると、一定時間にわたって、制御
回路がＩＣメモリチップを無効とすると共にデータ発生
回路が所定のアドレスに対して特定のデータを端末機に
出力する。
以下、この発明の実施例を添付図面に基づいて説明する
。
。
第１図はこの発明の一実施例に係るＩＣメモリカードを
示すブロック図である。ＩＣメモリカード（１１）は、
端末機（図示せず）に接続される入出力用のコネクタ（
１２）とデータを記憶するためのＩＣメモリチップ（１
３）とを有し、これらコネクタ（１２）とＩＣメモリチ
ップ（１３）との間にアドレスバス（１４）、制御バス
（１５）及びデータバス（１６）がそれぞれ接続されて
いる。また、コネクタ（１２）にはチップイネーブル信
号線（２１）を介して制御回路（１７）が接続され、こ
の制御回路（１７）に信号線（１８）を介してＩＣメモ
リチップ（１３）が接続されている。デー夕発生回路（
１９）がアドレスバス（１４）とデータバス（１６）と
の間に接続されている。さらに、制御回路（１７）とデ
ータ発生回路（１９）とが信号線（２０）により接続さ
れている。
示すブロック図である。ＩＣメモリカード（１１）は、
端末機（図示せず）に接続される入出力用のコネクタ（
１２）とデータを記憶するためのＩＣメモリチップ（１
３）とを有し、これらコネクタ（１２）とＩＣメモリチ
ップ（１３）との間にアドレスバス（１４）、制御バス
（１５）及びデータバス（１６）がそれぞれ接続されて
いる。また、コネクタ（１２）にはチップイネーブル信
号線（２１）を介して制御回路（１７）が接続され、こ
の制御回路（１７）に信号線（１８）を介してＩＣメモ
リチップ（１３）が接続されている。デー夕発生回路（
１９）がアドレスバス（１４）とデータバス（１６）と
の間に接続されている。さらに、制御回路（１７）とデ
ータ発生回路（１９）とが信号線（２０）により接続さ
れている。
制御バス（１５）は、チップイネーブル信号線（２１）
以外の制御線、すなわちアウトプットイネーブル信号線
、ライトイネーブル信号線等の集まりである。アドレス
バス（１４）は＾。〜＾１．の１５本の信号線の集まり
であり、データバス（１６）はＤ０〜Ｄ７の８本の信号
線の集まりである０図示しないが、これらの信号線の他
に、電源線、グラウンド線、カードデイテクト信号線、
ライトプロテクト信号線等がコネクタ（ＩＺ）に接続さ
れている。
以外の制御線、すなわちアウトプットイネーブル信号線
、ライトイネーブル信号線等の集まりである。アドレス
バス（１４）は＾。〜＾１．の１５本の信号線の集まり
であり、データバス（１６）はＤ０〜Ｄ７の８本の信号
線の集まりである０図示しないが、これらの信号線の他
に、電源線、グラウンド線、カードデイテクト信号線、
ライトプロテクト信号線等がコネクタ（ＩＺ）に接続さ
れている。
制御回路（１７）は、このＩＣメモリカード（１１）が
コネクタ（１２）を介して端末機に装着され、カードデ
イテクト信号が有意になった後の一定時間ΔＴにわたっ
てＩＣメモリチップ（１３）を無効にすると共にデータ
発生回路（１９）を有効にし、一定時間６丁の経過後は
逆にＩＣメモリチップ（１３）を有効に、データ発生回
路（１９）を無効にする。また、データ発生回路（１９
）は、制榊回路（１））により有効とされ且つアドレス
バス（１４）上で最小アドレス及び最大アドレスが指定
された場合に、それぞれ特定のデータ５５．ｌ及び＾＾
、（１６進数表示）をデータバス（１６）に出力する。
コネクタ（１２）を介して端末機に装着され、カードデ
イテクト信号が有意になった後の一定時間ΔＴにわたっ
てＩＣメモリチップ（１３）を無効にすると共にデータ
発生回路（１９）を有効にし、一定時間６丁の経過後は
逆にＩＣメモリチップ（１３）を有効に、データ発生回
路（１９）を無効にする。また、データ発生回路（１９
）は、制榊回路（１））により有効とされ且つアドレス
バス（１４）上で最小アドレス及び最大アドレスが指定
された場合に、それぞれ特定のデータ５５．ｌ及び＾＾
、（１６進数表示）をデータバス（１６）に出力する。
第２図にＩＣメモリカード（１１）が端末機に装着され
た状態における制御回路（１７）周辺の回路構成を示す
、第１及び第２のカードデイテクト信号線（２２）及び
（２３）とチップイネーブル信号１ｍ （２１）がそれ
ぞれコネクタ（１２）を介して端末機とＩＣメモリカー
ド（１１）との間で接続される。第１及び第２のカード
デイテクト信号線（２２）及び（２３）は、制御回路（
１７）内においてプルアップ抵抗（２４）に接続される
と共にインバータ回路（２５）を介してワンショットマ
ルチバイブレータ回路（２６）に接続されている。
た状態における制御回路（１７）周辺の回路構成を示す
、第１及び第２のカードデイテクト信号線（２２）及び
（２３）とチップイネーブル信号１ｍ （２１）がそれ
ぞれコネクタ（１２）を介して端末機とＩＣメモリカー
ド（１１）との間で接続される。第１及び第２のカード
デイテクト信号線（２２）及び（２３）は、制御回路（
１７）内においてプルアップ抵抗（２４）に接続される
と共にインバータ回路（２５）を介してワンショットマ
ルチバイブレータ回路（２６）に接続されている。
ワンショットマルチバイブレーク回路（２６）の出力と
チップイネーブル信号線（２１）とが共に第１及び第２
のナンド回Ｂ （２７）及び（２８）に接続されている
。
チップイネーブル信号線（２１）とが共に第１及び第２
のナンド回Ｂ （２７）及び（２８）に接続されている
。
これらナンド回路（２７）及び（２８）の出力は、それ
ぞれ信号線（１８）及び（２０）を介してＩＣメモリチ
ップ（１３）及びデータ発生回路（１９）に接続されて
いる。
ぞれ信号線（１８）及び（２０）を介してＩＣメモリチ
ップ（１３）及びデータ発生回路（１９）に接続されて
いる。
また、端末機において、第１のカードデイテクト信号線
（２２）は接地され、第２のカードデイテクト信号線（
２３）はプルアップ抵抗（２９）に接続されると共にイ
ンバータ回路（３０）を介して端末機内のＣＰＵ（図示
せず）に接続されている。
（２２）は接地され、第２のカードデイテクト信号線（
２３）はプルアップ抵抗（２９）に接続されると共にイ
ンバータ回路（３０）を介して端末機内のＣＰＵ（図示
せず）に接続されている。
第３図にデータ発生回路（１９）の内部構成を示す。
アドレスバス（１４）に最小アドレス−数回路（３１）
及び最大アドレス−数回路（３２）が接続されている。
及び最大アドレス−数回路（３２）が接続されている。
最小アドレス−数回路（３１）及び最大アドレス−数回
路（３２）はそれぞれアドレスバス（１４）の各信号線
＾。〜酷、が全てＬ”レベル及び“Ｈ”レベルになった
ことを検出して一致信号を発生するものである。
路（３２）はそれぞれアドレスバス（１４）の各信号線
＾。〜酷、が全てＬ”レベル及び“Ｈ”レベルになった
ことを検出して一致信号を発生するものである。
これらの−数回路（３１）及び（３２）に、それぞれ予
め特定のデータ５５．ｌ及び＾＾８を保持する第１及び
第２のデータ保持回路（３３）及び（３４）が接続され
ている。
め特定のデータ５５．ｌ及び＾＾８を保持する第１及び
第２のデータ保持回路（３３）及び（３４）が接続され
ている。
これらデータ保持回路（３３）及び（３４）には制御回
路（１７）からの信号線（２０）が接続されると共にデ
ータバス（１６）が接続されている。
路（１７）からの信号線（２０）が接続されると共にデ
ータバス（１６）が接続されている。
次に、第４図に示す信号波形図を参照してこの実施例の
動作を説明する。第２図に示すようにコネクタ（１２）
を介してＩＣメモリカード（１１）を端末機に装着する
と、それまでプルアップ抵抗（２４）及び（２９）によ
り電源電圧にプルアップされていた第１及び第２のカー
ドデイテクト信号線（２２）及び（２３）は端末機内の
グラウンド線に接続されることにより０■に立ち下がる
。この立ち下がりはインバータ回路（３０）を介して端
末機内のＣＰＵ（図示せず）で検出され、ＣＰＵはチッ
プイネーブル信号線（２１）を介して第４図に示すよう
なチップイネーブル信号ＣＥを時刻ｔ、にＩＣメモリカ
ード（１１）の制御回路（１７）に出力する。
動作を説明する。第２図に示すようにコネクタ（１２）
を介してＩＣメモリカード（１１）を端末機に装着する
と、それまでプルアップ抵抗（２４）及び（２９）によ
り電源電圧にプルアップされていた第１及び第２のカー
ドデイテクト信号線（２２）及び（２３）は端末機内の
グラウンド線に接続されることにより０■に立ち下がる
。この立ち下がりはインバータ回路（３０）を介して端
末機内のＣＰＵ（図示せず）で検出され、ＣＰＵはチッ
プイネーブル信号線（２１）を介して第４図に示すよう
なチップイネーブル信号ＣＥを時刻ｔ、にＩＣメモリカ
ード（１１）の制御回路（１７）に出力する。
ＩＣメモリカード（１１）の制御回路（１７）ではワン
ショットマルチバイブレータ回路（２６）がカードデイ
テクト信号線（２２）及び（２３）の立ち下がりによっ
て作動し、予め設定されている一定時間ΔＴにわたって
“Ｈ”レベルとなる制御信号Ｓ０を第１及び第２のナン
ド回路（２７）及び（２８）に出力する。これらのナン
ド回路（２））及び（２８）には、上述したチップイネ
ーブル信号ＣＥも入力している。従って、第１のすンド
回路（２７）からＩＣメモリチップ（１３）に出力され
る信号Ｓ１は一定時間ΔＴの間ｇ＊ ＨＮレベルのまま
であり、その結果ＩＣメモリチップ（１３）は無効の状
態が継続する。これに対し、第２のナンド回路（２Ｂ）
から信号線（２０）を介してデータ発生回路（１９）に
出力される信号Ｓ２は一定時間へＴの間“Ｌ”レベルと
なる。これにより、第３図に示すデータ発生回路（１９
）内の第１及び第２のデータ保持回路（３３）及び（３
４）は有効状態となる。
ショットマルチバイブレータ回路（２６）がカードデイ
テクト信号線（２２）及び（２３）の立ち下がりによっ
て作動し、予め設定されている一定時間ΔＴにわたって
“Ｈ”レベルとなる制御信号Ｓ０を第１及び第２のナン
ド回路（２７）及び（２８）に出力する。これらのナン
ド回路（２））及び（２８）には、上述したチップイネ
ーブル信号ＣＥも入力している。従って、第１のすンド
回路（２７）からＩＣメモリチップ（１３）に出力され
る信号Ｓ１は一定時間ΔＴの間ｇ＊ ＨＮレベルのまま
であり、その結果ＩＣメモリチップ（１３）は無効の状
態が継続する。これに対し、第２のナンド回路（２Ｂ）
から信号線（２０）を介してデータ発生回路（１９）に
出力される信号Ｓ２は一定時間へＴの間“Ｌ”レベルと
なる。これにより、第３図に示すデータ発生回路（１９
）内の第１及び第２のデータ保持回路（３３）及び（３
４）は有効状態となる。
一方、端末機内のＣＰＵは時刻ｔ１に゛Ｌ゛レベルのチ
ップイネーブル信号ＣＥを出力した後、以下のようにし
てコネクタ（１２）のビンの接触具合について検証を行
う、まず、アドレスバス（１４）上で最小アドレスを指
定してデータの読み出しを行う。このとき、コネクタ（
１２）が正常に接触しているとすると、データ発生回路
（１９）内の最小アドレス−数回路（３１）から一致信
号が出力される。これにより、第１のデータ保持回路（
３３）からデータバス（１６）にデータ５５□が出力さ
れ、端末機内のＣＰＵで照合される。続いて、同様にし
て最大アドレスを指定してデータ読み出しを行う、コネ
クタ（ＩＺ）の接触が正常であれば、最大アドレス−数
回路（３２）からの一致信号に基づいて第２のデータ保
持回路（３４）からデータバス（１６）にデータ＾＾８
が出力され、端末機内のｃｐｕで照合される。
ップイネーブル信号ＣＥを出力した後、以下のようにし
てコネクタ（１２）のビンの接触具合について検証を行
う、まず、アドレスバス（１４）上で最小アドレスを指
定してデータの読み出しを行う。このとき、コネクタ（
１２）が正常に接触しているとすると、データ発生回路
（１９）内の最小アドレス−数回路（３１）から一致信
号が出力される。これにより、第１のデータ保持回路（
３３）からデータバス（１６）にデータ５５□が出力さ
れ、端末機内のＣＰＵで照合される。続いて、同様にし
て最大アドレスを指定してデータ読み出しを行う、コネ
クタ（ＩＺ）の接触が正常であれば、最大アドレス−数
回路（３２）からの一致信号に基づいて第２のデータ保
持回路（３４）からデータバス（１６）にデータ＾＾８
が出力され、端末機内のｃｐｕで照合される。
コネクタ（１２）において接触不良が生じている場合に
は、端末機が最小アドレス及び最大アドレスを指定した
にも拘わらず、誤ったアドレスが入力されるので、最小
アドレス−数回路（３１）及び最大アドレス−数回路（
３２）から一致信号が出力されない、すなわち、データ
バス（１６）にデータ５５□及び＾＾８が出力されず、
これにより端末機内のＣＰＵは容易にコネクタ（１２）
の接触不良を発見することができる。
は、端末機が最小アドレス及び最大アドレスを指定した
にも拘わらず、誤ったアドレスが入力されるので、最小
アドレス−数回路（３１）及び最大アドレス−数回路（
３２）から一致信号が出力されない、すなわち、データ
バス（１６）にデータ５５□及び＾＾８が出力されず、
これにより端末機内のＣＰＵは容易にコネクタ（１２）
の接触不良を発見することができる。
尚、以上のような検証が行われる間にわたってＩＣメモ
リチップ（１３）は制御回路（１７）のナンド回路（Ｚ
７）からの信号Ｓｌにより無効の状態となっていること
が必要であるが、このためには一定時間６丁を例えば数
ミリ秒程度に設定すれば十分である。
リチップ（１３）は制御回路（１７）のナンド回路（Ｚ
７）からの信号Ｓｌにより無効の状態となっていること
が必要であるが、このためには一定時間６丁を例えば数
ミリ秒程度に設定すれば十分である。
また、このようにすることにより、検証中にＩＣメモリ
チップ（１３）からデータが出力されることが防止され
、データバス（１６）上でデータが衝突することはない
。
チップ（１３）からデータが出力されることが防止され
、データバス（１６）上でデータが衝突することはない
。
第４図において、一定時間へＴが経過した時刻ｔ２には
、制御回路（１７）のワンショットマルチバイブレータ
回路（２６）から出力される制御信号Ｓ。はＬ”レベル
に戻るので、第１及び第２のナンド回路（２７）及び（
２８）から出力される信号Ｓ１及びＳ２はそれぞれ“Ｌ
”レベル及びＨ”レベルに変化する。その結果、ＩＣメ
モリチップ（１３）は有効状態になり、データ発生回路
（１９）内の第１及び第２のデータ保持回路（３３）及
び（３４）は無効状態となる。従って、一定時間６丁に
おける検証の結果、コネクタ（１２）が正常に接触して
いると判断された場合には、その後チップイネーブル信
号ＣＥがＨ”レベルに立ち上がる時刻り、までの間、Ｉ
Ｃメモリチップ（１３）にアクセスしてデータの読み書
きを実行することが可能となる。
、制御回路（１７）のワンショットマルチバイブレータ
回路（２６）から出力される制御信号Ｓ。はＬ”レベル
に戻るので、第１及び第２のナンド回路（２７）及び（
２８）から出力される信号Ｓ１及びＳ２はそれぞれ“Ｌ
”レベル及びＨ”レベルに変化する。その結果、ＩＣメ
モリチップ（１３）は有効状態になり、データ発生回路
（１９）内の第１及び第２のデータ保持回路（３３）及
び（３４）は無効状態となる。従って、一定時間６丁に
おける検証の結果、コネクタ（１２）が正常に接触して
いると判断された場合には、その後チップイネーブル信
号ＣＥがＨ”レベルに立ち上がる時刻り、までの間、Ｉ
Ｃメモリチップ（１３）にアクセスしてデータの読み書
きを実行することが可能となる。
尚、データ発生回路（１９）の第１及び第２のデータ保
持回路（３３）及び（３４）に保持させるデータは、５
５、ｌ及び＾＾８に限るものではなく、他のデータでも
よい。
持回路（３３）及び（３４）に保持させるデータは、５
５、ｌ及び＾＾８に限るものではなく、他のデータでも
よい。
また、上記実施例では、検証するための特定データを最
小アドレスと最大アドレスに対応させたが、例えば最小
アドレスから数十バイト以上で且つ最大アドレスから数
十バイト以下の領域に対応させて多くの特定データを設
定すれば、コネクタピンの接触不良を各種の複雑な組み
合わせのアドレス及びデータによってさらに高精度に発
見することができる。
小アドレスと最大アドレスに対応させたが、例えば最小
アドレスから数十バイト以上で且つ最大アドレスから数
十バイト以下の領域に対応させて多くの特定データを設
定すれば、コネクタピンの接触不良を各種の複雑な組み
合わせのアドレス及びデータによってさらに高精度に発
見することができる。
上記実施例では、制御回路（１７）がカードデイテクト
信号線（２２）及び（２３）の電位の変化によってＩＣ
メモリカード（１１）の端末機への装着を検出し、ワン
ショットマルチバイブレーク回路（２６）を駆動させた
が、コネクタ（１２）を介して端末機との間で接続され
る電源線（図示せず）の電源電圧への立ち上がりを検出
してワンショットマルチバイブレータ回路（２６）を駆
動させてもよい、さらに、カードデイテクト信号線（２
２）、（２３）及び電源線とは独立した別の信号線をコ
ネクタ（１２）を介して端末機から制御回路（１７）に
接続させ、この信号線によりワンショットマルチバイブ
レータ回路（２６）の駆動を行ってもよい。
信号線（２２）及び（２３）の電位の変化によってＩＣ
メモリカード（１１）の端末機への装着を検出し、ワン
ショットマルチバイブレーク回路（２６）を駆動させた
が、コネクタ（１２）を介して端末機との間で接続され
る電源線（図示せず）の電源電圧への立ち上がりを検出
してワンショットマルチバイブレータ回路（２６）を駆
動させてもよい、さらに、カードデイテクト信号線（２
２）、（２３）及び電源線とは独立した別の信号線をコ
ネクタ（１２）を介して端末機から制御回路（１７）に
接続させ、この信号線によりワンショットマルチバイブ
レータ回路（２６）の駆動を行ってもよい。
この発明では、検証のために通常のデータを読み書きす
るＩＣメモリチップ内の領域を全く使用しないので、ソ
フトウェアのわずかな変更のみで従来のＩＣメモリカー
ドのシステムに容易に適用でき、信頼度の高いシステム
を構築することが可能となる。
るＩＣメモリチップ内の領域を全く使用しないので、ソ
フトウェアのわずかな変更のみで従来のＩＣメモリカー
ドのシステムに容易に適用でき、信頼度の高いシステム
を構築することが可能となる。
以上説明したように、この発明に係るＩＣメモリカード
は、ＩＣメモリチップと、ＩＣメモリチップを端末機に
電気的に接続するためのコネクタと、コネクタが端末機
に接続された後の一定時間にわたりＩＣメモリチップを
無効とする制御回路と、一定時間にわたり所定のアドレ
スに対して特定のデータを端末機に出力するデータ発生
回路とを備えているので、アドレスバス用のコネクタピ
ンの接触不良も容易に発見することができ、信頼性が向
上する。
は、ＩＣメモリチップと、ＩＣメモリチップを端末機に
電気的に接続するためのコネクタと、コネクタが端末機
に接続された後の一定時間にわたりＩＣメモリチップを
無効とする制御回路と、一定時間にわたり所定のアドレ
スに対して特定のデータを端末機に出力するデータ発生
回路とを備えているので、アドレスバス用のコネクタピ
ンの接触不良も容易に発見することができ、信頼性が向
上する。
第１図はこの発明の一実施例に係るＩＣメモリカードを
示すブロック図、第２図は第１図のＩＣメモリカードを
端末機に装着した状態における制御回路周辺の構成を示
す回路図、第３図はデータ発生回路の内部構成を示す回
路図、第４図は制御回路の動作を示す信号波形図、第５
図は従来のＩＣメモリカードを示すブロック図である。 図において、（１１）はＩＣメモリカード、（１２）は
コネクタ、（１３）はＩＣメモリチップ、（１４）はア
ドレスバス、（１６）はデータバス、（１７）は制御回
路、（１９）はデータ発生回路である。 なお、各図中同一符号は同一または相当部分を示す。
示すブロック図、第２図は第１図のＩＣメモリカードを
端末機に装着した状態における制御回路周辺の構成を示
す回路図、第３図はデータ発生回路の内部構成を示す回
路図、第４図は制御回路の動作を示す信号波形図、第５
図は従来のＩＣメモリカードを示すブロック図である。 図において、（１１）はＩＣメモリカード、（１２）は
コネクタ、（１３）はＩＣメモリチップ、（１４）はア
ドレスバス、（１６）はデータバス、（１７）は制御回
路、（１９）はデータ発生回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 ＩＣメモリチップと、 前記ＩＣメモリチップを端末機に電気的に接続するため
のコネクタと、 前記コネクタが前記端末機に接続された後の一定時間に
わたり前記ＩＣメモリチップを無効とする制御回路と、 前記一定時間にわたり所定のアドレスに対して特定のデ
ータを前記端末機に出力するデータ発生回路と を備えたことを特徴とするＩＣメモリカード。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2044427A JPH03248249A (ja) | 1990-02-27 | 1990-02-27 | Ｉｃメモリカード |
| US07/584,714 US5166503A (en) | 1990-02-27 | 1990-09-19 | IC memory card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2044427A JPH03248249A (ja) | 1990-02-27 | 1990-02-27 | Ｉｃメモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03248249A true JPH03248249A (ja) | 1991-11-06 |
Family
ID=12691193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2044427A Pending JPH03248249A (ja) | 1990-02-27 | 1990-02-27 | Ｉｃメモリカード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5166503A (ja) |
| JP (1) | JPH03248249A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04137081A (ja) * | 1990-09-28 | 1992-05-12 | Fuji Photo Film Co Ltd | Ｅｅｐｒｏｍを有するｉｃメモリカード |
| JPH07200767A (ja) * | 1993-12-28 | 1995-08-04 | Mitsubishi Electric Corp | メモリカード |
| US5557516A (en) * | 1994-02-04 | 1996-09-17 | Mastercard International | System and method for conducting cashless transactions |
| KR0179824B1 (ko) * | 1995-05-17 | 1999-05-15 | 문정환 | 아이씨 메모리 카드 |
| US5704046A (en) * | 1996-05-30 | 1997-12-30 | Mastercard International Inc. | System and method for conducting cashless transactions |
| US6317832B1 (en) | 1997-02-21 | 2001-11-13 | Mondex International Limited | Secure multiple application card system and process |
| US6575372B1 (en) | 1997-02-21 | 2003-06-10 | Mondex International Limited | Secure multi-application IC card system having selective loading and deleting capability |
| US6385723B1 (en) | 1997-05-15 | 2002-05-07 | Mondex International Limited | Key transformation unit for an IC card |
| US6328217B1 (en) | 1997-05-15 | 2001-12-11 | Mondex International Limited | Integrated circuit card with application history list |
| US6164549A (en) | 1997-05-15 | 2000-12-26 | Mondex International Limited | IC card with shell feature |
| US6220510B1 (en) | 1997-05-15 | 2001-04-24 | Mondex International Limited | Multi-application IC card with delegation feature |
| US6488211B1 (en) | 1997-05-15 | 2002-12-03 | Mondex International Limited | System and method for flexibly loading in IC card |
| US6357665B1 (en) | 1998-01-22 | 2002-03-19 | Mondex International Limited | Configuration of IC card |
| US6736325B1 (en) | 1998-01-22 | 2004-05-18 | Mondex International Limited | Codelets |
| US6742120B1 (en) | 1998-02-03 | 2004-05-25 | Mondex International Limited | System and method for controlling access to computer code in an IC card |
| JP5009513B2 (ja) * | 2005-06-17 | 2012-08-22 | 富士通コンポーネント株式会社 | メモリカード |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167049A (ja) * | 1984-02-09 | 1985-08-30 | Trio Kenwood Corp | 記憶デ−タ転送方式 |
| JPS63285691A (ja) * | 1987-05-19 | 1988-11-22 | Fuji Photo Film Co Ltd | メモリ・カ−トリッジの結合検査装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2386080A1 (fr) * | 1977-03-31 | 1978-10-27 | Cii Honeywell Bull | Systeme de comptabilisation d'unites homogenes predeterminees |
| JPH0635227B2 (ja) * | 1985-07-31 | 1994-05-11 | トツパン・ム−ア株式会社 | 更新情報と履歴情報の読出し手段を有するｉｃカ−ド |
| JPH03147161A (ja) * | 1989-11-02 | 1991-06-24 | Mitsubishi Electric Corp | 携帯型半導体記憶装置 |
-
1990
- 1990-02-27 JP JP2044427A patent/JPH03248249A/ja active Pending
- 1990-09-19 US US07/584,714 patent/US5166503A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167049A (ja) * | 1984-02-09 | 1985-08-30 | Trio Kenwood Corp | 記憶デ−タ転送方式 |
| JPS63285691A (ja) * | 1987-05-19 | 1988-11-22 | Fuji Photo Film Co Ltd | メモリ・カ−トリッジの結合検査装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5166503A (en) | 1992-11-24 |
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