JPH03122745A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
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- JPH03122745A JPH03122745A JP1260638A JP26063889A JPH03122745A JP H03122745 A JPH03122745 A JP H03122745A JP 1260638 A JP1260638 A JP 1260638A JP 26063889 A JP26063889 A JP 26063889A JP H03122745 A JPH03122745 A JP H03122745A
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- Japan
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- bus
- output device
- dma
- transfer
- data
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- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000010365 information processing Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 238000003708 edge detection Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/282—Cycle stealing DMA
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は情報処理装置において、ＣＰＵを使用しない
で、メモリと入出力装置との間で、直接データの転送を
行うＤＭＡ制御方式に関する。
で、メモリと入出力装置との間で、直接データの転送を
行うＤＭＡ制御方式に関する。
［従来の技術］
一般に、メモリ上のデータをＣＰＵ（中央演算装置）を
使用して入出力装置に出力すると、非常に無駄な時間を
必要とする。メモリから入出力装置に速く出力するには
、データバスに表れたデータを直接入出力装置に出力す
ることである。このＤＭＡ （Ｄｉｒｅｃｔ Ｍｅｍｏ
ｒｙ Ａｃｃｅｓｓ）では、メモリ読み書きや、入出力
装置の読み書きにデータ転送に必要なアドレスと制御信
号を与えるハードウェアが必要であり、これをＤＭＡ制
御装置（コントローラ）という。ＤＭＡ制御装置は、Ｃ
ＰＵと同様に、アドレスを発生してメモリを読み書きし
、入出力装置に各種の制御信号を送る機能を備えている
。
使用して入出力装置に出力すると、非常に無駄な時間を
必要とする。メモリから入出力装置に速く出力するには
、データバスに表れたデータを直接入出力装置に出力す
ることである。このＤＭＡ （Ｄｉｒｅｃｔ Ｍｅｍｏ
ｒｙ Ａｃｃｅｓｓ）では、メモリ読み書きや、入出力
装置の読み書きにデータ転送に必要なアドレスと制御信
号を与えるハードウェアが必要であり、これをＤＭＡ制
御装置（コントローラ）という。ＤＭＡ制御装置は、Ｃ
ＰＵと同様に、アドレスを発生してメモリを読み書きし
、入出力装置に各種の制御信号を送る機能を備えている
。
第３図は従来のＤＭＡ制御装置のブロック回路図であり
、同図において、１は情報処理装置で、例えば電子計算
機のＣＰＵ、２は読み書き可能なＲＡＭ（ランダム・ア
クセス・メモリ）、３は４チャネルのアドレス出力装置
、４，５．６はこれらＣＰＵＩ、アドレス出力装置３と
ＲＡＭ２及び入出力装置１２を結ぶデータバス、アドレ
スバス、コントロールバス、７はＤＭＡ制御装置である
。尚、ＲＡＭ２は周期的にリフレッシュが必要なダイナ
ミックＲＡＭから構成されている。ＤＭＡ制御装置７は
、転送カウンタ９と要求信号発生部１０と、転送パルス
発生部１１とを備えており、要求信号発生部１０はフリ
ップフロップの例えば双安定マルチバイブレータから構
成されている。１４はバスアクセス制御装置である。
、同図において、１は情報処理装置で、例えば電子計算
機のＣＰＵ、２は読み書き可能なＲＡＭ（ランダム・ア
クセス・メモリ）、３は４チャネルのアドレス出力装置
、４，５．６はこれらＣＰＵＩ、アドレス出力装置３と
ＲＡＭ２及び入出力装置１２を結ぶデータバス、アドレ
スバス、コントロールバス、７はＤＭＡ制御装置である
。尚、ＲＡＭ２は周期的にリフレッシュが必要なダイナ
ミックＲＡＭから構成されている。ＤＭＡ制御装置７は
、転送カウンタ９と要求信号発生部１０と、転送パルス
発生部１１とを備えており、要求信号発生部１０はフリ
ップフロップの例えば双安定マルチバイブレータから構
成されている。１４はバスアクセス制御装置である。
次に、第４図のタイミングチャートに従って動作を説明
する。
する。
まず、入出力装置１２からＲＡＭ２との間でデータ転送
を要求するＤＭＡ要求信号丁πでか出力される（この要
求信号は負論理信号で以下■πでと表す）。この要求信
号子πてが転送パルス発生部１１で波形が整えられた後
、要求信号発生部１０に午えられると、これがトリガと
なり、要求信号発生部１０は正論理のバス要求信号ＢＲ
Ｑをバスアクセス制御装置１４に対して出力する。バス
アクセス制御装置１４はこのとき割り込み優先度の高い
ＤＲＡＭリフレッシュ要求や外部からのＨＯＬＤ要求が
なければ、バス使用許可信号ＢＡＫ−ＡをＤＭＡ制御装
置７に返送するとともに、ＣＰＵ１に対するバス使用許
可信号ＢＡＫ−Ｂを出力する。そしてＣＰＵＩはデータ
バス４．アドレスバス５．コントローラ６を切り離し、
自らＲＡＭ２からのデータ使用を停止する。ＤＭＡ制御
装置７はこれによりアドレス出力装置３に対してバス４
，５．６使用可のアクルッジ信号ＤＡＫを出力する。そ
して入出力装置１２はＲＡＭ２との間でバス４，５．６
を通してＤＭＡ転送を開始する。
を要求するＤＭＡ要求信号丁πでか出力される（この要
求信号は負論理信号で以下■πでと表す）。この要求信
号子πてが転送パルス発生部１１で波形が整えられた後
、要求信号発生部１０に午えられると、これがトリガと
なり、要求信号発生部１０は正論理のバス要求信号ＢＲ
Ｑをバスアクセス制御装置１４に対して出力する。バス
アクセス制御装置１４はこのとき割り込み優先度の高い
ＤＲＡＭリフレッシュ要求や外部からのＨＯＬＤ要求が
なければ、バス使用許可信号ＢＡＫ−ＡをＤＭＡ制御装
置７に返送するとともに、ＣＰＵ１に対するバス使用許
可信号ＢＡＫ−Ｂを出力する。そしてＣＰＵＩはデータ
バス４．アドレスバス５．コントローラ６を切り離し、
自らＲＡＭ２からのデータ使用を停止する。ＤＭＡ制御
装置７はこれによりアドレス出力装置３に対してバス４
，５．６使用可のアクルッジ信号ＤＡＫを出力する。そ
して入出力装置１２はＲＡＭ２との間でバス４，５．６
を通してＤＭＡ転送を開始する。
ここで、このままバス使用許可信号ＢＡＫをＬのままに
しておくと、バーストモードのＤＭＡ転送になるが、こ
の信号ＢＡＫのＬは要求信号発生部１０のリセット（Ｒ
）部に与えられているので、要求信号発生部１０の出力
であるバス信号要求信号ＢＲＱが反転されＬとなる。こ
れにより、マシンサイクル期間後すぐにバス使用許可信
号ＢＡＫをキャンセルし、Ｈを出力する。従って、１バ
イトのデータ転送が行われるサイクルスチールモードに
なる。バス使用権がＣＰＵＬに渡った後、入出力装置の
チャネルＮｏ、ＱからＤＭＡ要求信号■πでか出力され
ると上述と同ｉにして１バイトのデータ転送が行われる
。
しておくと、バーストモードのＤＭＡ転送になるが、こ
の信号ＢＡＫのＬは要求信号発生部１０のリセット（Ｒ
）部に与えられているので、要求信号発生部１０の出力
であるバス信号要求信号ＢＲＱが反転されＬとなる。こ
れにより、マシンサイクル期間後すぐにバス使用許可信
号ＢＡＫをキャンセルし、Ｈを出力する。従って、１バ
イトのデータ転送が行われるサイクルスチールモードに
なる。バス使用権がＣＰＵＬに渡った後、入出力装置の
チャネルＮｏ、ＱからＤＭＡ要求信号■πでか出力され
ると上述と同ｉにして１バイトのデータ転送が行われる
。
ＤＭＡ転送中にリフレッシュ要求ｒが割り込むと、ＤＭ
Ａ制御装置７は停止し、アドレス出力装置３はバス４，
５，６をリフレッシュのために開は渡し、リフレッシュ
が終わると再びＤＭＡ転送を再開する。
Ａ制御装置７は停止し、アドレス出力装置３はバス４，
５，６をリフレッシュのために開は渡し、リフレッシュ
が終わると再びＤＭＡ転送を再開する。
［発明が解決しようとする課題］
しかしながら、従来のＤＭＡ制御方式では、アドレス出
力装置３がバス使用権を得た期間Ｔの内。
力装置３がバス使用権を得た期間Ｔの内。
データ転送のための初期設定等のため準備期間ｔが必要
である。１バイトのデータ転送毎にこの準備期間ｔは発
生するので、実質的にデータ転送時間はＴ−ｔとなり、
バスの使用効率が低いという欠点があった。このように
してサイクルスチールモードのデータ転送ではバス使用
上の無駄時間が発生していた。
である。１バイトのデータ転送毎にこの準備期間ｔは発
生するので、実質的にデータ転送時間はＴ−ｔとなり、
バスの使用効率が低いという欠点があった。このように
してサイクルスチールモードのデータ転送ではバス使用
上の無駄時間が発生していた。
この発明はこのような状況に鑑みなされたもので、連続
的に転送サイクルを発生させて無駄な準備時間をなくシ
、バスの使用効率を高めるようにしたＤＭＡ制御方式を
提供することを目的としている。
的に転送サイクルを発生させて無駄な準備時間をなくシ
、バスの使用効率を高めるようにしたＤＭＡ制御方式を
提供することを目的としている。
［課題を解決するための手段］
この発明においては第１図、第２図に示すように、中央
演算装置１とメモリ２とを接続するバス４．５．６と、
このバス４，５．６にＤＭＡ制御装置１７により接続さ
れるアドレス出方装置３とを備え、中央演算装置１のマ
シンサイクル期間は該中央演算装置１をバス４，５，６
がら切り離すとともに、アドレス出力装置３をバス４，
５．６に接続するサイクルスチールモードのＤＭＡ制御
方式において、サイクルスチールモード中にアドレス出
力装置３から連続したＤＭＡ要求があれば、この一連の
要求期間中は、バス４，５．６の接続状態を維持させて
、アドレス出力装置３によりメモリ２とアドレス出力装
置３の間で連続してデータ転送を実行させるようにした
。
演算装置１とメモリ２とを接続するバス４．５．６と、
このバス４，５．６にＤＭＡ制御装置１７により接続さ
れるアドレス出方装置３とを備え、中央演算装置１のマ
シンサイクル期間は該中央演算装置１をバス４，５，６
がら切り離すとともに、アドレス出力装置３をバス４，
５．６に接続するサイクルスチールモードのＤＭＡ制御
方式において、サイクルスチールモード中にアドレス出
力装置３から連続したＤＭＡ要求があれば、この一連の
要求期間中は、バス４，５．６の接続状態を維持させて
、アドレス出力装置３によりメモリ２とアドレス出力装
置３の間で連続してデータ転送を実行させるようにした
。
［作用コ
マシンサイクル期間で決められる単位データの転送中に
、連続してＤＭＡ要求があると、中央演算装置１は引き
続きバス４，５．６の使用権をアドレス出力装置３に与
える。これによりアドレス出力装置３はＲＡＭ２と入出
力装置１２との間で継続して直接にデータの転送を行う
。ＤＭＡ要求が途切れた場合は通常のサイクルスチール
モードで動作する。これにより、サイクルスチールモー
ドで発生するデータ転送開始前の準備期間をなくすこと
ができ、ＤＭＡデータ転送の効率が高くなる。
、連続してＤＭＡ要求があると、中央演算装置１は引き
続きバス４，５．６の使用権をアドレス出力装置３に与
える。これによりアドレス出力装置３はＲＡＭ２と入出
力装置１２との間で継続して直接にデータの転送を行う
。ＤＭＡ要求が途切れた場合は通常のサイクルスチール
モードで動作する。これにより、サイクルスチールモー
ドで発生するデータ転送開始前の準備期間をなくすこと
ができ、ＤＭＡデータ転送の効率が高くなる。
［実施例］
以下、この発明の一実施例を図面を参照して説明する。
第１図は本発明のＤＭＡ制御方式が実施されるＤＭＡ制
御装置のブロック回路図であり、同図において、１は情
報処理装置で１例えば電子計算機のＣＰＵ、２は読み書
き可能なＲＡＭ （ランダム・アクセス・メモＩＪ）、
３はアドレス出力装置、４．５．６はこれらＣＰＵＩ、
アドレス出力装置３とＲＡ Ｍ ２及び入出力装置１２
を結ぶデータバス、アドレスバス、コントロールバス、
１７はＤＭＡ制御装置である。尚、ＲＡＭ２は周期的に
リフレッシュが必要なダイナミックＲＡＭから構成され
ている。ＤＭＡ制御装置１７は転送カウンタ９と要求信
号発生部１０を備えており、要求信号発生部１０はフリ
ップフロップの例えば双安定マルチバイブレータから構
成されている。ＤＭＡ制御装置１７はさらに転送パルス
発生部１１とＯＲ回路１３及びトライステートバッファ
１５とを備え、トライステートバッファ１５は通常オン
（導通）で、制御信号がＨのときオフ（断）となるゲー
トである。
御装置のブロック回路図であり、同図において、１は情
報処理装置で１例えば電子計算機のＣＰＵ、２は読み書
き可能なＲＡＭ （ランダム・アクセス・メモＩＪ）、
３はアドレス出力装置、４．５．６はこれらＣＰＵＩ、
アドレス出力装置３とＲＡ Ｍ ２及び入出力装置１２
を結ぶデータバス、アドレスバス、コントロールバス、
１７はＤＭＡ制御装置である。尚、ＲＡＭ２は周期的に
リフレッシュが必要なダイナミックＲＡＭから構成され
ている。ＤＭＡ制御装置１７は転送カウンタ９と要求信
号発生部１０を備えており、要求信号発生部１０はフリ
ップフロップの例えば双安定マルチバイブレータから構
成されている。ＤＭＡ制御装置１７はさらに転送パルス
発生部１１とＯＲ回路１３及びトライステートバッファ
１５とを備え、トライステートバッファ１５は通常オン
（導通）で、制御信号がＨのときオフ（断）となるゲー
トである。
次に上記構成のＤＭＡ制御装置の動作について第２図の
タイミングチャートに従って説明する。
タイミングチャートに従って説明する。
まず、入出力装置１２ａからＤＭＡ転送を要求するＤＭ
Ａ要求信号百π℃が出力される。このＤＭＡ要求信号■
πではＯＲ回路１３及び立下り検出の転送パルス発生部
１１を通り、要求パルスａが要求信号発生部１０に与え
られる。この要求パルスａがトリガとなり、要求信号発
生部１０は正論理のバス要求信号ＢＲＱをバスアクセス
制御装置１２に対して出力する。このバスアクセス制御
装置１２はこのとき割り込み優先度の高いＤＲＡＭリフ
レッシュ要求や外部からのＨＯＬ Ｄ要求がなければバ
ス使用許可信号ＢＡＫ−ＡをＤＭＡ制御装置１７に返送
するとともに、ＣＰＵＩに対するバス使用許可信号ＢＡ
Ｋ−Ｂを出力する。そしてＣＰＵＩはデータバス４．ア
ドレスバス５．コントローラ６を切り離し、自らＲＡＭ
２からのデータ使用を停止する。ＤＭＡ制御装置１７は
これによりアドレス出力装置３に対してバス４，５゜６
使用可のアクルッジ信号ＤＡＫを出力する。
Ａ要求信号百π℃が出力される。このＤＭＡ要求信号■
πではＯＲ回路１３及び立下り検出の転送パルス発生部
１１を通り、要求パルスａが要求信号発生部１０に与え
られる。この要求パルスａがトリガとなり、要求信号発
生部１０は正論理のバス要求信号ＢＲＱをバスアクセス
制御装置１２に対して出力する。このバスアクセス制御
装置１２はこのとき割り込み優先度の高いＤＲＡＭリフ
レッシュ要求や外部からのＨＯＬ Ｄ要求がなければバ
ス使用許可信号ＢＡＫ−ＡをＤＭＡ制御装置１７に返送
するとともに、ＣＰＵＩに対するバス使用許可信号ＢＡ
Ｋ−Ｂを出力する。そしてＣＰＵＩはデータバス４．ア
ドレスバス５．コントローラ６を切り離し、自らＲＡＭ
２からのデータ使用を停止する。ＤＭＡ制御装置１７は
これによりアドレス出力装置３に対してバス４，５゜６
使用可のアクルッジ信号ＤＡＫを出力する。
そしてアドレス出力装置３は最初の初期設定期間を経て
ＲＡＭ２との間でバス４，５．６を通してＤＭＡ転送を
開始する６ 続いて、入出力装置１２ｂからＤＭＡ転送を要求する信
号ＤＲＱ （Ｎｏ、Ｑ要求）が出ていると、ＯＲ回路１
３の出力は先の入出力装置１２ａからの要求信号ＤＲＱ
（Ｎｏ、１）と今回の入出力装置１２ｂの要求信号Ｄ
ＲＱ （Ｎｏ、０ ）との和の信号（Ｎｏ、 ０＋Ｎｏ
、１）を出力する。即ち、引き続きＬを出力している。
ＲＡＭ２との間でバス４，５．６を通してＤＭＡ転送を
開始する６ 続いて、入出力装置１２ｂからＤＭＡ転送を要求する信
号ＤＲＱ （Ｎｏ、Ｑ要求）が出ていると、ＯＲ回路１
３の出力は先の入出力装置１２ａからの要求信号ＤＲＱ
（Ｎｏ、１）と今回の入出力装置１２ｂの要求信号Ｄ
ＲＱ （Ｎｏ、０ ）との和の信号（Ｎｏ、 ０＋Ｎｏ
、１）を出力する。即ち、引き続きＬを出力している。
この信号りは転送パルス発生部１１には何ら作用しない
が、トライステートバッファ１５のゲートに与えられ、
和の信号（Ｎｏ、０ ＋Ｎｏ、１）がＬの期間中このト
ライステートバッファ１５はオフとなる。
が、トライステートバッファ１５のゲートに与えられ、
和の信号（Ｎｏ、０ ＋Ｎｏ、１）がＬの期間中このト
ライステートバッファ１５はオフとなる。
従って、ＣＰＵＩからのバス使用許可信号ＢＡＫは、和
の信号（Ｎｏ、Ｑ＋Ｎｏ、１）がＬの間だけ；引き続き
Ｌであり、バーストモードに似たＤＭＡ転送がＲＡＭ２
と入出力装置１２との間で行われる０次に、入出力装置
１２ａ、１２ｂのいずれかのチャネルからもＤＭＡ転送
の要求ＤＲＱがなくなると、ＯＲ回路１３の出力はＨと
なる。
の信号（Ｎｏ、Ｑ＋Ｎｏ、１）がＬの間だけ；引き続き
Ｌであり、バーストモードに似たＤＭＡ転送がＲＡＭ２
と入出力装置１２との間で行われる０次に、入出力装置
１２ａ、１２ｂのいずれかのチャネルからもＤＭＡ転送
の要求ＤＲＱがなくなると、ＯＲ回路１３の出力はＨと
なる。
この信号Ｈはトライステートバッファ１５のゲートに与
えられ、このトライステートバッファ１５をオンにする
。すると、ＣＰＵＩからのバス使用許可信号ＷＷ下のし
は要求信号発生部１０のリセット（Ｒ）部に与えられて
いるので、要求信号発生部１０の出力であるバス信号要
求信号ＢＲＱが反転されＬとなり、これにより、ＣＰＵ
Ｉはすみやかにバス使用許可信号ＢＡＫをキャンセルし
、Ｈを出力する。従って、一連のＤＭＡ転送の後に、バ
ス使用権はＣＰＵＩに戻される。その後、別のＤＭＡ要
求信号■πでがアドレス出力装置３から出力されると上
述と同様にして、要求が途切れない限り、まとまったＤ
ＭＡ転送が実行される。
えられ、このトライステートバッファ１５をオンにする
。すると、ＣＰＵＩからのバス使用許可信号ＷＷ下のし
は要求信号発生部１０のリセット（Ｒ）部に与えられて
いるので、要求信号発生部１０の出力であるバス信号要
求信号ＢＲＱが反転されＬとなり、これにより、ＣＰＵ
Ｉはすみやかにバス使用許可信号ＢＡＫをキャンセルし
、Ｈを出力する。従って、一連のＤＭＡ転送の後に、バ
ス使用権はＣＰＵＩに戻される。その後、別のＤＭＡ要
求信号■πでがアドレス出力装置３から出力されると上
述と同様にして、要求が途切れない限り、まとまったＤ
ＭＡ転送が実行される。
このようにして、アドレス出力装置３からのＤＭＡ要求
が途切れることなく連続しているときはサイクルスチー
ルモードを停止し、バーストモードに近い連続転送モー
ドとし、データ転送初期の準備期間を省くことが可能と
なる。
が途切れることなく連続しているときはサイクルスチー
ルモードを停止し、バーストモードに近い連続転送モー
ドとし、データ転送初期の準備期間を省くことが可能と
なる。
［発明の効果コ
以上説明したように、この発明によれば、中央演算装置
のマシンサイクル期間は該中央演算装置をバスから切り
離すとともに、アドレス出力装置をバスに接続するサイ
クルスチールモードのＤＭ八副制御方式おいて、サイク
ルスチールモード中に入出力装置から連続したＤＭＡ要
求があれば、この一連の要求期間中は、バスの接続状態
を維持させて、アドレス出力装置によりメモリと入出力
装置の間で連続してデータ転送を実行させるようにした
ので、サイクルスチールモードのデータ転送開始時に発
生する初期設定の無駄な時間をなくすことができる。こ
れにより、データ転送の効率を高めことになり、情報処
理装置の全体的な機能向上が図られる。
のマシンサイクル期間は該中央演算装置をバスから切り
離すとともに、アドレス出力装置をバスに接続するサイ
クルスチールモードのＤＭ八副制御方式おいて、サイク
ルスチールモード中に入出力装置から連続したＤＭＡ要
求があれば、この一連の要求期間中は、バスの接続状態
を維持させて、アドレス出力装置によりメモリと入出力
装置の間で連続してデータ転送を実行させるようにした
ので、サイクルスチールモードのデータ転送開始時に発
生する初期設定の無駄な時間をなくすことができる。こ
れにより、データ転送の効率を高めことになり、情報処
理装置の全体的な機能向上が図られる。
第１図は本発明が実施されるＤＭＡ制御装置のブロック
回路図、第２図は本発明のＤＭＡ制御装置を説明するタ
イミングチャー１〜、第３図は従来のＤＭＡ制御装置の
ブロック回路図、第４図は従来のＤＭＡ制御装置を説明
するタイミングチャートである。 １・・・ＣＰＵ （中央演算装置）、２・・・ＲＡＭ、
３・・・アドレス出力装置、４，５．６・・・バス、９
・・・転送カウンタ、１０・・・要求信号発生部、１２
・・・入出力装置、１３・・・ ＯＲ回路、１４・・・
バスアクセス制御装置、１５・・・トライステートバッ
ファ、１７・・・ＤＭＡ制御装置。
回路図、第２図は本発明のＤＭＡ制御装置を説明するタ
イミングチャー１〜、第３図は従来のＤＭＡ制御装置の
ブロック回路図、第４図は従来のＤＭＡ制御装置を説明
するタイミングチャートである。 １・・・ＣＰＵ （中央演算装置）、２・・・ＲＡＭ、
３・・・アドレス出力装置、４，５．６・・・バス、９
・・・転送カウンタ、１０・・・要求信号発生部、１２
・・・入出力装置、１３・・・ ＯＲ回路、１４・・・
バスアクセス制御装置、１５・・・トライステートバッ
ファ、１７・・・ＤＭＡ制御装置。
Claims (1)
- 中央演算装置とメモリとを接続するバスと、このバスに
ＤＭＡ制御装置により接続されるアドレス出力装置とを
備え、前記中央演算装置のマシンサイクル期間は該中央
演算装置を前記バスから切り離すとともに、前記アドレ
ス出力装置を前記バスに接続するサイクルスチールモー
ドのＤＭＡ制御方式において、サイクルスチールモード
中に入出力装置から連続したＤＭＡ要求があれば、この
一連の要求期間中は、前記バスの接続状態を維持させて
、前記アドレス出力装置により前記メモリと入出力装置
との間で連続してデータ転送を実行させるようにしたこ
とを特徴とするＤＭＡ制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260638A JPH03122745A (ja) | 1989-10-05 | 1989-10-05 | Ｄｍａ制御方式 |
| DE4031661A DE4031661C2 (de) | 1989-10-05 | 1990-10-05 | DMA-Steuerungsvorrichtung |
| US08/116,303 US5539916A (en) | 1989-10-05 | 1993-09-03 | DMA control for continuing transfer to input/output device in a cycle steal mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260638A JPH03122745A (ja) | 1989-10-05 | 1989-10-05 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03122745A true JPH03122745A (ja) | 1991-05-24 |
Family
ID=17350702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260638A Pending JPH03122745A (ja) | 1989-10-05 | 1989-10-05 | Ｄｍａ制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5539916A (ja) |
| JP (1) | JPH03122745A (ja) |
| DE (1) | DE4031661C2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19733526A1 (de) * | 1997-08-02 | 1999-02-04 | Philips Patentverwaltung | Kommunikationssystem mit einer Schnittstelle |
| US5978867A (en) * | 1997-08-21 | 1999-11-02 | International Business Machines Corporation | System for counting clock cycles stolen from a data processor and providing the count value to a second processor accessing the data processor cycle resources |
| US6532507B1 (en) * | 1999-05-28 | 2003-03-11 | National Semiconductor Corporation | Digital signal processor and method for prioritized access by multiple core processors to shared device |
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