JPH03122746A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
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- JPH03122746A JPH03122746A JP26063789A JP26063789A JPH03122746A JP H03122746 A JPH03122746 A JP H03122746A JP 26063789 A JP26063789 A JP 26063789A JP 26063789 A JP26063789 A JP 26063789A JP H03122746 A JPH03122746 A JP H03122746A
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- bus
- output device
- buses
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- control device
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- 238000000034 method Methods 0.000 claims description 6
- 230000010365 information processing Effects 0.000 abstract description 5
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- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 3
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 101000998051 Oryza sativa subsp. japonica Adenylate kinase 3 Proteins 0.000 description 1
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- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は情報処理装置において、ＣＰＵを使用しない
で、メモリと入出力装置との間で、直接データの転送を
行うＤＭＡ制御方式に関する。
で、メモリと入出力装置との間で、直接データの転送を
行うＤＭＡ制御方式に関する。
［従来の技術］
一般に、メモリ上のデータをＣＰＵ （中央演算装置）
を使用して入出力装置に出力すると、非常に無駄な時間
を必要とする。メモリから入出力装置に速く出力するに
は、データバスに表れたデータを直接入出力装置に出力
することである。このＤＭＡ （Ｄｉｒｅｃｔ Ｍｅｍ
ｏｒｙ Ａｃｃｅｓｓ）では、メモリ読み書きや、入出
力装置の読み書きにデータ転送に必要なアドレスと制御
信号を与えるハードウェアが必要であり、これをＤＭＡ
制御装置（コントローラ）という。ＤＭＡ制御装置は、
Ｃｌ） Ｕと同様に、アドレスを発生してメモリを読み
書きし、入出力装置に各種の制御信号を送る機能を備え
ている。
を使用して入出力装置に出力すると、非常に無駄な時間
を必要とする。メモリから入出力装置に速く出力するに
は、データバスに表れたデータを直接入出力装置に出力
することである。このＤＭＡ （Ｄｉｒｅｃｔ Ｍｅｍ
ｏｒｙ Ａｃｃｅｓｓ）では、メモリ読み書きや、入出
力装置の読み書きにデータ転送に必要なアドレスと制御
信号を与えるハードウェアが必要であり、これをＤＭＡ
制御装置（コントローラ）という。ＤＭＡ制御装置は、
Ｃｌ） Ｕと同様に、アドレスを発生してメモリを読み
書きし、入出力装置に各種の制御信号を送る機能を備え
ている。
第３図は従来のＤＭＡ制御装置のブロック回路図であり
、同図において、１は情報処理装置で。
、同図において、１は情報処理装置で。
例えば電子計算機のＣＰｔ、７．２は読み３き可能なＲ
ＡＭ （ランダム・アクセス・メモリ）、３は４チャネ
ルのアドレス出力装置、４，５．６はこれらＣＰＵＩ、
アドレス出力装置３とＲＡＭ２及び入出力装置１２を結
ぶデータバス、アドレスバス、コントロールバス、７は
ＤＭＡ制御装置である。尚、ＲＡＭ２は周期的にリフレ
ッシュが必要なダイナミックＲＡＭから構成されている
。ＤＭＡ制御装置７は、転送カウンタ９と要求信号発生
部１０を備えており、要求信号発生部１０はフリップフ
ロップの例えば双安定マルチバイブレータから構成され
ている。転送カウンタ９は、データ転送が、例えば１バ
イト分終了するたびに１つカウントアツプし、２５５で
桁」三信号（キャリー）を出力し、これがＤＭＡ終了終
了信号量る。又、１１はバスアクセス制御装置、１２は
入出力装置である。
ＡＭ （ランダム・アクセス・メモリ）、３は４チャネ
ルのアドレス出力装置、４，５．６はこれらＣＰＵＩ、
アドレス出力装置３とＲＡＭ２及び入出力装置１２を結
ぶデータバス、アドレスバス、コントロールバス、７は
ＤＭＡ制御装置である。尚、ＲＡＭ２は周期的にリフレ
ッシュが必要なダイナミックＲＡＭから構成されている
。ＤＭＡ制御装置７は、転送カウンタ９と要求信号発生
部１０を備えており、要求信号発生部１０はフリップフ
ロップの例えば双安定マルチバイブレータから構成され
ている。転送カウンタ９は、データ転送が、例えば１バ
イト分終了するたびに１つカウントアツプし、２５５で
桁」三信号（キャリー）を出力し、これがＤＭＡ終了終
了信号量る。又、１１はバスアクセス制御装置、１２は
入出力装置である。
次に、第４図のタイミングチャートに従って動作を説明
する。
する。
まず、入出力装置１２からＲＡＭ２との間でデータ転送
を要求するＤＭＡ要求信号ＤＲＱが出力される（この要
求信号は負論理信号で以下■πてと表す）。この要求信
号丁π℃が要求信号発生部１ｏに与えられると、これが
トリガとなり、要求信号発生部１０はＨになって安定し
、バス要求信号ＢＲＱをバスアクセス制御装置１１に対
して出力する。バスアクセス制御装置１１はこのとき割
り込み優先度の高いＤ ＲＡ Ｍリフレッシュ要求や外
部からのＨＯＬＤ要求がなければ、バス使用許可信号Ｂ
ＡＫ−ＡをＤＭＡ制御装置７に返送するとともにＣＰＵ
Ｉに対するバス使用許可信号ＢＡＫ−Ｂを出力する。そ
してＣＰＵＩはデータバス４、アドレスバス５．コント
ローラ６を切り離し、自らＲＡＭ２からのデータ使用を
停止する。
を要求するＤＭＡ要求信号ＤＲＱが出力される（この要
求信号は負論理信号で以下■πてと表す）。この要求信
号丁π℃が要求信号発生部１ｏに与えられると、これが
トリガとなり、要求信号発生部１０はＨになって安定し
、バス要求信号ＢＲＱをバスアクセス制御装置１１に対
して出力する。バスアクセス制御装置１１はこのとき割
り込み優先度の高いＤ ＲＡ Ｍリフレッシュ要求や外
部からのＨＯＬＤ要求がなければ、バス使用許可信号Ｂ
ＡＫ−ＡをＤＭＡ制御装置７に返送するとともにＣＰＵ
Ｉに対するバス使用許可信号ＢＡＫ−Ｂを出力する。そ
してＣＰＵＩはデータバス４、アドレスバス５．コント
ローラ６を切り離し、自らＲＡＭ２からのデータ使用を
停止する。
ＤＭＡ制御装置７はこれによりアドレス出力装置３に対
してバス４，５．６使用可のアクルッジ信号■Ｗ７を出
力する。そして入出力装置１２は一定期間、即ち２５５
バイト分のデータ転送を直接ＲＡＭ２との間で行うバー
ストモードに入る。
してバス４，５．６使用可のアクルッジ信号■Ｗ７を出
力する。そして入出力装置１２は一定期間、即ち２５５
バイト分のデータ転送を直接ＲＡＭ２との間で行うバー
ストモードに入る。
ＤＭＡ転送中にリフレッシュ要求ｒが割り込むと、ＤＭ
Ａ制御装置７は停止し、アドレス出力装置３はバス４，
５，６をリフレッシュのために開は渡し、リフレッシュ
が終わると再びＤＭＡ転送を再開する。２５５バイ１−
分のデータ転送が完了すると、転送カウンタ９がＤＭＡ
終了終了信号量力する。これにより要求信号発生部１０
の出力ＢＲＱが反転し、バスアクセス制御装置１１はバ
ス使用許可信号ＢＡＫ−Ａを取り消し、アクルッジ信号
ＤＡＫが禁止され、アドレス出力装置３がバス４，５．
６から切り離れてバス４，５，６はＣＰＵＩと接続され
る。しばらくして、入出力装置１２以外の入出力装置か
ら同様の要求がチャネルＮ０００等に対してあれば上述
と同じように動作する。尚、チャネルＮｏ、１のＤＭＡ
転送中にチャネルＮｏ、Ｏからの要求があっても受は付
けられず、チャネルＮ００１が終了後まで待たされる。
Ａ制御装置７は停止し、アドレス出力装置３はバス４，
５，６をリフレッシュのために開は渡し、リフレッシュ
が終わると再びＤＭＡ転送を再開する。２５５バイ１−
分のデータ転送が完了すると、転送カウンタ９がＤＭＡ
終了終了信号量力する。これにより要求信号発生部１０
の出力ＢＲＱが反転し、バスアクセス制御装置１１はバ
ス使用許可信号ＢＡＫ−Ａを取り消し、アクルッジ信号
ＤＡＫが禁止され、アドレス出力装置３がバス４，５．
６から切り離れてバス４，５，６はＣＰＵＩと接続され
る。しばらくして、入出力装置１２以外の入出力装置か
ら同様の要求がチャネルＮ０００等に対してあれば上述
と同じように動作する。尚、チャネルＮｏ、１のＤＭＡ
転送中にチャネルＮｏ、Ｏからの要求があっても受は付
けられず、チャネルＮ００１が終了後まで待たされる。
［発明が解決しようとする課題］
しかしながら、従来のＤＭＡ制御方式では、バーストモ
ードのデータ転送中は固定された一定期間、ＣＰＵ１は
ＲＡＭ２を使用できなくなる。−方、−ＣＩ）０１はＤ
ＭＡ転送中は内部処理を行っているがＲＡＭ２内のデー
タが必要になってもその間は待たされてしまうという欠
点があった。従って、ＣＰＵＩの処理能力が充分に発揮
されなくなるという不都合がある。
ードのデータ転送中は固定された一定期間、ＣＰＵ１は
ＲＡＭ２を使用できなくなる。−方、−ＣＩ）０１はＤ
ＭＡ転送中は内部処理を行っているがＲＡＭ２内のデー
タが必要になってもその間は待たされてしまうという欠
点があった。従って、ＣＰＵＩの処理能力が充分に発揮
されなくなるという不都合がある。
この発明はこのような状況に鑑みなされたもので、ＤＭ
Ａ転送中であってもＣＰＵからＲＡＭをアクセスできる
ようにして、ＣＰＵの処理能力を強化するようにしたＤ
ＭＡ制御方式を提供することを目的としている。
Ａ転送中であってもＣＰＵからＲＡＭをアクセスできる
ようにして、ＣＰＵの処理能力を強化するようにしたＤ
ＭＡ制御方式を提供することを目的としている。
［課題を解決するための手段］
この発明においては第１図、第２図に示すように、中央
演算装置１とメモリ２とを接続するバス４．５．６と、
このバス４，５．６にＤＭＡ制御装置１７により接続さ
れるアドレス出力装置３とを備え、一定期間中央演算装
置１をバス４，５゜６から切り離すとともに、アドレス
出力装置３をバス４，５，６に接続するバーストモード
のＤＭＡ制御方式において、バーストモード中にタイマ
回路１５又は外部からのプログラムによりアドレス出力
装置３をバス４，５，６から切り離すとともに、中央演
算装置を該バス４，５．６と接続し、所定時間後再度ア
ドレス出力装置３をバス４．５，６に接続するとともに
、中央演算装置１を該バス４，５．６から切り離して、
バーストモードを続行させるようにした。
演算装置１とメモリ２とを接続するバス４．５．６と、
このバス４，５．６にＤＭＡ制御装置１７により接続さ
れるアドレス出力装置３とを備え、一定期間中央演算装
置１をバス４，５゜６から切り離すとともに、アドレス
出力装置３をバス４，５，６に接続するバーストモード
のＤＭＡ制御方式において、バーストモード中にタイマ
回路１５又は外部からのプログラムによりアドレス出力
装置３をバス４，５，６から切り離すとともに、中央演
算装置を該バス４，５．６と接続し、所定時間後再度ア
ドレス出力装置３をバス４．５，６に接続するとともに
、中央演算装置１を該バス４，５．６から切り離して、
バーストモードを続行させるようにした。
［作用コ
アドレス出力装置３からのＤＭＡ要求によりバーストモ
ードでメモリ２とアドレス出力装置３とがバス４，５，
６を介して接続される。そして、これらの間でデータ転
送が実行される。このようなバーストモード中にＤＭＡ
制御装置１７のタイマ回路１５からタイムアツプ信号す
が出力されると、今度は中央演算装置１はバス４，５，
６と接続され、アドレス出力装置３はバス４，５．６か
ら切り離される。これにより、中央演算装置１はデータ
処理をメモリ２内のデータを用いて実行できる。次に、
所定時間後、タイマ回路１５からの信号Ｃにより再度ア
ドレス出力装置３はバス４゜５．６と接続され、中断し
たバーストモードを再開し、データ転送を終了すること
ができる。従って、バーストモード中であっても中央演
算装置１の処理能力を発揮させることができる。
ードでメモリ２とアドレス出力装置３とがバス４，５，
６を介して接続される。そして、これらの間でデータ転
送が実行される。このようなバーストモード中にＤＭＡ
制御装置１７のタイマ回路１５からタイムアツプ信号す
が出力されると、今度は中央演算装置１はバス４，５，
６と接続され、アドレス出力装置３はバス４，５．６か
ら切り離される。これにより、中央演算装置１はデータ
処理をメモリ２内のデータを用いて実行できる。次に、
所定時間後、タイマ回路１５からの信号Ｃにより再度ア
ドレス出力装置３はバス４゜５．６と接続され、中断し
たバーストモードを再開し、データ転送を終了すること
ができる。従って、バーストモード中であっても中央演
算装置１の処理能力を発揮させることができる。
［実施例］
以下、この発明の一実施例を図面を参照して説明する。
第１図は本発明のＤＭＡ制御方式が実施されるＤＭＡ制
御装置のブロック回路図であり、同図において、１は情
報処理装置で、例えば電子計算機のＣＰＵ、２は読み書
き可能なＲＡＭ （ランダム・アクセス・メモリ）、３
はアドレス出力装置、４．５．６はこれらＣＰＵＩ、ア
ドレス出力装置３どＲＡＭ２及び入出力装置１２を結ぶ
データバス、アドレスバス、コントロールバス、１７は
ＤＭＡ制御装置である。尚、ＲＡＭ２は周期的にリフレ
ッシュが必要なダイナミックＲＡＭから構成されている
。ＤＭＡ制御装置１７は転送カウンタ９と要求信号発生
部１０を備えており、要求信号発生部１０はフリップフ
ロップの例えば双安定マルチバイブレータから構成され
ている。転送カウンタ９はカウンタを内蔵し、データ転
送が１例えば１バイト分終了するたびに１つカウントア
ツプし、２５５で桁上信号（キャリー）を出力し、これ
がＤＭＡ終了信号ｅとなる。ＤＭＡ制御装置１７はさら
にタイマ回路１５とＯＲ回路１４とを備えており、タイ
マ回路１５のタイムアツプ時間は外部から任意にソフト
的に設定できる。又、ＯＲ回路１４には、転送カウンタ
９からのＤＭＡ終了信号ｅが、アドレス出力装置３から
のＤＭＡ要求信号ＤＲＱ（ａ□、ａ２ ・・・）が、又
タイマ回路１５からタイムアツプ信号り及び再開信号Ｃ
が入力される。又、１１はバスアクセス制御装置、１２
は入出力装置である。
御装置のブロック回路図であり、同図において、１は情
報処理装置で、例えば電子計算機のＣＰＵ、２は読み書
き可能なＲＡＭ （ランダム・アクセス・メモリ）、３
はアドレス出力装置、４．５．６はこれらＣＰＵＩ、ア
ドレス出力装置３どＲＡＭ２及び入出力装置１２を結ぶ
データバス、アドレスバス、コントロールバス、１７は
ＤＭＡ制御装置である。尚、ＲＡＭ２は周期的にリフレ
ッシュが必要なダイナミックＲＡＭから構成されている
。ＤＭＡ制御装置１７は転送カウンタ９と要求信号発生
部１０を備えており、要求信号発生部１０はフリップフ
ロップの例えば双安定マルチバイブレータから構成され
ている。転送カウンタ９はカウンタを内蔵し、データ転
送が１例えば１バイト分終了するたびに１つカウントア
ツプし、２５５で桁上信号（キャリー）を出力し、これ
がＤＭＡ終了信号ｅとなる。ＤＭＡ制御装置１７はさら
にタイマ回路１５とＯＲ回路１４とを備えており、タイ
マ回路１５のタイムアツプ時間は外部から任意にソフト
的に設定できる。又、ＯＲ回路１４には、転送カウンタ
９からのＤＭＡ終了信号ｅが、アドレス出力装置３から
のＤＭＡ要求信号ＤＲＱ（ａ□、ａ２ ・・・）が、又
タイマ回路１５からタイムアツプ信号り及び再開信号Ｃ
が入力される。又、１１はバスアクセス制御装置、１２
は入出力装置である。
次に上記構成のＤＭＡ制御装置の動作について第２図の
タイミングチャートに従って説明する。
タイミングチャートに従って説明する。
まず、入出力装置１２からＤＭＡ転送を要求するＤＭＡ
要求要求信号量力される。このＤＭＡ要求信号■πては
インバータ１３で反転された後ＯＲ回路１４を通り、信
号列の先頭の信号ａ１となって出力される。この要求信
号ａ□が要求信号発生部１０に与えられると、これがト
リガとなり要求信号ＢＲＱはＨになって安定し、バス要
求信号ＢＲＱを出力する。同時に信号ａｍはタイマ回路
１５を始動させ、バスアクセス制御装置１１はこの時割
り込み優先度の高いＤＲＡＭリフレッシュ要求や外部か
らのＨＯＬＤ要求がなければバス使用許可信号ＢＡＫ−
ＡをＤＭＡ制御装置１７に返送するとともにＣＰＵ１に
対するバス使用許可信号ＢＡＫ−Ｂを出力する。そして
ＣＰＵＩはデータバス４．アドレスバス５．コントロー
ラ６を切り離し、自らＲＡＭ２からのデータ使用を停止
する。ＤＭＡ制御装置１７はこれによりアドレス出力装
置３に対してバス４，５．６使用可のアクルッジ信号Ｄ
ＡＫを出力する。そしてアドレス出力装置３はデータ転
送を直接ＲＡ Ｍ ２との間で開始する。
要求要求信号量力される。このＤＭＡ要求信号■πては
インバータ１３で反転された後ＯＲ回路１４を通り、信
号列の先頭の信号ａ１となって出力される。この要求信
号ａ□が要求信号発生部１０に与えられると、これがト
リガとなり要求信号ＢＲＱはＨになって安定し、バス要
求信号ＢＲＱを出力する。同時に信号ａｍはタイマ回路
１５を始動させ、バスアクセス制御装置１１はこの時割
り込み優先度の高いＤＲＡＭリフレッシュ要求や外部か
らのＨＯＬＤ要求がなければバス使用許可信号ＢＡＫ−
ＡをＤＭＡ制御装置１７に返送するとともにＣＰＵ１に
対するバス使用許可信号ＢＡＫ−Ｂを出力する。そして
ＣＰＵＩはデータバス４．アドレスバス５．コントロー
ラ６を切り離し、自らＲＡＭ２からのデータ使用を停止
する。ＤＭＡ制御装置１７はこれによりアドレス出力装
置３に対してバス４，５．６使用可のアクルッジ信号Ｄ
ＡＫを出力する。そしてアドレス出力装置３はデータ転
送を直接ＲＡ Ｍ ２との間で開始する。
アドレス出力装置３がＲＡＭ２とデータ転送中のパース
１〜モード動作中に、タイマ回路１５が所定時間後タイ
ムアツプし、信号すを出力する。この信号すがＯＲ回路
１４を通り要求信号発生部１０に与えれると、これトリ
ガとなり、要求信号発生部１０はＬになって安定し、バ
ス要求信号ＢＲＱがＬとなって消滅する。このため、Ｃ
ＰＵＩはバス４，５，６と接続され、ＲＡＭ２とデータ
の読み書きを行うようになる。同時に、バスアクセス制
御装置１１はＤＭＡ制御装置１７に対するバス使用許可
信号ＢＡＫ−Ａをキャンセルし、これを受けてＤＭＡ制
御装置１７はアドレス出力装置３に対するアクルッジ信
号ＤＡＫをキャンセルする。入出力装置１２とＲＡＭ２
とのデータ転送は中断されるが、この時のＲＡＭ２のア
ドレスはＤＭＡ制御装置１７により図示外のレジスタに
退避される。次に所定時間後、外部から再開信号Ｃを加
えると、この信号ＣはＯＲ回路１４を通り、要求信号発
生部１０をトリガする。すると、前述と同様にバス４，
５，６はＣＰＵＩから切り離され、アドレス出力装置３
と接続される。すると、前記退避したアドレスから始め
て入出力装置１２とＲＡＭ２との間でデータ転送が再開
される。その後、バーストモード期間申分２例えば、２
５５バイト分のデータ転送が完了すると、転送カウンタ
９がＤＭＡ終了終了信号量力する。これにより要求信号
発生部１０の出力ＢＲＱが反転し、バスアクセス制御装
置１１はバス使用許可信号ＢＡＫ−Ａを取り消し、アク
ルッジ信号ＤＡＫが禁止され、アドレス出力装置３がバ
ス４゜５．６から切り離れてバス４，５．６はＣＰＵＩ
と接続される。しばらくして、入出力装置１２以外の入
出力装置から同様の要求（ａ２）がチャネルＮｏ、Ｏ等
に対してあれば上述と同じように動作する。
１〜モード動作中に、タイマ回路１５が所定時間後タイ
ムアツプし、信号すを出力する。この信号すがＯＲ回路
１４を通り要求信号発生部１０に与えれると、これトリ
ガとなり、要求信号発生部１０はＬになって安定し、バ
ス要求信号ＢＲＱがＬとなって消滅する。このため、Ｃ
ＰＵＩはバス４，５，６と接続され、ＲＡＭ２とデータ
の読み書きを行うようになる。同時に、バスアクセス制
御装置１１はＤＭＡ制御装置１７に対するバス使用許可
信号ＢＡＫ−Ａをキャンセルし、これを受けてＤＭＡ制
御装置１７はアドレス出力装置３に対するアクルッジ信
号ＤＡＫをキャンセルする。入出力装置１２とＲＡＭ２
とのデータ転送は中断されるが、この時のＲＡＭ２のア
ドレスはＤＭＡ制御装置１７により図示外のレジスタに
退避される。次に所定時間後、外部から再開信号Ｃを加
えると、この信号ＣはＯＲ回路１４を通り、要求信号発
生部１０をトリガする。すると、前述と同様にバス４，
５，６はＣＰＵＩから切り離され、アドレス出力装置３
と接続される。すると、前記退避したアドレスから始め
て入出力装置１２とＲＡＭ２との間でデータ転送が再開
される。その後、バーストモード期間申分２例えば、２
５５バイト分のデータ転送が完了すると、転送カウンタ
９がＤＭＡ終了終了信号量力する。これにより要求信号
発生部１０の出力ＢＲＱが反転し、バスアクセス制御装
置１１はバス使用許可信号ＢＡＫ−Ａを取り消し、アク
ルッジ信号ＤＡＫが禁止され、アドレス出力装置３がバ
ス４゜５．６から切り離れてバス４，５．６はＣＰＵＩ
と接続される。しばらくして、入出力装置１２以外の入
出力装置から同様の要求（ａ２）がチャネルＮｏ、Ｏ等
に対してあれば上述と同じように動作する。
尚、バーストモード中断信号すや再開信号Ｃはタイマ回
路１５のみで設定する内部モードでもよく、又外部から
プログラムとして入力する外部モードであってもよい。
路１５のみで設定する内部モードでもよく、又外部から
プログラムとして入力する外部モードであってもよい。
さらに、タイマ回路１５のタイムアツプ時間をバースト
モード期間２例えば２５５バイト転送が終了する時間よ
り長くすれば、従来のバーストモードとなり、所定量の
データを転送するまでバス４．５．６ （ＲＡＭ２）の
制御をＤＭＡ制御装置が独占することができる。
モード期間２例えば２５５バイト転送が終了する時間よ
り長くすれば、従来のバーストモードとなり、所定量の
データを転送するまでバス４．５．６ （ＲＡＭ２）の
制御をＤＭＡ制御装置が独占することができる。
［発明の効果］
以上説明したように、この発明によれば、バーストモー
ド中にタイマ回路又は外部からのプログラムによりアド
レス出力装置を前記バスから切り離すとともに、前記中
央演算装置を該バスと接続し、所定時間後再度前記アド
レス出力装置を前記バスに接続するとともに、前記中央
演算装置を該バスから切り離して、前記バーストモード
を続行させるようにしたので、バーストモード中であっ
てもＣＰＵの処理を必要に応じて実行させることができ
、情報処理の能率向上におおいに寄与させる効果がある
。
ド中にタイマ回路又は外部からのプログラムによりアド
レス出力装置を前記バスから切り離すとともに、前記中
央演算装置を該バスと接続し、所定時間後再度前記アド
レス出力装置を前記バスに接続するとともに、前記中央
演算装置を該バスから切り離して、前記バーストモード
を続行させるようにしたので、バーストモード中であっ
てもＣＰＵの処理を必要に応じて実行させることができ
、情報処理の能率向上におおいに寄与させる効果がある
。
第１図は本発明が実施されるＤＭＡ制御装置のブロック
回路図、第２図は本発明のＤＭＡ制御装置を説明するタ
イミングチャート、第３図は従来のＤＭＡ制御装置のブ
ロック回路図、第４図は従来のＤＭＡ制御装置を説明す
るタイミングチャートである。 １・・・ＣＰＵ （中央演算装置）、２・・・ＲＡＭ、
３・・・アドレス出力装置、４，５．６・・・バス、９
・・・転送カウンタ、１０・・・要求信号発生部、１１
・・・バスアクセス制御装置、１２・・・入出力装置、
１４・・・ＯＲ回路、１５・・・タイマ回路、１７・・
・ＤＭＡ制御装置。
回路図、第２図は本発明のＤＭＡ制御装置を説明するタ
イミングチャート、第３図は従来のＤＭＡ制御装置のブ
ロック回路図、第４図は従来のＤＭＡ制御装置を説明す
るタイミングチャートである。 １・・・ＣＰＵ （中央演算装置）、２・・・ＲＡＭ、
３・・・アドレス出力装置、４，５．６・・・バス、９
・・・転送カウンタ、１０・・・要求信号発生部、１１
・・・バスアクセス制御装置、１２・・・入出力装置、
１４・・・ＯＲ回路、１５・・・タイマ回路、１７・・
・ＤＭＡ制御装置。
Claims (1)
- 中央演算装置とメモリとを接続するバスと、このバスに
ＤＭＡ制御装置により接続されるアドレス出力装置とを
備え、一定期間前記中央演算装置を前記バスから切り離
すとともに、前記アドレス出力装置を前記バスに接続す
るバーストモードのＤＭＡ制御方式において、バースト
モード中にタイマ回路又は外部からのプログラムにより
アドレス出力装置を前記バスから切り離すとともに、前
記中央演算装置を該バスと接続し、所定時間後再度前記
アドレス出力装置を前記バスに接続するとともに、前記
中央演算装置を該バスから切り離して、前記バーストモ
ードを続行させるようにしたことを特徴とするＤＭＡ制
御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26063789A JPH03122746A (ja) | 1989-10-05 | 1989-10-05 | Ｄｍａ制御方式 |
| DE19904031662 DE4031662C2 (de) | 1989-10-05 | 1990-10-05 | Vorrichtung zum Überwachen direkten Speicherzugriffs für einen Datenprozessor |
| US08/065,511 US5287486A (en) | 1989-10-05 | 1993-05-20 | DMA controller using a programmable timer, a transfer counter and an or logic gate to control data transfer interrupts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26063789A JPH03122746A (ja) | 1989-10-05 | 1989-10-05 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03122746A true JPH03122746A (ja) | 1991-05-24 |
Family
ID=17350689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26063789A Pending JPH03122746A (ja) | 1989-10-05 | 1989-10-05 | Ｄｍａ制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH03122746A (ja) |
| DE (1) | DE4031662C2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05250305A (ja) * | 1992-03-06 | 1993-09-28 | Mitsubishi Electric Corp | データ転送制御方式 |
| DE4213593A1 (de) * | 1992-04-24 | 1993-10-28 | Sel Alcatel Ag | Verfahren und Vorrichtung zur Übertragung von Datenpaketen |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE173348T1 (de) * | 1989-10-03 | 1998-11-15 | Advanced Micro Devices Inc | Speichervorrichtung |
-
1989
- 1989-10-05 JP JP26063789A patent/JPH03122746A/ja active Pending
-
1990
- 1990-10-05 DE DE19904031662 patent/DE4031662C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4031662A1 (de) | 1991-04-18 |
| DE4031662C2 (de) | 1995-03-09 |
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