JPH0212337A - 割り込み入力信号制御方式 - Google Patents
割り込み入力信号制御方式Info
- Publication number
- JPH0212337A JPH0212337A JP16060488A JP16060488A JPH0212337A JP H0212337 A JPH0212337 A JP H0212337A JP 16060488 A JP16060488 A JP 16060488A JP 16060488 A JP16060488 A JP 16060488A JP H0212337 A JPH0212337 A JP H0212337A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- input signal
- mask
- control circuit
- edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims description 15
- 230000001960 triggered effect Effects 0.000 claims description 15
- 230000001105 regulatory effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本！明はコンピュータ・システムに係り、特に−ｒイク
ロコ／ピユータ・システムの割フ込み入力信号制御方式
に関するものである。
ロコ／ピユータ・システムの割フ込み入力信号制御方式
に関するものである。
従来、割り込み入力信号の制御方式にはエツジトリガ方
式とレベルトリガ方式があつ九。
式とレベルトリガ方式があつ九。
そして、前者のエツジトリガ方式の場合、割フ込み要求
は入力信号の立ち上がクエッジで行うため、割り込み入
力信号の解除のタイミングに制限かがいという利点があ
る一方、複数の割り込み要因で１本の割り込み入力信号
を共用することができないという不都合がある。
は入力信号の立ち上がクエッジで行うため、割り込み入
力信号の解除のタイミングに制限かがいという利点があ
る一方、複数の割り込み要因で１本の割り込み入力信号
を共用することができないという不都合がある。
他方、後者のレベル１１ガ方式では、複数の割り込み要
因が１本の割り込み入力信号を共用できるが、割り込み
終了コマンドの発行までに要求を取り下げ々いと、再度
同じ割り込みが発生してしまうという不都合がらつ念。
因が１本の割り込み入力信号を共用できるが、割り込み
終了コマンドの発行までに要求を取り下げ々いと、再度
同じ割り込みが発生してしまうという不都合がらつ念。
上述した従来の割り込み入力信号制御方式では、１つの
システムでエツジトリガ方式とレベルトリガ方式を自由
に混在させることができなかったので、エツジトリガ方
式の利点とレベルトリガ方式の利点を同時に利用するこ
とができないという課題があった。
システムでエツジトリガ方式とレベルトリガ方式を自由
に混在させることができなかったので、エツジトリガ方
式の利点とレベルトリガ方式の利点を同時に利用するこ
とができないという課題があった。
本発明の割り込み入力信号制御方式は、エツジトリガ方
式の割り込み制御回路と、各割り込み入力信号を個々に
マスクでき前記割り込み制御回路に調整割り込み入力信
号を供給する割り込み入力マスク回路と、この割り込み
入力マスク回路にどの割り込み入力信号をマスクするか
指示するマスク・セレクタと、前記割り込み制御回路へ
の割り込み終了コマンドを検出しデコード信号を前記マ
スク・セレクタに供給するコマンド・デコーダから構成
されるものである。
式の割り込み制御回路と、各割り込み入力信号を個々に
マスクでき前記割り込み制御回路に調整割り込み入力信
号を供給する割り込み入力マスク回路と、この割り込み
入力マスク回路にどの割り込み入力信号をマスクするか
指示するマスク・セレクタと、前記割り込み制御回路へ
の割り込み終了コマンドを検出しデコード信号を前記マ
スク・セレクタに供給するコマンド・デコーダから構成
されるものである。
本発明においては、エツジトリガ方式の割ジ込み制御回
路を、エツジトリガ／レベルトリガ混在の割り込み制御
回路にするよう作用する。
路を、エツジトリガ／レベルトリガ混在の割り込み制御
回路にするよう作用する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。
図において、１は８２５９のような一般的に用いられて
いるエツジトリガ方式の割り込み制御回路で、割フ込み
入力としてエツジトリガ入力に設定される。２は各割り
込み入力信号を個々にマスクできエツジ） Ｉ）ガ方式
の割り込み制御回路１に調整割り込み入力信号を供給す
る割り込み入力マスク回路、３はこの割り込み入力マス
ク回路２にどの割り込み入力信号をマスクするか指示す
るマス！・セレクタで、この割ジ込み入力マスク回路２
は、マスク・セレクタ３の出力するマスク信号２０〜２
７によりて、割り込み入力信号１０〜１７を独立にマス
クし、調整割り込み入力信号３０〜３Ｔをエツジトリガ
方式の割り込み制御回路１に出力するように構成されて
いる。４はエツジトリガ方式の割り込み制御回路１への
割り込み終了コマンドを検出しデコード信号をマスク・
セレクタ３に供給するコマンド・デコーダで、アドレス
・バス８とデータ・バス９をデコードすることによって
、エツジトリガ方式の割り込み制御回路１に割り込み終
了コマンドが発行されたことを検出し、デコード信号５
をマスク・セレクタ３に出力するように構成されている
。
いるエツジトリガ方式の割り込み制御回路で、割フ込み
入力としてエツジトリガ入力に設定される。２は各割り
込み入力信号を個々にマスクできエツジ） Ｉ）ガ方式
の割り込み制御回路１に調整割り込み入力信号を供給す
る割り込み入力マスク回路、３はこの割り込み入力マス
ク回路２にどの割り込み入力信号をマスクするか指示す
るマス！・セレクタで、この割ジ込み入力マスク回路２
は、マスク・セレクタ３の出力するマスク信号２０〜２
７によりて、割り込み入力信号１０〜１７を独立にマス
クし、調整割り込み入力信号３０〜３Ｔをエツジトリガ
方式の割り込み制御回路１に出力するように構成されて
いる。４はエツジトリガ方式の割り込み制御回路１への
割り込み終了コマンドを検出しデコード信号をマスク・
セレクタ３に供給するコマンド・デコーダで、アドレス
・バス８とデータ・バス９をデコードすることによって
、エツジトリガ方式の割り込み制御回路１に割り込み終
了コマンドが発行されたことを検出し、デコード信号５
をマスク・セレクタ３に出力するように構成されている
。
そして、割り込み出力信号６は、エツジトリガ方式の割
フ込み制御回路１がＣＰＵ （図示せず）へ割り込みを
知らせるアクティジノ１イの信号であり、割ジ込み応答
信号ＴはＣＰＵが劉り込みを受付は次ことをエツジトリ
ガ方式の割り込み制御回路１へ知らせるアクティブハイ
の信号でこの割り込み応答信号７は１回の応答の危めに
２つのパルスを返す。
フ込み制御回路１がＣＰＵ （図示せず）へ割り込みを
知らせるアクティジノ１イの信号であり、割ジ込み応答
信号ＴはＣＰＵが劉り込みを受付は次ことをエツジトリ
ガ方式の割り込み制御回路１へ知らせるアクティブハイ
の信号でこの割り込み応答信号７は１回の応答の危めに
２つのパルスを返す。
第２図は第１図の構成で割り込み入力信号１０をエツジ
トリガに設定し、割り込み入力信号１１をレベルトリガ
に設定し次場合の動作例を示すタイムチャートである。
トリガに設定し、割り込み入力信号１１をレベルトリガ
に設定し次場合の動作例を示すタイムチャートである。
第１図の動作説明に供するタイムチャートである第２図
において、（ａ）、 （ｂ）は割り込み入力信号１０．
１１を示したものであり、（ｅ） 、 （ｄ）はマスク
信号２０ 、２１、（ｓ）、（ｆ）は調整割り込み入力
信号３０．３１、（ｇ）は割り込み出力信号６、（ト）
）は割り込み応答信号ｙ、（Ｄはデコード信号５を示し
たものである。そして、４（ｌエツジトリガ割り込みサ
イクルを示し、４１はレベル） リガ割り込みサイクル
、４２は多重レベルトリガ割り込みサイクルを示す。
において、（ａ）、 （ｂ）は割り込み入力信号１０．
１１を示したものであり、（ｅ） 、 （ｄ）はマスク
信号２０ 、２１、（ｓ）、（ｆ）は調整割り込み入力
信号３０．３１、（ｇ）は割り込み出力信号６、（ト）
）は割り込み応答信号ｙ、（Ｄはデコード信号５を示し
たものである。そして、４（ｌエツジトリガ割り込みサ
イクルを示し、４１はレベル） リガ割り込みサイクル
、４２は多重レベルトリガ割り込みサイクルを示す。
つぎに第１図に示す実施例の動作を第２図を参照して説
明する。
明する。
まず、エツジトリガ入力信号の場合の動作から説明する
。第２図のエツジトリガ割り込みサイクル４０の部分が
説明に対応している。そして、エツジトリガ入力の場合
、マスク信号２０（第２図（Ｃ）参照）がマスク・セレ
クタ３によって常にロウレベルに選択されるので、この
マスク信号２０に対応する調整側フ込み入力信号３Ｇ（
第２図（、）参照）は、対応する割り込み入力信号１０
（第２図（轟）参照）と同じ動作をし、通常のエツジト
リガ入力と変わりがない。
。第２図のエツジトリガ割り込みサイクル４０の部分が
説明に対応している。そして、エツジトリガ入力の場合
、マスク信号２０（第２図（Ｃ）参照）がマスク・セレ
クタ３によって常にロウレベルに選択されるので、この
マスク信号２０に対応する調整側フ込み入力信号３Ｇ（
第２図（、）参照）は、対応する割り込み入力信号１０
（第２図（轟）参照）と同じ動作をし、通常のエツジト
リガ入力と変わりがない。
つぎに、レベルトリガ入力信号の場合の動作を説明する
。第２図のレベルトリガ割り込みサイクル４１と多重レ
ベルトリガ割り込みサイクル４２の部分が説明に対応し
ている。そして、エッジトリガ方式の割り込み制御回路
１に対して割り込み終了コマンドが発行されると、アド
レス・パス８とデータ・バス９をデコードしているコマ
ンド・デコーダ４は割り込み終了コマンドを検出して、
デコード信号５（第２図（１）参照）にノ・イレベルの
パルスを出力する。割り込み入力信号１１（第２図（ｂ
）参照※よレベルトリガであると設定されているマスク
・セレクタ３は、マスク信号２１（第２図（ｄ）参照）
にデコード信号５がハイレベルの期間中ハイレベルを出
力する。
。第２図のレベルトリガ割り込みサイクル４１と多重レ
ベルトリガ割り込みサイクル４２の部分が説明に対応し
ている。そして、エッジトリガ方式の割り込み制御回路
１に対して割り込み終了コマンドが発行されると、アド
レス・パス８とデータ・バス９をデコードしているコマ
ンド・デコーダ４は割り込み終了コマンドを検出して、
デコード信号５（第２図（１）参照）にノ・イレベルの
パルスを出力する。割り込み入力信号１１（第２図（ｂ
）参照※よレベルトリガであると設定されているマスク
・セレクタ３は、マスク信号２１（第２図（ｄ）参照）
にデコード信号５がハイレベルの期間中ハイレベルを出
力する。
これによって１．レベルトリガ方式の割り込み入力信号
１１を複数の割フ込み要因で共有していて、その内の１
つの割フ込み要因のサービスが終了してエツジトリガ方
式の割り込み制御回路１に割り込み終了コマンドが発行
された時、割フ込み入力信号１１がロウレベルにならず
にハイレベルを保っていても、マスク信号２１と割り込
み入力信号１１を入力している割ｐ込み入力マスク回路
２が、調整割り込み入力信号３１（第２図（ｆ）参照）
に立ち上がりエツジを作り出し、複数の割り込み要因が
割り込み入力信号１１を共用していても、共用している
割り込み要因がすべてサービスされるまで、複数の割り
込み要因をエツジトリガ方式の割り込み制御回路１に知
らせることができる。
１１を複数の割フ込み要因で共有していて、その内の１
つの割フ込み要因のサービスが終了してエツジトリガ方
式の割り込み制御回路１に割り込み終了コマンドが発行
された時、割フ込み入力信号１１がロウレベルにならず
にハイレベルを保っていても、マスク信号２１と割り込
み入力信号１１を入力している割ｐ込み入力マスク回路
２が、調整割り込み入力信号３１（第２図（ｆ）参照）
に立ち上がりエツジを作り出し、複数の割り込み要因が
割り込み入力信号１１を共用していても、共用している
割り込み要因がすべてサービスされるまで、複数の割り
込み要因をエツジトリガ方式の割り込み制御回路１に知
らせることができる。
すなわち、エツジトリガ方式の割り込み制御回路をエツ
ジトリガ／レベルトリガ混在の割り込み制御回路にする
ことができる。
ジトリガ／レベルトリガ混在の割り込み制御回路にする
ことができる。
以上説明したように本発明は、エツジトリガ方式の割り
込み制御回路に、割り込み入力マスク回路トマスク・セ
レクタおよびコマンド・デコーダを付加することによっ
て、従来の割フ込み方式を採用しているコンピュータ・
システムに、割り込み入力信号毎にレベルトリガ／エツ
ジトリガを選択する機能を付加することができる効果が
ある。
込み制御回路に、割り込み入力マスク回路トマスク・セ
レクタおよびコマンド・デコーダを付加することによっ
て、従来の割フ込み方式を採用しているコンピュータ・
システムに、割り込み入力信号毎にレベルトリガ／エツ
ジトリガを選択する機能を付加することができる効果が
ある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作説明に供するタイムチャートである。 １・・・・エツジトリガ方式の割り込み制御回路、２・
・・・割り込み入力マスク回路、３・・・・マスク・セ
レクタ、４・・・・コマンド・デコーダ。 Ｗ４１＠
第１図の動作説明に供するタイムチャートである。 １・・・・エツジトリガ方式の割り込み制御回路、２・
・・・割り込み入力マスク回路、３・・・・マスク・セ
レクタ、４・・・・コマンド・デコーダ。 Ｗ４１＠
Claims (1)
- エッジトリガ方式の割り込み制御回路と、各割り込み入
力信号を個々にマスクでき前記割り込み制御回路に調整
割り込み入力信号を供給する割り込み入力マスク回路と
、この割り込み入力マスク回路にどの割り込み入力信号
をマスクするか指示するマスク・セレクタと、前記割り
込み制御回路への割り込み終了コマンドを検出しデコー
ド信号を前記マスク・セレクタに供給するコマンド・デ
コーダから構成されることを特徴とする割り込み入力信
号制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160604A JPH0740229B2 (ja) | 1988-06-30 | 1988-06-30 | 割り込み入力信号制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160604A JPH0740229B2 (ja) | 1988-06-30 | 1988-06-30 | 割り込み入力信号制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212337A true JPH0212337A (ja) | 1990-01-17 |
| JPH0740229B2 JPH0740229B2 (ja) | 1995-05-01 |
Family
ID=15718537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160604A Expired - Lifetime JPH0740229B2 (ja) | 1988-06-30 | 1988-06-30 | 割り込み入力信号制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740229B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5634076A (en) * | 1994-10-04 | 1997-05-27 | Analog Devices, Inc. | DMA controller responsive to transition of a request signal between first state and second state and maintaining of second state for controlling data transfer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51138356A (en) * | 1975-05-26 | 1976-11-29 | Mitsubishi Electric Corp | Priority interruption control circuit |
| JPS63141134A (ja) * | 1986-12-04 | 1988-06-13 | Mitsubishi Electric Corp | 割込制御装置 |
-
1988
- 1988-06-30 JP JP63160604A patent/JPH0740229B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51138356A (en) * | 1975-05-26 | 1976-11-29 | Mitsubishi Electric Corp | Priority interruption control circuit |
| JPS63141134A (ja) * | 1986-12-04 | 1988-06-13 | Mitsubishi Electric Corp | 割込制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5634076A (en) * | 1994-10-04 | 1997-05-27 | Analog Devices, Inc. | DMA controller responsive to transition of a request signal between first state and second state and maintaining of second state for controlling data transfer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0740229B2 (ja) | 1995-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090501 Year of fee payment: 14 |
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| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090501 Year of fee payment: 14 |