JP6264662B2 - Integrated circuit - Google Patents

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Description

本発明は、集積回路に関するものである。   The present invention relates to integrated circuits.

実際の集積回路をデバッグする際には、その集積回路にデバッガーを接続し、集積回路から出力されるデバッグ信号に基づいてデバッガーが、トレースなどを行うことがある。   When debugging an actual integrated circuit, a debugger may be connected to the integrated circuit, and the debugger may perform tracing or the like based on a debug signal output from the integrated circuit.

他方、半導体集積回路の設計の際に、半導体集積回路を模擬するエミュレーターまたはＦＰＧＡ（Field-Programmable Gate Array）では、セレクターで、模擬すべき論理回路の出力をマスク論理回路の出力に切り替えることで、マスク論理回路の出力で論理回路の電源オフ時の出力状態（ハイインピーダンス状態）を表現するものがある（つまり、論理回路の電源オフ時の状態を模擬している）（例えば特許文献１参照）。   On the other hand, when designing an semiconductor integrated circuit, in an emulator or FPGA (Field-Programmable Gate Array) that simulates the semiconductor integrated circuit, the output of the logic circuit to be simulated is switched to the output of the mask logic circuit by a selector. Some output of the logic circuit expresses the output state (high impedance state) of the logic circuit when the power is turned off (that is, simulates the state of the logic circuit when the power is turned off). .

国際公開第２００８／１２６２０７号International Publication No. 2008/126207

省電力機能を有するある１つの集積回路は、所定の条件で電源オフされる第１回路ブロックと、その際に電源オフされない第２回路ブロックとを内蔵している。例えば通常モードでは、第１回路ブロックと第２回路ブロックの両方に電源電力が供給され、スリープモードでは、第１回路ブロックへの電源電力の供給が停止され、第２回路ブロックへの電源電力は継続される。   One integrated circuit having a power saving function includes a first circuit block that is powered off under a predetermined condition and a second circuit block that is not powered off at that time. For example, in normal mode, power is supplied to both the first circuit block and the second circuit block. In sleep mode, supply of power to the first circuit block is stopped, and power to the second circuit block is Will continue.

通常、電子機器におけるスリープモードでは、必要最低限の機能のみが動作するため、システム全体を制御するＣＰＵ（Central Processing Unit）などのプロセッサーは、第１回路ブロック内に含まれており、デバッグ時に外部のデバッガーとの通信は、第１回路ブロック内のプロセッサーがソフトウェアに従って行う。   Normally, only the minimum necessary functions operate in the sleep mode of an electronic device. Therefore, a processor such as a CPU (Central Processing Unit) that controls the entire system is included in the first circuit block and is externally used during debugging. Communication with the debugger is performed by the processor in the first circuit block according to software.

このように、デバッグ時のデバッガーとの通信は第１回路ブロックによって行われるため、第１回路ブロックを電源オフ状態とした際の動作を外部のデバッガーでデバッグすることは困難である。   As described above, since communication with the debugger at the time of debugging is performed by the first circuit block, it is difficult to debug the operation when the first circuit block is turned off with an external debugger.

また、上述の半導体集積回路の設計では、エミュレーターまたはＦＰＧＡという設計環境下での回路構成を示しており、エミュレーターまたはＦＰＧＡによって、回路内の所望の位置の信号もトレースすることができるが、実際の集積回路のデバッグでは、そのようなトレースを行うことは困難である。   The above-described semiconductor integrated circuit design shows a circuit configuration in an emulator or FPGA design environment, and a signal at a desired position in the circuit can be traced by the emulator or FPGA. Such traces are difficult to debug in integrated circuit debugging.

本発明は、上記の問題に鑑みてなされたものであり、デバッガーとの通信を行う第１回路ブロックに対する電源電力の供給が所定の動作モードで停止される集積回路の、その動作モードでの動作を、外部のデバッガーでデバックすることを可能にする集積回路を得ることを目的とする。   The present invention has been made in view of the above problems, and an operation in an operation mode of an integrated circuit in which the supply of power to the first circuit block that communicates with the debugger is stopped in a predetermined operation mode. An object of the present invention is to obtain an integrated circuit that can be debugged with an external debugger.

本発明に係る集積回路は、所定の動作モードで電源電力の供給を停止される第１回路ブロックと、前記所定の動作モードで電源電力の供給を停止されずに動作する第２回路ブロックと、前記第１回路ブロックから前記第２回路ブロックへ出力される信号を伝送する第１信号線と、前記第２回路ブロックから前記第１回路ブロックへ出力される信号を伝送する第２信号線と、前記第１信号線上に設けられ、デバッグ時に、出力値を、（ａ）前記所定の動作モードでの前記第１回路ブロックから前記第２回路ブロックへ入力される信号を模擬した値、および（ｂ）前記第１回路ブロックから出力される信号の値のうちの一方から他方へ切り換えるクランプ回路とを備える。前記第１回路ブロックは、デバッグ時に外部のデバッガーとの通信を行うデバッグ処理部を備える。そして、前記デバッグ処理部は、前記第２信号線で前記第２回路ブロックから伝送されてくる前記信号に基づいて前記第２回路ブロックの状態を示すデバッグ信号を前記デバッガーに送信する。   An integrated circuit according to the present invention includes a first circuit block that stops supply of power in a predetermined operation mode, a second circuit block that operates without stopping supply of power in the predetermined operation mode, A first signal line for transmitting a signal output from the first circuit block to the second circuit block; a second signal line for transmitting a signal output from the second circuit block to the first circuit block; An output value provided on the first signal line at the time of debugging; (a) a value simulating a signal input from the first circuit block to the second circuit block in the predetermined operation mode; and (b And a clamp circuit for switching from one of signal values output from the first circuit block to the other. The first circuit block includes a debug processing unit that communicates with an external debugger during debugging. The debug processing unit transmits a debug signal indicating the state of the second circuit block to the debugger based on the signal transmitted from the second circuit block through the second signal line.

本発明によれば、デバッガーとの通信を行う第１回路ブロックに対する電源電力の供給が所定の動作モードで停止される集積回路の、その動作モードでの動作を、外部のデバッガーでデバックすることを可能にする集積回路を得ることができる。   According to the present invention, the operation in the operation mode of the integrated circuit in which the supply of power to the first circuit block that communicates with the debugger is stopped in the predetermined operation mode is debugged by the external debugger. An integrated circuit that enables it can be obtained.

図１は、本発明の実施の形態に係る集積回路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of an integrated circuit according to an embodiment of the present invention. 図２は、図１に示すＡＳＩＣ１のデバッグ時の動作について説明するフローチャートである。FIG. 2 is a flowchart for explaining the operation at the time of debugging of the ASIC 1 shown in FIG.

以下、図に基づいて本発明の実施の形態を説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の実施の形態に係る集積回路の構成を示すブロック図である。図１に示す集積回路は、ＡＳＩＣ（Application Specific Integrated Circuit）１である。例えば、ＡＳＩＣ１は、画像形成装置（例えば複合機）などの電子機器に内蔵される。   FIG. 1 is a block diagram showing a configuration of an integrated circuit according to an embodiment of the present invention. The integrated circuit shown in FIG. 1 is an ASIC (Application Specific Integrated Circuit) 1. For example, the ASIC 1 is built in an electronic device such as an image forming apparatus (for example, a multifunction machine).

ＡＳＩＣ１は、ＡＳＩＣ１のデバッグを行う際に、ＩＣＥ（In-Circuit Emulator）などのデバッガー２を接続される。   The ASIC 1 is connected to a debugger 2 such as an ICE (In-Circuit Emulator) when debugging the ASIC 1.

ＡＳＩＣ１は、第１回路ブロック１１および第２回路ブロック１２を備えるＩＣチップである。第１回路ブロック１１および第２回路ブロック１２は、それぞれ、電子機器の各種機能を実現する回路を含んでいる。   The ASIC 1 is an IC chip including a first circuit block 11 and a second circuit block 12. The first circuit block 11 and the second circuit block 12 each include a circuit that realizes various functions of the electronic device.

第１回路ブロック１１は、所定の動作モード（例えばスリープモード）で電源電力の供給を停止される。第２回路ブロック１２は、その所定の動作モード（例えばスリープモード）で電源電力の供給を停止されずに動作する。   The first circuit block 11 is stopped from supplying power in a predetermined operation mode (for example, sleep mode). The second circuit block 12 operates without stopping supply of power in the predetermined operation mode (for example, sleep mode).

例えば、第１回路ブロック１１は、ＡＳＩＣ１およびＡＳＩＣ１を内蔵する電子機器の内部デバイスを制御するコントローラー機能、データ処理機能などの回路を含んでいる。   For example, the first circuit block 11 includes circuits such as a controller function and a data processing function for controlling the ASIC 1 and an internal device of the electronic device incorporating the ASIC 1.

また、例えば、第２回路ブロック１２は、ユーザー操作、データ通信などの待ち受けが必要な機能の回路（ネットワークインターフェイス、操作パネルの制御回路など）を含んでおり、第１回路ブロック１１は、そのような機能の回路を含んでいない。   In addition, for example, the second circuit block 12 includes circuits (functions such as a network interface and an operation panel control circuit) that require standby for user operations, data communication, and the like. It does not include a circuit with various functions.

第１回路ブロック１１と第２回路ブロック１との間の通信は、信号線１３，１４で行われる。信号線１３は、第１回路ブロック１１から第２回路ブロック１２へ出力される信号を伝送する。信号線１４は、第２回路ブロック１２から第１回路ブロック１１へ出力される信号を伝送する。   Communication between the first circuit block 11 and the second circuit block 1 is performed by signal lines 13 and 14. The signal line 13 transmits a signal output from the first circuit block 11 to the second circuit block 12. The signal line 14 transmits a signal output from the second circuit block 12 to the first circuit block 11.

各信号線１３上にはクランプ回路１５が設けられている。クランプ回路１５は、デバッグ時に、そのクランプ回路１５の出力値を、（ａ）上述の所定の動作モードでの第１回路ブロック１１から第２回路ブロック１２へ入力される信号を模擬した値、および（ｂ）第１回路ブロック１１から出力される信号の値のうちの一方から他方へ切り換える。つまり、クランプ回路１５は、第１回路ブロック１１の電源オフを模擬する期間において、上述の所定の動作モードでの第１回路ブロック１１から第２回路ブロック１２へ入力される信号を模擬した値を、第１回路ブロック１１の出力信号の値の代わりにする。   A clamp circuit 15 is provided on each signal line 13. The clamp circuit 15 outputs, at the time of debugging, an output value of the clamp circuit 15 (a) a value simulating a signal input from the first circuit block 11 to the second circuit block 12 in the predetermined operation mode described above, and (B) The value of the signal output from the first circuit block 11 is switched from one to the other. That is, the clamp circuit 15 simulates a signal input from the first circuit block 11 to the second circuit block 12 in the above-described predetermined operation mode during a period in which the power supply of the first circuit block 11 is simulated. , Instead of the value of the output signal of the first circuit block 11.

なお、非デバッグ時（つまり、ＡＳＩＣ１の通常動作時）においては、クランプ回路１５は、常に、第１回路ブロック１１から出力される信号の値をそのまま出力する。   Note that, during non-debugging (that is, during normal operation of the ASIC 1), the clamp circuit 15 always outputs the value of the signal output from the first circuit block 11 as it is.

そして、第１回路ブロック１１は、デバッグ時に外部のデバッガー２との通信を行うデバッグ処理部３１を備える。この実施の形態では、第１回路ブロック１１は、ＣＰＵ２１およびインターフェイス２２を備え、ＣＰＵ２１は、所定のプログラムに従ってデバッグ処理部３１として動作し、デバッグ処理部３１は、インターフェイス２２を使用して端子１６に接続されているデバッガー２と通信する。なお、クランプ回路１７は、非デバッグ時に、第１回路ブロック１１から端子１６への出力を遮断する。   The first circuit block 11 includes a debug processing unit 31 that communicates with the external debugger 2 during debugging. In this embodiment, the first circuit block 11 includes a CPU 21 and an interface 22. The CPU 21 operates as a debug processing unit 31 according to a predetermined program, and the debug processing unit 31 uses the interface 22 to connect to the terminal 16. Communicates with the connected debugger 2. The clamp circuit 17 cuts off the output from the first circuit block 11 to the terminal 16 during non-debugging.

デバッグ処理部３１は、信号線１４で第２回路ブロック１２から伝送されてくる信号を検出し、検出した信号に基づいて第２回路ブロック１２の状態を示すデバッグ信号をデバッガー２に送信する。   The debug processing unit 31 detects a signal transmitted from the second circuit block 12 through the signal line 14 and transmits a debug signal indicating the state of the second circuit block 12 to the debugger 2 based on the detected signal.

制御回路１８は、クランプ回路１５，１７を制御する。制御回路１８は、デバッグ時に、所定のタイミングでクランプ回路１５の出力値を、（ａ）所定の動作モードでの第１回路ブロック１１から第２回路ブロック１２へ入力される信号を模擬した値、および（ｂ）第１回路ブロック１１から出力される信号の値のうちの一方から他方へ切り換える。そして、デバッグ処理部３１は、そのクランプ回路１５の出力値の切換後に信号線１４で第２回路ブロック１２から伝送されてくる信号に基づいて第２回路ブロック１２の状態を示すデバッグ信号をデバッガー２に送信する。   The control circuit 18 controls the clamp circuits 15 and 17. The control circuit 18 simulates the output value of the clamp circuit 15 at a predetermined timing during debugging, and (a) a value simulating a signal input from the first circuit block 11 to the second circuit block 12 in a predetermined operation mode, And (b) one of the signal values output from the first circuit block 11 is switched from one to the other. The debug processing unit 31 outputs a debug signal indicating the state of the second circuit block 12 based on the signal transmitted from the second circuit block 12 through the signal line 14 after switching the output value of the clamp circuit 15 to the debugger 2. Send to.

なお、第２回路ブロック１２にはデバッグ信号を出力する機能はない。   Note that the second circuit block 12 does not have a function of outputting a debug signal.

次に、デバッグ時のＡＳＩＣ１の動作について説明する。図２は、図１に示すＡＳＩＣ１のデバッグ時の動作について説明するフローチャートである。   Next, the operation of the ASIC 1 during debugging will be described. FIG. 2 is a flowchart for explaining the operation at the time of debugging of the ASIC 1 shown in FIG.

ＡＳＩＣ１のデバッグ時には、デバッガー２が、ＡＳＩＣ１の端子１６に接続され、制御回路１８は、クランプ回路１７を制御して、第１回路ブロック１１がデバッグ信号を端子１６から出力可能にする。   When debugging the ASIC 1, the debugger 2 is connected to the terminal 16 of the ASIC 1, and the control circuit 18 controls the clamp circuit 17 so that the first circuit block 11 can output a debug signal from the terminal 16.

そして、制御回路１８は、例えばデバッグ処理部３１またはデバッガー２により指示されたタイミングで、クランプ回路１５の出力値を、第１回路ブロック１１から出力される信号の値から、電源オフ時の信号を模擬した値へ切り換える。これにより、第１回路ブロック１１の電源オン状態から電源オフ状態への状態遷移がシミュレートされる（ステップＳ１）。つまり、第１回路ブロック１１は、電源電力の供給を停止されていないにも拘わらず、第２回路ブロック１２から見て、第１回路ブロック１１は電源オフの状態となる。   Then, for example, at the timing instructed by the debug processing unit 31 or the debugger 2, the control circuit 18 determines the output value of the clamp circuit 15 from the value of the signal output from the first circuit block 11 and the signal when the power is turned off. Switch to the simulated value. Thereby, the state transition from the power-on state to the power-off state of the first circuit block 11 is simulated (step S1). That is, the first circuit block 11 is in a power-off state when viewed from the second circuit block 12, although the supply of power is not stopped.

そして、デバッグ処理部３１は、そのクランプ回路１５の出力値の切換後に信号線１４で第２回路ブロック１２から伝送されてくる信号を受信し（ステップＳ２）、受信した信号に基づくデバッグ信号をデバッガー２に送信する（ステップＳ３）。このデバッグ信号は、その信号の値、またはその信号の値から得られる第２回路ブロック１２の状態を示す。   The debug processing unit 31 receives a signal transmitted from the second circuit block 12 through the signal line 14 after switching the output value of the clamp circuit 15 (step S2), and outputs a debug signal based on the received signal to the debugger. 2 (step S3). This debug signal indicates the value of the signal or the state of the second circuit block 12 obtained from the value of the signal.

このとき、第１回路ブロック１１の電源オン状態から電源オフ状態への状態遷移に起因して第２回路ブロック１２において誤動作が発生すると、信号線１４で第２回路ブロック１２から出力される信号の値が、正しい値ではなくなる。そのため、デバッグ信号に基づいてその誤動作がデバッガー２によって検出される。   At this time, if a malfunction occurs in the second circuit block 12 due to the state transition of the first circuit block 11 from the power-on state to the power-off state, the signal output from the second circuit block 12 on the signal line 14 The value is no longer correct. Therefore, the malfunction is detected by the debugger 2 based on the debug signal.

その後、制御回路１８は、例えばデバッグ処理部３１またはデバッガー２により指示されたタイミングで、クランプ回路１５の出力値を、電源オフ時の信号を模擬した値から、第１回路ブロック１１から出力される信号の値へ切り換える。これにより、第１回路ブロック１１の電源オフ状態から電源オン状態への状態遷移がシミュレートされる（ステップＳ４）。つまり、第２回路ブロック１２から見て、第１回路ブロック１１は電源オンの状態となる。   Thereafter, the control circuit 18 outputs the output value of the clamp circuit 15 from the first circuit block 11 from a value simulating a signal when the power is turned off, for example, at a timing instructed by the debug processing unit 31 or the debugger 2. Switch to the signal value. Thereby, the state transition from the power-off state to the power-on state of the first circuit block 11 is simulated (step S4). That is, when viewed from the second circuit block 12, the first circuit block 11 is in a power-on state.

そして、デバッグ処理部３１は、クランプ回路１５の出力値の切換後に信号線１４で第２回路ブロック１２から伝送されてくる信号を受信し（ステップＳ５）、受信した信号に基づくデバッグ信号をデバッガー２に送信する（ステップＳ６）。このデバッグ信号は、その信号の値、またはその信号の値から得られる第２回路ブロック１２の状態を示す。   The debug processing unit 31 receives a signal transmitted from the second circuit block 12 through the signal line 14 after switching the output value of the clamp circuit 15 (step S5), and outputs a debug signal based on the received signal to the debugger 2. (Step S6). This debug signal indicates the value of the signal or the state of the second circuit block 12 obtained from the value of the signal.

このとき、第１回路ブロック１１の電源オフ状態から電源オン状態への状態遷移に起因して第２回路ブロック１２において誤動作が発生すると、信号線１４で第２回路ブロック１２から出力される信号の値が、正しい値ではなくなる。そのため、デバッグ信号に基づいてその誤動作がデバッガー２によって検出される。   At this time, if a malfunction occurs in the second circuit block 12 due to the state transition of the first circuit block 11 from the power-off state to the power-on state, the signal output from the second circuit block 12 on the signal line 14 The value is no longer correct. Therefore, the malfunction is detected by the debugger 2 based on the debug signal.

以上のように、上記実施の形態によれば、ＡＳＩＣ１は、所定の動作モードで電源電力の供給を停止される第１回路ブロック１１と、所定の動作モードで電源電力の供給を停止されずに動作する第２回路ブロック１２とを備える。さらに、クランプ回路１５が、信号線１３上に設けられ、デバッグ時に、その出力値を、（ａ）所定の動作モードでの第１回路ブロック１１から第２回路ブロック１２へ入力される信号を模擬した値、および（ｂ）第１回路ブロック１１から出力される信号の値のうちの一方から他方へ切り換える。そして、第１回路ブロック１１が備えるデバッグ処理部３１は、信号線１４で第２回路ブロック１２から伝送されてくる信号に基づいて第２回路ブロック１２の状態を示すデバッグ信号をデバッガー２に送信する。   As described above, according to the above embodiment, the ASIC 1 includes the first circuit block 11 in which the supply of power supply is stopped in a predetermined operation mode, and the supply of power supply power is not stopped in a predetermined operation mode. And a second circuit block 12 that operates. Further, a clamp circuit 15 is provided on the signal line 13, and at the time of debugging, the output value is simulated as follows: (a) a signal input from the first circuit block 11 to the second circuit block 12 in a predetermined operation mode. And (b) the value of the signal output from the first circuit block 11 is switched from one to the other. The debug processing unit 31 included in the first circuit block 11 transmits a debug signal indicating the state of the second circuit block 12 to the debugger 2 based on the signal transmitted from the second circuit block 12 through the signal line 14. .

これにより、デバッガー２との通信を行う第１回路ブロック１１に対する電源電力の供給が所定の動作モードで停止されるＡＳＩＣ１において、クランプ回路１５によって第２回路ブロック１２から見た第１回路ブロック１１の状態を電源オフ状態にシミュレートすることで、そのような動作モードでの第２回路ブロック１２の動作を、外部のデバッガー２でデバックすることが可能になる。   As a result, in the ASIC 1 in which the supply of power to the first circuit block 11 that communicates with the debugger 2 is stopped in a predetermined operation mode, the clamp circuit 15 causes the first circuit block 11 to be viewed from the second circuit block 12. By simulating the state in the power-off state, the operation of the second circuit block 12 in such an operation mode can be debugged by the external debugger 2.

なお、上述の実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。   The above-described embodiments are preferred examples of the present invention, but the present invention is not limited to these, and various modifications and changes can be made without departing from the scope of the present invention. is there.

本発明は、例えば、省電力機能を有する電子機器内の集積回路に適用可能である。   The present invention is applicable to, for example, an integrated circuit in an electronic device having a power saving function.

１ ＡＳＩＣ（集積回路の一例）
２ デバッガー
１１ 第１回路ブロック
１２ 第２回路ブロック
１３ 信号線（第１信号線の一例）
１４ 信号線（第２信号線の一例）
１５ クランプ回路
１８ 制御回路
２１ ＣＰＵ（プロセッサーの一例）
1 ASIC (an example of an integrated circuit)
2 Debugger 11 First Circuit Block 12 Second Circuit Block 13 Signal Line (Example of First Signal Line)
14 signal line (example of second signal line)
15 Clamp circuit 18 Control circuit 21 CPU (an example of a processor)

Claims (3)

所定の動作モードで電源電力の供給を停止される第１回路ブロックと、
前記所定の動作モードで電源電力の供給を停止されずに動作する第２回路ブロックと、
前記第１回路ブロックから前記第２回路ブロックへ出力される信号を伝送する第１信号線と、
前記第２回路ブロックから前記第１回路ブロックへ出力される信号を伝送する第２信号線と、
前記第１信号線上に設けられ、デバッグ時に、出力値を、（ａ）前記所定の動作モードでの前記第１回路ブロックから前記第２回路ブロックへ入力される信号を模擬した値、および（ｂ）前記第１回路ブロックから出力される信号の値のうちの一方から他方へ切り換えるクランプ回路とを備え、
前記第１回路ブロックは、デバッグ時に外部のデバッガーとの通信を行うデバッグ処理部を備え、
前記デバッグ処理部は、前記第２信号線で前記第２回路ブロックから伝送されてくる前記信号に基づいて前記第２回路ブロックの状態を示すデバッグ信号を前記デバッガーに送信すること、
を特徴とする集積回路。 A first circuit block that stops supply of power in a predetermined operation mode;
A second circuit block that operates without stopping supply of power in the predetermined operation mode;
A first signal line for transmitting a signal output from the first circuit block to the second circuit block;
A second signal line for transmitting a signal output from the second circuit block to the first circuit block;
An output value provided on the first signal line at the time of debugging; (a) a value simulating a signal input from the first circuit block to the second circuit block in the predetermined operation mode; and (b A clamp circuit for switching from one of the signal values output from the first circuit block to the other;
The first circuit block includes a debug processing unit that communicates with an external debugger during debugging,
The debug processing unit transmits a debug signal indicating a state of the second circuit block to the debugger based on the signal transmitted from the second circuit block via the second signal line;
An integrated circuit characterized by. 前記第１回路ブロックは、プロセッサーを備え、
前記プロセッサーが、所定のプログラムに従って前記デバッグ処理部として動作すること、
を特徴とする請求項１記載の集積回路。 The first circuit block includes a processor,
The processor operates as the debug processing unit according to a predetermined program;
The integrated circuit according to claim 1. 前記クランプ回路を制御する制御回路をさらに備え、
前記制御回路は、デバッグ時に、所定のタイミングで前記クランプ回路の出力値を、（ａ）前記所定の動作モードでの前記第１回路ブロックから前記第２回路ブロックへ入力される信号を模擬した値、および（ｂ）前記第１回路ブロックから出力される信号の値のうちの一方から他方へ切り換え、
前記デバッグ処理部は、前記クランプ回路の出力値の切換後に前記第２信号線で前記第２回路ブロックから伝送されてくる前記信号に基づいて前記第２回路ブロックの状態を示すデバッグ信号を前記デバッガーに送信すること、
を特徴とする請求項１または請求項２記載の集積回路。 A control circuit for controlling the clamp circuit;
The control circuit simulates the output value of the clamp circuit at a predetermined timing during debugging, and (a) a signal input from the first circuit block to the second circuit block in the predetermined operation mode. And (b) switching from one of the signal values output from the first circuit block to the other,
The debug processing unit outputs a debug signal indicating the state of the second circuit block based on the signal transmitted from the second circuit block through the second signal line after switching the output value of the clamp circuit. Sending to
The integrated circuit according to claim 1, wherein:
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