JP6042662B2 - Wafer processing method - Google Patents
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Description
本発明は、貫通電極(Via電極)が形成されたウェーハの加工方法に関し、特に小チップ化に対応したウェーハの加工方法に関する。 The present invention relates to a method for processing a wafer on which a through electrode (Via electrode) is formed, and more particularly to a method for processing a wafer corresponding to a reduction in size.
近年、3次元実装技術として、複数の半導体チップを積層し、半導体チップ同士を接続する積層技術や、複数の半導体ウェーハを積層し、半導体ウェーハ同士を接続する積層技術の開発が進められている。この3次元実装技術として、半導体チップや半導体ウェーハを貫くVia電極を形成し、Via電極で半導体チップ同士や半導体ウェーハ同士を接続するTSV(Through Silicon Via)プロセスが知られている(例えば、特許文献1参照)。TSVプロセスでは、ワイヤボンディングと比較して、Via電極によって半導体チップ間や半導体ウェーハ間の接続長を短くでき、装置の小型化が可能になっている。 In recent years, as a three-dimensional mounting technique, development of a stacking technique for stacking a plurality of semiconductor chips and connecting the semiconductor chips, or a stacking technique for stacking a plurality of semiconductor wafers and connecting the semiconductor wafers is progressing. As this three-dimensional mounting technique, a TSV (Through Silicon Via) process is known in which a Via electrode that penetrates a semiconductor chip or a semiconductor wafer is formed and the semiconductor chips or semiconductor wafers are connected to each other with the Via electrode (for example, Patent Documents). 1). In the TSV process, compared to wire bonding, the connection length between semiconductor chips and between semiconductor wafers can be shortened by the Via electrode, and the apparatus can be downsized.
ところで、特許文献1に記載のTSVプロセスでは、半導体ウェーハ表面のVia電極の露出部分にバンプを形成し、バンプ付きの半導体ウェーハを分割して個々の半導体チップに分割している。この場合、バンプによる凹凸や半導体ウェーハの反り等の影響により、半導体ウェーハを良好に分割することが難しいという問題があった。今後、装置の小型化に伴って半導体ウェーハ上のバンプの間隔がより狭くなり、バンプ付きの半導体ウェーハを分割することが一層難しくなることが想定される。
Incidentally, in the TSV process described in
本発明はかかる点に鑑みてなされたものであり、TSVプロセスにおいて表面にバンプが配設されたウェーハを良好に分割することができるウェーハの加工方法を提供することを目的とする。 This invention is made | formed in view of this point, and it aims at providing the processing method of the wafer which can divide | segment the wafer by which the bump | vamp was arrange | positioned on the surface in the TSV process satisfactorily.
本発明のウェーハの加工方法は、半導体基板の表面に複数のデバイスが分割予定ラインによって区画され、デバイスの電極から半導体基板の裏面に向かって埋設されたVia電極を有するデバイス領域と、該デバイス領域を囲繞する外周余剰領域に面取り部を備えたウェーハを個々のデバイスに分割するウェーハの加工方法であって、外周余剰領域に切削ブレードを位置づけて所定の深さ切削し面取り部を除去する面取り部除去工程と、該面取り部除去工程後に、ウェーハの表面に樹脂を介してキャリアプレートを配設するキャリアプレート配設工程と、該キャリアプレート配設工程後に、ウェーハの裏面からVia電極の深さを検出するVia電極検出工程と、該Via電極検出工程後に、ウェーハの裏面からウェーハに対して透過性を有する波長のレーザー光線の集光点を分割予定ラインに対応する内部に位置づけて照射し改質層を分割予定ラインに沿って形成する改質層形成工程と、該改質層形成工程後に、Via電極が裏面に露出しない程度にウェーハの裏面を研削して薄化するとともに、該改質層からウェーハの表面に至るクラックを伸長させて分割する裏面研削工程と、該裏面研削工程後に、分割後のウェーハの裏面から半導体基板をエッチングしてVia電極を突出させるエッチング工程と、該エッチング工程後に、分割後のウェーハの裏面を絶縁膜で被覆する絶縁膜被覆工程と、該絶縁膜被覆工程後に、分割後のウェーハの裏面から突出したVia電極を研磨して絶縁膜から露出させると共にVia電極の頭を絶縁膜と同一面に仕上げる仕上げ工程と、該仕上げ工程後に、分割後のウェーハのVia電極の頭にバンプを配設するバンプ配設工程と、該バンプ配設工程後に、分割後のウェーハの裏面にダイシングテープを貼着すると共にウェーハの表面からキャリアプレートを取り外しウェーハをダイシングテープに移し替える移し替え工程と、から、構成される。 A wafer processing method according to the present invention includes a device region having a via electrode in which a plurality of devices are partitioned by dividing lines on a surface of a semiconductor substrate and embedded from the device electrode toward the back surface of the semiconductor substrate, and the device region A wafer processing method for dividing a wafer having a chamfered portion in an outer peripheral surplus area surrounding each of the devices into individual devices, wherein a chamfered portion is cut to a predetermined depth by positioning a cutting blade in the outer peripheral surplus region to remove the chamfer After the removing step and the chamfered portion removing step, a carrier plate arranging step for arranging a carrier plate on the surface of the wafer via a resin, and after the carrier plate arranging step, the depth of the Via electrode is adjusted from the back surface of the wafer. Via electrode detection process to be detected, and after the Via electrode detection process, the wafer has transparency to the wafer from the back side of the wafer. A modified layer forming step of forming a modified layer along the planned division line by irradiating a condensing point of a laser beam having a wavelength within the region corresponding to the planned division line, and a Via electrode after the modified layer forming step The back surface of the wafer is thinned by grinding to the extent that it is not exposed to the back surface, and the back surface grinding step of extending and dividing the crack from the modified layer to the surface of the wafer, and after the back surface grinding step , an etching step to protrude the Via electrodes of the semiconductor substrate from the back surface of the wafer by etching, after said etching step, the back surface of the wafer after splitting and insulating film coating step of coating with an insulating film, after the insulating film coating step, divided a finishing step of finishing the head of Via electrodes on the same surface as the insulating film with a Via electrodes protruding from the back surface after the wafer polished to expose from the insulating film, the fitter Later, a bump arranged step of disposing a bump on the head of the wafer Via electrodes after division, after the bump arranged step, the carrier plate from the surface of the wafer as well as attaching a dicing tape on the back surface of the wafer after splitting And a transfer step of removing the wafer and transferring the wafer to a dicing tape.
この構成によれば、絶縁膜の形成前にウェーハに対して透過性を有する波長のレーザー光線を照射するので、絶縁膜の影響を受けずに良好な改質層を形成できる。また、ウェーハがキャリアプレートに支持されるため、TSVプロセスにおいてウェーハの反りによる不具合を防止できる。また、バンプの配設前に分割予定ラインに沿ってウェーハの内部に改質層が形成され、ウェーハの薄化時に改質層に生じるクラックによってウェーハが分割される。よって、バンプによる凹凸の影響を受けることなく良好にウェーハを個々のデバイスに分割できる。特に、本発明のウェーハの加工方法では、バンプ配設前にウェーハ内に改質層が形成されるため、バンプの間隔が狭い場合でも良好にウェーハを分割できる。また、ウェーハの薄化と同時にウェーハが分割されるため、別途分割工程を設ける必要がない。また、改質層の形成前にVia電極の深さが検出されるため、改質層によってVia電極が誤検出されることがない。さらに、ウェーハの薄化前にウェーハの内部にレーザー光線が照射されるため、レーザー光線がウェーハを透過し過ぎることがなく、ウェーハの内部に良好な改質層を形成できる。 According to this configuration, since a laser beam having a wavelength having transparency is applied to the wafer before the insulating film is formed, a good modified layer can be formed without being affected by the insulating film. In addition, since the wafer is supported by the carrier plate, it is possible to prevent problems caused by warpage of the wafer in the TSV process. Further, a modified layer is formed inside the wafer along the planned dividing line before the bumps are arranged, and the wafer is divided by cracks generated in the modified layer when the wafer is thinned. Therefore, the wafer can be divided into individual devices satisfactorily without being affected by the bumps. In particular, in the wafer processing method of the present invention, since the modified layer is formed in the wafer before the bumps are disposed, the wafer can be divided well even when the distance between the bumps is narrow. Further, since the wafer is divided simultaneously with the thinning of the wafer, it is not necessary to provide a separate dividing step. In addition, since the depth of the Via electrode is detected before the modified layer is formed, the Via electrode is not erroneously detected by the modified layer. Furthermore, since the laser beam is irradiated inside the wafer before the wafer is thinned, the laser beam does not pass through the wafer too much, and a good modified layer can be formed inside the wafer.
本発明によれば、バンプ配設前にウェーハの内部に改質層を形成することで、TSVプロセスにおいて表面にバンプが配設されたウェーハを良好に分割することができる。 According to the present invention, by forming the modified layer inside the wafer before the bumps are disposed, the wafer having the bumps disposed on the surface in the TSV process can be favorably divided.
添付図面を参照して、本実施の形態に係るウェーハの加工方法について説明する。図1を参照して、加工対象となるVia電極が形成されたウェーハについて説明する。図1は、ウェーハの全体図である。なお、図1Aは、ウェーハの斜視図を示し、図1Bは、ウェーハの中心線に沿う断面図を示す。 A wafer processing method according to the present embodiment will be described with reference to the accompanying drawings. With reference to FIG. 1, the wafer in which the Via electrode used as a process target is formed is demonstrated. FIG. 1 is an overall view of a wafer. 1A shows a perspective view of the wafer, and FIG. 1B shows a cross-sectional view along the center line of the wafer.
図1に示すように、ウェーハWは、半導体基板11上に多数のデバイス12を配設して構成される。半導体基板11は、略円板状に形成されており、表面13に配列された格子状の分割予定ライン(不図示)によって複数の領域に区画されている。ウェーハWの中央には、分割予定ラインに区画された各領域にデバイス12が形成されている。ウェーハWの表面13は、複数のデバイス12が形成されたデバイス領域15と、デバイス領域15を囲む外周余剰領域16とに分けられている。ウェーハWの外周余剰領域16には面取り部17が形成されている。また、ウェーハWの外縁には、結晶方位を示すノッチ18が形成されている。
As shown in FIG. 1, the wafer W is configured by arranging a large number of
ウェーハWのデバイス領域15には、各デバイス12に対応してウェーハW内にVia電極19が埋設されている。各Via電極19は、各デバイス12の電極から半導体基板11の裏面14に向かって伸びている。Via電極19は、ウェーハWの最終的な仕上げ厚みよりも僅かに長く形成されている。Via電極19は、研削加工やCMP加工等で仕上げ厚みまでウェーハWが薄化されることで、ウェーハWの裏面14から露出される。Via電極の露出部分には、略球状のバンプ21(図10参照)が形成される。なお、ウェーハとしては、シリコンウェーハに限定されず、ガリウム砒素やシリコンカーバイド等の半導体ウェーハでもよい。
In the
このウェーハWは、面取り部除去工程、キャリアプレート配設工程、Via電極検出工程、改質層形成工程、裏面研削工程、エッチング工程、絶縁膜被覆工程、仕上げ工程、バンプ配設工程、移し替え工程を経て加工される。面取り部除去工程では、ウェーハW外周に形成された面取り部17が切削によって除去される(図2参照)。これにより、ウェーハWの薄化後にナイフエッジになりうる面取り部17が、研削加工に先だってウェーハW外周から除去される。キャリアプレート配設工程では、ウェーハWの表面13に樹脂を介してキャリアプレート22が配設される(図3参照)。
This wafer W has a chamfered portion removing process, a carrier plate arranging process, a Via electrode detecting process, a modified layer forming process, a back surface grinding process, an etching process, an insulating film coating process, a finishing process, a bump arranging process, and a transfer process. It is processed through. In the chamfered portion removing step, the chamfered
Via電極検出工程では、ウェーハWの裏面からVia電極19までの深さが検出される(図4参照)。改質層形成工程では、分割予定ラインに沿ってウェーハW内部に改質層25が形成される(図5参照)。裏面研削工程では、Via電極検出工程の検出結果に基づいて、ウェーハWの裏面14からVia電極19が露出しない程度にウェーハWの裏面14が研削される(図6参照)。このとき、研削ホイール38からの研削負荷により、改質層25を分割起点として厚さ方向にクラックが生じて、ウェーハWが個々のチップCに分割される。エッチング工程では、半導体基板11が僅かにエッチングされて、ウェーハWの裏面14からVia電極19が突出される(図7参照)。絶縁膜被覆工程では、ウェーハWの裏面14からVia電極19が突出した状態で、ウェーハWの裏面が絶縁膜27で被覆される(図8参照)。
In the Via electrode detection step, the depth from the back surface of the wafer W to the
仕上げ工程では、絶縁膜27に被覆されたウェーハWの裏面14がCMPにより研磨され、ウェーハWの裏面14からVia電極19が露出される(図9参照)。バンプ配設工程では、ウェーハWの裏面14から露出したVia電極19にバンプ21が配設される(図10参照)。移し替え工程では、キャリアプレート22からダイシングテープ64にウェーハWが移し替えられる(図11参照)。このような一連の加工により、バンプ21による凹凸やウェーハWの反りの影響を受けることなく、ウェーハWを個々のデバイスに良好に分割することが可能となっている。
In the finishing step, the
以下、図2から図11を参照して、本実施の形態に係るウェーハの加工方法について詳細に説明する。図2は面取り部除去工程、図3はキャリアプレート配設工程、図4はVia電極検出工程、図5は改質層形成工程、図6は裏面研削工程、図7はエッチング工程、図8は絶縁膜被覆工程、図9は仕上げ工程、図10はバンプ配設工程、図11は移し替え工程のそれぞれ一例を示す図である。 Hereinafter, the wafer processing method according to the present embodiment will be described in detail with reference to FIGS. 2 is a chamfered portion removing process, FIG. 3 is a carrier plate arranging process, FIG. 4 is a Via electrode detecting process, FIG. 5 is a modified layer forming process, FIG. 6 is a back grinding process, FIG. 7 is an etching process, and FIG. FIG. 9 is a diagram illustrating an example of an insulating film coating process, FIG. 9 is a finishing process, FIG. 10 is a bump disposing process, and FIG. 11 is a transfer process.
図2に示すように、面取り部除去工程では、切削装置(不図示)のチャックテーブル31上にウェーハWが保持される。ウェーハWは、デバイス12側の表面13を上に向けて、ウェーハWの中心がチャックテーブル31の回転軸(Z軸)に一致するように保持されている。切削ブレード32は、ウェーハW外周の面取り部17を除去するように、ウェーハWの外周余剰領域16(図1A参照)に位置付けられている。このとき、切削ブレード32の回転軸(Y軸)がウェーハWの中心線と一致するように位置合わせされている。そして、噴射ノズル(不図示)から切削水が噴射されると共に切削ブレード32が高速回転され、切削ブレード32によってウェーハWの面取り部17が切り込まれる。
As shown in FIG. 2, in the chamfered portion removing step, the wafer W is held on the chuck table 31 of a cutting device (not shown). The wafer W is held so that the
続いて、チャックテーブル31が回転することで、ウェーハW上側の面取り部17が切削されて、ウェーハW外周に沿った段状溝28が形成される。この場合、切削ブレード32によって、後工程である裏面研削工程での仕上げ厚さよりも深く切り込まれている。このため、ウェーハW外周には、裏面研削工程後のウェーハW外周がナイフエッジ状に残ることがない。また、切削ブレード32の回転方向は、ウェーハWに対してダウンカットになる向きに設定され、切削屑を含む切削水がウェーハW上に飛散することを抑制している。
Subsequently, as the chuck table 31 rotates, the chamfered
図3に示すように、面取り部除去工程の後にはキャリアプレート配設工程が実施される。キャリアプレート配設工程では、例えば、接着剤としての液状樹脂によってウェーハWの表面13にキャリアプレート22が配設される。キャリアプレート22は、ガラス、金属、セラミックス、剛性樹脂等の剛性の高い材料で円板状に形成されている。このキャリアプレート22により、100μm以下に薄化されたウェーハWでも安定的に支持される。また、キャリアプレート22によってウェーハWの反りが抑えられるため、後工程におけるウェーハWの反りによる不具合を防止できる。
As shown in FIG. 3, a carrier plate disposing step is performed after the chamfered portion removing step. In the carrier plate arranging step, for example, the
なお、キャリアプレート22は、例えば、ガラス及びセラミックスの場合には0.5mmから1.5mm、金属(例えば、ステンレス)の場合には0.3mmから1.0mmで形成されるが、キャリアプレート22の厚さは特に限定されない。接着剤は、特に限定されるものではなく、キャリアプレート22の材質に応じて、紫外線硬化樹脂、熱硬化樹脂、ワックス等を用いてもよい。また、キャリアプレート配設工程は、専用の装置によって実施されてもよいし、オペレータによる手作業によって実施されてもよい。また、キャリアプレート22は、ウェーハW全体を安定的に支持可能であればよく、円板状に限らず矩形状に形成されてもよい。
The
図4に示すように、キャリアプレート配設工程の後にはVia電極検出工程が実施される。Via電極検出工程では、検出装置(不図示)のチャックテーブル65上にキャリアプレート22を介してウェーハWが保持される。ウェーハWの上方には、被接触式の検出器36が位置付けられている。検出器36から半導体基板11(シリコン)に対して透過性を有する波長の光が照射されることで、ウェーハWの裏面14からVia電極19の先端29までの深さが検出される。そして、ウェーハWに対して検出器36が相対移動されることで、各デバイス12のVia電極19の深さが検出される。
As shown in FIG. 4, a Via electrode detection step is performed after the carrier plate placement step. In the Via electrode detection step, the wafer W is held on the chuck table 65 of the detection device (not shown) via the
本実施の形態の検出器36としては、ノンコンタクトゲージが用いられるが、Via電極19の深さを検出可能であればどのような構成でもよい。また、検出器36は、本実施の形態のように、Via電極検出工程の専用装置に設けられてもよいし、レーザー加工装置(不図示)にもうけられてもよい。また、ウェーハWの内部に改質層25(図5参照)が形成される前にVia電極19の検出が行われるので、改質層25がVia電極19として誤検出されることがない。
A non-contact gauge is used as the
図5に示すように、Via電極検出工程の後には改質層形成工程が実施される。改質層形成工程では、レーザー加工装置(不図示)のチャックテーブル45上にキャリアプレート22を介してウェーハWが保持される。また、加工ヘッド46の射出口がウェーハWの分割予定ラインに位置付けられ、加工ヘッド46によってウェーハWの裏面14側からレーザー光線が照射される。レーザー光線は、ウェーハWに対して透過性を有する波長であり、ウェーハWの内部に集光するように調整されている。そして、レーザー光線の集光点が調整されながら、ウェーハWに対して加工ヘッド46が相対移動されることで、ウェーハWの内部に分割予定ラインに沿った改質層25が形成される。
As shown in FIG. 5, the modified layer forming step is performed after the Via electrode detecting step. In the modified layer forming step, the wafer W is held via the
この場合、先ずウェーハWの表面13付近に集光点が調整され、全ての分割予定ラインに沿って改質層25の下端部が形成されるようにレーザー加工される。そして、集光点の高さを上動させる度に分割予定ラインに沿ってレーザー加工が繰り返されることで、ウェーハWの内部に所定の厚さの改質層25が形成される。このようにして、ウェーハWの内部に分割予定ラインに沿った分割起点が形成される。
In this case, first, the condensing point is adjusted near the
ところで、ウェーハWに所定以上(例えば、50μm以上)の厚さがないと、レーザー光線がウェーハWを透過し過ぎて、ウェーハWの内部に良好な改質層25を形成できない場合がある。また、ウェーハWの裏面14の研削後に改質層25を形成すると、研削後の裏面14の表面形状によってレーザー光線が乱反射して、ウェーハWの内部に良好な改質層25を形成できない場合がある。このため、本実施の形態では、裏面研削工程によるウェーハWの薄化前に改質層形成工程を実施することで、ウェーハWの内部に良好な改質層25を形成することを可能にしている。
By the way, if the wafer W does not have a predetermined thickness (for example, 50 μm or more), the laser beam may pass through the wafer W so that the good modified
なお、改質層25は、レーザー光線の照射によってウェーハWの内部の密度、屈折率、機械的強度やその他の物理的特性が周囲と異なる状態となり、周囲よりも強度が低下する領域のことをいう。改質層25は、例えば、溶融処理領域、クラック領域、絶縁破壊領域、屈折率変化領域であり、これらが混在した領域でもよい。
The modified
図6に示すように、改質層形成工程の後には裏面研削工程が実施される。裏面研削工程では、チャックテーブル35に保持されたウェーハWの上方に研削ユニット37が位置付けられる。そして、研削ユニット37の研削ホイール38がZ軸回りに回転しながらチャックテーブル35に近付けられ、研削ホイール38とウェーハWの裏面14とが平行状態で回転接触することでウェーハWが研削される。研削加工中は、ハイトゲージ(不図示)によってウェーハWの厚さがリアルタイムに測定される。ここでは、Via電極検出工程での検出結果に基づいてウェーハWの目標の仕上げ厚さが設定される。そして、ハイトゲージの測定結果が仕上げ厚さに近付くように研削ユニット37の送り量が制御され、Via電極19の先端29が裏面14から露出しない程度にウェーハWが研削される。
As shown in FIG. 6, a back grinding process is performed after the modified layer forming process. In the back grinding process, the grinding
研削によってウェーハWがVia電極19の先端29に近付くと、改質層25に対して研削ホイール38から研削負荷が加えられる。研削負荷によってウェーハWに改質層25を分割起点として分割予定ラインに沿って厚さ方向にクラックが生じ、ウェーハWが個々のチップCに分割される。そして、研削ホイール38によってウェーハWがVia電極19の先端29付近まで研削されると、研削ユニット37による研削加工が停止される。このとき、ウェーハW外周の面取り部17(図2参照)が面取り部除去工程において事前に除去されているため、ウェーハW外周に面取り部17が残ってナイフエッジ状に形成されることがない。よって、薄化されたウェーハW外周に欠けが生じ難くなっている。
When the wafer W approaches the
このようにウェーハWが所望の仕上げ厚さまで薄化されながら、同時に個々のチップに分割される。このため、後段でウェーハWを個々のチップCに分割するための分割工程を設ける必要がなく、工程数を削減することができる。本実施の形態では、バンプ21(図10参照)の配設前にウェーハWが分割されているため、バンプ配設後にバンプ21による凹凸の影響を受けることなくウェーハWを分割可能である。この場合、ウェーハWは、キャリアプレート22に支持されているため、ウェーハWの割れが後工程に悪影響を与えることはない。また、ウェーハWがキャリアプレート22に支持されているため、裏面研削工程においてウェーハWが薄化されて剛性が低下しても、ウェーハWの搬送時の取り扱いが容易となる。
In this way, the wafer W is divided into individual chips while being thinned to a desired finished thickness. For this reason, it is not necessary to provide a dividing step for dividing the wafer W into individual chips C in the subsequent stage, and the number of steps can be reduced. In this embodiment, since the wafer W is divided before the bump 21 (see FIG. 10) is arranged, the wafer W can be divided after the bump is arranged without being affected by the unevenness of the
図7に示すように、裏面研削工程の後にはエッチング工程が実施される。エッチング工程では、エッチング装置(不図示)のチャックテーブル41上にキャリアプレート22を介してウェーハWが保持される。そして、ウェーハWの裏面14に向けてエッチングガスが噴射され、エッチングガスをプラズマ化することでウェーハWの裏面14がエッチングされる。これにより、ウェーハWの半導体基板11(シリコン)のみが数μm除去され、ウェーハWの裏面14からVia電極19の先端29が僅かに突出する。エッチング工程により、裏面研削工程においてウェーハWの裏面14に生じる研削歪みが除去される。
As shown in FIG. 7, an etching process is implemented after a back surface grinding process. In the etching process, the wafer W is held via the
なお、エッチング工程では、ウェーハWの裏面14からVia電極19の先端29を突出させるようにエッチングすればよく、プラズマエッチングに限られない。エッチング工程では、例えば、ウェットエッチングによってウェーハWの裏面14がエッチングされてもよい。本実施の形態においては、Via電極検出工程において、Via電極19の深さを測った後に、裏面研削工程での研削量が調整されているので、エッチング量を最小に留めることができる。
In the etching process, etching may be performed so that the
図8に示すように、エッチング工程の後には絶縁膜被覆工程が実施される。絶縁膜被覆工程では、膜形成装置(不図示)のテーブル51上にキャリアプレート22を介してウェーハWが保持される。テーブル51上のウェーハWは、酸素雰囲気中で加熱することで裏面14とVia電極19の先端29が酸化され、絶縁膜27が形成される。なお、このような熱酸化法で絶縁膜27としての酸化膜(SiO2)を生成する方法に変えて、CVD法で絶縁膜27としての窒化膜(SiN)を生成してもよい。また、液状樹脂の塗布及び熱処理によりウェーハWの裏面14にポリイミド膜等の絶縁膜27を形成してもよい。この場合、個々に分割されたチップCが液状樹脂の絶縁膜27により連結される。
As shown in FIG. 8, an insulating film coating step is performed after the etching step. In the insulating film coating step, the wafer W is held on the table 51 of the film forming apparatus (not shown) via the
本実施の形態では、絶縁膜27の形成前に改質層25(図5参照)が形成されるため、絶縁膜27の形成後に改質層25を形成する場合のように、絶縁膜27によって改質層25の形成が阻害されることがない。
In the present embodiment, since the modified layer 25 (see FIG. 5) is formed before the insulating
図9に示すように、絶縁膜被覆工程の後には仕上げ工程が実施される。仕上げ工程では、研磨装置(不図示)のチャックテーブル55上にキャリアプレート22を介してウェーハWが保持される。ここでは、CMP(Chemical Mechanical Polishing)によりウェーハWの裏面14が研磨される。CMPは、研磨パッドとウェーハWとの間に研磨液を供給しつつ、研磨パッドとウェーハWとを相対的に摺動させることで研磨する。CMPによってウェーハWの裏面14の絶縁膜27が研磨されて、Via電極19の先端(頭)29が絶縁膜27から露出される。また、Via電極19の先端29が絶縁膜27と同一面に仕上げられる。
As shown in FIG. 9, a finishing process is performed after the insulating film coating process. In the finishing process, the wafer W is held via the
このようにして、ウェーハWの表面13から裏面14にわたって、ウェーハWがVia電極19によって貫通される。なお、仕上げ工程は、ウェーハWの裏面14を仕上げ研磨可能であればよく、CMPによる研磨に限定されない。仕上げ工程は、例えば、仕上げ用の研磨砥石を用いてウェーハWの裏面14が研磨されてもよい。
In this way, the wafer W is penetrated by the
図10に示すように、仕上げ工程の後にはバンプ配設工程が実施される。バンプ配設工程では、ウェーハWの裏面14から露出したVia電極19にバンプ21が配設される。バンプ21は、金等のワイヤーの先端を加熱溶融してボールを形成した後、Via電極19の露出部分に熱圧着することで形成される。バンプ21は、金、銅によって略球状に形成される。なお、バンプ配設工程では、Via電極19の先端29にバンプ21を配設可能であればよく、バンプ21の配設方法は特に限定されない。バンプ配設工程では、電界メッキ法、スクリーン印刷法等によってバンプ21が配設されてもよい。また、バンプ21の形状は、特に略球状に限定されない。
As shown in FIG. 10, a bump disposing step is performed after the finishing step. In the bump disposing step, the
図11に示すように、バンプ配設工程の後には移し替え工程が実施される。移し替え工程では、ウェーハWの裏面14側にリングフレーム63に張られたダイシングテープ64が貼着され、ウェーハWの表面13からキャリアプレート22が取り外される。移し替え工程後は、後工程においてユーザの用途に応じて適宜処理が実施される。例えば、バンプ配設工程によってウェーハWの表面13側にもバンプ21が配設されてもよい。また、絶縁膜被覆工程において液状樹脂で絶縁膜27が形成された場合には、チップ間が絶縁膜27を介して連結されているため、分割装置(不図示)において絶縁膜27が分割されてもよい。この場合、ウェーハWの表面13に保護テープが貼着され、チップC間がテープ拡張されることで絶縁膜27が分割される。
As shown in FIG. 11, a transfer process is performed after the bump arrangement process. In the transfer step, a dicing
以上のように、本実施の形態に係るウェーハの加工方法によれば、絶縁膜27の形成前にウェーハWに対して透過性を有する波長のレーザー光線を照射するので、絶縁膜27の影響を受けずに良好な改質層25を形成できる。また、ウェーハWがキャリアプレート22に支持されるため、TSVプロセスにおいてウェーハWの反りによる不具合を防止できる。また、バンプ21の配設前に分割予定ラインに沿ってウェーハWの内部に改質層25が形成され、ウェーハWの薄化時に改質層25に生じるクラックによってウェーハWが分割される。よって、バンプ21による凹凸の影響を受けることなく良好にウェーハWを個々のデバイス12に分割できる。特に、本発明のウェーハの加工方法では、バンプ21の配設前にウェーハW内に改質層25が形成されるため、バンプ21の間隔が狭い場合でも良好にウェーハWを分割できる。また、ウェーハの薄化と同時にウェーハが分割されるため、別途分割工程を設ける必要がない。さらに、ウエーハWの薄化前にウエーハWの内部にレーザー光線が照射されるため、レーザー光線がウエーハWを透過し過ぎることがなく、ウエーハWの内部に良好な改質層25を形成できる。
As described above, according to the wafer processing method according to the present embodiment, a laser beam having a wavelength having transparency is applied to the wafer W before the insulating
なお、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。上記実施の形態において、添付図面に図示されている大きさや形状などについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。 In addition, this invention is not limited to the said embodiment, It can change and implement variously. In the above-described embodiment, the size, shape, and the like illustrated in the accompanying drawings are not limited to this, and can be appropriately changed within a range in which the effect of the present invention is exhibited. In addition, various modifications can be made without departing from the scope of the object of the present invention.
例えば、上記した実施の形態においては、改質層25が分割予定ラインに沿って連続的に形成される構成としたが、この構成に限定されない。ウェーハWが分割予定ラインに沿って分割可能であれば、改質層25は分割予定ラインに沿って断続的に形成されてもよい。また、本実施の形態においては、各工程は別々の装置で実施されてもよいし、同一の装置で実施されてもよい。
For example, in the above-described embodiment, the modified
以上説明したように、本発明は、TSVプロセスにおいて表面にバンプが配設されたウェーハを良好に分割することができるという効果を有し、特に、小チップ化に対応したウェーハの加工方法に有用である。 As described above, the present invention has an effect that it is possible to satisfactorily divide a wafer having bumps disposed on the surface in the TSV process, and is particularly useful for a wafer processing method corresponding to downsizing. It is.
11 半導体基板
12 デバイス
13 表面
14 裏面
15 デバイス領域
16 外周余剰領域
17 面取り部
18 ノッチ
19 Via電極
21 バンプ
22 キャリアプレート
25 改質層
27 絶縁膜
28 段状溝
29 先端(頭)
32 切削ブレード
36 検出器
37 研削ユニット
46 加工ヘッド
DESCRIPTION OF
32
Claims (1)
外周余剰領域に切削ブレードを位置づけて所定の深さ切削し面取り部を除去する面取り部除去工程と、
該面取り部除去工程後に、ウェーハの表面に樹脂を介してキャリアプレートを配設するキャリアプレート配設工程と、
該キャリアプレート配設工程後に、ウェーハの裏面からVia電極の深さを検出するVia電極検出工程と、
該Via電極検出工程後に、ウェーハの裏面からウェーハに対して透過性を有する波長のレーザー光線の集光点を分割予定ラインに対応する内部に位置づけて照射し改質層を分割予定ラインに沿って形成する改質層形成工程と、
該改質層形成工程後に、Via電極が裏面に露出しない程度にウェーハの裏面を研削して薄化するとともに、該改質層からウェーハの表面に至るクラックを伸長させて分割する裏面研削工程と、
該裏面研削工程後に、分割後のウェーハの裏面から半導体基板をエッチングしてVia電極を突出させるエッチング工程と、
該エッチング工程後に、分割後のウェーハの裏面を絶縁膜で被覆する絶縁膜被覆工程と、
該絶縁膜被覆工程後に、分割後のウェーハの裏面から突出したVia電極を研磨して絶縁膜から露出させると共にVia電極の頭を絶縁膜と同一面に仕上げる仕上げ工程と、
該仕上げ工程後に、分割後のウェーハのVia電極の頭にバンプを配設するバンプ配設工程と、
該バンプ配設工程後に、分割後のウェーハの裏面にダイシングテープを貼着すると共にウェーハの表面からキャリアプレートを取り外しウェーハをダイシングテープに移し替える移し替え工程と、
から、構成されるウェーハの加工方法。 A plurality of devices are partitioned by dividing lines on the surface of the semiconductor substrate, a device region having a Via electrode embedded from the device electrode toward the back surface of the semiconductor substrate, and a chamfered portion in an outer peripheral surplus region surrounding the device region A wafer processing method for dividing a wafer provided with a device into individual devices,
A chamfered portion removing step of positioning a cutting blade in the outer peripheral surplus area and cutting a predetermined depth to remove the chamfered portion;
After the chamfered portion removing step, a carrier plate disposing step of disposing a carrier plate on the surface of the wafer via a resin,
Via electrode detection step of detecting the depth of the Via electrode from the back surface of the wafer after the carrier plate placement step;
After the Via electrode detection step, a condensing point of a laser beam having a wavelength that is transmissive to the wafer from the back surface of the wafer is positioned and irradiated inside the planned division line, and a modified layer is formed along the planned division line. A modified layer forming step,
After the modified layer forming step, the back surface of the wafer is ground and thinned to such an extent that the Via electrode is not exposed on the back surface, and a crack from the modified layer to the front surface of the wafer is extended and divided , ,
After the back surface grinding step, an etching step of etching the semiconductor substrate from the back surface of the divided wafer to protrude the Via electrode;
After the etching step, an insulating film coating step of covering the back surface of the divided wafer with an insulating film;
After the insulating film coating step, the via electrode protruding from the rear surface of the divided wafer is polished to be exposed from the insulating film, and the via electrode is finished on the same surface as the insulating film;
A bump disposing step of disposing a bump on the head of the Via electrode of the divided wafer after the finishing step;
After the bump placement step, a dicing tape is attached to the back surface of the divided wafer and the carrier plate is removed from the front surface of the wafer, and the wafer is transferred to the dicing tape.
A wafer processing method comprising:
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