JP5691267B2

JP5691267B2 - Semiconductor device

Info

Publication number: JP5691267B2
Application number: JP2010153961A
Authority: JP
Inventors: 昭夫岩渕; 宏憲青木
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2010-07-06
Filing date: 2010-07-06
Publication date: 2015-04-01
Anticipated expiration: 2030-07-06
Also published as: JP2012018972A

Description

本発明は、２次元電子ガスをチャンネルとして動作する半導体装置の構造に関する。 The present invention relates to a structure of a semiconductor device that operates using a two-dimensional electron gas as a channel.

２次元電子ガス（２ＤＥＧ）をチャンネルとして動作する半導体装置として、例えばＨＥＭＴ（ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）が知られている。ＨＥＭＴにおいては、電子走行層（例えばＧａＮ）と電子供給層（例えばＡｌＧａＮ）の界面における電子走行層側に２ＤＥＧが形成される。ソースとドレイン間におけるチャンネルはこの２ＤＥＧで構成され、このチャンネルがゲートによってオンオフされることによって、スイッチング動作する。 As a semiconductor device that operates using a two-dimensional electron gas (2DEG) as a channel, for example, a HEMT (High Electron Mobility Transistor) is known. In the HEMT, 2DEG is formed on the electron transit layer side at the interface between the electron transit layer (eg, GaN) and the electron supply layer (eg, AlGaN). A channel between the source and the drain is constituted by this 2DEG, and the channel is switched on and off by the gate.

特にＧａＮ系のＨＥＭＴにおいては、ＧａＮの禁制帯幅が広く、かつ電子の飽和速度が高いために、大電力での高速スイッチング動作が可能である。この場合には、低いオン抵抗が要求されると共に、５００Ｖ以上の高電圧が用いられることもあるため、各電極間の高い耐圧が要求される。この耐圧には、オフ時のソース・ドレイン間において電界が局所的に高くなる箇所の影響が大きい。すなわち、この電界集中が発生する箇所が存在すると、この箇所でアバランシェ降伏が生じやすくなるため、耐圧が低くなる。このため、こうした局所的な電界集中が発生しない構造を採用することが、高耐圧化には有効である。 In particular, in a GaN-based HEMT, GaN has a wide forbidden band and a high electron saturation speed, so that high-speed switching operation with high power is possible. In this case, a low on-resistance is required, and a high voltage of 500 V or higher may be used, so a high breakdown voltage between the electrodes is required. The withstand voltage is greatly affected by the location where the electric field is locally increased between the source and the drain in the off state. That is, if there is a location where this electric field concentration occurs, avalanche breakdown is likely to occur at this location, and the breakdown voltage is reduced. For this reason, it is effective to increase the withstand voltage by adopting a structure in which such local electric field concentration does not occur.

局所的な電界集中を抑制する構造としては、絶縁層を介してチャンネル上に形成されたフィールドプレートを設けることが有効である。このフィールドプレートは、ソース電極やゲート電極と電気的に接続される。また、こうしたフィールドプレートは、電流コラプスと呼ばれる、表面の電子トラップに起因する異常特性に対しても有効であることが知られている。こうした複数のフィールドプレートが共に設けられた構造のＨＥＭＴが特許文献１に記載されている。この構成においては、複数のフィールドプレートが多層構造で設けられ、最上部のフィールドプレートがソースと接続され、その下側のフィールドプレートがゲートと接続されている。こうした構成により、ＨＥＭＴにおける耐圧を向上させ、電流コラプスも抑制することができる。 As a structure for suppressing local electric field concentration, it is effective to provide a field plate formed on the channel through an insulating layer. This field plate is electrically connected to the source electrode and the gate electrode. It is also known that such a field plate is effective for anomalous characteristics caused by surface electron traps called current collapse. Patent Document 1 describes a HEMT having a structure in which a plurality of field plates are provided together. In this configuration, a plurality of field plates are provided in a multilayer structure, the uppermost field plate is connected to the source, and the lower field plate is connected to the gate. With such a configuration, the breakdown voltage in the HEMT can be improved and current collapse can be suppressed.

特表２００７−５３７５９４号公報JP 2007-537594 A

しかしながら、ＨＥＭＴにおいては、耐圧向上や電流コラプス以外にも問題点がある。その一つは、外部からの不純物イオンの侵入による悪影響である。こうした不純物イオンは、実装プロセス中や実装後における表面から半導体層の表面にまで侵入する。これにより、半導体表面の電荷状態が不均一になり、ＨＥＭＴの性能に悪影響が生ずる。例えば、低電位となるソース側にＮａ^＋等の正イオンが集まると、空乏層の広がりが抑制され、その結果、ＨＥＭＴの耐圧が劣化する。こうした不純物イオンの侵入に対しても上記のフィールドプレートが、ある程度の効果を奏することは明らかであるが、特許文献１に記載の構造においても、フィールドプレート間の隙間から不純物イオンが侵入する。すなわち、不純物イオンの侵入抑制効果は不充分である。 However, the HEMT has problems other than the breakdown voltage improvement and current collapse. One of them is an adverse effect caused by the entry of impurity ions from the outside. Such impurity ions penetrate from the surface during or after the mounting process to the surface of the semiconductor layer. This makes the charge state on the semiconductor surface non-uniform and adversely affects the performance of the HEMT. For example, when positive ions such as Na ⁺ gather on the source side having a low potential, the spread of the depletion layer is suppressed, and as a result, the breakdown voltage of the HEMT is deteriorated. Although it is clear that the above-described field plate has a certain effect against such intrusion of impurity ions, even in the structure described in Patent Document 1, impurity ions enter from the gap between the field plates. That is, the effect of suppressing the entry of impurity ions is insufficient.

すなわち、２ＤＥＧをチャンネルとして用いる半導体装置において、不純物イオンの侵入による悪影響を排除することは困難であった。 That is, in a semiconductor device using 2DEG as a channel, it is difficult to eliminate an adverse effect due to intrusion of impurity ions.

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。 The present invention has been made in view of such problems, and an object thereof is to provide an invention that solves the above problems.

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１の半導体層上に形成された第２の半導体層と前記第１の半導体層とのヘテロ接合界面の２次元電子ガスが前記第２の半導体層上に形成された２つの主電極間のチャンネルとして機能し、電流が前記２次元電子ガスを介して前記２つの主電極間で流れるチャンネル領域上において、前記第２の半導体層の表面及び前記２つの主電極上に形成された絶縁層を介して、前記２つの主電極の一方と接続された第１のフィールドプレートが形成された構成を具備する半導体装置であって、前記第１のフィールドプレートが、前記２つの主電極のうちの一方から、前記２つの主電極のうちの他方に達する前記チャンネル領域上を覆うように形成され、前記絶縁層はＳｉＯ _２で構成され、前記第２の半導体層の表面と前記第１のフィールドプレートまでの距離が２μｍ以上とされたことを特徴とする。
本発明の半導体装置は、前記第１のフィールドプレートが接地電位とされたことを特徴とする。
本発明の半導体装置は、前記第１のフィールドプレート下の前記絶縁層中に、前記２つの主電極のうちの他方と接続され前記２つの主電極のうちの一方の側に向かって延伸する形態をもつ第２のフィールドプレートを具備することを特徴とする。
本発明の半導体装置において、前記２つの主電極のうちの一方は前記第２の半導体層とショットキー接合され、前記２つの主電極のうちの他方は前記第２の半導体層とオーミック接合され、前記２つの主電極間でダイオード動作することを特徴とする。
本発明の半導体装置において、前記２つの主電極は共に前記第２の半導体層とオーミック接合され、前記２つの主電極間の前記第２の半導体層上に、前記２次元電子ガスの制御を行うゲート電極が形成されたことを特徴とする。
本発明の半導体装置は、前記第１のフィールドプレート下の前記絶縁層中に、前記ゲート電極と接続され前記２つの主電極のうちの他方に向かって延伸する形態をもつ第３のフィールドプレートを具備することを特徴とする。
本発明の半導体装置は、前記第１のフィールドプレート下の前記絶縁層中に、前記２つの主電極のうちの一方と接続され前記２つの主電極のうちの他方に向かって延伸する形態をもつ第４のフィールドプレートを具備することを特徴とする。
本発明の半導体装置は、前記第１のフィールドプレート下の前記絶縁層中に、前記ゲート電極の側から前記２つの主電極のうちの他方の側に向かって、容量結合された複数のプレートが形成されたことを特徴とする。
In order to solve the above problems, the present invention has the following configurations.
In the semiconductor device of the present invention, a two-dimensional electron gas at a heterojunction interface between the second semiconductor layer formed on the first semiconductor layer and the first semiconductor layer is formed on the second semiconductor layer. On the surface of the second semiconductor layer and on the two main electrodes on a channel region that functions as a channel between the two main electrodes and a current flows between the two main electrodes through the two-dimensional electron gas. A semiconductor device having a configuration in which a first field plate connected to one of the two main electrodes is formed through an insulating layer formed on the semiconductor device, wherein the first field plate is the 2 One of the two main electrodes is formed to cover the channel region reaching the other of the two main electrodes , the insulating layer is made of SiO ₂ , and the surface of the second semiconductor layer The first The distance to the field plate is 2 μm or more .
The semiconductor device of the present invention is characterized in that the first field plate is set to a ground potential .
In the semiconductor device of the present invention, the insulating layer under the first field plate is connected to the other of the two main electrodes and extends toward one side of the two main electrodes. And a second field plate having.
In the semiconductor device of the present invention, one of the two main electrodes is in Schottky junction with the second semiconductor layer, and the other of the two main electrodes is in ohmic contact with the second semiconductor layer, A diode operation is performed between the two main electrodes.
In the semiconductor device of the present invention, the two main electrodes are both in ohmic contact with the second semiconductor layer, and the two-dimensional electron gas is controlled on the second semiconductor layer between the two main electrodes. A gate electrode is formed.
In the semiconductor device of the present invention, a third field plate connected to the gate electrode and extending toward the other of the two main electrodes is formed in the insulating layer under the first field plate. It is characterized by comprising.
The semiconductor device according to the present invention has a configuration in which the insulating layer under the first field plate is connected to one of the two main electrodes and extends toward the other of the two main electrodes. A fourth field plate is provided.
In the semiconductor device according to the present invention, a plurality of plates capacitively coupled from the gate electrode side toward the other side of the two main electrodes are formed in the insulating layer under the first field plate. It is formed.

本発明は以上のように構成されているので、２ＤＥＧをチャンネルとして用いる半導体装置において、不純物イオンの侵入による悪影響を排除することができる。 Since the present invention is configured as described above, in a semiconductor device using 2DEG as a channel, adverse effects due to intrusion of impurity ions can be eliminated.

本発明の実施の形態に係る半導体装置の上面図（ａ）及びそのＡ−Ａ方向における断面図（ｂ）である。It is the top view (a) of the semiconductor device which concerns on embodiment of this invention, and sectional drawing (b) in the AA direction. 本発明の実施の形態に係る半導体装置の第１の変形例の断面図である。It is sectional drawing of the 1st modification of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の第２の変形例の断面図である。It is sectional drawing of the 2nd modification of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の第３の変形例の断面図である。It is sectional drawing of the 3rd modification of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の第４の変形例の断面図である。It is sectional drawing of the 4th modification of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の第５の変形例の断面図である。It is sectional drawing of the 5th modification of the semiconductor device which concerns on embodiment of this invention.

本発明の半導体装置は、２つの主電極間に形成された２次元電子ガス（２ＤＥＧ）がチャンネルとして用いられるＨＥＭＴ（ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）である。２つの主電極間には、絶縁層を介してチャンネル領域全体を覆った形態でフィールドプレートが形成されている。 The semiconductor device of the present invention is a HEMT (High Electron Mobility Transistor) in which a two-dimensional electron gas (2DEG) formed between two main electrodes is used as a channel. A field plate is formed between the two main electrodes so as to cover the entire channel region via an insulating layer.

以下、本発明の実施の形態となる半導体装置につき説明する。図１は、この半導体装置１０の上面図（ａ）、及びそのＡ−Ａ方向の断面図（ｂ）である。 Hereinafter, a semiconductor device according to an embodiment of the present invention will be described. FIG. 1 is a top view (a) of the semiconductor device 10 and a cross-sectional view (b) in the AA direction thereof.

この半導体装置１０においては、第１の半導体層である電子走行層１１上に、第２の半導体層である電子供給層１２が形成されている。これらの界面（ヘテロ接合界面）における電子走行層１１側に、２次元電子ガス（２ＤＥＧ）層１３が形成される。この２ＤＥＧは、電子供給層１２表面に形成された第１の主電極（２つの主電極のうちの一方）であるソース電極１４と、同様にこの表面に形成された第２の主電極（２つの主電極のうちの他方）であるドレイン電極１５との間を流れるチャンネルの主体となる。ソース電極１４とドレイン電極１５の間の電子供給層１２表面には、ゲート電極１６が形成されている。また、上記の構造を覆って絶縁層１７が形成されている。なお、図１では省略されているが、電子走行層１１は、基板上に形成されている。 In this semiconductor device 10, an electron supply layer 12 that is a second semiconductor layer is formed on an electron transit layer 11 that is a first semiconductor layer. A two-dimensional electron gas (2DEG) layer 13 is formed on the electron transit layer 11 side at these interfaces (heterojunction interfaces). The 2DEG includes a source electrode 14 that is a first main electrode (one of two main electrodes) formed on the surface of the electron supply layer 12 and a second main electrode (2 It becomes the main body of the channel flowing between the drain electrode 15 which is the other of the two main electrodes). A gate electrode 16 is formed on the surface of the electron supply layer 12 between the source electrode 14 and the drain electrode 15. An insulating layer 17 is formed so as to cover the above structure. Although omitted in FIG. 1, the electron transit layer 11 is formed on the substrate.

ソース電極１４からドレイン電極１５の間の２ＤＥＧ層１３が形成された領域がこの半導体装置１０におけるチャンネル領域となる。このチャンネル領域上の絶縁層１７上において、第１のフィールドプレート１８が形成されている。すなわち、第１のフィールドプレート１８は、２つの主電極のうちの一方から他方に達するチャンネル領域上を覆うように形成されている。第１のフィールドプレート１８は、ビア配線１９を介してソース電極１４に接続されている。このため、第１のフィールドプレート１８は、ソース電極１４と同電位（通常は接地電位）とされる。 A region where the 2DEG layer 13 between the source electrode 14 and the drain electrode 15 is formed becomes a channel region in the semiconductor device 10. A first field plate 18 is formed on the insulating layer 17 on the channel region. That is, the first field plate 18 is formed so as to cover the channel region reaching from one of the two main electrodes to the other. The first field plate 18 is connected to the source electrode 14 via the via wiring 19. For this reason, the first field plate 18 is set to the same potential as that of the source electrode 14 (usually a ground potential).

電子走行層１１は、ノンドープの単結晶ＧａＮ層であり、例えばシリコン基板上にエピタキシャル成長によって形成される。その厚さは例えば０．５〜１０μｍ程度である。基板上に電子走行層１１を直接成長させるのではなく、緩衝層を挟んで成長させてもよい。電子走行層１１は、例えばＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法によって基板上に形成することができる。 The electron transit layer 11 is a non-doped single crystal GaN layer, and is formed by, for example, epitaxial growth on a silicon substrate. The thickness is, for example, about 0.5 to 10 μm. Instead of directly growing the electron transit layer 11 on the substrate, the electron transit layer 11 may be grown with a buffer layer interposed therebetween. The electron transit layer 11 can be formed on a substrate by, for example, MOCVD (Metal Organic Chemical Vapor Deposition).

電子供給層１２は、例えば混晶Ａｌ_ｘＧａ_１−ｘＮ（ｘ＝０．１〜０．４）であり、その厚さは５〜５０ｎｍ程度である。ＡｌＧａＮの格子定数はＧａＮよりも小さく、電子濃度が高い。周知のように、この構造においては、バンド構造の不連続性が発生するために、電子走行層１１と電子供給層１２の界面における電子走行層１１側に電子が蓄積し、２次元電子ガス（２ＤＥＧ）層１３が形成される。電子供給層１２も、例えばＭＯＣＶＤ法によって電子走行層１１上に形成することができる。 The electron supply layer 12 is, for example, mixed crystal Al _x Ga _1-x N (x = 0.1 to 0.4), and the thickness thereof is about 5 to 50 nm. AlGaN has a smaller lattice constant than GaN and a higher electron concentration. As is well known, in this structure, discontinuity of the band structure occurs, so that electrons accumulate on the electron transit layer 11 side at the interface between the electron transit layer 11 and the electron supply layer 12, and the two-dimensional electron gas ( 2DEG) layer 13 is formed. The electron supply layer 12 can also be formed on the electron transit layer 11 by, for example, the MOCVD method.

ソース電極１４とドレイン電極１５は、電子供給層１２とオーミック接合できる金属として、例えばＴｉ／Ａｕ等で構成される。これにより、電流は２ＤＥＧを介してソース電極１４とドレイン電極１５間を流れる。ゲート電極１６は、電子供給層１２とショットキー接合され、電子供給層１２中に空乏層を形成する材料で構成され、例えばＮｉ／Ａｕが用いられる。また、この半導体装置１０（ＨＥＭＴ）のゲート閾値を正の電圧としてノーマリーオフ動作させるためには、ｐ型金属酸化物半導体（例えばＮｉＯ_ｘ）等を用いることもできる。この場合、ｐ型金属酸化物半導体と金属との積層構造を用いることができる。 The source electrode 14 and the drain electrode 15 are made of, for example, Ti / Au as a metal capable of ohmic contact with the electron supply layer 12. As a result, current flows between the source electrode 14 and the drain electrode 15 via 2DEG. The gate electrode 16 is a Schottky junction with the electron supply layer 12 and is made of a material that forms a depletion layer in the electron supply layer 12. For example, Ni / Au is used. Further, a p-type metal oxide semiconductor (for example, NiO _x ) or the like can be used to perform a normally-off operation with the gate threshold of the semiconductor device 10 (HEMT) as a positive voltage. In this case, a stacked structure of a p-type metal oxide semiconductor and a metal can be used.

絶縁層１７は、例えばＳｉＯ_２やＳｉＮ_ｘで構成され、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法等によって、ソース電極１４、ドレイン電極１５、ゲート電極１６上を被覆し、例えば３μｍ程度の厚さとすることができる。 The insulating layer 17 is made of, for example, SiO ₂ or SiN _x , and covers the source electrode 14, the drain electrode 15, and the gate electrode 16 by a CVD (Chemical Vapor Deposition) method or the like, and has a thickness of about 3 μm, for example. it can.

ビア配線１９は、ソース電極１４上の絶縁層１７中に開口を形成し、この開口内部を金属材料で充填することによって形成される。第１のフィールドプレート１８は、ソース電極１４やドレイン電極１５と同様の金属で構成することができ、ビア配線１９を形成した後に形成する。 The via wiring 19 is formed by forming an opening in the insulating layer 17 on the source electrode 14 and filling the opening with a metal material. The first field plate 18 can be made of the same metal as the source electrode 14 and the drain electrode 15 and is formed after the via wiring 19 is formed.

この構成においては、第１のフィールドプレート１８は、図１（ｂ）中の上側から侵入する不純物イオンに対するシールドとして機能する。ただし、第１のフィールドプレート１８は、特許文献１等に記載のフィールドプレートとは異なり、チャンネル内の電界集中の緩和に用いられるものではないため、チャンネル（半導体表面）までの距離を長くとることが好ましい。また、動作の安定化という観点からは、その電位は接地電位とすることが好ましいため、ソース電極１４と電気的に接続することが好ましい。この場合、最大で６００Ｖ程度の高圧が印加されるドレイン電極１５と第１のフィールドプレート１８との間の耐圧を高めることが必要になる。これらのために、絶縁層１７の厚さは、その材料をＳｉＯ_２とした場合には、２μｍ以上とすることが好ましい。 In this configuration, the first field plate 18 functions as a shield against impurity ions entering from the upper side in FIG. However, unlike the field plate described in Patent Document 1 or the like, the first field plate 18 is not used for alleviating electric field concentration in the channel, and therefore requires a long distance to the channel (semiconductor surface). Is preferred. Further, from the viewpoint of stabilizing the operation, the potential is preferably the ground potential, and thus it is preferably electrically connected to the source electrode 14. In this case, it is necessary to increase the breakdown voltage between the drain electrode 15 to which a high voltage of about 600 V is applied at the maximum and the first field plate 18. Therefore, the thickness of the insulating layer 17 is preferably 2 μm or more when the material is SiO ₂ .

また、図１の構造の上部に更に絶縁層を形成し、その上にボンディングワイヤを接続するための電極パッドを形成する場合もある。こうした場合においては、この電極パッドの電位がチャンネル領域に影響を与えることがあるが、上記の構成の第１のフィールドプレート１８を用いることにより、この影響は除去される。 In some cases, an insulating layer is further formed on the structure of FIG. 1, and an electrode pad for connecting a bonding wire is formed thereon. In such a case, the potential of the electrode pad may affect the channel region, but this influence is eliminated by using the first field plate 18 having the above-described configuration.

すなわち、上記の構造においては、第１のフィールドプレート１８によって、外部からの不純物イオンの影響や電極パッドの影響を除去することが可能となる。これにより、安定した動作をする半導体装置（ＨＥＭＴ）を得ることができる。 That is, in the above structure, the first field plate 18 can remove the influence of external impurity ions and the influence of the electrode pad. Thereby, a semiconductor device (HEMT) that operates stably can be obtained.

なお、ソース電極に接続されたフィールドプレートを用いた場合には、例えばＯＫＩテクニカルレビュー、第２１１号、Ｖｏｌ．７４、Ｎｏ．３、９０頁（２００７年１０月）に記載されているように、電界強度の最大値はフィールドプレートがない場合と比べて低くなるものの、ドレイン電極側のフィールドプレート端部直下に電界強度の高まった領域が形成される。この影響を緩和するためには、電子走行層１１と電子供給層１２との界面の２ＤＥＧ層１３における電子濃度を高めることが有効である。これは、電子供給層１２を厚くする、電子供給層１２中のドナー濃度を高める、等によって実現できる。この場合には、この半導体装置１０のオン抵抗を低減することも可能である。 In the case where a field plate connected to the source electrode is used, for example, OKI Technical Review, No. 211, Vol. 74, no. 3, 90 (October 2007), the maximum value of the electric field strength is lower than that without the field plate, but the electric field strength increases just below the end of the field plate on the drain electrode side. Areas are formed. In order to alleviate this effect, it is effective to increase the electron concentration in the 2DEG layer 13 at the interface between the electron transit layer 11 and the electron supply layer 12. This can be realized by increasing the thickness of the electron supply layer 12, increasing the donor concentration in the electron supply layer 12, or the like. In this case, the on-resistance of the semiconductor device 10 can be reduced.

上記の構成は、第１のフィールドプレート１８をＨＥＭＴに用いた例である。しかしながら、同様の構成は、ＨＥＭＴ以外においても、２ＤＥＧをチャンネルとして動作する半導体装置に対しても適用できる。図２は、上記の形態の第１の変形例として、２ＤＥＧを用いたショットキーバリアダイオード（ＦＥＳＢＤ：ＦｉｅｌｄＥｆｆｅｃｔＳｃｏｔｔｋｙＢａｒｒｉｅｒＤｉｏｄｅ）に対して同様の構成の第１のフィールドプレート１８を適用した構成の断面図である。この半導体装置２０においては、前記と同様の電子走行層１１と電子供給層１２が用いられるが、ゲート電極が用いられず、アノード電極２１とカソード電極２２間に２ＤＥＧ層１３からなるチャンネルが形成される。アノード電極２１は電子供給層１２とショットキー接合され、カソード電極２２は電子供給層１２とオーミック接合される。アノード電極２１と電子供給層１２との間がショットキーダイオードとして機能する。この場合においても、第１のフィールドプレート１８によって、外部からの不純物イオンの影響や電極パッドの影響を除去するという、上記と同様の効果が得られることは明らかである。 The above configuration is an example in which the first field plate 18 is used for HEMT. However, the same configuration can be applied to a semiconductor device that operates using 2DEG as a channel other than the HEMT. FIG. 2 shows a configuration in which the first field plate 18 having the same configuration is applied to a Schottky barrier diode (FESBD) using 2DEG as a first modification of the above embodiment. It is sectional drawing. In this semiconductor device 20, the electron transit layer 11 and the electron supply layer 12 similar to the above are used, but the gate electrode is not used, and a channel composed of the 2DEG layer 13 is formed between the anode electrode 21 and the cathode electrode 22. The The anode electrode 21 is Schottky joined to the electron supply layer 12, and the cathode electrode 22 is ohmic joined to the electron supply layer 12. A space between the anode electrode 21 and the electron supply layer 12 functions as a Schottky diode. Even in this case, it is obvious that the first field plate 18 can obtain the same effect as described above, that is, the influence of impurity ions from the outside and the influence of the electrode pad are removed.

また、第１のフィールドプレート１８と共に、特許文献１等に記載された従来のフィールドプレートを用いることもできる。この場合には、従来のフィールドプレートは第１のフィールドプレート１８下の絶縁層１７中に形成すればよい。図３は、この一例である第２の変形例となる半導体装置３０の断面図である。この構成においては、第１のフィールドプレート１８の下層に、第２のフィールドプレート（ドレインフィールドプレート）３１が形成されている。第１のフィールドプレート１８と半導体表面（電子供給層１２）までの距離（絶縁層１７の厚さ）を３μｍ程度とした場合には、第２のフィールドプレート３１は、半導体表面から例えば１．３μｍ程度の位置に設置することが可能である。第２のフィールドプレート３１は、ビア配線３２を介してドレイン電極１５に接続され、ドレインと同電位とされる。第２のフィールドプレート３１は、第１のフィールドプレート１８よりもチャンネルに近い位置に設置されるため、第２のフィールドプレート３１の及ぼす電気的効果は第１のフィールドプレート１８よりも大きい。また、第１のフィールドプレート１８は、第２のフィールドプレート３１の上層に形成されるため、第１のフィールドプレート１８の存在によって第２のフィールドプレート３１の及ぼす電気的効果が受ける影響はほとんどない。なお、この構成の場合には、第１のフィールドプレート１８はドレイン電極１５まで覆う必要はなく、第２のフィールドプレート３１までの間を覆えばよいため、第１のフィールドプレート１８の長さを短くすることができる。 In addition to the first field plate 18, a conventional field plate described in Patent Document 1 or the like can be used. In this case, the conventional field plate may be formed in the insulating layer 17 under the first field plate 18. FIG. 3 is a cross-sectional view of a semiconductor device 30 according to a second modification which is an example of this. In this configuration, a second field plate (drain field plate) 31 is formed below the first field plate 18. When the distance (the thickness of the insulating layer 17) between the first field plate 18 and the semiconductor surface (electron supply layer 12) is about 3 μm, the second field plate 31 is, for example, 1.3 μm from the semiconductor surface. It is possible to install at a certain position. The second field plate 31 is connected to the drain electrode 15 through the via wiring 32 and has the same potential as the drain. Since the second field plate 31 is installed at a position closer to the channel than the first field plate 18, the electrical effect exerted by the second field plate 31 is greater than that of the first field plate 18. Further, since the first field plate 18 is formed in an upper layer of the second field plate 31, the presence of the first field plate 18 hardly affects the electrical effect exerted by the second field plate 31. . In the case of this configuration, the first field plate 18 does not need to cover up to the drain electrode 15, and may cover the space up to the second field plate 31. Therefore, the length of the first field plate 18 is increased. Can be shortened.

同様に、ゲートフィールドプレートが用いられた第３の変形例である半導体装置４０、ソースフィールドプレートが用いられた第４の変形例である半導体装置５０の断面図を図４、図５にそれぞれ示す。半導体装置４０（図４）においては、第３のフィールドプレート（ゲートフィールドプレート）４１はビア配線４２を介してゲート電極１６に、半導体装置５０（図５）においては、第４のフィールドプレート（ソースフィールドプレート）５１はビア配線５２を介してソース電極１４に接続されている。第３のフィールドプレート４１、第４のフィールドプレート５１が、特許文献１等に記載された効果である電界集中の緩和をもたらすことは明らかである。こうした場合においても、第１のフィールドプレート１８は、上記と同様の効果を奏する。 Similarly, FIG. 4 and FIG. 5 show sectional views of a semiconductor device 40, which is a third modification using a gate field plate, and a semiconductor device 50, which is a fourth modification using a source field plate, respectively. . In the semiconductor device 40 (FIG. 4), the third field plate (gate field plate) 41 is connected to the gate electrode 16 via the via wiring 42, and in the semiconductor device 50 (FIG. 5), the fourth field plate (source). A field plate 51 is connected to the source electrode 14 through a via wiring 52. It is clear that the third field plate 41 and the fourth field plate 51 provide relaxation of electric field concentration, which is the effect described in Patent Document 1 and the like. Even in such a case, the first field plate 18 has the same effect as described above.

この他、第１のフィールドプレート１８の下層の形態は、任意である。図６は、ソースフィールドプレートとドレインフィールドプレートとの間に容量結合された複数のプレートを設けた第５の変形例である半導体装置６０の断面図である。ここでは、第２のフィールドプレート（ドレインフィールドプレート）３１と第４のフィールドプレート（ソースフィールドプレート）５１を設け、この間に容量結合ブレート６１、６２を複数配列している。各容量結合プレート６１、６２の間、及びこれらと第２のフィールドプレート３１、第４のフィールドプレート５１との間は絶縁層１７によって絶縁されているため、これらは容量結合された形態となっている。この構成により、各容量結合プレート６１、６２の電位は、第４のフィールドプレート５１の電位から第２のフィールドプレート３１の電位までをこのプレートの数だけ均等に分割した電位とほぼ等しい。この際、各容量結合プレート６１、６２と半導体表面までの距離は、第２のフィールドプレート３１、第４のフィールドプレート５１と半導体表面までの距離と同等であるため、同様にチャンネル領域に電気的効果を及ぼす。このため、半導体表面の電位分布をより平滑化することができ、電界集中をより緩和することができる。 In addition, the form of the lower layer of the first field plate 18 is arbitrary. FIG. 6 is a cross-sectional view of a semiconductor device 60 which is a fifth modified example in which a plurality of capacitively coupled plates are provided between a source field plate and a drain field plate. Here, a second field plate (drain field plate) 31 and a fourth field plate (source field plate) 51 are provided, and a plurality of capacitive coupling blades 61 and 62 are arranged therebetween. Since each of the capacitive coupling plates 61 and 62 and the second field plate 31 and the fourth field plate 51 are insulated by the insulating layer 17, they are capacitively coupled. Yes. With this configuration, the potentials of the capacitive coupling plates 61 and 62 are substantially equal to the potential obtained by equally dividing the potential of the fourth field plate 51 to the potential of the second field plate 31 by the number of the plates. At this time, the distances between the capacitive coupling plates 61 and 62 and the semiconductor surface are the same as the distances between the second field plate 31 and the fourth field plate 51 and the semiconductor surface. Has an effect. For this reason, the potential distribution on the semiconductor surface can be further smoothed, and the electric field concentration can be further relaxed.

第２〜第５の変形例において、第１のフィールドプレート１８は、第２のフィールドプレート（ドレインフィールドプレート）３１、第３のフィールドプレート（ゲートフィールドプレート）４１、第４のフィールドプレート（ソースフィールドプレート）５１、容量結合ブレート６１、６２の２μｍ以上上側に絶縁層１７を介して形成することが好ましい。これによって、半導体表面における第１のフィールドプレート１８の電気的影響を低減し、代わりに第２のフィールドプレート３１、第３のフィールドプレート４１、第４のフィールドプレート）５１、容量結合ブレート６１、６２の電気的影響を高めることができる。こうした構成は、絶縁層１７を、第２のフィールドプレート３１、第３のフィールドプレート４１、第４のフィールドプレート）５１、容量結合ブレート６１、６２を形成する前と、その後の２回に分割して形成することによって容易に実現できる。 In the second to fifth modifications, the first field plate 18 includes a second field plate (drain field plate) 31, a third field plate (gate field plate) 41, a fourth field plate (source field). Plate) 51 and capacitive coupling plates 61 and 62, preferably 2 μm or more above, with insulating layer 17 interposed. As a result, the electrical influence of the first field plate 18 on the semiconductor surface is reduced. Instead, the second field plate 31, the third field plate 41, the fourth field plate) 51, and the capacitive coupling blades 61 and 62. Can increase the electrical effect. In such a configuration, the insulating layer 17 is divided into the second field plate 31, the third field plate 41, the fourth field plate) 51, and the capacitive coupling blades 61 and 62 before and after that. This can be easily realized.

その他、第１のフィールドプレートの下層の構成は、半導体装置（ＨＥＭＴ）における一般的な構成とすることができる。 In addition, the configuration of the lower layer of the first field plate can be a general configuration in a semiconductor device (HEMT).

なお、上記の例においては、電子走行層としてＧａＮ、電子供給層としてＡｌＧａＮを用いた例につき記載したが、２次元電子ガスが用いられる半導体装置であれば、同様の効果を奏することは明らかである。すなわち、上記の材料以外においても本願発明が適用できることは明らかである。 In the above example, an example in which GaN is used as the electron transit layer and AlGaN is used as the electron supply layer is described. However, it is obvious that the same effect can be obtained if the semiconductor device uses a two-dimensional electron gas. is there. That is, it is obvious that the present invention can be applied to materials other than the above materials.

また、絶縁層の材料等も、同様の構造を形成することができ、耐圧が維持できる限りにおいて任意である。第１のフィールドプレートと半導体層表面までの距離、第２〜第４のフィールドプレート、容量結合プレートと半導体表面までの距離、第１のフィールドプレートと第２〜第４のフィールドプレート、容量結合プレートとの距離は、絶縁層の特性（誘電率等）によって適宜設定される。また、第２〜第４のフィールドプレートや容量結合プレートを用いる場合には、第２〜第４のフィールドプレートや容量結合プレートと半導体表面の間の絶縁層（下層側）と、第１のフィールドプレートと第２〜第４のフィールドプレートや容量結合プレートの間の絶縁層（上層側）とで、異なる材料を用いることも可能である。 The material of the insulating layer is arbitrary as long as the same structure can be formed and the withstand voltage can be maintained. Distance from first field plate to semiconductor layer surface, second to fourth field plates, distance from capacitive coupling plate to semiconductor surface, first field plate and second to fourth field plates, capacitive coupling plate Is appropriately set depending on the characteristics (dielectric constant, etc.) of the insulating layer. When the second to fourth field plates or capacitive coupling plates are used, an insulating layer (lower layer side) between the second to fourth field plates or capacitive coupling plate and the semiconductor surface, and the first field are used. It is also possible to use different materials for the plate and the insulating layer (upper layer side) between the second to fourth field plates and the capacitive coupling plate.

１０、２０、３０、４０，５０、６０半導体装置
１１電子走行層（第１の半導体層）
１２電子供給層（第２の半導体層）
１３２次元電子ガス（２ＤＥＧ：２ＤｉｍｅｎｓｉｏｎａｌＥｌｅｃｔｒｏｎＧａｓ）層
１４ソース電極（２つの主電極のうちの一方）
１５ドレイン電極（２つの主電極のうちの他方）
１６ゲート電極
１７絶縁層
１８第１のフィールドプレート
１９、３２、４２、５２ビア配線
２１アノード電極（２つの主電極のうちの一方）
２２カソード電極（２つの主電極のうちの他方）
３１第２のフィールドプレート
４１第３のフィールドプレート
５１第４のフィールドプレート
６１、６２容量結合プレート 10, 20, 30, 40, 50, 60 Semiconductor device 11 Electron travel layer (first semiconductor layer)
12 Electron supply layer (second semiconductor layer)
13 Two-dimensional electron gas (2DEG: 2 Dimensional Electron Gas) layer 14 Source electrode (one of two main electrodes)
15 Drain electrode (the other of the two main electrodes)
16 Gate electrode 17 Insulating layer 18 First field plate 19, 32, 42, 52 Via wiring 21 Anode electrode (one of two main electrodes)
22 Cathode electrode (the other of the two main electrodes)
31 Second field plate 41 Third field plate 51 Fourth field plate 61, 62 Capacitive coupling plate

Claims

A two-dimensional electron gas at a heterojunction interface between the second semiconductor layer formed on the first semiconductor layer and the first semiconductor layer is between the two main electrodes formed on the second semiconductor layer. An insulating layer formed on the surface of the second semiconductor layer and the two main electrodes on a channel region that functions as a channel and a current flows between the two main electrodes via the two-dimensional electron gas. A semiconductor device having a configuration in which a first field plate connected to one of the two main electrodes is formed,
Wherein the first field plate, wherein the one of the two main electrodes, is formed to cover the channel region on reaching the other of the two main electrodes, the insulating layer is composed of SiO ₂ A semiconductor device, wherein a distance between the surface of the second semiconductor layer and the first field plate is 2 μm or more .

The semiconductor device according to claim 1, wherein the first field plate is set to a ground potential.

A second field plate connected to the other of the two main electrodes and extending toward one side of the two main electrodes in the insulating layer under the first field plate The semiconductor device according to claim 1, further comprising:

One of the two main electrodes is in Schottky junction with the second semiconductor layer, and the other of the two main electrodes is in ohmic contact with the second semiconductor layer,
4. The semiconductor device according to claim 1, wherein a diode operation is performed between the two main electrodes. 5.

The two main electrodes are both in ohmic contact with the second semiconductor layer, and a gate electrode for controlling the two-dimensional electron gas is formed on the second semiconductor layer between the two main electrodes. The semiconductor device according to any one of claims 1 to 3, wherein

The insulating layer under the first field plate includes a third field plate connected to the gate electrode and extending toward the other of the two main electrodes. The semiconductor device according to claim 5.

A fourth field plate connected to one of the two main electrodes and extending toward the other of the two main electrodes in the insulating layer under the first field plate; The semiconductor device according to claim 5, wherein:

In the insulating layer under the first field plate,
8. A plurality of capacitively coupled plates are formed from the side of the gate electrode toward the other side of the two main electrodes. A semiconductor device according to 1.