JP5592970B2 - Semiconductor device and method of fusing semiconductor device - Google Patents
Semiconductor device and method of fusing semiconductor device Download PDFInfo
- Publication number
- JP5592970B2 JP5592970B2 JP2013087090A JP2013087090A JP5592970B2 JP 5592970 B2 JP5592970 B2 JP 5592970B2 JP 2013087090 A JP2013087090 A JP 2013087090A JP 2013087090 A JP2013087090 A JP 2013087090A JP 5592970 B2 JP5592970 B2 JP 5592970B2
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- pad
- semiconductor device
- corner
- formation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
本発明は半導体装置に関し、特にヒューズ素子によってメモリの冗長救済を行う半導体装置およびそのヒューズ溶断方法に関する。 The present invention relates to a semiconductor device, and more particularly, to a semiconductor device that performs redundant relief of a memory by a fuse element and a fuse fusing method thereof.
半導体回路のメモリ設計などにおいて、特性不良となったセルを冗長セルで代替することが一般的に行われている。この不良セルを冗長セルに代替する作業は、一般的に半導体回路内に形成されたヒューズ素子を切断することで行われる。 In memory design of a semiconductor circuit or the like, it is a common practice to replace a cell having a defective characteristic with a redundant cell. The operation of substituting this defective cell with a redundant cell is generally performed by cutting a fuse element formed in a semiconductor circuit.
一方、近年では半導体回路の設計は、マクロと呼ばれる機能回路単位で設計され、半導体回路形成領域内にこのマクロを配置していくことで回路設計が行われる。特許文献1には、論理回路とメモリマクロを同一基板上に配置した際に、ヒューズ素子群を、パッド列の外側に形成する例が開示されている。
On the other hand, in recent years, semiconductor circuits are designed in units of functional circuits called macros, and circuit design is performed by arranging these macros in a semiconductor circuit formation region.
このようなヒューズ素子も回路設計上は一般的にマクロとして用意され、ヒューズ素子マクロとして半導体基板上に配置される。 Such a fuse element is also generally prepared as a macro in circuit design, and is disposed on a semiconductor substrate as a fuse element macro.
しかしながら、このようなヒューズ素子マクロも、回路形成領域内、あるいはパッド外側等に配置されるため、半導体チップとしての面積の増大を招いていた。 However, since such a fuse element macro is also arranged in the circuit formation region or outside the pad, the area of the semiconductor chip has been increased.
本発明の1実施形態による半導体装置は、コア回路形成領域およびバッファ形成領域を含む活性領域と、活性領域の角部に配置された電気的に溶断可能なヒューズ素子形成領域とを有する。 A semiconductor device according to an embodiment of the present invention includes an active region including a core circuit formation region and a buffer formation region, and an electrically fusible fuse element formation region disposed at a corner of the active region.
活性領域角部にヒューズ素子形成領域を配置することにより、コア回路形成領域にヒューズを形成することなく、ヒューズ素子を配置することが可能となる。 By disposing the fuse element formation region at the corner of the active region, it is possible to dispose the fuse element without forming a fuse in the core circuit formation region.
また、本発明の1実施形態による半導体装置のヒューズ溶断方法は、半導体チップの角部にヒューズ素子形成領域を配置し、半導体チップの角部近傍に形成された複数のパッドと、ヒューズ素子形成領域のヒューズとを電気的に接続し、複数のパッドにプロービングによって電圧を与えることにより、ヒューズを溶断する。 According to one embodiment of the present invention, there is provided a method for fusing a fuse of a semiconductor device, wherein a fuse element forming region is disposed at a corner of a semiconductor chip, a plurality of pads formed near the corner of the semiconductor chip, and a fuse element forming region. The fuse is blown by electrically connecting the fuse and applying a voltage to the plurality of pads by probing.
プロービング時にチップ角部のパッドを介してヒューズを溶断することにより、実装時にボンディングされないパッドも利用して、確実にヒューズを溶断することが可能となる。 By fusing the fuse through the pad at the corner of the chip at the time of probing, the fuse can be surely blown using a pad that is not bonded at the time of mounting.
半導体チップの縮小化を図ることが可能である。 It is possible to reduce the size of the semiconductor chip.
以下、図面を用いて本発明について詳細に説明する。図1は、本発明の実施の形態1に関する半導体チップ100の構成を示した平面図である。図1に示すように、本実施の形態の半導体チップを示す。図に示すように、本実施の形態の半導体チップ100は、コア回路形成領域1、バッファ領域2、パッド形成領域3、ヒューズマクロ4、ヒューズ部5、パッド列6、ヒューズ用パッド7を有している。
Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a plan view showing a configuration of a
コア回路形成領域1は、半導体チップ100が有する機能を実行する機能回路が形成される領域である、なお、このコア回路形成領域1内には、記憶素子領域としてSRAM1〜SRAM4が含まれている。バッファ形成領域2は、入出力バッファが形成される領域である。このコア回路形成領域1、バッファ形成領域2までが、半導体基板上に回路を形成する上での活性領域10(図1、破線参照)に相当する。パッド形成領域3は、例えばワイアボンディングなどにより外部に接続されるパッドが形成される領域である。
The core
ヒューズマクロ4は、活性領域10のそれぞれの角部に配置されたヒューズ素子を含むマクロである。本実施の形態では、このヒューズマクロ4は、バッファ領域2における活性領域10の角部近辺の一部を含み、この角部近辺のバッファ領域に配置されるヒューズ素子に対する配線も含んだヒューズマクロ4として配置されている。このヒューズマクロはそれぞれ、SRAM1〜SRAM4に接続されている。
The fuse macro 4 is a macro including a fuse element arranged at each corner of the
ヒューズ部5は、電気的に溶断することが可能なヒューズが配置された領域である。パッド列6は、パッド形成領域3上に形成された複数のパッドから構成されている。ヒューズ用パッド7は、パッド列6に含まれる複数のパッドのうち、ヒューズマクロ4内のヒューズに接続されるパッドである。このヒューズ用パッド7は、例えば、チップの辺に沿って直線状に配置されているパッドであれば、その両端および端部近傍のパッドが好ましく、ヒューズマクロ4近傍に形成されていることが好ましい。
The fuse portion 5 is a region where a fuse that can be electrically blown is disposed. The
このように、本実施の形態では活性領域10の角部にヒューズマクロ4を配置している。つまり活性領域の角部がヒューズ素子形成領域として用いられている。以下、このヒューズマクロ4の配置について詳細に説明する。
Thus, in the present embodiment, the fuse macro 4 is arranged at the corner of the
図2は、本実施の形態にかかるヒューズマクロ4を詳細に示した図である。本実施の形態のヒューズマクロ4は、上記したヒューズ部5およびヒューズ断線用配線21を含んでいる。ヒューズ部5は、上記したとおり、電気的に溶断することが可能なヒューズであり、ヒューズ用配線21は、活性領域10の角部上層に形成された配線層で形成されている。本実施の形態のようなヒューズマクロ4を用いることで半導体チップの小面積化を図れる詳細について以下に説明する。
FIG. 2 is a diagram showing in detail the fuse macro 4 according to the present embodiment. The fuse macro 4 of the present embodiment includes the fuse portion 5 and the
図2には、上記したヒューズ用パッド7も示されている。図2に示すヒューズ用パッド7には、半導体装置が実装された場合に、外部端子との接続が不可能なボンディングパッド7Aおよび外部端子と接続することが可能なボンディングパッド7Bが存在する。このボンディング不可なヒューズ用パッド7Aおよびボンディング可能なパッド7Bに関して図3を用いて説明する。
FIG. 2 also shows the fuse pad 7 described above. The fuse pad 7 shown in FIG. 2 includes a
図3は、チップを実装した後の、パッド列6のパッドと、パッドに接続される外部端子OUT、および外部端子とパッドを接続するワイアWIREの様子を模式的に示した図である。図3に示すように、ワイアボンディングなどでパッド列6端部の端子と外部端子OUTを接続しようとする場合、パッド列6の端部に近づくほど、ワイアのチップの辺に対する角度が急峻になる。このようなパッド列端部のパッドに接続するワイアは、ワイアショートなどを引き起こすおそれが生じる。したがってこのようなパッドには、半導体チップ実装時にはボンディングが行われない。通常チップの角部付近のパッド、およびそのパッドに接続されるバッファは、コア回路とは接続されない状態とされる。そのため、従来の半導体装置では、チップ角部、つまり活性領域角部近傍のパッド、およびバッファ領域は空き領域となり、チップ角部近傍に無駄な領域を形成していた。
FIG. 3 is a diagram schematically showing the state of the pads in the
しかしながら、本実施の形態では、活性領域10の角部近傍にヒューズマクロ4を配置している。また、ヒューズマクロ4に配置されるヒューズ部5は、電気的に溶断可能なヒューズとしている。このヒューズの溶断は、メモリ素子の不良を冗長素子で救済する為に行われるため、実装前のプロービングの段階で行われる。
However, in the present embodiment, the fuse macro 4 is arranged near the corner of the
つまり、本実施の形態では、活性領域10の角部近傍にヒューズマクロ4を配置し、パッド列6の端部および端部近傍のヒューズ用パッドを用いて、プロービングの段階でヒューズを溶断することにより、従来、無駄な領域として形成されていたパッドおよびバッファ領域を利用し、ヒューズを溶断することが可能となる。
That is, in the present embodiment, the fuse macro 4 is arranged in the vicinity of the corner of the
また、本実施の形態のヒューズマクロ4によれば、活性領域角部上層に配置される配線を複数層利用したより高密度なヒューズ溶断用の配線層を形成することが可能となる。ヒューズマクロ4が、活性領域10の角部に配置されない場合、活性領域角部上層には、電源配線以外の配線が形成されることは極めて少ない。それに対し、本実施の形態によればヒューズマクロ4上層の複数の配線を用いることで、コア回路形成領域1上の配線に影響を与えることなく、高密度なヒューズ溶断用の配線を形成することが可能となる。また、活性領域10の角部における電源配線などは、仮に取り除いたとしても一般的に電源配線は、電源メッシュなどの構成で形成されるため、バッファ回路に影響を与えることなくヒューズ溶断用の配線を形成することが可能となる。
Further, according to the fuse macro 4 of the present embodiment, it is possible to form a higher-density fuse fusing wiring layer using a plurality of wirings arranged in the upper layer of the active region corner. When the fuse macro 4 is not disposed at the corner of the
また、ヒューズマクロ4自体もコア回路形成領域1あるいはパッド形成領域3の外側などに配置を行う必要がなく、活性領域10の角部に配置を行うことが可能となる。したがって、全体としての半導体チップの面積を増加させることなく、ヒューズ素子を配置することが可能になる。
Further, the fuse macro 4 itself does not need to be arranged outside the core
また、本実施の形態のヒューズマクロに含まれるヒューズ5に対し、ヒューズ溶断時には、例えば、図2に示すボンディング不可能なパッド7Aおよびボンディング可能なパッド7Bを含めて3箇所のパッドにプローブ針を押し当てて、電圧を印加する。その後、ヒューズを溶断し、半導体チップが実装される時には、ボンディング可能なパッド7Bのみは電源VDDなどにワイアボンディングされヒューズ素子の一端の電位を確保する。実装時には、ボンディングパッド7Aにはボンディングされず、隣接するワイア間のショートなどの可能性を引き起こさない状態とする。本実施の形態によれば、このように複数の端子をヒューズ用端子として用いることで、ヒューズ溶断時の電流量を増加させ、確実にヒューズを溶断することが可能である。
Further, when the fuse 5 included in the fuse macro of the present embodiment is blown, for example, probe needles are attached to three pads including the
以上、本実施の形態にしたがって詳細に説明したが、本発明は本実施の形態に限定されず、種々の変形が可能である。例えば、実施の形態では活性領域の4つの角部それぞれにヒューズマクロが配置されている例を説明したが、コア回路のメモリ容量、メモリの配置などに応じて4つの角部それぞれにヒューズマクロを配置せず、任意の角部に1〜3つのヒューズマクロを配置するような構成としても良い。 While the present invention has been described in detail according to the present embodiment, the present invention is not limited to the present embodiment, and various modifications can be made. For example, in the embodiment, an example has been described in which fuse macros are arranged in each of the four corners of the active region. However, fuse macros are provided in each of the four corners according to the memory capacity of the core circuit, the memory arrangement, and the like. It is good also as a structure which arrange | positions 1-3 fuse macros in arbitrary corner | angular parts, without arrange | positioning.
1 コア回路形成領域
2 バッファ形成領域
3 パッド形成領域
4 ヒューズマクロ
5 ヒューズ
6 パッド列
7 ヒューズ用パッド
10 活性領域
21 ヒューズ断線用配線
100 半導体チップ
DESCRIPTION OF
Claims (5)
活性領域と、
前記活性領域の角部に配置された電気的に溶断可能なヒューズ素子形成領域と、
前記ヒューズ素子形成領域のヒューズに電気的に接続された第1のパッドと第2のパッドと、
を備え、
前記ヒューズ素子形成領域のヒューズに接続され、前記角部の上層における複数の配線層に形成されたヒューズ溶断用配線を有し、
前記第1のパッドは外部端子に電気的に接続され、前記第2のパッドは前記外部端子に対して電気的にオープンであり、
前記第2のパッドが、前記第1のパッドよりも、前記半導体チップの角に近いことを特徴とする
半導体装置。 On the semiconductor chip,
An active region;
An electrically fusible fuse element forming region disposed at a corner of the active region;
A first pad and a second pad electrically connected to the fuse in the fuse element formation region;
With
Which is connected to the fuse of the fuse element formation region, have a blown fuse wire formed into a plurality of wiring layers in the upper layer of the angle portion,
The first pad is electrically connected to an external terminal; the second pad is electrically open to the external terminal;
The semiconductor device, wherein the second pad is closer to a corner of the semiconductor chip than the first pad .
同一のヒューズに対して電圧を印加可能な3以上のパッドが設けられている、請求項1又は2に記載の半導体装置。 The semiconductor device further includes:
Same fuse three or more pads that can apply a voltage are provided for semiconductor device according to claim 1 or 2.
SRAMを備え、
前記SRAMは前記ヒューズ素子形成領域のヒューズと電気的に接続されている、請求項1乃至3のいずれか1項に記載の半導体装置。 The semiconductor device further includes:
With SRAM,
The SRAM is the fuse element formation region is a fuse electrically connected to the semiconductor device according to any one of claims 1 to 3.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013087090A JP5592970B2 (en) | 2013-04-18 | 2013-04-18 | Semiconductor device and method of fusing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013087090A JP5592970B2 (en) | 2013-04-18 | 2013-04-18 | Semiconductor device and method of fusing semiconductor device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007135876A Division JP5254569B2 (en) | 2007-05-22 | 2007-05-22 | Semiconductor device and method of fusing semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013179325A JP2013179325A (en) | 2013-09-09 |
JP5592970B2 true JP5592970B2 (en) | 2014-09-17 |
Family
ID=49270638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013087090A Expired - Fee Related JP5592970B2 (en) | 2013-04-18 | 2013-04-18 | Semiconductor device and method of fusing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5592970B2 (en) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH024245U (en) * | 1988-06-21 | 1990-01-11 | ||
JP2743457B2 (en) * | 1989-04-25 | 1998-04-22 | セイコーエプソン株式会社 | Semiconductor device |
US6008523A (en) * | 1998-08-26 | 1999-12-28 | Siemens Aktiengesellschaft | Electrical fuses with tight pitches and method of fabrication in semiconductors |
JP2001085526A (en) * | 1999-09-10 | 2001-03-30 | Hitachi Ltd | Semiconductor device and manufacture thereof |
JP4364515B2 (en) * | 2003-01-09 | 2009-11-18 | Okiセミコンダクタ株式会社 | Fuse layout and trimming method |
US7208776B2 (en) * | 2004-01-30 | 2007-04-24 | Broadcom Corporation | Fuse corner pad for an integrated circuit |
JP2006040916A (en) * | 2004-07-22 | 2006-02-09 | Seiko Epson Corp | Semiconductor device and its manufacturing method |
-
2013
- 2013-04-18 JP JP2013087090A patent/JP5592970B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013179325A (en) | 2013-09-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4753725B2 (en) | Multilayer semiconductor device | |
JP5342154B2 (en) | Manufacturing method of semiconductor device | |
US7732892B2 (en) | Fuse structures and integrated circuit devices | |
US6798071B2 (en) | Semiconductor integrated circuit device | |
JP5980556B2 (en) | Semiconductor device | |
US20070194454A1 (en) | Semiconductor device | |
JP2010278318A (en) | Semiconductor device | |
TWI452664B (en) | Semiconductor device and manufacturing method thereof | |
US20080006930A1 (en) | Semiconductor package | |
JP5301231B2 (en) | Semiconductor device | |
CN1700434B (en) | Integrate circuit device, manufacturing method thereof and integrate circuit combination welding disc device | |
JP2010010288A (en) | Stacked semiconductor device | |
JP5254569B2 (en) | Semiconductor device and method of fusing semiconductor device | |
JP5592970B2 (en) | Semiconductor device and method of fusing semiconductor device | |
JP4264640B2 (en) | Manufacturing method of semiconductor device | |
JP2009053970A (en) | Semiconductor device | |
WO2010125619A1 (en) | Semiconductor integrated circuit chip and layout method thereof | |
JP2011096889A (en) | Semiconductor device | |
KR100791003B1 (en) | Semiconductor memory module and method of arranging terminals in the semiconductor memory module | |
KR100621617B1 (en) | Structure of a Memory module | |
JP4624660B2 (en) | Semiconductor device | |
KR101013565B1 (en) | Stacked semiconductor package | |
TW202326986A (en) | Method of arranging bond pad of wire bonding and structure thereof | |
KR20110001694A (en) | Fuse of semiconductor device | |
CN112687677A (en) | Bonding pad for integrating electrostatic discharge circuit and integrated circuit using same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140313 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140401 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140526 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140715 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140801 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5592970 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |