JP5045440B2 - データ伝送システム - Google Patents

Description

本発明は、伝送路を介して受信した信号から、それに含まれるデータを検出するための信号検出回路を備えたデータ伝送システムに関する。

同一シリコンチップ上に作られた複数のトランジスタは、全く同じ条件で加工されるため、本質的にはしきい値電圧や相互コンダクタンス等の特性が一致する。そのため、トランジスタを用いた平衡入力回路は微少信号の検出に最適であり、例えば受信信号のデータを検出する信号検出回路の入力段には差動増幅回路や差動サンプリングラッチ回路等がよく用いられる。

しかしながら、実際のトランジスタにはしきい値電圧や相互コンダクタンス等の特性にばらつきが存在する。これらの特性ばらつきは、例えばフォトレジストを用いたパターニング、イオン打ち込み及び拡散等の各製造工程、あるいはチップ内の温度差に起因して発生し、さらには統計的なばらつきによるものもある。

これらの特性ばらつきが信号検出回路に存在する場合、全てのばらつきが総合されてオフセット電圧として現れる。このオフセット電圧により信号検出回路で検出可能な最小の入力電位差が決定する。

一方、近年の有線通信ではデータ伝送速度の高速化に伴って受信信号の振幅が著しく減衰し、信号検出回路へ入力される信号の電位差が通信速度の増加に伴って益々小さくなる傾向にある。

上述したように、オフセット電圧が信号検出回路で検出可能な入力電位差を決定するため、振幅の小さい高速な受信信号のデータの誤検出率がオフセット電圧のために悪化することが問題となっている。

信号検出回路のオフセット電圧を補正するための手段として、従来、特開２００４−３０７９７号公報に記載された発明が知られている。

特開２００４−３０７９７号公報に記載の信号検出回路は、オフセット電圧を調整するためのトレーニングシーケンス(調整パターン)発生回路を有し、システムの初期化作業時にトレーニングシーケンス発生回路で発生したデータ列を信号検出回路へ入力し、信号検出回路へ入力したデータ列と信号検出回路で検出されたデータ列とをビット単位で比較し、そのビットエラーの検出結果に基づいて信号検出回路のオフセット電圧を調整している。

しかしながら特開２００４−３０７９７号公報に記載された構成では、信号検出回路のオフセット電圧を補正するために専用のトレーニングシーケンス(調整パターン)発生回路が必要になる。また、上述した信号検出回路のオフセット電圧を補正するためのセルフテストをシステムの初期化作業時に実施するため、システムの使用中に温度変化等によって発生するオフセット電圧の変動を補正できないという課題がある。このような課題に対しては、データ通信を開始した後も、定期的にあるいは必要に応じてセルフテストを実施することが考えられる。しかしながら、セルフテストの実施中は信号検出回路で信号を受信できないため、情報を送ることができずに実効的な通信速度が低下してしまう。

そこで、本発明は、信号を受信しつつオフセット電圧を補正できるデータ伝送システムを提供することを目的とする。

上記目的を達成するため本発明では、所定のデータ長毎に各値の存在割合が一定なデータ列を生成して送信する送信回路と、送信回路から送信されたデータ列の各値の存在割合に基づき、それぞれの値を検出する信号検出回路のオフセット電圧を補正する受信回路とを有する。

送信回路には、例えば所定のデータ長毎に任意のデータ列を符号化し、該所定のデータ長毎に各値の存在割合が一定なデータ列を生成する符号化回路を備える。受信回路には、例えば信号検出回路から出力されるデータ列の各値の存在割合と送信回路で生成したデータ列の各値の存在割合に基づく期待値とを比較し、それらを一致させるためのオフセット制御信号を信号検出回路へ帰還する比較回路を備える。

上記のようなデータ伝送システムでは、受信回路にて、送信回路から送信されたデータ列の各値の存在割合に基づいて信号検出回路のオフセット電圧を補正するため、信号を受信しつつ信号検出回路のオフセット電圧の補正が可能になる。また、伝送するデータ列をオフセット電圧の補正に用いるため、データの伝送中に発生する信号検出回路のオフセット電圧の変動も補正できる。さらに、信号検出回路のオフセット電圧を補正するために専用のトレーニングシーケンスや調整パターンを発生するための回路が不要になるため、回路規模の増大や通信速度の低下が防止される。

図１は本発明のデータ伝送システムの第１の実施の形態の構成を示すブロック図である。 図２Ａは本発明のデータ伝送システムの第１の実施の形態の構成を示す図であり、図１に示した期待値の生成回路の一例を示す回路図である。 図２Ｂは本発明のデータ伝送システムの第１の実施の形態の構成を示す図であり、図１に示した期待値の生成回路の一例を示す回路図である。 図３は８Ｂ１０Ｂ符号による符号化後のデータ列のビット数（通信データ長）に対する符号化後のデータ列の平均電位と期待値との乖離の推移を示すグラフである。 図４は本発明のデータ伝送システムの第１の実施の形態の構成を示す図であり、図１に示した信号検出回路にフリップフロップを用いる例を示すブロック図である。 図５は本発明のデータ伝送システムの第１の実施の形態の構成を示す図であり、図１に示した信号検出回路に増幅回路を用いる例を示すブロック図である。 図６は本発明のデータ伝送システムの第１の実施の形態の構成を示す図であり、図１に示した信号検出回路にサンプリングラッチを用いる例を示すブロック図である。 図７は図６に示したサンプリングラッチの一構成例を示す回路図である。 図８は本発明のデータ伝送システムの第１の実施の形態の構成を示す図であり、図１に示した平均化回路に積分回路を用いる例を示すブロック図である。 図９は本発明のデータ伝送システムの第２の実施の形態の構成を示す図であり、平均化回路にカウンタを用いた例を示すブロック図である。 図１０は本発明のデータ伝送システムの第２の実施の形態の構成を示す図であり、平均化回路にシフトレジスタを用いた例を示すブロック図である。 図１１は本発明のデータ伝送システムの第２の実施の形態の構成を示す図であり、信号検出回路にサンプリングラッチを用い、平均化回路にシフトレジスタを用いた例を示すブロック図である。 図１２は本発明のデータ伝送システムの第３の実施の形態の構成を示す図であり、伝送路を差動伝送で実現した例を示すブロック図である。 図１３は本発明のデータ伝送システムの第３の実施の形態の構成を示す図であり、差動型サンプリングラッチの一構成例を示す回路図である。 図１４は本発明のデータ伝送システムの第４の実施の形態の構成を示すブロック図である。 図１５は図１４に示したデータ伝送システムの変形例を示すブロック図である。 図１６は本発明のデータ伝送システムの第４の実施の形態の他の構成を示すブロック図である。

（第１の実施の形態）
図１に示すように、第１の実施の形態のデータ伝送システムは、送信対象のデータ列を符号化して送信する送信回路１００と、受信信号からデータ列を検出する信号検出回路を備えた受信回路１０１とを有する。

送信回路１００は、送信対象のデータ列を符号化する符号化回路１と、符号化されたデータ列を伝送路１０２へ送信する駆動回路２とを備えている。

符号化回路１は、所定のデータ長毎に存在する各値の割合が一定となるように送信対象のデータ列を符号化する。例えば、２値伝送では２つの値（「１」と「０」）の存在割合が１:１や２:１等になるように符号化する。また、４値伝送では４つの値（「１１」、「１０」、「０１」、「００」）の存在割合が１:１:１:１や３:２:１:２等になるように符号化する。符号化回路１は、符号化後の各値の存在割合が一定となるように符号化できれば、その構成や符号化方法はどのようなものであってもよい。

受信回路１０１は、信号検出回路３と、信号検出回路３から出力されたデータ列の平均電位を出力する平均化回路４と、送信回路１００で生成したデータ列の各値の存在割合に基づく期待値と信号検出回路３から出力されるデータ列の各値の存在割合（平均回路４の出力電位）とを比較し、それらを一致させるためのオフセット制御信号を出力する比較回路５とを備えている。受信回路１０１は、比較回路５の出力信号（オフセット制御信号）を信号検出回路３へ帰還することで信号検出回路３のオフセット電圧を補正する。

信号変換回路７は、比較回路５の出力信号を信号検出回路３の構成に応じて信号変換する回路である。例えば、信号検出回路３がオフセット制御信号としてディジタル信号を受け付ける構成の場合、信号変換回路７は電圧信号をディジタル信号に変換する構成であればよい。また、信号検出回路３がオフセット制御信号として電流信号を受け付ける構成である場合、信号変換回路７は電圧信号を電流信号に変換する構成であればよい。比較回路５から電圧信号が出力され、信号検出回路３がオフセット制御信号として電圧信号を受け付ける構成の場合、信号変換回路７は無くてもよい。

信号検出回路３で検出された信号はフリップフロップ６で保持され、システムクロック等に同期して受信回路１０１が有する不図示の処理回路へ出力される。なお、フリップフロップ６は、信号検出回路３の出力信号をシステムクロック等に同期させて出力する必要が無ければ、無くてもよい。

次に、２値伝送における符号化処理に主として用いられる８Ｂ１０Ｂ符号を例にして、本発明のオフセット電圧の補正方法について説明する。

８Ｂ１０Ｂ符号とはIBM Journal vol.27 no.5 pp.440-451にてA.X.Widmerが提案した符号化方式である。８Ｂ１０Ｂ符号では、直前の符号化データ長（符号化の処理単位）内の「１」と「０」の差を示す継続不等価（ランニングディスパリティ）と呼ばれる値により送信するデータを変えることで、符号化後のデータ列の各値（「１」と「０」）の存在割合を一定に近づけることを特徴の１つとする符号化方式である。ここで、「１」、「０」は、電位の高い方を「１」、電位の低い方を「０」と表現しているだけであり、所定の電位を示す絶対値ではない。

８Ｂ１０Ｂ符号によって符号化されたデータ列の平均電位Ｖｅｘは、「１」と「０」の存在割合が１:１の場合は式（１）で表される。

Ｖｅｘ＝（ＶＨ＋ＶＬ）/２ …（１）
ここで、ＶＨは「１」に対応する電位、ＶＬは「０」に対応する電位である。また、符号化回路１により「１」と「０」の存在割合がｍ：ｎとなる符号化を行った場合、その符号化後のデータ列の平均電位Ｖｅｘは式（２）で表される。

Ｖｅｘ＝（（ｍ×ＶＨ）＋（ｎ×ＶＬ））／（ｍ＋ｎ） …（２）
符号化回路１で符号化されたデータ列は駆動回路２によりＰＣＢ（Printed Circuit Board）やケーブル等の伝送路１０２を介して送信される。受信回路１０１の信号検出回路３は、伝送路１０２を介して受信した信号から「１」や「０」等の各値を検出する。なお、伝送路１０２はＰＣＢやケーブル等に限定されるものではなく、データ信号を伝送できればどのようなものを用いてもよい。

信号検出回路３にオフセット電圧が無いと仮定した場合、平均化回路４の出力電圧は上記平均電位Ｖｅｘと等しくなるはずである。しかしながら、現実の信号検出回路３にはオフセット電圧が存在するため、例えば８Ｂ１０Ｂ符号で符号化しているにもかかわらず、信号検出回路３から出力されるデータ列は「１」と「０」の存在割合が均等にはならない。すなわち、「１」と「０」のいずれか一方の存在割合が高くなり、平均化回路４の出力電圧と上記平均電位Ｖｅｘには差が生じる。

本実施形態では、比較回路５へ期待値として上記平均電位Ｖｅｘを入力し、比較回路５の出力信号を信号検出回路３へ帰還することで平均化回路４の出力電位と期待値の差が０となるように制御し、信号検出回路３で検出される「１」、「０」の存在割合を、符号化回路１で生成されたデータ列の「１」、「０」の存在割合に一致させる。その結果、信号検出回路３のオフセット電圧が補正される。

本発明では、平均化回路４及び信号変換回路７もオフセット電圧を補正するための帰還ループ内に含まれるため、これらの回路が持つオフセット電圧も併せて補正される。さらに、本発明では、送信回路１００が有する符号化回路1及び駆動回路２及び伝送路１０２の影響によって現れるオフセット電圧も併せて補正できる効果がある。

このように所定のデータ長毎に各値の存在割合が一定となるように符号化されたデータ列を受信し、信号検出回路３から出力されたデータ列の各値の存在割合を、符号化回路１で生成したデータ列の各値の存在割合と一致するように制御することで、信号を受信しつつ信号検出回路３のオフセット電圧の補正が可能になる。また、伝送するデータ列をオフセット電圧の補正に用いるため、データの伝送中に発生する信号検出回路３のオフセット電圧の変動も補正できる。さらに、信号検出回路３のオフセット電圧を補正するために専用のトレーニングシーケンスや調整パターンを発生するための回路が不要になるため、回路規模の増大や通信速度の低下が防止される。

なお、比較回路５へ供給する期待値は、上述したように式（１）または式（２）にしたがってＶＨ及びＶＬを用いて生成すればよい。ここで、ＶＨは信号検出回路や比較回路５へ供給する電源電圧Ｖｄｄに等しく、ＶＬは信号検出回路や比較回路５の接地電位に等しい。しかしながら、比較回路５へ供給される電源電圧は電圧源からの距離や配線経路等によって変動するため、期待値もこれらの変動を考慮して生成することが望ましい。

図２Ａ、Ｂは図１に示した期待値の生成回路の一例を示す回路図である。図２Ａ、Ｂは、ＶＨ＝Ｖｄｄ（電源電圧）、ＶＬ＝Ｇｎｄ（接地電位）とし、符号化後のデータ列の「１」と「０」の存在割合が１：２の場合の回路例を示している。

図２Ａは電界効果トランジスタを用いて２／３Ｖｄｄの期待値を生成する回路例であり、図２Ｂは抵抗器を用いて２／３Ｖｄｄの期待値を生成する回路例である。図２Ａ、Ｂに示すように、期待値を電源電位Ｖｄｄと接地電位Ｇｎｄを用いて生成することで、比較回路５へ供給する電源電圧の揺らぎに対する期待値の誤差を低減できる。

また、平均化回路４は、信号検出回路３から出力されたデータ列を、符号化に用いた符号化データ長以上のデータ長毎に平均化する。このとき平均化に用いるデータ長は符号化データ長の自然数倍に設定する。

符号化回路１は、送信対象のデータ列に対して符号化データ長単位で符号化を繰り返し実行することで、符号化後の各値の存在割合をｍ：ｎに漸近させている。例えば、８Ｂ１０Ｂ符号では、８ビット（１ＢＹＴＥ）のデータを１０ビットのデータに変換すると共に上記ランニングディスパリティの値に基づき送信するデータを変えることで「１」と「０」の数の差を０に漸近させている。

平均化回路４は、信号検出回路３から出力されるデータ列を所定のデータ長毎に平均化するが、この所定のデータ長を、符号化後のデータ列の平均電位と期待値との差が信号検出回路３で許容できるオフセット電圧以下となるのに必要なデータ長にするのが好ましい。

例えば、「１」と「０」の存在割合が１：１となるように８Ｂ１０Ｂ符号で符号化を行い、受信回路１０１の電源電圧を１Ｖ、期待値としてＶｅｘ＝０．５Ｖを供給する場合、信号検出回路３で許容できるオフセット電圧を５ｍＶとすると、平均化回路４は、符号化後のデータ列の平均電位が０．５０５Ｖ以下、すなわち符号化後のデータ列の平均電位と期待値と差が５ｍＶ以下となるデータ長毎に平均化すればよい。

図３は、最初の符号化データ長内の「１」と「０」の存在割合が７：３であった場合の、符号化後のデータ列のビット数（通信データ長）に対する符号化後のデータ列の平均電位と期待値との乖離の推移を示している。

なお、８Ｂ１０Ｂでは、符号化データ長内の「１」と「０」の存在割合は最大でも７：３から開始することが知られている。この場合、符号化後のデータ列の平均電位と期待値と差が５ｍＶ以下となるのは通信データ長＝４００ビット以上のときであり、平均化回路４は少なくとも４００ビット毎にデータ列の平均電位を出力すればよいことが分かる。

次に、図１に示した第１の実施の形態のデータ伝送システムの実施例について図４〜図７を用いて説明する。

図４は図１に示した信号検出回路にフリップフロップを用いる例を示すブロック図であり、図５は図１に示した信号検出回路に増幅回路を用いる例を示すブロック図である。また、図６は図１に示した信号検出回路にサンプリングラッチを用いる例を示すブロック図であり、図７は図６に示したサンプリングラッチの一構成例を示す回路図である。

図４は、信号検出回路３にフリップフロップ８を有し、伝送路１０２を介して受信したデータ列からフリップフロップ８により「１」または「０」を検出して出力する構成である。

図５は、信号検出回路３に増幅回路１１及びフリップフロップ１２を有し、伝送路１０２を介して受信したデータ列を増幅回路１１で増幅し、増幅後の信号からフリップフロップ１２により「１」または「０」を検出して出力する構成である。図５に示した増幅回路１１を有する信号検出回路３は、図４に示したフリップフロップ８のみを有する信号検出回路３に比べて受信信号の振幅がより小さい場合にも対応できる。

図６は、信号検出回路３にサンプリングラッチ９とフリップフロップ１０とを有し、伝送路１０２を介して受信した信号からサンプリングラッチ９で「１」または「０」を検出して出力する構成である。

図７に示すように、サンプリングラッチ９は、入力された２つの信号の電位差を検出し、該電位差を電源電圧まで増幅して出力するラッチ回路である。図７に示すサンプリングラッチ９は、クロックＣＬＫのタイミングで入力端子ＩＮに入力された信号と入力端子ＲＥＦに入力された信号の電位差を電源電圧まで増幅して保持し、クロックＣＬＫＢのタイミングで増幅後の信号を出力端子ＯＵＴ、ＯＵＴＢから出力する。入力端子ＩＮには、伝送路１０２を介して受信した信号が入力され、入力端子ＲＥＦには、受信信号の電位から「１」または「０」を判定するために用いる基準電位ＲＥＦが入力される。

図６に示した信号検出回路３にサンプリングラッチ９を備える構成は、図５に示した増幅回路１１を備える構成に比べて消費電力が少なくて済み、検出可能な最小の入力電位差も小さいという特徴を備えている。また、後述するデマルチプレクサと組み合わせて使用すると、高速な受信信号から「１」または「０」を精度良く検出できるという効果がある。サンプリングラッチ９は、図７に示した回路構成に限定されるものではなく、例えばトランジスタを用いて構成してもよく、平衡入力回路であればどのような回路を備えていてもよい。

図８は図１に示した平均化回路に積分回路を用いる例を示すブロック図である。

図８に示すように、平均化回路４には積分回路１３を使用することも可能である。このような構成でも、積分回路１３から出力される積分電位（＝信号検出回路３の出力信号の平均電位）と、符号化後のデータ列の「１」及び「０」の存在割合、並びに「１」及び「０」に割り当てた電位ＶＨとＶＬから決まる期待値の電位とを比較回路５で比較し、比較結果を信号検出回路３へ帰還することで信号検出回路３のオフセット電圧を補正できる。

なお、図８に示した信号検出回路３はディジタル信号から成るオフセット制御信号によって動作する構成を想定しているため、比較回路５から出力されたアナログ信号を、Ａ／Ｄ変換回路１４を用いてディジタル信号に変換して信号検出回路３へ帰還する構成である。オフセット制御信号としてディジタル信号を用いる場合、オフセット制御信号を複数ビットで構成することも可能である。
（第２の実施の形態）
第２の実施の形態では、図１に示した第１の実施の形態の受信回路１０１が有する平均化回路４及び比較回路５をディジタル信号処理で実現する例を示す。

図９に示すように、例えば符号化によって「１」と「０」の存在割合が１：１のデータ列を受信した場合、受信信号から検出した「１」または「０」のいずれか一方をカウンタ１６でカウントし、比較回路５でその値が平均化に用いるデータ長の１／２よりも大きいか否かを比較すれば、平均化回路４及び比較回路５の機能をディジタル信号処理で実現できる。

ここで、符号化回路１により「１」と「０」の出現割合がｍ：ｎとなる符号化を行った場合、平均化に用いたデータ長をｌとすると、
カウンタ１６で「１」を計数する場合、期待値は、
（ｍ／（ｍ＋ｎ））×ｌ… （３）
となり、カウンタ１６で「０」を計数する場合、期待値は、
（ｎ／（ｍ＋ｎ））×ｌ…（４）
となる。

図１０は、信号検出回路３で検出された「１」または「０」のいずれか一方を、ｋ（ｋは自然数）ビットのシフトレジスタ１５と、ｋビットのカウンタ１６とを用いてカウントし、比較回路５でその値が期待値よりも大きいか否かを比較する例である。シフトレジスタ１５のビット数ｋはデータ列の符号化に用いた符号の種類に応じて決定される。図１１は図１０に示した信号検出回路３にサンプリングラッチ９及びフリップフリップ１０を用いた例である。

比較回路５から出力された比較結果は、Ｄ／Ａ変換回路１７によりアナログ信号（オフセット制御信号）に変換されて信号検出回路３へ帰還される。

第１の実施の形態では、期待値と信号検出回路３の出力電圧の平均値（または積分値）とをアナログ電圧どうしで比較しているため、比較回路５には、例えばオフセット電圧が非常に小さい高精度のものを使用する必要がある。そのため、受信回路１０１の設計時間やコストの増大を招くおそれがある。

一方、平均化回路４及び比較回路５の機能をディジタル信号処理で実現すると、比較回路５へは期待値やカウント値としてディジタルデータが入力されるため、入力信号の電位差はアナログ信号どうしで比較する場合に比べて非常に大きく、比較結果の精度を高めることができる。また、カウンタ１６や比較回路５に対して高い精度が要求されることがないため、設計時間やコストの増大を招くことが無い。

（第３の実施の形態）
上述した第１の実施の形態及び第２の実施の形態ではシングルエンド伝送によりデータ列を伝送する場合の信号検出回路３のオフセット電圧を補正する方法を示した。第３の実施の形態ではディファレンシャル伝送（差動伝送）によりデータ列を伝送する場合の信号検出回路３のオフセット電圧を補正する方法を提案する。なお、以下では、第２の実施の形態と同様に受信回路１０１が有する平均化回路４及び比較回路５を全てディジタル信号処理で実現する例を示している。しかしながら、第３の実施の形態は第１の実施の形態で示したように平均化回路４及び比較回路５をアナログ回路で実現する構成にも適用可能である。

図１２に示すように第３の実施の形態のデータ伝送システムは、データ列を差動信号で送信するため、図１１に示した送信回路１００が有する駆動回路を差動型駆動回路２０に置き換え、伝送路１０２を２本とし、受信回路１０１が有する信号検出回路３に差動型サンプリングラッチ２１を用いた構成である。

図１３に示すように、差動型サンプリングラッチ２１は、図７に示したサンプリングラッチと同様の構成であり、入力された２つの信号の電位差を検出し、該電位差を電源電圧まで増幅して出力するラッチ回路である。図１３に示す差動型サンプリングラッチ２１は、クロックＣＬＫのタイミングで入力端子ＩＮに入力された信号と入力端子ＩＮＢに入力された信号の電位差を電源電圧まで増幅して保持し、クロックＣＬＫＢのタイミングで増幅後の信号を出力端子ＯＵＴ、ＯＵＴＢから出力する。入力端子ＩＮには、伝送路１０２を介して受信した一方の信号が入力され、入力端子ＩＮＢには、伝送路１０２を介して受信した他方の信号が入力される。
（第４の実施の形態）
次に本発明のデータ伝送システムの第４の実施の形態について説明する。

第４の実施の形態は第３の実施の形態で示したデータ伝送システムをシリアル信号伝送に適用した例である。以下では、第２の実施の形態及び第３の実施の形態と同様に受信回路１０１が有する平均化回路４及び比較回路５を全てディジタル信号処理で実現する例を示している。しかしながら、第４の実施の形態は第１の実施の形態で示したように平均化回路４及び比較回路５をアナログ回路で実現する構成にも適用可能である。

図１４に示すように第４の実施の形態のデータ伝送システムは、送信回路１００にマルチプレクサ(以下、ＭＵＸと称す)２２を備え、受信回路１０１にデマルチプレクサ(以下、ＤＥＭＵＸと称す)２３を備えた構成である。

ＭＵＸ２２は、符号化後の複数のデータ列（パラレルデータ）を１ビット毎に交互に出力することでシリアルデータに変換する。変換後のシリアルデータは差動型駆動回路２０により２つの伝送路１０２を介して送信され、受信回路１０１が備える差動型サンプリングラッチ２１にて受信される。差動型サンプリングラッチ２１の出力信号はフリップフロップ１９で保持され、その出力はＤＥＭＵＸ２３にてパラレルデータに変換される。図１４ではＤＥＭＵＸ２３として１：４ＤＥＭＵＸを用いた構成を示しているが、１:ｉＤＥＭＵＸ（ｉ:自然数）を用いることも可能である。

図１４に示す構成では、ＤＥＭＵＸ２３が備えるフリップフロップ群を図１０に示したシフトレジスタ１５と同様の機能を実現する手段として使用している。ＤＥＭＵＸ２３から出力されたデータ列は、例えば４０ｂｉｔのデータ長毎にカウンタ２４により「１」の数がカウントされ、期待値として計算された値「２０」との比較結果が比較回路５から出力される。

なお、図１５に示すように、受信回路１０１の差動型サンプリングラッチ２１の前段には、伝送路１０２を介して受信した信号波形を整形するためのイコライザ１８を備えていてもよい。イコライザ１８は、図１５に示した構成に限らず、第１の実施の形態〜第４の実施の形態で示した全てのデータ伝送システムに適用することが可能である。

図１６に示すデータ伝送システムは、信号検出回路３に、並列に接続された２つの差動型サンプリングラッチを用いた例である。このような構成では、差動型サンプリングラッチ２９、３０のオフセット電圧がそれぞれ異なるため、オフセット電圧を個別に補正する必要がある。以下では、その補正方法について説明する。

図１６に示すデータ伝送システムでは、送信回路１００に２つの符号化回路２５、２６を備え、２つの伝送系統毎に「１」と「０」の存在割合が均等になるようにそれぞれ符号化を行う。ＭＵＸ２７は、符号化回路２５、２６で符号化されたデータを１ビット毎に交互に出力する（マルチプレクスする）パラレルシリアル変換を行う。図１６では２つの信号を１つの信号に変換する２:１ＭＵＸを用いた構成を示しているが、ｊ:１ＭＵＸ（ｊ:自然数）を用いる構成でもよい。ＭＵＸ２７から出力されたシリアルデータは差動型駆動回路２０によって２つの伝送路１０２を介してそれぞれ送信される。

受信回路１０１は、受信信号を差動型サンプリングラッチ２９及び差動型サンプリングラッチ３０によって並列に受信する。差動型サンプリングラッチ２９及び差動型サンプリングラッチ３０は、受信信号を１ビット毎に交互にサンプリングし、符号化回路２５、２６で符号化する前のデータ列をそれぞれ復元する。

差動型サンプリングラッチ２９及び差動型サンプリングラッチ３０から出力されたデータ列はＤＥＭＵＸ３１及びＤＥＭＵＸ３２にて所定のビット単位で並列に出力される（デマルチプレクスされる）。図１６では、１つの信号を４つの信号に変換する１:４ＤＥＭＵＸを用いる例を示しているが、ＤＥＭＵＸの出力ビット数はいくつであってもよい。ＤＥＭＵＸは、送信回路１００が有するＭＵＸの信号変換数ｊと等しい数だけ設けられる。

カウンタ３３、３４は、ＤＥＭＵＸ３１、３２から出力されたデータから、例えば２０ビットのデータ長毎に「１」の数をカウントする。この場合、カウントするデータ長は１０ビット以上であればよく、カウント対象は「１」または「０」のどちらでもよい。カウンタ３３、３４のカウント結果は比較回路３５、３６で期待値と比較され、差動型サンプリングラッチ２９、３０へ帰還される。

図１６に示したように、複数のデータ列を送信する場合でも、それぞれを符号化してＭＵＸによってシリアル信号に変換して送信し、受信したシリアル信号を並列に接続された複数のサンプリングラッチで受信して符号化前のデータ列を復元し、各データ列の「１」または「０」をカウントして期待値と比較し、比較結果を信号検出回路３へ帰還すれば、複数の信号検出回路３（サンプリングラッチ）のオフセット電圧を補正することも可能になる。

Claims (32)

1. 所定のデータ長毎に各値の存在割合が一定なデータ列を生成して送信する送信回路と、
   前記送信回路から送信された前記データ列の各値の存在割合に基づき、前記値を検出する信号検出回路のオフセット電圧を補正する受信回路と、
   を有するデータ伝送システム。
2. 前記送信回路は、
   送信対象のデータ列を符号化し、前記所定のデータ長毎に各値の存在割合が一定なデータ列を生成する符号化回路を有する請求項１記載のデータ伝送システム。
3. 前記受信回路は、
   前記信号検出回路から出力されるデータ列の各値の存在割合と、前記送信回路で生成したデータ列の各値の存在割合に基づく期待値とを比較し、それらを一致させるためのオフセット制御信号を前記信号検出回路へ帰還する比較回路を有する請求項１または２記載のデータ伝送システム。
4. 前記受信回路は、
   前記信号検出回路から出力されるデータ列の平均電位を出力する平均化回路を有する請求項１から３のいずれか１項記載のデータ伝送システム。
5. 前記平均化回路は、
   符号化の処理単位である符号化データ長の自然数倍のデータ長毎に、前記信号検出回路から出力されるデータ列の平均電位を出力する請求項４記載のデータ伝送システム。
6. 前記平均化回路は、
   積分回路である請求項４または５記載のデータ伝送システム。
7. 前記送信回路から送信されるデータ列の値である「１」と「０」の存在割合をｍ：ｎとし、前記信号検出回路から出力されるデータ列の値である「１」に割り当てる電位をＶＨ、「０」に割り当てる電位をＶＬとしたとき、
   前記期待値をＶｅｘとすると、
   Ｖｅｘ＝（（ｍ×ＶＨ）＋（ｎ×ＶＬ））／（ｍ＋ｎ）
   である請求項３から６のいずれか１項記載のデータ伝送システム。
8. 前記送信回路は、
   前記データ列を差動伝送するための差動型駆動回路を有し、
   前記信号検出回路は、
   前記送信回路から送信されたデータ列を平衡入力回路で受信する請求項１から７のいずれか１項記載のデータ伝送システム。
9. 前記信号検出回路は、
   前記送信回路から送信されたデータ列を増幅する増幅回路を有する請求項１から８のいずれか１項記載のデータ伝送システム。
10. 前記信号検出回路は、
    前記送信回路から送信されたデータ列の各値を検出するフリップフロップを有する請求項１から９のいずれか１項記載のデータ伝送システム。
11. 前記受信回路は、
    前記信号検出回路から出力されるデータ列の任意の値を所定のデータ長毎に計数するカウンタを有し、
    前記比較回路は、
    前記カウンタの出力値と前記期待値とを比較する請求項３記載のデータ伝送システム。
12. 前記受信回路は、
    前記信号検出回路から出力されるデータ列を所定のビット毎に並列に出力するシフトレジスタを有し、
    前記カウンタは、
    前記シフトレジスタの出力から前記データ列の任意の値を計数する請求項１１記載のデータ伝送システム。
13. 前記送信回路は、
    送信対象のデータ列を符号化し、前記所定のデータ長毎に各値の存在割合が一定なデータ列を生成する複数の符号化回路と、
    前記符号化回路で生成されたデータ列を１ビット毎に交互に出力することでシリアルデータに変換するマルチプレクサと、
    前記データ列を差動伝送するための差動型駆動回路と、
    を有する請求項１記載のデータ伝送システム。
14. 前記受信回路は、
    前記マルチプレクサから出力されたデータ列をそれぞれ平衡入力回路で受信し、前記複数の符号化回路で生成されたデータ列をそれぞれ復元する、並列に接続された複数の信号検出回路を有する請求項１３記載のデータ伝送システム。
15. 前記受信回路は、
    前記複数の信号検出回路から出力されたデータ列をそれぞれ所定のビット毎に並列に出力する複数のデマルチプレクサと、
    前記デマルチプレクサの出力から、該データ列の任意の値を計数する複数のカウンタと、
    前記カウンタの出力値と前記期待値とを比較し、それらを一致させるためのオフセット制御信号を対応する信号検出回路へ帰還する複数の比較回路と、
    を有する請求項１４記載のデータ伝送システム。
16. 前記所定のデータ長をｌ、前記送信回路から出力されるデータ列の値である「１」と「０」の存在割合をｍ：ｎとしたとき、
    前記カウンタが前記「１」を計数する場合、
    前記期待値は、
    （ｍ／（ｍ＋ｎ））×ｌ
    であり、
    前記カウンタが前記「０」を計数する場合、
    前記期待値は、
    （ｎ／（ｍ＋ｎ））×ｌ
    である請求項１１から１５のいずれか１項記載のデータ伝送システム。
17. 前記信号検出回路は、
    前記送信回路から送信されたデータ列の各値を検出するサンプリングラッチを有する請求項１から１６のいずれか１項記載のデータ伝送システム。
18. 前記符号化回路は、
    ８Ｂ１０Ｂ符号により前記送信対象のデータ列を符号化する請求項１から１７のいずれか１項記載のデータ伝送システム。
19. 所定のデータ長毎に各値の存在割合が一定なデータ列を受信し、該データ列の各値を検出する信号検出回路と、
    前記データ列の各値の存在割合に基づき、前記信号検出回路のオフセット電圧を補正するオフセット補正手段と、
    を有する受信回路。
20. 前記信号検出回路から出力されるデータ列の各値の存在割合と、前記信号検出回路で受信するデータ列の各値の存在割合に基づく期待値とを比較し、それらを一致させるためのオフセット制御信号を前記信号検出回路へ帰還する比較回路を有する請求項１９記載の受信回路。
21. 前記信号検出回路から出力されるデータ列の平均電位を出力する平均化回路を有する請求項１９または２０記載の受信回路。
22. 前記平均化回路は、
    積分回路である請求項２１記載の受信回路。
23. 前記信号検出回路で受信するデータ列の値である「１」と「０」の存在割合をｍ：ｎとし、前記信号検出回路から出力されるデータ列の値である「１」に割り当てる電位をＶＨ、「０」に割り当てる電位をＶＬとしたとき、
    前記期待値をＶｅｘとすると、
    Ｖｅｘ＝（（ｍ×ＶＨ）＋（ｎ×ＶＬ））／（ｍ＋ｎ）
    である請求項２０から２２のいずれか１項記載の受信回路。
24. 前記信号検出回路は、
    受信したデータ列を増幅する増幅回路を有する請求項１９から２３のいずれか１項記載の受信回路。
25. 前記信号検出回路は、
    受信したデータ列の各値を検出するフリップフロップを有する請求項１９から２４のいずれか１項記載の受信回路。
26. 前記信号検出回路から出力されるデータ列の任意の値を所定のデータ長毎に計数するカウンタを有し、
    前記比較回路は、
    前記カウンタの出力値と前記期待値とを比較する請求項２０記載の受信回路。
27. 前記信号検出回路から出力されるデータ列を所定のビット毎に並列に出力するシフトレジスタを有し、
    前記カウンタは、
    前記シフトレジスタの出力から前記データ列の任意の値を計数する請求項２６記載の受信回路。
28. データ列をそれぞれ平衡入力回路で受信する、並列に接続された複数の信号検出回路と、
    前記複数の信号検出回路から出力されたデータ列をそれぞれ所定のビット毎に並列に出力する複数のデマルチプレクサと、
    前記デマルチプレクサの出力から、該データ列の任意の値を計数する複数のカウンタと、
    前記カウンタの出力値と前記期待値とを比較し、それらを一致させるためのオフセット制御信号を対応する信号検出回路へ帰還する複数の比較回路と、
    を有する請求項２０記載の受信回路。
29. 前記所定のデータ長をｌ、前記信号検出回路で受信するデータ列の値である「１」と「０」の存在割合をｍ：ｎとしたとき、
    前記カウンタが前記「１」を計数する場合、
    前記期待値は、
    （ｍ／（ｍ＋ｎ））×ｌ
    であり、
    前記カウンタが前記「０」を計数する場合、
    前記期待値は、
    （ｎ／（ｍ＋ｎ））×ｌ
    である請求項２６から２８のいずれか１項記載の受信回路。
30. 前記信号検出回路は、
    前記送信回路から送信されたデータ列の各値を検出するサンプリングラッチを有する請求項１９から２９のいずれか１項記載の受信回路。
31. 前記送信対象のデータ列は、
    ８Ｂ１０Ｂ符号により符号化されたデータ列である請求項１９から３０のいずれか１項記載の受信回路。
32. データ列の各値の存在割合に基づき前記値を検出する信号検出回路のオフセット電圧を補正する受信回路へ、データ長毎に前記各値の存在割合が一定となるように前記データ列を生成して送信する送信回路。

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