JP2014053755A - Ｄｃバランスオフセット調整回路およびそれを有する半導体装置 - Google Patents

Abstract

【課題】 上記データ区間でDCオフセットを発生させる長周期な連続bitを含むデータパタンで、DCバランス1/2(DCレベル)から外れたときにダイナミックにDCオフセットを調整する機構を課題とする。
【解決手段】 高速シリアル伝送を実施するSERDESを具備したLSI101において、受信回路部にオフセット調整回路201を有する。オフセット調整回路201は、受信したシリアルデータを平均化処理することで、ある任意区間のDCバランスを算出する。DCレベルと受信データの平均化後のDCバランスの比較を行い、DCレベルからH側にDCバランスがある場合、オフセットをH側へ調整し、L側にDCバランスがある場合、オフセットをL側へ調整する。
【選択図】 図２

Description

本発明は、DCバランスオフセット調整回路およびそれを有する半導体装置に関し、特に半導体装置において高速伝送に用いられる受信回路のDCオフセットをダイナミックに制御し、任意データ区間のDCオフセットに追従することでビットエラーレート：BER(Bit Error Rate)の向上に貢献する有効な技術に関するものである。

装置(LSI-LSI)間の高速シリアル伝送において、クロックデータリカバリ(CDR)回路の安定動作(連続5bit以下)、Data Dependent Jitter(データ依存ジッタ)の抑制といった利点を持つ8B10Bエンコード方式が主流であったが、近年の伝送レート向上に伴い、単位データ長を増加させた64B/66B、64B/67B、128B/130Bといったエンコード方式を用いている。

単位データ長を増加させた上記エンコード方式の導入によって、伝送レートを20%削減する8B10B方式よりも実行転送レートは向上するが、8B10Bで補償されていたH/LのDCバランス1/2(DCレベル)は、あるデータ区間で崩れDCオフセットを発生させる。

一般的に擬似ランダムパタン(PRBS)において、DCバランスは1/2(DCレベル)であるが、PRBS23やPRBS31のような長いデータパタンでは100〜1000bit程度のデータ区間でDCオフセットが顕著になり、BERを悪化させる。

DCオフセット調整方式には、LSIのpower on時に行われるキャリブレーションで自動調整される方式と、データパタンに対してダイナミックに自動調整される方式がある。

本発明は、データパタンに対してダイナミックにDCオフセット調整することを目的としており、特許文献1に代表例を示す。

特許文献1では、データパタンとデータパタンから再生されたクロックとの位相差に基づいて、基準レベルからのオフセットを除去する手段を開示している。

特許文献1に開示の発明では、受信データの位相差に基づくDCオフセット値に対して、レシーバのDCオフセットをダイナミックに調整することは可能であるが、受信データの任意区間のDCバランスに対してDCオフセットを調整することはできない。

特開平１０-３４１２６１号公報

一般に、高速伝送系における受信データのワーストパタンは、伝送路(損失、反射、距離)、および受信回路(レシーバ、イコライザ、CDR)等の性能で決まるので、いくつかの高速伝送の規格では伝送損失のリファレンスを決めてデータパタン毎のトレランスを評価する。

BER<１×E^-12でLSI間の伝送が可能な系において、任意データ区間でDCオフセットずれ起因と考えられるエラーが観測された。

レシーバジッタトレランスのスペックを満たしていたため、データパタン中のerror location(エラー位置)を調査すると、PRBSのワーストパタン(孤立波等)は含まれず、データパタンをそれぞれ100〜1000bit程度で積算しDCオフセットずれが生じる区間で、再現性を伴ってエラーが発生する。

本発明は、LSIのpower on時に一般的に行われるトレーニングシーケンス中のDCオフセット調整とは異なり、装置(LSI-LSI)間の高速データ伝送時のデータパタンに対してダイナミックにDCオフセット調整を行うことを目的としている。

上記、データ区間でDCオフセットを発生させる長周期な連続bitを含むデータパタン(PRBS23、PRBS31等)で、DCバランス1/2(DCレベル)から外れたときにダイナミックにDCオフセットを調整する機構を課題とする。

本発明で開示される方式のうち、代表的なものの概要を簡単に説明する。

一般的にDCオフセット調整は、LSIのpower on時に回路ばらつきを補正するために実行される。

しかしながら、1ワードあたりのDCバランス1/2(DCレベル)が補償されていないエンコード方式で、長周期な連続bitが伝送されるとH/LのDCバランスがHまたはLに偏り始める。

上記のようなデータ伝送状態では、power on時に実行されたDCオフセット調整結果(DCレベル)と、任意区間の受信データが持つDCレベルには差分が発生し、DCオフセットとなる。

以上の点に鑑み、任意のデータ区間において受信データの平均化を行い、データのDCレベルからDCオフセット値に応じて受信回路のオフセットの感度を調整する。

従来、高速伝送を行う通信規格ではLSIの受信端でのEYE開口が規定されている。しかしながら近年、更なる伝送速度の向上によって受信端でのEYEは完全に閉じてH/Lの判別が不能となっている。このような場合、受信回路のイコライザによって伝送路での信号の減衰分を復元し、データを取り込んでいる。

また、上記で説明したように伝送速度の向上に伴う、エンコード方式の多様化によって必ずしもデータのDCレベルが補償されない。

本発明では、上記のような伝送条件でも受信データの平均化結果からDCオフセット値を抽出し、受信回路のオフセットをダイナミックに制御するためBER向上を実現させる。

本発明の一実施形態に基づく半導体装置（LSI-LSI）間のバックプレーンを含む高速シリアルデータ伝送系を示すブロック図である。 本発明の一実施形態に基づく半導体装置の高速送受信回路を示すブロック図である。 本発明の一実施形態に基づく受信回路のオフセット調整回路を示すブロック図である。 本発明の一実施形態に基づくオフセット調整回路の平均化回路を示すブロック図である。 本発明の一実施形態に基づくDCオフセット値検出の動作概念を示す。 本発明の一実施形態に基づくシリアルデータの平均化後のDCオフセットの概念を示す。 本発明の一実施形態に基づくオフセット最適化制御回路のブロック図である。 本発明の一実施形態に基づくオフセット調整フローチャートを説明する図である。 オフセット検出回路の一般的な構成を示す図である。

以下、本発明の一実施形態を図面に基づいて説明する。

図1は本実施形態である半導体装置(LSI-LSI)間の高速シリアルデータの伝送系構成を示している。従来の高速伝送では8B10Bエンコード方式によって伝送時のマージン確保を行っていたが、更なる伝送レートの高速化にともない、エンコードによるオーバーヘッドが少ない、64B66B、128B130B等が新たな高速伝送のエンコード方式として導入されている。例えば、128B130Bエンコード方式を採用しPRBS23相当の高速シリアルデータ伝送するPCI Express Gen3において、特定周期で発生するDCオフセットについてダイナミックにレシーバ感度(DCオフセット)を調整することで伝送マージンの向上に有効となる。

図２は、半導体装置の高速送受信(SERDES: Serializer/ Deserializer)回路を示すブロック図である。図2に示すように本発明の一実施形態は、高速シリアルデータを送受信するレシーバ(Rx)202、ドライバ(Tx)203、と、受信データの減衰を補償するイコライザ204、シリアル形態である受信データからクロックを復元するクロック データ リカバリー(CDR)回路205と、復元させた再生クロックからシリアルデータをパラレルデータへ変換するデシリアライザ:Deserializer(シリアル-パラレル変換回路:S2P;serial to parallel) 206、および論理処理されたパラレルデータをシリアルデータへ変換するシリアライザ:Serializer(パラレル-シリアル変換回路：P2S;parallel to serial)207で構成される従来の高速送受信(SERDES)回路の受信回路部分に、受信データのある任意区間のDCオフセット値を検出しレシーバ(Rx)202にオフセット補正量をフィードバックするオフセット調整回路201を付加した構成である。

本実施形態のオフセット調整回路201は、受信データのある任意区間におけるDCオフセットに対してレシーバ(Rx)202のオフセットレベルをダイナミックに調整することを課題にし、受信データのDCバランスを算出するためにイコライザ204で波形補正されたデータについて演算を行う。

本実施形態では、クロックデータリカバリ(CDR)回路205の出力データについて演算を行っているが、上記に制限するものではなく、受信データのDCバランスの算出および最適なオフセットのフィードバックが可能である場合、クロックデータリカバリ(CDR)回路205の前後、またはデシリアザイザ:Deserializer(シリアル-パラレル変換回路:S2P;serial to parallel)206の出力パラレルデータを用いることも有効である。

図３はオフセット調整回路201の構成を示すブロック図である。
クロックデータリカバリ(CDR)回路205の出力データを任意区間で平均化する平均化回路301、平均化されたある任意区間のDCバランスと基準電圧(DCレベル)を比較してDCオフセット値を検出するオフセット検出回路302、検出されたDCオフセット値と少なくとも一つ以上の閾値からDCオフセットの補正値をレシーバ(Rx)202にフィードバックするオフセット最適化制御回路303で構成される。

図４はオフセット調整回路201において、クロックデータリカバリ(CDR)回路205から出力されたシリアルデータを演算処理する平均化回路301を示すブロック図である。

本実施形態において、平均化回路301は無限インパルス応答(IIR:Infinite Impulse Response)型デジタル低域通過フィルタ(LPF:Low Pass Filter)で構成する。本実施形態において、平均化回路301はシリアルデータのDCバランスに対して無限時間(無限長)し、乗算回路(α)401のタップ係数を任意に決めることで出力される平均化の度合いを自由に決定することが可能である。少なくとも一つ以上のタップ係数を具備することで、無限インパルス応答(IIR:Infinite Impulse Response)型デジタル低域通過フィルタ(LPF:Low Pass Filter)の帯域を変更することが可能となり、任意の演算時間を実現する。

平均化回路301で任意時間平均化された受信データのDCバランスとDCレベルからDCオフセット値を演算するオフセット検出回路302に入力される。オフセット検出回路302はDCレベルを中心に少なくとも一つ以上の閾値を持ち、DCオフセット値を検出する。なお、この図において、符号402は遅延素子である。

図５に本実施形態のDCオフセット値検出の動作を示す。基準電圧から生成したDCレベルをn0とし、DCレベルより高いオフセットに対して、+n1、+n2、+n3、・・・、またDCレベルより低いオフセットに対して、-n1、-n2、-n3、・・・と閾値を決める。

例えば、任意時間平均化された結果が+n1である場合、レシーバ(Rx)202のオフセットをDCレベルからH側へ一段階遷移させ、-n1である場合、レシーバ(Rx)202のオフセットをDCレベルからL側へ一段階遷移させることでDCバランスに応じた最適なオフセット値をフィードバックする。

本実施形態において平均化回路301は無限インパルス応答(IIR:Infinite Impulse Response)型デジタル低域通過フィルタ(LPF:Low Pass Filter)で構成したが、カウンタを用いるなど、本発明の趣旨を逸脱しない範囲でアプリケーションに応じて平均化回路の構成は変更できる。

図6に受信データを任意区間で平均化した概略を示す。上記で説明したように、PRBS23やPRBS31といった長周期bitを有するデータパタンでは、特定の区間にHまたはLの連続bitが多く含まれる場合があり、任意区間で平均化するとDCレベル付近から大きく外れる区間が存在する。図6に示したようにヒストグラムから大きく離れる区間についてレシーバ(Rx)202のDCオフセットを調整することで伝送性能を向上させる。

本実施形態は、100〜1000bit程度のDCバランスがターゲットであり、一般的に8B10Bがターゲットにするような短時間のデータ遷移に追従することはなく、受信データのDCバランスに応じたDCオフセットの補償は、イコライザ204等のメインパスの受信回路特性を大きく変更するものではない。

図7にオフセット最適化制御回路303のブロック図を示す。任意で決められたDCレベルからのオフセット閾値mV/bitに対して、レシーバ(Rx)202のDCオフセットの過応答(過剰な制御)を防止するために、フィードバック量を調整する。

オフセット最適化制御回路303を簡単に説明すれば、可変ディレイヤ701を用いて入力パルスに対して任意のディレイを付加することで出力パルス幅を調整し、オフセット調整時間の微調整に用いる。入力パルスは基準クロックや論理のクロック等、そのアプリケーションに応じて最適なものを選択する。

平均化感度の異なる少なくとも一つ以上の平均化回路301を用いる場合、DCバランスの変化に対して先読みを行い、その演算結果から可変ディレイヤ701の段数をダイナミックに制御する方式も有効である。

オフセット最適化制御回路303の出力信号は、シリアルデータのDCバランスの演算結果からレシーバ(Rx)202のDCオフセット値をダイナミックに制御する。

本実施形態においてレシーバ(Rx)202のDCオフセット値の調整方法は、オフセット最適化制御回路303から入力されるn bitの信号を用い、CML(Current Mode Logic)の負荷抵抗および電流源を微調整する。

図8に受信データのDCバランスにおけるレシーバのオフセット調整シーケンスのフローチャートを示す。

801の半導体装置(LSI)のパワーオン後、802において各回路ブロックのキャリブレーションが実行される。一般的に、レシーバ(Rx)202のDCオフセットのキャリブレーションもこの時点で実行される(通常の回路バラツキの補正であり、本願のダイナミックなDCオフセット調整とは異なる)。本発明の課題ではないので割愛するが、本実施例においてもこの時点でレシーバのオフセットが調整されていることを想定している。

803において、半導体装置(LSI)は通常動作状態になり、半導体装置(LSI-LSI)間でデータの送受信が行われる。

804で受信データのDCバランスに応じたレシーバのオフセット調整する場合、平均化回路301の平均化時間およびオフセット最適化回路303のパルス幅に従ってオフセット値の演算を実行する。

805において、シリアルデータが入力されIIR型デジタルLPFの出力がDCレベルを越えるまでは、DCオフセットの調整を実行しない。

805の平均化安定のフラグを受けた後、806においてDCオフセットの調整が開始される。

807においてオフセット検出回路302で受信データ平均化後のDCバランスとDCレベルとの比較を行い、DCオフセットを検出する。
808においてDCオフセットが任意の閾値を越えたとき、809においてレシーバ(Rx)202のDCオフセットを最適に補正し、BER(Bit Error Rate)の向上に寄与する。

810においてDCオフセット調整を実施しながら伝送を継続する場合、807〜810でダイナミックなDCオフセット調整が継続される。
811は本願で提案したダイナミックなDCオフセット調整を行わない、従来どおりの伝送状態である。
812は全ての伝送が終了した状態を示す。
オフセット検出回路302において、一般的な構成を図９に示す。オフセット検出回路302はDCレベルからのオフセットを検出するために、DCレベルを中心に少なくとも一つ以上の閾値を設定できる可変閾値(図9中のVREF記載部分に相当)と、平均化回路301からの平均化後のDCバランスのレベルと、をコンパレータにて比較する。複数の閾値でレベルを比較することで、上述した図５で示したようにオフセット値を算出できる。

本発明の一実施形態について説明したが、前記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲で変更が可能である。

101・・・高速送受信回路を具備した半導体装置
102・・・バックプレーン
201・・・オフセット調整回路
202・・・レシーバ
203・・・ドライバ
204・・・イコライザ
205・・・クロックデータリカバリ
206・・・デシリアライザ
207・・・シリアライザ
301・・・平均化回路
302・・・オフセット検出回路
303・・・オフセット最適化制御回路
401・・・乗算回路
402・・・遅延素子
701・・・可変ディレイヤ
901・・・コンパレータ

Claims (3)

1. 高速シリアルデータを受信するレシーバと、
   シリアル形態である受信データからクロックを復元するクロック データ リカバリー回路と、
   シリアル-パラレル変換するデシリアライザと、
   受信データの任意区間でのDCバランスに応じてオフセットを検出し、レシーバのDCオフセットを調整するオフセット最適化制御回路と
   を具備した受信回路を有し、
   前記オフセット最適化制御回路は、
   受信データを任意区間で平均化する平均化回路と、
   前記平均化回路で得られた受信データのDCバランスとDCレベルとのオフセットを検出するオフセット検出回路とを有し、
   DCオフセットに応じてレシーバのDCオフセットを調整することを特徴とする半導体装置。
2. 前記オフセット検出回路は、DCオフセット値を検出する少なくとも一つ以上の閾値を任意に決定し、任意区間における受信データのHigh/LowのDCバランスに対してDCレベルとの比較を行うことによりDCオフセットを検出するものであることを特徴とする請求項１記載の半導体装置。
3. 前記オフセット最適化制御回路は、
   前記オフセット検出回路からのオフセット値に基づき、DCレベルから＋側の閾値を一つ超えたらH側に１ビット分のオフセットをシフトさせ、DCレベルから−側の閾値を一つ超えたらL側に1ビット分のオフセットをシフトさせることを特徴とする請求項１記載の半導体装置。

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