JP4853185B2

JP4853185B2 - Information processing system

Info

Publication number: JP4853185B2
Application number: JP2006232516A
Authority: JP
Inventors: 淳一清水; 俊之山田; 清隆土渕; 真人齊藤; 博新名; 臻瑞張
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2006-08-29
Filing date: 2006-08-29
Publication date: 2012-01-11
Anticipated expiration: 2026-08-29
Also published as: JP2008060714A

Description

本発明は、情報処理システムに係り、より詳しくは、プログラマブル論理回路を用いて複数の機能を実現する情報処理システムに関する。 The present invention relates to an information processing system, and more particularly to an information processing system that implements a plurality of functions using a programmable logic circuit.

デジタル回路装置の分野において、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）やプログラマブル・ロジック・デバイス（ＰＬＤ）等のプログラマブル論理回路が、特定用途向け集積回路（ＡＳＩＣ；Application Specific Integrated Circuit）を製作する際の試作デバイスとして、又は、数週間から数か月という長い製作期間を要するＡＳＩＣの代替デバイスとして広く用いられている。また、最近では、回路構成を変更できるというプログラマブル論理回路の特徴を生かして、回路装置作成後でも、仕様変更や、回路欠陥の修正等を可能とするためにプログラマブル論理回路が用いられている。 In the field of digital circuit devices, when a programmable logic circuit such as a field programmable gate array (FPGA) or a programmable logic device (PLD) produces an application specific integrated circuit (ASIC). It is widely used as a prototype device or as an ASIC alternative device that requires a long production period of several weeks to several months. In recent years, programmable logic circuits have been used in order to make it possible to change specifications, correct circuit defects, and the like even after the circuit device is created by taking advantage of the feature of the programmable logic circuit that the circuit configuration can be changed.

ところで、最近の論理回路は複雑さが増してきており、一つのプログラマブル論理回路では実現できない規模にまで回路規模が大きくなっている。この問題を解決するための一つの技術として、異なる時間に異なる論理回路を実現するために、プログラマブル論理回路を処理の途中で再構成する技術が提案されている。この技術を適用することにより、携帯情報端末のように装置が小型であるために、内蔵できる回路規模に制約がある場合でも、様々な処理を比較的高速に行うことができる。 By the way, the complexity of recent logic circuits has increased, and the circuit scale has grown to a scale that cannot be realized with a single programmable logic circuit. As one technique for solving this problem, a technique for reconfiguring a programmable logic circuit in the middle of processing has been proposed in order to realize different logic circuits at different times. By applying this technology, since the device is small like a portable information terminal, various processes can be performed at a relatively high speed even when the circuit scale that can be incorporated is limited.

プログラマブル論理回路の再構成に関する技術として、予め設定されている順番で、処理回路の再構成と実行を自動的に行なうための情報処理システムが提案されている（例えば、特許文献１参照。）。これにより、最初に実行指示を行なうだけで、以後自動的に再構成と実行が順番に行なわれるため、プログラマブル論理回路の制御が容易になり、高速化を図ることができる。
特開２００１−６８９９３号公報 As a technique related to reconfiguration of a programmable logic circuit, an information processing system for automatically reconfiguring and executing processing circuits in a preset order has been proposed (see, for example, Patent Document 1). As a result, the reconfiguration and the execution are automatically performed in order only after the execution instruction is given first, so that the programmable logic circuit can be easily controlled and the speed can be increased.
JP 2001-68393 A

しかしながら、従来の技術では予め設定された順番通りに再構築及び実行を行なうため、処理の実行中に優先度の高い別の処理を割り込ませて実行させたい場合には、設定順序を実行中の処理が終了する前に更新する必要があり、この更新が迅速に行なわれないと処理の実行中に割り込み処理を実行できなくなる場合もある。 However, since the conventional technology performs reconstruction and execution in the order set in advance, if another process with high priority is to be interrupted and executed during execution of the process, the setting order is being executed. It is necessary to update before the processing is completed. If this update is not performed quickly, interrupt processing may not be performed during the processing.

本発明は、上述した問題点を解決するためになされたものであり、実行中の処理より優先度が高い処理を割り込ませて実行させる場合でも、該割り込み処理を迅速に行なうことができる情報処理システムを提供することを目的とする。 The present invention has been made in order to solve the above-described problems, and even when a process having a higher priority than the process being executed is interrupted and executed, the information processing that can quickly execute the interrupt process. The purpose is to provide a system.

上記目的を達成するために、請求項１の発明の情報処理システムは、回路情報を変更することによって回路機能を再構成なプログラマブル論理回路と、前記プログラマブル論理回路の再構成に使用する、予め優先度が設定された複数個の回路情報を記憶することが可能な記憶手段と、予め指定された回路情報の使用順序と前記回路情報に設定された優先度とに基づいて、前記記憶手段から前記プログラマブル論理回路を再構成するための回路情報を選択し、該選択した回路情報を使用して前記プログラマブル論理回路を再構成する再構成手段と、を含んで構成されている。 In order to achieve the above object, the information processing system of the invention of claim 1 uses a programmable logic circuit whose circuit function is reconfigured by changing circuit information, and is used for reconfiguring the programmable logic circuit in advance. Based on the storage means capable of storing a plurality of circuit information set with degrees, the use order of circuit information designated in advance and the priority set in the circuit information, the storage means Reconfiguration means for selecting circuit information for reconfiguring the programmable logic circuit and reconfiguring the programmable logic circuit using the selected circuit information.

請求項２の発明は、請求項１記載の発明において、前記記憶手段に回路情報が記憶されるときに、前記予め指定された回路情報の使用順序に基づいて該記憶される回路情報の次に使用される回路情報を導出し、該導出した次に使用される回路情報の前記記憶手段における記憶位置を示す位置情報を該記憶される回路情報に設定する設定手段を更に設け、前記再構成手段は、前記記憶手段に記憶された回路情報に設定された位置情報と優先度とに基づいて、前記記憶手段から前記プログラマブル論理回路を再構成するための回路情報を選択し、該選択した回路情報を使用して前記プログラマブル論理回路を再構成することを特徴とする。 According to a second aspect of the present invention, in the first aspect of the present invention, when circuit information is stored in the storage means, the circuit information is stored next to the circuit information stored based on the use order of the circuit information designated in advance. The reconfiguration means further comprises setting means for deriving circuit information to be used and setting position information indicating a storage position of the derived circuit information to be used next in the storage means to the stored circuit information. Selects circuit information for reconfiguring the programmable logic circuit from the storage means based on the position information and priority set in the circuit information stored in the storage means, and the selected circuit information The programmable logic circuit is reconfigured using

請求項３の発明は、請求項１記載の発明において、使用中の回路情報の次に使用される回路情報の前記記憶手段における記憶位置を示す位置情報を記憶するための位置情報記憶手段と、回路情報の使用状況と前記予め指定された回路情報の使用順序とに応じて前記位置情報記憶手段に記憶された位置情報を書き換える書換手段と、を更に設け、前記再構成手段は、前記位置情報記憶手段に記憶された位置情報と前記回路情報に設定された優先度とに基づいて、前記記憶手段から前記プログラマブル論理回路を再構成するための回路情報を選択し、該選択した回路情報を使用して前記プログラマブル論理回路を再構成することを特徴とする。 According to a third aspect of the present invention, in the first aspect of the present invention, the position information storage means for storing position information indicating the storage position in the storage means of the circuit information used next to the circuit information in use Rewriting means for rewriting the position information stored in the position information storage means according to the use status of the circuit information and the use order of the circuit information designated in advance, and the reconfiguration means comprises the position information Based on the position information stored in the storage means and the priority set in the circuit information, circuit information for reconfiguring the programmable logic circuit is selected from the storage means, and the selected circuit information is used. Then, the programmable logic circuit is reconfigured.

請求項４の発明は、請求項１乃至請求項３のいずれか１項記載の発明において、前記再構成手段は、前記優先度を前記予め指定された使用順序よりも優先させて次に選択すべき回路情報を決定することを特徴とする。 The invention according to claim 4 is the invention according to any one of claims 1 to 3, wherein the reconfiguration unit selects the next priority by prioritizing the priority over the pre-specified order of use. The circuit information to be determined is determined.

以上説明したように請求項１に記載の発明によれば、実行中の処理より優先度が高い処理を割り込ませて実行させる場合でも、該割り込み処理を迅速に行なうことができる、という効果が得られる。 As described above, according to the first aspect of the present invention, even when a process having a higher priority than the process being executed is interrupted and executed, the interrupt process can be performed quickly. It is done.

請求項２および請求項３に記載の発明によれば、容易な構成で割り込み処理を迅速に行なうことができる、という効果が得られる。 According to the second and third aspects of the invention, it is possible to obtain an effect that interrupt processing can be quickly performed with an easy configuration.

請求項４に記載の発明によれば、割り込ませて使用する回路情報の優先度を高く設定しておけば、優先度の高い回路情報が優先的に選択されて使用されるため、割り込み処理をより迅速に行なうことができる、という効果が得られる。 According to the fourth aspect of the present invention, if the priority of the circuit information to be interrupted is set high, the circuit information having a high priority is preferentially selected and used. The effect that it can carry out more rapidly is acquired.

以下、図面を参照して本発明の実施の形態を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

［第１の実施の形態］
図１は、本実施の形態の情報処理システム１の構成を示すブロック図である。図１に示すように、この情報処理システム１にはＣＰＵ１２が備えられており、このＣＰＵ１２のホストバス１２に、チップセット１３に含まれるメモリコントローラ(図示省略)を介して、例えばＤＲＡＭで構成されるメインメモリ１４が接続されている。 [First Embodiment]
FIG. 1 is a block diagram showing a configuration of an information processing system 1 according to the present embodiment. As shown in FIG. 1, the information processing system 1 includes a CPU 12, and is configured by a DRAM, for example, via a memory controller (not shown) included in a chip set 13 on a host bus 12 of the CPU 12. The main memory 14 is connected.

また、ホストバス１２は、チップセット１３に含まれるバスブリッジ(図示省略)を介して、システムバス１５に接続されている。 The host bus 12 is connected to the system bus 15 via a bus bridge (not shown) included in the chip set 13.

システムバス１５には、ハードディスクインタフェース１６を介してハードディスクドライブ１７が接続され、また通信インタフェース１８を介してネットワーク２と接続されている。さらに拡張ハードウェア部１９が接続され、この拡張ハードウェア部１９を介して外部機器３が接続されている。もちろん他の種々の機器が直接あるいはインタフェースを介してシステムバス１５に接続されていてもよく、また、ハードディスクおよびネットワークについても接続は任意である。 A hard disk drive 17 is connected to the system bus 15 via a hard disk interface 16 and is connected to the network 2 via a communication interface 18. Further, an expansion hardware unit 19 is connected, and the external device 3 is connected via the expansion hardware unit 19. Of course, other various devices may be connected to the system bus 15 directly or through an interface, and the hard disk and the network are arbitrarily connected.

この例では、ハードディスクドライブ１７にはアプリケーションプログラムが格納されている。アプリケーションプログラムは、ハードディスクインタフェース１６、システムバス１５、および、チップセット１３に含まれる図示しないバスブリッジを介して、ハードディスクドライブ１７からメインメモリ１４にロードされてＣＰＵ１１によって実行される。 In this example, an application program is stored in the hard disk drive 17. The application program is loaded from the hard disk drive 17 to the main memory 14 via the hard disk interface 16, the system bus 15, and a bus bridge (not shown) included in the chip set 13 and executed by the CPU 11.

また、通信インタフェース１８は、ＬＡＮやインターネットなどのネットワーク２を介して、様々な機器との間でデータの転送を行うことができる。ＣＰＵ１１によって実行されるアプリケーションプログラムは、この通信インタフェース１８を介して通信を行うことにより、ネットワーク２に接続される例えば記憶装置に格納されている情報へのアクセスを行うことができ、様々なアプリケーションプログラムやデータなどを入手できる。この場合、ネットワーク２に接続される通信インタフェース１８を介して転送したアプリケーションプログラムをメインメモリ１４に格納して実行したり、あるいはシステムバス１５から直接プログラマブル論理回路インタフェース２３を介してプログラマブル論理回路２１へ転送することもできる。 The communication interface 18 can transfer data to and from various devices via the network 2 such as a LAN or the Internet. The application program executed by the CPU 11 can access information stored in, for example, a storage device connected to the network 2 by performing communication via the communication interface 18. And data. In this case, the application program transferred via the communication interface 18 connected to the network 2 is stored in the main memory 14 and executed, or directly from the system bus 15 to the programmable logic circuit 21 via the programmable logic circuit interface 23. It can also be transferred.

拡張ハードウェア部１９は、プログラマブル論理回路２１、ローカルメモリ２２、プログラマブル論理回路インタフェース２３を有している。またこの例では、外部入出力インタフェース２４もこの拡張ハードウェア部１９に設けられている。プログラマブル論理回路２１は、回路情報を変更することによって機能を随時変更し再構成することが可能であり、プログラマブル論理回路インタフェース２３を介してシステムバス１５に接続されている。また、この例では外部入出力インタフェース２４を介して外部機器３とも接続されており、プログラマブル論理回路２１における処理により、外部機器３を制御可能に構成した例を示している。 The extended hardware unit 19 includes a programmable logic circuit 21, a local memory 22, and a programmable logic circuit interface 23. In this example, the external input / output interface 24 is also provided in the extended hardware unit 19. The programmable logic circuit 21 can be changed in function and reconfigured at any time by changing circuit information, and is connected to the system bus 15 via the programmable logic circuit interface 23. In this example, the external device 3 is also connected via the external input / output interface 24, and the external device 3 is configured to be controllable by processing in the programmable logic circuit 21.

ローカルメモリ２２は、プログラマブル論理回路２１を再構成するために使用される回路情報を複数個に記憶することができる。また、プログラマブル論理回路２１で処理を行う処理対象のデータや、処理後の中間処理データなども保持することができる。 The local memory 22 can store a plurality of pieces of circuit information used for reconfiguring the programmable logic circuit 21. In addition, processing target data to be processed by the programmable logic circuit 21, intermediate processed data after processing, and the like can be held.

プログラマブル論理回路インタフェース２３は、システムバス１５によってＣＰＵ１１やメインメモリ１４、ローカルメモリ２２、プログラマブル論理回路２１との間でデータ転送や制御を行う。またプログラマブル論理回路インタフェース２３は、指定された使用順序およびローカルメモリ２２に記憶された回路情報に予め設定された優先度とに基づいてローカルメモリ２２に記憶された回路情報を選択して使用し、プログラマブル論理回路２１を再構成する。 The programmable logic circuit interface 23 performs data transfer and control with the CPU 11, the main memory 14, the local memory 22, and the programmable logic circuit 21 through the system bus 15. The programmable logic circuit interface 23 selects and uses the circuit information stored in the local memory 22 based on the designated order of use and the priority set in advance in the circuit information stored in the local memory 22. The programmable logic circuit 21 is reconfigured.

なお、再構成に使用する回路情報等は、例えばメインメモリ１４やハードディスクドライブ１７に格納しておいてもよい。この場合、プログラマブル論理回路インタフェース２３を、メインメモリ１４やハードディスクドライブ１７に対して、ＣＰＵ１１を動作させずにデータ転送を行う機能を使用し、回路情報がローカルメモリ２２に格納されるように構成することができる。 The circuit information used for reconfiguration may be stored in the main memory 14 or the hard disk drive 17, for example. In this case, the programmable logic circuit interface 23 is configured such that circuit information is stored in the local memory 22 using a function of transferring data to the main memory 14 and the hard disk drive 17 without operating the CPU 11. be able to.

また、拡張ハードウェア部１９は、集積化により一体化することで、入出力部のライン負荷を低減させたり、専用バス化の構成により、高速化及び低消費電力化を図ることができる。 Further, by integrating the extended hardware unit 19 by integration, the line load of the input / output unit can be reduced, and high speed and low power consumption can be achieved by the configuration of the dedicated bus.

図２は、プログラマブル論理回路２１の一例を示す平面構造図、図３は、同じく内部構造の一例を示すブロック図である。プログラマブル論理回路２１は、回路情報を格納するためのコンフィギュレーションメモリ４１と、論理セル３１や配線領域３２からなる回路素子４２と、入出力端子３３とで構成されている。 FIG. 2 is a plan view showing an example of the programmable logic circuit 21, and FIG. 3 is a block diagram showing an example of the internal structure. The programmable logic circuit 21 includes a configuration memory 41 for storing circuit information, a circuit element 42 including a logic cell 31 and a wiring region 32, and an input / output terminal 33.

本実施の形態に係るコンフィギュレーションメモリ４１は、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、ＳＲＡＭ（Static Random Access Memory）等の書き換え可能なメモリ素子で構成されている。 The configuration memory 41 according to the present embodiment is configured by a rewritable memory element such as an EEPROM (Electrically Erasable and Programmable Read Only Memory) or an SRAM (Static Random Access Memory).

一方、回路情報はアドレスとデータの対で構成される。コンフィギュレーションメモリ４１にアドレスを与えて、そのアドレスに対応するメモリセルにアドレスと対になったデータを格納すると、このデータに従って、論理セル３１内の回路構成や、論理セル３１と入出力端子３３を相互に接続する配線領域３２の接続状態が再構成される。コンフィギュレーションメモリ４１の一部分を書き換えることにより、プログラマブル論理回路２１が動作中であっても、回路を部分的に再構成することができる。 On the other hand, circuit information is composed of a pair of address and data. When an address is given to the configuration memory 41 and data paired with the address is stored in the memory cell corresponding to the address, the circuit configuration in the logic cell 31 and the logic cell 31 and the input / output terminal 33 are determined according to this data. The connection states of the wiring regions 32 that connect the two are reconfigured. By rewriting a part of the configuration memory 41, the circuit can be partially reconfigured even when the programmable logic circuit 21 is operating.

このようにしてプログラマブル論理回路２１に再構成された回路素子４２に対し、入出力端子３３を介して処理すべきデータが入力されると共に、その処理結果が入出力端子３３を介して出力される。 Data to be processed is input to the circuit element 42 thus reconfigured in the programmable logic circuit 21 via the input / output terminal 33 and the processing result is output via the input / output terminal 33. .

なお、ハードディスクドライブ１７に記憶されているアプリケーションプログラムは、メインメモリ１６にロードされた後、ＣＰＵ１２によって実行される。上述の回路情報は、実行中のアプリケーションプログラムにおけるコマンドに応じて呼び出され、必要に応じてプログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードされて再構成され、ハードウェア処理が行われる。 The application program stored in the hard disk drive 17 is loaded into the main memory 16 and then executed by the CPU 12. The above circuit information is called according to a command in the application program being executed, loaded into the configuration memory 41 of the programmable logic circuit 21 as necessary, and reconfigured to perform hardware processing.

アプリケーションプログラムによるコマンドはあらかじめ使用する回路情報と順序を指定する。従って、コマンドによって指定された回路情報及び順序でプログラマブル論理回路インタフェース２３は、プログラマブル論理回路２１を再構成し、処理を実行させることができる。 The command by the application program specifies circuit information and order to be used in advance. Therefore, the programmable logic circuit interface 23 can reconfigure the programmable logic circuit 21 in the circuit information and order specified by the command, and can execute processing.

まず、プログラマブル論理回路インタフェース２３は、発行されたコマンドによってプログラマブル論理回路２１の再構成に使用する回路情報とその順序をリストにする。この順序リストはプログラマブル論理回路インタフェース２３の不図示のレジスタ等に格納される。なお、このリストは予め生成されて記憶されていてもよい。例えば、アプリケーションプログラムにおいて、処理のフローが決定されていて、そのために用いる機能回路が複数の種類の組み合わせであらかじめ選択指定可能な場合や、同じ順番を単位として繰り返される処理の場合などには、あらかじめ使用する回路情報と順番を決定できる。そこで、アプリケーションの処理が開始される前に、予め、使用する回路情報と順番等の情報をリストとしてローカルメモリ２２やプログラマブル論理回路インタフェース２３のレジスタなどに登録しておくこともできる。 First, the programmable logic circuit interface 23 makes a list of circuit information used for reconfiguration of the programmable logic circuit 21 and the order thereof according to the issued command. This order list is stored in a register (not shown) of the programmable logic circuit interface 23. This list may be generated and stored in advance. For example, in the case where the processing flow is determined in an application program and the functional circuit used therefor can be selected and specified in advance by a combination of a plurality of types, or in the case of processing that is repeated in the same order as a unit, Circuit information to be used and order can be determined. Therefore, before application processing is started, circuit information to be used and information such as order can be registered in advance in a register of the local memory 22 or the programmable logic circuit interface 23 as a list.

図４は順序リストの一例を示す図である。同図に示す例では、回路情報Ａ，Ｂ，Ｃ，Ｄ，Ｅの順に回路情報が使用される。 FIG. 4 is a diagram showing an example of the order list. In the example shown in the figure, circuit information is used in the order of circuit information A, B, C, D, E.

なお、回路情報には、再構成するときの優先度と、該回路情報の次に使用される回路情報のローカルメモリ２２における記憶位置を示す情報である位置情報とが設定される。優先度は予め設定されている情報であり、位置情報は、該回路情報がローカルメモリ２２に記憶されるときにプログラマブル論理回路インタフェース２３により設定される情報である。なお、優先度および位置情報は回路情報に付与されたヘッダ部の所定の領域に該情報をセットすることにより設定される。 The circuit information is set with a priority for reconfiguration and position information which is information indicating a storage position in the local memory 22 of circuit information used next to the circuit information. The priority is information set in advance, and the position information is information set by the programmable logic circuit interface 23 when the circuit information is stored in the local memory 22. Note that the priority and position information are set by setting the information in a predetermined area of the header portion added to the circuit information.

図５は回路情報と該回路情報に付与されたヘッダ部にセットされた位置情報と優先度とを模式的に表した図である。図５では、回路情報Ａに位置情報として１がセットされ、優先度として９がセットされている状態が例示されている。 FIG. 5 is a diagram schematically showing circuit information, position information set in a header portion added to the circuit information, and priority. FIG. 5 illustrates a state where 1 is set as the position information and 9 is set as the priority in the circuit information A.

なお、回路情報の優先度は、本実施の形態では０〜９の値をとり、値が大きくなるに従って、優先度は低くなる。 Note that the priority of the circuit information takes a value of 0 to 9 in this embodiment, and the priority decreases as the value increases.

また、本実施の形態では、ローカルメモリ２２における回路情報を記憶する記憶領域の各々をバンクと呼称し、ローカルメモリ２２上の各バンクの位置をバンクＮｏ．で表す。プログラマブル論理回路インタフェース２３は、回路情報をバンクに格納するときに、順序リストに基づき該回路情報の次に使用する回路情報を導出し、該導出した次に使用する回路情報を記憶するバンクの位置を示すバンクＮｏ．を位置情報として該格納する回路情報に設定する。また、本実施の形態では、ローカルメモリ２２は３個のバンクからなり、各バンクの位置を示すバンクＮｏ．が、１，２，３である場合を例に挙げて説明する（図６参照）。また、５個以上の回路情報を用いて再構成しながら処理を実行する場合には、該複数個のバンクをリングバッファ状に用いて使用する。 In the present embodiment, each storage area for storing circuit information in the local memory 22 is referred to as a bank, and the position of each bank on the local memory 22 is designated as a bank number. Represented by When storing the circuit information in the bank, the programmable logic circuit interface 23 derives circuit information to be used next to the circuit information based on the order list, and stores the derived circuit information to be used next. Indicating a bank No. Is set in the circuit information to be stored as position information. In the present embodiment, the local memory 22 is composed of three banks, and a bank No. indicating the position of each bank. Is described with reference to FIG. 6 as an example. When processing is performed while reconfiguring using five or more pieces of circuit information, the plurality of banks are used in the form of a ring buffer.

以下、本実施の形態におけるプログラマブル論理回路２１の再構成処理について図６〜図９を参照しながら詳細に説明する。 Hereinafter, the reconfiguration process of the programmable logic circuit 21 in the present embodiment will be described in detail with reference to FIGS.

アプリケーションプログラムによりコマンドが発行されると、使用する回路情報が呼び出されてプログラマブル論理回路インタフェース２３に転送される。そして、プログラマブル論理回路インタフェース２３は、図４に示した順序リストに基づき、最初に使用する回路情報Ａをプログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードすると共に、回路情報Ｂ，Ｃ，ＤをＮｏ．１，２，３のバンクに順に格納する。このとき、各回路情報Ａ，Ｂ，Ｃ，Ｄのヘッダ部には、順序リストに基づき、次に使用する回路情報を記憶する記憶位置を示す位置情報を設定する。具体的には、図６に示すように、回路情報Ａには、次に使用する回路情報Ｂが記憶されるバンクの位置を示す「１」が位置情報として設定され、回路情報Ｂには、次に使用する回路情報Ｃが記憶されるバンクの位置を示す「２」が位置情報として設定され、回路情報Ｃには、次に使用する回路情報Ｄが記憶されるバンクの位置を示す「３」が位置情報として設定され、回路情報Ｄには、次に使用する回路情報Ｅが記憶されるバンクの位置を示す「１」が位置情報として設定される。なお、各回路情報には、既に予め優先度が設定されている。 When a command is issued by the application program, circuit information to be used is called and transferred to the programmable logic circuit interface 23. Then, the programmable logic circuit interface 23 loads the circuit information A to be used first into the configuration memory 41 of the programmable logic circuit 21 based on the order list shown in FIG. 4 and sets the circuit information B, C, and D to No. . The data are stored in the 1, 2, and 3 banks in order. At this time, in the header portion of each circuit information A, B, C, D, position information indicating a storage position for storing circuit information to be used next is set based on the order list. Specifically, as shown in FIG. 6, in the circuit information A, “1” indicating the position of the bank where the circuit information B to be used next is stored is set as the position information. “2” indicating the position of the bank where the circuit information C to be used next is stored is set as the position information. In the circuit information C, “3” indicating the position of the bank where the circuit information D to be used next is stored. "Is set as the position information, and in the circuit information D," 1 "indicating the position of the bank where the circuit information E to be used next is stored is set as the position information. Note that priorities are already set in advance in each circuit information.

図６に示す例では、優先度が全て同一であるため、位置情報に従って、順次回路情報が読み出されてプログラマブル論理回路２１にロードされ実行されていく。ここでは、ソフトウェア的な制御は介在せず、プログラマブル論理回路２１にセットされた回路情報による機能の実行が終了すると、プログラマブル論理回路インタフェース２３が自動的に該実行終了した回路情報に設定された位置情報が示すバンクに格納された回路情報を読み出して、プログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードし、再構成する。そして、プログラマブル論理回路インタフェース２３は、回路情報が読み出されたバンクに、順序リストに従って次の回路情報をハードディスクドライブ１７等から転送して格納する。 In the example shown in FIG. 6, since the priorities are all the same, the circuit information is sequentially read out according to the position information, loaded into the programmable logic circuit 21, and executed. Here, when the execution of the function based on the circuit information set in the programmable logic circuit 21 is completed without software control, the position where the programmable logic circuit interface 23 is automatically set in the circuit information after the execution is completed. The circuit information stored in the bank indicated by the information is read out, loaded into the configuration memory 41 of the programmable logic circuit 21, and reconfigured. Then, the programmable logic circuit interface 23 transfers and stores the next circuit information from the hard disk drive 17 or the like in the bank from which the circuit information is read according to the order list.

ここで、図６に示すように回路情報Ａにより再構成されたプログラマブル論理回路２１の実行中に、何らかの割り込み指令が入力され、上記順序リストには登録されていない回路情報Ｗを割り込み実行させる場合について説明する。 Here, when the programmable logic circuit 21 reconfigured by the circuit information A as shown in FIG. 6 is executed, some interrupt command is input, and the circuit information W not registered in the order list is interrupted and executed. Will be described.

プログラマブル論理回路インタフェース２３は、転送された回路情報Ｗを、現在使用中の回路情報Ａの次に使用される回路情報Ｂが記憶されているバンク以外のバンクに格納する。ここでは、図７に示すように、回路情報Ｄが記憶されているＮｏ．３のバンクに回路情報Ｗを上書きする。このとき、回路情報Ｗには、回路情報Ａに設定されている位置情報が設定される。 The programmable logic circuit interface 23 stores the transferred circuit information W in a bank other than the bank in which the circuit information B used next to the circuit information A currently in use is stored. Here, as shown in FIG. The circuit information W is overwritten in the third bank. At this time, the position information set in the circuit information A is set in the circuit information W.

なお、割り込みさせる回路情報Ｗには予め優先度０が設定されている。プログラマブル論理回路インタフェース２３は、各バンクに格納されている回路情報の優先度が異なる場合には、各回路情報に設定された位置情報よりも優先度を優先させ、優先度の高い回路情報を優先的に読み出してプログラマブル論理回路２１にセットする。 The priority 0 is set in advance for the circuit information W to be interrupted. When the priority of the circuit information stored in each bank differs, the programmable logic circuit interface 23 gives priority to the priority over the position information set in each circuit information, and gives priority to the circuit information having a higher priority. Are read out and set in the programmable logic circuit 21.

従って、回路情報Ａによる機能の実行が終了したときには、プログラマブル論理回路インタフェース２３は、優先度の最も高い回路情報Ｗを読み出し、図８に示すように回路情報Ｗをプログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードする。また、プログラマブル論理回路インタフェース２３は、回路情報Ｗを読み出した後のＮｏ．３のバンクには、順序リストに従って回路情報Ｄをハードディスクドライブ１７等から転送して格納する。 Therefore, when the execution of the function based on the circuit information A is completed, the programmable logic circuit interface 23 reads the circuit information W having the highest priority, and the circuit information W is stored in the configuration memory of the programmable logic circuit 21 as shown in FIG. 41 is loaded. The programmable logic circuit interface 23 reads the circuit information W after reading the circuit information W. In the third bank, circuit information D is transferred from the hard disk drive 17 or the like according to the order list and stored.

回路情報Ｗによるプログラマブル論理回路２１の実行終了後は、図８に示すように各バンクに格納されている優先度が同一であるため、プログラマブル論理回路インタフェース２３は、回路情報Ｗに設定されている位置情報が示すバンクＮｏ．１のバンクに格納されている回路情報Ｂを読み出し、図９に示すように、プログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードして再構成する。 After the execution of the programmable logic circuit 21 based on the circuit information W, the priority stored in each bank is the same as shown in FIG. 8, so the programmable logic circuit interface 23 is set to the circuit information W. Bank No. indicated by the position information. The circuit information B stored in one bank is read out and loaded into the configuration memory 41 of the programmable logic circuit 21 for reconfiguration as shown in FIG.

さらにプログラマブル論理回路インタフェース２３は、回路情報Ｂが読み出された後のＮｏ．１のバンクには、順序リストに従って回路情報Ｅをハードディスクドライブ１７等から転送して格納する。 Furthermore, the programmable logic circuit interface 23 has the No. 1 after the circuit information B is read out. In one bank, circuit information E is transferred from the hard disk drive 17 or the like according to the order list and stored.

このように、回路情報に位置情報だけでなく優先度も予め設定しておくことによって、割り込みが発生した場合でも迅速に割り込み処理を実行できる。 Thus, by setting not only position information but also priorities in advance in the circuit information, interrupt processing can be executed quickly even when an interrupt occurs.

［第２の実施の形態］
上記第１の実施の形態では、ソフトウェア的な処理を介在させずに再構成を行なう例について説明したが、ソフトウェア的な処理を介在させて再構成を行なわせることもできる。本実施の形態では、ソフトウェア的な処理を介在させて再構成を行なわせる例について説明する。 [Second Embodiment]
In the first embodiment, the example of performing the reconfiguration without interposing software processing has been described. However, the reconfiguration can be performed with intervening software processing. In the present embodiment, an example in which reconfiguration is performed through software processing will be described.

本実施の形態の、情報処理システムの構成およびプログラマブル論理回路の構成については、第１の実施の形態と同様であるため説明を省略する。 Since the configuration of the information processing system and the configuration of the programmable logic circuit in this embodiment are the same as those in the first embodiment, description thereof is omitted.

なお、図１０に示すように、本実施の形態の回路情報には第１の実施の形態と同様に予め優先度は設定されているが、位置情報は設定されない。 As shown in FIG. 10, the circuit information of the present embodiment has a priority set in advance as in the first embodiment, but no position information is set.

本実施の形態では回路情報に位置情報を設定する代わりに、プログラマブル論理回路インタフェース２３に、現在実行中の回路情報の次に実行させるべき回路情報の格納位置を示す位置情報を格納するレジスタ２９（図１２参照。）を設ける。そして、ＣＰＵ１１がこのレジスタ２９に格納された位置情報を、プログラマブル論理回路２１のコンフィギュレーションメモリ４１に新たな回路情報をロードする度に書き換える。なお、回路情報のバンクへの格納、およびプログラマブル論理回路２１のコンフィギュレーションメモリ４１に回路情報をロードして行なう再構成の処理については、ソフトウェア的な処理を介在させず上記第１の実施の形態と同様にプログラマブル論理回路インタフェース２３によってハードウェア処理される。 In the present embodiment, instead of setting the position information in the circuit information, the programmable logic circuit interface 23 stores in the register 29 (position information indicating the storage position of the circuit information to be executed next to the currently executed circuit information) FIG. 12 is provided. Then, the CPU 11 rewrites the position information stored in the register 29 every time new circuit information is loaded into the configuration memory 41 of the programmable logic circuit 21. Note that the storage process of the circuit information in the bank and the reconfiguration process performed by loading the circuit information into the configuration memory 41 of the programmable logic circuit 21 do not involve any software process. Similarly, the hardware processing is performed by the programmable logic circuit interface 23.

図１１は、ＣＰＵ１１がレジスタ２９の値を更新するときの処理フローを示すフローチャートである。なおこの処理フローを実行するためのプログラムは、ハードディスクドライブ１７等に記憶しておくことができる。 FIG. 11 is a flowchart showing a processing flow when the CPU 11 updates the value of the register 29. A program for executing this processing flow can be stored in the hard disk drive 17 or the like.

まず、ステップ１００では、プログラマブル論理回路２１の再構成が実行されたか否かを判断する。再構成が実行されたと判断した場合には、ステップ１０２で、順序リストに従って、レジスタ２９の内容を次に使用する回路情報を記憶したバンクの位置情報に書き換える。 First, in step 100, it is determined whether the reconfiguration of the programmable logic circuit 21 has been executed. If it is determined that the reconfiguration has been executed, in step 102, the contents of the register 29 are rewritten to the position information of the bank storing the circuit information to be used next in accordance with the order list.

ステップ１０４では、次の回路情報があるか否かを判断する。すなわち、現在使用中の回路情報が順序リストの最後にリストされている回路情報でない場合には、肯定判断し、最後にリストされている回路情報である場合には、次に使用すべき回路情報は無いため、否定判断する。ここで肯定判断した場合には、ステップ１００に戻り、否定判断した場合には、レジスタ更新処理を終了する。 In step 104, it is determined whether there is next circuit information. That is, when the circuit information currently in use is not the circuit information listed at the end of the order list, an affirmative determination is made. When the circuit information is the last listed circuit information, the circuit information to be used next is determined. Because there is no, it makes a negative judgment. If an affirmative determination is made here, the process returns to step 100. If a negative determination is made, the register update processing is terminated.

以下、このようにバックグラウンドでソフトウェア的にレジスタ更新処理が行なわれている状態でプログラマブル論理回路２１を再構成する再構成処理について、図１２〜図１５を参照しながら詳細に説明する。 Hereinafter, a reconfiguration process for reconfiguring the programmable logic circuit 21 in a state where the register update process is performed in software in the background will be described in detail with reference to FIGS.

アプリケーションプログラムによりコマンドが発行されると、使用する回路情報が呼び出されてプログラマブル論理回路インタフェース２３に転送される。そして、プログラマブル論理回路インタフェース２３は、図４に示した順序リストに基づき、最初に使用する回路情報Ａをプログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードすると共に、回路情報Ｂ，Ｃ，ＤをＮｏ．１，２，３のバンクに順に格納する。このとき、プログラマブル論理回路インタフェース２３に設けられたレジスタ２９には、回路情報Ａの次に使用される回路情報Ｂを記憶するバンクの位置情報（バンクＮｏ．）「１」を格納する。 When a command is issued by the application program, circuit information to be used is called and transferred to the programmable logic circuit interface 23. Then, the programmable logic circuit interface 23 loads the circuit information A to be used first into the configuration memory 41 of the programmable logic circuit 21 based on the order list shown in FIG. 4 and sets the circuit information B, C, and D to No. . The data are stored in the 1, 2, and 3 banks in order. At this time, the register 29 provided in the programmable logic circuit interface 23 stores the position information (bank No.) “1” of the bank storing the circuit information B to be used next to the circuit information A.

図１２に示す例では、優先度が全て同一であるため、レジスタ２９に格納された位置情報に従って、順次回路情報が読み出されてプログラマブル論理回路２１にロードされ実行されていく。ここでは、上述したようにソフトウェア的な制御が介在し、再構成が実行されるたびにレジスタ２９が更新される。このレジスタ２９に従って、プログラマブル論理回路インタフェース２３が自動的にレジスタ２９に格納されたバンクＮｏ．が示すバンクに格納された回路情報を読み出して、プログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードし、再構成する。そして、回路情報が読み出されたバンクには、順序リストに従って次の回路情報をハードディスクドライブ１７等から転送して格納する。 In the example shown in FIG. 12, since the priorities are all the same, the circuit information is sequentially read out according to the position information stored in the register 29, loaded into the programmable logic circuit 21, and executed. Here, as described above, software control is interposed, and the register 29 is updated each time reconfiguration is executed. In accordance with the register 29, the programmable logic circuit interface 23 is automatically stored in the bank number stored in the register 29. Is read out, loaded into the configuration memory 41 of the programmable logic circuit 21, and reconfigured. Then, the next circuit information is transferred from the hard disk drive 17 or the like according to the order list and stored in the bank from which the circuit information has been read.

ここで、図１２に示すように回路情報Ａにより再構成されたプログラマブル論理回路２１の実行中に、何らかの割り込み指令が入力され、上記順序リストには登録されていない回路情報Ｗを割り込み実行させる場合について説明する。 Here, when the programmable logic circuit 21 reconfigured by the circuit information A as shown in FIG. 12 is being executed, an interrupt instruction is input and the circuit information W not registered in the order list is interrupted and executed. Will be described.

プログラマブル論理回路インタフェース２３は、転送された回路情報Ｗを、現在使用中の回路情報Ａの次に使用される回路情報Ｂが記憶されているバンク以外のバンクに格納する。ここでは、図１３に示すように、回路情報Ｄが記憶されているＮｏ．３のバンクに回路情報Ｗを上書きする。 The programmable logic circuit interface 23 stores the transferred circuit information W in a bank other than the bank in which the circuit information B used next to the circuit information A currently in use is stored. Here, as shown in FIG. The circuit information W is overwritten in the third bank.

割り込みさせる回路情報Ｗには予め優先度０が設定されている。本実施の形態においても、プログラマブル論理回路インタフェース２３は、各バンクに格納されている回路情報の優先度が異なる場合には、レジスタ２９に格納された位置情報よりも該優先度を優先させ、優先度の高い回路情報を優先的に読み出してプログラマブル論理回路２１にセットする。 The priority 0 is set in advance for the circuit information W to be interrupted. Also in this embodiment, when the priority of the circuit information stored in each bank is different, the programmable logic circuit interface 23 gives priority to the priority over the position information stored in the register 29, and the priority is given. Precisely read out circuit information and set it in the programmable logic circuit 21.

従って、回路情報Ａによる機能の実行が終了したときには、プログラマブル論理回路インタフェース２３は、優先度の最も高い回路情報Ｗを読み出し、図１４に示すように、回路情報Ｗをプログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードする。さらにプログラマブル論理回路インタフェース２３は、回路情報Ｗを読み出した後のＮｏ．３のバンクには、順序リストに従って回路情報Ｄをハードディスクドライブ１７等から転送して格納する。 Accordingly, when the execution of the function based on the circuit information A is completed, the programmable logic circuit interface 23 reads the circuit information W having the highest priority, and the circuit information W is configured as shown in FIG. Load into the memory 41. Furthermore, the programmable logic circuit interface 23 reads the circuit information W after reading the circuit information W. In the third bank, circuit information D is transferred from the hard disk drive 17 or the like according to the order list and stored.

回路情報Ｗによるプログラマブル論理回路２１の実行終了後は、図１４に示すように各バンクに格納されている優先度が同一であるため、プログラマブル論理回路インタフェース２３は、レジスタ２９に格納されている位置情報が示すＮｏ．１のバンクに格納されている回路情報Ｂを読み出し、図１５に示すように、プログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードして再構成する。このとき、レジスタ２９の値が次の回路情報が格納されているバンクの位置を示すＮｏ．２に書き換えられる。 After the execution of the programmable logic circuit 21 by the circuit information W, the priority stored in each bank is the same as shown in FIG. 14, so the programmable logic circuit interface 23 is stored in the register 29. No. indicated by the information. The circuit information B stored in one bank is read out and loaded into the configuration memory 41 of the programmable logic circuit 21 for reconfiguration as shown in FIG. At this time, the value of the register 29 is a No. indicating the bank position where the next circuit information is stored. Is rewritten to 2.

さらにプログラマブル論理回路インタフェース２３は、回路情報Ｂが読み出された後のＮｏ．１のバンクには、順序リストに従って回路情報Ｅがハードディスクドライブ１７等から転送され格納される。 Furthermore, the programmable logic circuit interface 23 has the No. 1 after the circuit information B is read out. In one bank, circuit information E is transferred and stored from the hard disk drive 17 or the like according to the order list.

このように、本実施の形態においても、回路情報に位置情報だけでなく優先度も予め設定しておくことによって、割り込みが発生した場合でも迅速に割り込み処理を実行できる。 As described above, also in this embodiment, by setting not only position information but also priority in advance in circuit information, interrupt processing can be quickly executed even when an interrupt occurs.

第１および第２の実施の形態の情報処理システムの構成を示すブロック図である。It is a block diagram which shows the structure of the information processing system of 1st and 2nd embodiment. プログラマブル論理回路の一例を示す平面構造図である。It is a plane structure figure showing an example of a programmable logic circuit. プログラマブル論理回路の内部構造の一例を示すブロック図である。It is a block diagram which shows an example of the internal structure of a programmable logic circuit. 順序リストの一例を示す図である。It is a figure which shows an example of an order list. 第１の実施の形態における、回路情報と該回路情報に付与されたヘッダ部にセットされた位置情報と優先度とを模式的に表した図である。It is the figure which represented typically the circuit information, the positional information set to the header part provided to the circuit information, and the priority in 1st Embodiment. 第１の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。It is explanatory drawing explaining the reconfiguration | reconstruction of the programmable logic circuit in 1st Embodiment. 第１の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。It is explanatory drawing explaining the reconfiguration | reconstruction of the programmable logic circuit in 1st Embodiment. 第１の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。It is explanatory drawing explaining the reconfiguration | reconstruction of the programmable logic circuit in 1st Embodiment. 第１の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。It is explanatory drawing explaining the reconfiguration | reconstruction of the programmable logic circuit in 1st Embodiment. 第２の実施の形態における、回路情報と該回路情報に付与されたヘッダ部にセットされた優先度を模式的に表した図である。It is the figure which represented typically the priority set to the circuit information and the header part provided to this circuit information in 2nd Embodiment. 第２の実施の形態において、レジスタの値を更新するときの処理フローを示すフローチャートである。9 is a flowchart illustrating a processing flow when updating a register value in the second embodiment. 第２の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。It is explanatory drawing explaining the reconfiguration | reconstruction of the programmable logic circuit in 2nd Embodiment. 第２の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。It is explanatory drawing explaining the reconfiguration | reconstruction of the programmable logic circuit in 2nd Embodiment. 第２の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。It is explanatory drawing explaining the reconfiguration | reconstruction of the programmable logic circuit in 2nd Embodiment. 第２の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。It is explanatory drawing explaining the reconfiguration | reconstruction of the programmable logic circuit in 2nd Embodiment.

Explanation of symbols

１情報処理システム
１１ＣＰＵ
１９拡張ハードウェア部
２１プログラマブル論理回路
２２ローカルメモリ
２３プログラマブル論理回路インタフェース
２９レジスタ
３１論理セル
３２配線領域
３３入出力端子
４１コンフィギュレーションメモリ
４２回路素子 1 Information processing system 11 CPU
19 Extended Hardware 21 Programmable Logic Circuit 22 Local Memory 23 Programmable Logic Circuit Interface 29 Register 31 Logic Cell 32 Wiring Area 33 Input / Output Terminal 41 Configuration Memory 42 Circuit Element

Claims

A programmable logic circuit that reconfigures circuit functions by changing circuit information;
A storage unit capable of storing a plurality of pieces of circuit information set in advance and used for reconfiguration of the programmable logic circuit;
Based on the use order of the circuit information designated in advance and the priority set in the circuit information, the circuit information for reconfiguring the programmable logic circuit is selected from the storage means, and the selected circuit information is selected. Reconfiguration means for reconfiguring the programmable logic circuit using:
Information processing system including

When circuit information is stored in the storage means, circuit information to be used next to the stored circuit information is derived based on the use order of the circuit information specified in advance, and the derived next use Setting means for setting position information indicating a storage position of the circuit information to be stored in the storage means to the stored circuit information;
The reconfiguring unit selects circuit information for reconfiguring the programmable logic circuit from the storage unit based on position information and priority set in the circuit information stored in the storage unit, The information processing system according to claim 1, wherein the programmable logic circuit is reconfigured using the selected circuit information.

Position information storage means for storing position information indicating a storage position in the storage means of circuit information to be used next to circuit information in use;
Rewriting means for rewriting the position information stored in the position information storage means according to the use status of the circuit information and the use order of the circuit information designated in advance,
Further provided,
The reconfiguration means selects circuit information for reconfiguring the programmable logic circuit from the storage means based on the position information stored in the position information storage means and the priority set in the circuit information The information processing system according to claim 1, wherein the programmable logic circuit is reconfigured using the selected circuit information.

4. The information processing system according to claim 1, wherein the reconfiguration unit determines circuit information to be selected next by prioritizing the priority over the pre-specified use order. 5.