JP4785150B2

JP4785150B2 - NAND flash memory that prevents disturbance

Info

Publication number: JP4785150B2
Application number: JP2007539757A
Authority: JP
Inventors: 省史吉田; 浩三渡部
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-10-04
Filing date: 2005-10-04
Publication date: 2011-10-05
Anticipated expiration: 2025-10-04
Also published as: WO2007043136A9; JPWO2007043136A1; WO2007043136A1

Description

本発明はＮＡＮＤ型スタック構造の不揮発性メモリアレイを備えた半導体装置に関する。 The present invention relates to a semiconductor device including a nonvolatile memory array having a NAND stack structure.

不揮発性メモリアレイにおけるＮＡＮＤ型スタック構造とは複数個の不揮発性メモリトランジスタを直列接続した直列回路を複数列備えた構造である。不揮発性メモリトランジスタの選択端子（メモリゲート）は行毎に対応するワード線に接続される。不揮発性メモリトランジスタは例えばメモリゲートから見た閾値電圧の相違として情報を記憶する。例えばフローティングゲートを持つ不揮発性メモリトランジスタの場合、基板領域からトンネル酸化膜を介してフローティングゲートに電子を注入すること（書込み処理）によって閾値電圧を高くし、基板領域からトンネル酸化膜を介してフローティングゲートにホールを注入すること（消去処理）によって閾値電圧を低くすることができる。書込みを行う場合にはワード線電圧と直列回路のビット線電圧を制御して書込み対象の不揮発性メモリトランジスタに大きな電界を形成して電子を注入する。読出し動作では読出し非選択ワード線をノーマリーオンのレベルに、読出し選択ワード線を判定レベルとすることにより、読出し対象の不揮発性メモリトランジスタがその記憶情報に応じてオン・オフされる。前記フローティングゲートはポリシリコンのような導体で形成されるから、トンネル酸化膜の欠陥は情報保持性能に大きく影響する。この点を改善するには、シリコン窒化膜のような絶縁性電荷トラップ膜を不揮発性メモリトランジスタの電荷蓄積領域に採用すればよい。この種の不揮発性メモリトランジスタをＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）トランジスタとも称する。このＭＯＮＯＳトランジスタをＮＡＮＤ型スタック構造の不揮発性メモリに採用することについては特許文献１に記載がある。 The NAND stack structure in the nonvolatile memory array is a structure provided with a plurality of columns of series circuits in which a plurality of nonvolatile memory transistors are connected in series. The selection terminal (memory gate) of the nonvolatile memory transistor is connected to the corresponding word line for each row. The nonvolatile memory transistor stores information as a difference in threshold voltage as viewed from the memory gate, for example. For example, in the case of a non-volatile memory transistor having a floating gate, the threshold voltage is increased by injecting electrons from the substrate region through the tunnel oxide film to the floating gate (writing process), and floating from the substrate region through the tunnel oxide film. The threshold voltage can be lowered by injecting holes into the gate (erasing process). When writing is performed, the word line voltage and the bit line voltage of the series circuit are controlled to form a large electric field in the nonvolatile memory transistor to be written to inject electrons. In the read operation, the read non-selected word line is set to the normally-on level and the read selected word line is set to the determination level, whereby the non-volatile memory transistor to be read is turned on / off according to the stored information. Since the floating gate is formed of a conductor such as polysilicon, defects in the tunnel oxide film greatly affect the information retention performance. In order to improve this point, an insulating charge trap film such as a silicon nitride film may be employed in the charge storage region of the nonvolatile memory transistor. This type of nonvolatile memory transistor is also referred to as a MONOS (Metal Oxide Nitride Oxide Semiconductor) transistor. Patent Document 1 describes the use of this MONOS transistor in a nonvolatile memory having a NAND stack structure.

米国特許第６６１４０７０号明細書US Pat. No. 6,661,070

本発明者はＭＯＮＯＳトランジスタをＮＡＮＤ型スタック構造の不揮発性メモリに採用することについて検討した。これによれば、ＭＯＮＯＳトランジスタは絶縁性電荷トラップ膜を用いる性質上、実用的な消去・書き込み時間を実現するには、フローティングゲート構造に比べて薄いトンネル酸化膜を採用することが必要になる。このためＭＯＮＯＳトランジスタはフローティングゲート構造に比べてディスターブの影響を受け易くなる。ＮＡＮＤ型スタック構造にＭＯＮＯＳトランジスタを採用することについて検討した結果、従来のＮＡＮＤ型スタック構造の動作電圧に習うと、読出し及び書き込みの双方の動作においてディスターブによる影響を受け易いということが明らかにされた。例えば読出し動作時にゲート酸化膜とシリコン窒化膜との上下に電位差が２Ｖ程度形成されても、閾値電圧に影響を及ぼすことが明らかになった。前記特許文献１に記載の技術は読出し非選択ワード線電圧に代表されるような動作電圧として特定の電圧を用いることに着目し、ワード線ディスターブについては考慮されていない。 The present inventor has examined the adoption of a MONOS transistor in a nonvolatile memory having a NAND stack structure. According to this, due to the nature of the insulating charge trapping film, the MONOS transistor needs to employ a tunnel oxide film that is thinner than the floating gate structure in order to realize a practical erase / write time. Therefore, the MONOS transistor is more susceptible to disturbance than the floating gate structure. As a result of studying the adoption of MONOS transistors in the NAND stack structure, it has been clarified that the operation voltage of the conventional NAND stack structure is easily affected by disturbance in both read and write operations. . For example, it has been clarified that even when a potential difference of about 2 V is formed above and below the gate oxide film and the silicon nitride film during the read operation, the threshold voltage is affected. The technique described in Patent Document 1 pays attention to the use of a specific voltage as an operation voltage typified by a read unselected word line voltage, and does not consider word line disturbance.

本発明の目的は、ＮＡＮＤ型スタック構造の不揮発性メモリにＭＯＮＯＳトランジスタを採用したとき、ワード線ディスターブを緩和することにある。 An object of the present invention is to alleviate word line disturbance when a MONOS transistor is employed in a nonvolatile memory having a NAND stack structure.

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 The following is a brief description of an outline of typical inventions disclosed in the present application.

〔１〕《読出し動作のワードディスターブ対策》
本発明に係る半導体装置は、複数の不揮発性メモリトランジスタ(ＱＭ)を有するメモリアレイ(２)と制御回路（８）とを備える。前記不揮発性メモリトランジスタは、基板領域(１１)に形成されたソース(１２)とドレイン(１３)の間の領域(１４)の上にトンネル絶縁膜(１５)、絶縁性電荷蓄積膜(１６)及びメモリゲート(１８)を有し、前記メモリゲートから見た閾値電圧の高低差によって情報を記憶する。前記閾値電圧は負電圧とされる。前記メモリアレイは、前記複数の不揮発性メモリトランジスタが前記ソースとドレインを介して列方向に直列された複数の直列回路(ＳＴＲＧ)と、前記直列回路を構成する前記不揮発性メモリトランジスタのメモリゲートに行毎に接続するワード線(ＷＬ０〜ＷＬｎ)とを有する。前記制御回路は、前記不揮発性メモリトランジスタから記憶情報を読出す動作において、読出し選択とされる不揮発性メモリトランジスタ(ＱＭ２)が接続されるワード線を前記基板領域と同電位とし、読出し非選択とされる不揮発性メモリトランジスタ(ＱＭ１、ＱＭ３、ＱＭ４)が接続されるワード線をソース電位と同電位とする。[1] <Countermeasures for word disturb in read operation>
The semiconductor device according to the present invention includes a memory array (2) having a plurality of nonvolatile memory transistors (QM) and a control circuit (8). The nonvolatile memory transistor has a tunnel insulating film (15) and an insulating charge storage film (16) on a region (14) between a source (12) and a drain (13) formed in a substrate region (11). And a memory gate (18) for storing information according to the difference in threshold voltage as viewed from the memory gate. The threshold voltage is a negative voltage. The memory array includes a plurality of series circuits (STRG) in which the plurality of nonvolatile memory transistors are serially arranged in a column direction via the source and drain, and memory gates of the nonvolatile memory transistors constituting the series circuit. And word lines (WL0 to WLn) connected to each row. In the operation of reading stored information from the nonvolatile memory transistor, the control circuit sets the word line connected to the nonvolatile memory transistor (QM2) selected for reading to the same potential as the substrate region, The word lines to which the nonvolatile memory transistors (QM1, QM3, QM4) to be connected are connected have the same potential as the source potential.

上記より、直列回路を用いたＮＡＮＤ型スタック構造としての性質上、読出し非選択とされる不揮発性メモリトランジスタが接続されるワード線の電圧は不揮発性メモリトランジスタの相対的に高い閾値電圧よりも高くされる。一方、読出し選択とされる不揮発性メモリトランジスタが接続されるワード線の電圧は相対的に高い閾値電圧と相対的に低い閾値電圧との間の電圧にされる。したがって、読出し非選択とされる不揮発性メモリトランジスタが接続されるワード線をソース電位と同電位にすると、相対的に低い負の閾値電圧を持つ不揮発性メモリトランジスタにはチャネルのような反転層が形成され、基板領域の表面はソース電位と等しくなる。これにより、基板領域の表面とメモリゲートとの間に配置されたトンネル絶縁膜及び絶縁性電荷蓄積膜には電界が作用されない。また、そのとき、相対的に高い負の閾値電圧を持つ不揮発性メモリトランジスタには完全な反転層は形成されないまでも基板領域の表面電位はソース電位寄りの電位にされ、トンネル絶縁膜及び絶縁性電荷蓄積膜に作用される電界強度が緩和される。一方、読出し選択とされる不揮発性メモリトランジスタが接続されるワード線が前記基板領域と同電位にされるということは、そのワード線電圧を受ける不揮発性メモリトランジスタの閾値電圧が相対的に高い閾値電圧である場合には反転層が形成されない。要するに、基板領域の表面とメモリゲートとの間に配置されたトンネル絶縁膜及び絶縁性電荷蓄積膜には電界が作用されないことになる。前記ワード線電圧を受ける不揮発性メモリトランジスタの閾値電圧が相対的に低い閾値電圧である場合には完全な反転層は形成されず基板領域の表面電位はソース電位よりもレベルの低い基板領域電位寄りの電位（メモリゲート電位寄りの電位）にされ、トンネル絶縁膜及び絶縁性電荷蓄積膜に作用される電界強度が緩和される。以上より、前記不揮発性メモリトランジスタから記憶情報を読出す動作において、トンネル絶縁膜及び絶縁性電荷蓄積膜に作用される電界の発生を抑制し、又はその電界強度を緩和することができ、ワードディスターブの低減が可能になる。 From the above, due to the nature of the NAND stack structure using a series circuit, the voltage of the word line connected to the nonvolatile memory transistor that is not selected for reading is higher than the relatively high threshold voltage of the nonvolatile memory transistor. It will be lost. On the other hand, the voltage of the word line to which the nonvolatile memory transistor selected for reading is connected is set to a voltage between a relatively high threshold voltage and a relatively low threshold voltage. Therefore, when the word line connected to the nonvolatile memory transistor that is not selected for reading is set to the same potential as the source potential, the nonvolatile memory transistor having a relatively low negative threshold voltage has an inversion layer such as a channel. Once formed, the surface of the substrate region is equal to the source potential. Thereby, an electric field is not applied to the tunnel insulating film and the insulating charge storage film disposed between the surface of the substrate region and the memory gate. At that time, the surface potential of the substrate region is made closer to the source potential even if a complete inversion layer is not formed in the nonvolatile memory transistor having a relatively high negative threshold voltage, and the tunnel insulating film and the insulating The electric field strength applied to the charge storage film is relaxed. On the other hand, the word line to which the nonvolatile memory transistor selected for reading is connected has the same potential as that of the substrate region. This means that the threshold voltage of the nonvolatile memory transistor that receives the word line voltage is relatively high. When the voltage is applied, the inversion layer is not formed. In short, an electric field is not applied to the tunnel insulating film and the insulating charge storage film disposed between the surface of the substrate region and the memory gate. When the threshold voltage of the nonvolatile memory transistor receiving the word line voltage is a relatively low threshold voltage, a complete inversion layer is not formed, and the surface potential of the substrate region is closer to the substrate region potential at a level lower than the source potential. The electric field strength acting on the tunnel insulating film and the insulating charge storage film is relaxed. As described above, in the operation of reading stored information from the nonvolatile memory transistor, generation of an electric field applied to the tunnel insulating film and the insulating charge storage film can be suppressed, or the electric field strength can be reduced. Can be reduced.

本発明の一つの具体的な形態として、前記記憶情報を読出す動作において、前記基板領域は負電圧、前記ソース電圧は０Vである。前記負電圧は例えば−２Ｖである。 As one specific form of the present invention, in the operation of reading the stored information, the substrate region is a negative voltage and the source voltage is 0V. The negative voltage is −2V, for example.

〔２〕《書込み動作のワードディスターブ対策》
前記制御回路は、前記不揮発性メモリトランジスタに情報を書込む動作において、前記ソース電位に対する前記基板領域の電位を０V又は負電位とし、書込み選択とされる不揮発性メモリトランジスタ（ＱＭａ）が接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して正電位とする。書込み非選択とされる不揮発性メモリトランジスタ(ＱＭｂ、ＱＭｃ、ＱＭｄ)が接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して同電位又は負電位とする。[2] <Countermeasures for word disturb in write operation>
In the operation of writing information to the nonvolatile memory transistor, the control circuit sets the potential of the substrate region to 0 V or a negative potential with respect to the source potential, and the nonvolatile memory transistor (QMa) selected for writing is connected. The word line is set to a positive potential with respect to the source potential of the nonvolatile memory transistor. A word line to which a nonvolatile memory transistor (QMb, QMc, QMd) that is not selected for writing is connected is set to the same potential or a negative potential with respect to the source potential of the nonvolatile memory transistor.

更に具体的には、前記制御回路は、不揮発性メモリトランジスタに情報を書込む動作において、書込み選択とされる不揮発性メモリトランジスタ（ＱＭａ）を含む第１の前記直列回路（ＳＴＲＧｉ）では前記基板領域の電位に対する前記ソース電位を０Vとする。書込み選択とされる不揮発性メモリトランジスタを含まない第２の前記直列回路（ＳＲＴＲＧｊ）では前記基板領域の電位に対する前記ソース電位を正電位とする。書込み選択とされる不揮発性メモリトランジスタのメモリゲート電圧を当該不揮発性メモリトランジスタのソース電位に対して正電位とする。書込み非選択とされ不揮発性メモリトランジスタのメモリゲート電圧をソース電位に対して同電位又は負電位とする。 More specifically, the control circuit includes the substrate region in the first series circuit (STRGi) including the nonvolatile memory transistor (QMa) selected for writing in the operation of writing information to the nonvolatile memory transistor. The source potential with respect to the potential is set to 0V. In the second series circuit (SRTRGj) that does not include the nonvolatile memory transistor that is selected for writing, the source potential with respect to the potential of the substrate region is set to a positive potential. The memory gate voltage of the nonvolatile memory transistor selected for writing is set to a positive potential with respect to the source potential of the nonvolatile memory transistor. Writing is not selected, and the memory gate voltage of the nonvolatile memory transistor is set to the same or negative potential with respect to the source potential.

上記より、書込み選択とされる不揮発性メモリトランジスタ（ＱＭａ）にはメモリゲートと基板領域の間に大きな電界が形成されて基板領域からトンネル絶縁膜をトンネルして電子が絶縁性電荷蓄積膜に捕獲される。このとき、書込み選択とされる不揮発性メモリトランジスタと同じ直列回路（ＳＴＲＧｉ）に含まれる書込み非選択の不揮発性メモリトランジスタ（ＱＭｂ）はソース・ドレイン・メモリゲート・基板領域の全てが同電位にされ、ワードディスターブをまったく生じない。一方、前記第２の直列回路（ＳＴＲＧｊ）に含まれ、書込み選択の不揮発性メモリトランジスタとワード線を共有する書込み非選択の不揮発性メモリトランジスタ（ＱＭｃ）においてはメモリゲート電位と基板領域の間には電位差を生じているが、そのソース電位はメモリゲート電位と等しくされている。したがって、相対的に低い負の閾値電圧を持つ場合にはその不揮発性メモリトランジスタには弱反転層が形成され、基板領域の表面はソース電位寄りの電圧になり、基板領域の表面とメモリゲートとの間に配置されたトンネル絶縁膜及び絶縁性電荷蓄積膜に作用される電界強度は緩和されている。また、そのとき相対的に高い負の閾値電圧を持つ不揮発性メモリトランジスタの場合には電界強度の緩和作用は減退するが、当該不揮発性メモリトランジスタはもともと閾値電圧が相対的に高い書き込み状態であるから、書込み方向のディスターブに対しては実質的な悪影響はない。また、前記第２の直列回路（ＳＴＲＧｊ）に含まれ、書込み選択の不揮発性メモリトランジスタとワード線を共有していない書込み非選択の不揮発性メモリトランジスタ（ＱＭｄ）においてはそのソース電位とメモリゲート電位との間に電位差を生じているがメモリゲート電位と基板領域の間には電位差を生じていない。不揮発性メモリトランジスタが接続されるワード線が前記基板領域と同電位にされるということは、そのワード線電圧を受ける不揮発性メモリトランジスタの閾値電圧が相対的に高い閾値電圧である場合には反転層が形成されない。これにより、基板領域の表面とメモリゲートとの間に配置されたトンネル絶縁膜及び絶縁性電荷蓄積膜には電界が作用されないことになる。前記ワード線電圧を受ける不揮発性メモリトランジスタの閾値電圧が相対的に低い閾値電圧である場合には反転層は殆ど形成されず基板領域の表面電位はソース電位よりもレベルの低い基板領域電位寄りの電位（メモリゲート電位寄りの電位）にされ、トンネル絶縁膜及び絶縁性電荷蓄積膜に作用される電界強度が緩和される。以上により、前記不揮発性メモリトランジスタに情報を書き込む動作において、トンネル絶縁膜及び絶縁性電荷蓄積膜に作用される電界の発生を抑制し、又はその電界強度を緩和することができ、ワードディスターブの低減が可能になる。 As described above, in the nonvolatile memory transistor (QMa) selected for writing, a large electric field is formed between the memory gate and the substrate region, and the tunnel insulating film is tunneled from the substrate region to capture electrons in the insulating charge storage film. Is done. At this time, in the non-programmable non-volatile memory transistor (QMb) included in the same series circuit (STRGi) as the non-volatile memory transistor selected for programming, all of the source / drain / memory gate / substrate region are set to the same potential. , No word disturb occurs. On the other hand, in the non-programmable non-volatile memory transistor (QMc) included in the second series circuit (STRGj) and sharing the word line with the non-programmable non-volatile memory transistor, between the memory gate potential and the substrate region. Has a potential difference, but its source potential is equal to the memory gate potential. Therefore, when the non-volatile memory transistor has a relatively low negative threshold voltage, a weak inversion layer is formed in the nonvolatile memory transistor, the surface of the substrate region becomes a voltage near the source potential, and the surface of the substrate region and the memory gate The electric field strength applied to the tunnel insulating film and the insulating charge storage film disposed between the two is relaxed. In addition, in the case of a nonvolatile memory transistor having a relatively high negative threshold voltage at that time, the field strength mitigating action is reduced, but the nonvolatile memory transistor is originally in a writing state with a relatively high threshold voltage. Therefore, there is no substantial adverse effect on the disturb in the writing direction. A source potential and a memory gate potential of a non-programmable non-volatile memory transistor (QMd) included in the second series circuit (STRGj) and not sharing a word line with the non-programmable non-volatile memory transistor. There is no potential difference between the memory gate potential and the substrate region. That the word line to which the nonvolatile memory transistor is connected is set to the same potential as the substrate region is reversed when the threshold voltage of the nonvolatile memory transistor receiving the word line voltage is a relatively high threshold voltage. A layer is not formed. As a result, an electric field is not applied to the tunnel insulating film and the insulating charge storage film disposed between the surface of the substrate region and the memory gate. When the threshold voltage of the nonvolatile memory transistor that receives the word line voltage is a relatively low threshold voltage, the inversion layer is hardly formed, and the surface potential of the substrate region is closer to the substrate region potential that is lower than the source potential. The electric field strength applied to the tunnel insulating film and the insulating charge storage film is reduced by the potential (potential close to the memory gate potential). As described above, in the operation of writing information to the nonvolatile memory transistor, generation of an electric field acting on the tunnel insulating film and the insulating charge storage film can be suppressed, or the electric field strength can be reduced, and word disturb can be reduced. Is possible.

本発明の一つの具体的な形態として、前記記憶情報を書込む動作において、書込み選択とされる不揮発性メモリトランジスタが接続されるワード線電位を正極性を持つ第１電圧、書込み非選択とされる不揮発性メモリトランジスタが接続されるワード線及び基板領域を負極性を持つ第２電圧とする。書込み選択とされる不揮発性メモリトランジスタを含む前記直列回路の各々の不揮発性メモリトランジスタのソースを前記第２電圧、その他の前記直列回路の各々の不揮発性メモリトランジスタのソースを前記第１電圧とする。例えば前記第１電圧は１．５V、前記第２電圧は−１０．５Ｖである。 As one specific form of the present invention, in the operation of writing the stored information, the word line potential to which the nonvolatile memory transistor selected for writing is connected is set to the first voltage having positive polarity, and the writing is not selected. A word line and a substrate region to which the nonvolatile memory transistor is connected are set to a second voltage having a negative polarity. The source of each nonvolatile memory transistor of the series circuit including the nonvolatile memory transistor selected for writing is the second voltage, and the source of each nonvolatile memory transistor of the other series circuit is the first voltage. . For example, the first voltage is 1.5V and the second voltage is -10.5V.

〔３〕《消去動作のワードディスターブ対策》
前記制御回路は、ワード線単位で前記不揮発性メモリトランジスタの記憶情報を消去する動作において、前記ソース電位に対する前記基板領域の電位を０V又は正電位とし、消去選択とされる不揮発性メモリトランジスタ（ＱＭｘ）が接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して負電位とする。消去非選択とされる不揮発性メモリトランジスタ（ＱＭｙ）が接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して同電位とする。[3] <Countermeasures for word disturb in erase operation>
In the operation of erasing stored information of the nonvolatile memory transistor in units of word lines, the control circuit sets the potential of the substrate region to 0 V or a positive potential with respect to the source potential, and selects the nonvolatile memory transistor (QMx) selected for erasure. ) Is connected to a negative potential with respect to the source potential of the nonvolatile memory transistor. The word line connected to the non-erasable non-volatile memory transistor (QMy) is set to the same potential as the source potential of the non-volatile memory transistor.

上記より、ワード線単位で消去選択とされる不揮発性メモリトランジスタにはメモリゲートと基板領域の間に大きな電界が形成されて基板領域からトンネル絶縁膜をトンネルしてホールが絶縁性電荷蓄積膜に捕獲又は電子が放出される。ワード線単位で消去非選択とされる不揮発性メモリトランジスタにはメモリゲート、基板領域及びソース電位の相互間で電位差が形成されず、消去動作においてワードディスターブが阻止される。 As described above, in the nonvolatile memory transistor that is selected for erasing in units of word lines, a large electric field is formed between the memory gate and the substrate region, and the hole is tunneled from the substrate region to the insulating charge storage film. Capture or electrons are emitted. In the nonvolatile memory transistor that is not selected for erasing in units of word lines, no potential difference is formed between the memory gate, the substrate region, and the source potential, and word disturb is prevented in the erasing operation.

本発明の一つの具体的な形態として、前記記憶情報を消去する動作において、消去選択とされる不揮発性メモリトランジスタが接続されるワード線電位を負極性を持つ第３電圧、消去非選択とされる不揮発性メモリトランジスタが接続されるワード線及び基板領域を正極性を持つ第４電圧とする。消去非選択とされる不揮発性メモリトランジスタのソースを前記第４電圧とする。例えば、前記第３電圧は−８．５V、前記第４電圧は１．５Ｖである。 As one specific form of the present invention, in the operation of erasing the stored information, the word line potential to which the nonvolatile memory transistor selected for erasure is connected is set to a third voltage having a negative polarity, and erasing is not selected. A word line and a substrate region to which the nonvolatile memory transistor is connected are set to a fourth voltage having a positive polarity. The source of the non-volatile memory transistor that is not selected for erasure is set as the fourth voltage. For example, the third voltage is −8.5V and the fourth voltage is 1.5V.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、ＮＡＮＤ型スタック構造の不揮発性メモリにＭＯＮＯＳトランジスタを採用したとき、ワード線ディスターブを緩和することができる。 That is, when a MONOS transistor is employed in a nonvolatile memory having a NAND stack structure, word line disturbance can be mitigated.

本発明の一例に係るフラッシュメモリを示すブロック図である。1 is a block diagram showing a flash memory according to an example of the present invention. 不揮発性メモリトランジスタＱＭの構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the structure of the non-volatile memory transistor QM. 書込み動作によって得られる不揮発性メモリトランジスタの電流特性と消去動作によって得られる不揮発性メモリトランジスタの電流特性を示す説明図である。It is explanatory drawing which shows the current characteristic of the non-volatile memory transistor obtained by writing operation, and the non-volatile memory transistor obtained by the erase operation. 不揮発性メモリトランジスタの閾値電圧分布を例示する説明図である。It is explanatory drawing which illustrates the threshold voltage distribution of a non-volatile memory transistor. 読出し動作において不揮発性メモリトランジスタに印加される電圧状態を例示する回路図である。FIG. 6 is a circuit diagram illustrating a voltage state applied to a nonvolatile memory transistor in a read operation. 図４における不揮発性メモリトランジスタＱＭ２の電圧状態と、不揮発性メモリトランジスタＱＭ１、ＱＭ３、ＱＭ４の電圧状態をソース電位基準で示す説明図である。FIG. 5 is an explanatory diagram illustrating a voltage state of the nonvolatile memory transistor QM2 and a voltage state of the nonvolatile memory transistors QM1, QM3, and QM4 in FIG. 4 with reference to a source potential. 図４の不揮発性メモリトランジスタＱＭ１〜ＱＭ４が受けるワードディスターブの可能性を書込み状態と消去状態の夫々の場合について示す説明図である。FIG. 5 is an explanatory diagram showing the possibility of word disturb received by the nonvolatile memory transistors QM1 to QM4 of FIG. 4 in each of a write state and an erase state. 書込み状態にける閾値電圧を０Ｖ＜Ｖｔｈ＜２Ｖ、消去状態における閾値電圧を負電圧とするＭＯＮＯＳ構造の不揮発性メモリトランジスタを用いたときの読出し動作における電圧状態を比較例として示す回路図である。FIG. 7 is a circuit diagram showing, as a comparative example, a voltage state in a read operation when a nonvolatile memory transistor having a MONOS structure in which a threshold voltage in a write state is 0 V <Vth <2 V and a threshold voltage in an erase state is a negative voltage. ワードディスターブ電圧の印加時間に対する閾値電圧の変化特性を示す説明図である。It is explanatory drawing which shows the change characteristic of the threshold voltage with respect to the application time of a word disturb voltage. 書込み動作において不揮発性メモリトランジスタに印加される電圧状態を例示する回路図である。6 is a circuit diagram illustrating a voltage state applied to a nonvolatile memory transistor in a write operation. FIG. 図１０における不揮発性メモリトランジスタＱＭａ、ＱＭｂ、ＱＭｃ、ＱＭｄの電圧状態をソース電位基準で示す説明図である。FIG. 11 is an explanatory diagram showing voltage states of nonvolatile memory transistors QMa, QMb, QMc, and QMd in FIG. 10 based on a source potential. 図１１（図１０）においける不揮発性メモリトランジスタＱＭａ〜ＱＭｄが受けるワードディスターブの可能性を書込み状態と消去状態の夫々の場合について示す説明図である。FIG. 12 is an explanatory diagram showing the possibility of word disturb received by the nonvolatile memory transistors QMa to QMd in FIG. 11 (FIG. 10) in each of a write state and an erase state. 消去動作において不揮発性メモリトランジスタＱＭに印加される電圧状態を例示する回路図である。FIG. 6 is a circuit diagram illustrating a voltage state applied to a nonvolatile memory transistor QM in an erase operation. 図１３における不揮発性メモリトランジスタＱＭｘ、ＱＭｙの電圧状態をソース電位基準で示す説明図である。It is explanatory drawing which shows the voltage state of the non-volatile memory transistors QMx and QMy in FIG. 13 on the basis of source potential. フラッシュメモリのメモリアレイにおける直列回路の構成を例示する回路図である。It is a circuit diagram which illustrates the composition of the series circuit in the memory array of flash memory. 図１５の直列回路構成における読出し、書込み及び消去の各動作における電圧印加状態を整理して示す動作説明図である。FIG. 16 is an operation explanatory diagram showing organized voltage application states in read, write, and erase operations in the series circuit configuration of FIG. 15. フラッシュメモリのメモリアレイにおける別の直列回路の構成を例示する回路図である。It is a circuit diagram which illustrates the composition of another series circuit in the memory array of flash memory. 図１７の直列回路構成における読出し、書込み及び消去の各動作における電圧印加状態を整理して示す動作説明図である。FIG. 18 is an operation explanatory diagram showing organized voltage application states in each of read, write, and erase operations in the series circuit configuration of FIG. 17. フラッシュメモリのメモリアレイにおける更に別の直列回路の構成を例示する回路図である。It is a circuit diagram which illustrates the composition of another series circuit in the memory array of flash memory. 図１９の直列回路構成における読出し、書込み及び消去の各動作における電圧印加状態を整理して示す動作説明図である。FIG. 20 is an operation explanatory diagram showing organized voltage application states in read, write, and erase operations in the series circuit configuration of FIG. 19. フラッシュメモリのメモリアレイにおける更に別の直列回路の構成を例示する回路図である。It is a circuit diagram which illustrates the composition of another series circuit in the memory array of flash memory. 図２１の直列回路構成における読出し、書込み及び消去の各動作における電圧印加状態を整理して示す動作説明図である。FIG. 22 is an operation explanatory diagram showing organized voltage application states in read, write, and erase operations in the series circuit configuration of FIG. 21. フラッシュメモリのメモリアレイにおける別の直列回路の構成を例示する回路図である。It is a circuit diagram which illustrates the composition of another series circuit in the memory array of flash memory. 図２３の直列回路構成における読出し、書込み及び消去の各動作における電圧印加状態を整理して示す動作説明図である。FIG. 24 is an operation explanatory diagram showing organized voltage application states in read, write, and erase operations in the series circuit configuration of FIG. 23.

Explanation of symbols

１フラッシュメモリ
２メモリアレイ
ＳＴＲＧ直列回路
ＱＭ不揮発性メモリトランジスタ
ＱＢビット線接続スイッチトランジスタ
ＱＳソース線接続スイッチトランジスタ
ＳＬソース線
ＢＬビット線
３センスラッチ回路（ＳＬＡＴ）
４ソース線スイッチ回路（ＳＬＳＷ）
５ビット線スイッチ回路（ＢＬＳＷ）
６Ｙアドレスデコーダ（ＹＤＥＣ）
７Ｘアドレスデコーダ
ＷＬ０〜ＷＬｎワード線
８制御回路（ＣＯＮＴ）
９電源回路（ＶＰＧ）
１１ｐ型ウェル領域（ｐＷＥＬ）
１２ソース（ＳＲＣ）
１３ドレイン（ＤＲＮ）
１４チャネル形成領域
１５トンネル酸化膜１５
１６シリコン窒化膜
１７トップ酸化膜
１８メモリゲート
ＱＭ２読出し選択の不揮発性メモリトランジスタ
ＱＭ１、ＱＭ３、ＱＭ４読出し非選択の不揮発性メモリトランジスタ
ＱＭａ書込み選択の不揮発性メモリトランジスタ
ＱＭｂ、ＱＭｃ、ＱＭｄ書込み非選択の不揮発性メモリトランジスタ
ＱＭｘ消去選択の不揮発性メモリトランジスタ
ＱＭｙ消去非選択の不揮発性メモリトランジスタDESCRIPTION OF SYMBOLS 1 Flash memory 2 Memory array STRG Serial circuit QM Non-volatile memory transistor QB Bit line connection switch transistor QS Source line connection switch transistor SL Source line BL Bit line 3 Sense latch circuit (SLAT)
4 Source line switch circuit (SLSW)
5 Bit line switch circuit (BLSW)
6 Y address decoder (YDEC)
7 X address decoder WL0 to WLn Word line 8 Control circuit (CONT)
9 Power supply circuit (VPG)
11 p-type well region (pWEL)
12 Source (SRC)
13 Drain (DRN)
14 Channel formation region 15 Tunnel oxide film 15
16 Silicon nitride film 17 Top oxide film 18 Memory gate QM2 Non-volatile memory transistor for read selection QM1, QM3, QM4 Non-volatile memory transistor for read non-selection QMa Non-volatile memory transistor for write selection QMb, QMc, QMd Non-volatile for write non-selection Nonvolatile memory transistor QMx Erase selection nonvolatile memory transistor QMy Erase non-selection nonvolatile memory transistor

《フラッシュメモリ》
図１には本発明の一例に係るフラッシュメモリが示される。同図に示されるフラッシュメモリ１は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。同図に示されるフラッシュメモリ１は、ＮＡＮＤ型スタック構造のメモリアレイ（ＭＡＲＹ）２を備える。メモリアレイ２は不揮発性メモリトランジスタＱＭの直列回路ＳＴＲＧを備える。図では一つの直列回路ＳＴＲＧが代表的に示されているが、実際には複数列の直列回路ＳＴＲＧを一単位とするブロックを複数ブロック備える。前記直列回路ＳＴＲＧの一端はビット線接続スイッチトランジスタＱＢを介して対応するビット線ＢＬに接続される。直列回路ＳＴＲＧの他一端はソース線接続スイッチトランジスタＱＳを介して対応するソース線ＳＬに接続される。ビット線ＢＬ及びソース線ＳＬに接続するセンスラッチ回路（ＳＬＡＴ）３はビット線ＢＬ単位のセンスラッチを有する。センスラッチは読み出し動作ではビット線に読み出された記憶情報をセンスしてラッチする。書込み動作においてセンスラッチは書込みデータに従ってビット線ＢＬ及びソース線ＳＬを書き込みレベルに駆動する。消去動作においてセンスラッチはビット線ＢＬ及びソース線ＳＬを消去レベルに駆動する。ソース線スイッチ回路（ＳＬＳＷ）４は読出し動作において前記ソース線ＳＬを回路のグランド電位（ＧＮＤ）に共通接続し、書込み及び消去動作において各々のソース線ＳＬを電気的に分離する。ビット線スイッチ回路（ＢＬＳＷ）５はコモンデータ線ＣＤに導通させるセンスラッチを選択する。その選択はＹアドレス信号をデコードするＹアドレスデコーダ（ＹＤＥＣ）６によるデコード信号によって決定される。コモンデータ線ＣＤは外部との間で読み出しデータの出力及び書き込みデータの入力に利用される。<Flash memory>
FIG. 1 shows a flash memory according to an example of the present invention. The flash memory 1 shown in the figure is not particularly limited, but is formed on a single semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique. The flash memory 1 shown in the figure includes a memory array (MARY) 2 having a NAND stack structure. The memory array 2 includes a series circuit STRG of nonvolatile memory transistors QM. In the drawing, one series circuit STRG is representatively shown, but actually, a plurality of blocks each including a plurality of columns of series circuits STRG as a unit are provided. One end of the series circuit STRG is connected to the corresponding bit line BL via a bit line connection switch transistor QB. The other end of the series circuit STRG is connected to the corresponding source line SL via the source line connection switch transistor QS. A sense latch circuit (SLAT) 3 connected to the bit line BL and the source line SL has a sense latch for each bit line BL. In the read operation, the sense latch senses and latches the storage information read to the bit line. In the write operation, the sense latch drives the bit line BL and the source line SL to the write level according to the write data. In the erase operation, the sense latch drives the bit line BL and the source line SL to the erase level. The source line switch circuit (SLSW) 4 commonly connects the source line SL to the circuit ground potential (GND) in a read operation, and electrically isolates the source lines SL in a write and erase operation. A bit line switch circuit (BLSW) 5 selects a sense latch to be conducted to the common data line CD. The selection is determined by a decode signal by a Y address decoder (YDEC) 6 that decodes the Y address signal. The common data line CD is used to output read data and input write data with the outside.

不揮発性メモリトランジスタＱＭの選択端子は対応するワード線ＷＬ０〜ＷＬｎによって駆動される。ビット線接続スイッチトランジスタＱＢは選択信号線ＳＳＬによってスイッチ制御され、ソース線接続スイッチトランジスタＱＳは選択信号線ＧＳＬによってスイッチ制御される。前記ワード線ＷＬ０〜ＷＬｎ、選択信号線ＳＳＬ及び選択信号線ＧＳＬはＸアドレス信号をデコードするＸアドレスデコーダ（ＸＤＥＣ）７によるデコード信号に基づいて駆動される。例えばビット線接続スイッチトランジスタＱＢとソース線接続スイッチトランジスタＱＳによって一つのブロックが選択されると、そのブロックに対応するワード線が動作モードに応じて選択的に駆動される。 The selection terminal of the nonvolatile memory transistor QM is driven by the corresponding word line WL0 to WLn. The bit line connection switch transistor QB is switch-controlled by the selection signal line SSL, and the source line connection switch transistor QS is switch-controlled by the selection signal line GSL. The word lines WL0 to WLn, the selection signal line SSL, and the selection signal line GSL are driven based on a decode signal by an X address decoder (XDEC) 7 that decodes an X address signal. For example, when one block is selected by the bit line connection switch transistor QB and the source line connection switch transistor QS, the word line corresponding to the block is selectively driven according to the operation mode.

ワード線ＷＬ０〜ＷＬｎ、ソース線ＳＬ及びビット線ＢＬの駆動形態もしくは駆動電圧は動作モードに応じて制御回路（ＣＯＮＴ）８が制御する。要するに、制御回路８は、例えばアクセス制御信号ＡＣＳによって指示される読み出し、書込み、消去などの動作モードに応じて、内部動作タイミングの制御と共にＸアドレスデコーダ７及びセンスラッチ回路３などの動作電源の選択などを行う。選択可能な動作電源は電源回路（ＶＰＧ）９が生成し、電源回路９からＸアドレスデコーダ７やセンスラッチ回路３などの内部回路に供給される。 A control circuit (CONT) 8 controls the drive mode or drive voltage of the word lines WL0 to WLn, the source line SL, and the bit line BL according to the operation mode. In short, the control circuit 8 selects the operation power source such as the X address decoder 7 and the sense latch circuit 3 along with the control of the internal operation timing according to the operation mode such as read, write, and erase indicated by the access control signal ACS, for example. And so on. Selectable operation power is generated by a power supply circuit (VPG) 9 and supplied from the power supply circuit 9 to internal circuits such as the X address decoder 7 and the sense latch circuit 3.

図２には不揮発性メモリトランジスタＱＭの縦断面構造が例示される。不揮発性メモリトランジスタＱＭは例えばシリコン基板に形成された基板領域としてのｐ型ウェル領域（ｐＷＥＬ）１１の上に構成される。ｐ型ウェル領域１１にはソース（ＳＲＣ）１２とドレイン（ＤＲＮ）１３が離間して形成され、その間はチャネル形成領域（ＣＮＬ）１４とされる。ソース（ＳＲＣ）１２とドレイン（ＤＲＮ）１３は拡散形成されたｎ型不純物領域とされる。チャネル領域１４の上には例えばトンネル酸化膜１５、絶縁性電荷蓄積領域としてのシリコン窒化膜１６、トップ酸化膜１７及びポリシリコンから成るメモリゲート１８が積層される。例えばトンネル酸化膜１５の膜厚は１．８ナノミリメートル（ｎｍ）、シリコン窒化膜１６の膜厚は１５．５ｎｍ、トップ酸化膜１７の膜厚は３．０ｎｍである。前記ソース及びドレインは単位平方センチメートル当たり7×１０^１２以下の不純物導入量を有し、ドレイン・ソース間電流によってホットエレクトロン又はホットホールが発生し難くなっている。FIG. 2 illustrates a vertical cross-sectional structure of the nonvolatile memory transistor QM. The nonvolatile memory transistor QM is configured on a p-type well region (pWEL) 11 as a substrate region formed on a silicon substrate, for example. In the p-type well region 11, a source (SRC) 12 and a drain (DRN) 13 are formed apart from each other, and a channel forming region (CNL) 14 is formed therebetween. The source (SRC) 12 and the drain (DRN) 13 are n-type impurity regions formed by diffusion. On the channel region 14, for example, a tunnel oxide film 15, a silicon nitride film 16 as an insulating charge storage region, a top oxide film 17, and a memory gate 18 made of polysilicon are laminated. For example, the thickness of the tunnel oxide film 15 is 1.8 nanometers (nm), the thickness of the silicon nitride film 16 is 15.5 nm, and the thickness of the top oxide film 17 is 3.0 nm. The source and drain have an impurity introduction amount of 7 × 10 ¹² or less per unit square centimeter, and hot electrons or hot holes are hardly generated by the drain-source current.

不揮発性メモリトランジスタＱＭはその閾値電圧の相違によって情報記憶を行う。ここでは２値で情報記憶を行う。相対的に高い閾値電圧による記憶情報を論理値“０”、相対的に低い閾値電圧による記憶情報を論理値“１”とする。閾値電圧の操作はトンネル酸化膜１５とシリコン窒化膜１６を通過する電界を形成し、トンネル酸化膜全面で電子をトンネルさせてメモリゲートに注入し、又はホールをトンネルさせてメモリゲートに注入することによって行う。ここでは前者を書込み動作、後者を消去動作と称する。書込み動作によって不揮発性メモリトランジスタＱＭの閾値電圧は相対的に高くされ（記憶情報：論理値“０”）、消去動作によって不揮発性メモリトランジスタＱＭの閾値電圧は相対的に低くされる（記憶情報：論理値“１”）。 The nonvolatile memory transistor QM stores information according to the difference in threshold voltage. Here, information is stored in binary. The storage information with a relatively high threshold voltage is a logical value “0”, and the storage information with a relatively low threshold voltage is a logical value “1”. The threshold voltage is manipulated by forming an electric field passing through the tunnel oxide film 15 and the silicon nitride film 16, tunneling electrons across the tunnel oxide film and injecting them into the memory gate, or tunneling holes and injecting them into the memory gate. Do by. Here, the former is called a write operation, and the latter is called an erase operation. The threshold voltage of the nonvolatile memory transistor QM is relatively increased by the write operation (memory information: logic value “0”), and the threshold voltage of the nonvolatile memory transistor QM is relatively decreased by the erase operation (memory information: logic). Value "1").

図３には書込み動作によって得られる不揮発性メモリトランジスタＱＭの電流特性と消去動作によって得られる不揮発性メモリトランジスタＱＭの電流特性が示される。Ｖｔｈは閾値電圧、Ｉｄｓはドレイン・ソース間電流である。 FIG. 3 shows the current characteristics of the nonvolatile memory transistor QM obtained by the write operation and the current characteristics of the nonvolatile memory transistor QM obtained by the erase operation. Vth is a threshold voltage, and Ids is a drain-source current.

図４には不揮発性メモリトランジスタＱＭの閾値電圧分布が示される。不揮発性メモリトランジスタＱＭはデプレション型とされ、論理値“０”の書込み状態と論理値“１”の消去状態の何れも負の閾値電圧を有する。特に制限されないが、書込み状態と消去状態の判定レベルを−２Ｖとするように、消去状態の閾値電圧分布と書込み状態の閾値電圧分布を各々のベリファイ動作によって規定している。 FIG. 4 shows the threshold voltage distribution of the nonvolatile memory transistor QM. The non-volatile memory transistor QM is a depletion type, and has a negative threshold voltage in both the writing state of the logical value “0” and the erasing state of the logical value “1”. Although not particularly limited, the threshold voltage distribution in the erased state and the threshold voltage distribution in the written state are defined by the respective verify operations so that the determination level of the written state and the erased state is −2V.

《読出し動作》
読出し動作について説明する。図５には読出し動作において不揮発性メモリトランジスタＱＭに印加される電圧状態が例示される。図には４個の不揮発性メモリトランジスタＱＭ１〜ＱＭ４が直列された一つの直列回路ＳＴＲＧが例示される。不揮発性メモリトランジスタＱＭ２は読出し選択、それ以外のＱＭ１、ＱＭ３、ＱＭ４が読出し非選択とされる。読出し動作ではｐ型ウェル領域１１には例えばＶｗ＝−２Ｖを印加し、ビット線ＢＬにはＶｄｄ＝１Ｖ、ソース線ＳＬにはグランド電位ＧＮＤの０Ｖを印加するものとする。このとき、読出し選択とされる不揮発性メモリトランジスタＱＭ２が接続されるワード線を前記基板領域と同電位の−２Ｖとし、読出し非選択とされる不揮発性メモリトランジスタＱＭ１、ＱＭ３、ＱＭ４が接続されるワード線をソース電位と同電位の０Ｖとする。この電位関係は読出し動作の指示に応答する制御回路８の制御に基づいて決定される。尚、ＱＢ，ＱＳは比較的大きなコンダクタンスが得られればよいので信号線ＳＳＬ、ＧＳＬは例えば２Ｖ程度にされる。<Read operation>
A read operation will be described. FIG. 5 illustrates a voltage state applied to the nonvolatile memory transistor QM in the read operation. The figure illustrates one series circuit STRG in which four nonvolatile memory transistors QM1 to QM4 are connected in series. The nonvolatile memory transistor QM2 is selected for reading, and the other QM1, QM3, and QM4 are not selected for reading. In the read operation, for example, Vw = −2 V is applied to the p-type well region 11, Vdd = 1 V is applied to the bit line BL, and 0 V of the ground potential GND is applied to the source line SL. At this time, the word line to which the nonvolatile memory transistor QM2 selected for reading is connected is set to −2 V, which is the same potential as the substrate region, and the nonvolatile memory transistors QM1, QM3, and QM4 that are not selected for reading are connected. The word line is set to 0 V, the same potential as the source potential. This potential relationship is determined based on the control of the control circuit 8 responding to the instruction of the read operation. Since QB and QS only need to have a relatively large conductance, the signal lines SSL and GSL are set to about 2V, for example.

図６には図４における不揮発性メモリトランジスタＱＭ２の電圧状態と、不揮発性メモリトランジスタＱＭ１、ＱＭ３、ＱＭ４の電圧状態がソース電位基準で示してある。 FIG. 6 shows the voltage state of the nonvolatile memory transistor QM2 in FIG. 4 and the voltage states of the nonvolatile memory transistors QM1, QM3, and QM4 on the basis of the source potential.

図７には図４においける不揮発性メモリトランジスタＱＭ１〜ＱＭ４が受けるワードディスターブの可能性を書込み状態と消去状態の夫々の場合について示す。Ｖｇはメモリゲート１８の電圧、Ｖｓはソース電圧、Ｖｄはドレイン電圧、Ｖｗはウェル電圧を意味する。 FIG. 7 shows the possibility of word disturb received by the non-volatile memory transistors QM1 to QM4 in FIG. 4 in each of the write state and the erase state. Vg is the voltage of the memory gate 18, Vs is the source voltage, Vd is the drain voltage, and Vw is the well voltage.

直列回路ＳＴＲＧを用いたＮＡＮＤ型スタック構造としての性質上、読出し非選択とされる不揮発性メモリトランジスタＱＭ１、ＱＭ３、ＱＭ４が接続されるワード線の電圧は不揮発性メモリトランジスタＱＭの相対的に高い閾値電圧よりも高い電圧にされなければならない。一方、読出し選択とされる不揮発性メモリトランジスタＱＭ２が接続されるワード線の電圧は相対的に高い閾値電圧と相対的に低い閾値電圧との間の電圧にされなければならない。このとき、読出し非選択とされる不揮発性メモリトランジスタＱＭ１、ＱＭ３、ＱＭ４が接続されるワード線をソース電位と同電位の同電位の０Ｖにすると、図７の（Ａ）のように、相対的に低い負の閾値電圧を持つ不揮発性メモリトランジスタにはチャネル形成領域１４にチャネルのような反転層が形成され、ｐ型ウェル領域１１の表面のチャネル形成領域１４はソース電位と等しくなり、チャネル形成領域１４とメモリゲート１８との間に配置されたトンネル酸化膜１５及びシリコン窒化膜１６には電界が作用されない。また、そのとき、相対的に高い負の閾値電圧を持つ不揮発性メモリトランジスタには図７の（Ｂ）のように、完全な反転層は形成されないまでも、チャネル形成領域４の表面電位（Ｓｕｒｆａｃｅ）はソース電位(Ｖｓ)寄りの電位（Ｓｕｒｆａｃｅ：０−ΔＶ＞−２Ｖ）にされ、トンネル酸化膜１５及びシリコン窒化膜１６に作用される電界強度が緩和される。 Due to the nature of the NAND stack structure using the series circuit STRG, the voltage of the word line to which the non-volatile memory transistors QM1, QM3, QM4 to be read unselected are connected is a relatively high threshold value of the non-volatile memory transistor QM. Must be higher than the voltage. On the other hand, the voltage of the word line to which the nonvolatile memory transistor QM2 to be read selected is connected must be set to a voltage between a relatively high threshold voltage and a relatively low threshold voltage. At this time, when the word line connected to the nonvolatile memory transistors QM1, QM3, and QM4 that are not selected for reading is set to 0 V, which is the same potential as the source potential, as shown in FIG. In a non-volatile memory transistor having a very low negative threshold voltage, an inversion layer such as a channel is formed in the channel formation region 14, and the channel formation region 14 on the surface of the p-type well region 11 becomes equal to the source potential. No electric field is applied to the tunnel oxide film 15 and the silicon nitride film 16 disposed between the region 14 and the memory gate 18. At that time, the surface potential (Surface) of the channel formation region 4 is not formed in the nonvolatile memory transistor having a relatively high negative threshold voltage as shown in FIG. 7B, even if a complete inversion layer is not formed. ) Is set to a potential (Surface: 0−ΔV> −2V) close to the source potential (Vs), and the electric field strength applied to the tunnel oxide film 15 and the silicon nitride film 16 is relaxed.

一方、読出し選択とされる不揮発性メモリトランジスタＱＭ２が接続されるワード線が前記ウェル領域の電圧Ｖｗと同電位（−２Ｖ）にされるということは、そのワード線電圧を受ける不揮発性メモリトランジスタＱＭ２の閾値電圧が相対的に高い閾値電圧である場合にはチャネル形成領域１４に反転層が形成されず、図７の（Ｃ）のように、チャネル形成領域１４とメモリゲート１８との間に配置されたトンネル酸化膜１５及びシリコン窒化膜１６には電界が作用されないことになる。前記ワード線電圧を受ける不揮発性メモリトランジスタＱＮＭ２の閾値電圧が相対的に低い閾値電圧である場合には、図７の（Ｄ）のように、チャネル形成領域１４には完全な反転層は形成されずともチャネル形成領域１４の表面電位はソース電位(Ｖｓ=０Ｖ)よりもレベルの低いウェル電位（Ｖｗ＝−２Ｖ）寄りの電位（メモリゲート電位Ｖｇ＝−２Ｖ寄りの電位）にされ、トンネル酸化膜１５及びシリコン窒化膜１６に作用される電界強度が緩和される。以上より、記憶情報の読出し対象とされる直列回路ＳＴＲＧにおいて、当該直列回路に含まれる不揮発性メモリトランジスタＱＭ１〜ＱＭ４のトンネル酸化膜１５及びシリコン窒化膜１６に作用される電界の発生を抑制し、又はその電界強度を緩和することができ、ワードディスターブの低減が可能になる。 On the other hand, the fact that the word line to which the nonvolatile memory transistor QM2 selected for reading is connected is set to the same potential (−2 V) as the voltage Vw of the well region means that the nonvolatile memory transistor QM2 that receives the word line voltage. When the threshold voltage is relatively high, an inversion layer is not formed in the channel formation region 14 and is arranged between the channel formation region 14 and the memory gate 18 as shown in FIG. An electric field is not applied to the tunnel oxide film 15 and the silicon nitride film 16 thus formed. When the threshold voltage of the nonvolatile memory transistor QNM2 receiving the word line voltage is a relatively low threshold voltage, a complete inversion layer is formed in the channel formation region 14 as shown in FIG. At least the surface potential of the channel formation region 14 is set to a potential close to the well potential (Vw = −2 V) lower than the source potential (Vs = 0 V) (potential close to the memory gate potential Vg = −2 V), and tunnel oxidation is performed. The electric field strength applied to the film 15 and the silicon nitride film 16 is relaxed. As described above, in the series circuit STRG to be read out of the stored information, the generation of the electric field applied to the tunnel oxide film 15 and the silicon nitride film 16 of the nonvolatile memory transistors QM1 to QM4 included in the series circuit is suppressed. Alternatively, the electric field strength can be relaxed, and word disturb can be reduced.

図８には比較例が示される。ここでは書込み状態にける閾値電圧を０Ｖ＜Ｖｔｈ＜２Ｖ、消去状態における閾値電圧を負電圧とするＭＯＮＯＳ構造の不揮発性メモリトランジスタを用いる。この場合には図５に比べてゲート電圧及びウェル電圧を２Ｖ高くしている。そうすると、読出し非選択のメモリトランジスタには最大で２Ｖ程度のワードディスターブを生ずることになる。ワードディスターブ電圧の印加時間に対する閾値電圧の変化特性を示す図９より明らかなように、その程度のワードディスターブによっても閾値電圧は影響を受けることになる。 FIG. 8 shows a comparative example. Here, a non-volatile memory transistor having a MONOS structure in which the threshold voltage in the writing state is 0 V <Vth <2 V and the threshold voltage in the erasing state is a negative voltage is used. In this case, the gate voltage and well voltage are increased by 2V compared to FIG. As a result, a word disturb of about 2 V at the maximum occurs in the memory transistor which is not selected for reading. As is apparent from FIG. 9 showing the change characteristic of the threshold voltage with respect to the application time of the word disturb voltage, the threshold voltage is also affected by the word disturb of that degree.

《書込み動作》
書込み動作について説明する。図１０には書込み動作において不揮発性メモリトランジスタＱＭに印加される電圧状態が例示される。図には４個の不揮発性メモリトランジスタが直列された２個の直列回路ＳＴＲＧｉ、ＳＴＲＧｊが例示される。不揮発性メモリトランジスタＱＭａは書込み選択、不揮発性メモリトランジスタＱＭｂ、ＱＭｃ、ＱＭｄは書込み非選択とされる。前記不揮発性メモリトランジスタに情報を書込む動作において、書込み選択とされる不揮発性メモリトランジスタＱＭａを含む第１の前記直列回路ＳＴＲＧｉではソース電位に対するｐ型ウェル領域１１の電位を０Vとし、書込み非選択とされる不揮発性メモリトランジスタＱＭｃ，ＱＭｄだけを含む第２の前記直列回路ＳＴＲＧｊでは前記ソース電位に対する前記ｐ型ウェル領域１１の電位を負電位とする。ここではｐ型ウェル領域１１の電位は同一ブロック内の直列回路ＳＴＲＧｉ、ＳＴＲＧの間では等しい電圧Ｖｗ＝−１０．５Ｖとするから、直列回路ＳＴＲＧｉのビット線ＢＬｉとソース線ＳＬｉには−１０．５Ｖを印加し、直列回路ＳＴＲＧｊのビット線ＢＬｊとソース線ＳＬｊには１．５Ｖを印加する。そして、書込み選択とされる不揮発性メモリトランジスタＱＭａが接続されるワード線を当該不揮発性メモリトランジスタＱＭａのソース電位に対して正電位例えば１．５Ｖとする。その他のワード線を−１０．５Ｖとすることによって、書込み非選択とされ不揮発性メモリトランジスタＱＭｂのメモリゲート電圧がそのソース電位（Ｖｓ＝−１０，５Ｖ）に対して同電位とされ、書込み非選択とされ不揮発性メモリトランジスタＱＭｃのメモリゲート電圧がそのソース電位（Ｖｓ＝１．５Ｖ）に対して同電位とされ、書込み非選択とされ不揮発性メモリトランジスタＱＭｄのメモリゲート電圧がそのソース電位（Ｖｓ=１．５Ｖ)に対して負電位（＝−１０．５Ｖ）とされる。
この電位関係は書込み動作の指示に応答する制御回路８の制御に基づいて決定される。尚、ＱＢ，ＱＳは比較的大きなコンダクタンスが得られればよいので信号線ＳＳＬ、ＧＳＬは例えば１．５Ｖ程度でよく、何れか一方は０Ｖであってもよい。<Write operation>
A write operation will be described. FIG. 10 illustrates a voltage state applied to the nonvolatile memory transistor QM in the write operation. The figure illustrates two series circuits STRGi and STRGj in which four nonvolatile memory transistors are connected in series. The nonvolatile memory transistor QMa is selected for writing, and the nonvolatile memory transistors QMb, QMc, QMd are not selected for writing. In the operation of writing information to the nonvolatile memory transistor, in the first series circuit STRGi including the nonvolatile memory transistor QMa selected for writing, the potential of the p-type well region 11 with respect to the source potential is set to 0 V, and writing is not selected In the second series circuit STRGj including only the nonvolatile memory transistors QMc and QMd, the potential of the p-type well region 11 with respect to the source potential is set to a negative potential. Here, since the potential of the p-type well region 11 is the same voltage Vw = −10.5 V between the series circuits STRGi and STRG in the same block, the bit line BLi and the source line SLi of the series circuit STRGi have −10. 5 V is applied, and 1.5 V is applied to the bit line BLj and the source line SLj of the series circuit STRGj. Then, the word line to which the nonvolatile memory transistor QMa selected for writing is connected is set to a positive potential, for example, 1.5 V with respect to the source potential of the nonvolatile memory transistor QMa. By setting the other word lines to −10.5 V, the write is not selected, and the memory gate voltage of the nonvolatile memory transistor QMb is set to the same potential with respect to its source potential (Vs = −10, 5 V). The memory gate voltage of the selected nonvolatile memory transistor QMc is set to the same potential as its source potential (Vs = 1.5 V), and the memory gate voltage of the nonvolatile memory transistor QMd is set to the source potential (Vs = 1.5 V). Negative potential (= -10.5V) with respect to Vs = 1.5V).
This potential relationship is determined based on the control of the control circuit 8 responding to the instruction of the write operation. Since QB and QS need only have a relatively large conductance, the signal lines SSL and GSL may be about 1.5V, for example, and either one may be 0V.

図１１には図１０における不揮発性メモリトランジスタＱＭａ、ＱＭｂ、ＱＭｃ、ＱＭｄの電圧状態をソース電位基準で示してある。 FIG. 11 shows the voltage states of the nonvolatile memory transistors QMa, QMb, QMc, and QMd in FIG. 10 with reference to the source potential.

図１２には図１１（図１０）においける不揮発性メモリトランジスタＱＭａ〜ＱＭｄが受けるワードディスターブの可能性を書込み状態と消去状態の夫々の場合について示す。Ｖｇはメモリゲート１８の電圧、Ｖｓはソース電圧、Ｖｄはドレイン電圧、Ｖｗはウェル電圧を意味する。 FIG. 12 shows the possibility of word disturb received by the nonvolatile memory transistors QMa to QMd in FIG. 11 (FIG. 10) in each of the write state and the erase state. Vg is the voltage of the memory gate 18, Vs is the source voltage, Vd is the drain voltage, and Vw is the well voltage.

図１０の書込み選択トランジスタＱＭａにはメモリゲート１８と基板領域１１の間に大きな電界が形成されてチャネル形成領域１４からトンネル酸化膜１５をトンネルして電子がシリコン窒化膜１６に捕獲される。このとき、書込み選択とされる不揮発性メモリトランジスタＱＭａと同じ直列回路ＳＴＲＧｉに含まれる書込み非選択の不揮発性メモリトランジスタＱＭｂはソース・ドレイン・メモリゲート・基板領域の全てが同電位にされ、ワードディスターブをまったく生じない。一方、前記第２の直列回路ＳＴＲＧｊに含まれ、書込み選択の不揮発性メモリトランジスタＱＭａとワード線を共有する書込み非選択の不揮発性メモリトランジスタＱＭｃにおいてはメモリゲート１８とチャネル形成領域１４との間には電位差を生じているが、そのソース電位Ｖｓはメモリゲート電位Ｖｇと等しくされている。したがって、図１２の（Ａ）に示されるように、不揮発性メモリトランジスタＱＭｃが相対的に低い負の閾値電圧を持つ消去状態の場合には、ウェル電位Ｖｗ＝−１２Ｖであっても当該不揮発性メモリトランジスタＱＭｃにはチャネル形成領域１４に弱反転層が形成され、チャネル形成領域１４の表面はソース電位寄りの電圧（−ΔＶ）になり、チャネル形成領域１４の表面とメモリゲート１８との間に配置されたトンネル絶縁膜及び絶縁性電荷蓄積膜に作用される電界強度は緩和されている。前記ソース電位寄りの電圧（−ΔＶ）はＶｓ＝０Ｖに対してやや負電位とされ、例えば−０．５Ｖ程度である。また、図１２の（Ｂ）のようにそのとき相対的に高い負の閾値電圧を持つ書込み状態の不揮発性メモリトランジスタＱＭｃの場合には電界強度の緩和作用は減退するが、不揮発性メモリトランジスタＱＭｃは書き込み状態であるから、書込み方向のディスターブに対しては実質的な悪影響はない。また、前記第２の直列回路ＳＴＲＧｊに含まれ、書込み選択の不揮発性メモリトランジスタとワード線を共有していない書込み非選択の不揮発性メモリトランジスタＱＭｄにおいては、そのソース電位Ｖｓとメモリゲート電位Ｖｇとの間に電位差を生じているがメモリゲート電位Ｖｇとウェル電位Ｖｗとの間には電位差を生じていない。不揮発性メモリトランジスタＱＭｄが接続されるワード線が前記基板領域と同電位にされるということは、そのワード線電圧を受ける不揮発性メモリトランジスタＱＭｄの閾値電圧が相対的に高い閾値電圧を持つ書込み状態の場合には、図１２の（Ｃ）のように、反転層が形成されず、チャネル形成領域１４の表面とメモリゲート１８との間に配置されたトンネル酸化膜１５及びシリコン窒化膜１６には電界が作用されないことになる。前記ワード線電圧を受ける不揮発性メモリトランジスタＱＭｄの閾値電圧が相対的に低い閾値電圧である消去状態の場合にほとんど反転層は形成されず、図１２の（Ｄ）のようにチャネル形成領域１４の表面電位はウェル電位Ｖｗ寄りの電位にされ、トンネル酸化膜１５及びシリコン窒化膜１６に作用される電界強度が緩和される。以上により、前記不揮発性メモリトランジスタＱＭａに情報を書き込む動作において、書込み非選択のメモリトランジスタＱＭｂ、ＱＭｃ、ＱＭｄにおけるトンネル酸化膜１５及びシリコン窒化膜１６に作用される電界の発生を抑制し、又はその電界強度を緩和することができ、ワードディスターブの低減が可能になる。 In the write selection transistor QMa in FIG. 10, a large electric field is formed between the memory gate 18 and the substrate region 11, and the tunnel oxide film 15 is tunneled from the channel formation region 14, and electrons are captured by the silicon nitride film 16. At this time, the non-programmed non-volatile memory transistor QMb included in the same series circuit STRGi as the non-volatile memory transistor QMa selected for programming is set to the same potential in the source / drain / memory gate / substrate region, and the word disturb Does not occur at all. On the other hand, in the non-programmable non-volatile memory transistor QMc that is included in the second series circuit STRGj and shares the word line with the non-programmable non-volatile memory transistor QMa, between the memory gate 18 and the channel formation region 14. Has a potential difference, but its source potential Vs is equal to the memory gate potential Vg. Therefore, as shown in FIG. 12A, when the nonvolatile memory transistor QMc is in an erased state having a relatively low negative threshold voltage, the nonvolatile memory transistor QMc is not nonvolatile even when the well potential Vw = −12V. In the memory transistor QMc, a weak inversion layer is formed in the channel formation region 14, and the surface of the channel formation region 14 becomes a voltage (−ΔV) close to the source potential, and between the surface of the channel formation region 14 and the memory gate 18. The electric field strength applied to the tunnel insulating film and the insulating charge storage film disposed is relaxed. The voltage (−ΔV) close to the source potential is slightly negative with respect to Vs = 0 V, and is about −0.5 V, for example. In the case of the nonvolatile memory transistor QMc in the written state having a relatively high negative threshold voltage at that time as shown in FIG. 12B, the relaxation effect of the electric field strength is reduced, but the nonvolatile memory transistor QMc. Is in a write state, so there is no substantial adverse effect on disturb in the write direction. In addition, in the non-programmed non-volatile memory transistor QMd that is included in the second series circuit STRGj and does not share the word line with the non-programmed non-volatile memory transistor, the source potential Vs and the memory gate potential Vg There is no potential difference between the memory gate potential Vg and the well potential Vw. The word line to which the nonvolatile memory transistor QMd is connected has the same potential as that of the substrate region. This means that the threshold voltage of the nonvolatile memory transistor QMd that receives the word line voltage has a relatively high threshold voltage. In this case, as shown in FIG. 12C, the inversion layer is not formed, and the tunnel oxide film 15 and the silicon nitride film 16 disposed between the surface of the channel formation region 14 and the memory gate 18 are not formed. The electric field is not affected. In the erase state where the threshold voltage of the nonvolatile memory transistor QMd receiving the word line voltage is a relatively low threshold voltage, the inversion layer is hardly formed, and the channel formation region 14 of FIG. The surface potential is set close to the well potential Vw, and the electric field strength applied to the tunnel oxide film 15 and the silicon nitride film 16 is relaxed. As described above, in the operation of writing information to the nonvolatile memory transistor QMa, the generation of an electric field applied to the tunnel oxide film 15 and the silicon nitride film 16 in the memory transistors QMb, QMc, and QMd that are not selected for writing is suppressed, or Electric field strength can be relaxed, and word disturb can be reduced.

《消去動作》
消去動作について説明する。図１３には消去動作において不揮発性メモリトランジスタＱＭに印加される電圧状態が例示される。図には４個の不揮発性メモリトランジスタが直列された２個の直列回路ＳＴＲＧｉ、ＳＴＲＧｊが例示される。不揮発性メモリトランジスタＱＭｘは消去選択、不揮発性メモリトランジスタＱＭｙは消去非選択とされる。前記制御回路８は、ワード線単位で前記不揮発性メモリトランジスタＱＭの記憶情報を消去する動作において、ソース電位に対する前記基板領域の電位を０Vとする。ここではｐ型ウェル領域１１の電位は同一ブロック内の直列回路ＳＴＲＧｉ、ＳＴＲＧの間では等しい電圧Ｖｗ＝１．５Ｖとするから、直列回路ＳＴＲＧｉ，ＳＴＲＧｊのビット線ＢＬｉ，ＢＬｊとソース線ＳＬｉ，ＳＬｊには１．５Ｖを印加する。消去選択とされる不揮発性メモリトランジスタＱＭｘが接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して負電位例えば−８．５Ｖとし、消去非選択とされる不揮発性メモリトランジスタＱＭｙが接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して同電の１．５Ｖとする。<Erase operation>
The erase operation will be described. FIG. 13 illustrates a voltage state applied to the nonvolatile memory transistor QM in the erase operation. The figure illustrates two series circuits STRGi and STRGj in which four nonvolatile memory transistors are connected in series. The nonvolatile memory transistor QMx is selected for erasing, and the nonvolatile memory transistor QMy is not selected for erasing. The control circuit 8 sets the potential of the substrate region to 0 V with respect to the source potential in the operation of erasing the stored information of the nonvolatile memory transistor QM in units of word lines. Here, since the potential of the p-type well region 11 is the same voltage Vw = 1.5 V between the series circuits STRGi and STRG in the same block, the bit lines BLi and BLj and the source lines SLi and SLj of the series circuits STRGi and STRGj are used. Is applied with 1.5V. The word line to which the nonvolatile memory transistor QMx selected for erasure is connected is set to a negative potential, for example, −8.5 V, with respect to the source potential of the nonvolatile memory transistor, and the nonvolatile memory transistor QMy that is not selected for erasure is connected. The word line to be set is set to 1.5 V, which is the same power as the source potential of the nonvolatile memory transistor.

図１４には図１３における不揮発性メモリトランジスタＱＭｘ、ＱＭｙの電圧状態をソース電位基準で示してある。 FIG. 14 shows the voltage state of the nonvolatile memory transistors QMx and QMy in FIG. 13 on the basis of the source potential.

ワード線単位で消去選択とされる不揮発性メモリトランジスタＱＭｘにはメモリゲート１８とウェル領域１１との間に大きな電界が形成されてチャネル形成１４領域からトンネル酸化膜１５をトンネルしてホールがシリコン窒化膜１６に捕獲され又は電子が放出される。ワード線単位で消去非選択とされる不揮発性メモリトランジスタＱＭｙにはメモリゲート１８、ウェル領域１１及びソース電位Ｖｓの相互間で電位差が形成されず、消去動作においてワードディスターブが阻止される。 In the nonvolatile memory transistor QMx that is selected for erasing in units of word lines, a large electric field is formed between the memory gate 18 and the well region 11, and the tunnel oxide film 15 is tunneled from the channel formation 14 region, so that the hole is silicon nitrided. Captured by the film 16 or electrons are emitted. In the nonvolatile memory transistor QMy that is not selected for erasing in units of word lines, no potential difference is formed among the memory gate 18, the well region 11, and the source potential Vs, and word disturb is prevented in the erasing operation.

図１５には以上説明したフラッシュメモリのメモリアレイにおける直列回路の構成が例示される。ソース線ＳＬを分割し、ソース線接続トランジスタＱＳ、ビット線接続トランジスタＱＢを設けた構成とされる。図１６には読出し（Ｒｅａｄ）、書込み（Ｐｒｏｇｒａｍ）及び消去（Ｅｒａｓｅ）の各動作における電圧印加状態を整理して示してある。例えばＶｒｅａｄ＝−２Ｖ、Ｖｄｄｒ＝１Ｖ、Ｖｄｄ＝１．５Ｖ、Ｖｐｐ＝−８．５Ｖ、Ｖｐｅ＝−８．５Ｖ，Ｖｇ−ｏｎ＝１．５Ｖ、Ｖｇ−ｏｆｆ＝０Ｖである。 FIG. 15 illustrates the configuration of the series circuit in the memory array of the flash memory described above. The source line SL is divided, and the source line connection transistor QS and the bit line connection transistor QB are provided. FIG. 16 shows the voltage application state in each operation of read (Read), write (Program), and erase (Erase). For example, Vread = -2V, Vddr = 1V, Vdd = 1.5V, Vpp = -8.5V, Vpe = -8.5V, Vg-on = 1.5V, Vg-off = 0V.

図１７にはフラッシュメモリのメモリアレイにおける別の直列回路の構成が例示される。ソース線ＳＬを共通化、ソース線接続トランジスタＱＳを設け、ビット線接続トランジスタＱＢを設けた構成とされる。図１８には読出し（Ｒｅａｄ）、書込み（Ｐｒｏｇｒａｍ）及び消去（Ｅｒａｓｅ）の各動作における電圧印加状態を整理して示してある。書込み（Ｐｒｏｇｒａｍ）においてソース線接続トランジスタＱＳはカットオフされる。 FIG. 17 illustrates another serial circuit configuration in the memory array of the flash memory. The source line SL is shared, the source line connection transistor QS is provided, and the bit line connection transistor QB is provided. FIG. 18 shows the voltage application state in each operation of reading (Read), writing (Program), and erasing (Erase). In the writing (Program), the source line connection transistor QS is cut off.

図１９にはフラッシュメモリのメモリアレイにおける更に別の直列回路の構成が例示される。ソース線ＳＬを個別化し、ソース線接続トランジスタＱＳを廃止し、ビット線接続トランジスタＱＢを設けた構成とされる。図２０には読出し（Ｒｅａｄ）、書込み（Ｐｒｏｇｒａｍ）及び消去（Ｅｒａｓｅ）の各動作における電圧印加状態を整理して示してある。 FIG. 19 illustrates a configuration of still another series circuit in the memory array of the flash memory. The source line SL is individualized, the source line connection transistor QS is eliminated, and the bit line connection transistor QB is provided. FIG. 20 shows the voltage application state in each operation of reading (Read), writing (Program), and erasing (Erase).

図２１にはフラッシュメモリのメモリアレイにおける更に別の直列回路の構成が例示される。ソース線ＳＬを個別化し、ソース線接続トランジスタＱＳを廃止し、ビット線接続トランジスタＱＢを廃止した構成とされる。図２２には読出し（Ｒｅａｄ）、書込み（Ｐｒｏｇｒａｍ）及び消去（Ｅｒａｓｅ）の各動作における電圧印加状態を整理して示してある。 FIG. 21 illustrates a configuration of still another series circuit in the memory array of the flash memory. The source line SL is individualized, the source line connection transistor QS is eliminated, and the bit line connection transistor QB is eliminated. FIG. 22 shows the voltage application state in each operation of reading (Read), writing (Program), and erasing (Erase).

図２３にはフラッシュメモリのメモリアレイにおける別の直列回路の構成が例示される。ソース線ＳＬを共通化、ソース線接続トランジスタＱＳを設け、ビット線接続トランジスタＱＢを廃止した構成とされる。図２４には読出し（Ｒｅａｄ）、書込み（Ｐｒｏｇｒａｍ）及び消去（Ｅｒａｓｅ）の各動作における電圧印加状態を整理して示してある。書込み（Ｐｒｏｇｒａｍ）においてソース線接続トランジスタＱＳはカットオフされる。 FIG. 23 illustrates another serial circuit configuration in the memory array of the flash memory. The source line SL is shared, the source line connection transistor QS is provided, and the bit line connection transistor QB is omitted. FIG. 24 shows the voltage application state in each operation of read (Read), write (Program), and erase (Erase). In the writing (Program), the source line connection transistor QS is cut off.

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.

例えば不揮発性メモリトランジスタの直列回路の規模、直列回路とビット線との接続形態、直列回路とソース線との接続形態、メモリアレイの規模、消去単位、書込み単位等は適宜変更可能である。例えば消去単位としてウェルｐＷＥＬを共通とするブロック単位としても良い。また、動作モードに応じて印加する電圧値についても、トランジスタサイズやプロセスの相違に応じて変更可能である。また、フラッシュメモリに対する記憶情報の読出し、書込み、消去の動作モードの指定はアクセス制御信号を用いて行う場合に限定されず、所定のコマンドを用いて動作モードを指定することも可能である。不揮発性メモリトランジスタの情報記憶は２値記憶に限定されず、多値記憶であってもよい。更に、前記制御回路の消去制御において、前記ソース電位に対する前記基板領域の電位は０Vに限定されず、メモリゲート電圧との関係において支障の内範囲で正電圧であってもよい。 For example, the scale of the series circuit of the nonvolatile memory transistors, the connection form between the series circuit and the bit line, the connection form between the series circuit and the source line, the scale of the memory array, the erase unit, the write unit, and the like can be changed as appropriate. For example, a block unit having a common well pWEL as an erasing unit may be used. The voltage value applied according to the operation mode can also be changed according to the difference in transistor size and process. Also, the designation of the operation mode for reading, writing, and erasing stored information in the flash memory is not limited to the case of using the access control signal, and the operation mode can also be designated using a predetermined command. Information storage of the nonvolatile memory transistor is not limited to binary storage, and may be multi-value storage. Further, in the erasure control of the control circuit, the potential of the substrate region with respect to the source potential is not limited to 0 V, and may be a positive voltage within a range of trouble in relation to the memory gate voltage.

本発明はフラッシュメモリ単体の半導体集積回路に限定されず、ＥＥＰＲＯＭのような不揮発性メモリ、フラッシュメモリ又はＥＥＰＲＯＭをオンチップしたマイクロコンピュータ等のデータ処理用半導体集積回路、更に、前記マイクロコンピュータとその周辺回路を搭載したシステムオンチップの半導体集積回路に広く適用することができる。 The present invention is not limited to a semiconductor integrated circuit with a single flash memory, but a nonvolatile memory such as an EEPROM, a flash memory or a semiconductor integrated circuit for data processing such as a microcomputer on-chip an EEPROM, and the microcomputer and its peripherals. The present invention can be widely applied to system-on-chip semiconductor integrated circuits equipped with circuits.

Claims

A memory array having a plurality of nonvolatile memory transistors and a control circuit;
The nonvolatile memory transistor includes a tunnel insulating film, an insulating charge storage film, and a memory gate on a region between a source and a drain formed in a substrate region, and a difference in threshold voltage as viewed from the memory gate. Memorize information by
The threshold voltage is a negative voltage,
The memory array includes a plurality of series circuits in which the plurality of nonvolatile memory transistors are serially connected in a column direction via the source and drain, and a memory gate of the nonvolatile memory transistor constituting the series circuit for each row. A word line to be connected,
In the operation of reading stored information from the non-volatile memory transistor, the control circuit sets the word line connected to the non-volatile memory transistor selected for reading to the same potential as the substrate region, and sets the non-reading non-volatile Device having the same potential as the source potential of the word line to which the memory transistor is connected

2. The semiconductor device according to claim 1, wherein, in the operation of reading the stored information, the substrate region is a negative voltage and the source voltage is 0V.

The semiconductor device according to claim 2, wherein the negative voltage is −2V.

In the operation of writing information to the nonvolatile memory transistor, the control circuit sets the potential of the substrate region to 0 V with respect to the source potential in the first series circuit including the nonvolatile memory transistor selected for writing, and writes non-write. In the second series circuit including only the selected nonvolatile memory transistor, the voltage of the substrate region with respect to the source potential is set to a negative voltage, and the word line to which the nonvolatile memory transistor selected for writing is connected is connected to the nonvolatile memory transistor. A word line connected to a nonvolatile memory transistor that is not selected for writing is set to the same potential or a negative potential with respect to the source potential of the nonvolatile memory transistor. The semiconductor device according to 1.

In the operation of writing information to the nonvolatile memory transistor, the control circuit sets the source potential with respect to the potential of the substrate region to 0 V in the first series circuit including the nonvolatile memory transistor selected for writing. In the second series circuit that does not include the selected nonvolatile memory transistor, the source potential with respect to the potential of the substrate region is set to a positive potential, and the memory gate voltage of the nonvolatile memory transistor that is selected for writing is set to the nonvolatile memory. 2. The semiconductor device according to claim 1, wherein the semiconductor device is set to a positive potential with respect to the source potential of the transistor, and the memory gate voltage of the non-volatile memory transistor that is not selected for writing is set to the same potential or a negative potential with respect to the source potential.

In the operation of writing stored information, a first voltage having a positive word line potential to which a nonvolatile memory transistor selected for writing is connected, and a word line connected to a nonvolatile memory transistor not selected for writing And the second voltage having a negative polarity in the substrate region, and the source potential of each nonvolatile memory transistor of the series circuit including the nonvolatile memory transistor selected for writing is the second voltage, and each of the other series circuits. 6. The semiconductor device according to claim 4, wherein a source potential of the nonvolatile memory transistor is the first voltage.

The semiconductor device according to claim 6, wherein the first voltage is 1.5V and the second voltage is −10.5V.

In the operation of erasing stored information of the nonvolatile memory transistor, the control circuit sets the potential of the substrate region to 0 V or a positive potential with respect to the source potential, and a word line to which a nonvolatile memory transistor selected for erasure is connected Is a negative potential with respect to the source potential of the nonvolatile memory transistor, and the word line connected to the nonvolatile memory transistor that is not selected for erasure is set to the same potential as the source potential of the nonvolatile memory transistor. 4. The semiconductor device according to 4 or 5.

In the operation of erasing the stored information, a third voltage having a negative polarity on the word line connected to the nonvolatile memory transistor selected for erasure and a word line connected to the nonvolatile memory transistor not selected for erasure 9. The semiconductor device according to claim 8, wherein the substrate voltage is a fourth voltage having a positive polarity, and a source of the non-erase non-volatile memory transistor is the fourth voltage.

The semiconductor device according to claim 9, wherein the third voltage is −8.5V and the fourth voltage is 1.5V.