JP4721274B2 - DC / DC converter - Google Patents

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Description

本発明は、直流（ＤＣ）電圧のレベルを変換するＤＣ／ＤＣコンバータに関し、降圧も昇圧も可能で、特に高効率動作を可能とするのに有益な技術に関する。   The present invention relates to a DC / DC converter that converts a direct current (DC) voltage level, and relates to a technique that can be stepped down and boosted, and is particularly useful for enabling high-efficiency operation.

入力ＤＣ電圧よりも低い出力ＤＣ電圧を発生したり、入力ＤＣ電圧よりも高い出力ＤＣ電圧を発生することが可能なＤＣ／ＤＣコンバータとして、従来より下記の非特許文献１に記載されているチョッパのスイッチングレギュレータが知られている。   As a DC / DC converter capable of generating an output DC voltage lower than the input DC voltage or generating an output DC voltage higher than the input DC voltage, a chopper described in Non-Patent Document 1 below has been conventionally used. There are known switching regulators.

このチョッパには、降圧チョッパと昇圧チョッパとがある。   The chopper includes a step-down chopper and a step-up chopper.

この降圧チョッパはスイッチングトランジスタのコレクタに入力ＤＣ電圧ＶＩＮを供給して、スイッチングトランジスタのエミッタに平滑コイルの一端とダイオードのカソードを接続して、平滑コイルの他端に平滑コンデンサと負荷とを並列接続する。この並列接続の出力ＤＣ電圧ＶＯＵＴは、スイッチングトランジスタのオン期間ＴＯＮとオフ期間ＴＯＦＦとで次式のように、入力ＤＣ電圧ＶＩＮより低い値となる。 This step-down chopper supplies the input DC voltage VIN to the collector of the switching transistor, connects one end of the smoothing coil and the cathode of the diode to the emitter of the switching transistor, and parallels the smoothing capacitor and the load to the other end of the smoothing coil. Connecting. The parallel-connected output DC voltage VOUT is a value lower than the input DC voltage VIN as shown in the following equation in the ON period TON and the OFF period TOFF of the switching transistor.

ＶＯＵＴ＝ＶＩＮ・ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ） …（１）式
一方、昇圧チョッパは、入力ＤＣ電圧ＶＩＮとスイッチングトランジスタのコレクタとの間に平滑コイルを接続し、スイッチングトランジスタのコレクタにダイオードのアノードを接続し、ダイオードのカソードに平滑コンデンサと負荷とを並列接続する。この並列接続の出力ＤＣ電圧ＶＯＵＴは、スイッチングトランジスタのオン期間ＴＯＮとオフ期間ＴＯＦＦとで次式のように、入力ＤＣ電圧ＶＩＮより高い値となる。 V OUT = V IN · T ON / (T ON + T OFF ) (1) On the other hand, the step-up chopper connects a smoothing coil between the input DC voltage VIN and the collector of the switching transistor, and the collector of the switching transistor. A diode anode is connected to the diode, and a smoothing capacitor and a load are connected in parallel to the diode cathode. The parallel-connected output DC voltage V OUT is higher than the input DC voltage V IN as shown in the following equation in the ON period T ON and the OFF period T OFF of the switching transistor.

ＶＯＵＴ＝ＶＩＮ・（ＴＯＮ＋ＴＯＦＦ）／ ＴＯＦＦ …（２）式
一方、非安定化された入力直流電圧から安定化された出力直流電圧を形成する電源回路としては、スイッチングレギュレータが下記の特許文献１によって知られている。このスイッチングレギュレータは、ひとつのスイッチング動作サイクルの第１期間に非安定化された入力直流電圧である供給電圧からオン状態とされた供給電圧側スイッチを介してローパスフィルタの平滑コイルに電流を供給する。このひとつのスイッチング動作サイクル中で第１期間の経過後の第２期間では供給電圧側スイッチをオフ状態とする一方、基底電位側スイッチをオンとする。すると、基底電位からオン状態の基底電位側スイッチを介して平滑コイルに蓄積されたエネルギーに起因する回生電流が流れる。このひとつのスイッチング動作サイクルが、複数回、繰り返されると、負荷と並列接続された平滑キャパシタとから安定化された出力直流電圧を得られることになる。 V OUT = V IN · (T ON + T OFF ) / T OFF (2) Expression On the other hand, as a power supply circuit that forms a stabilized output DC voltage from an unstabilized input DC voltage, a switching regulator is described below. Is known from US Pat. This switching regulator supplies current to a smoothing coil of a low-pass filter from a supply voltage that is an unstabilized input DC voltage in a first period of one switching operation cycle via a supply voltage side switch that is turned on. . In the second period after the elapse of the first period in the one switching operation cycle, the supply voltage side switch is turned off and the base potential side switch is turned on. Then, a regenerative current caused by the energy accumulated in the smoothing coil flows from the base potential through the base potential side switch in the on state. When this one switching operation cycle is repeated a plurality of times, a stabilized output DC voltage can be obtained from the smoothing capacitor connected in parallel with the load.

さらに下記の特許文献１には、スイッチングレギュレータの出力電圧により駆動される負荷に流れる電流が変動することによる負荷変動に際しても出力電圧を高速で初期の安定化された出力直流電圧に追従させる技術が記載されている。まず、電力損失を少なくするために、負荷もしくは平滑コイルに流れる電流を検出するための平滑コイルと直列の抵抗をなくす。その代わり、シリーズレギュレータの平滑コイルと並列に抵抗とキャパシタとの直列接続回路を接続する。この直列接続回路の抵抗とキャパシタとの接続ノードの電位を、ヒステリシス特性を有するコンパレータ回路に入力する。このコンパレータ回路の出力で、供給電圧側スイッチをオン・オフ制御することで初期の目的を達成している。   Furthermore, the following Patent Document 1 discloses a technique for causing an output voltage to follow an initial stabilized output DC voltage at a high speed even when the load fluctuates due to fluctuations in the current flowing through the load driven by the output voltage of the switching regulator. Are listed. First, in order to reduce power loss, the resistance in series with the smoothing coil for detecting the current flowing through the load or the smoothing coil is eliminated. Instead, a series connection circuit of a resistor and a capacitor is connected in parallel with the smoothing coil of the series regulator. The potential of the connection node between the resistor and the capacitor of the series connection circuit is input to a comparator circuit having hysteresis characteristics. The initial purpose is achieved by controlling the supply voltage side switch on and off with the output of the comparator circuit.

１９７９年（昭和５８年）８月２０日 第１版第４刷発行「電子通信ハンドブック」ＰＰ．７２１〜７２２．株式会社 オーム社、1979 (Showa 58) August 20, 1st edition 4th edition “Electronic Communication Handbook” PP. 721-722. Ohm Corporation, 特開２００４−６４９９４号公報JP 2004-64994 A

前記非特許文献１と前記特許文献１とに記載された技術を、本発明者らが、更に検討を行ったところ、下記のような結論に到達した。   When the inventors further studied the techniques described in Non-Patent Document 1 and Patent Document 1, the following conclusions were reached.

前記非特許文献１に記載された技術では、降圧チョッパの回路形式を採用すれば、入力ＤＣ電圧よりも低い出力ＤＣ電圧を発生することができる。同様に、昇圧チョッパの回路形式を採用すれば、入力ＤＣ電圧よりも高い出力ＤＣ電圧を発生することができる。
前記特許文献１に記載されたスイッチングレギュレータの技術は、降圧チョッパの回路形式であるので、入力ＤＣ電圧よりも低い出力ＤＣ電圧を発生することができる。しかし、この技術では、入力ＤＣ電圧よりも高い出力ＤＣ電圧を発生することができない。 In the technique described in Non-Patent Document 1, an output DC voltage lower than an input DC voltage can be generated by adopting a step-down chopper circuit format. Similarly, if the boost chopper circuit format is employed, an output DC voltage higher than the input DC voltage can be generated.
Since the switching regulator technique described in Patent Document 1 is a step-down chopper circuit format, an output DC voltage lower than an input DC voltage can be generated. However, this technique cannot generate an output DC voltage higher than the input DC voltage.

特に、ＤＣ／ＤＣコンバータやスイッチングレギュレータは、近年、半導体集積回路技術を採用して複数のスイッチングトランジスタだけでなく、複数のスイッチングトランジスタのオン・オフ制御を行うスイッチング・ドライバー回路も半導体チップに内蔵している。これにより、ＤＣ／ＤＣコンバータやスイッチングレギュレータを低コストとし、かつコンパクトサイズを実現している。   In particular, in recent years, DC / DC converters and switching regulators have not only incorporated a plurality of switching transistors by adopting semiconductor integrated circuit technology, but also incorporated a switching driver circuit for controlling on / off of a plurality of switching transistors in a semiconductor chip. ing. As a result, the DC / DC converter and the switching regulator are reduced in cost and a compact size is realized.

しかし、前記非特許文献１と前記特許文献１とに記載された技術では、半導体チップに構成されたＤＣ／ＤＣコンバータやスイッチングレギュレータとしてのひとつの半導体製品で、降圧機能と昇圧機能とを半導体チップ内蔵回路を共有化することに関して考慮が不足していると言う結論が、本発明者等の検討により明らかとされた。   However, according to the techniques described in Non-Patent Document 1 and Patent Document 1, a step-down function and a step-up function are provided in one semiconductor product as a DC / DC converter or a switching regulator configured in a semiconductor chip. The conclusion that there is a lack of consideration regarding the sharing of the built-in circuit has been made clear by the study of the present inventors.

また、降圧機能と昇圧機能とを実現する際に、負荷変動を検出して出力ＤＣ電流を高速応答させるための負荷変動検出回路を、どのように共有化することに関して考慮が不足していると言う結論が、本発明者等の検討により明らかとされた。   Further, when realizing the step-down function and the step-up function, there is insufficient consideration regarding how to share the load variation detection circuit for detecting the load variation and causing the output DC current to respond at high speed. The conclusion to say was made clear by the study of the present inventors.

第１の本発明は上記のような本発明者による検討を基にしてなされたものであり、第１の本発明の目的は、半導体チップに構成されたＤＣ／ＤＣコンバータとしてのひとつの半導体製品で、降圧機能と昇圧機能とを半導体チップ内蔵回路を共有化することにある。また、第１の本発明のその他の目的は、降圧機能と昇圧機能とを実現する際に、負荷変動を検出して出力ＤＣ電流を高速応答させるための負荷変動検出回路を、共有化することにある。   The first aspect of the present invention has been made on the basis of the above-described studies by the present inventor, and an object of the first aspect of the present invention is a semiconductor product as a DC / DC converter configured on a semiconductor chip. Thus, the step-down function and the step-up function are shared by the semiconductor chip built-in circuit. Another object of the first aspect of the present invention is to share a load fluctuation detection circuit for detecting a load fluctuation and making an output DC current respond at high speed when realizing a step-down function and a step-up function. It is in.

また、前記特許文献１は負荷電流変動によりスイッチング周波数が変化する特徴を持つが、スイッチング周波数の変化量が大きく、ノイズ除去が困難であるという問題点が発明者等の検討により明らかとされた。このノイズは、ＤＣ／ＤＣコンバータやスイッチングレギュレータを利用するシステムへの悪影響を与えてしまうことも発明者等の検討により明らかとされた。   Further, although Patent Document 1 has a feature that the switching frequency changes due to load current fluctuation, the problem that the amount of change of the switching frequency is large and noise removal is difficult has been clarified by the inventors' investigation. It has been clarified by the inventors that this noise has an adverse effect on a system using a DC / DC converter or a switching regulator.

第２の本発明は上記のような本発明者による検討を基にしてなされたものであり、第２の本発明の目的は、ＤＣ／ＤＣコンバータにおいて、負荷電流変動に対する応答特性とノイズ特性とを改善することにある。   The second aspect of the present invention has been made on the basis of the above-described studies by the present inventor, and an object of the second aspect of the present invention is to provide response characteristics and noise characteristics with respect to load current fluctuations in a DC / DC converter. Is to improve.

本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。   The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows.

すなわち、第１の本発明のひとつの形態によるＤＣ／ＤＣコンバータを構成するための半導体チップは、スイッチングドライバ（ＤＲＶ）と、前記スイッチングドライバ（ＤＲＶ）により駆動される第１スイッチ素子（Ｍ１）と第２スイッチ素子（Ｍ２）とを含む。前記第１スイッチ素子（Ｍ１）の出力電流経路と前記第２スイッチ素子（Ｍ２）の出力電流経路とは直列接続され、前記第１スイッチ素子（Ｍ１）と前記第２スイッチ素子（Ｍ２）との共通接続点は、前記半導体チップの外部で平滑コイル（Ｌ）の一端に接続されるように適合化されている。前記第２スイッチ素子（Ｍ２）の出力電流経路は基底電位に接続されるように適合化されている（図１、図２参照）。   That is, a semiconductor chip for constituting a DC / DC converter according to one embodiment of the first invention includes a switching driver (DRV) and a first switch element (M1) driven by the switching driver (DRV). A second switch element (M2). The output current path of the first switch element (M1) and the output current path of the second switch element (M2) are connected in series, and the first switch element (M1) and the second switch element (M2) The common connection point is adapted to be connected to one end of the smoothing coil (L) outside the semiconductor chip. The output current path of the second switch element (M2) is adapted to be connected to the base potential (see FIGS. 1 and 2).

前記ＤＣ／ＤＣコンバータが降圧動作を行うモードでは、前記半導体チップの外部で平滑コイル（Ｌ）の他端には平滑コンデンサ（Ｃ１）と負荷（ＺＬ）とが並列接続される。前記降圧動作のモードでは、前記半導体チップの外部で前記第１スイッチ素子（Ｍ１）の出力電流経路には入力ＤＣ電圧（ＶＩＮ）が供給される（図１参照）。 In the mode in which the DC / DC converter performs a step-down operation, a smoothing capacitor (C1) and a load (Z L ) are connected in parallel to the other end of the smoothing coil (L) outside the semiconductor chip. In the step-down operation mode, an input DC voltage (V IN ) is supplied to the output current path of the first switch element (M1) outside the semiconductor chip (see FIG. 1).

前記ＤＣ／ＤＣコンバータが昇圧動作を行うモードでは、前記半導体チップの外部で平滑コイル（Ｌ）の他端には入力ＤＣ電圧（ＶＩＮ）が供給される。前記昇圧動作のモードでは、前記半導体チップの外部で前記第１スイッチ素子（Ｍ１）の出力電流経路には平滑コンデンサ（Ｃ１）と負荷（ＺＬ）とが並列接続される（図２参照）。 In the mode in which the DC / DC converter performs a boost operation, an input DC voltage (V IN ) is supplied to the other end of the smoothing coil (L) outside the semiconductor chip. In the step-up operation mode, a smoothing capacitor (C1) and a load (Z L ) are connected in parallel to the output current path of the first switch element (M1) outside the semiconductor chip (see FIG. 2).

前記ＤＣ／ＤＣコンバータに降圧動作を行うモードでは、前記スイッチングドライバ（ＤＲＶ）は第１期間において前記第１スイッチ素子（Ｍ１）をオン状態に制御するともに前記第２スイッチ素子（Ｍ２）をオフ状態に制御する。従って、前記第１期間に前記入力ＤＣ電圧（ＶＩＮ）から前記第１スイッチ素子（Ｍ１）と前記平滑コイル（Ｌ）とを介して前記平滑コンデンサ（Ｃ１）と前記負荷（ＺＬ）との並列接続に電流が供給され、前記第１期間に前記平滑コイル（Ｌ）にエネルギーが蓄積される。前記第１期間の後の第２期間では、前記スイッチングドライバ（ＤＲＶ）は前記第１スイッチ素子（Ｍ１）をオフ状態に制御するともに前記第２スイッチ素子（Ｍ２）をオン状態に制御する。従って、前記第２期間に基底電位から前記第２スイッチ素子（Ｍ２）と前記平滑コイル（Ｌ）とを介してエネルギー放出電流としての回生電流が流れる。従って、前記第２期間と前記第１期間との比に依存する電圧降下が発生して、前記ＤＣ／ＤＣコンバータは前記降圧動作を行う（図１参照）。 In a mode in which the DC / DC converter performs a step-down operation, the switching driver (DRV) controls the first switch element (M1) to an on state and turns off the second switch element (M2) in a first period. To control. Therefore, in the first period, the smoothing capacitor (C1) and the load (Z L ) from the input DC voltage (V IN ) through the first switch element (M1) and the smoothing coil (L). A current is supplied to the parallel connection, and energy is accumulated in the smoothing coil (L) in the first period. In a second period after the first period, the switching driver (DRV) controls the first switch element (M1) to an off state and controls the second switch element (M2) to an on state. Accordingly, a regenerative current as an energy emission current flows from the base potential through the second switch element (M2) and the smoothing coil (L) in the second period. Therefore, a voltage drop depending on the ratio between the second period and the first period occurs, and the DC / DC converter performs the step-down operation (see FIG. 1).

前記ＤＣ／ＤＣコンバータが昇圧動作を行うモードでは、前記スイッチングドライバ（ＤＲＶ）は第１期間において前記第１スイッチ素子（Ｍ１）をオフ状態に制御するともに前記第２スイッチ素子（Ｍ２）をオン状態に制御する。従って、前記第１期間に前記入力ＤＣ電圧（ＶＩＮ）から前記第２スイッチ素子（Ｍ２）と前記平滑コイル（Ｌ）とを介して基底電位に電流が流れ、前記第１期間に前記平滑コイル（Ｌ）にエネルギーが蓄積される。前記第１期間の後の第２期間では、前記スイッチングドライバ（ＤＲＶ）は前記第１スイッチ素子（Ｍ１）をオン状態に制御するともに前記第２スイッチ素子（Ｍ２）をオフ状態に制御する。従って、前記第２期間に前記入力ＤＣ電圧（ＶＩＮ）から前記平滑コイル（Ｌ）と前記第１スイッチ素子（Ｍ１）とを介して前記平滑コンデンサ（Ｃ１）と前記負荷（ＺＬ）との並列接続にエネルギー放出電流としての回生電流が流れる。従って、前記第２期間には前記並列接続には前記入力ＤＣ電圧（ＶＩＮ）に放出エネルギーを重畳した電圧が供給される。従って、前記第２期間と前記第１期間との比に依存する電圧増加が発生して、前記ＤＣ／ＤＣコンバータは前記昇圧動作を行う（図２参照）。 In the mode in which the DC / DC converter performs a step-up operation, the switching driver (DRV) controls the first switch element (M1) to an off state and turns on the second switch element (M2) in a first period. To control. Accordingly, a current flows from the input DC voltage (V IN ) to the ground potential via the second switch element (M2) and the smoothing coil (L) during the first period, and the smoothing coil during the first period. Energy is stored in (L). In a second period after the first period, the switching driver (DRV) controls the first switch element (M1) to an on state and controls the second switch element (M2) to an off state. Therefore, in the second period, the smoothing capacitor (C1) and the load (Z L ) from the input DC voltage (V IN ) through the smoothing coil (L) and the first switch element (M1). A regenerative current as an energy release current flows through the parallel connection. Accordingly, in the second period, a voltage obtained by superimposing the emission energy on the input DC voltage (V IN ) is supplied to the parallel connection. Accordingly, a voltage increase depending on the ratio between the second period and the first period occurs, and the DC / DC converter performs the boosting operation (see FIG. 2).

上記した第１の本発明による手段によって、半導体チップ外部での入力ＤＣ電圧（ＶＩＮ）と平滑コンデンサ（Ｃ１）と負荷（ＺＬ）との並列接続との接続形態を変更して、更にスイッチングドライバ（ＤＲＶ）のスイッチング動作が変更される。従って、上記した第１の本発明による手段によれば、半導体チップ内部の前記スイッチングドライバ（ＤＲＶ）と前記第１スイッチ素子（Ｍ１）と前記第２スイッチ素子（Ｍ２）は、降圧動作と昇圧動作との両方に寄与することができる（図１、図２参照）。 By the means according to the first aspect of the invention described above, the connection form of the input DC voltage (V IN ) outside the semiconductor chip and the parallel connection of the smoothing capacitor (C1) and the load (Z L ) is changed, and further switching The switching operation of the driver (DRV) is changed. Therefore, according to the means according to the first aspect of the present invention, the switching driver (DRV), the first switch element (M1), and the second switch element (M2) in the semiconductor chip have the step-down operation and the step-up operation. (See FIGS. 1 and 2).

さらに第１の本発明の具体的な形態は、前記平滑コイル（Ｌ）に流れる電流の変動を検出するフィードバック回路（ＦＢＣ）を更に含む。前記フィードバック回路（ＦＢＣ）は、前記負荷（ＺＬ）に供給されるＤＣ出力電圧（ＶＯＵＴ）が一端に供給される帰還容量（Ｃｆ）と、前記帰還容量（Ｃｆ）の他端に一端が接続された第１帰還抵抗（Ｒｆ１）と、前記帰還容量（Ｃｆ）の前記他端に一端が接続された第２帰還抵抗（Ｒｆ２）とを含む。前記フィードバック回路（ＦＢＣ）の検出出力電圧（Ｖｆｂ）は、前記帰還容量（Ｃｆ）と前記第１帰還抵抗（Ｒｆ１）と前記第２帰還抵抗（Ｒｆ２）との共通接続点から得られ、前記検出出力電圧（Ｖｆｂ）は前記スイッチングドライバ（ＤＲＶ）の入力（ＤＲＶ＿Ｉｎ）に帰還される。 Furthermore, a specific form of the first aspect of the present invention further includes a feedback circuit (FBC) for detecting a fluctuation in the current flowing through the smoothing coil (L). The feedback circuit (FBC) has a feedback capacitor (Cf) supplied to one end of a DC output voltage (V OUT ) supplied to the load (Z L ) and one end at the other end of the feedback capacitor (Cf). A first feedback resistor (Rf1) connected; and a second feedback resistor (Rf2) having one end connected to the other end of the feedback capacitor (Cf). The detection output voltage (Vfb) of the feedback circuit (FBC) is obtained from a common connection point of the feedback capacitor (Cf), the first feedback resistor (Rf1), and the second feedback resistor (Rf2), and is detected. The output voltage (Vfb) is fed back to the input (DRV_In) of the switching driver (DRV).

前記ＤＣ／ＤＣコンバータに前記降圧動作を行うモードでは、前記第１帰還抵抗（Ｒｆ１）の他端には前記スイッチングドライバ（ＤＲＶ）の前記入力（ＤＲＶ＿Ｉｎ）に関係する信号が供給され、前記第２帰還抵抗（Ｒｆ２）の他端には基底電位が供給され、前記ＤＣ／ＤＣコンバータに前記昇圧動作を行うモードでは、前記第１帰還抵抗（Ｒｆ１）の他端には前記スイッチングドライバ（ＤＲＶ）の前記入力（ＤＲＶ＿Ｉｎ）に関係する信号が供給され、前記第２帰還抵抗（Ｒｆ２）の他端には前記入力ＤＣ電圧（ＶＩＮ）に関係する信号が供給される。 In the mode in which the DC / DC converter performs the step-down operation, a signal related to the input (DRV_In) of the switching driver (DRV) is supplied to the other end of the first feedback resistor (Rf1), In a mode in which the ground potential is supplied to the other end of the feedback resistor (Rf2) and the step-up operation is performed on the DC / DC converter, the other end of the first feedback resistor (Rf1) is connected to the switching driver (DRV). A signal related to the input (DRV_In) is supplied, and a signal related to the input DC voltage (V IN ) is supplied to the other end of the second feedback resistor (Rf2).

すなわち、第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータは、スイッチングドライバ（ＤＲＶ）と、前記スイッチングドライバ（ＤＲＶ）により駆動される第１スイッチ素子（Ｍ１）と第２スイッチ素子（Ｍ２）とを含む。前記第１スイッチ素子（Ｍ１）の出力電流経路と前記第２スイッチ素子（Ｍ２）の出力電流経路とは直列接続され、前記第１スイッチ素子（Ｍ１）と前記第２スイッチ素子（Ｍ２）との共通接続点は、平滑コイル（Ｌ）の一端に接続されるように適合化されている。前記第１スイッチ素子（Ｍ１）の出力電流経路には入力ＤＣ電圧（ＶＩＮ）が供給される。前記第２スイッチ素子（Ｍ２）の出力電流経路は基底電位に接続されるように適合化されている。前記平滑コイル（Ｌ）の他端には平滑コンデンサ（Ｃ１）と負荷（ＺＬ）とが並列接続される。ＤＣ／ＤＣコンバータは更に、エラーアンプ（ＥＡ）、フィードバック回路（ＦＢＣ）、コンパレータ（ＣＭＰ）、ラッチ（ＦＦ）を含む。前記エラーアンプ（ＥＡ）は、前記平滑コンデンサ（Ｃ１）と前記負荷（ＺＬ）の並列接続に供給される出力ＤＣ電圧（ＶＯＵＴ）の誤差を検出する。前記フィードバック回路（ＦＢＣ）は、前記平滑コイル（Ｌ）の前記他端に一端が接続された帰還容量（Ｃｆ）と、前記帰還容量（Ｃｆ）の他端に一端が接続され他端が前記平滑コイル（Ｌ）の前記一端に接続された帰還抵抗（Ｒｆ）とを含む。前記コンパレータ（ＣＭＰ）は、前記エラーアンプ（ＥＡ）の出力に応答する信号と前記フィードバック回路（ＦＢＣ）の出力信号とを比較する。前記ラッチ（ＦＦ）は略一定周期（Ｔ）のタイミング信号（ＴＭ）で一方の状態に設定され、前記コンパレータ（ＣＭＰ）の出力で他方の状態され、その出力信号（Ｑ）が前記スイッチングドライバ（ＤＲＶ）に供給される（図５参照）。 That is, a DC / DC converter according to one embodiment of the second aspect of the present invention includes a switching driver (DRV), and a first switch element (M1) and a second switch element (M2) driven by the switching driver (DRV). Including. The output current path of the first switch element (M1) and the output current path of the second switch element (M2) are connected in series, and the first switch element (M1) and the second switch element (M2) The common connection point is adapted to be connected to one end of the smoothing coil (L). An input DC voltage (V IN ) is supplied to the output current path of the first switch element (M1). The output current path of the second switch element (M2) is adapted to be connected to the base potential. A smoothing capacitor (C1) and a load (Z L ) are connected in parallel to the other end of the smoothing coil (L). The DC / DC converter further includes an error amplifier (EA), a feedback circuit (FBC), a comparator (CMP), and a latch (FF). The error amplifier (EA) detects an error of the output DC voltage (V OUT ) supplied to the parallel connection of the smoothing capacitor (C1) and the load (Z L ). The feedback circuit (FBC) has a feedback capacitor (Cf) having one end connected to the other end of the smoothing coil (L), and one end connected to the other end of the feedback capacitor (Cf) and the other end being the smoothing coil. And a feedback resistor (Rf) connected to the one end of the coil (L). The comparator (CMP) compares a signal responsive to the output of the error amplifier (EA) with an output signal of the feedback circuit (FBC). The latch (FF) is set to one state by a timing signal (TM) having a substantially constant period (T), and is set to the other state by the output of the comparator (CMP). DRV) (see FIG. 5).

上記した第２の本発明による手段によって、ラッチ（ＦＦ）は略一定周期のタイミング信号（ＴＭ）で一方の状態に設定されることによって、スイッチングドライバ（ＤＲＶ）は第１期間において第１スイッチ素子（Ｍ１）をオン状態に制御するともに第２スイッチ素子（Ｍ２）をオフ状態に制御する。従って、第１期間に入力ＤＣ電圧（ＶＩＮ）から第１スイッチ素子（Ｍ１）と平滑コイル（Ｌ）とを介して平滑コンデンサ（Ｃ１）と負荷（ＺＬ）との並列接続に電流が供給され、第１期間に平滑コイル（Ｌ）にエネルギーが蓄積される。エラーアンプ（ＥＡ）の出力電圧（Ｖｅ）とフィードバック回路（ＦＢＣ）の出力信号（Ｖｆｂ）とがクロスオーバーすると、コンパレータ（ＣＭＰ）の出力はラッチ（ＦＦ）を他方の状態に設定する。すると、第１期間の後の第２期間でスイッチングドライバ（ＤＲＶ）は第１スイッチ素子（Ｍ１）をオフ状態に制御するともに第２スイッチ素子（Ｍ２）をオン状態に制御する。従って、第２期間に基底電位から第２スイッチ素子（Ｍ２）と平滑コイル（Ｌ）とを介してエネルギー放出電流としての回生電流が流れる。従って、第２期間と第１期間との比に依存する電圧降下が発生して、ＤＣ／ＤＣコンバータは前記降圧動作を行う。負荷変動によって負荷（ＺＬ）の電流が若干増大すると、第２期間の間でのフィードバック回路（ＦＢＣ）の出力信号（Ｖｆｂ）の変化量も若干増大する。しかし、フィードバック回路（ＦＢＣ）の出力信号（Ｖｆｂ）からスイッチングドライバ（ＤＲＶ）への負帰還によって、前記平滑コンデンサ（Ｃ１）と前記負荷（ＺＬ）の並列接続に供給される出力ＤＣ電圧（ＶＯＵＴ）は略安定に維持される。上記した第２の本発明による手段によれば、第１期間と第２期間との和のスイッチング期間は略一定周期のタイミング信号（ＴＭ）で決定されるのでノイズのレベルを低減することができる。 By the means according to the second aspect of the present invention, the latch (FF) is set to one state by the timing signal (TM) having a substantially constant period, so that the switching driver (DRV) is the first switch element in the first period. (M1) is controlled to an on state and the second switch element (M2) is controlled to an off state. Accordingly, current is supplied from the input DC voltage (V IN ) to the parallel connection of the smoothing capacitor (C1) and the load (Z L ) through the first switch element (M1) and the smoothing coil (L) in the first period. In the first period, energy is accumulated in the smoothing coil (L). When the output voltage (Ve) of the error amplifier (EA) and the output signal (Vfb) of the feedback circuit (FBC) cross over, the output of the comparator (CMP) sets the latch (FF) to the other state. Then, in a second period after the first period, the switching driver (DRV) controls the first switch element (M1) to the off state and controls the second switch element (M2) to the on state. Therefore, a regenerative current as an energy emission current flows from the base potential through the second switch element (M2) and the smoothing coil (L) in the second period. Accordingly, a voltage drop depending on the ratio between the second period and the first period occurs, and the DC / DC converter performs the step-down operation. When the current of the load (Z L ) slightly increases due to load fluctuation, the amount of change in the output signal (Vfb) of the feedback circuit (FBC) during the second period also increases slightly. However, the output DC voltage (VV) supplied to the parallel connection of the smoothing capacitor (C1) and the load (Z L ) by negative feedback from the output signal (Vfb) of the feedback circuit (FBC) to the switching driver (DRV). OUT ) remains substantially stable. According to the second aspect of the present invention, since the switching period of the sum of the first period and the second period is determined by the timing signal (TM) having a substantially constant period, the noise level can be reduced. .

さらに第２の本発明の具体的な形態は、誤差電圧修正回路（ＥＶＣＣ）を更に含む。この誤差電圧修正回路（ＥＶＣＣ）は、ラッチ（ＦＦ）の出力（Ｑ）で制御される制御スイッチ（Ｍ３）と、エラーアンプ（ＥＡ）の出力とコンパレータ（ＣＭＰ）の入力の間とを高インピーダンスにする制御回路（ＴＧ）とを含む。この誤差電圧修正回路（ＥＶＣＣ）の修正出力電圧（Ｖｓ）は前記制御スイッチ（Ｍ３）と前記制御回路（ＴＧ）との共通接続点から生成される。   Further, the second specific embodiment of the present invention further includes an error voltage correction circuit (EVCC). This error voltage correction circuit (EVCC) has a high impedance between the control switch (M3) controlled by the output (Q) of the latch (FF) and between the output of the error amplifier (EA) and the input of the comparator (CMP). A control circuit (TG). The corrected output voltage (Vs) of the error voltage correction circuit (EVCC) is generated from a common connection point between the control switch (M3) and the control circuit (TG).

負荷電流の異常な増大が発生した際に、前記ラッチ（ＦＦ）の前記出力（Ｑ）により前記制御スイッチ（Ｍ３）と前記制御回路（ＴＧ）とはそれぞれオン状態と高インピーダンスの状態とに制御される。すると、前記エラーアンプ（ＥＡ）の誤差出力（Ｖｅ）よりも低下した前記修正出力電圧（Ｖｓ）と前記フィードバック回路（ＦＢＣ）の前記出力信号（Ｖｆｂ）とを前記コンパレータ（ＣＭＰ）が比較する（図８参照）。   When an abnormal increase in load current occurs, the control switch (M3) and the control circuit (TG) are controlled to be in an on state and a high impedance state by the output (Q) of the latch (FF), respectively. Is done. Then, the comparator (CMP) compares the corrected output voltage (Vs) lower than the error output (Ve) of the error amplifier (EA) with the output signal (Vfb) of the feedback circuit (FBC) ( (See FIG. 8).

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、第１の本発明によれば、半導体チップに構成されたＤＣ／ＤＣコンバータとしてのひとつの半導体製品で、降圧機能と昇圧機能とを半導体チップ内蔵回路を共有化することができる。   That is, according to the first aspect of the present invention, the semiconductor chip built-in circuit can be shared with the step-down function and the step-up function in one semiconductor product as a DC / DC converter configured in the semiconductor chip.

さらに、第２の本発明によれば、ＤＣ／ＤＣコンバータにおいて、負荷電流変動に対する応答特性とノイズ特性とを改善することができる。   Furthermore, according to the second aspect of the present invention, in the DC / DC converter, it is possible to improve response characteristics and noise characteristics with respect to load current fluctuations.

≪降圧機能と昇圧機能とを実現するＤＣ／ＤＣコンバータの回路構成≫
図１は、第１の本発明の一つの実施形態によるＤＣ／ＤＣコンバータの第１の動作モード（降圧出力モード）における回路構成を示す図である。 ≪Circuit configuration of DC / DC converter realizing step-down function and step-up function≫
FIG. 1 is a diagram showing a circuit configuration in a first operation mode (step-down output mode) of a DC / DC converter according to an embodiment of the first invention.

同図に示すように、ＤＣ／ＤＣコンバータを構成するための半導体チップは、スイッチングドライバＤＲＶと、前記スイッチングドライバＤＲＶにより駆動されるＰチャンネルＭＯＳトランジスタの第１スイッチ素子Ｍ１とＮチャンネルＭＯＳトランジスタの第２スイッチ素子Ｍ２とを含む。前記第１スイッチ素子Ｍ１の出力電流経路と前記第２スイッチ素子Ｍ２の出力電流経路とは直列接続され、前記第１スイッチ素子Ｍ１と前記第２スイッチ素子Ｍ２との共通接続点は、前記半導体チップの外部で平滑コイルＬの一端に接続されるように適合化されている。この適合化の一例としては、前記共通接続点を前記半導体チップの外部出力端子と電気的に接続することである。前記第２スイッチ素子Ｍ２の出力電流経路の他端は例えば接地電位のような基底電位に接続されるように適合化されている。この適合化の一例としては、前記第２スイッチ素子Ｍ２のソースもしくはエミッタを前記半導体チップの外部接地端子と電気的に接続することである。   As shown in the figure, the semiconductor chip for constituting the DC / DC converter includes a switching driver DRV, a first switch element M1 of a P-channel MOS transistor driven by the switching driver DRV, and a first of N-channel MOS transistors. 2 switch elements M2. The output current path of the first switch element M1 and the output current path of the second switch element M2 are connected in series, and a common connection point between the first switch element M1 and the second switch element M2 is the semiconductor chip. Is adapted to be connected to one end of the smoothing coil L outside. An example of this adaptation is to electrically connect the common connection point to an external output terminal of the semiconductor chip. The other end of the output current path of the second switch element M2 is adapted to be connected to a base potential such as a ground potential. An example of this adaptation is to electrically connect the source or emitter of the second switch element M2 to the external ground terminal of the semiconductor chip.

ＤＣ／ＤＣコンバータが第１の動作モード（降圧出力モード）を行うモードでは、図１に示すように、半導体チップの外部で平滑コイルＬの他端には平滑コンデンサＣ１と負荷ＺＬとが並列接続される。この降圧動作のモードでは、前記半導体チップの外部で前記第１スイッチ素子Ｍ１の出力電流経路には入力ＤＣ電圧ＶＩＮが供給される。 In a mode in which the DC / DC converter performs a first operation mode (step-down output mode), as shown in FIG. 1, the smoothing capacitor C1 to the outside at the other end of the smoothing coil L of the semiconductor chip and the load Z L in parallel Connected. In this step-down operation mode, the input DC voltage VIN is supplied to the output current path of the first switch element M1 outside the semiconductor chip.

図３は、図１に示した第１の本発明の一つの実施形態によるＤＣ／ＤＣコンバータが第１の動作モード（降圧出力モード）を行う際の回路各部の波形を示している。同図に示すように、ＤＣ／ＤＣコンバータに降圧動作を行うモードでは、前記スイッチングドライバＤＲＶは第１期間において前記第１スイッチ素子Ｍ１をオン状態に制御するともに前記第２スイッチ素子Ｍ２をオフ状態に制御する（図３のＭ１ Ｇａｔｅ、Ｍ２ Ｇａｔｅ参照）。従って、図１に示すように前記第１期間に前記入力ＤＣ電圧ＶＩＮから前記第１スイッチ素子Ｍ１と前記平滑コイルＬとを介して前記平滑コンデンサＣ１と前記負荷ＺＬとの並列接続に電流が供給され、前記第１期間に前記平滑コイルＬにエネルギーが蓄積される。従って、前記第１期間には下記で与えられるコイル電流が流れる。 FIG. 3 shows waveforms at various parts of the circuit when the DC / DC converter according to the first embodiment of the present invention shown in FIG. 1 performs the first operation mode (step-down output mode). As shown in the figure, in the mode in which the DC / DC converter performs a step-down operation, the switching driver DRV controls the first switch element M1 to be in an on state and the second switch element M2 to be in an off state in a first period. (Refer to M1 Gate and M2 Gate in FIG. 3). Therefore, the current in parallel connection with the smoothing capacitor C1 via the the input DC voltage V IN to the first period as shown in FIG. 1 and the first switching element M1 and the smoothing coil L and the load Z L Is supplied and energy is accumulated in the smoothing coil L in the first period. Therefore, the coil current given below flows in the first period.

ＩＯＮ＝（ＶＩＮ−ＶＯＵＴ）・ｔ／Ｌ …（３）式
尚、ＶＩＮは入力ＤＣ電圧供給端子ＴＩＮから供給された入力ＤＣ電圧、ＶＯＵＴはＤＣ出力端子ＴＯＵＴよりの出力ＤＣ電圧、ｔは時間、Ｌはコイルのインダクタンスである。 I ON = (V IN −V OUT ) · t / L (3) where V IN is the input DC voltage supplied from the input DC voltage supply terminal TIN , and VOUT is the output from the DC output terminal T OUT. DC voltage, t is time, and L is the inductance of the coil.

前記第１期間の後の第２期間では、前記スイッチングドライバＤＲＶは前記第１スイッチ素子Ｍ１をオフ状態に制御するともに前記第２スイッチ素子Ｍ２をオン状態に制御する。従って、前記第２期間に基底電位から前記第２スイッチ素子Ｍ２と前記平滑コイルＬとを介してエネルギー放出電流としての回生電流が流れる。従って、前記第２期間には下記で与えられるコイル電流が流れる。   In a second period after the first period, the switching driver DRV controls the first switch element M1 to an off state and controls the second switch element M2 to an on state. Accordingly, a regenerative current as an energy emission current flows from the ground potential through the second switch element M2 and the smoothing coil L in the second period. Accordingly, a coil current given below flows in the second period.

ＩＯＦＦ＝ＶＯＵＴ・ｔ／Ｌ …（４）式
尚、ＶＯＮはオン状態の第３スイッチＳ３の端子間オン電圧、ｔは時間である。 I OFF = V OUT · t / L (4) where V ON is the ON voltage between the terminals of the third switch S3 in the ON state, and t is time.

第１期間の時間ｔの長さをＴＯＮ、第２期間の時間ｔの長さをＴＯＦＦとする。すると、第１期間と第２期間との境界で（３）式で与えられる電流と（４）式で与えられる電流とは、等しくならなければならない。従って、次式が得られる。 The length of the time t in the first period is T ON , and the length of the time t in the second period is T OFF . Then, the current given by equation (3) and the current given by equation (4) must be equal at the boundary between the first period and the second period. Therefore, the following equation is obtained.

（ＶＩＮ−ＶＯＵＴ）・ＴＯＮ／Ｌ＝ＶＯＵＴ・ＴＯＦＦ／Ｌ …（５）式
（５）式を展開すると、下記の（６）式が得られる。 (V IN −V OUT ) · T ON / L = V OUT · T OFF / L (5) Expression When the expression (5) is expanded, the following expression (6) is obtained.

ＶＯＵＴ＝ＶＩＮ・ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ） …（６）式
従って、この第１の動作モード（降圧出力モード）では、（６）式に従って、前記入力ＤＣ電圧供給端子ＴＩＮから供給された入力ＤＣ電圧ＶＩＮよりも低い出力ＤＣ電圧ＶＯＵＴをＤＣ出力端子ＴＯＵＴより出力可能となることが理解できる。このように、前記第２期間ＴＯＦＦと前記第１期間ＴＯＮとの比に依存する電圧降下が発生して、図１に示したＤＣ／ＤＣコンバータは前記降圧動作を行う。 V OUT = V IN · T ON / (T ON + T OFF ) (6) Therefore, in the first operation mode (step-down output mode), from the input DC voltage supply terminal T IN according to the expression (6) It can be understood that an output DC voltage VOUT that is lower than the supplied input DC voltage VIN can be output from the DC output terminal TOUT . Thus, a voltage drop depending on the ratio between the second period T OFF and the first period T ON occurs, and the DC / DC converter shown in FIG. 1 performs the step-down operation.

図２は、第１の本発明の一つの実施形態によるＤＣ／ＤＣコンバータの第２の動作モード（昇圧出力モード）における回路構成を示す図である。   FIG. 2 is a diagram showing a circuit configuration in a second operation mode (step-up output mode) of the DC / DC converter according to one embodiment of the first invention.

同図に示すように、ＤＣ／ＤＣコンバータを構成するための半導体チップは、スイッチングドライバＤＲＶと、前記スイッチングドライバＤＲＶにより駆動されるＰチャンネルＭＯＳトランジスタの第１スイッチ素子Ｍ１とＮチャンネルＭＯＳトランジスタの第２スイッチ素子Ｍ２とを含む。前記第１スイッチ素子Ｍ１の出力電流経路と前記第２スイッチ素子Ｍ２の出力電流経路とは直列接続され、前記第１スイッチ素子Ｍ１と前記第２スイッチ素子Ｍ２との共通接続点は、前記半導体チップの外部で平滑コイルＬの一端に接続されるように適合化されている。前記第２スイッチ素子Ｍ２の出力電流経路は例えば接地電位のような基底電位に接続されるように適合化されている。図２のここまでの回路の構成と接続とは、図１と全く同様である。   As shown in the figure, the semiconductor chip for constituting the DC / DC converter includes a switching driver DRV, a first switch element M1 of a P-channel MOS transistor driven by the switching driver DRV, and a first of N-channel MOS transistors. 2 switch elements M2. The output current path of the first switch element M1 and the output current path of the second switch element M2 are connected in series, and a common connection point between the first switch element M1 and the second switch element M2 is the semiconductor chip. Is adapted to be connected to one end of the smoothing coil L outside. The output current path of the second switch element M2 is adapted to be connected to a base potential such as a ground potential. The configuration and connection of the circuit so far in FIG. 2 are exactly the same as those in FIG.

しかし、ＤＣ／ＤＣコンバータに昇圧動作を行うモードでは、図２に示すように前記半導体チップの外部で平滑コイルＬの他端には入力ＤＣ電圧ＶＩＮが供給される。この昇圧動作のモードでは、前記半導体チップの外部で前記第１スイッチ素子Ｍ１の出力電流経路には平滑コンデンサＣ１と負荷ＺＬとが並列接続される。この点が図２の回路の構成と接続の図１との相違である。 However, in the mode in which the DC / DC converter performs the boosting operation, the input DC voltage VIN is supplied to the other end of the smoothing coil L outside the semiconductor chip as shown in FIG. In the step-up operation mode, the output current in the path smoothing capacitor C1 of the semiconductor chip outside the first switching element M1 and the load Z L is connected in parallel. This is the difference between the circuit configuration of FIG. 2 and the connection of FIG.

さらに、スイッチングドライバＤＲＶによる第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２のオン・オフ制御も図２と図1とでは異なっている。   Further, the on / off control of the first switch element M1 and the second switch element M2 by the switching driver DRV is also different between FIG. 2 and FIG.

図４は、図２に示した第１の本発明の一つの実施形態によるＤＣ／ＤＣコンバータが第２の動作モード（昇圧出力モード）を行う際の回路各部の波形を示している。同図に示すように、ＤＣ／ＤＣコンバータに昇圧動作を行うモードでは、前記スイッチングドライバＤＲＶは第１期間において前記第１スイッチ素子Ｍ１をオフ状態に制御するともに前記第２スイッチ素子Ｍ２をオン状態に制御する。従って、前記第１期間に前記入力ＤＣ電圧ＶＩＮから前記平滑コイルＬと前記第２スイッチ素子Ｍ２とを介して基底電位に電流が流れ、前記第１期間に前記平滑コイルＬにエネルギーが蓄積される。従って、下記で与えられるコイル電流がコイルを介して接地電位へ流れる。 FIG. 4 shows waveforms at various parts of the circuit when the DC / DC converter according to the embodiment of the first invention shown in FIG. 2 performs the second operation mode (step-up output mode). As shown in the figure, in the mode in which the DC / DC converter performs the step-up operation, the switching driver DRV controls the first switch element M1 to the OFF state and the second switch element M2 to the ON state in the first period. To control. Accordingly, a current flows from the input DC voltage VIN to the ground potential via the smoothing coil L and the second switch element M2 during the first period, and energy is accumulated in the smoothing coil L during the first period. The Therefore, the coil current given below flows to the ground potential through the coil.

ＩＯＮ＝ＶＩＮ・ｔ／Ｌ …（７）式
前記第１期間の後の第２期間では、前記スイッチングドライバＤＲＶは前記第１スイッチ素子Ｍ１をオン状態に制御するともに前記第２スイッチ素子Ｍ２をオフ状態に制御する。従って、前記第２期間に前記入力ＤＣ電圧ＶＩＮから前記平滑コイルＬと前記第１スイッチ素子Ｍ１とを介して前記平滑コンデンサＣ１と前記負荷ＺＬとの並列接続にエネルギー放出電流としての回生電流が流れる。従って、下記で与えられるコイル電流がコイルと前記第１スイッチ素子Ｍ１とを介してＤＣ出力端子ＴＯＵＴに流れる。 I ON = V IN · t / L (7) In the second period after the first period, the switching driver DRV controls the first switch element M1 to be in the ON state and the second switch element M2. To turn off. Therefore, a regenerative current as energy emission current in parallel connection from the input DC voltage V IN to the second period and the smoothing coil L and the first switching element M1 and the smoothing capacitor C1 through and the load Z L Flows. Accordingly, a coil current given below flows to the DC output terminal T OUT via the coil and the first switch element M1.

ＩＯＦＦ＝（ＶＩＮ−ＶＯＵＴ）・ｔ／Ｌ …（８）式
第１期間の時間ｔの長さをＴＯＮ、第２期間の時間ｔの長さをＴＯＦＦとする。すると、第１期間と第２期間との境界で（７）式で与えられる電流と（８）式で与えられる電流とは、等しくならなければならない。従って、次式が得られる。 I OFF = (V IN −V OUT ) · t / L (8) The length of the time t in the first period is T ON , and the length of the time t in the second period is T OFF . Then, the current given by equation (7) and the current given by equation (8) must be equal at the boundary between the first period and the second period. Therefore, the following equation is obtained.

ＶＩＮ・ＴＯＮ／Ｌ＝（ＶＩＮ−ＶＯＵＴ）・ＴＯＦＦ／Ｌ …（９）式
（９）式を展開すると、次式の関係が得られる。 V IN · T ON / L = (V IN −V OUT ) · T OFF / L (9) Expression When the expression (9) is expanded, the relationship of the following expression is obtained.

ＶＯＵＴ＝（１＋（ＴＯＮ／ＴＯＦＦ））・ ＶＩＮ …（１０）式
従って、この第２の動作モード（昇圧出力モード）では、（１０）式に従って、前記入力ＤＣ電圧供給端子ＴＩＮから供給された入力ＤＣ電圧ＶＩＮよりも高い出力ＤＣ電圧ＶＯＵＴをＤＣ出力端子ＴＯＵＴより出力可能となることが理解できる。従って、前記第２期間には前記並列接続には前記入力ＤＣ電圧ＶＩＮに放出エネルギーを重畳した電圧が供給される。従って、前記第２期間ＴＯＦＦと前記第１期間ＴＯＮとの比に依存する電圧増加が発生して、前記ＤＣ／ＤＣコンバータは前記昇圧動作を行う。 V OUT = (1+ (T ON / T OFF )) · V IN (10) Therefore, in the second operation mode (step-up output mode), the input DC voltage supply terminal T IN according to the expression (10). It can be understood that the output DC voltage V OUT higher than the input DC voltage V IN supplied from can be output from the DC output terminal T OUT . Accordingly, in the second period, a voltage obtained by superimposing the emission energy on the input DC voltage VIN is supplied to the parallel connection. Therefore, a voltage increase depending on the ratio between the second period T OFF and the first period T ON occurs, and the DC / DC converter performs the boosting operation.

図１、図２、図３、図４を用いて以上説明したように上記した第１の本発明の一つの実施形態によれば、半導体チップ外部での入力ＤＣ電圧ＶＩＮと平滑コンデンサＣ１と負荷ＺＬとの並列接続との接続形態を変更し、更にスイッチングドライバＤＲＶのスイッチング動作が変更される。従って、半導体チップ内部の前記スイッチングドライバＤＲＶと前記第１スイッチ素子Ｍ１と前記第２スイッチ素子Ｍ２は、降圧動作と昇圧動作との両方に寄与することができる。 As described above with reference to FIGS. 1, 2, 3, and 4, according to one embodiment of the first aspect of the present invention described above, the input DC voltage VIN outside the semiconductor chip, the smoothing capacitor C1, change the connection mode of parallel connection of the load Z L, it is further modified switching operation of the switching driver DRV. Therefore, the switching driver DRV, the first switch element M1, and the second switch element M2 inside the semiconductor chip can contribute to both the step-down operation and the step-up operation.

第１の本発明のより具体的な実施形態では、駆動される負荷ＺＬに流れる電流が変動することによる負荷変動に際しても出力電圧を高速で初期の安定化された出力直流電圧に追従させる技術が採用されている。図１と図２の回路中のフィードバック回路ＦＢＣが、この採用技術の中心である。このフィードバック回路ＦＢＣは、平滑コンデンサＣ１と負荷ＺＬの並列接続に供給される出力ＤＣ電圧ＶＯＵＴが一端に供給された帰還容量Ｃｆを本質的に含んでいる。駆動される負荷ＺＬに流れる電流が変動することで、帰還容量Ｃｆの他端の電圧が変化する。帰還容量Ｃｆの他端の電圧変化はスイッチングドライバＤＲＶの入力にフィードバックされ、前記第１期間ＴＯＮと第２期間ＴＯＦＦとの比が制御され、出力ＤＣ電圧ＶＯＵＴが略一定に維持される。フィードバック回路ＦＢＣのこのフィードバックに際して、帰還容量Ｃｆと第１帰還抵抗Ｒｆ１との直列接続は、本来は平滑コイルＬの両端の電位差から負荷ＺＬに流れる電流を検出する。しかし、この本来の接続での電位差では、第１の動作モード（降圧出力モード）と第２の動作モード（昇圧出力モード）とで極性が反転してしまう。また、既に説明したように、第１の動作モード（降圧出力モード）と第２の動作モード（昇圧出力モード）とで、スイッチングドライバＤＲＶによる第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２のオン・オフ制御動作は逆転する。また、フィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂに応答するスイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎの極性も、第１の動作モード（降圧出力モード）と第２の動作モード（昇圧出力モード）とで、反転される。 In a first more specific embodiment of the present invention, even when the load fluctuates due to the current flowing through the load Z L to be driven varies the output voltage to follow an initial stabilized output DC voltage at a high speed technology Is adopted. The feedback circuit FBC in the circuits of FIGS. 1 and 2 is the center of this adopted technology. The feedback circuit FBC includes a feedback capacitance Cf to output DC voltage V OUT to be supplied to the parallel connection of the smoothing capacitor C1 load Z L is supplied to one end essentially. By the current flowing through the load Z L to be driven varies, the voltage at the other end of the feedback capacitance Cf changes. The voltage change at the other end of the feedback capacitor Cf is fed back to the input of the switching driver DRV, the ratio between the first period T ON and the second period T OFF is controlled, and the output DC voltage VOUT is maintained substantially constant. . In this feedback of the feedback circuit FBC, a series connection of the feedback capacitor Cf and the first feedback resistor Rf1 is originally detects the current flowing through the load Z L from the potential difference across the smoothing coil L. However, with this potential difference at the original connection, the polarity is inverted between the first operation mode (step-down output mode) and the second operation mode (step-up output mode). Further, as already described, in the first operation mode (step-down output mode) and the second operation mode (step-up output mode), the ON / OFF of the first switch element M1 and the second switch element M2 by the switching driver DRV is performed. The off control operation is reversed. In addition, the polarity of the input DRV_In of the switching driver DRV responding to the feedback voltage Vfb from the feedback circuit FBC is also inverted between the first operation mode (step-down output mode) and the second operation mode (step-up output mode). .

図１に示すように、第１の動作モード（降圧出力モード）では、コンパレータＣＭＰを介してのフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂに応答するラッチＦＦの出力Ｑは、反転されることなく、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎに供給される。また、入力ＤＲＶ＿Ｉｎの信号は第２インバータＩＮＶ２、第１の非反転レベルシフト回路ＬＳ１、第３インバータＩＮＶ３を介して第１帰還抵抗Ｒｆ１の一端に非反転の状態で供給される。この第１の動作モード（降圧出力モード）では、負荷ＺＬに流れる電流が増大すると、第１期間ＴＯＮを増大する一方、第２期間ＴＯＦＦを減少させる必要がある。この時には、帰還容量Ｃｆの作用によってフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂの変化サイクル期間で、第１期間ＴＯＮは増大する一方、第２期間ＴＯＦＦは減少している。従って、負荷の電流変動によっても、フィードバック回路ＦＢＣの作用により出力ＤＣ電圧ＶＯＵＴは略安定に維持される。また、第１の動作モード（降圧出力モード）では、第２帰還抵抗Ｒｆ２の一端は第４インバータＩＮＶ４の出力により接地電位のような基底電位に維持され、平滑コイルＬの他端の電圧と略無関係とされている。これは、制御信号ＣＮＴＬに応答した第２の非反転レベルシフト回路ＬＳ２が、第４インバータＩＮＶ４を上記のように制御するためである。尚、図１に示すように平滑コンデンサＣ１と負荷ＺＬの並列接続に供給される出力ＤＣ電圧ＶＯＵＴが、分圧抵抗Ｒ１、Ｒ２によって分圧される。この分圧電圧がエラーアンプＥＡの反転入力端子に供給され、エラーアンプＥＡの反転入力端子には基準電圧Ｖｒｅｆが供給されている。エラーアンプＥＡの出力はコンパレータＣＭＰの反転入力端子に供給され、コンパレータＣＭＰの非反転入力端子にはフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂが供給される。コンパレータＣＭＰの出力はラッチ回路ＦＦのセット入力Ｓに供給され、ラッチ回路ＦＦのリセット入力Ｒには略一定周期Ｔのタイミング信号ＴＭが供給される。従って、図３に示すようにラッチ回路ＦＦがタイミング信号ＴＭによってリセットされると、ラッチ回路ＦＦの出力信号Ｑはローレベルとなる。すると、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎがローレベルとなり、スイッチングドライバＤＲＶは第１スイッチ素子Ｍ１をオン状態に制御し、第２スイッチ素子Ｍ２をオフ状態に制御する。従って、平滑コイルＬにエネルギーが蓄積される第１期間の動作が行われる。エラーアンプＥＡの出力Ｖｅよりもフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂがわずかに上昇すると、コンパレータＣＭＰの出力はハイレベルとなる。ラッチ回路ＦＦはコンパレータＣＭＰのハイレベル出力によってセットされて、出力信号Ｑはハイレベルとなる。すると、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎがハイレベルとなり、スイッチングドライバＤＲＶは第１スイッチ素子Ｍ１をオフ状態に制御して、第２スイッチ素子Ｍ２をオン状態に制御する。従って、平滑コイルＬからエネルギーが放出される第２期間の動作が行われる。 As shown in FIG. 1, in the first operation mode (step-down output mode), the output Q of the latch FF responding to the feedback voltage Vfb from the feedback circuit FBC via the comparator CMP is switched without being inverted. It is supplied to the input DRV_In of the driver DRV. The signal of the input DRV_In is supplied in a non-inverted state to one end of the first feedback resistor Rf1 via the second inverter INV2, the first non-inverting level shift circuit LS1, and the third inverter INV3. In the first operation mode (step-down output mode), the current flowing through the load Z L is increased, while increasing the first period T ON, it is necessary to reduce the second period T OFF. At this time, in the change cycle period of the feedback voltage Vfb from the feedback circuit FBC due to the action of the feedback capacitor Cf, the first period TON increases while the second period TOFF decreases. Therefore, the output DC voltage VOUT is maintained substantially stable by the action of the feedback circuit FBC even if the load current fluctuates. In the first operation mode (step-down output mode), one end of the second feedback resistor Rf2 is maintained at the base potential such as the ground potential by the output of the fourth inverter INV4, and is substantially equal to the voltage at the other end of the smoothing coil L. It is considered unrelated. This is because the second non-inverting level shift circuit LS2 responding to the control signal CNTL controls the fourth inverter INV4 as described above. The output DC voltage V OUT to be supplied to the parallel connection of the smoothing capacitor C1 and the load Z L as shown in FIG. 1 is divided by voltage dividing resistors R1, R2. This divided voltage is supplied to the inverting input terminal of the error amplifier EA, and the reference voltage Vref is supplied to the inverting input terminal of the error amplifier EA. The output of the error amplifier EA is supplied to the inverting input terminal of the comparator CMP, and the feedback voltage Vfb from the feedback circuit FBC is supplied to the non-inverting input terminal of the comparator CMP. The output of the comparator CMP is supplied to the set input S of the latch circuit FF, and the timing signal TM having a substantially constant period T is supplied to the reset input R of the latch circuit FF. Therefore, when the latch circuit FF is reset by the timing signal TM as shown in FIG. 3, the output signal Q of the latch circuit FF becomes low level. Then, the input DRV_In of the switching driver DRV becomes a low level, and the switching driver DRV controls the first switch element M1 to the on state and the second switch element M2 to the off state. Therefore, the operation in the first period in which energy is stored in the smoothing coil L is performed. When the feedback voltage Vfb from the feedback circuit FBC slightly rises above the output Ve of the error amplifier EA, the output of the comparator CMP becomes high level. The latch circuit FF is set by the high level output of the comparator CMP, and the output signal Q becomes high level. Then, the input DRV_In of the switching driver DRV becomes a high level, and the switching driver DRV controls the first switch element M1 to an off state and controls the second switch element M2 to an on state. Therefore, the operation in the second period in which energy is released from the smoothing coil L is performed.

一方、図２に示すように、第２の動作モード（昇圧出力モード）では、コンパレータＣＭＰを介してのフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂに応答するラッチＦＦの出力Ｑは、第１インバータにより反転されて、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎに供給される。また、入力ＤＲＶ＿Ｉｎの信号は第２インバータＩＮＶ２、第１の非反転レベルシフト回路ＬＳ１、第３インバータＩＮＶ３を介して第１帰還抵抗Ｒｆ１の一端に非反転の状態で供給される。この第２の動作モード（昇圧出力モード）では、負荷ＺＬに流れる電流が増大すると、第１の動作モード（降圧出力モード）と同様に第１期間ＴＯＮを増大する一方、第２期間ＴＯＦＦを減少させる必要がある。この時には、帰還容量Ｃｆの作用によってフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂの変化サイクル期間で、第１期間ＴＯＮは増大する一方、第２期間ＴＯＦＦは減少している。従って、負荷の電流変動によっても、フィードバック回路ＦＢＣの作用により出力ＤＣ電圧ＶＯＵＴは略安定に維持される。また、第２の動作モード（昇圧出力モード）では、前記（１０）式から明らかなように過渡的な入力ＤＣ電圧ＶＩＮの低下により、出力ＤＣ電圧ＶＯＵＴも低下する。これを軽減するために、第２帰還抵抗Ｒｆ２の一端は第４インバータＩＮＶ４の出力により入力ＤＣ電圧ＶＩＮが供給されている。これは、制御信号ＣＮＴＬに応答した第２の非反転レベルシフト回路ＬＳ２が、第４インバータＩＮＶ４を上記のように制御するためである。入力ＤＣ電圧ＶＩＮが低下すると、第２帰還抵抗Ｒｆ２の作用によりフィードバック回路ＦＢＣからのフィードバック電圧ＶｆｂのＤＣ成分も低下する。従って、フィードバック電圧Ｖｆｂの変化サイクル期間で、第１期間ＴＯＮは増大する一方、第２期間ＴＯＦＦは減少する。その結果、出力ＤＣ電圧ＶＯＵＴは略安定に維持される。尚、図２に示すように平滑コンデンサＣ１と負荷ＺＬの並列接続に供給される出力ＤＣ電圧ＶＯＵＴが、分圧抵抗Ｒ１、Ｒ２によって分圧される。この分圧電圧がエラーアンプＥＡの反転入力端子に供給され、エラーアンプＥＡの反転入力端子には基準電圧Ｖｒｅｆが供給されている。エラーアンプＥＡの出力はコンパレータＣＭＰの反転入力端子に供給され、コンパレータＣＭＰの非反転入力端子にはフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂが供給される。コンパレータＣＭＰの出力はラッチ回路ＦＦのセット入力Ｓに供給され、ラッチ回路ＦＦのリセット入力Ｒには略一定周期Ｔのタイミング信号ＴＭが供給される。従って、図４に示すようにラッチ回路ＦＦがタイミング信号ＴＭによってリセットされると、ラッチ回路ＦＦの出力信号Ｑはローレベルとなり、インバータＩＮＶ１の出力はハイレベルとなる。すると、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎがハイレベルとなり、スイッチングドライバＤＲＶは第１スイッチ素子Ｍ１をオフ状態に制御して、第２スイッチ素子Ｍ２をオン状態に制御する。従って、平滑コイルＬにエネルギーが蓄積される第１期間の動作が行われる。エラーアンプＥＡの出力Ｖｅよりもフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂがわずかに上昇すると、コンパレータＣＭＰの出力はハイレベルとなる。ラッチ回路ＦＦはコンパレータＣＭＰのハイレベル出力によってセットされて、出力信号Ｑはハイレベルとなり、インバータＩＮＶ１の出力はローレベルとなる。すると、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎがローレベルとなり、スイッチングドライバＤＲＶは第１スイッチ素子Ｍ１をオン状態に制御して、第２スイッチ素子Ｍ２をオフ状態に制御する。従って、平滑コイルＬからエネルギーが放出される第２期間の動作が行われる。 On the other hand, as shown in FIG. 2, in the second operation mode (boost output mode), the output Q of the latch FF responding to the feedback voltage Vfb from the feedback circuit FBC via the comparator CMP is inverted by the first inverter. And supplied to the input DRV_In of the switching driver DRV. The signal of the input DRV_In is supplied in a non-inverted state to one end of the first feedback resistor Rf1 via the second inverter INV2, the first non-inverting level shift circuit LS1, and the third inverter INV3. In the second operation mode (boost output mode), the load when Z L to flow current increases, while increasing the first period T ON similarly to the first operation mode (step-down output mode), the second period T It is necessary to reduce OFF . At this time, in the change cycle period of the feedback voltage Vfb from the feedback circuit FBC due to the action of the feedback capacitor Cf, the first period TON increases while the second period TOFF decreases. Therefore, the output DC voltage VOUT is maintained substantially stable by the action of the feedback circuit FBC even if the load current fluctuates. In the second operation mode (step-up output mode), the output DC voltage VOUT also decreases due to the transient decrease in the input DC voltage VIN , as is apparent from the equation (10). In order to reduce this, one end of the second feedback resistor Rf2 is supplied with the input DC voltage VIN by the output of the fourth inverter INV4. This is because the second non-inverting level shift circuit LS2 responding to the control signal CNTL controls the fourth inverter INV4 as described above. When the input DC voltage VIN decreases, the DC component of the feedback voltage Vfb from the feedback circuit FBC also decreases due to the action of the second feedback resistor Rf2. Therefore, in the change cycle period of the feedback voltage Vfb, the first period T ON increases, while the second period T OFF decreases. As a result, the output DC voltage VOUT is maintained substantially stable. The output DC voltage V OUT to be supplied to the parallel connection of the smoothing capacitor C1 and the load Z L as shown in FIG. 2 is divided by voltage dividing resistors R1, R2. This divided voltage is supplied to the inverting input terminal of the error amplifier EA, and the reference voltage Vref is supplied to the inverting input terminal of the error amplifier EA. The output of the error amplifier EA is supplied to the inverting input terminal of the comparator CMP, and the feedback voltage Vfb from the feedback circuit FBC is supplied to the non-inverting input terminal of the comparator CMP. The output of the comparator CMP is supplied to the set input S of the latch circuit FF, and the timing signal TM having a substantially constant period T is supplied to the reset input R of the latch circuit FF. Therefore, as shown in FIG. 4, when the latch circuit FF is reset by the timing signal TM, the output signal Q of the latch circuit FF becomes low level, and the output of the inverter INV1 becomes high level. Then, the input DRV_In of the switching driver DRV becomes a high level, and the switching driver DRV controls the first switch element M1 to an off state and controls the second switch element M2 to an on state. Therefore, the operation in the first period in which energy is stored in the smoothing coil L is performed. When the feedback voltage Vfb from the feedback circuit FBC slightly rises above the output Ve of the error amplifier EA, the output of the comparator CMP becomes high level. The latch circuit FF is set by the high level output of the comparator CMP, the output signal Q becomes high level, and the output of the inverter INV1 becomes low level. Then, the input DRV_In of the switching driver DRV becomes a low level, and the switching driver DRV controls the first switch element M1 to the on state and controls the second switch element M2 to the off state. Therefore, the operation in the second period in which energy is released from the smoothing coil L is performed.

≪負荷電流変動に対する応答特性とノイズ特性とを改善するＤＣ／ＤＣコンバータ≫
図５は、第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータを示す回路図である。尚、図６は図５に示した第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータの動作を説明するための波形図である。 << DC / DC converter that improves response characteristics and noise characteristics against load current fluctuations >>
FIG. 5 is a circuit diagram showing a DC / DC converter according to one embodiment of the second aspect of the present invention. FIG. 6 is a waveform diagram for explaining the operation of the DC / DC converter according to one embodiment of the second present invention shown in FIG.

このＤＣ／ＤＣコンバータは、スイッチングドライバＤＲＶと、前記スイッチングドライバＤＲＶにより駆動される第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２とを半導体チップ内部に含む。前記第１スイッチ素子Ｍ１の出力電流経路と前記第２スイッチ素子Ｍ２の出力電流経路とは直列接続され、前記第１スイッチ素子Ｍ１と前記第２スイッチ素子Ｍ２との共通接続点は、平滑コイルＬの一端に接続されるように適合化されている。この適合化の一例は、この共通接続点を半導体チップの外部出力端子に電気的に接続することである。前記第１スイッチ素子Ｍ１の出力電流経路には入力ＤＣ電圧ＶＩＮが供給される。前記第２スイッチ素子Ｍ２の出力電流経路は基底電位に接続されるように適合化されている。この適合化の一例は、前記第２スイッチ素子Ｍ２のソースまたはエミッタを半導体チップの外部接地端子に電気的に接続することである。半導体チップの外部で前記平滑コイルＬの他端には平滑コンデンサＣ１と負荷ＺＬとが並列接続される。ＤＣ／ＤＣコンバータは更に、エラーアンプＥＡ、フィードバック回路ＦＢＣ、コンパレータＣＭＰ、ラッチＦＦを含む。前記エラーアンプＥＡは、前記平滑コンデンサＣ１と前記負荷ＺＬの並列接続に供給される出力ＤＣ電圧ＶＯＵＴの誤差を検出する。前記フィードバック回路ＦＢＣは、前記平滑コイルＬの前記他端に一端が接続された帰還容量Ｃｆと、前記帰還容量Ｃｆの他端に一端が接続され他端が前記平滑コイルＬの前記一端に接続された帰還抵抗Ｒｆとを含む。前記コンパレータＣＭＰは、前記エラーアンプＥＡの出力に応答する信号と前記フィードバック回路ＦＢＣの出力信号とを比較する。前記ラッチＦＦは略一定周期Ｔのタイミング信号ＴＭでセットされ、前記コンパレータＣＭＰの出力でリセットされ、その出力信号Ｑが前記スイッチングドライバＤＲＶに供給される。 This DC / DC converter includes a switching driver DRV, and a first switch element M1 and a second switch element M2 driven by the switching driver DRV in the semiconductor chip. The output current path of the first switch element M1 and the output current path of the second switch element M2 are connected in series, and the common connection point between the first switch element M1 and the second switch element M2 is a smoothing coil L. It is adapted to be connected to one end of the. An example of this adaptation is to electrically connect this common connection point to an external output terminal of the semiconductor chip. The input DC voltage VIN is supplied to the output current path of the first switch element M1. The output current path of the second switch element M2 is adapted to be connected to the base potential. An example of this adaptation is to electrically connect the source or emitter of the second switch element M2 to the external ground terminal of the semiconductor chip. A smoothing capacitor C1 and a load Z L is connected in parallel to the other end of the smoothing coil L in the semiconductor chip outside. The DC / DC converter further includes an error amplifier EA, a feedback circuit FBC, a comparator CMP, and a latch FF. The error amplifier EA detects an error in the output DC voltage V OUT supplied to the load Z L in parallel connection with the smoothing capacitor C1. The feedback circuit FBC has a feedback capacitor Cf having one end connected to the other end of the smoothing coil L, one end connected to the other end of the feedback capacitor Cf, and the other end connected to the one end of the smoothing coil L. Feedback resistor Rf. The comparator CMP compares a signal responsive to the output of the error amplifier EA and the output signal of the feedback circuit FBC. The latch FF is set by a timing signal TM having a substantially constant period T, reset by the output of the comparator CMP, and the output signal Q is supplied to the switching driver DRV.

上記した図５の第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータでは、ラッチＦＦは略一定周期Ｔのタイミング信号ＴＭでセットされることによって、スイッチングドライバＤＲＶは第１期間において第１スイッチ素子Ｍ１をオン状態に制御するともに第２スイッチ素子Ｍ２をオフ状態に制御する。従って、従って、第１期間に入力ＤＣ電圧ＶＩＮから第１スイッチ素子Ｍ１と平滑コイルＬとを介して平滑コンデンサＣ１と負荷ＺＬとの並列接続に電流が供給され、第１期間に平滑コイルＬにエネルギーが蓄積される。エラーアンプＥＡの出力Ｖｅとフィードバック回路ＦＢＣの出力信号Ｖｆｂとがクロスオーバーすると、コンパレータＣＭＰの出力はラッチＦＦをリセットする。すると、第１期間の後の第２期間でスイッチングドライバＤＲＶは第１スイッチ素子Ｍ１をオフ状態に制御するともに第２スイッチ素子Ｍ２をオン状態に制御する。従って、第２期間に基底電位から第２スイッチ素子Ｍ２と平滑コイルＬとを介してエネルギー放出電流としての回生電流が流れる。従って、第２期間と第１期間との比に依存する電圧損失が発生して、ＤＣ／ＤＣコンバータは前記降圧動作を行う。負荷変動によって負荷ＺＬの電流が若干増大すると、第２期間の間でのフィードバック回路ＦＢＣの出力信号Ｖｆｂの変化量も若干増大する。しかし、フィードバック回路ＦＢＣの出力信号ＶｆｂからスイッチングドライバＤＲＶへの負帰還によって、前記平滑コンデンサＣ１と前記負荷ＺＬの並列接続に供給される出力ＤＣ電圧ＶＯＵＴは略安定に維持される。従って、第１期間と第２期間との和のスイッチング期間は略一定周期Ｔのタイミング信号ＴＭで決定されるのでノイズのレベルを低減することができる。 In the DC / DC converter according to one embodiment of the second invention of FIG. 5 described above, the latch FF is set by the timing signal TM having a substantially constant period T, so that the switching driver DRV has the first switch in the first period. The element M1 is controlled to be in an on state, and the second switch element M2 is controlled to be in an off state. Accordingly, therefore, current is supplied to the parallel connection from the input DC voltage V IN to the first period through a smoothing coil L and the first switching element M1 and the smoothing capacitor C1 and the load Z L, the smoothing coil during a first period Energy is stored in L. When the output Ve of the error amplifier EA and the output signal Vfb of the feedback circuit FBC cross over, the output of the comparator CMP resets the latch FF. Then, in the second period after the first period, the switching driver DRV controls the first switch element M1 to the off state and controls the second switch element M2 to the on state. Therefore, a regenerative current as an energy emission current flows from the base potential via the second switch element M2 and the smoothing coil L in the second period. Therefore, a voltage loss depending on the ratio between the second period and the first period occurs, and the DC / DC converter performs the step-down operation. When the current of the load Z L by a load fluctuation increases slightly increases the amount of change in the output signal Vfb of the feedback circuit FBC between the second period it is also somewhat. However, the negative feedback from the output signal Vfb of the feedback circuit FBC to the switching driver DRV, the output DC voltage V OUT to be supplied to the parallel connection of the smoothing capacitor C1 and the load Z L is maintained substantially stable. Therefore, since the switching period, which is the sum of the first period and the second period, is determined by the timing signal TM having a substantially constant period T, the noise level can be reduced.

尚、図５に示すように平滑コンデンサＣ１と負荷ＺＬの並列接続に供給される出力ＤＣ電圧ＶＯＵＴが、分圧抵抗Ｒ１、Ｒ２によって分圧される。この分圧電圧がエラーアンプＥＡの反転入力端子に供給され、エラーアンプＥＡの反転入力端子には基準電圧Ｖｒｅｆが供給されている。エラーアンプＥＡの出力はコンパレータＣＭＰの反転入力端子に供給され、コンパレータＣＭＰの非反転入力端子にはフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂが供給される。コンパレータＣＭＰの出力はラッチ回路ＦＦのリセット入力Ｒに供給され、ラッチ回路ＦＦのセット入力Ｓには略一定周期Ｔのタイミング信号ＴＭが供給される。従って、図６に示すようにラッチ回路ＦＦがタイミング信号ＴＭによってセットされると、ラッチ回路ＦＦの出力信号Ｑはハイレベルとなる。すると、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎがハイレベルとなり、スイッチングドライバＤＲＶはＰチャンネルＭＯＳトランジスタの第１スイッチ素子Ｍ１をオン状態に制御し、ＮチャンネルＭＯＳトランジスタの第２スイッチ素子Ｍ２をオフ状態に制御する。従って、平滑コイルＬにエネルギーが蓄積される第１期間の動作が行われる。エラーアンプＥＡの出力Ｖｅよりもフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂがわずかに上昇すると、コンパレータＣＭＰの出力はハイレベルとなる。ラッチ回路ＦＦはコンパレータＣＭＰのハイレベル出力によってリセットされて、出力信号Ｑはローレベルとなる。すると、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎがローレベルとなり、スイッチングドライバＤＲＶは第１スイッチ素子Ｍ１をオフ状態に制御して、第２スイッチ素子Ｍ２をオン状態に制御する。従って、平滑コイルＬからエネルギーが放出される第２期間の動作が行われる。 The output DC voltage V OUT to be supplied to the parallel connection of the smoothing capacitor C1 and the load Z L as shown in FIG. 5, is divided by voltage dividing resistors R1, R2. This divided voltage is supplied to the inverting input terminal of the error amplifier EA, and the reference voltage Vref is supplied to the inverting input terminal of the error amplifier EA. The output of the error amplifier EA is supplied to the inverting input terminal of the comparator CMP, and the feedback voltage Vfb from the feedback circuit FBC is supplied to the non-inverting input terminal of the comparator CMP. The output of the comparator CMP is supplied to the reset input R of the latch circuit FF, and the timing signal TM having a substantially constant period T is supplied to the set input S of the latch circuit FF. Therefore, as shown in FIG. 6, when the latch circuit FF is set by the timing signal TM, the output signal Q of the latch circuit FF becomes high level. Then, the input DRV_In of the switching driver DRV becomes a high level, and the switching driver DRV controls the first switch element M1 of the P-channel MOS transistor to the on state and controls the second switch element M2 of the N-channel MOS transistor to the off state. . Therefore, the operation in the first period in which energy is stored in the smoothing coil L is performed. When the feedback voltage Vfb from the feedback circuit FBC slightly rises above the output Ve of the error amplifier EA, the output of the comparator CMP becomes high level. The latch circuit FF is reset by the high level output of the comparator CMP, and the output signal Q becomes low level. Then, the input DRV_In of the switching driver DRV becomes a low level, and the switching driver DRV controls the first switch element M1 to an off state and controls the second switch element M2 to an on state. Therefore, the operation in the second period in which energy is released from the smoothing coil L is performed.

一方、本発明者等が図５の第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータを詳細に検討したところ、次のような点が明らかとされた。   On the other hand, when the present inventors examined the DC / DC converter according to one embodiment of the second invention of FIG. 5 in detail, the following points were clarified.

これは、図５のＤＣ／ＤＣコンバータの負荷ＺＬの電流が極めて異常に大きな電流となる際に、下記の事項が発生する。これは図７に示すように、負荷電流の異常な増大によってエラーアンプＥＡの出力Ｖｅへのフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂの上昇が遅延される。この遅延された第１期間に第１スイッチ素子Ｍ１がオン状態に制御されて、負荷ＺＬに供給される出力ＤＣ電圧ＶＯＵＴの低下を補償しようとする。遅延された第１期間の最後にエラーアンプＥＡの出力Ｖｅよりもフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂが高くなり、コンパレータＣＭＰのハイレベル出力により、ラッチＦＦがリセットされる。すると、第２期間となり、スイッチングドライバＤＲＶは第１スイッチ素子Ｍ１をオフ状態に制御して、第２スイッチ素子Ｍ２をオン状態に制御する。従って、平滑コイルＬからエネルギーが放出される第２期間の動作が行われる。しかし、図７に示すように第１期間の延長により、第２期間が短縮されて、フィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂの低下が不十分なレベルで一定周期Ｔのタイミング信号ＴＭによりラッチＦＦがセットされる。すると、第１期間の動作が開始され、フィードバック電圧Ｖｆｂは不十分な低下レベルから上昇する。従って、この時には第１期間は短縮されて、短縮された第１期間の最後に最後にエラーアンプＥＡの出力Ｖｅよりもフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂが高くなり、コンパレータＣＭＰのハイレベル出力により、ラッチＦＦがリセットされる。すると、図７のラッチＦＦの出力Ｑ（ＦＦＱ）のハイレベル期間とローレベル期間との長さが不安定となる。特に、短縮された第１期間と短縮された第２期間とでは、ラッチＦＦの出力Ｑは高い周波数成分を含むこととなる。この高い周波数成分はＤＣ／ＤＣコンバータの異常発振動作の原因となることが危惧される。 This is because when the current of the load Z L of the DC / DC converter of FIG. 5 becomes extremely abnormally large current, the following matters will be generated. As shown in FIG. 7, the increase in the feedback voltage Vfb from the feedback circuit FBC to the output Ve of the error amplifier EA is delayed by an abnormal increase in the load current. The first switching element M1 is controlled in the on state in the delayed first period, it attempts to compensate for the reduction in the output DC voltage V OUT to be supplied to the load Z L. At the end of the delayed first period, the feedback voltage Vfb from the feedback circuit FBC becomes higher than the output Ve of the error amplifier EA, and the latch FF is reset by the high level output of the comparator CMP. Then, in the second period, the switching driver DRV controls the first switch element M1 to the off state and controls the second switch element M2 to the on state. Therefore, the operation in the second period in which energy is released from the smoothing coil L is performed. However, as shown in FIG. 7, the second period is shortened by the extension of the first period, and the latch FF is turned on by the timing signal TM of the constant period T at a level where the drop of the feedback voltage Vfb from the feedback circuit FBC is insufficient. Set. Then, the operation in the first period is started, and the feedback voltage Vfb rises from an insufficient drop level. Therefore, at this time, the first period is shortened, and at the end of the shortened first period, the feedback voltage Vfb from the feedback circuit FBC becomes higher than the output Ve of the error amplifier EA at the end. The latch FF is reset. Then, the length between the high level period and the low level period of the output Q (FFQ) of the latch FF in FIG. 7 becomes unstable. In particular, in the shortened first period and the shortened second period, the output Q of the latch FF includes a high frequency component. There is a concern that this high frequency component may cause an abnormal oscillation operation of the DC / DC converter.

図８は第２の本発明の改良の形態によるＤＣ／ＤＣコンバータを示す回路図である。尚、図９は図８に示した第２の本発明の改良の形態によるＤＣ／ＤＣコンバータの動作を説明するための波形図である。   FIG. 8 is a circuit diagram showing a DC / DC converter according to a second modification of the present invention. FIG. 9 is a waveform diagram for explaining the operation of the DC / DC converter according to the second embodiment of the present invention shown in FIG.

図８の回路は、図５の回路に誤差電圧修正回路ＥＶＣＣを追加したものである。図８の誤差電圧修正回路ＥＶＣＣは、ラッチＦＦの出力Ｑで制御される制御スイッチＭ３、エラーアンプＥＡの出力とコンパレータＣＭＰの入力とを高インピーダンスにする回路としてのトランスミッションゲートＴＧとを本質的に含んでいる。誤差電圧修正回路ＥＶＣＣの抵抗Ｒ３とコンデンサーＣ４とは、誤差電圧修正回路ＥＶＣＣからの出力電圧Ｖｓの変化速度（放電時定数）を調整するための素子である。また、誤差電圧修正回路ＥＶＣＣのインバータＩＮＶはラッチＦＦの出力Ｑがハイレベルとなった時に、ＣＭＯＳアナログスイッチで構成されたトランスミッションゲートＴＧを高インピーダンスにするためのものである。   The circuit of FIG. 8 is obtained by adding an error voltage correction circuit EVCC to the circuit of FIG. The error voltage correction circuit EVCC of FIG. 8 essentially includes a control switch M3 controlled by the output Q of the latch FF, and a transmission gate TG as a circuit that makes the output of the error amplifier EA and the input of the comparator CMP high impedance. Contains. The resistor R3 and the capacitor C4 of the error voltage correction circuit EVCC are elements for adjusting the changing speed (discharge time constant) of the output voltage Vs from the error voltage correction circuit EVCC. The inverter INV of the error voltage correction circuit EVCC is for making the transmission gate TG composed of the CMOS analog switch high impedance when the output Q of the latch FF becomes high level.

図８は第２の本発明の改良の形態によるＤＣ／ＤＣコンバータを示す回路図で、負荷電流の異常な増大が発生したとする。すると、タイミング信号ＴＭによるラッチＦＦがセットされ、出力Ｑがハイレベルとなって第１期間の動作が開始する。ラッチＦＦの出力Ｑのローレベルからハイレベルの変化によって、誤差電圧修正回路ＥＶＣＣでは制御スイッチＭ３がオン状態に制御され、トランスミッションゲートＴＧは高インピーダンスであるオフ状態に制御される。すると図９に示すように誤差電圧修正回路ＥＶＣＣからの出力電圧ＶｓはエラーアンプＥＡの誤差出力Ｖｅよりも低下することになる。また、コンパレータＣＭＰはフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂと誤差電圧修正回路ＥＶＣＣからの出力電圧Ｖｓとを比較する動作に変更されている。従って、負荷電流の異常な増大によってフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂの上昇が遅延されも、コンパレータＣＭＰによる比較対象である誤差電圧修正回路ＥＶＣＣの出力電圧Ｖｓも低下している。出力電圧Ｖｓの変化は、抵抗Ｒ３とコンデンサーＣ４とによって決定される。従って、図８は第２の本発明の改良の形態によるＤＣ／ＤＣコンバータでは、図７で示した第１期間の著しい延長が回避され、またフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂが十分なレベルまで低下している。   FIG. 8 is a circuit diagram showing a DC / DC converter according to an improvement of the second aspect of the present invention. Assume that an abnormal increase in load current occurs. Then, the latch FF by the timing signal TM is set, the output Q becomes high level, and the operation in the first period starts. As the output Q of the latch FF changes from low level to high level, the error voltage correction circuit EVCC controls the control switch M3 to be turned on, and the transmission gate TG is controlled to be turned off with high impedance. Then, as shown in FIG. 9, the output voltage Vs from the error voltage correction circuit EVCC is lower than the error output Ve of the error amplifier EA. Further, the comparator CMP is changed to an operation for comparing the feedback voltage Vfb from the feedback circuit FBC with the output voltage Vs from the error voltage correction circuit EVCC. Accordingly, even if the increase in the feedback voltage Vfb from the feedback circuit FBC is delayed due to an abnormal increase in the load current, the output voltage Vs of the error voltage correction circuit EVCC to be compared by the comparator CMP is also decreased. The change in the output voltage Vs is determined by the resistor R3 and the capacitor C4. Accordingly, FIG. 8 shows that in the DC / DC converter according to the second modification of the present invention, the significant extension of the first period shown in FIG. 7 is avoided, and the feedback voltage Vfb from the feedback circuit FBC reaches a sufficient level. It is falling.

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。   Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.

例えば、図１の実施形態で、ＰチャンネルＭＯＳトランジスタＭ１は、ＰＮＰ型バイポーラトランジスタに置換されることができる。またＮチャンネルＭＯＳトランジスタＭ２は、ＮＰＮ型バイポーラトランジスタに置換されることができる。同様に、図８のトランスミッションゲートＴＧを構成するＣＭＯＳアナログスイッチのＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスは、それぞれＰＮＰ型バイポーラトランジスタとＮＰＮ型バイポーラトランジスタに置換されることができる。   For example, in the embodiment of FIG. 1, the P-channel MOS transistor M1 can be replaced with a PNP-type bipolar transistor. The N channel MOS transistor M2 can be replaced with an NPN bipolar transistor. Similarly, the P channel MOS transistor and the N channel MOS transistor of the CMOS analog switch constituting the transmission gate TG of FIG. 8 can be replaced with a PNP bipolar transistor and an NPN bipolar transistor, respectively.

ＤＣ／ＤＣコンバータの平滑コイルＬはチップ外部のインダクタ素子以外に半導体チップ上に半導体プロセスで形成されるスパイラルコイルでも良く、半導体チップを封止するパッケージ内部のリードフレームの一部を利用するパッケージ内部のコイルでも良い。   The smoothing coil L of the DC / DC converter may be a spiral coil formed by a semiconductor process on a semiconductor chip in addition to the inductor element outside the chip, and the package inside which uses a part of the lead frame inside the package for sealing the semiconductor chip. The coil may be used.

図１は、本発明の一つの実施形態によるＤＣ／ＤＣコンバータの第１の動作モード（降圧出力モード）における回路構成と回路動作を示す波形図とであるFIG. 1 is a waveform diagram showing a circuit configuration and circuit operation in a first operation mode (step-down output mode) of a DC / DC converter according to an embodiment of the present invention. 図２は、本発明の一つの実施形態によるＤＣ／ＤＣコンバータの第２の動作モード（昇圧出力モード）における回路構成と回路動作を示す波形図とである。FIG. 2 is a waveform diagram showing a circuit configuration and circuit operation in the second operation mode (step-up output mode) of the DC / DC converter according to one embodiment of the present invention. 図３は、図１に示した第１の本発明の一つの実施形態によるＤＣ／ＤＣコンバータが第１の動作モード（降圧出力モード）を行う際の回路各部の波形を示している。FIG. 3 shows waveforms at various parts of the circuit when the DC / DC converter according to the first embodiment of the present invention shown in FIG. 1 performs the first operation mode (step-down output mode). 図４は、図２に示した第１の本発明の一つの実施形態によるＤＣ／ＤＣコンバータが第２の動作モード（昇圧出力モード）を行う際の回路各部の波形を示している。FIG. 4 shows waveforms at various parts of the circuit when the DC / DC converter according to the embodiment of the first invention shown in FIG. 2 performs the second operation mode (step-up output mode). 図５は、第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータを示す回路図である。FIG. 5 is a circuit diagram showing a DC / DC converter according to one embodiment of the second aspect of the present invention. 図６は図５に示した第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータの動作を説明するための波形図である。FIG. 6 is a waveform diagram for explaining the operation of the DC / DC converter according to one embodiment of the second present invention shown in FIG. 図７は図５に示した第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータの過負荷状態での動作を説明するための波形図であるFIG. 7 is a waveform diagram for explaining the operation in the overload state of the DC / DC converter according to one embodiment of the second present invention shown in FIG. 図８は第２の本発明の改良の形態によるＤＣ／ＤＣコンバータを示す回路図である。FIG. 8 is a circuit diagram showing a DC / DC converter according to a second modification of the present invention. 図９は図８に示した第２の本発明の改良の形態によるＤＣ／ＤＣコンバータの動作を説明するための波形図である。FIG. 9 is a waveform diagram for explaining the operation of the DC / DC converter according to the second embodiment of the present invention shown in FIG.

符号の説明Explanation of symbols

ＤＲＶ スイッチングドライバ
Ｍ１ 第１スイッチ素子
Ｍ２ 第２スイッチ素子
Ｌ 平滑コイル
Ｃ１ 平滑コンデンサ
ＺＬ 負荷
ＶＩＮ 入力ＤＣ電圧
ＶＯＵＴ 出力ＤＣ電圧 DRV switching driver M1 first switch element M2 second switch element L smoothing coil C1 smoothing capacitor Z L load V IN input DC voltage V OUT output DC voltage

Claims (3)

スイッチングドライバと、前記スイッチングドライバにより駆動される第１スイッチ素子と第２スイッチ素子とを半導体チップに含むＤＣ／ＤＣコンバータであって、A DC / DC converter including a switching driver and a first switch element and a second switch element driven by the switching driver in a semiconductor chip,
前記第１スイッチ素子の出力電流経路と前記第２スイッチ素子の出力電流経路とは直列接続され、The output current path of the first switch element and the output current path of the second switch element are connected in series,
前記第１スイッチ素子と前記第２スイッチ素子との共通接続点は、前記半導体チップの外部で平滑コイルの一端に接続されるように適合化され、The common connection point between the first switch element and the second switch element is adapted to be connected to one end of a smoothing coil outside the semiconductor chip,
前記ＤＣ／ＤＣコンバータが降圧動作を行うモードでは、前記半導体チップの外部で平滑コイルの他端には平滑コンデンサと負荷とが並列接続され、前記降圧動作のモードでは、前記半導体チップの外部で前記第１スイッチ素子の出力電流経路には入力ＤＣ電圧が供給され、In the mode in which the DC / DC converter performs a step-down operation, a smoothing capacitor and a load are connected in parallel to the other end of the smoothing coil outside the semiconductor chip, and in the step-down operation mode, the smoothing coil and the load are connected outside the semiconductor chip. An input DC voltage is supplied to the output current path of the first switch element,
前記ＤＣ／ＤＣコンバータが昇圧動作を行うモードでは、前記半導体チップの外部で平滑コイルの他端には入力ＤＣ電圧が供給され、前記昇圧動作のモードでは、前記半導体チップの外部で前記第１スイッチ素子の出力電流経路には平滑コンデンサと負荷とが並列接続され、In the mode in which the DC / DC converter performs a boost operation, an input DC voltage is supplied to the other end of the smoothing coil outside the semiconductor chip. In the boost operation mode, the first switch is external to the semiconductor chip. A smoothing capacitor and a load are connected in parallel to the output current path of the element.
前記ＤＣ／ＤＣコンバータが降圧動作を行うモードでは、前記スイッチングドライバは第１期間において前記第１スイッチ素子をオン状態に制御するともに前記第２スイッチ素子をオフ状態に制御し、前記第１期間の後の第２期間では、前記スイッチングドライバは前記第１スイッチ素子をオフ状態に制御するともに前記第２スイッチ素子をオン状態に制御することにより前記ＤＣ／ＤＣコンバータは前記降圧動作を行い、In the mode in which the DC / DC converter performs a step-down operation, the switching driver controls the first switch element to an on state and controls the second switch element to an off state in a first period, In the subsequent second period, the DC / DC converter performs the step-down operation by controlling the first switch element to an OFF state and controlling the second switch element to an ON state.
前記ＤＣ／ＤＣコンバータが昇圧動作を行うモードでは、前記スイッチングドライバは第１期間において前記第１スイッチ素子をオフ状態に制御するともに前記第２スイッチ素子をオン状態に制御し、前記第１期間の後の第２期間では、前記スイッチングドライバは前記第１スイッチ素子をオン状態に制御するともに前記第２スイッチ素子をオフ状態に制御することにより前記ＤＣ／ＤＣコンバータは前記昇圧動作を行い、In the mode in which the DC / DC converter performs the step-up operation, the switching driver controls the first switch element to an off state and controls the second switch element to an on state in the first period, In the subsequent second period, the DC / DC converter performs the step-up operation by controlling the first switch element to an on state and controlling the second switch element to an off state.
前記ＤＣ／ＤＣコンバータが降圧動作を行うモードでは、前記スイッチングドライバは第１期間において前記第１スイッチ素子をオン状態に制御するともに前記第２スイッチ素子をオフ状態に制御することにより、前記第１期間に前記入力ＤＣ電圧から前記第１スイッチ素子と前記平滑コイルとを介して前記平滑コンデンサと前記負荷との並列接続に電流が供給され、前記第１期間に前記平滑コイルにエネルギーが蓄積され、前記第１期間の後の第２期間では、前記スイッチングドライバは前記第１スイッチ素子をオフ状態に制御するともに前記第２スイッチ素子をオン状態に制御することにより、前記第２期間に基底電位から前記第２スイッチ素子と前記平滑コイルとを介してエネルギー放出電流としての回生電流が流れ、前記第２期間と前記第１期間との比に依存する電圧降下が発生して、前記ＤＣ／ＤＣコンバータは前記降圧動作を行い、In the mode in which the DC / DC converter performs a step-down operation, the switching driver controls the first switch element to an on state and controls the second switch element to an off state in a first period, thereby controlling the first switch element. A current is supplied from the input DC voltage to the parallel connection of the smoothing capacitor and the load via the first switch element and the smoothing coil during a period, and energy is accumulated in the smoothing coil during the first period, In a second period after the first period, the switching driver controls the first switch element to be in an OFF state and controls the second switch element to be in an ON state. A regenerative current as an energy emission current flows through the second switch element and the smoothing coil, and the second period Serial voltage drop is generated which depends on the ratio of the first period, the DC / DC converter performs the step-down operation,
前記ＤＣ／ＤＣコンバータが昇圧動作を行うモードでは、前記スイッチングドライバは第１期間において前記第１スイッチ素子をオフ状態に制御するともに前記第２スイッチ素子をオン状態に制御することにより、前記第１期間に前記入力ＤＣ電圧から前記第２スイッチ素子と前記平滑コイルとを介して基底電位に電流が流れ、前記第１期間に前記平滑コイルにエネルギーが蓄積され、前記第１期間の後の第２期間では、前記スイッチングドライバは前記第１スイッチ素子をオン状態に制御するともに前記第２スイッチ素子をオフ状態に制御することにより、前記第２期間に前記入力ＤＣ電圧から前記平滑コイルと前記第１スイッチ素子とを介して前記平滑コンデンサと前記負荷との並列接続にエネルギー放出電流としての回生電流が流れ、前記第２期間には前記並列接続には前記入力ＤＣ電圧に放出エネルギーを重畳した電圧が供給され、前記第２期間と前記第１期間との比に依存する電圧増加が発生して、前記ＤＣ／ＤＣコンバータは前記昇圧動作を行い、In the mode in which the DC / DC converter performs a step-up operation, the switching driver controls the first switch element to an OFF state and controls the second switch element to an ON state in the first period. A current flows from the input DC voltage to the base potential via the second switch element and the smoothing coil during a period, energy is accumulated in the smoothing coil during the first period, and a second after the first period. In the period, the switching driver controls the first switch element to an on state and controls the second switch element to an off state, so that the smoothing coil and the first coil from the input DC voltage in the second period are controlled. A regenerative current as an energy discharge current flows in parallel connection between the smoothing capacitor and the load via a switch element, In the second period, a voltage in which emission energy is superimposed on the input DC voltage is supplied to the parallel connection, and a voltage increase depending on a ratio between the second period and the first period occurs, and the DC / DC converter performs the boosting operation,
前記平滑コイルに流れる電流の変動を検出する検出回路を更に含み、A detection circuit for detecting a change in current flowing in the smoothing coil;
前記検出回路は、前記負荷に供給されるＤＣ出力電圧が一端に供給される帰還容量と、前記帰還容量の他端に一端が接続された第１帰還抵抗と、前記帰還容量の前記他端に一端が接続された第２帰還抵抗とを含み、The detection circuit includes a feedback capacitor supplied to one end of a DC output voltage supplied to the load, a first feedback resistor having one end connected to the other end of the feedback capacitor, and the other end of the feedback capacitor. A second feedback resistor connected at one end;
前記検出回路の検出出力電圧は、前記帰還容量と前記第１帰還抵抗と前記第２帰還抵抗との共通接続点から得られ、前記検出出力電圧は前記スイッチングドライバの入力に帰還され、The detection output voltage of the detection circuit is obtained from a common connection point of the feedback capacitor, the first feedback resistor, and the second feedback resistor, and the detection output voltage is fed back to the input of the switching driver,
前記ＤＣ／ＤＣコンバータに前記降圧動作を行うモードでは、前記第１帰還抵抗の他端には前記スイッチングドライバの前記入力に関係する信号が供給され、前記第２帰還抵抗の他端には基底電位が供給され、In the mode in which the DC / DC converter performs the step-down operation, a signal related to the input of the switching driver is supplied to the other end of the first feedback resistor, and a ground potential is supplied to the other end of the second feedback resistor. Is supplied,
前記ＤＣ／ＤＣコンバータに前記昇圧動作を行うモードでは、前記第１帰還抵抗の他端には前記スイッチングドライバの前記入力に関係する信号が供給され、前記第２帰還抵抗の他端には前記入力ＤＣ電圧に関係する信号が供給されるＤＣ／ＤＣコンバータ。In the mode in which the DC / DC converter performs the step-up operation, a signal related to the input of the switching driver is supplied to the other end of the first feedback resistor, and the input to the other end of the second feedback resistor. A DC / DC converter to which a signal related to a DC voltage is supplied. スイッチングドライバと、前記スイッチングドライバにより駆動される第１スイッチ素子と第２スイッチ素子とを含み、
前記第１スイッチ素子の出力電流経路と前記第２スイッチ素子の出力電流経路とは直列接続され、
前記第１スイッチ素子と前記第２スイッチ素子との共通接続点は、平滑コイルの一端に接続されるように適合化され、
前記第１スイッチ素子の出力電流経路には入力ＤＣ電圧が供給され、
前記第２スイッチ素子の出力電流経路は基底電位に接続されるように適合化され、
前記平滑コイルの他端には平滑コンデンサと負荷とが並列接続され、
エラーアンプと、フィードバック回路と、コンパレータと、ラッチとを更に含み、
前記エラーアンプは、前記平滑コンデンサと前記負荷の並列接続に供給される出力ＤＣ電圧の誤差を検出し、
前記フィードバック回路は、前記平滑コイルの前記他端に一端が接続された帰還容量と、前記帰還容量の他端に一端が接続され他端が前記平滑コイルの前記一端に接続された帰還抵抗とを含み、
前記コンパレータは、前記エラーアンプの出力に応答する信号と前記フィードバック回路の出力信号とを比較し、
前記ラッチは略一定周期のタイミング信号で一方の状態に設定され、前記コンパレータの出力で他方の状態に設定され、その出力信号が前記スイッチングドライバに供給されるＤＣ／ＤＣコンバータ。 A switching driver, and a first switch element and a second switch element driven by the switching driver,
The output current path of the first switch element and the output current path of the second switch element are connected in series,
A common connection point of the first switch element and the second switch element is adapted to be connected to one end of the smoothing coil;
An input DC voltage is supplied to the output current path of the first switch element,
The output current path of the second switch element is adapted to be connected to a ground potential;
A smoothing capacitor and a load are connected in parallel to the other end of the smoothing coil,
An error amplifier, a feedback circuit, a comparator, and a latch ;
The error amplifier detects an error of an output DC voltage supplied to a parallel connection of the smoothing capacitor and the load,
The feedback circuit includes a feedback capacitor having one end connected to the other end of the smoothing coil, and a feedback resistor having one end connected to the other end of the feedback capacitor and the other end connected to the one end of the smoothing coil. Including
The comparator compares a signal that responds to the output of the error amplifier and an output signal of the feedback circuit;
A DC / DC converter in which the latch is set in one state by a timing signal having a substantially constant period, is set in the other state by an output of the comparator, and the output signal is supplied to the switching driver. 誤差電圧修正回路を更に含み、An error voltage correction circuit;
前記誤差電圧修正回路は、前記ラッチの出力で制御される制御スイッチと、前記エラーアンプの出力と前記コンパレータの入力との間を高インピーダンスにする制御回路とを含み、The error voltage correction circuit includes a control switch controlled by the output of the latch, and a control circuit for setting a high impedance between the output of the error amplifier and the input of the comparator,
前記誤差電圧修正回路の修正出力電圧は前記制御スイッチと前記制御回路との共通接続点から生成され、The corrected output voltage of the error voltage correction circuit is generated from a common connection point between the control switch and the control circuit,
負荷電流の異常な増大が発生した際に、前記ラッチの前記出力により前記制御スイッチと前記制御回路とはそれぞれオン状態と高インピーダンスの状態とに制御され、前記エラーアンプの誤差出力よりも低下した前記修正出力電圧と前記フィードバック回路の前記出力信号とを前記コンパレータが比較する請求項２に記載のＤＣ／ＤＣコンバータ。When an abnormal increase in load current occurs, the output of the latch controls the control switch and the control circuit to an on state and a high impedance state, respectively, which are lower than the error output of the error amplifier. The DC / DC converter according to claim 2, wherein the comparator compares the corrected output voltage with the output signal of the feedback circuit.
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