JP4553428B2

JP4553428B2 - Phase-locked loop (PLL) clock generator with programmable offset and frequency

Info

Publication number: JP4553428B2
Application number: JP33318299A
Authority: JP
Inventors: 又明 ▲ちゅう▼; 瑾 ▲らい▼; 志峰林; 欣杰林; 維宇王
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 1999-10-20
Filing date: 1999-10-20
Publication date: 2010-09-29
Anticipated expiration: 2019-10-20
Also published as: JP2001117667A

Description

【０００１】
【発明の属する技術分野】
本発明は、一般的には、クロック発生器に関し、更に詳細には、プログラム可能なずれ及び周波数を有するフェーズロックループ（ＰＬＬ）・クロック発生器に関する。
【０００２】
【従来の技術】
半導体テクノロジーの進歩と共に、デジタル回路システムの動作周波数は益々高くなってきている。それ故に、クロック同期（clock synchronization）の問題は設計者にとって重要な争点となっている。クロック同期は単一クロック信号だけでなく、多重クロック信号をも含んでいる。一般にクロック信号のずれ（skew）は、クロック発生器や、開ループ構成に基づく装荷（loading）によって決定されている。クロック発生器から装荷までの線長（trace length）がより長くなり、又は装荷が増大する時、クロック信号の信号ずれの問題がより深刻となる。例えば、多くの装置がコンピュータ・マザーボード上に単一クロック発生器を共有していた。また、メモリ規模をユーザの要求次第でダイナミックに変更できる。更に、実際上の要求次第で周辺装置に接続するため多くのインタフェース・スロットがある。それ故に、メモリ規模の変更や周辺機器の量に応じて、クロック信号上の装荷変更することになる。開ループ構成が信号ずれを解決できないことも不思議ではない。他方、クロック信号の周波数を変更する必要性がある。もし全てのクロック信号が外部のクロック発生器によって与えられたならば、クロック信号の周波数が固定されるので、そのクロック周波数を随意に変更することが難しい。
【０００３】
図１は従来のクロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図であり、図中では単一クロック発生器１５０がクロック信号ＣＰＵ―ＣＬＫ及びＳＹＳ―ＣＬＫを提供している。クロック信号ＣＰＵ―ＣＬＫはＣＰＵ１１０とチップセット(chipset)１２０とに信号を提供する一方で、クロック信号ＳＹＳ―ＣＬＫはバス１３０（bus）を介してチップセット１２０と装置１４１〜１４Ｎとに信号を提供している。チップセット１２０はコンピュータ・マザーボードの動作を制御する責務があるので、クロック信号ＳＹＳ―ＣＬＫとクロック信号ＣＰＵ―ＣＬＫとの双方を参照する必要がある。装置１４１〜１４Ｎは周辺機器である。様々な数の周辺機器がコンピュータ・マザーボードに接続され得るので、それ故にクロック信号ＳＹＳ―ＣＬＫ上の装荷は接続された装置の数次第で変動する。クロック信号ＳＹＳ―ＣＬＫ上の装荷の変更はそのクロック信号のずれと、その結果として全システムの安定性とに影響している。
【０００４】
もし多重クロック信号がチップセット１２０からシステム内の装置へ提供されたなられば、設計者はシステムに対してより高い安定性と耐久性とを与えるように、クロック信号のずれをより良好に制御できる。更に、クロック信号の周波数はコンピュータ・プログラムによってダイナミックに変更され得る。
【０００５】
【発明が解決しようとする課題】
要約すれば、従来のクロック発生器は以下の不都合を有する。
１. もしクロック信号が外部のクロック発生器によって提供されたならば、クロック信号の周波数が、特にコンピュータ・プログラムによって容易に変更され得る。
２．開ループ構成に基づいて提供されたクロック信号は、クロック信号のずれを制御するのに大きな困難となる装荷の変更と、その結果としてのシステムの安定性とによって影響されている。
【０００６】
それ故に本発明の目的は、生成されたクロック周波数をダイナミックに変更した、プログラム可能な周波数を有するフェーズロックループ（ＰＬＬ）・クロック発生器を提供することである。
【０００７】
本発明の別の目的は、クロック信号のずれをダイナミックに調整した、プログラム可能なずれを有するＰＬＬクロック発生器を提供することである。
【０００８】
【課題を解決するための手段】
本発明の上述した目的に従えば、プログラム可能な周波数及びずれを有するフェーズロックループ（ＰＬＬ）・クロック発生器が提供され、その提供によれば、クロック信号が基準信号に基づいて生成されている。クロック発生器は、第１端子及び第２端子をそれぞれ有する複数の第１遅延装置と、第１多重通信用装置と、第１端子及び第２端子をそれぞれ有する複数の第２遅延装置と、第２多重通信用装置と、ＰＬＬ信号発生器とを含んでいる。
【０００９】
複数の第１遅延装置は、一つの第１遅延装置の第２端子と、その隣りの第１遅延装置の第１端子とを接続することによって、順次に縦続接続されている。複数の第１遅延装置のうち一つ第１遅延装置の第１端子は基準信号に接続されている。
【００１０】
第１多重通信用装置は、複数の入力端子と、出力端子と、第１選択入力とを備えている。第１多重通信用装置の複数の入力端子は、基準信号と複数の第１遅延装置の第２端子とにそれぞれに接続され、第１多重通信用装置への複数の入力信号のうち一つは第１選択入力により接続されて第１多重通信用装置の出力端子に結合している。
【００１１】
複数の第２遅延装置は、一つの第２遅延装置の第２端子と、その隣りの第２遅延装置の第１端子とを接続することによって、順次に縦続接続されている。複数の第２遅延装置のうち一つの第２遅延装置の第１端子はフィードバック信号に接続されている。
【００１２】
第２多重通信用装置は、複数の入力端子と、出力端子と、第２選択入力とを備えている。第２多重通信用装置の複数の入力端子はフィードバック信号と、複数の第２遅延装置の第２端子とにそれぞれに接続され、第２多重通信用装置への複数の入力信号のうち一つが、第２選択入力により選択されて第２多重通信用装置の出力端子に結合している。
【００１３】
ＰＬＬ信号発生器は、第１入力端子と、第２入力端子と、出力端子とを備えている。ＰＬＬ信号発生器の第１入力端子が第１多重通信用装置の出力端子に接続され、且つＰＬＬ信号発生器の第２入力端子が第２多重通信用装置の出力端子に接続されている。クロック信号はＰＬＬ信号発生器の出力端子から生成され、且つ、フィードバックされることにより、導電線を介してフィードバック信号として機能している。
【００１４】
本発明の好適な実施の形態に従えば、クロック信号が、フィードバック信号として機能させるために導電線の中間点でフィードバックされ、外部の装置によって要求されるクロック信号を提供している。
【００１５】
上述のＰＬＬクロック発生器におけるＰＬＬ信号発生器は、入力端子及び出力端子をそれぞれ有する複数の第１デバイダと、第３多重通信用装置と、入力端子及び出力端子をそれぞれ有する複数の第２デバイダと、第４多重通信用装置と、ＰＬＬコア回路と、入力端子及び出力端子をそれぞれ有する複数の第３デバイダと、第５多重通信用装置とを備えている。
【００１６】
複数の第１デバイダの入力端子は第１多重通信用装置の出力端子に接続されている。
【００１７】
第３多重通信用装置は、複数の入力端子と、出力端子と、第３選択入力とを備えている。第３多重通信用装置の入力端子は複数の第１デバイダの出力端子にそれぞれ接続され、第３多重通信用装置への複数の入力信号のうち一つが第３選択入力により選択されて第３多重通信用装置の出力端子に結合している。
【００１８】
複数の第２デバイダの入力端子は第２多重通信用装置の出力端子に接続されている。
【００１９】
第４多重通信用装置は、複数の入力端子と、出力端子と、第４選択入力とを備えている。第４多重通信用装置の複数の入力端子が複数の第２デバイダの出力端子にそれぞれ接続され、第４多重通信用装置への複数の入力信号のうち一つが第４選択入力により選択されて第４多重通信用装置の出力端子に結合している。
【００２０】
ＰＬＬコア回路は、基準入力端子と、フィードバック入力端子と、出力端子とを備えている。ＰＬＬコア回路は、基準入力端子とフィードバック入力端子との信号の間の位相差に基づいて出力端子で信号を生成する。基準入力端子は第３多重通信用装置の出力端子に接続され、且つフィードバック入力端子は第４多重通信用装置の出力端子に接続されている。
【００２１】
複数の第３デバイダの入力端子はＰＬＬコア回路の出力端子に接続されている。
【００２２】
第５多重通信用装置は複数の入力端子と出力端子とを備えている。第５多重通信用装置の複数の入力端子は複数の第３デバイダの出力端子にそれぞれに接続され、且つクロック信号は第５多重通信用装置の出力端子から作り出されている。
【００２３】
以上の一般的な記載と以下の詳細な記載とは典型的なものであり、特許請求の範囲で請求された発明を更に説明しようとするものである。
【００２４】
【発明の実施の形態】
添付図面は、本発明の一層の理解を提供し、本明細書に含まれて一部分を構成している。図面は、本発明の実施の形態を示し、発明の開示と共に、原理を説明するのに役立っている。
【００２５】
本発明の好適な実施の形態を詳細に説明し、その実施の形態の例を添付図面で図示する。可能な限り、同一参照符号が、同一又は略同一の部材を参照するように図面と記述とで使用されている。
【００２６】
図２は本発明の好適な実施の形態に従った、プログラム可能な周波数を有するフェーズロックループ（ＰＬＬ）信号発生器２００のブロック図である。図２に示されるように、ＰＬＬ信号発生器２００は、基準信号ＲＥＦ―ＣＬＫに基づく可変周波数を有するクロック信号ＣＬＫ２を生成する。ＰＬＬ信号発生器２００は、デバイダ（divider）２１１〜２１Ｎ、多重通信用装置２２０、デバイダ２３１〜２３Ｎ、多重通信用装置２４０、ＰＬＬコア回路２５０、デバイダ２６１〜２６Ｎ、多重通信用装置２７０、及び多重通信用装置２８０を備えている。
【００２７】
基準信号ＲＥＦ―ＣＬＫはデバイダ２１１〜２１Ｎの入力端子に接続され、デバイダ２１１〜２１Ｎは基準信号ＲＥＦ―ＣＬＫの周波数を異なる数で分割し、デバイダ２１１〜２１Ｎの出力として異なる周波数の信号を得ている。それから、デバイダ２１１〜２１Ｎからの出力信号が、選択入力ＲＥＦ―ＳＥＬによって制御された多重通信用装置２２０の入力端子に接続されている。そのため、多重通信用装置２２０への複数の入力のうち一つが出力信号ＲＥＦ―ＣＬＫ′として選択されている。基準信号ＲＥＦ―ＣＬＫと、多重通信用装置２２０からの出力信号ＲＥＦ―ＣＬＫ′との間の比は、選択入力ＲＥＦ―ＳＥＬによって決定され得る。
【００２８】
フィードバック信号ＦＢ―ＣＬＫはデバイダ２３１〜２３Ｎの入力端子に接続され、デバイダ２３１〜２３Ｎはフィードバック信号ＦＢ―ＣＬＫの周波数を異なる数で分割し、デバイダ２３１〜２３Ｎの出力として異なる周波数の信号を得ている。それから、デバイダ２３１〜２３Ｎからの出力信号は、選択入力ＦＢ―ＳＥＬによって制御された多重通信用装置２４０の入力端子に接続されている。そのため、多重通信用装置２４０への複数の入力のうち一つが出力信号ＦＢ―ＣＬＫ′として選択されている。フィードバック信号ＦＢ―ＣＬＫと、多重通信用装置２４０からの出力信号ＦＢ―ＣＬＫ′との間の比は、選択入力ＦＢ―ＳＥＬによって決定され得る。
【００２９】
ＰＬＬコア回路２５０はＰＬＬ信号発生器２００の主機能を果たす責務がある。ＰＬＬ信号発生器２００は、多重通信用装置２２０からの出力信号ＲＥＦ―ＣＬＫ′に接続された基準入力端子Ｒ―ＩＮと、多重通信用装置２４０からの出力信号ＦＢ―ＣＬＫ′とに接続されたフィードバック入力端子Ｆ―ＩＮと、出力信号ＣＬＫを作り出す出力端子ＰＯとを含んでいる。ＰＬＬコア回路２５０は、多重通信用装置２２０からの出力信号ＲＥＦ―ＣＬＫ′と、多重通信用装置２４０からの出力信号ＦＢ―ＣＬＫ′との間の位相差に基づいて出力信号ＣＬＫの周波数及び位相を調整できる。そのため、信号ＲＥＦ―ＣＬＫ′と信号ＲＥＦ―ＣＬＫ′との間の位相差を最小化できる。
【００３０】
ＰＬＬコア回路２５０の出力端子ＰＯからの出力信号ＣＬＫはデバイダ２６１〜２６Ｎの入力端子に接続されている。デバイダ２６１〜２６Ｎは信号ＣＬＫの周波数を異なる数で分割し、デバイダ２６１〜２６Ｎの出力として異なる周波数の信号を得ている。デバイダ２６１〜２６Ｎからの出力信号は多重通信用装置２７０と多重通信用装置２８０との入力端子に接続されている。選択入力ＳＥＬによって制御された多重通信用装置２８０への複数の入力のうち一つは、外部の回路によって要求される出力クロック信号ＣＬＫ２として選択されている。
【００３１】
多重通信用装置２７０は、フィードバック信号ＦＢ―ＣＬＫとして機能する出力信号ＣＬＫ１を生成している。それから、フィードバック信号ＦＢ―ＣＬＫは、デバイダ２３１〜２３Ｎと多重通信用装置２４０とを介してＰＬＬコア回路２５０のフィードバック入力端子Ｆ―ＩＮに進み、閉じたフェーズループを形成している。多重通信用装置２７０の使用はフィードバック信号ＦＢ―ＣＬＫに対する周波数を選択するためのものではない。その代わりに、多重通信用装置２７０は信号ＣＬＫ１と信号ＣＬＫ２との間のタイムディレイ（time delay）をもっと密着し、クロック信号のずれをもっと制御するために使用されている。
【００３２】
上述したＰＬＬ信号発生器２００に基づいて理解されることは、所望周波数のクロック信号ＣＬＫ２が、基準信号ＲＥＦ―ＣＬＫに基づく選択入力ＲＥＦ―ＳＥＬ、ＦＢ―ＳＥＬ、及びＳＥＬを選択することによって生成されることである。基準信号ＲＥＦ―ＣＬＫが周波数ｆ_rを有していると仮定すると、基準信号ＲＥＦ―ＣＬＫと信号ＲＥＦ―ＣＬＫ′との間の比は選択入力ＲＥＦ―ＳＥＬによって決定されるＮであり、フィードバック信号ＦＢ―ＣＬＫと信号ＦＢ―ＣＬＫ′との間の比は選択入力ＦＢ―ＳＥＬによって決定されるＤであり、信号ＣＬＫとＣＬＫ１との間の比は１に固定されている。それ故に、ＰＬＬ信号発生器２００によって生成される信号ＣＬＫは、ｆ_r ^*Ｎ／Ｄの周波数を有する。多重通信用装置２８０は所望周波数のクロック信号ＣＬＫ２を選択するために使用されている。多くの多重通信用装置を使用することにより、異なる種類の回路によって要求された様々な周波数を備えたクロック信号を提供できる。
【００３３】
上述のＰＬＬ信号発生器２００に基づくと、以下に詳細に記載されるクロック信号のずれをより良好に制御できる。
【００３４】
図３は、プログラム可能な周波数及びずれを有するフェーズロックループ（ＰＬＬ）・クロック発生器３００のブロック図である。ＰＬＬクロック発生器３００は、基準信号ＲＥＦ―ＣＬＫ０に基づいて外部の回路によって要求されたクロック信号ＣＬＫ１を生成する。図３に示されるように、ＰＬＬクロック発生器３００は、遅延装置３１１〜３１Ｎ、多重通信用装置３２０、遅延装置３３１〜３３Ｎ、多重通信用装置３４０、及びＰＬＬ信号発生器２００を備えている。遅延装置３１１〜３１Ｎは、順次に縦続接続（cascaded）されている。基準信号ＲＥＦ―ＣＬＫ０は第１遅延装置３１１の入力端子に接続されている。多重通信用装置３２０は、複数の入力端子と、出力端子と、選択入力とを備えている。多重通信用装置３２０の入力端子は、基準信号ＲＥＦ―ＣＬＫ０と遅延装置３１１〜３１Ｎの出力とにそれぞれ接続されている。多重通信用装置３２０の複数の入力のうち一つが出力信号ＲＥＦ―ＣＬＫとして選択されるような方法で、多重通信用装置３２０が選択入力Ｓ１によって制御されている。その時、出力信号ＲＥＦ―ＣＬＫがＰＬＬ信号発生器２００に接続されている。
【００３５】
同様にして、遅延装置３３１〜３３Ｎは、順次に縦続接続されている。フィードバック信号ＦＢ―ＣＬＫ０は第１遅延装置３３１の入力端子に接続されている。多重通信用装置３４０は、複数の入力端子、出力端子、及び選択入力を備えている。多重通信用装置３４０の複数の入力端子は、フィードバック信号ＦＢ―ＣＬＫ０と遅延装置３３１〜３３Ｎの出力とにそれぞれ接続されている。多重通信用装置３４０の複数の入力端子のうち一つが出力信号ＦＢ―ＣＬＫとして選択されるような方法で、多重通信用装置３４０が選択入力Ｓ２によって制御されている。その時、出力信号ＦＢ―ＣＬＫはＰＬＬ信号発生器２００に接続されている。
【００３６】
図３におけるＰＬＬ信号発生器２００は図２に示されており、基準入力端子と、フィードバック入力端子と、出力端子とを含んでいる。ＰＬＬ信号発生器２００の基準入力端子は多重通信用装置３２０の出力端子からの信号ＲＥＦ―ＣＬＫに接続され、一方、ＰＬＬ信号発生器２００のフィードバック入力端子は多重通信用装置３４０の出力端子からの信号ＦＢ―ＣＬＫに接続されている。クロック信号ＣＬＫ１がＰＬＬ信号発生器２００によって生成され、導電線（conductive line）３５０を介してフィードバック信号ＦＢ―ＣＬＫ０として機能している。図２に示されるように、ＰＬＬ信号発生器２００内におけるＰＬＬコア回路２５０は出力信号ＣＬＫの周波数及び位相を調整し、信号ＲＥＦ―ＣＬＫ′と信号ＦＢ―ＣＬＫ′との間の位相差を最小化している。出力信号ＣＬＫは信号ＲＥＦ―ＣＬＫ′と信号ＦＢ―ＣＬＫ′との間の位相差に基づいている。ＰＬＬ信号発生器２００は基準信号ＲＥＦ―ＣＬＫとフィードバック信号ＦＢ―ＣＬＫとの間の関係に基づくクロック信号ＣＬＫ１を生成できる。
【００３７】
線長に起因する信号遅延（signal delay）を考慮し、信号ずれをより良好に制御するために、クロック信号ＣＬＫ１がフィードバックされ、導電線３５０を介してフィードバック信号ＦＢ―ＣＬＫ０として機能している。
【００３８】
従って、ＰＬＬクロック発生器３００は、選択入力Ｓ１及びＳ２によって制御され、基準信号ＲＥＦ―ＣＬＫ０と信号ＲＥＦ―ＣＬＫとの間の遅延装置３１１〜３１Ｎのみならず、フィードバック信号ＦＢ―ＣＬＫ０と信号ＦＢ―ＣＬＫとの間の遅延装置３３１〜３３Ｎによっても調整される。そのため、クロック信号ＣＬＫ１のずれを制御可能に最小化できる。
【００３９】
図４は、フェーズロックループ（ＰＬＬ）・クロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図である。図４に示されるように、チップセット４２０はＰＬＬクロック発生器４２１及び４２２を備えている。ＰＬＬクロック発生器４２１はＣＰＵ４１０に対してクロック信号ＣＰＵ―ＣＬＫを生成し、ＰＬＬクロック発生器４２２は、バス４３０を介して装置４４１〜４４Ｎへのクロック信号ＳＹＳ―ＣＬＫを生成する。バス４３０は基準信号発生器４５０からの基準ＳＲＥＦに基づいている。図３に示されるような構造を有するＰＬＬクロック発生器４２１及び４２２は、基準信号発生器４５０からの基準信号ＳＲＥＦに基づくクロック信号ＣＰＵ―ＣＬＫ及びＳＹＳ―ＣＬＫを作り出す。ＰＬＬクロック発生器４２１及び４２２から生成されたクロック信号ＣＰＵ―ＣＬＫ及びＳＹＳ―ＣＬＫの周波数とずれとは別個に調整されている。そのため、所望周波数のクロック信号が得られ、クロック信号ＣＰＵ―ＣＬＫ及びＳＹＳ―ＣＬＫとの間のずれが最小化される。装置上の装荷を示すため、フィードバック信号はＰＬＬクロック発生器の出力から装置までの線長の中間点で取られている。そのため、フィードバック信号と、装置へのクロック信号との間のずれを同じように維持できる。例えば、クロック信号ＣＰＵ―ＣＬＫは導電線４６１を介してＣＰＵ４１０へ提供されている。フィードバック信号は導電線４６１の中間点で取られ、導電線４６２を介してＰＬＬクロック発生器４２１に接続されている。同様に、クロック信号ＳＹＳ―ＣＬＫは導電線４７１を介してバス４３０に接続されている。フィードバック信号はバス４３０上の適当な位置で取られ、導電線４７２を介してＰＬＬクロック発生器４２２に接続されている。
【００４０】
上述したコンピュータ・マザーボードに基づいて、ＣＰＵ４１０へ送信されたクロック信号ＣＰＵ―ＣＬＫと、装置４４１〜４４Ｎへ送信されたクロック信号ＳＹＳ―ＣＬＫとの周波数が、ＣＰＵ４１０と装置４４１〜４４Ｎとの動作速度に基づいて調整され得る。クロック信号ＣＰＵ―ＣＬＫのずれが、ＣＰＵ４１０とチップセット４２０との間で実際の距離に依存して調整され得る。更に、クロック信号ＳＹＳ―ＣＬＫのずれも、バス４３０上で実際の装荷と、バス４３０に接続された装置数とに依存して調整され得る。それ故に、ＣＰＵ４１０と装置４４１〜４４Ｎとへ送信されたクロック信号のずれを最小化できる。
【００４１】
また、本発明の好適な実施の形態に従った、コンピュータ・マザーボード上のチップセット内のＰＬＬクロック発生器は、システムによって要求されたクロック信号を提供できる。更に、クロック信号のずれは、ＰＬＬクロック発生器の閉ループ構成を介してより良好に制御され得る。クロック信号のずれも実際の要件に基づくコンピュータ・プログラムによって調整され得る。例えば、もし、多くのメモリやインタフェースカード（interface card）が組み付けられ、その結果として実際の装荷とクロック信号のずれとが増大されるならば、基準入力からの信号の遅延時間が、クロック信号のずれを補うように増大されている。マザーボード上のジャンパ（jumper）の設定を変更するために、ユーザ（user）によるマニュアル操作は必要とされない。逆に、クロック信号に課せられた装荷は基本入出力システム（ＢＩＯＳ）・プログラムによって自動的に検出される。そのため、ずれの設定も自動的に調整できる。
【００４２】
要約として、本発明の好適な実施の形態に従った、プログラム可能な周波数及びずれを有するＰＬＬクロック発生器は以下の利点を有している。
１．ＰＬＬクロック発生器によって生成されたクロック信号の周波数がコンピュータ・プログラムによってダイナミックに変更され得る。
２．ＰＬＬクロック発生器によって生成されたクロック信号のずが、コンピュータ・プログラムによってダイナミックに調整され得るので、クロック信号のずれがより良好に制御され得る。
【００４３】
当業者には明らかなように、本発明の範囲及び精神から逸脱することなく、様々な変更及び変形を本発明の構造に対して行うことができる。上述を考慮して意図されていることは、もしこの発明の変更及び変形がクレーム及びそれらと同等な物の範囲内であれば、本発明がこの発明の変更及び変形を含んでいることである。
【００４４】
【発明の効果】
要約として、本発明の好適な実施の形態に従った、プログラム可能な周波数及びずれを有するＰＬＬクロック発生器は以下の利点を有している。
１．ＰＬＬクロック発生器によって生成されたクロック信号の周波数がコンピュータ・プログラムによってダイナミックに変更され得る。
２．ＰＬＬクロック発生器によって生成されたクロック信号のずが、コンピュータ・プログラムによってダイナミックに調整され得るので、クロック信号のずれみがより良好に制御され得る。
【図面の簡単な説明】
【図１】図１は、従来のクロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図である。
【図２】図２は、本発明の好適な実施の形態に従った、プログラム可能な周波数を有するフェーズロックループ（ＰＬＬ）信号発生器のブロック図である。
【図３】図３は、プログラム可能な周波数及びずれを有するフェーズロックループ（ＰＬＬ）・クロック発生器のブロック図である。
【図４】図４は、フェーズロックループ（ＰＬＬ）・クロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates generally to clock generators, and more particularly to a phase-locked loop (PLL) clock generator having programmable offset and frequency.
[0002]
[Prior art]
With advances in semiconductor technology, the operating frequency of digital circuit systems is becoming higher and higher. Therefore, the issue of clock synchronization is an important issue for designers. Clock synchronization includes not only a single clock signal but also multiple clock signals. In general, clock signal skew is determined by a clock generator or loading based on an open loop configuration. When the trace length from the clock generator to the load becomes longer or the load increases, the problem of signal deviation of the clock signal becomes more serious. For example, many devices shared a single clock generator on a computer motherboard. Also, the memory scale can be dynamically changed according to the user's request. In addition, there are many interface slots for connecting to peripheral devices depending on practical requirements. Therefore, the loading on the clock signal is changed according to the change in the memory scale and the amount of peripheral devices. It's no wonder that the open loop configuration can't solve the signal drift. On the other hand, there is a need to change the frequency of the clock signal. If all clock signals are provided by an external clock generator, it is difficult to arbitrarily change the clock frequency because the frequency of the clock signal is fixed.
[0003]
FIG. 1 is a schematic block diagram of a computer motherboard using a conventional clock generator, in which a single clock generator 150 provides clock signals CPU-CLK and SYS-CLK. Clock signal CPU-CLK provides a signal to CPU 110 and chipset 120, while clock signal SYS-CLK provides a signal to chipset 120 and devices 141-14N via bus 130. is doing. Since the chipset 120 is responsible for controlling the operation of the computer / motherboard, it is necessary to refer to both the clock signal SYS-CLK and the clock signal CPU-CLK. The devices 141 to 14N are peripheral devices. Since various numbers of peripheral devices can be connected to the computer motherboard, therefore the loading on the clock signal SYS-CLK varies depending on the number of connected devices. Changing the loading on the clock signal SYS-CLK affects the deviation of the clock signal and consequently the stability of the entire system.
[0004]
If multiple clock signals are provided from the chipset 120 to the devices in the system, the designer has better control of the clock signal deviation to give the system greater stability and durability. it can. Furthermore, the frequency of the clock signal can be changed dynamically by a computer program.
[0005]
[Problems to be solved by the invention]
In summary, the conventional clock generator has the following disadvantages.
1. If the clock signal is provided by an external clock generator, the frequency of the clock signal can be easily changed, especially by a computer program.
2. The clock signal provided based on the open loop configuration is affected by loading changes and the resulting stability of the system, which is very difficult to control clock signal drift.
[0006]
It is therefore an object of the present invention to provide a phase-locked loop (PLL) clock generator having a programmable frequency that dynamically changes the generated clock frequency.
[0007]
Another object of the present invention is to provide a PLL clock generator having a programmable offset that dynamically adjusts the offset of the clock signal.
[0008]
[Means for Solving the Problems]
In accordance with the above-described objectives of the present invention, a phase-locked loop (PLL) clock generator having programmable frequency and offset is provided, according to which a clock signal is generated based on a reference signal. . The clock generator includes a plurality of first delay devices each having a first terminal and a second terminal, a first multiplex communication device, a plurality of second delay devices each having a first terminal and a second terminal, It includes a device for two multiplex communications and a PLL signal generator.
[0009]
The plurality of first delay devices are connected in cascade by sequentially connecting the second terminal of one first delay device and the first terminal of the adjacent first delay device. A first terminal of one of the plurality of first delay devices is connected to a reference signal.
[0010]
The first multiplex communication device includes a plurality of input terminals, an output terminal, and a first selection input. The plurality of input terminals of the first multiplex communication device are respectively connected to the reference signal and the second terminals of the plurality of first delay devices, and one of the plurality of input signals to the first multiplex communication device is Connected by the first selection input and coupled to the output terminal of the first multiplex communication device.
[0011]
The plurality of second delay devices are sequentially connected in cascade by connecting the second terminal of one second delay device and the first terminal of the adjacent second delay device. The first terminal of one of the plurality of second delay devices is connected to the feedback signal.
[0012]
The second multiplex communication device includes a plurality of input terminals, an output terminal, and a second selection input. The plurality of input terminals of the second multiplex communication device are respectively connected to the feedback signal and the second terminals of the second delay devices, and one of the plurality of input signals to the second multiplex communication device is: Selected by the second selection input and coupled to the output terminal of the second multiplex communication device.
[0013]
The PLL signal generator includes a first input terminal, a second input terminal, and an output terminal. The first input terminal of the PLL signal generator is connected to the output terminal of the first multiplex communication apparatus, and the second input terminal of the PLL signal generator is connected to the output terminal of the second multiplex communication apparatus. The clock signal is generated from the output terminal of the PLL signal generator and fed back to function as a feedback signal via the conductive line.
[0014]
In accordance with a preferred embodiment of the present invention, a clock signal is fed back at the midpoint of the conductive line to function as a feedback signal, providing a clock signal required by an external device.
[0015]
The PLL signal generator in the PLL clock generator described above includes a plurality of first dividers each having an input terminal and an output terminal, a third multiplex communication device, and a plurality of second dividers each having an input terminal and an output terminal. , A fourth multiplex communication device, a PLL core circuit, a plurality of third dividers each having an input terminal and an output terminal, and a fifth multiplex communication device.
[0016]
The input terminals of the plurality of first dividers are connected to the output terminals of the first multiplex communication device.
[0017]
The third multiplex communication device includes a plurality of input terminals, an output terminal, and a third selection input. The input terminals of the third multiplex communication device are respectively connected to the output terminals of the plurality of first dividers, and one of the plurality of input signals to the third multiplex communication device is selected by the third selection input, and the third multiplex communication is performed. Coupled to the output terminal of the communication device.
[0018]
The input terminals of the plurality of second dividers are connected to the output terminals of the second multiplex communication device.
[0019]
The fourth multiplex communication device includes a plurality of input terminals, an output terminal, and a fourth selection input. The plurality of input terminals of the fourth multiplex communication device are respectively connected to the output terminals of the plurality of second dividers, and one of the plurality of input signals to the fourth multiplex communication device is selected by the fourth selection input. It is coupled to the output terminal of the 4-multiplex communication device.
[0020]
The PLL core circuit includes a reference input terminal, a feedback input terminal, and an output terminal. The PLL core circuit generates a signal at the output terminal based on the phase difference between the signal at the reference input terminal and the feedback input terminal. The reference input terminal is connected to the output terminal of the third multiplex communication apparatus, and the feedback input terminal is connected to the output terminal of the fourth multiplex communication apparatus.
[0021]
The input terminals of the plurality of third dividers are connected to the output terminal of the PLL core circuit.
[0022]
The fifth multiplex communication device has a plurality of input terminals and output terminals. The plurality of input terminals of the fifth multiplex communication device are connected to the output terminals of the plurality of third dividers, respectively, and the clock signal is generated from the output terminal of the fifth multiplex communication device.
[0023]
The foregoing general description and the following detailed description are exemplary and are intended to further illustrate the claimed invention.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
The accompanying drawings provide a further understanding of the invention and are incorporated in and constitute a part of this specification. The drawings illustrate embodiments of the invention and, together with the disclosure of the invention, serve to explain the principles.
[0025]
Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Wherever possible, the same reference numbers will be used in the drawings and the description to refer to the same or substantially the same parts.
[0026]
FIG. 2 is a block diagram of a phase-locked loop (PLL) signal generator 200 having a programmable frequency in accordance with a preferred embodiment of the present invention. As shown in FIG. 2, the PLL signal generator 200 generates a clock signal CLK2 having a variable frequency based on the reference signal REF-CLK. The PLL signal generator 200 includes a divider 211 to 21N, a multiplex communication device 220, a divider 231 to 23N, a multiplex communication device 240, a PLL core circuit 250, a divider 261 to 26N, a multiplex communication device 270, and a multiplex communication device. A communication device 280 is provided.
[0027]
The reference signal REF-CLK is connected to the input terminals of the dividers 211 to 21N. The dividers 211 to 21N divide the frequency of the reference signal REF-CLK by different numbers and obtain signals of different frequencies as outputs of the dividers 211 to 21N. Yes. Then, output signals from the dividers 211 to 21N are connected to the input terminal of the multiplex communication device 220 controlled by the selection input REF-SEL. Therefore, one of the plurality of inputs to the multiplex communication device 220 is selected as the output signal REF-CLK ′. The ratio between the reference signal REF-CLK and the output signal REF-CLK ′ from the multiplex communication device 220 can be determined by the selection input REF-SEL.
[0028]
The feedback signal FB-CLK is connected to the input terminals of the dividers 231 to 23N, and the dividers 231 to 23N divide the frequency of the feedback signal FB-CLK by different numbers and obtain signals of different frequencies as outputs of the dividers 231 to 23N. Yes. Then, output signals from the dividers 231 to 23N are connected to an input terminal of the multiplex communication apparatus 240 controlled by the selection input FB-SEL. Therefore, one of the plurality of inputs to the multiplex communication apparatus 240 is selected as the output signal FB-CLK ′. The ratio between the feedback signal FB-CLK and the output signal FB-CLK ′ from the multiplex communication device 240 can be determined by the selection input FB-SEL.
[0029]
The PLL core circuit 250 is responsible for performing the main functions of the PLL signal generator 200. The PLL signal generator 200 is connected to the reference input terminal R-IN connected to the output signal REF-CLK ′ from the multiplex communication device 220 and to the output signal FB-CLK ′ from the multiplex communication device 240. It includes a feedback input terminal F-IN and an output terminal PO that produces an output signal CLK. The PLL core circuit 250 determines the frequency and phase of the output signal CLK based on the phase difference between the output signal REF-CLK ′ from the multiplex communication device 220 and the output signal FB-CLK ′ from the multiplex communication device 240. Can be adjusted. Therefore, the phase difference between the signal REF-CLK ′ and the signal REF-CLK ′ can be minimized.
[0030]
The output signal CLK from the output terminal PO of the PLL core circuit 250 is connected to the input terminals of the dividers 261 to 26N. The dividers 261 to 26N divide the frequency of the signal CLK by different numbers, and obtain signals having different frequencies as outputs of the dividers 261 to 26N. Output signals from the dividers 261 to 26N are connected to input terminals of the multiplex communication device 270 and the multiplex communication device 280. One of the plurality of inputs to the multiplex communication apparatus 280 controlled by the selection input SEL is selected as the output clock signal CLK2 required by an external circuit.
[0031]
The multiplex communication apparatus 270 generates an output signal CLK1 that functions as a feedback signal FB-CLK. Then, the feedback signal FB-CLK proceeds to the feedback input terminal F-IN of the PLL core circuit 250 via the dividers 231 to 23N and the multiplex communication device 240, and forms a closed phase loop. The use of the multiplex communication device 270 is not for selecting a frequency for the feedback signal FB-CLK. Instead, the multiplex communication device 270 is used to more closely adjust the time delay between the signal CLK1 and the signal CLK2 and to further control the shift of the clock signal.
[0032]
What is understood based on the PLL signal generator 200 described above is that the clock signal CLK2 of the desired frequency is generated by selecting the selection inputs REF-SEL, FB-SEL and SEL based on the reference signal REF-CLK. Is Rukoto. When the reference signal REF-CLK is assumed to have a frequency f _r, the ratio between the reference signal REF-CLK and the signal REF-CLK 'is N, which is determined by the selected input REF-SEL, the feedback signal The ratio between FB-CLK and signal FB-CLK ′ is D determined by the selection input FB-SEL, and the ratio between signals CLK and CLK1 is fixed at 1. Therefore, the signal CLK generated by the PLL signal generator 200 has a frequency of f _r ^* N / D. The multiplex communication device 280 is used to select a clock signal CLK2 having a desired frequency. By using many multiplex communication devices, it is possible to provide clock signals with various frequencies required by different types of circuits.
[0033]
Based on the PLL signal generator 200 described above, the shift of the clock signal described in detail below can be controlled better.
[0034]
FIG. 3 is a block diagram of a phase-locked loop (PLL) clock generator 300 with programmable frequency and offset. The PLL clock generator 300 generates a clock signal CLK1 requested by an external circuit based on the reference signal REF-CLK0. As illustrated in FIG. 3, the PLL clock generator 300 includes delay devices 311 to 31N, a multiplex communication device 320, delay devices 331 to 33N, a multiplex communication device 340, and a PLL signal generator 200. The delay devices 311 to 31N are sequentially cascaded (cascaded). The reference signal REF-CLK0 is connected to the input terminal of the first delay device 311. The multiplex communication device 320 includes a plurality of input terminals, an output terminal, and a selection input. The input terminal of the multiplex communication device 320 is connected to the reference signal REF-CLK0 and the outputs of the delay devices 311 to 31N. The multiplex communication apparatus 320 is controlled by the selection input S1 in such a way that one of the plurality of inputs of the multiplex communication apparatus 320 is selected as the output signal REF-CLK. At that time, the output signal REF-CLK is connected to the PLL signal generator 200.
[0035]
Similarly, the delay devices 331 to 33N are connected in cascade. The feedback signal FB-CLK0 is connected to the input terminal of the first delay device 331. The multiplex communication device 340 includes a plurality of input terminals, an output terminal, and a selection input. A plurality of input terminals of the multiplex communication device 340 are connected to the feedback signal FB-CLK0 and the outputs of the delay devices 331 to 33N, respectively. The multiplex communication apparatus 340 is controlled by the selection input S2 in such a manner that one of the plurality of input terminals of the multiplex communication apparatus 340 is selected as the output signal FB-CLK. At that time, the output signal FB-CLK is connected to the PLL signal generator 200.
[0036]
The PLL signal generator 200 in FIG. 3 is shown in FIG. 2 and includes a reference input terminal, a feedback input terminal, and an output terminal. The reference input terminal of the PLL signal generator 200 is connected to the signal REF-CLK from the output terminal of the multiplex communication device 320, while the feedback input terminal of the PLL signal generator 200 is connected to the output terminal of the multiplex communication device 340. It is connected to the signal FB-CLK. A clock signal CLK1 is generated by the PLL signal generator 200 and functions as a feedback signal FB-CLK0 via a conductive line 350. As shown in FIG. 2, the PLL core circuit 250 in the PLL signal generator 200 adjusts the frequency and phase of the output signal CLK to minimize the phase difference between the signal REF-CLK ′ and the signal FB-CLK ′. It has become. The output signal CLK is based on the phase difference between the signal REF-CLK ′ and the signal FB-CLK ′. The PLL signal generator 200 can generate the clock signal CLK1 based on the relationship between the reference signal REF-CLK and the feedback signal FB-CLK.
[0037]
The clock signal CLK1 is fed back and functions as the feedback signal FB-CLK0 via the conductive line 350 in order to better control the signal shift in consideration of the signal delay due to the line length.
[0038]
Therefore, the PLL clock generator 300 is controlled by the selection inputs S1 and S2, and not only the delay devices 311 to 31N between the reference signal REF-CLK0 and the signal REF-CLK but also the feedback signal FB-CLK0 and the signal FB-. It is also adjusted by delay devices 331 to 33N with respect to CLK. Therefore, the shift of the clock signal CLK1 can be controlled and minimized.
[0039]
FIG. 4 is a schematic block diagram of a computer motherboard using a phase-locked loop (PLL) clock generator. As shown in FIG. 4, the chipset 420 includes PLL clock generators 421 and 422. The PLL clock generator 421 generates a clock signal CPU-CLK to the CPU 410, and the PLL clock generator 422 generates a clock signal SYS-CLK to the devices 441 to 44N via the bus 430. Bus 430 is based on the reference SREF from reference signal generator 450. PLL clock generators 421 and 422 having a structure as shown in FIG. 3 generate clock signals CPU-CLK and SYS-CLK based on the reference signal SREF from the reference signal generator 450. The frequency and deviation of the clock signals CPU-CLK and SYS-CLK generated from the PLL clock generators 421 and 422 are adjusted separately. Therefore, a clock signal having a desired frequency is obtained, and a deviation between the clock signals CPU-CLK and SYS-CLK is minimized. To indicate loading on the device, the feedback signal is taken at the midpoint of the line length from the output of the PLL clock generator to the device. Therefore, the deviation between the feedback signal and the clock signal to the device can be maintained in the same way. For example, the clock signal CPU-CLK is provided to the CPU 410 via the conductive line 461. The feedback signal is taken at an intermediate point of the conductive line 461 and connected to the PLL clock generator 421 through the conductive line 462. Similarly, the clock signal SYS-CLK is connected to the bus 430 through the conductive line 471. The feedback signal is taken at an appropriate location on the bus 430 and connected to the PLL clock generator 422 through a conductive line 472.
[0040]
Based on the above-described computer motherboard, the frequency of the clock signal CPU-CLK transmitted to the CPU 410 and the frequency of the clock signal SYS-CLK transmitted to the devices 441 to 44N is equal to the operating speed of the CPU 410 and the devices 441 to 44N. Can be adjusted based on. The deviation of the clock signal CPU-CLK can be adjusted depending on the actual distance between the CPU 410 and the chipset 420. Furthermore, the deviation of the clock signal SYS-CLK can also be adjusted depending on the actual loading on the bus 430 and the number of devices connected to the bus 430. Therefore, the deviation of the clock signal transmitted to the CPU 410 and the devices 441 to 44N can be minimized.
[0041]
Also, a PLL clock generator in a chipset on a computer motherboard according to a preferred embodiment of the present invention can provide the clock signal required by the system. In addition, clock signal drift can be better controlled through the closed loop configuration of the PLL clock generator. The deviation of the clock signal can also be adjusted by a computer program based on actual requirements. For example, if many memories or interface cards are installed, and as a result, the actual loading and clock signal lag is increased, the delay time of the signal from the reference input will be Increased to compensate for the deviation. Manual operation by the user is not required to change jumper settings on the motherboard. Conversely, the loading imposed on the clock signal is automatically detected by a basic input / output system (BIOS) program. Therefore, the deviation setting can be automatically adjusted.
[0042]
In summary, a PLL clock generator with programmable frequency and offset according to a preferred embodiment of the present invention has the following advantages.
1. The frequency of the clock signal generated by the PLL clock generator can be dynamically changed by a computer program.
2. Since the clock signal generated by the PLL clock generator can be dynamically adjusted by a computer program, the deviation of the clock signal can be better controlled.
[0043]
It will be apparent to those skilled in the art that various modifications and variations can be made to the structure of the present invention without departing from the scope or spirit of the invention. In light of the above, it is intended that the present invention include modifications and variations of this invention if such modifications and variations are within the scope of the claims and their equivalents. .
[0044]
【The invention's effect】
In summary, a PLL clock generator with programmable frequency and offset according to a preferred embodiment of the present invention has the following advantages.
1. The frequency of the clock signal generated by the PLL clock generator can be dynamically changed by a computer program.
2. Since the clock signal generated by the PLL clock generator can be dynamically adjusted by a computer program, the deviation of the clock signal can be better controlled.
[Brief description of the drawings]
FIG. 1 is a schematic block diagram of a computer motherboard using a conventional clock generator.
FIG. 2 is a block diagram of a phase locked loop (PLL) signal generator having a programmable frequency, in accordance with a preferred embodiment of the present invention.
FIG. 3 is a block diagram of a phase-locked loop (PLL) clock generator with programmable frequency and offset.
FIG. 4 is a schematic block diagram of a computer motherboard using a phase-locked loop (PLL) clock generator.

Claims

In a phase-locked loop (PLL) clock generator with programmable frequency and offset to generate a clock signal based on a reference signal,
A plurality of first delay devices each having a first terminal and a second terminal;
A first multiplex communication device having a plurality of input terminals, an output terminal, and a first selection input;
A plurality of second delay devices each having a first terminal and a second terminal;
A second multiplex communication device having a plurality of input terminals, an output terminal, and a second selection input;
A PLL signal generator having a first input terminal, a second input terminal, and an output terminal;
The plurality of first delay devices are connected in cascade by sequentially connecting a second terminal of one first delay device and a first terminal of a first delay device adjacent thereto, and the plurality of first delay devices. A first terminal of one of the delay devices is connected to the reference signal;
An input terminal of the first multiplex communication device is connected to the reference signal and a second terminal of the plurality of first delay devices, respectively, and one of a plurality of input signals to the first multiplex communication device is the Selected by a first selection input and coupled to an output terminal of the first multiplex communication device;
The plurality of second delay devices are connected in cascade by sequentially connecting a second terminal of one second delay device and a first terminal of a second delay device adjacent thereto, and the plurality of second delay devices. A first terminal of one of the delay devices is connected to the feedback signal;
A plurality of input terminals of the second multiplex communication device are respectively connected to the feedback signal and a second terminal of the plurality of second delay devices, and one of the plurality of input signals to the second multiplex communication device. One selected by the second selection input and coupled to the output terminal of the second multiplex communication device;
The first input terminal of the PLL signal generator is connected to the output terminal of the first multiplex communication device, and the second input terminal of the PLL signal generator is connected to the output terminal of the second multiplex communication device. The clock signal requested by an external device is generated from the output terminal of the PLL signal generator, and the clock signal is fed back to function as the feedback signal through a conductive line. A PLL clock generator with programmable frequency and offset.

A PLL clock generator with programmable frequency and offset as claimed in claim 1.
Programmable, wherein the clock signal functions as a feedback signal by being fed back at an intermediate point of the conductive line connecting the device to which the clock signal is provided and the PLL clock generator PLL clock generator with frequency and offset.

The PLL clock generator with programmable frequency and offset of claim 1.
A plurality of first dividers each having an input terminal and an output terminal;
A third multiplex communication device having a plurality of input terminals, an output terminal, and a third selection input;
A plurality of second dividers each having an input terminal and an output terminal;
A fourth multiplex communication device having a plurality of input terminals, an output terminal, and a fourth selection input;
A PLL core circuit having a reference input terminal, a feedback input terminal, and an output terminal;
A plurality of third dividers each having an input terminal and an output terminal;
A fifth multiplex communication device having a plurality of input terminals and output terminals,
Input terminals of the plurality of first dividers are connected to output terminals of the first multiplex communication device;
Input terminals of the third multiplex communication device are respectively connected to output terminals of the plurality of first dividers, and one of a plurality of input signals to the third multiplex communication device is selected by the third selection input. Coupled to the output terminal of the third multiplex communication device,
Input terminals of the plurality of second dividers are connected to output terminals of the second multiplex communication device;
Input terminals of the fourth multiplex communication device are respectively connected to output terminals of the plurality of second dividers, and one of a plurality of input signals to the fourth multiplex communication device is selected by the fourth selection input. Coupled to the output terminal of the fourth multiplex communication device,
The reference input terminal is connected to the output terminal of the third multiplex communication device, the feedback input terminal is connected to the output terminal of the fourth multiplex communication device, and the PLL core circuit is connected to the reference input terminal. Generating a signal from the output terminal based on a phase difference between the signal and the feedback input terminal;
Input terminals of the plurality of third dividers are connected to output terminals of the PLL core circuit;
Programmable, wherein input terminals of the fifth multiplex communication device are respectively connected to output terminals of the plurality of third dividers, and the clock signal is generated from an output terminal of the fifth multiplex communication device PLL clock generator with variable frequency and offset.