JP4515607B2 - デジタルｔｖ受像機の順次走査ビデオ信号処理におけるメモリ管理方法およびバッファリング・システム - Google Patents
デジタルｔｖ受像機の順次走査ビデオ信号処理におけるメモリ管理方法およびバッファリング・システム Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタルＴＶ受像機の順次ビデオ信号の処理におけるメモリ管理およびバッファリング・システムに関するものである。
【０００２】
【従来の技術】
標準デジタルＴＶ受像機アーキテクチャでは、デジタル化アナログ信号（ｄｉｇｉｔｉｚｅｄ ａｎａｌｏｇ ｓｉｇｎａｌｓ）の処理にＭＰＥＧデジタル・ビデオ処理回路を再利用する。このアプローチはデジタル化アナログ・インタレース信号（たとえば、４８０ｉまたは１０８０ｉ垂直形式（ｖｅｒｔｉｃａｌ ｆｏｒｍａｔｓ）のＮＴＳＣおよびＰＡＬ信号）の処理に適している。
【０００３】
【発明が解決しようとする課題】
しかしながら、標準デジタルＴＶ受像機はビデオ・カセット・レコーダ（ＶＣＲｓ）、ビデオ・ゲーム・コンソール（ｖｉｄｅｏ ｇａｍｅ ｃｏｎｓｏｌｅｓ）、およびケーブル・システム・テキスト・ジェネレータによって多くの場合出力される順次走査信号（ｐｒｏｇｒｅｓｓｉｖｅｌｙ ｓｃａｎｎｅｄ ｓｉｇｎａｌｓ）（たとえば、２４０ｐ垂直形式の順次走査信号）を処理することが困難である。本発明はこの困難を克服することを目指している。
【０００４】
さまざまな形式のデジタルビデオデータ（つまり、順次、インターレース、ＣＣＩＲ ６０１／６５６準拠、およびＭＰＥＧ準拠形式）を、第１と第２のバッファに分割されているビデオ・メモリにバッファリングするメモリ・マネージメント（メモリ管理）方法。
【０００５】
【課題を解決するための手段】
本発明は、このような目的を達成するために、請求項１に記載の発明は、ビデオ信号を、第１と第２のバッファに分割されているメモリにバッファリングするメモリ管理方法であって、ビデオ信号を受信すること、前記ビデオ信号の受信に応答して、標準バファリング信号を生成すること、前記標準バッファリング信号を処理して、前記受信したビデオ信号が第１の形式かあるいは第２の形式かを決定すること、前記受信したビデオ信号が前記第１の形式である場合に、前記標準バファリング信号にしたがって、前記第１の形式のビデオ信号が、前記第１と第２のバッファに交互に書き込まれ、前記第１と第２のバッファから交互に読み出される形で、前記受信したビデオ信号を前記メモリ内にバッファリングすること、前記受信した信号が第２の形式である場合に、前記標準バッファリング信号を部分的にオーバーライドして、変更されたバッファリング信号を生成すること、前記変更されたバッファリング信号にしたがって、前記メモリ内に前記第２の形式のビデオ信号をバッファリングすることを備え、前記第２の形式のビデオ信号が、データの損失なく前記メモリにバッファされることを特徴とする。
【０００６】
また、請求項２に記載の発明は、前記メモリ管理方法であって、前記第２の形式がデジタル化アナログ順次（ｐ）形式であることを特徴とするものである。
【０００７】
また、請求項３に記載の発明は、前記メモリ管理方法であって、前記第２の形式が２４０ｐ垂直形式であることを特徴とするものである。
【０００８】
また、請求項４に記載の発明は、前記メモリ管理方法であって、前記第２の形式で受信した前記信号はビデオ・ゲーム・コンソール、ビデオ・カセット・レコーダ、およびケーブルテキスト・ジェネレータのいずれかにより生成されることを特徴とするものである。
【０００９】
また、請求項５に記載の発明は、前記メモリ管理方法であって、前記第１の形式はインターレース形式、ＣＣＩＲ ６０１／６５６準拠形式、およびＭＰＥＧ準拠形式のいずれかであることを特徴とするものである。
【００１０】
また、請求項６に記載の発明は、前記メモリ管理方法であって、前記標準バッファリング信号は、標準書き込み信号と標準読み出し信号を含み、前記標準バッファリング信号に部分的にオーバーライドして変更されたバッファリング信号を生成する前記ステップは、前記標準読み出し信号を変更することを含み、前記変更されたバッファリング信号の受信に応答して、前記メモリ内に前記第２の形式のビデオ信号をバッファリングするステップは、前記標準書き込み信号にしたがって、前記第１および第２のバッファのうちの一つに前記第２の形式のビデオを書き込むこと、前記変更された読み出し信号にしたがって、前記第１および第２のバッファのうちの一つから、前記第２の形式のビデオを読み出すこと
を備えることを特徴とする。
【００１１】
また、請求項７に記載の発明は、前記メモリ管理方法であって、前記標準バッファリング信号は、標準書き込み信号と標準読み出し信号を含み、前記標準バッファリング信号に部分的にオーバーライドして変更されたバッファリング信号を生成する前記ステップは、前記標準読み出し信号を変更することを含み、前記変更されたバッファリング信号の受信に応答して、前記メモリ内に前記第２の形式のビデオ信号をバッファリングするステップは、前記変更された書き込み信号にしたがって、前記第１および第２のバッファのうちの一つに前記第２の形式のビデオを交互に書き込むこと、前記標準読み出し信号にしたがって、前記第１および第２のバッファのうちの一つから、前記第２の形式のビデオを交互に読み出すことを備えることを特徴とする。
【００１２】
請求項８に記載の発明は、複数の形式を持つビデオ信号を処理するためのデジタルテレビ受像機のバッファリング・システムであって、前記ビデオ信号をバッファリングするための、第１と第２のバッファを有するメモリと、前記ビデオ信号の受信に応答して、標準バファリング信号を生成する手段と、前記標準バッファリング信号を処理して、前記受信したビデオ信号が第１の形式かあるいは第２の形式かを決定する手段と、前記受信したビデオ信号が前記第１の形式である場合に、前記標準バファリング信号にしたがって、前記第１の形式のビデオ信号が、前記第１と第２のバッファに交互に書き込まれ、前記第１と第２のバッファから交互に読み出される形で、前記受信したビデオ信号を前記メモリ内にバッファリングするための手段と、前記受信した信号が第２の形式である場合に、前記標準バッファリング信号を部分的にオーバーライドして、変更されたバッファリング信号を生成する手段と、前記変更されたバッファリング信号にしたがって、前記メモリ内に前記第２の形式のビデオ信号をバッファリングするための手段とを備え、前記第２の形式のビデオ信号が、データの損失なく前記メモリにバッファされることを特徴とするものである。
【００１３】
また、請求項９に記載の発明は、前記バッファリング・システムであって、前記第１の形式は、インターレース形式、ＣＣＩＲ ６０１／６５６準拠形式、およびＭＰＥＧ準拠形式のうちの一つであることを特徴とするものである。
【００１４】
また、請求項１０に記載の発明は、前記バッファリング・システムであって、前記第２のフォーマットは、順次走査形式であることを特徴とするものである。
【００１５】
また、請求項１１に記載の発明は、前記バッファリング・システムであって、前記標準バッファリング信号は、標準書き込み信号と標準読み出し信号を含み、前記変更されたバッファリング信号は、標準書き込み信号と変更された読み出し信号を含み、前記第２の形式のビデオ信号をバッファリングする前記手段は、前記標準書き込み信号にしたがって、前記第１および第２のバッファのうちの一つに前記第２の形式のビデオを書き込む手段と、前記変更された読み出し信号にしたがって、前記第１および第２のバッファのうちの一つから、前記第２の形式のビデオを読み出す手段とを備えることを特徴とするものである。
【００１６】
また、請求項１２に記載の発明は、前記バッファリング・システムであって、前記標準バッファリング信号は、標準書き込み信号と標準読み出し信号を含み、前記変更されたバッファリング信号は、変更された書き込み信号と標準読み出し信号を含み、前記第２の形式のビデオ信号をバッファリングする前記手段は、前記変更された書き込み信号にしたがって、前記第１および第２のバッファに前記第２の形式のビデオを交互に書き込む手段と、前記標準の読み出し信号にしたがって、前記第１および第２のバッファから、前記第２の形式のビデオを交互に読み出す手段とを備えることを特徴とするものである。
【００２０】
【発明の実施の形態】
本発明の他の特徴および利点は、実施形態の方法として示す、次の説明からさらに明白になるであろう。
【００２１】
図１には、標準デジタルＴＶ受像機のビデオ処理回路１０が示されている。ビデオ入力インターフェース１２は、メモリ１４とメモリ・コントローラ１６に結合されている。メモリ・コントローラ１６は、以下に詳しく説明するように、メモリ１４内のＭＰＥＧ準拠ビデオ・データ、ＣＣＩＲ６０１／６５６準拠ビデオ・データ、およびデジタル化アナログ信号のバッファリングを制御する。ラスタ・ジェネレータ（ｒａｓｔｅｒ ｇｅｎｅｒａｔｏｒ）２２はさらに、メモリ・コントローラ１６に結合され、また表示形式変換回路とＯＳＤ（オンスクリーン・ディスプレイ）オーバーレイ回路を含む表示ユニット２４にも結合されている。
【００２２】
ビデオ入力インターフェース１２は、入力ビデオ信号の逆多重化、同期処理、およびフィールド・タイプ検出を管理するビデオ入力ポートである。ビデオ入力インターフェース１２は、２種類の動作モードを持つ。１つはＣＣＩＲ６０１／６５６準拠ビット・ストリームを受信するモードで、もう１つはデジタル化アナログ信号を受信するモードである。第１のモードでは、ビデオ入力インターフェース１２は知られている上／下（トップ／ボトム）フィールド指標をＣＣＩＲ６０１／６５６準拠ビット・ストリームから抽出する。第２のモードでは、ブランキング情報がビデオ入力インターフェース１２のＨ同期とＶ同期入力で供給され、ビデオ入力インターフェース１２は上／下（トップ／ボトム）フィールド指標をＨ同期およびＶ同期入力の相対的タイミングから導き出す。具体的に述べると、インターレース信号では、Ｖ同期入力がＨ同期入力に一致する場合と、連続するＨ同期入力間に発生する場合とでＶ同期入力により切り替えられる（トグルされる）。順次信号では、Ｖ同期入力は、切り替える（トグルする）ことはせず、Ｈ同期入力と一致する場合と、連続するＨ同期入力間に発生する場合のどちらかでしょう。したがって、インターレース信号のときに上（トップ）インジケータと下（ボトム）インジケータの交互に取り出され、順次信号のときは上（トップ）または下（ボトム）インジケータのいずれか一方が取り出される。上（トップ）／下（ボトム）フィールド指標が抽出（ＣＣＩＲ準拠ビット・ストリームの場合）または導出（デジタル化アナログ信号の場合）されると、ビデオ入力インターフェース１２は、上（トップ）／下（ボトム）フィールド指標に基づいて入力ＢｎｏｔＴ（Ｔ（トップ）でないＢ（ボトム））信号を発生し、その信号をメモリ・コントローラ１６に受け渡す。具体的に述べると、ビデオ入力インターフェース１２内のフィールド・タイプ検出器（図には示されていない）は、下（ボトム）フィールド・インジケータに応じて「ハイ（高）」入力ＢｎｏｔＴ信号を発生し、上（トップ）フィールド・インジケータに応じて「ロー（低）」入力ＢｎｏｔＴ信号を発生する。
【００２３】
ＭＰＥＧ準拠ビット・ストリームのデコードを行うＭＰＥＧデコード回路（図面をわかりやすくするため示していない）は、当業者であればわかるように、ビデオ入力インターフェース１２と別にすることも、また一体にすることも可能であることに注意すべきである。ＭＰＥＧ準拠ビット・ストリームのデコードの際に、メモリ・コントローラ１６は、ＭＰＥＧデコード回路によって発生した信号に応じて、メモリ１４を使用し、受信した圧縮ビット・ストリームをバッファリングし、アンカー・フレームを格納し、デコードされたビデオ・フレームを格納する。１フレーム分のビデオは、メモリ１４に格納された後、後述のＣＣＩＲ６０１／６５６準拠インターレース・ビデオ信号の処理と同じようにして、表示ユニット２４によって処理される。
【００２４】
メモリ・コントローラ１６は、メモリ１４との間で行うビデオ・データ（たとえば、ＭＰＥＧ準拠データ、ＣＣＩＲ６０１／６５６準拠データ、インターレースフィールド、および順次走査フレーム）の転送を管理する。具体的に述べると、メモリ１４は２つのバッファ（上（トップ）フィールド・メモリ１８と下（ボトム）フィールド・メモリ２０）に分割され、メモリ・コントローラ１６は、ビデオ入力インターフェース１２によって送信された入力ＢｎｏｔＴ信号の状態に基づいて、あるいは、ＭＰＥＧ準拠データストリームの受信の場合には、ＭＰＥＧデコード回路で発生する信号に基づいて、バッファ１８および２０へのビデオ・データの入力を管理する。メモリ・コントローラ１６はさらに、バッファ１８および２０から、次々とデータを目的の表示形式に変換し、目的のＯＳＤを組み合わせるように出力データを処理する表示ユニット２４に、格納されているビデオ・データを出力する、動作を管理する。メモリ・コントローラ１６は、ラスタ・ジェネレータ２２によって送信されたラスタＢｎｏｔＴ信号の状態に基づいてバッファ１８およびバッファ２０からビデオ・データを出力する動作を管理する。
【００２５】
ラスタＢｎｏｔＴおよび入力ＢｎｏｔＴ信号は、別々に生成され、位相ロックまたは周波数ロックされてはいない。ビデオ入力インターフェース１２は、ＣＣＩＲ６０１／６５６準拠ビット・ストリームから抽出した上（トップ）／下（ボトム）フィールド・インジケータまたはデジタル化アナログ信号（たとえば、インターレースまたは順次信号）のＨ同期入力とＶ同期入力との関係から取り出された上（トップ）／下（ボトム）フィールド指標（インジケータ）に基づいて入力ＢｎｏｔＴ信号を発生する。ラスタ・ジェネレータ２２は、入力ＢｎｏｔＴ信号と非同期にラスタＢｎｏｔＴ信号を発生する。ラスタＢｎｏｔＴ信号は、ＶＣＸＯ派生ピクセル・クロックから駆動されるカウンタによって生成される独立のラスタ信号である。ラスタＢｎｏｔＴ信号は、ディスプレイ・ユニット２４の偏向システムに安定した駆動信号を送り、メモリから取り出されたフィールドのシーケンス（順序）を制御する。入力ＢｎｏｔＴ信号とラスタＢｎｏｔＴ信号との非同期の関係は、ＭＰＥＧ準拠データ、ＣＣＩＲ６０１／６５６準拠データ、およびインターレース・ビデオ・データの格納および取り出しの動作と干渉を起こさないが、以下に示すように、非同期の関係は、順次走査ビデオ・データ（たとえば、２４０ｐ垂直形式のビデオ・データ）の格納と取り出しの動作と干渉を起こす。
【００２６】
図２には、インターレース信号の格納および取り出しのタイミング図が示されている。具体的に述べると、入力ビデオ・データ、出力ビデオ・データ、入力ＢｎｏｔＴ信号、およびラスタＢｎｏｔＴ信号の関係が示されている。インデックスが付けられたフィールド・シーケンスは、Ｔ＝上（トップ）フィールド・メモリ、Ｂ＝下（ボトム）フィールド・メモリとしたときに、入力および出力ビデオ信号データのメモリ位置を表している。メモリ・コントローラ１６は、「ハイ」入力ＢｎｏｔＴ信号を受信すると入力データを下（ボトム）フィールド・メモリ２０に書き込み、「ロー」入力ＢｎｏｔＴ信号を受信すると入力データを上（トップ）フィールド・メモリ１８に書き込む。同様に、メモリ・コントローラ１６は、「ハイ」ラスタＢｎｏｔＴ信号を受信すると出力データを下（ボトム）メモリ１６から読み込み、「ロー」ラスタＢｎｏｔＴ信号を受信すると出力データを上（トップ）フィールド・メモリ１８から読み込む。図２に示されているように、入力ＢｎｏｔＴ信号とラスタＢｎｏｔＴ信号との非同期の関係は、インターレース・ビデオ信号については、ビデオ・データの適切な格納と取り出しと干渉を起こさない。
【００２７】
図３には、インターレース・ビデオ信号の後に順次ビデオ信号が続く場合のビデオ・データの格納および取り出しを説明するタイミング図が示されている。フィールド１−４は、インターレース・ビデオ・データのフィールドに対応し、図２の説明で述べたように、上（トップ）フィールド・メモリ１８および下（ボトム）フィールド・メモリ２０に格納し、取り出す。フィールド５は、順次走査ビデオ・データ（たとえば、ユーザがオンにしたゲーム・コンソールまたはＶＣＲから受信した順次ビデオ信号）の最初のフレームに対応する。フィールド５では、入力ＢｎｏｔＴ信号は「ハイ」のままであり、このタイミング例の図の場合、順次走査ビデオ・データはインターレース・ビデオ・データのフィールド４の部分と同じＨ同期／Ｖ同期の関係を持つことを示している。入力ＢｎｏｔＴは「ハイ」のままなので、メモリ・コントローラ１６は、順次走査ビデオ・データのフレームを下（ボトム）フィールド・メモリ２０に書き込む。フィールド６および７では、順次走査ビデオ・データのフレームに関連付けられた上（トップ）／下（ボトム）指標は変化しないため、メモリ・コントローラ１６は順次走査ビデオ・データのフレームを下（ボトム）フィールド・メモリ２０に連続して書き込む。ラスタＢｎｏｔＴ信号の受信に応じて、メモリ・コントローラ１６はメモリ１４（フィールド１−４）からインターレース・ビデオ・データのフィールドを正しく読み込む。ただし、メモリ・コントローラ１６は、順次走査ビデオ・データのフレームをメモリ１４（フィールド５−７）から不正に読み込む。具体的に述べると、ラスタ・ジェネレータ２２から「ロー」ＢｎｏｔＴ信号を受信したことで、フィールド５と７においてメモリ・コントローラ１６はメモリ１４から古くなったビデオ・データを読み込む（つまり、フィールド３のインターレース・ビデオ・データ）。この古くなったデータは、順次走査ビデオ・データの処理中に上（トップ）フィールド・メモリ１４から連続して読み出され、ユーザに対して表示されるビデオ画像に著しい歪みを引き起こす。本発明はこの問題を是正することを目指した。
【００２８】
図４では、本発明のビデオ処理回路３０のブロック図が示されており、図１のビデオ処理要素１０に結合されているシステム・マイクロ・コントローラ２６を含む。具体的に述べると、システム・マイクロ・コントローラ２６は、メモリ・コントローラ１６、ラスタ・ジェネレータ２２、および表示ユニット２４に結合され、順次走査形式、インターレース形式、ＣＣＩＲ６０１／６５６準拠形式、またはＭＰＥＧ準拠形式のビデオ・データを正しくメモリ１４に格納し、取り出すことができる。
【００２９】
図５には、図４とともに、順次走査ビデオ・データを処理する方法３２が示されている。順次走査ビデオ・データは、ビデオ・ゲーム・コンソール、ビデオ・カセット・レコーダ、ケーブル・システム・テキスト・ジェネレータなどにより生成される２４０ｐ入力であることがある。最初、システム・マイクロ・コントロー２６はステップ３４で、メモリ・コントローラ１６で受信した入力ＢｎｏｔＴ信号を読み込むことによりビデオ入力インターフェース１２で受信したビデオ・データの形式を決定する。上述のように、入力ＢｎｏｔＴ信号は「ハイ」状態から「ロー」状態へ、「ロー」状態から「ハイ」状態へ切り替わるときに、ビデオ形式は順次ではない（たとえば、図３のフィールド１−４）。入力ＢｎｏｔＴ信号が連続する２期間以上一定のままであれば（つまり、「ロー」または「ハイ」）、ビデオ形式は順次である（たとえば、図３のフィールド５−７）。システム・マイクロ・コントロー２６は、当業者であれば理解できるように、ＭＰＥＧデコード回路によって生成された信号を監視することによりＭＰＥＧ準拠形式のビデオ・データが受信されたかどうかを判別することができることに注意されたい。次に、ステップ３６で、システム・マイクロ・コントローラ２６は、ビデオ・データが順次走査形式かどうかを判別する。順次走査形式でなければ、システム・マイクロ・コントローラ２６は、ステップ３８で、上述の標準メモリ管理方法を使用してビデオ・データを処理し続ける。順次走査形式であれば、システム・マイクロ・コントローラ２６は、ステップ４０で、詳細を後述するように、本発明に基づきメモリ管理方法を修正または一部オーバーライドする。その後、ステップ４２で、システム・マイクロ・コントローラ２６は、メモリ・コントローラ１６によって受信された入力ＢｎｏｔＴ信号を監視し続けて、ビデオ・データがそのまま順次走査形式で受信されているかどうかを判別する。順次走査形式で受信されていなければ、システム・マイクロ・コントローラ２６は、ステップ４４で、非順次ビデオ・データの処理に使用される標準メモリ管理方法に戻る。順次走査形式で受信されていれば、システム・マイクロ・コントロー２６は、ステップ４６で、ステップ４０の修正されたメモリ管理方法を使用して順次走査ビデオ・データを処理し続けて、ステップ４２に戻り、入力ＢｎｏｔＴ信号を監視する。
【００３０】
図６と図７には、図４とともに、本発明の一メモリ管理方法５０が示されている。ビデオ入力インターフェース１２によって受信されたビデオ・データの形式が順次形式であると識別された後、システム・マイクロ・コントローラ２６は、ステップ５２で、入力ＢｎｏｔＴ信号の状態を監視して、順次走査ビデオ・データがどのメモリ・バッファ（つまり、上（トップ）フィールド・メモリ１８または下（ボトム）フィールド・メモリ２０）に書き込まれているかを識別する。メモリが識別されると、システム・マイクロ・コントローラ２６は、ステップ５４で、メモリ・コントローラ１６が識別されたメモリ・バッファ（つまり、上（トップ）フィールド・メモリ１８または下（ボトム）フィールド・メモリ２０）から順次走査ビデオ・データを正しく読み取るようにラスタ・ジェネレータ２２を動的に再プログラムする。図７のタイミング例の図に示されているように、システム・マイクロ・コントロー２６は、順次ビデオ・データが下（ボトム）フィールド・メモリ２０に書き込んでいる（つまり、入力ＢｎｏｔＴ信号が「ハイ」である）と判別した場合、システム・マイクロ・コントローラ２６はラスタ・ジェネレータ２２を動的に再プログラムして、「ハイ」ラスタＢｎｏＴ信号を出力する。「ハイ」ラスタＢｎｏｔＴ信号により強制的に、メモリ・コントローラ１６は下（ボトム）フィールド・メモリ２０から順次ビデオ・データを読み出す。システム・マイクロ・コントローラ２６は、ステップ５６で、さらに、メモリ１４の識別されたメモリ・バッファから受信した順次走査ビデオ・データを処理するため表示ユニット２４を動的に再プログラムする。たとえば、システム・マイクロ・コントローラ２６は、表示ユニット２４を動的に再プログラムして、メモリ１４から受け取った２４０ｐ信号を５４０ｐ、１０８０ｉ、またはモニタやＴＶによって要求されるその他の垂直形式に変換する。
【００３１】
図８には、図４とともに、本発明の他のメモリ管理方法６０が示されている。ビデオ入力インターフェース１２によって受信されたビデオ・データの形式が順次形式であると識別された後、システム・マイクロ・コントローラ２６は、ステップ６２で、入力ＢｎｏｔＴ信号の状態を監視して、順次走査ビデオ・データがどのメモリ・バッファ（つまり、上（トップ）フィールド・メモリ１８または下（ボトム）フィールド・メモリ２０）に書き込まれているかを識別する。次に、ステップ６４で、システム・マイクロ・コントローラ２６は、メモリ・コントローラ１６がメモリ１４の上（トップ）および下（ボトム）フィールド・メモリ１８および２０に順次走査ビデオ・データを交互に書き込むようにメモリ・コントローラ１６を動的に管理する。
【００３２】
メモリ・コントローラ１６に順次走査ビデオ・データを強制的に交互に書き込ませるために、システム・マイクロ・コントローラ２６は入力ＢｎｏｔＴ信号をオーバーライドする（無効にする）必要がある。前述のように、ビデオ入力インターフェース１２内のフィールド・タイプ検出器は入力ＢｎｏｔＴ信号を発生する。代表的なフィールド・タイプ検出器７０のブロック図を図９に、フィールド・タイプ検出器７０のタイミング図を図１０に示す。フィールド・タイプ検出器７０は、ピクセル・クロックとＨ同期を入力として備え、出力がフィールド・タイプ検出器ロジック７８に結合されている水平サンプル・カウンタ７２を含む。フィールド・タイプ検出器ロジック７８の入力はさらに、第１のレジスタ７４の出力に結合され、さらに、これはシステム・マイクロ・コントローラ２６（図９には示されていない）に結合されている。同様に、フィールド・タイプ検出器ロジック７８の他の入力は、第２のレジスタ７６の出力に結合され、さらに、これはシステム・マイクロ・コントロー２６（図９には示されていない）に結合されている。フィールド・タイプ検出器ロジック７８の出力は、ラッチ８０の入力に結合されている。ラッチ８０は、入力ＢｎｏｔＴ信号を発生し、Ｖ同期信号によってトリガされる。
【００３３】
動作時に、水平サンプル・カウント７２は、入力ピクセル・クロックによって駆動され、Ｈ同期信号によってリセット、リスタートされる。カウンタ７２の出力を、レジスタ７４および７６にそれぞれ格納されているシステム・マイクロ・コントローラがプログラム可能な値Ｌ１およびＬ２と比較する。標準動作時（入力ＢｎｏｔＴがオーバーライドされていない場合）に、カウンタ７２の出力が値Ｌ１と値Ｌ２の間にある場合（時間ｔ１＜ｔ＜ｔ２のとき）、フィールド・タイプ検出ロジック７８の出力は高となり、ラッチ８０からの入力ＢｎｏｔＴ信号は「ハイ」となる。「ハイ」入力ＢｎｏｔＴ信号に応じて、メモリ・コントローラ１６はデータを下（ボトム）フィールド・メモリ２０に読み込む。標準動作時に、カウンタ７２の出力が値Ｌ１よりも小さいか、値Ｌ２よりも大きい場合（時間ｔ＜ｔ１またはｔ＞ｔ２のとき）、フィールド・タイプ検出ロジック７８の出力は「ロー」となり、入力ＢｎｏｔＴ信号は「ロー」となる。その結果、メモリ・コントローラ１６は、ビデオ・データを上（トップ）フィールド・メモリ１８に書き込む。
【００３４】
上述のように、システム・マイクロ・コントローラ２６は、２つ以上の同一の入力ＢｎｏｔＴ信号を監視して、順次走査ビデオ・データの存在を検出する。順次走査ビデオ信号が検出されると、レジスタ７４と７６の値を調整し、入力ＢｎｏｔＴ信号を強制的に望む状態（つまり、メモリ・コントローラ１６が、順次走査ビデオ・データを上（トップ）および下（ボトム）のメモリ１８および２０に交互に書き込むようにする状態）にすることができる。
【００３５】
図１１では、図９および図１０とともに、オーバーライド・モードにおけるフィールド・タイプ検出器７０の動作を説明するタイミング図が示されている。１番から４番までのフィールドについては、入力信号はインターレースされている。フィールド５では、入力信号は順次走査信号となる。マイクロ・コントローラ２６は順次走査信号を検出し、順次走査信号の第１のセグメント（たとえば、２４０ｐフレーム）が上（トップ）フィールド・メモリ１８または下（ボトム）フィールド・メモリ２０に格納されているかどうかを判別する。順次走査信号の第１のセグメントが下（ボトム）フィールド・メモリ２０に格納されている場合（図のように）、マイクロ・コントローラ２６はレジスタ７４と７６を順次走査信号の次のセグメントの値と同じ値（たとえば、Ｌ２）に設定する。これにより強制的に、フィールド６で入力ＢｎｏｔＴは「ロー」になるが、それは、両方のレジスタに同じ値が入っていると、カウンタの出力が決してレジスタ７４中の値と７６中の値の間の値になりえないからである。入力ＢｎｏｔＴを強制的に「ロー」にすると、フィールド６は上（トップ）フィールド・メモリ１８の古いデータ（つまり、フィールド３に対応するデータ）を上書きする。その後、システム・マイクロ・コントローラ２６は、入力ＢｎｏｔＴを「ハイ」にする動作と入力ＢｎｏｔＴを強制的に「ロー」にする操作を交互に行い、順次走査ビデオ・データを上（トップ）および下（ボトム）フィールド・メモリ１８および２０に書き込む。順次走査信号の第１のセグメントが上（トップ）フィールド・メモリ１８（図１１には示されていない）に格納されている場合、マイクロ・コントローラ２６はレジスタ７４を「０」にセットし、レジスタ７６をカウンタ７２がＨ同期入力によるリセットの前に到達できる最大値以上の値にセットする。これにより、カウンタの出力は決してレジスタ７４に格納されている値未満になることも、レジスタ７６に格納されている値以上になることもあり得ないため、強制的に、入力ＢｎｏｔＴは「ハイ」になる。入力ＢｎｏｔＴを強制的に「ハイ」にすると、順次走査信号の次のセグメントは下（ボトム）フィールド・メモリ２０に存在する古いデータを上書きする。その後、システム・マイクロ・コントローラ２６は、図１１に示されているのと同様の方法で、上（トップ）フィールド・メモリ１８と下（ボトム）フィールド・メモリ２０に順次走査信号を交互に書き込む。
【００３６】
そこで、本発明の原理により、さまざまな形式のデジタルビデオデータ（つまり、順次、インターレース、ＣＣＩＲ ６０１／６５６準拠、およびＭＰＥＧ準拠形式）を第１と第２のバッファに分割されているビデオ・メモリにバッファリングするメモリ管理の方法が実現される。
【００３７】
本発明は、好ましい実施形態に関して述べたが、添付されている特許請求の範囲で定義されているように、さまざまな変更を実施形態に加えても本発明の精神と範囲を逸脱することにならないことは明白である。
【００３８】
【発明の効果】
以上説明したように本発明によれば、システム・マイクロ・コントローラ２６は、２つ以上の同一の入力ＢｎｏｔＴ信号を監視して順次走査ビデオ・データの存在を検出し、順次走査ビデオ信号が検出されると、レジスタ７４と７６の値を調整し、入力ＢｎｏｔＴ信号を強制的に望む状態（つまり、メモリ・コントローラ１６が、順次走査ビデオ・データを上（トップ）および下（ボトム）のメモリ１８および２０に交互に書き込むようにする状態）にするので、さまざまな形式のデジタルビデオデータ、順次走査形式、インターレース形式、ＣＣＩＲ６０１／６５６準拠形式、またはＭＰＥＧ準拠形式のビデオ・データを正しくメモリ１４に格納し、取り出すことができる。
【図面の簡単な説明】
【図１】標準デジタルＴＶ受像機のビデオ処理回路の論理システムブロック図である。
【図２】インターレース入力信号を処理する標準受像機のタイミング図である。
【図３】順次走査入力信号を処理する標準受像機のタイミング図である。
【図４】本発明によるビデオ処理回路の論理システムブロック図である。
【図５】本発明による順次走査ビデオ信号を処理する方法を説明するフローチャートである。
【図６】本発明によるビデオ・メモリ管理方法を説明するフローチャートである。
【図７】図４のビデオ・メモリ管理方法により順次走査入力信号を処理する改良されたシステムのタイミング図である。
【図８】本発明による他のメモリ管理方法を説明する流れ図である。
【図９】図４のビデオインタフェースのフィールド・タイプ検出器回路（ｆｉｅｌｄ ｔｙｐｅ ｄｅｔｅｃｔｏｒ ｃｉｒｃｕｉｔｒｙ）のブロック図である。
【図１０】図９のフィールド・タイプ検出器回路のタイミング図である。
【図１１】図８の他のメモリ管理方法により順次走査入力信号を処理する改良されたシステムのタイミング図である。
【符号の説明】
１−４ フィールド
５ フィールド
１０ ビデオ処理回路
１２ ビデオ入力インターフェース
１４ メモリ
１６ メモリ・コントローラ
２２ ラスタ・ジェネレータ
１８、２０ バッファ
２４ 表示ユニット
２６ システム・マイクロ・コントロー
３０ ビデオ処理回路
３２ 順次走査ビデオ・データを処理する方法
５０ メモリ管理方法
６０ メモリ管理方法
７０ フィールド・タイプ検出器
７２ 水平サンプル・カウンタ
７４ 第１のレジスタ
７６ 第２のレジスタ
８０ ラッチ
【発明の属する技術分野】
本発明は、デジタルＴＶ受像機の順次ビデオ信号の処理におけるメモリ管理およびバッファリング・システムに関するものである。
【０００２】
【従来の技術】
標準デジタルＴＶ受像機アーキテクチャでは、デジタル化アナログ信号（ｄｉｇｉｔｉｚｅｄ ａｎａｌｏｇ ｓｉｇｎａｌｓ）の処理にＭＰＥＧデジタル・ビデオ処理回路を再利用する。このアプローチはデジタル化アナログ・インタレース信号（たとえば、４８０ｉまたは１０８０ｉ垂直形式（ｖｅｒｔｉｃａｌ ｆｏｒｍａｔｓ）のＮＴＳＣおよびＰＡＬ信号）の処理に適している。
【０００３】
【発明が解決しようとする課題】
しかしながら、標準デジタルＴＶ受像機はビデオ・カセット・レコーダ（ＶＣＲｓ）、ビデオ・ゲーム・コンソール（ｖｉｄｅｏ ｇａｍｅ ｃｏｎｓｏｌｅｓ）、およびケーブル・システム・テキスト・ジェネレータによって多くの場合出力される順次走査信号（ｐｒｏｇｒｅｓｓｉｖｅｌｙ ｓｃａｎｎｅｄ ｓｉｇｎａｌｓ）（たとえば、２４０ｐ垂直形式の順次走査信号）を処理することが困難である。本発明はこの困難を克服することを目指している。
【０００４】
さまざまな形式のデジタルビデオデータ（つまり、順次、インターレース、ＣＣＩＲ ６０１／６５６準拠、およびＭＰＥＧ準拠形式）を、第１と第２のバッファに分割されているビデオ・メモリにバッファリングするメモリ・マネージメント（メモリ管理）方法。
【０００５】
【課題を解決するための手段】
本発明は、このような目的を達成するために、請求項１に記載の発明は、ビデオ信号を、第１と第２のバッファに分割されているメモリにバッファリングするメモリ管理方法であって、ビデオ信号を受信すること、前記ビデオ信号の受信に応答して、標準バファリング信号を生成すること、前記標準バッファリング信号を処理して、前記受信したビデオ信号が第１の形式かあるいは第２の形式かを決定すること、前記受信したビデオ信号が前記第１の形式である場合に、前記標準バファリング信号にしたがって、前記第１の形式のビデオ信号が、前記第１と第２のバッファに交互に書き込まれ、前記第１と第２のバッファから交互に読み出される形で、前記受信したビデオ信号を前記メモリ内にバッファリングすること、前記受信した信号が第２の形式である場合に、前記標準バッファリング信号を部分的にオーバーライドして、変更されたバッファリング信号を生成すること、前記変更されたバッファリング信号にしたがって、前記メモリ内に前記第２の形式のビデオ信号をバッファリングすることを備え、前記第２の形式のビデオ信号が、データの損失なく前記メモリにバッファされることを特徴とする。
【０００６】
また、請求項２に記載の発明は、前記メモリ管理方法であって、前記第２の形式がデジタル化アナログ順次（ｐ）形式であることを特徴とするものである。
【０００７】
また、請求項３に記載の発明は、前記メモリ管理方法であって、前記第２の形式が２４０ｐ垂直形式であることを特徴とするものである。
【０００８】
また、請求項４に記載の発明は、前記メモリ管理方法であって、前記第２の形式で受信した前記信号はビデオ・ゲーム・コンソール、ビデオ・カセット・レコーダ、およびケーブルテキスト・ジェネレータのいずれかにより生成されることを特徴とするものである。
【０００９】
また、請求項５に記載の発明は、前記メモリ管理方法であって、前記第１の形式はインターレース形式、ＣＣＩＲ ６０１／６５６準拠形式、およびＭＰＥＧ準拠形式のいずれかであることを特徴とするものである。
【００１０】
また、請求項６に記載の発明は、前記メモリ管理方法であって、前記標準バッファリング信号は、標準書き込み信号と標準読み出し信号を含み、前記標準バッファリング信号に部分的にオーバーライドして変更されたバッファリング信号を生成する前記ステップは、前記標準読み出し信号を変更することを含み、前記変更されたバッファリング信号の受信に応答して、前記メモリ内に前記第２の形式のビデオ信号をバッファリングするステップは、前記標準書き込み信号にしたがって、前記第１および第２のバッファのうちの一つに前記第２の形式のビデオを書き込むこと、前記変更された読み出し信号にしたがって、前記第１および第２のバッファのうちの一つから、前記第２の形式のビデオを読み出すこと
を備えることを特徴とする。
【００１１】
また、請求項７に記載の発明は、前記メモリ管理方法であって、前記標準バッファリング信号は、標準書き込み信号と標準読み出し信号を含み、前記標準バッファリング信号に部分的にオーバーライドして変更されたバッファリング信号を生成する前記ステップは、前記標準読み出し信号を変更することを含み、前記変更されたバッファリング信号の受信に応答して、前記メモリ内に前記第２の形式のビデオ信号をバッファリングするステップは、前記変更された書き込み信号にしたがって、前記第１および第２のバッファのうちの一つに前記第２の形式のビデオを交互に書き込むこと、前記標準読み出し信号にしたがって、前記第１および第２のバッファのうちの一つから、前記第２の形式のビデオを交互に読み出すことを備えることを特徴とする。
【００１２】
請求項８に記載の発明は、複数の形式を持つビデオ信号を処理するためのデジタルテレビ受像機のバッファリング・システムであって、前記ビデオ信号をバッファリングするための、第１と第２のバッファを有するメモリと、前記ビデオ信号の受信に応答して、標準バファリング信号を生成する手段と、前記標準バッファリング信号を処理して、前記受信したビデオ信号が第１の形式かあるいは第２の形式かを決定する手段と、前記受信したビデオ信号が前記第１の形式である場合に、前記標準バファリング信号にしたがって、前記第１の形式のビデオ信号が、前記第１と第２のバッファに交互に書き込まれ、前記第１と第２のバッファから交互に読み出される形で、前記受信したビデオ信号を前記メモリ内にバッファリングするための手段と、前記受信した信号が第２の形式である場合に、前記標準バッファリング信号を部分的にオーバーライドして、変更されたバッファリング信号を生成する手段と、前記変更されたバッファリング信号にしたがって、前記メモリ内に前記第２の形式のビデオ信号をバッファリングするための手段とを備え、前記第２の形式のビデオ信号が、データの損失なく前記メモリにバッファされることを特徴とするものである。
【００１３】
また、請求項９に記載の発明は、前記バッファリング・システムであって、前記第１の形式は、インターレース形式、ＣＣＩＲ ６０１／６５６準拠形式、およびＭＰＥＧ準拠形式のうちの一つであることを特徴とするものである。
【００１４】
また、請求項１０に記載の発明は、前記バッファリング・システムであって、前記第２のフォーマットは、順次走査形式であることを特徴とするものである。
【００１５】
また、請求項１１に記載の発明は、前記バッファリング・システムであって、前記標準バッファリング信号は、標準書き込み信号と標準読み出し信号を含み、前記変更されたバッファリング信号は、標準書き込み信号と変更された読み出し信号を含み、前記第２の形式のビデオ信号をバッファリングする前記手段は、前記標準書き込み信号にしたがって、前記第１および第２のバッファのうちの一つに前記第２の形式のビデオを書き込む手段と、前記変更された読み出し信号にしたがって、前記第１および第２のバッファのうちの一つから、前記第２の形式のビデオを読み出す手段とを備えることを特徴とするものである。
【００１６】
また、請求項１２に記載の発明は、前記バッファリング・システムであって、前記標準バッファリング信号は、標準書き込み信号と標準読み出し信号を含み、前記変更されたバッファリング信号は、変更された書き込み信号と標準読み出し信号を含み、前記第２の形式のビデオ信号をバッファリングする前記手段は、前記変更された書き込み信号にしたがって、前記第１および第２のバッファに前記第２の形式のビデオを交互に書き込む手段と、前記標準の読み出し信号にしたがって、前記第１および第２のバッファから、前記第２の形式のビデオを交互に読み出す手段とを備えることを特徴とするものである。
【００２０】
【発明の実施の形態】
本発明の他の特徴および利点は、実施形態の方法として示す、次の説明からさらに明白になるであろう。
【００２１】
図１には、標準デジタルＴＶ受像機のビデオ処理回路１０が示されている。ビデオ入力インターフェース１２は、メモリ１４とメモリ・コントローラ１６に結合されている。メモリ・コントローラ１６は、以下に詳しく説明するように、メモリ１４内のＭＰＥＧ準拠ビデオ・データ、ＣＣＩＲ６０１／６５６準拠ビデオ・データ、およびデジタル化アナログ信号のバッファリングを制御する。ラスタ・ジェネレータ（ｒａｓｔｅｒ ｇｅｎｅｒａｔｏｒ）２２はさらに、メモリ・コントローラ１６に結合され、また表示形式変換回路とＯＳＤ（オンスクリーン・ディスプレイ）オーバーレイ回路を含む表示ユニット２４にも結合されている。
【００２２】
ビデオ入力インターフェース１２は、入力ビデオ信号の逆多重化、同期処理、およびフィールド・タイプ検出を管理するビデオ入力ポートである。ビデオ入力インターフェース１２は、２種類の動作モードを持つ。１つはＣＣＩＲ６０１／６５６準拠ビット・ストリームを受信するモードで、もう１つはデジタル化アナログ信号を受信するモードである。第１のモードでは、ビデオ入力インターフェース１２は知られている上／下（トップ／ボトム）フィールド指標をＣＣＩＲ６０１／６５６準拠ビット・ストリームから抽出する。第２のモードでは、ブランキング情報がビデオ入力インターフェース１２のＨ同期とＶ同期入力で供給され、ビデオ入力インターフェース１２は上／下（トップ／ボトム）フィールド指標をＨ同期およびＶ同期入力の相対的タイミングから導き出す。具体的に述べると、インターレース信号では、Ｖ同期入力がＨ同期入力に一致する場合と、連続するＨ同期入力間に発生する場合とでＶ同期入力により切り替えられる（トグルされる）。順次信号では、Ｖ同期入力は、切り替える（トグルする）ことはせず、Ｈ同期入力と一致する場合と、連続するＨ同期入力間に発生する場合のどちらかでしょう。したがって、インターレース信号のときに上（トップ）インジケータと下（ボトム）インジケータの交互に取り出され、順次信号のときは上（トップ）または下（ボトム）インジケータのいずれか一方が取り出される。上（トップ）／下（ボトム）フィールド指標が抽出（ＣＣＩＲ準拠ビット・ストリームの場合）または導出（デジタル化アナログ信号の場合）されると、ビデオ入力インターフェース１２は、上（トップ）／下（ボトム）フィールド指標に基づいて入力ＢｎｏｔＴ（Ｔ（トップ）でないＢ（ボトム））信号を発生し、その信号をメモリ・コントローラ１６に受け渡す。具体的に述べると、ビデオ入力インターフェース１２内のフィールド・タイプ検出器（図には示されていない）は、下（ボトム）フィールド・インジケータに応じて「ハイ（高）」入力ＢｎｏｔＴ信号を発生し、上（トップ）フィールド・インジケータに応じて「ロー（低）」入力ＢｎｏｔＴ信号を発生する。
【００２３】
ＭＰＥＧ準拠ビット・ストリームのデコードを行うＭＰＥＧデコード回路（図面をわかりやすくするため示していない）は、当業者であればわかるように、ビデオ入力インターフェース１２と別にすることも、また一体にすることも可能であることに注意すべきである。ＭＰＥＧ準拠ビット・ストリームのデコードの際に、メモリ・コントローラ１６は、ＭＰＥＧデコード回路によって発生した信号に応じて、メモリ１４を使用し、受信した圧縮ビット・ストリームをバッファリングし、アンカー・フレームを格納し、デコードされたビデオ・フレームを格納する。１フレーム分のビデオは、メモリ１４に格納された後、後述のＣＣＩＲ６０１／６５６準拠インターレース・ビデオ信号の処理と同じようにして、表示ユニット２４によって処理される。
【００２４】
メモリ・コントローラ１６は、メモリ１４との間で行うビデオ・データ（たとえば、ＭＰＥＧ準拠データ、ＣＣＩＲ６０１／６５６準拠データ、インターレースフィールド、および順次走査フレーム）の転送を管理する。具体的に述べると、メモリ１４は２つのバッファ（上（トップ）フィールド・メモリ１８と下（ボトム）フィールド・メモリ２０）に分割され、メモリ・コントローラ１６は、ビデオ入力インターフェース１２によって送信された入力ＢｎｏｔＴ信号の状態に基づいて、あるいは、ＭＰＥＧ準拠データストリームの受信の場合には、ＭＰＥＧデコード回路で発生する信号に基づいて、バッファ１８および２０へのビデオ・データの入力を管理する。メモリ・コントローラ１６はさらに、バッファ１８および２０から、次々とデータを目的の表示形式に変換し、目的のＯＳＤを組み合わせるように出力データを処理する表示ユニット２４に、格納されているビデオ・データを出力する、動作を管理する。メモリ・コントローラ１６は、ラスタ・ジェネレータ２２によって送信されたラスタＢｎｏｔＴ信号の状態に基づいてバッファ１８およびバッファ２０からビデオ・データを出力する動作を管理する。
【００２５】
ラスタＢｎｏｔＴおよび入力ＢｎｏｔＴ信号は、別々に生成され、位相ロックまたは周波数ロックされてはいない。ビデオ入力インターフェース１２は、ＣＣＩＲ６０１／６５６準拠ビット・ストリームから抽出した上（トップ）／下（ボトム）フィールド・インジケータまたはデジタル化アナログ信号（たとえば、インターレースまたは順次信号）のＨ同期入力とＶ同期入力との関係から取り出された上（トップ）／下（ボトム）フィールド指標（インジケータ）に基づいて入力ＢｎｏｔＴ信号を発生する。ラスタ・ジェネレータ２２は、入力ＢｎｏｔＴ信号と非同期にラスタＢｎｏｔＴ信号を発生する。ラスタＢｎｏｔＴ信号は、ＶＣＸＯ派生ピクセル・クロックから駆動されるカウンタによって生成される独立のラスタ信号である。ラスタＢｎｏｔＴ信号は、ディスプレイ・ユニット２４の偏向システムに安定した駆動信号を送り、メモリから取り出されたフィールドのシーケンス（順序）を制御する。入力ＢｎｏｔＴ信号とラスタＢｎｏｔＴ信号との非同期の関係は、ＭＰＥＧ準拠データ、ＣＣＩＲ６０１／６５６準拠データ、およびインターレース・ビデオ・データの格納および取り出しの動作と干渉を起こさないが、以下に示すように、非同期の関係は、順次走査ビデオ・データ（たとえば、２４０ｐ垂直形式のビデオ・データ）の格納と取り出しの動作と干渉を起こす。
【００２６】
図２には、インターレース信号の格納および取り出しのタイミング図が示されている。具体的に述べると、入力ビデオ・データ、出力ビデオ・データ、入力ＢｎｏｔＴ信号、およびラスタＢｎｏｔＴ信号の関係が示されている。インデックスが付けられたフィールド・シーケンスは、Ｔ＝上（トップ）フィールド・メモリ、Ｂ＝下（ボトム）フィールド・メモリとしたときに、入力および出力ビデオ信号データのメモリ位置を表している。メモリ・コントローラ１６は、「ハイ」入力ＢｎｏｔＴ信号を受信すると入力データを下（ボトム）フィールド・メモリ２０に書き込み、「ロー」入力ＢｎｏｔＴ信号を受信すると入力データを上（トップ）フィールド・メモリ１８に書き込む。同様に、メモリ・コントローラ１６は、「ハイ」ラスタＢｎｏｔＴ信号を受信すると出力データを下（ボトム）メモリ１６から読み込み、「ロー」ラスタＢｎｏｔＴ信号を受信すると出力データを上（トップ）フィールド・メモリ１８から読み込む。図２に示されているように、入力ＢｎｏｔＴ信号とラスタＢｎｏｔＴ信号との非同期の関係は、インターレース・ビデオ信号については、ビデオ・データの適切な格納と取り出しと干渉を起こさない。
【００２７】
図３には、インターレース・ビデオ信号の後に順次ビデオ信号が続く場合のビデオ・データの格納および取り出しを説明するタイミング図が示されている。フィールド１−４は、インターレース・ビデオ・データのフィールドに対応し、図２の説明で述べたように、上（トップ）フィールド・メモリ１８および下（ボトム）フィールド・メモリ２０に格納し、取り出す。フィールド５は、順次走査ビデオ・データ（たとえば、ユーザがオンにしたゲーム・コンソールまたはＶＣＲから受信した順次ビデオ信号）の最初のフレームに対応する。フィールド５では、入力ＢｎｏｔＴ信号は「ハイ」のままであり、このタイミング例の図の場合、順次走査ビデオ・データはインターレース・ビデオ・データのフィールド４の部分と同じＨ同期／Ｖ同期の関係を持つことを示している。入力ＢｎｏｔＴは「ハイ」のままなので、メモリ・コントローラ１６は、順次走査ビデオ・データのフレームを下（ボトム）フィールド・メモリ２０に書き込む。フィールド６および７では、順次走査ビデオ・データのフレームに関連付けられた上（トップ）／下（ボトム）指標は変化しないため、メモリ・コントローラ１６は順次走査ビデオ・データのフレームを下（ボトム）フィールド・メモリ２０に連続して書き込む。ラスタＢｎｏｔＴ信号の受信に応じて、メモリ・コントローラ１６はメモリ１４（フィールド１−４）からインターレース・ビデオ・データのフィールドを正しく読み込む。ただし、メモリ・コントローラ１６は、順次走査ビデオ・データのフレームをメモリ１４（フィールド５−７）から不正に読み込む。具体的に述べると、ラスタ・ジェネレータ２２から「ロー」ＢｎｏｔＴ信号を受信したことで、フィールド５と７においてメモリ・コントローラ１６はメモリ１４から古くなったビデオ・データを読み込む（つまり、フィールド３のインターレース・ビデオ・データ）。この古くなったデータは、順次走査ビデオ・データの処理中に上（トップ）フィールド・メモリ１４から連続して読み出され、ユーザに対して表示されるビデオ画像に著しい歪みを引き起こす。本発明はこの問題を是正することを目指した。
【００２８】
図４では、本発明のビデオ処理回路３０のブロック図が示されており、図１のビデオ処理要素１０に結合されているシステム・マイクロ・コントローラ２６を含む。具体的に述べると、システム・マイクロ・コントローラ２６は、メモリ・コントローラ１６、ラスタ・ジェネレータ２２、および表示ユニット２４に結合され、順次走査形式、インターレース形式、ＣＣＩＲ６０１／６５６準拠形式、またはＭＰＥＧ準拠形式のビデオ・データを正しくメモリ１４に格納し、取り出すことができる。
【００２９】
図５には、図４とともに、順次走査ビデオ・データを処理する方法３２が示されている。順次走査ビデオ・データは、ビデオ・ゲーム・コンソール、ビデオ・カセット・レコーダ、ケーブル・システム・テキスト・ジェネレータなどにより生成される２４０ｐ入力であることがある。最初、システム・マイクロ・コントロー２６はステップ３４で、メモリ・コントローラ１６で受信した入力ＢｎｏｔＴ信号を読み込むことによりビデオ入力インターフェース１２で受信したビデオ・データの形式を決定する。上述のように、入力ＢｎｏｔＴ信号は「ハイ」状態から「ロー」状態へ、「ロー」状態から「ハイ」状態へ切り替わるときに、ビデオ形式は順次ではない（たとえば、図３のフィールド１−４）。入力ＢｎｏｔＴ信号が連続する２期間以上一定のままであれば（つまり、「ロー」または「ハイ」）、ビデオ形式は順次である（たとえば、図３のフィールド５−７）。システム・マイクロ・コントロー２６は、当業者であれば理解できるように、ＭＰＥＧデコード回路によって生成された信号を監視することによりＭＰＥＧ準拠形式のビデオ・データが受信されたかどうかを判別することができることに注意されたい。次に、ステップ３６で、システム・マイクロ・コントローラ２６は、ビデオ・データが順次走査形式かどうかを判別する。順次走査形式でなければ、システム・マイクロ・コントローラ２６は、ステップ３８で、上述の標準メモリ管理方法を使用してビデオ・データを処理し続ける。順次走査形式であれば、システム・マイクロ・コントローラ２６は、ステップ４０で、詳細を後述するように、本発明に基づきメモリ管理方法を修正または一部オーバーライドする。その後、ステップ４２で、システム・マイクロ・コントローラ２６は、メモリ・コントローラ１６によって受信された入力ＢｎｏｔＴ信号を監視し続けて、ビデオ・データがそのまま順次走査形式で受信されているかどうかを判別する。順次走査形式で受信されていなければ、システム・マイクロ・コントローラ２６は、ステップ４４で、非順次ビデオ・データの処理に使用される標準メモリ管理方法に戻る。順次走査形式で受信されていれば、システム・マイクロ・コントロー２６は、ステップ４６で、ステップ４０の修正されたメモリ管理方法を使用して順次走査ビデオ・データを処理し続けて、ステップ４２に戻り、入力ＢｎｏｔＴ信号を監視する。
【００３０】
図６と図７には、図４とともに、本発明の一メモリ管理方法５０が示されている。ビデオ入力インターフェース１２によって受信されたビデオ・データの形式が順次形式であると識別された後、システム・マイクロ・コントローラ２６は、ステップ５２で、入力ＢｎｏｔＴ信号の状態を監視して、順次走査ビデオ・データがどのメモリ・バッファ（つまり、上（トップ）フィールド・メモリ１８または下（ボトム）フィールド・メモリ２０）に書き込まれているかを識別する。メモリが識別されると、システム・マイクロ・コントローラ２６は、ステップ５４で、メモリ・コントローラ１６が識別されたメモリ・バッファ（つまり、上（トップ）フィールド・メモリ１８または下（ボトム）フィールド・メモリ２０）から順次走査ビデオ・データを正しく読み取るようにラスタ・ジェネレータ２２を動的に再プログラムする。図７のタイミング例の図に示されているように、システム・マイクロ・コントロー２６は、順次ビデオ・データが下（ボトム）フィールド・メモリ２０に書き込んでいる（つまり、入力ＢｎｏｔＴ信号が「ハイ」である）と判別した場合、システム・マイクロ・コントローラ２６はラスタ・ジェネレータ２２を動的に再プログラムして、「ハイ」ラスタＢｎｏＴ信号を出力する。「ハイ」ラスタＢｎｏｔＴ信号により強制的に、メモリ・コントローラ１６は下（ボトム）フィールド・メモリ２０から順次ビデオ・データを読み出す。システム・マイクロ・コントローラ２６は、ステップ５６で、さらに、メモリ１４の識別されたメモリ・バッファから受信した順次走査ビデオ・データを処理するため表示ユニット２４を動的に再プログラムする。たとえば、システム・マイクロ・コントローラ２６は、表示ユニット２４を動的に再プログラムして、メモリ１４から受け取った２４０ｐ信号を５４０ｐ、１０８０ｉ、またはモニタやＴＶによって要求されるその他の垂直形式に変換する。
【００３１】
図８には、図４とともに、本発明の他のメモリ管理方法６０が示されている。ビデオ入力インターフェース１２によって受信されたビデオ・データの形式が順次形式であると識別された後、システム・マイクロ・コントローラ２６は、ステップ６２で、入力ＢｎｏｔＴ信号の状態を監視して、順次走査ビデオ・データがどのメモリ・バッファ（つまり、上（トップ）フィールド・メモリ１８または下（ボトム）フィールド・メモリ２０）に書き込まれているかを識別する。次に、ステップ６４で、システム・マイクロ・コントローラ２６は、メモリ・コントローラ１６がメモリ１４の上（トップ）および下（ボトム）フィールド・メモリ１８および２０に順次走査ビデオ・データを交互に書き込むようにメモリ・コントローラ１６を動的に管理する。
【００３２】
メモリ・コントローラ１６に順次走査ビデオ・データを強制的に交互に書き込ませるために、システム・マイクロ・コントローラ２６は入力ＢｎｏｔＴ信号をオーバーライドする（無効にする）必要がある。前述のように、ビデオ入力インターフェース１２内のフィールド・タイプ検出器は入力ＢｎｏｔＴ信号を発生する。代表的なフィールド・タイプ検出器７０のブロック図を図９に、フィールド・タイプ検出器７０のタイミング図を図１０に示す。フィールド・タイプ検出器７０は、ピクセル・クロックとＨ同期を入力として備え、出力がフィールド・タイプ検出器ロジック７８に結合されている水平サンプル・カウンタ７２を含む。フィールド・タイプ検出器ロジック７８の入力はさらに、第１のレジスタ７４の出力に結合され、さらに、これはシステム・マイクロ・コントローラ２６（図９には示されていない）に結合されている。同様に、フィールド・タイプ検出器ロジック７８の他の入力は、第２のレジスタ７６の出力に結合され、さらに、これはシステム・マイクロ・コントロー２６（図９には示されていない）に結合されている。フィールド・タイプ検出器ロジック７８の出力は、ラッチ８０の入力に結合されている。ラッチ８０は、入力ＢｎｏｔＴ信号を発生し、Ｖ同期信号によってトリガされる。
【００３３】
動作時に、水平サンプル・カウント７２は、入力ピクセル・クロックによって駆動され、Ｈ同期信号によってリセット、リスタートされる。カウンタ７２の出力を、レジスタ７４および７６にそれぞれ格納されているシステム・マイクロ・コントローラがプログラム可能な値Ｌ１およびＬ２と比較する。標準動作時（入力ＢｎｏｔＴがオーバーライドされていない場合）に、カウンタ７２の出力が値Ｌ１と値Ｌ２の間にある場合（時間ｔ１＜ｔ＜ｔ２のとき）、フィールド・タイプ検出ロジック７８の出力は高となり、ラッチ８０からの入力ＢｎｏｔＴ信号は「ハイ」となる。「ハイ」入力ＢｎｏｔＴ信号に応じて、メモリ・コントローラ１６はデータを下（ボトム）フィールド・メモリ２０に読み込む。標準動作時に、カウンタ７２の出力が値Ｌ１よりも小さいか、値Ｌ２よりも大きい場合（時間ｔ＜ｔ１またはｔ＞ｔ２のとき）、フィールド・タイプ検出ロジック７８の出力は「ロー」となり、入力ＢｎｏｔＴ信号は「ロー」となる。その結果、メモリ・コントローラ１６は、ビデオ・データを上（トップ）フィールド・メモリ１８に書き込む。
【００３４】
上述のように、システム・マイクロ・コントローラ２６は、２つ以上の同一の入力ＢｎｏｔＴ信号を監視して、順次走査ビデオ・データの存在を検出する。順次走査ビデオ信号が検出されると、レジスタ７４と７６の値を調整し、入力ＢｎｏｔＴ信号を強制的に望む状態（つまり、メモリ・コントローラ１６が、順次走査ビデオ・データを上（トップ）および下（ボトム）のメモリ１８および２０に交互に書き込むようにする状態）にすることができる。
【００３５】
図１１では、図９および図１０とともに、オーバーライド・モードにおけるフィールド・タイプ検出器７０の動作を説明するタイミング図が示されている。１番から４番までのフィールドについては、入力信号はインターレースされている。フィールド５では、入力信号は順次走査信号となる。マイクロ・コントローラ２６は順次走査信号を検出し、順次走査信号の第１のセグメント（たとえば、２４０ｐフレーム）が上（トップ）フィールド・メモリ１８または下（ボトム）フィールド・メモリ２０に格納されているかどうかを判別する。順次走査信号の第１のセグメントが下（ボトム）フィールド・メモリ２０に格納されている場合（図のように）、マイクロ・コントローラ２６はレジスタ７４と７６を順次走査信号の次のセグメントの値と同じ値（たとえば、Ｌ２）に設定する。これにより強制的に、フィールド６で入力ＢｎｏｔＴは「ロー」になるが、それは、両方のレジスタに同じ値が入っていると、カウンタの出力が決してレジスタ７４中の値と７６中の値の間の値になりえないからである。入力ＢｎｏｔＴを強制的に「ロー」にすると、フィールド６は上（トップ）フィールド・メモリ１８の古いデータ（つまり、フィールド３に対応するデータ）を上書きする。その後、システム・マイクロ・コントローラ２６は、入力ＢｎｏｔＴを「ハイ」にする動作と入力ＢｎｏｔＴを強制的に「ロー」にする操作を交互に行い、順次走査ビデオ・データを上（トップ）および下（ボトム）フィールド・メモリ１８および２０に書き込む。順次走査信号の第１のセグメントが上（トップ）フィールド・メモリ１８（図１１には示されていない）に格納されている場合、マイクロ・コントローラ２６はレジスタ７４を「０」にセットし、レジスタ７６をカウンタ７２がＨ同期入力によるリセットの前に到達できる最大値以上の値にセットする。これにより、カウンタの出力は決してレジスタ７４に格納されている値未満になることも、レジスタ７６に格納されている値以上になることもあり得ないため、強制的に、入力ＢｎｏｔＴは「ハイ」になる。入力ＢｎｏｔＴを強制的に「ハイ」にすると、順次走査信号の次のセグメントは下（ボトム）フィールド・メモリ２０に存在する古いデータを上書きする。その後、システム・マイクロ・コントローラ２６は、図１１に示されているのと同様の方法で、上（トップ）フィールド・メモリ１８と下（ボトム）フィールド・メモリ２０に順次走査信号を交互に書き込む。
【００３６】
そこで、本発明の原理により、さまざまな形式のデジタルビデオデータ（つまり、順次、インターレース、ＣＣＩＲ ６０１／６５６準拠、およびＭＰＥＧ準拠形式）を第１と第２のバッファに分割されているビデオ・メモリにバッファリングするメモリ管理の方法が実現される。
【００３７】
本発明は、好ましい実施形態に関して述べたが、添付されている特許請求の範囲で定義されているように、さまざまな変更を実施形態に加えても本発明の精神と範囲を逸脱することにならないことは明白である。
【００３８】
【発明の効果】
以上説明したように本発明によれば、システム・マイクロ・コントローラ２６は、２つ以上の同一の入力ＢｎｏｔＴ信号を監視して順次走査ビデオ・データの存在を検出し、順次走査ビデオ信号が検出されると、レジスタ７４と７６の値を調整し、入力ＢｎｏｔＴ信号を強制的に望む状態（つまり、メモリ・コントローラ１６が、順次走査ビデオ・データを上（トップ）および下（ボトム）のメモリ１８および２０に交互に書き込むようにする状態）にするので、さまざまな形式のデジタルビデオデータ、順次走査形式、インターレース形式、ＣＣＩＲ６０１／６５６準拠形式、またはＭＰＥＧ準拠形式のビデオ・データを正しくメモリ１４に格納し、取り出すことができる。
【図面の簡単な説明】
【図１】標準デジタルＴＶ受像機のビデオ処理回路の論理システムブロック図である。
【図２】インターレース入力信号を処理する標準受像機のタイミング図である。
【図３】順次走査入力信号を処理する標準受像機のタイミング図である。
【図４】本発明によるビデオ処理回路の論理システムブロック図である。
【図５】本発明による順次走査ビデオ信号を処理する方法を説明するフローチャートである。
【図６】本発明によるビデオ・メモリ管理方法を説明するフローチャートである。
【図７】図４のビデオ・メモリ管理方法により順次走査入力信号を処理する改良されたシステムのタイミング図である。
【図８】本発明による他のメモリ管理方法を説明する流れ図である。
【図９】図４のビデオインタフェースのフィールド・タイプ検出器回路（ｆｉｅｌｄ ｔｙｐｅ ｄｅｔｅｃｔｏｒ ｃｉｒｃｕｉｔｒｙ）のブロック図である。
【図１０】図９のフィールド・タイプ検出器回路のタイミング図である。
【図１１】図８の他のメモリ管理方法により順次走査入力信号を処理する改良されたシステムのタイミング図である。
【符号の説明】
１−４ フィールド
５ フィールド
１０ ビデオ処理回路
１２ ビデオ入力インターフェース
１４ メモリ
１６ メモリ・コントローラ
２２ ラスタ・ジェネレータ
１８、２０ バッファ
２４ 表示ユニット
２６ システム・マイクロ・コントロー
３０ ビデオ処理回路
３２ 順次走査ビデオ・データを処理する方法
５０ メモリ管理方法
６０ メモリ管理方法
７０ フィールド・タイプ検出器
７２ 水平サンプル・カウンタ
７４ 第１のレジスタ
７６ 第２のレジスタ
８０ ラッチ
Claims (12)
- ビデオ信号を、第１と第２のバッファに分割されているメモリにバッファリングするメモリ管理方法であって、
ビデオ信号を受信すること、
前記ビデオ信号の受信に応答して、標準バファリング信号を生成すること、
前記標準バッファリング信号を処理して、前記受信したビデオ信号が第１の形式かあるいは第２の形式かを決定すること、
前記受信したビデオ信号が前記第１の形式である場合に、前記標準バファリング信号にしたがって、前記第１の形式のビデオ信号が、前記第１と第２のバッファに交互に書き込まれ、前記第１と第２のバッファから交互に読み出される形で、前記受信したビデオ信号を前記メモリ内にバッファリングすること、
前記受信した信号が第２の形式である場合に、前記標準バッファリング信号を部分的にオーバーライドして、変更されたバッファリング信号を生成すること、
前記変更されたバッファリング信号にしたがって、前記メモリ内に前記第２の形式のビデオ信号をバッファリングすること
を備え、前記第２の形式のビデオ信号が、データの損失なく前記メモリにバッファされることを特徴とするメモリ管理方法。 - 前記第２の形式がデジタル化アナログ順次（ｐ）形式であることを特徴とする請求項１に記載のメモリ管理方法。
- 前記第２の形式が２４０ｐ垂直形式であることを特徴とする請求項１に記載のメモリ管理方法。
- 前記第２の形式で受信した前記信号はビデオ・ゲーム・コンソール、ビデオ・カセット・レコーダ、およびケーブルテキスト・ジェネレータのいずれかにより生成されることを特徴とする請求項１に記載のメモリ管理方法。
- 前記第１の形式はインターレース形式、ＣＣＩＲ ６０１／６５６準拠形式、およびＭＰＥＧ準拠形式のいずれかであることを特徴とする請求項１に記載のメモリ管理方法。
- 前記標準バッファリング信号は、標準書き込み信号と標準読み出し信号を含み、前記標準バッファリング信号に部分的にオーバーライドして変更されたバッファリング信号を生成する前記ステップは、前記標準読み出し信号を変更することを含み、前記変更されたバッファリング信号の受信に応答して、前記メモリ内に前記第２の形式のビデオ信号をバッファリングするステップは、
前記標準書き込み信号にしたがって、前記第１および第２のバッファのうちの一つに前記第２の形式のビデオを書き込むこと、
前記変更された読み出し信号にしたがって、前記第１および第２のバッファのうちの一つから、前記第２の形式のビデオを読み出すこと
を備えることを特徴とする請求項１に記載のメモリ管理方法。 - 前記標準バッファリング信号は、標準書き込み信号と標準読み出し信号を含み、前記標準バッファリング信号に部分的にオーバーライドして変更されたバッファリング信号を生成する前記ステップは、前記標準読み出し信号を変更することを含み、前記変更されたバッファリング信号の受信に応答して、前記メモリ内に前記第２の形式のビデオ信号をバッファリングするステップは、
前記変更された書き込み信号にしたがって、前記第１および第２のバッファのうちの一つに前記第２の形式のビデオを交互に書き込むこと、
前記標準読み出し信号にしたがって、前記第１および第２のバッファのうちの一つから、前記第２の形式のビデオを交互に読み出すこと
を備えることを特徴とする請求項１に記載のメモリ管理方法。 - 複数の形式を持つビデオ信号を処理するためのデジタルテレビ受像機のバッファリング・システムであって、
前記ビデオ信号をバッファリングするための、第１と第２のバッファを有するメモリと、
前記ビデオ信号の受信に応答して、標準バファリング信号を生成する手段と、
前記標準バッファリング信号を処理して、前記受信したビデオ信号が第１の形式かあるいは第２の形式かを決定する手段と、
前記受信したビデオ信号が前記第１の形式である場合に、前記標準バファリング信号にしたがって、前記第１の形式のビデオ信号が、前記第１と第２のバッファに交互に書き込まれ、前記第１と第２のバッファから交互に読み出される形で、前記受信したビデオ信号を前記メモリ内にバッファリングするための手段と、
前記受信した信号が第２の形式である場合に、前記標準バッファリング信号を部分的にオーバーライドして、変更されたバッファリング信号を生成する手段と、
前記変更されたバッファリング信号にしたがって、前記メモリ内に前記第２の形式のビデオ信号をバッファリングするための手段と
を備え、前記第２の形式のビデオ信号が、データの損失なく前記メモリにバッファされることを特徴とするバッファリング・システム。 - 前記第１の形式は、インターレース形式、ＣＣＩＲ ６０１／６５６準拠形式、およびＭＰＥＧ準拠形式のうちの一つであることを特徴とする請求項８に記載のバッファリング・システム。
- 前記第２のフォーマットは、順次走査形式であることを特徴とする請求項８に記載のバッファリング・システム。
- 前記標準バッファリング信号は、標準書き込み信号と標準読み出し信号を含み、前記変更されたバッファリング信号は、標準書き込み信号と変更された読み出し信号を含み、前記第２の形式のビデオ信号をバッファリングする前記手段は、
前記標準書き込み信号にしたがって、前記第１および第２のバッファのうちの一つに前記第２の形式のビデオを書き込む手段と、
前記変更された読み出し信号にしたがって、前記第１および第２のバッファのうちの一つから、前記第２の形式のビデオを読み出す手段と
を備えることを特徴とする請求項８に記載のバッファリング・システム。 - 前記標準バッファリング信号は、標準書き込み信号と標準読み出し信号を含み、前記変更されたバッファリング信号は、変更された書き込み信号と標準読み出し信号を含み、前記第２の形式のビデオ信号をバッファリングする前記手段は、
前記変更された書き込み信号にしたがって、前記第１および第２のバッファに前記第２の形式のビデオを交互に書き込む手段と、
前記標準の読み出し信号にしたがって、前記第１および第２のバッファから、前記第２の形式のビデオを交互に読み出す手段と
を備えることを特徴とする請求項８に記載のバッファリング・システム。
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