JP4511819B2 - FIFO memory control apparatus and method - Google Patents

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Description

本発明は半導体集積回路に関し、特にデジタルデータの処理を行うシステムにおいて、サブシステム間のデータ転送に使用されるＦＩＦＯメモリ制御装置及び方法に関する。   The present invention relates to a semiconductor integrated circuit, and more particularly to a FIFO memory control apparatus and method used for data transfer between subsystems in a system for processing digital data.

デジタルデータの処理を行うシステムにおいて、一般にサブシステム間のデータ転送はＦＩＦＯメモリを介して行われる。特に同一データの連続転送が存在する場合に消費電力の低減を図る方法として、特開２００３−３６１４５公報「ＦＩＦＯメモリのデータ転送制御装置」に記載された技術が開示されている。以下図面を参照し、この技術について簡潔に説明する。   In a system that processes digital data, data transfer between subsystems is generally performed via a FIFO memory. In particular, as a method for reducing power consumption when there is continuous transfer of the same data, a technique disclosed in Japanese Unexamined Patent Application Publication No. 2003-36145 “Data Transfer Control Device of FIFO Memory” is disclosed. The technique will be briefly described below with reference to the drawings.

図９において、２３はリードコントロール部であり、２４はライトコントロール部、２５はＦＩＦＯメモリ、２６はＦＩＦＯメモリ内の分割された各エリアを示し、２７はエリア内のデータ一致を検出する検出部、２９はエリアレジスタ、矢印はデータ及び制御信号の流れを示している。図に示すように、データ書き込み時にエリア毎にデータがすべて一致するか否かについて判定を行う。その情報はエリアレジスタ内に格納しておき、データの読み出し時に対象エリアのデータが全て同じ場合には、読み出しを行うアドレスをエリアの先頭アドレスのみとすることにより、ＦＩＦＯメモリ読み出しに要する消費電力の削減が図られることとなる。   In FIG. 9, 23 is a read control unit, 24 is a write control unit, 25 is a FIFO memory, 26 is each divided area in the FIFO memory, 27 is a detection unit for detecting data coincidence in the area, Reference numeral 29 denotes an area register, and arrows indicate the flow of data and control signals. As shown in the figure, it is determined whether or not all data matches for each area when data is written. The information is stored in the area register, and if all the data in the target area is the same at the time of data reading, the address to be read is limited to the head address of the area, so that the power consumption required for FIFO memory reading can be reduced. Reduction will be achieved.

特開２００３−３６１４５公報JP 2003-36145 A

しかしながら、この先行技術公報により開示されたＦＩＦＯメモリの制御装置には、以下に掲げるような問題点が存在する。   However, the FIFO memory control device disclosed in this prior art publication has the following problems.

第一に、転送データの変化率に応じて柔軟に消費電力を抑えることができない。この原因は、エリア単位に連続データの検出並びに読み出し停止制御を行っているため、同一データがエリアのワード数以上連続しないと消費電力が削減できないことに起因する（例えば、エリアサイズを２５６ワードとした場合、転送データのエリア内変化率が０／２５６の場合では読み出しアクセスは１回のみでよいが、変化率１／２５６〜２５６／２５６の場合ではエリア内全アドレスへの読み出しアクセスが発生してしまうため消費電力が削減できない）。   First, it is not possible to flexibly suppress power consumption according to the rate of change of transfer data. This is because continuous data detection and read stop control are performed for each area, and power consumption cannot be reduced unless the same data continues beyond the number of words in the area (for example, the area size is set to 256 words). In this case, when the rate of change in the transfer data area is 0/256, only one read access is required. However, when the rate of change is 1/256 to 256/256, read access to all addresses in the area occurs. Power consumption cannot be reduced.

第二の問題点は、仮にエリアワード数以上の同一データを転送し続ける場合でも、ＦＩＦＯメモリにおいて余分な電力を消費してしまうことである。これは、読み出し制御では連続データの検出と読み出し停止制御の間に相関があるが、書き込み制御ではデータの連続性に関係なく書き込みが行われていることに起因している。   The second problem is that extra power is consumed in the FIFO memory even if the same data exceeding the number of area words is continuously transferred. This is because there is a correlation between detection of continuous data and read stop control in read control, but writing is performed regardless of data continuity in write control.

本発明の目的は、転送データの変化率に応じた消費電力を抑制することが可能なＦＩＦＯメモリ制御装置及び方法を実現することにある。   An object of the present invention is to realize a FIFO memory control apparatus and method capable of suppressing power consumption according to the rate of change of transfer data.

以上の課題を鑑み、本発明のＦＩＦＯメモリ制御装置は、外部からの書き込み要求信号に応じて入力データを複数ポートを有する書き込み可能なメモリに順次格納し、読み出し要求信号に応じて前記複数ポートを有する書き込み可能なメモリに格納された順序で読み出すＦＩＦＯメモリにおいて、前記入力データの変化点を検出し変化点情報を生成する変化点検出手段と、前記変化点検出手段より与えられる前記変化点情報を基に前記複数ポートを有する書き込み可能なメモリの書き込みクロック供給／停止制御を行う書き込みクロック制御手段と、前記変化点情報を記憶する変化点情報記憶手段と、前記複数ポートを有する書き込み可能なメモリ及び前記変化点情報記憶手段に与える書き込みアドレスを、前記書き込み要求信号が入力されている間、順次インクリメントして出力する書き込みアドレス生成手段と、前記複数ポートを有する書き込み可能なメモリ及び前記変化点情報記憶手段に与える読み出しアドレスを、前記読み出し要求信号が入力されている間、順次インクリメントして出力する読み出しアドレス生成手段と、前記変化点情報記憶手段から出力された変化点情報を元に前記複数ポートを有する書き込み可能なメモリの読み出しクロックの供給／停止制御を行う読み出しクロック制御手段と、前記書き込み要求信号及び前記読み出し要求信号に基づいて前記複数ポートを有する書き込み可能なメモリの格納データ量を監視するデータ量監視手段とにより構成されることを特徴としている。   In view of the above problems, the FIFO memory control device of the present invention sequentially stores input data in a writable memory having a plurality of ports in response to an external write request signal, and sets the plurality of ports in response to a read request signal. In a FIFO memory that reads data in the order stored in a writable memory, change point detection means for detecting a change point of the input data and generating change point information, and the change point information given by the change point detection means Write clock control means for performing write clock supply / stop control of the writable memory based on the plurality of ports, change point information storage means for storing the change point information, writable memory having the plurality of ports, and The write request signal is input as a write address to be given to the change point information storage means. Write address generation means for sequentially incrementing and outputting, and a write address to be provided to the writable memory having the plurality of ports and the change point information storage means are sequentially incremented while the read request signal is being input. Read address generation means for outputting and read clock control means for controlling supply / stop of a read clock of a writable memory having the plurality of ports based on change point information output from the change point information storage means And a data amount monitoring means for monitoring the stored data amount of the writable memory having the plurality of ports based on the write request signal and the read request signal.

また、本発明のＦＩＦＯメモリ制御装置の第二構成例としては、上述した２つの構成例の各々に加えてさらに、前記書き込み要求信号が書き込み要求を示し、かつ前記入力データが変化した場合にのみ、変化後に到来する新たな入力データを、前記複数ポートを有する書き込み可能なメモリの前記書き込みアドレス生成手段が示すアドレスに対して書き込みを行い、前記読み出し要求信号が読み出し要求を示し、かつ前記入力データが書き込まれたか否かを前記読み出しアドレス生成手段が示すアドレス毎に前記変化点情報記憶手段を参照・確認し、書き込みが行われたアドレスに対してのみ該複数ポートを有する書き込み可能なメモリからデータを読み出すことを特徴としている。 Further, as a second configuration example of the FIFO memory control device of the present invention, in addition to each of the two configuration examples described above, only when the write request signal indicates a write request and the input data changes. The new input data that arrives after the change is written to the address indicated by the write address generation means of the writable memory having the plurality of ports, the read request signal indicates a read request, and the input data For each address indicated by the read address generation means, the change point information storage means is referred to and confirmed, and data is written from the writable memory having the plurality of ports only for the written address. Is read out.

また、本発明のＦＩＦＯメモリ制御装置の第三構成例としては、前記複数ポートを有する書き込み可能なメモリに対して、書き込みが行われない場合は前記書き込みクロック制御手段が書き込みクロックを停止し、読み出しが行われない場合は前記読み出しクロック制御手段が読み出しクロックを停止することを特徴としている。   Further, as a third configuration example of the FIFO memory control device of the present invention, when writing is not performed on the writable memory having the plurality of ports, the write clock control means stops the write clock and performs reading. When the operation is not performed, the read clock control means stops the read clock.

本発明のＦＩＦＯメモリ制御装置及び方法においては、入力データに変化がある場合のみ２ポートＲＡＭへのアクセスを行い、入力データに変化が無い場合には２ポートＲＡＭへのアクセスを行わないため（その際書き込みクロック、読み出しクロックの供給を停止する）、転送データの変化率が低くなればなるほど２ポートＲＡＭへのアクセス回数が低減し、ＦＩＦＯメモリの消費電力の大部分を占める２ポートＲＡＭの消費電力を抑制する効果を奏する。   In the FIFO memory control device and method according to the present invention, the 2-port RAM is accessed only when there is a change in the input data, and the 2-port RAM is not accessed when there is no change in the input data. The supply of the write clock and the read clock is stopped), and the lower the rate of change of the transfer data, the lower the number of accesses to the 2-port RAM, and the power consumption of the 2-port RAM occupying most of the power consumption of the FIFO memory. The effect which suppresses is produced.

本発明のＦＩＦＯメモリ制御装置の一実施形態につき、図１を参照して詳細に説明する。このＦＩＦＯメモリは、データを格納するための２ポートＲＡＭ１と、２ポートＲＡＭ１に対する書き込みクロックを制御する書き込みクロック制御回路６と、２ポートＲＡＭ１の読み出しクロックを制御する読み出しクロック制御回路８と、２ポートＲＡＭ１に入力されるデータの変化点を検出する入力データ変化点検出回路４と、２ポートＲＡＭ１に格納される入力データの変化点情報を保存するための変化点情報テーブル２と、２ポートＲＡＭの１の書き込みアドレス並びに変化点情報テーブル２の書き込みアドレスを生成するライトアドレスカウンタ５と、２ポートＲＡＭ１の読み出しアドレス並びに変化点情報テーブル２の読み出しアドレスを生成するリードアドレスカウンタ７と、外部アクセス調停用信号（ＦＵＬＬ，ＥＭＰＴＹ）を生成するＦＵＬＬ／ＥＭＰＴＹ判定回路３とにより構成されている。   An embodiment of the FIFO memory control device of the present invention will be described in detail with reference to FIG. This FIFO memory includes a 2-port RAM 1 for storing data, a write clock control circuit 6 for controlling a write clock for the 2-port RAM 1, a read clock control circuit 8 for controlling a read clock of the 2-port RAM 1, and a 2-port An input data change point detection circuit 4 for detecting a change point of data input to the RAM 1, a change point information table 2 for storing change point information of input data stored in the 2-port RAM 1, and a 2-port RAM. 1 write address and a write address counter 5 that generates a write address of the change point information table 2, a read address counter 7 that generates a read address of the 2-port RAM 1 and a read address of the change point information table 2, and for external access arbitration Signal (FULL, EMPT ) It is constituted by a FULL / EMPTY decision circuit 3 for generating.

外部からの書き込み制御信号ＷＲ＿ＥＮが、入力データ変化点検出回路４のＥＮ入力と、ライトアドレスカウンタ５のＥＮ入力と、変化点情報テーブル２のＷＥＮ入力と、ＦＵＬＬ／ＥＭＰＴＹ判定回路３のＷＲ＿ＥＮ入力にそれぞれ入力される。また、外部からの読み出し制御信号ＲＤ＿ＥＮは、リードアドレスカウンタ７のＥＮ入力と、変化点情報テーブル２のＲＥＮ入力と、ＦＵＬＬ／ＥＭＰＴＹ判定回路３のＲＤ＿ＥＮ入力にそれぞれ入力される。   An external write control signal WR_EN is input to the EN input of the input data change point detection circuit 4, the EN input of the write address counter 5, the WEN input of the change point information table 2, and the WR_EN input of the FULL / EMPTY determination circuit 3. Each is entered. The external read control signal RD_EN is input to the EN input of the read address counter 7, the REN input of the change point information table 2, and the RD_EN input of the FULL / EMPTY determination circuit 3.

入力データ変化点検出回路４によって得られる変化点情報は、書き込みクロック制御回路６において２ポートＲＡＭ１の書き込みクロックの供給／停止制御に使用されるとともに、変化点情報テーブル２に順次保存される。また、保存された変化点情報は読み出し側において順次参照され、２ポートＲＡＭ１の読み出しクロック供給／停止制御に使用される。２ポートＲＡＭ１を除く全ての回路は、外部から入力されるクロック信号ＣＬＫを使用して各回路の処理を行う。   The change point information obtained by the input data change point detection circuit 4 is used in the write clock control circuit 6 for supply / stop control of the write clock of the 2-port RAM 1 and is also stored in the change point information table 2 in sequence. The stored change point information is sequentially referred to on the read side, and is used for read clock supply / stop control of the 2-port RAM 1. All circuits except the 2-port RAM 1 perform processing of each circuit using a clock signal CLK input from the outside.

続いて、本発明の第一実施形態の動作について、図面を参照して詳細に説明を行う。   Next, the operation of the first embodiment of the present invention will be described in detail with reference to the drawings.

書き込み側の処理において、ライトアドレスカウンタ５は、外部書き込み制御信号ＷＲ＿ＥＮが書き込みを指示する区間（入力データ「有り」を示す区間）でインクリメント動作を行い、２ポートＲＡＭ１のライトアドレスの生成を行う。但し、実際に書き込みが行われるアドレスは、入力データ変化点検出回路４と書き込みクロック制御回路６により、入力データに変化のあった場合のみに限定される。変化が無い場合は書き込みクロックが停止され、２ポートＲＡＭ１への書き込みは行われない。   In the processing on the write side, the write address counter 5 performs an increment operation in a section where the external write control signal WR_EN instructs writing (section indicating input data “present”), and generates a write address for the 2-port RAM 1. However, the address at which data is actually written is limited to the case where there is a change in input data by the input data change point detection circuit 4 and the write clock control circuit 6. When there is no change, the write clock is stopped and writing to the 2-port RAM 1 is not performed.

また変化点情報テーブル２は、ライトアドレスカウンタ５が示すテーブルアドレスに順次変化点情報を保存し、２ポートＲＡＭ１のアドレス毎に実際に書き込みが行われたかどうかを調べることが可能なテーブルを構築する。   In addition, the change point information table 2 stores the change point information sequentially at the table address indicated by the write address counter 5 and constructs a table that can check whether or not writing has actually been performed for each address of the 2-port RAM 1. .

読み出し側処理において、リードアドレスカウンタ７は外部読み出し制御信号ＲＤ＿ＥＮが読み出しを指示する区間でインクリメント動作を行い、２ポートＲＡＭ１のリードアドレス生成を行う。なお、読み出し側処理においても変化点情報テーブル２が参照され、入力データが書き込まれなかったアドレスに対しては読み出しクロック制御回路８により読み出しクロックが停止されることとなり、読み出しは行われない。   In the read side process, the read address counter 7 performs an increment operation in a section in which the external read control signal RD_EN instructs reading, and generates a read address for the 2-port RAM 1. Note that the change point information table 2 is also referred to in the reading side processing, and the reading clock is stopped by the reading clock control circuit 8 for the address where the input data has not been written, and reading is not performed.

続いて本発明の第二実施形態について、図２を参照して説明を行う。
第一実施形態においては、外部より入力されるクロック信号は１本（ＣＬＫ）のみであったが、この第二実施形態では、ＦＩＦＯメモリに対して書き込み要求を行うシステムと読み出し要求を行うシステムのクロックが異なる場合に対応するため、２本の外部クロック入力信号（ＷＲ＿ＣＬＫ，ＲＤ＿ＣＬＫ）を有する。ＷＲ＿ＣＬＫ信号は書き込み側の各処理で使用するクロック信号であり、入力データ変化点検出回路４、ライトアドレスカウンタ５、変化点情報テーブル２の各ＣＬＫ入力、書き込みクロック制御回路６のＣＬＫＩＮ入力、及びＦＵＬＬ／ＥＭＰＴＹ判定回路３のＲＤ＿ＣＬＫ入力にそれぞれ接続される。これらＷＲ＿ＣＬＫ信号、ＲＤ＿ＣＬＫ信号が入力される各々の回路は、基準となるクロック信号が異なるのみで処理自体は第一実施形態と同様の処理が行われる。 Next, a second embodiment of the present invention will be described with reference to FIG.
In the first embodiment, only one clock signal (CLK) is input from the outside, but in this second embodiment, there are a system for making a write request to a FIFO memory and a system for making a read request. In order to cope with the case where the clocks are different, two external clock input signals (WR_CLK, RD_CLK) are provided. The WR_CLK signal is a clock signal used in each process on the write side, and includes the input data change point detection circuit 4, the write address counter 5, the CLK input of the change point information table 2, the CLKIN input of the write clock control circuit 6, and the FULL. / EMPTY determination circuit 3 is connected to RD_CLK input. Each circuit to which the WR_CLK signal and the RD_CLK signal are input is different from the reference clock signal, and the process itself is the same as that of the first embodiment.

次に図３を参照し、第一実施形態のより具体的な実施例として、最大データ格納容量を８ビット、２５６ワードとした場合につき説明する。
外部より入力されるデータ信号ＤＩＮは、８つのディジタルフリップフロップ（ＤＦＦ）９−１〜９−８を介して、２ポートＲＡＭ１（８ビット、２５６ワード）の書き込みデータ入力ＤＩＮに入力されるとともに、入力データ変化点検出回路４にも入力される。入力データ変化点検出回路４は、保持機能付きＤＦＦ４０１−１〜４０１−８と比較回路４０２と論理積（ＡＮＤ）回路４０３によって構成され、保持機能付きＤＦＦ４０１−１〜４０１−８のＤ入力、並びに比較回路４０２の第１の入力Ａには外部入力データ信号ＤＩＮが接続され、比較回路４０２の第２の入力Ｂには保持機能付きＤＦＦ４０１−１〜４０１−８のＱ出力が接続される。 Next, a case where the maximum data storage capacity is 8 bits and 256 words will be described as a more specific example of the first embodiment with reference to FIG.
The data signal DIN input from the outside is input to the write data input DIN of the 2-port RAM 1 (8 bits, 256 words) via eight digital flip-flops (DFF) 9-1 to 9-8, It is also input to the input data change point detection circuit 4. The input data change point detection circuit 4 includes DFFs 401-1 to 401-8 with a holding function, a comparison circuit 402, and a logical product (AND) circuit 403, and the D inputs of the DFFs 401-1 to 401-8 with a holding function, The external input data signal DIN is connected to the first input A of the comparison circuit 402, and the Q outputs of the DFFs 401-1 to 401-8 with a holding function are connected to the second input B of the comparison circuit 402.

比較回路４０２の比較結果信号Ｓ２はＡＮＤ回路４０３の第１の入力に接続される。入力データ変化点検出回路４によって生成されるデータ変化点検出結果信号Ｓ３は、書き込みクロック制御回路６のＥＮ入力とリタイミングＤＦＦ１１を介して変化点情報テーブル２のＷＦＬＧ入力に接続される。外部入力の書き込み制御信号ＷＲ＿ＥＮは、入力データ変化検出回路４の保持機能付きＤＦＦ４０１−１〜４０１−８のＥＮ入力とＡＮＤ回路４０３の第２の入力に接続されるとともに、リタイミングＤＦＦ１０に接続される。またリタイミングＤＦＦ１０によってリタイミングされたＷＲ＿ＥＮ信号Ｓ４は、ライトアドレスカウンタ５のＥＮ入力と変化点情報テーブル２のＷＥＮ入力とＦＵＬＬ／ＥＭＰＴＹ判定回路３のＵＰ入力に接続される。ライトアドレスカウンタ５のカウント出力Ｑは、２ポートＲＡＭ１と変化点情報テーブル２のＷＡＤＤ入力にそれぞれ接続される。   The comparison result signal S2 of the comparison circuit 402 is connected to the first input of the AND circuit 403. The data change point detection result signal S3 generated by the input data change point detection circuit 4 is connected to the WFLG input of the change point information table 2 via the EN input of the write clock control circuit 6 and the retiming DFF11. The external input write control signal WR_EN is connected to the EN input of the DFFs 401-1 to 401-8 with a holding function of the input data change detection circuit 4 and the second input of the AND circuit 403, and is also connected to the retiming DFF10. The The WR_EN signal S4 retimed by the retiming DFF 10 is connected to the EN input of the write address counter 5, the WEN input of the change point information table 2, and the UP input of the FULL / EMPTY determination circuit 3. The count output Q of the write address counter 5 is connected to the 2-port RAM 1 and the WADD input of the change point information table 2, respectively.

外部入力の読み出し制御信号ＲＤ＿ＥＮは、リードアドレスカウンタ７のＥＮ入力と変化点情報テーブル２のＲＥＮ入力とリタイミングＤＦＦ１２にそれぞれ接続される。ＤＦＦ１２によってリタイミングされたＲＤ＿ＥＮ信号Ｓ５は、ＦＵＬＬ／ＥＭＰＴＹ判定回路３のＤＯＷＮ入力に接続される。またリードアドレスカウンタ７のカウント出力Ｑは変化点情報テーブル２のＲＡＤＤに接続されるとともに、リタイミングＤＦＦ１３−１〜１３−８を介して２ポートＲＡＭ１のＲＡＤＤ入力に接続される。変化点情報テーブル２より読み出された変化点情報信号Ｓ６は、読み出しクロック制御回路８のＥＮ入力に接続される。２ポートＲＡＭ１のＷＣＬＫ入力とＲＣＬＫ入力には、それぞれ書き込みクロック制御回路６のＣＬＫＯＵＴ出力と読み出しクロック制御回路８のＣＬＫＯＵＴ出力が接続される。また２ポートＲＡＭ１のＤＯＵＴ出力は、外部出力端子ＤＯＵＴに接続される。ＦＵＬＬ／ＥＭＰＴＹ判定回路３は、アップダウンカウンタ３−１、デコーダ３−２及びＮＯＲ回路３−３から構成され、アップダウンカウンタ３−１のＵＰ入力にはＤＦＦ１０によってリタイミングされたＷＲ＿ＥＮ信号Ｓ３が、ＤＯＷＮ入力にはＤＦＦ１２によってリタイミングされたＲＤ＿ＥＮ信号Ｓ５がそれぞれ接続される。アップダウンカウンタ３−１のカウント出力Ｑはデコーダ３−２の入力に接続される。デコーダ３−２のデコード結果（ＥＭＰＴＹ，ＦＵＬＬ信号）は、外部に出力されるとともに、ＮＯＲ３−３を介してアップダウンカウンタ３−１のＥＮ入力に接続される。   The externally input read control signal RD_EN is connected to the EN input of the read address counter 7, the REN input of the change point information table 2, and the retiming DFF 12. The RD_EN signal S5 retimed by the DFF 12 is connected to the DOWN input of the FULL / EMPTY determination circuit 3. The count output Q of the read address counter 7 is connected to the RADD of the change point information table 2 and also connected to the RADD input of the 2-port RAM 1 via the retiming DFFs 13-1 to 13-8. The change point information signal S6 read from the change point information table 2 is connected to the EN input of the read clock control circuit 8. The CLKOUT output of the write clock control circuit 6 and the CLKOUT output of the read clock control circuit 8 are connected to the WCLK input and RCLK input of the 2-port RAM 1, respectively. The DOUT output of the 2-port RAM 1 is connected to the external output terminal DOUT. The FULL / EMPTY determination circuit 3 includes an up / down counter 3-1, a decoder 3-2, and a NOR circuit 3-3. The WR_EN signal S3 retimed by the DFF 10 is supplied to the UP input of the up / down counter 3-1. The RD_EN signal S5 retimed by the DFF 12 is connected to the DOWN input. The count output Q of the up / down counter 3-1 is connected to the input of the decoder 3-2. The decoding result (EMPTY, FULL signal) of the decoder 3-2 is output to the outside and connected to the EN input of the up / down counter 3-1 through the NOR3-3.

図４は、図３の書き込みクロック制御回路６と読み出しクロック制御回路８の具体的構成を示す回路図である。両クロック制御回路はＤＦＦ６０１とインバータ６０２と論理和（ＯＲ）回路６０３とにより構成され、入力ＥＮが論理値１の場合は入力ＣＬＫＩＮに入力されるクロックがＣＬＫＯＵＴに出力され、入力ＥＮが論理値「０」の場合は論理値「１」がＣＬＫＯＵＴに出力される。従って図３における２ポートＲＡＭ１の書き込みクロックと読み出しクロックには、それぞれデータ変化点検出回路Ｓ３と変化点テーブル参照結果Ｓ６とが論理値「１」の場合のみクロックが供給される。   FIG. 4 is a circuit diagram showing a specific configuration of the write clock control circuit 6 and the read clock control circuit 8 of FIG. Both clock control circuits are composed of a DFF 601, an inverter 602, and a logical sum (OR) circuit 603, and when the input EN is a logical value 1, the clock input to the input CLKIN is output to CLKOUT, and the input EN is a logical value “ In the case of “0”, a logical value “1” is output to CLKOUT. Therefore, the clock is supplied to the write clock and the read clock of the 2-port RAM 1 in FIG. 3 only when the data change point detection circuit S3 and the change point table reference result S6 are logical values “1”, respectively.

図５は、図３の変化点検出回路４で使用される比較回路４０２の具体的構成を示す回路図である。比較回路４０２は排他的論理和（ＥＸＯＲ）４０２−１〜４０２−８と８入力論理和（ＯＲ）回路４０２−９から構成される。そして出力Ｙには、入力ＡとＢのデータ値が不一致の場合に論理値「１」が、一致の場合に論理値「０」が出力される。従って図３におけるデータ変化点検出情報Ｓ３は、入力データ信号ＤＩＮに変化が現れた場合は論理値「１」が、変化が無い場合は論理値「０」がそれぞれ出力される。   FIG. 5 is a circuit diagram showing a specific configuration of the comparison circuit 402 used in the change point detection circuit 4 of FIG. The comparison circuit 402 includes exclusive OR (EXOR) 402-1 to 402-8 and an 8-input OR (OR) circuit 402-9. In the output Y, a logical value “1” is output when the data values of the inputs A and B do not match, and a logical value “0” is output when they match. Therefore, the data change point detection information S3 in FIG. 3 outputs a logical value “1” when a change appears in the input data signal DIN, and a logical value “0” when there is no change.

図６は、図３における変化点情報テーブル２の具体的構成を示す回路図である。変化点情報テーブル２はデコーダ２０１と、ＡＮＤ回路２０２−１〜２０２−２５６と、保持機能付きＤＦＦ２０３−１〜２０３−２５６のＤ入力にＷＦＬＧ信号が接続され、保持機能付きＤＦＦ２０３−１〜２０３−２５６のＥＮ入力には、ＡＮＤ回路２０２−１〜２０２−２５６を介してＷＡＤＤ信号のデコード結果が接続される。また、ＡＮＤ回路２０２−１〜２０２−２５６の各ＷＥＮ入力が論理値１の場合において、保持機能付きＤＦＦ２０３−１〜２０３−２５６の中からＷＡＤＤ信号の値と１対１に対応するＤＦＦが選択され、ＷＦＬＧ信号より入力される変化点情報が格納される。また、保持機能付きＤＦＦ２０３−１〜２０３−２５６のＱ出力は、セレクタ２０４とＡＮＤ回路２０５を介してＲＦＬＧ信号として出力される。これによりＲＥＮ信号が論理値「１」の場合において、ＲＡＤＤ信号の値と１対１に対応するＤＦＦが選択され、変化点情報の読み出しが行われる。   FIG. 6 is a circuit diagram showing a specific configuration of the change point information table 2 in FIG. The change point information table 2 includes a decoder 201, AND circuits 202-1 to 202-256, and DFFs 203-1 to 203-256 with holding function connected to D inputs of the WFLG signal, and DFFs 203-1 to 203- with holding function. The decoding result of the WADD signal is connected to the EN input of 256 via the AND circuits 202-1 to 202-256. Also, when each WEN input of the AND circuits 202-1 to 202-256 is a logical value 1, a DFF corresponding to the value of the WADD signal is selected from the DFFs 203-1 to 203-256 with a holding function. The change point information input from the WFLG signal is stored. Further, the Q outputs of the DFFs 203-1 to 203-256 with a holding function are output as RFLG signals via the selector 204 and the AND circuit 205. As a result, when the REN signal has a logical value “1”, the DFF corresponding to the RADD signal value on a one-to-one basis is selected, and the change point information is read out.

続いて、本実施例の動作について、図７及び図８のタイミングチャートを参照して説明する。   Next, the operation of this embodiment will be described with reference to the timing charts of FIGS.

時刻０において、リセット信号（論理値「０」）が入力端子ＲＳＴを介して入力されると、ライトアドレスカウンタ５、リードアドレスカウンタ７、アップダウンカウンタ３−１の各カウント値と変化点情報テーブル２の各ＤＦＦの値は全て「０」に初期化される。   When a reset signal (logic value “0”) is input via the input terminal RST at time 0, the count values and change point information tables of the write address counter 5, the read address counter 7, and the up / down counter 3-1. The value of each DFF of 2 is initialized to “0”.

書き込み側の処理において、時刻２〜９の間に入力端子ＤＩＮに対しタイムチャートに示すような変化点を持つデータＤ１〜Ｄ８と書き込み要求（ＷＲ＿ＥＮ＝論理値「１」）が８ワード分入力されると、入力データ変化点検出回路４によって生成される変化点検出結果信号Ｓ３は、時刻２〜３、７〜９で論理値「１」（入力データに「変化あり」）となる。ライトアドレスカウンタ５は、リタイミングされたＷＲ＿ＥＮ信号が論理値「１」をとる間（８クロックサイクルの間）カウントアップを行い、２ポートＲＡＭ１と変化点情報テーブル２の書き込みアドレス信号を生成する。   In the processing on the writing side, data D1 to D8 having a change point as shown in the time chart and a write request (WR_EN = logical value “1”) are input into the input terminal DIN for 8 words between times 2 and 9. Then, the change point detection result signal S3 generated by the input data change point detection circuit 4 becomes a logical value “1” (input data “changed”) at times 2-3 and 7-9. The write address counter 5 counts up while the retimed WR_EN signal takes a logical value “1” (for 8 clock cycles), and generates a write address signal for the 2-port RAM 1 and the change point information table 2.

書き込みクロック制御回路６は、データ変化点検出結果信号Ｓ３をもとに時刻３〜４、８〜１０でのみ２ポートＲＡＭ１への書き込みクロックの供給を行う。従って２ポートＲＡＭに格納されるデータは、Ｄ１〜Ｄ２とＤ６〜Ｄ８（２ポートＲＡＭ１：ＤＩＮ波形の↓印箇所のデータ）のみとなる。また、その時の書き込みアドレスは０〜１と５〜７である。変化点情報テーブル２には、時刻３〜４、８〜１０において２ポートＲＡＭ１に対して書き込み行われたアドレスと同一のテーブルアドレスに対して変化点有り（格納データ有り）を示す論理値「１」が書き込まれる。時刻５〜７では変化点無し（格納データ無し）を示す論理値「０」が書き込まれる。   The write clock control circuit 6 supplies the write clock to the 2-port RAM 1 only at times 3 to 4 and 8 to 10 based on the data change point detection result signal S3. Therefore, the data stored in the 2-port RAM is only D1-D2 and D6-D8 (2-port RAM 1: data at the ↓ mark portion of the DIN waveform). The write addresses at that time are 0 to 1 and 5 to 7. The change point information table 2 includes a logical value “1” indicating that there is a change point (with stored data) for the same table address as the address written to the 2-port RAM 1 at times 3 to 4 and 8 to 10. "Is written. At times 5 to 7, a logical value “0” indicating no change point (no stored data) is written.

一方、読み出し側処理において、読み出し要求（ＲＤ＿ＥＮ＝論理値「１」）が８ワード分（時刻５〜１２）入力されると、リードアドレスカウンタ７はＲＤ＿ＥＮ信号が論理値「１」の間（８クロックサイクルの間）にカウントアップを行い、変化点情報テーブル２と２ポートＲＡＭ１の読み出しアドレス信号を生成する。読み出しクロック制御回路８は、変化点情報テーブル２より参照される２ポートＲＡＭ１のアドレス毎のデータ格納情報（論理値「１」の場合、格納データ有り）をもとに、時刻６〜７、１１〜１３でのみ読み出しクロックを２ポートＲＡＭ１に供給する。従って、２ポートＲＡＭ１から読み出されるデータは、Ｄ１〜Ｄ２とＤ６〜Ｄ８（２ポートＲＡＭ１：ＤＯＵＴ波形の↓印箇所のデータ）のみとなる。但し、時刻９〜１１で出力するＤ３〜Ｄ５のデータ（Ｄ２と同一値の連続データ箇所）については、２ポートＲＡＭ１から読み出しを行わない代わりに、２ポートＲＡＭ１においてＤ２読み出し後のクロック停止と同時にＤ２の値が保持されるため、出力を得ることができる。   On the other hand, when a read request (RD_EN = logical value “1”) is input for 8 words (time 5 to 12) in the read-side process, the read address counter 7 has the RD_EN signal between the logical value “1” (8 During the clock cycle), the change point information table 2 and the read address signal of the 2-port RAM 1 are generated. The read clock control circuit 8 uses the data storage information for each address of the 2-port RAM 1 referenced from the change point information table 2 (there is storage data in the case of the logical value “1”) at times 6 to 7, 11. The read clock is supplied to the 2-port RAM 1 only at .about.13. Therefore, the data read from the 2-port RAM 1 is only D1 to D2 and D6 to D8 (2-port RAM1: data at the ↓ mark portion of the DOUT waveform). However, D3 to D5 data (continuous data portions having the same value as D2) output at times 9 to 11 are not read from the 2-port RAM 1, but at the same time as the clock stop after reading D2 in the 2-port RAM 1. Since the value of D2 is held, an output can be obtained.

本発明のＦＩＦＯメモリ制御装置の第一実施形態を示すブロック図である。It is a block diagram which shows 1st embodiment of the FIFO memory control apparatus of this invention. 本発明の第二実施形態を示すブロック図である。It is a block diagram which shows 2nd embodiment of this invention. 第一実施形態をさらに具体的な構成を示す詳細回路構成図である。FIG. 3 is a detailed circuit configuration diagram showing a more specific configuration of the first embodiment. 本発明における書き込みクロック制御回路及び読み出しクロック制御回路の具体的構成を示す詳細回路構成図である。It is a detailed circuit block diagram which shows the specific structure of the write clock control circuit and read clock control circuit in this invention. 比較回路の具体的構成を示す詳細回路構成図である。It is a detailed circuit block diagram which shows the specific structure of a comparison circuit. 変化点情報テーブルの具体的構成を示す詳細回路構成図である。It is a detailed circuit block diagram which shows the specific structure of a change point information table. 第一実施形態における書き込み側処理の動作を示すタイミングチャートである。It is a timing chart which shows the operation | movement of the write side process in 1st embodiment. 第一実施形態における読み出し側処理及びＦＵＬＬ・ＥＭＰＴＹ判定の動作を示すタイミングチャートである。It is a timing chart which shows the operation | movement of the reading side process and FULL / EMPTY determination in 1st embodiment. 従来のＦＩＦＯメモリ制御装置の具体的構成を示す詳細回路構成図である。It is a detailed circuit block diagram which shows the specific structure of the conventional FIFO memory control apparatus.

符号の説明Explanation of symbols

１ ２ポートＲＡＭ
２ 変化点情報テーブル
３ ＦＵＬＬ／ＥＭＰＴＹ判定回路
４ 入力データ変化点検出回路
５ ライトアドレスカウンタ
６ 書き込みクロック制御回路
７ リードアドレスカウンタ
８ 読み出しクロック制御回路
９ ＤＦＦ
１０ ＤＦＦ
１１ ＤＦＦ
１２ ＤＦＦ
１３ ＤＦＦ
２１ ホストデータバス
２２ ＡＴＡ／ＡＴＰＩデータレジスタ
２３ リードコントロール部
２４ ライトコントロール部
２５ ＦＩＦＯ
２６ ＦＩＦＯ内の分割エリア
２７ データ一致検出部
２８ ＦＩＦＯコントロール部
２９ エリアレジスタ
３０ 内部データバス
1 2-port RAM
2 Change point information table 3 FULL / EMPTY determination circuit 4 Input data change point detection circuit 5 Write address counter 6 Write clock control circuit 7 Read address counter 8 Read clock control circuit 9 DFF
10 DFF
11 DFF
12 DFF
13 DFF
21 Host Data Bus 22 ATA / ATPI Data Register 23 Read Control Unit 24 Write Control Unit 25 FIFO
26 Divided area in FIFO 27 Data match detection unit 28 FIFO control unit 29 Area register 30 Internal data bus

Claims (3)

外部からの書き込み要求信号に応じて入力データを複数ポートを有する書き込み可能なメモリに順次格納し、読み出し要求信号に応じて前記複数ポートを有する書き込み可能なメモリに格納された順序で読み出すＦＩＦＯメモリにおいて、
前記入力データの変化点を検出し変化点情報を生成する変化点検出手段と、前記変化点検出手段より与えられる前記変化点情報を基に前記複数ポートを有する書き込み可能なメモリの書き込みクロック供給／停止制御を行う書き込みクロック制御手段と、前記変化点情報を記憶する変化点情報記憶手段と、前記複数ポートを有する書き込み可能なメモリ及び前記変化点情報記憶手段に与える書き込みアドレスを、前記書き込み要求信号が入力されている間、順次インクリメントして出力する書き込みアドレス生成手段と、前記複数ポートを有する書き込み可能なメモリ及び前記変化点情報記憶手段に与える読み出しアドレスを、前記読み出し要求信号が入力されている間、順次インクリメントして出力する読み出しアドレス生成手段と、前記変化点情報記憶手段から出力された変化点情報を元に前記複数ポートを有する書き込み可能なメモリの読み出しクロックの供給／停止制御を行う読み出しクロック制御手段と、前記書き込み要求信号及び前記読み出し要求信号に基づいて前記複数ポートを有する書き込み可能なメモリの格納データ量を監視するデータ量監視手段とにより構成されることを特徴とするＦＩＦＯメモリ制御装置。 In a FIFO memory in which input data is sequentially stored in a writable memory having a plurality of ports in accordance with a write request signal from the outside, and read in the order stored in the writable memory having the plurality of ports in response to a read request signal ,
Change point detection means for detecting a change point of the input data and generating change point information, and supply of a write clock for a writable memory having the plurality of ports based on the change point information given from the change point detection means Write clock control means for performing stop control, change point information storage means for storing the change point information, a writable memory having the plurality of ports, and a write address given to the change point information storage means, the write request signal The read request signal is inputted to the write address generating means for sequentially incrementing and outputting, the writable memory having the plurality of ports, and the read address to be given to the change point information storage means. Read address generating means for sequentially incrementing and outputting, and Read clock control means for controlling supply / stop of the read clock of the writable memory having the plurality of ports based on the change point information output from the conversion point information storage means, and the write request signal and the read request signal A FIFO memory control device comprising: a data amount monitoring means for monitoring a storage data amount of a writable memory having the plurality of ports based on the data. 前記書き込み要求信号が書き込み要求を示し、かつ前記入力データが変化した場合にのみ、変化後に到来する新たな入力データを、前記複数ポートを有する書き込み可能なメモリの前記書き込みアドレス生成手段が示すアドレスに対して書き込み、前記読み出し要求信号が読み出し要求を示し、かつ前記入力データが書き込まれたか否かを前記読み出しアドレス生成手段が示すアドレス毎に前記変化点情報記憶手段を参照・確認し、書き込みが行われたアドレスに対してのみ該複数ポートを有する書き込み可能なメモリからデータを読み出すことを特徴とする、請求項１記載のＦＩＦＯメモリ制御回路。 Only when the write request signal indicates a write request and the input data changes, new input data that arrives after the change is sent to the address indicated by the write address generation means of the writable memory having the plurality of ports. and writing, the read request signal indicates a read request, and the point information storage means referenced and checks whether the input data is written into each address indicated by the read address generating means, the write row against 2. The FIFO memory control circuit according to claim 1, wherein data is read from a writable memory having the plurality of ports only for a specified address. 前記複数ポートを有する書き込み可能なメモリに対して、書き込みが行われない場合は前記書き込みクロック制御手段が書き込みクロックを停止し、読み出しが行われない場合は前記読み出しクロック制御手段が読み出しクロックを停止することを特徴とする、請求項１あるいは２に記載のＦＩＦＯメモリ制御装置。 When writing is not performed on the writable memory having the plurality of ports, the writing clock control unit stops the writing clock, and when reading is not performed, the reading clock control unit stops the reading clock. The FIFO memory control device according to claim 1 or 2, wherein
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