JP4360702B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＳＯＩ（Semiconductor On Insulator）型のMOSFET（MOS型電界効果トランジスタ）を有する半導体装置に関する。
【０００２】
【従来の技術】
図２７は、この発明の背景の一つとなる従来の半導体装置の正面断面図である。この装置１５１では、半導体基板８１の上に、絶縁層８２が形成され、さらに絶縁膜８２の上に、シリコンを母材とするＳＯＩ層８３が形成されている。すなわち、装置１５１は、ＳＯＩ型の半導体装置として構成されている。
【０００３】
図２７が示すように、装置１５１には、ｎチャネル型のMOSFETが作り込まれている。ＳＯＩ層８３には、ｎ型のソース領域８４、ｐ導電型のボディ領域８６、および、ｎ導電型のドレイン領域８５が備わっている。そして、ボディ領域８６は、ソース領域８４とドレイン領域８５とに挟まれるように形成されている。ソース・ドレイン領域８４，８５の各々には、ｎ-導電型の低濃度領域８８，８９と、ｎ+導電型の高濃度領域８７，９０とが含まれている。
【０００４】
ボディ領域８６には、ゲート絶縁膜９７を挟んで、ゲート電極９３が対向している。また、ゲート電極９３およびゲート絶縁膜９７の側面には、サイドウォール９４が形成されている。ソース領域８４には、ソース電位Ｖｓを供給するソース電極が接続され、ドレイン領域８５には、ドレイン電位Ｖｄを供給するドレイン電極が接続されている。
【０００５】
図２７が示すように、ボディ領域８６には、ｐｎ接合に沿って、空乏層９２が形成される。しかしながら、ＳＯＩ層８３が、十分に厚く形成されているために、空乏層９２は、ボディ領域８６の全体を占めるには至らず、ボディ領域８６の下層部には、キャリアとしてのホールを含むｐ型半導体領域９１が残されている。
【０００６】
すなわち、装置１５１に備わるＳＯＩ型のMOSFETは、部分空乏化モード（Partially Depleted Mode；以下において「PDモード」と略称する）で動作するMOSFETとして構成されている。PDモードで動作するMOSFETは、空乏層９２が絶縁膜８２に達しないので、その特性は、バルク(Bulk)型のMOSFETと略同等となる。
【０００７】
図２８に、バルク型のMOSFETを備える周知の半導体装置を例示する。この装置１５２には、半導体基板８１、絶縁膜８２、および、ＳＯＩ層８３を含む多層構造の基板は、備わっておらず、代わりに、単一の半導体基板９５が備わっている。そして、この半導体基板９５の上層部に、ソース・ドレイン領域８４，８５、および、ボディ領域８６が、選択的に形成されている。
【０００８】
図２８が示すように、バルク型のMOSFETにおいては、空乏層９２の下方に、ホールを含んだ広大なｐ型半導体領域９６が存在する。バルク型のMOSFETは、この点で、PDモードで動作するMOSFETと共通しており、それに由来して、特性の上でも近似している。
【０００９】
これに対して、図２９に示される、さらに別の従来装置１５３では、ＳＯＩ層８３が、図２７の装置１５１よりも、はるかに薄く設定されている。このため、装置１５２に備わるMOSFETでは、空乏層９２が絶縁膜８２へ達する。すなわち、装置１５３に備わるＳＯＩ型のMOSFETは、完全空乏化モード（Fully Depleted Mode；以下において「FDモード」と略称する）で動作するMOSFETとして構成されている。
【００１０】
FDモードで動作するMOSFET（以下、「FDモードのMOSFET」とも記載する）は、空乏層９２が絶縁膜８２に達しているので、PDモードで動作するMOSFET（以下、「PDモードのMOSFET」とも記載する）とは異なり、理想的なＳファクタが得られるという利点がる。Ｓファクタは、「サブスレッショルド係数」とも称され、図３０のグラフに示されるように、主電流Ｉｄの対数とゲート電位Ｖｇとの間の関係を示す遷移曲線における、立ち上がり部の傾きＳとして定義される。Ｓファクタが小さいほど、遷移曲線の立ち上がりが鋭くなり、望ましいスイッチング特性が得られる。
【００１１】
【発明が解決しようとする課題】
しかしながら、FDモードのMOSFETは、ＳＯＩ層８３が薄く設定されるために、ソース・ドレイン領域８４，８５の電気抵抗が高くなり、その結果、バルク型のMOSFETよりも、実質的な特性が劣る場合があるという問題点があった。また、主電極をソース・ドレイン領域８４，８５へ接続するためのコンタクトホールを形成する工程において、ＳＯＩ層８３が薄いために、コンタクトホールがＳＯＩ層８３を貫通し、絶縁膜８２へ達し易いという問題点があった。すなわち、ソース・ドレイン領域８４，８５へ主電極を接続するのが困難であるという問題点があった。
【００１２】
さらに、ソース・ドレイン領域８４，８５と主電極との間の接触抵抗を低くするために、ソース・ドレイン領域８４，８５の表面にシリサイド層を形成しようとしても、ＳＯＩ層８３が薄いために、シリサイド層が絶縁膜８２へ達しやすいという問題点があった。シリサイド層が絶縁膜８２へ達すると、当然ながら、シリサイド層は、剥がれやすくなる。
【００１３】
これに対して、PDモードのMOSFETでは、ＳＯＩ層８３が厚く形成されるので、FDモードのMOSFETに見られた上記した問題点は生じない。しかしながら、PDモードのMOSFETでは、MOSFETの利点である小さいＳファクタは得られない。さらに、PDモードのMOSFETでは、空乏層９２の直下のｐ型半導体領域９１が、フローティングとなっており、そのために、ｐ型半導体領域９１とゲート電極９３の間に静電容量が形成される。その結果、ゲート閾電圧が変動するという問題点があった。
【００１４】
また、ｐ型半導体領域９１にはホールが蓄積されるので、寄生的に発生しているｎｐｎ型のバイポーラトランジスタが、導通し易いという問題点があった。寄生バイポーラトランジスタが導通すると、リーク電流が増大する。
【００１５】
この発明は、従来の装置における上記した問題点を解消するためになされたもので、従来のPDモードおよびFDモードのMOSFETの双方の利点を両立的に実現する半導体装置を得ることを目的とする。
【００１６】
【課題を解決するための手段】
第１の発明の装置は、ＳＯＩ層を有する半導体チップに回路要素が形成されている半導体装置において、前記回路要素として、 MOSFETと電源部とを備え、前記MOSFETは、前記ＳＯＩ層に選択的に形成された、ソース領域、ドレイン領域、および、前記ソース領域と前記ドレイン領域とに挟まれたボディ領域を備え、前記ＳＯＩ層の厚さは、前記ボディ領域がフローティングの条件下および前記ソース領域と同一の電位が付与された条件下では完全空乏化しない大きさに、設定されており、前記電源部は、一定の大きさの電圧を生成し、前記ソース領域と前記ボディ領域との間に、前記ボディ領域に発生する空乏層を拡大する向きに、前記電圧を供給し、かつ、前記MOSFETの動作時に前記ボディ領域が完全空乏化する前記電圧を供給する。
【００２５】
第２の発明の装置は、第１の発明の半導体装置において、前記ＳＯＩ層の厚さＴsoiと、前記ＭＯＳＦＥＴのチャネル幅Ｗとの関係は、「Ｗ／Ｔsoi＞８」となるように設定されている。
第３の発明の装置は、第２の発明の半導体装置において、前記MOSFETのチャネル長Ｌとチャネル幅Ｗの比率Ｌ／Ｗが、飽和開始比率よりも小さく設定されている。
第４の発明の装置は、第３の発明の半導体装置において、前記電圧が、前記MOSFETのゲート閾電圧が飽和する高さに設定されている。
第５の発明の装置は、第３または第４の発明の半導体装置において、前記MOSFETが、前記ボディ領域に絶縁層を挟んで対向し、しかも、中間ギャップ材料で構成されるゲート電極を、さらに備えている。
第６の発明の装置は、第２ないし第５のいずれかの発明の半導体装置において、前記半導体装置は、外部から電圧の供給を受け、当該電圧を前記ソース領域と前記ボディ領域へと中継する端子を、さらに備えている。
第７の発明の装置は、第２ないし第６のいずれかの発明の半導体装置において、前記ソース領域および前記ドレイン領域の表面に半導体金属化合物層が形成されている。
【００２６】
【発明の実施の形態】
＜1.実施の形態１＞
はじめに、実施の形態１の半導体装置について説明する。
【００２７】
＜1-1.装置の特徴的な構成と動作＞
図１は、実施の形態１の半導体装置の正面断面図である。この装置３０では、半導体基板１の上に絶縁層２が形成され、さらに絶縁膜２の上にＳＯＩ層３が形成されている。すなわち、この装置３０は、ＳＯＩ型の半導体装置として構成されている。半導体基板１は、例えば、シリコン基板である。また、絶縁膜２は、通常において、「埋め込み酸化膜」とも称され、例えば、シリコン酸化物の膜として構成される。さらに、ＳＯＩ層３は、例えば、シリコン層として構成される。
【００２８】
この装置３０には、ｎチャネル型のMOSFET３２が作り込まれている。すなわち、上主面と下主面とを規定するＳＯＩ層３には、これらの主面に沿って、ｎ型のソース領域４、ｐ導電型のボディ領域５、および、ｎ導電型のドレイン領域６が形成されている。ボディ領域５は、ソース領域４とドレイン領域６とに挟まれている。言い換えると、ボディ領域５は、ソース領域４とドレイン領域６とを、互いに分離するように形成されている。
【００２９】
ＳＯＩ層３の上主面の中でボディ領域５が露出する部分、すなわち、ボディ領域５の露出面の上には、ゲート絶縁膜１９が形成されており、このゲート絶縁膜１９の上にゲート電極１３が形成されている。すなわち、ゲート電極１３は、ゲート絶縁膜１９を挟んで、ボディ領域５の露出面に対向している。
【００３０】
ゲート電極１３およびゲート絶縁膜１９の側面には、絶縁体で構成されるサイドウォール１４が形成されている。ＳＯＩ層３がシリコン層として構成されるときには、ゲート絶縁膜１９は、好ましくは、シリコン酸化物で構成される。また、ゲート電極１３は、不純物がドープされた多結晶半導体層２０を備えている。この多結晶半導体層２０は、好ましくは、不純物がドープされたポリシリコン層である。さらに、サイドウォール１４は、好ましくは、シリコン酸化物で構成される。
【００３１】
ソース・ドレイン領域４，６（本明細書では、ソース領域４およびドレイン領域６の双方を、「ソース・ドレイン領域」と総称する）は、例えば、次のようにして形成される。まず、ＳＯＩ層３がｐ導電型のシリコン基板として絶縁膜２の上に形成され、その後、ゲート絶縁膜１９およびゲート電極１３が、ＳＯＩ層３の上主面の所定の部位の上に形成される。
【００３２】
つづいて、ゲート電極１３を遮蔽体として用いることによって、リンなどのｎ型不純物が、ＳＯＩ層３の上主面に選択的に、低濃度で注入され、さらに拡散される。その結果、ｎ-導電型の低濃度領域８，９が形成される。このとき、低濃度領域８，９は、ゲート電極１３の直下にｐ導電型の半導体領域を残すように、ＳＯＩ層３の上主面に選択的に露出する。低濃度領域８，９は、図１が示すように、ＳＯＩ層３の下主面に達しないように、浅く形成されてよい。
【００３３】
つぎに、ゲート電極１３およびゲート絶縁膜１９の側面に、サイドウォール１４が形成される。その後、ゲート電極１３およびサイドウォール１４を遮蔽体として用いることによって、リンなどのｎ型不純物が、ＳＯＩ層３の上主面に選択的に、高濃度で注入され、さらに拡散される。その結果、ｎ+導電型の高濃度領域７，１０が形成される。高濃度領域７，１０は、ＳＯＩ層３の上主面に選択的に露出するとともに、ＳＯＩ層３の下主面へ達するように、深く形成される。
【００３４】
その結果、ゲート電極１３の下方には、ｐ型の半導体領域が、ボディ領域５として残されることとなる。また、高濃度領域７，１０は、ＳＯＩ層３の上主面の中での高濃度領域７，１０の端縁が、低濃度領域８，９の端縁よりも、後退した位置を占めるように形成される。すなわち、ボディ領域５とソース・ドレイン領域４，６との間のｐｎ接合は、少なくとも、ＳＯＩ層３の上層部では、ボディ領域５と低濃度領域８，９との間のｐｎ接合として形成される。
【００３５】
ソース・ドレイン領域４，６の本来の機能を実現するためだけであれば、高濃度領域７，１０のみが形成されれば足りる。しかしながら、ｐｎ接合に沿って形成される空乏層に印加される電界は、ｐ層およびｎ層の各々における不純物濃度が高いほど強い。電界が強いと、装置の耐圧などに好ましくない影響を及ぼすこととなる。これに対して、低濃度領域８，９が形成されると、空乏層の電界が弱められることとなる。ボディ領域５の中では、その上層部以外には、電流は流れないので、上層部のみが、低濃度領域８，９と、接合を形成しておれば十分である。
【００３６】
以上の工程を通じて、ソース・ドレイン領域４，６およびボディ領域５が形成される。ＳＯＩ層３の上主面の中で、ゲート絶縁膜１９にもサイドウォール１４にも覆われない高濃度領域７，１０の露出面（表面）には、シリサイド層（一般には、半導体金属化合物層）２１，２２が形成されている。同様に、多結晶半導体層２０の上面にも、シリサイド層（一般には、半導体金属化合物層）２３が形成されている。これらの、シリサイド層２１，２２，２３は、高濃度領域７，１０の露出面、および、多結晶半導体層２０の上面に、従来周知のシリサイド化処理を施すことによって、形成される。
【００３７】
シリサイド層２１，２２、ゲート電極（多結晶半導体層２０とシリサイド層２３を含む）１３、および、サイドウォール１４の表面は、絶縁層１７によって覆われている。そして、絶縁層１７に形成されたコンタクトホールを通じて、ソース電極（主電極）１５およびドレイン電極（主電極）１７が、シリサイド層２１および２２に、それぞれ、接続されている。すなわち、ソース・ドレイン領域４，６は、抵抗の低いシリサイド層２１，２２を通じて、主電極１５，１６へと、それぞれ接続されている。これによって、ソース・ドレイン領域４，６と主電極１５，１６との間の接触抵抗が、低く抑えられている。
【００３８】
図１に示すように、ボディ領域５には、ｐｎ接合に沿って、空乏層１２が形成される。空乏層１２は、低濃度領域９に隣接する領域では厚く、高濃度領域１０に隣接する領域では薄くなる。ボディ領域５がフローティングの条件下にあるときも、ソース領域４と同一の電位を付与された条件下にあるときも、空乏層１２は、ボディ領域５の全体を占めるには至らず、ボディ領域５の下方、すなわち、ＳＯＩ層３の下主面に近い領域には、空乏層が形成されないｐ型半導体領域１１が残っている。
【００３９】
すなわち、装置３０では、ＳＯＩ層３の厚さは、PDモードで動作する従来装置１５１のＳＯＩ層８３の厚さと、同等の大きさに設定されている。しかしながら、この装置３０に形成されているMOSFET３２では、ソース電極１５に印加される電位であるソース電位Ｖｓ、および、ドレイン電極１６に印加される電位であるドレイン電位Ｖｄのいずれとも異なる電位が、ボディ電位Ｖｂとして、ボディ領域５へ供給可能となっている。この点において、装置３０は、従来装置１５１とは、特徴的に異なっている。
【００４０】
図２は、MOSFET３２の各電極に印加される電位の間の関係の一例を示している。図２に示されるように、例えば、ソース電位Ｖｓとして、接地電位（ゼロ電位）GNDが供給される。そして、ドレイン電極１６は、例えば、負荷Ｒを通じて電源電位Ｖｃｃへと接続され、それによって、ドレイン電位Ｖｄとして、主電流（ドレイン電流）Ｉｄに依存した電位が印加される。そして、ゲート電極１３には、ゲート電位Ｖｇとして、制御信号が印加される。負荷Ｒは、例えば、他のMOSFETである。
【００４１】
ゲート電位Ｖｇが、MOSFET３２に固有の正のゲート閾電圧Ｖｔｈを超えて高いときには、ボディ領域５の上層部に反転層（「チャネル」とも称される）が形成され、主電流Ｉｄが流れる。すなわち、MOSFET３２が導通状態となる。ゲート電位Ｖｇが、ゲート閾電圧Ｖｔｈよりも低いときには、ボディ領域５には反転層は形成されず、主電流Ｉｄは、実質的に流れない。すなわち、MOSFET３２が遮断状態となる。このように、MOSFET３２では、ゲート電位Ｖｇの大きさに応じて、主電流Ｉｄの大きさが制御される。
【００４２】
MOSFET３２では、さらに、ボディ電位Ｖｂとして、ソース電位Ｖｓよりも十分に低い、負の電位が供給される。すなわち、十分に高い基板バイアスが印加される。その結果、ボディ領域５では、空乏層１２が拡大して、ＳＯＩ層３の下主面にまで達する結果、ボディ領域５が完全空乏化される。すなわち、MOSFET３２は、動作時においては、FDモードのMOSFETと同等となる。言い換えると、MOSFET３２は、PDモードのMOSFETと同等に形成され、FDモードとして使用される。
【００４３】
このように、MOSFET３２は、FDモードとして動作するので、従来装置１５３と同様に、理想的なＳファクタが得られる。すなわち、望ましいスイッチング特性が得られる。また、ｐ型半導体領域１１を通じてリーク電流が流れるという問題も、ゲート閾電圧Ｖｔｈが変動し易いという問題も、生起しない。
【００４４】
さらに、MOSFET３２は、PDモードのMOSFETと同様に、ＳＯＩ層３が厚く形成されるので、ソース・ドレイン領域４，６の抵抗が低く、このため、ソース・ドレイン領域４，６の抵抗に由来する特性の劣化の問題を生起しない。また、主電極１５，１６を埋め込むためのコンタクトホールが、ＳＯＩ層３を貫通するという問題も解消され、主電極１５，１６とソース・ドレイン領域４，６との良好な接触が実現する。
【００４５】
さらに、ＳＯＩ層３が厚く形成されるので、シリサイド層２１，２２が、ＳＯＩ層３の下主面にまで達することなく、図１および図２に示すように、ソース・ドレイン領域４，６の露出面に、容易に形成され得る。すなわち、シリサイド層２１，２２を、剥がれ難い安定した形態で形成することが、容易である。このように、装置３０は、従来装置１５１および１５３の双方の問題点を解消し、双方の利点を両立的に実現する。
【００４６】
図３は、装置３０の全体構成を示す概略図である。装置３０には、半導体基板１、絶縁膜２、および、ＳＯＩ層３を有する（すなわち、ＳＯＩ型の）単一の半導体チップ３１が備わっている。そして、この半導体チップ３１の中に、上記したMOSFET３２が作り込まれている。MOSFET３２は、単数であっても複数であっても良い。また、通常においては、MOSFET３２以外に、図示しない他のMOSFETが、同一の半導体チップ３１の中に作り込まれている。
【００４７】
この装置３０には、半導体チップ３１に作り込まれる各種の素子に、外部から、接地電位GNDを供給するための接地電位端子３３、および、正の電源電位Ｖｃｃを供給するための電源電位端子３５の他に、ボディ電位Ｖｂを供給するためのボディ電位端子３４が備わっている。装置３０を使用する際には、接地電位端子３３に接地電位GNDが供給され、電源電位端子３５には正の電源電位Ｖｃｃが供給される。また、ボディ電位端子３４には、MOSFET３２を完全空乏化するのに十分な負のボディ電位Ｖｂが供給される。これらの端子へ供給された、接地電位GND、ボディ電位Ｖｂ、および、電源電位Ｖｃｃは、それぞれ、配線３６，３７，３８を通じて、半導体チップ３１に作り込まれた各種の素子へと伝達される。
【００４８】
＜1-2.電源が備わった形態＞
装置３０では、ボディ電位Ｖｂを、外部から供給できるように構成されていた。これに対して、MOSFET３２を完全空乏化するのに十分な大きさの（ソース電位Ｖｓを基準として負の）ボディ電位Ｖｂを、MOSFET３２へと供給する電源部を、半導体チップの中に作り込んでおくことによって、ボディ電位端子３４を除去することが可能となる。図４には、そのように構成された装置の全体構成を示す概略図である。
【００４９】
図４に示される半導体装置４０では、ＳＯＩ型の半導体チップ４１に、MOSFET３２とともに、電源部４２が備わっている。電源部４２は、MOSFET３２を完全空乏化するのに十分な程度に、ソース電位Ｖｓよりも低いボディ電位Ｖｂを、MOSFET３２へと供給する。電源部４２は、接地電位GNDと電源電位Ｖｃｃの供給を受け、これらの電位の差にもとづいて、接地電位GNDよりも低い負のボディ電位Ｖｂを生成する。生成されたボディ電位Ｖｂは、配線４３を通じて、電源部４２からMOSFET３２へと伝達される。
【００５０】
このように、装置４０では、ボディ電位Ｖｂを供給する電源部４２が、装置４０の中に備わるので、外部からボディ電位Ｖｂを供給する必要がない。このため、ボディ電位端子３４（図３）を除去することができ、また、配線３７（図３）も、配線４３へ置き換えられることによって短縮化される。DRAMにおいては、内部に電源部を備える形態が通例であることから分かるように、装置４０の内部に電源部４２を備える上で、技術的困難性はない。
【００５１】
＜1-3.ボディ領域の形状＞
図５〜図８は、ボディ領域の形状に関する各種の例を示している。図５に示す半導体装置に含まれるMOSFET５０では、ボディ領域５とボディ領域５４とが、一体となって、「Ｈ」字状の平面形状を有するように形成されている。そして、ゲート電極１３は、ゲート絶縁膜１９を挟んで、ボディ領域５とボディ領域５４の双方に対向するように形成されている。
【００５２】
ボディ領域５４は、ＳＯＩ層３にソース・ドレイン領域４，６が選択的に形成されるときに、ボディ領域５と同時に形成される。「Ｈ」字状の平面形状を有する単一のボディ領域の中で、一方のボディ領域５は、ソース領域４とドレイン領域６とに挟まれ、その上層部に反転層が形成される領域に相当する。他方のボディ領域５４は、ソース領域４とドレイン領域６とに挟まれない領域に相当する。したがって、ボディ領域５４には、反転層は形成されない。
【００５３】
ボディ領域５４に隣接するように、ｐ+導電型のボディコンタクト領域４５が形成されている。このボディコンタクト領域４５には、図示を略する絶縁層１７に形成されたコンタクトホールを通じて、ボディ電極４６が接続されている。ボディ電位Ｖｂは、ボディ電極４６、ボディコンタクト領域４５、および、ボディ領域５４を通じて、ボディ領域５へと伝えられる。
【００５４】
MOSFET５０の周囲には、分離絶縁層４７が形成されている。この分離絶縁層４７によって、MOSFET５０とその外部に形成される別の素子とが、互いに、電気的に分離されている。分離絶縁層４７は、例えば、シリコン酸化物で構成される。なお、図５において、符号「Ｌ」は、ボディ領域５の長さ、すなわち、チャネル長を示しており、符号「Ｗ」は、ボディ領域５の幅、すなわち、チャネル幅を示している。チャネル長Ｌ、および、チャネル幅Ｗの最適範囲については、後述する。
【００５５】
図６に示す半導体装置に含まれるMOSFET５１では、ボディ領域５とボディ領域５４とが、一体となって、「Ｔ」字状の平面形状を有するように形成されている。MOSFET５１においても、ゲート電極１３は、ゲート絶縁膜１９を挟んで、ボディ領域５とボディ領域５４の双方に対向するように形成されている。また、ボディ領域５４には、ボディ電極４６を接続するためのボディコンタクト領域４５が、隣接して形成されている。さらに、MOSFET５１の周囲には、分離絶縁層４７が形成されている。
【００５６】
図７および図８に示す半導体装置では、二つのMOSFET５２，５３が互いに隣接して形成されている。図７は平面断面図であり、図８は、図７のＸ−Ｘ切断線に沿った断面図である。MOSFET５２，５３の各々において、ボディ領域５４は、ボディ領域５のチャネル幅Ｗの方向の両端に一体的に連結するとともに、ソース・ドレイン領域４，６を包囲するように環状に形成されている。そして、隣接するMOSFET５２，５３の間で、環状のボディ領域５４が、互いに一体的に連結するように隣接している。
【００５７】
ボディコンタクト領域４５は、MOSFET５２，５３のそれぞれに属するボディ領域５４の双方を包囲するように、環状に形成されている。したがって、ボディコンタクト領域４５へ供給されるボディ電位Ｖｂは、MOSFET５２，５３の双方のボディ領域５４およびボディ領域５へと、共通に伝達される。すなわち、この装置では、MOSFET５２，５３の間で、ボディ電位Ｖｂは共通となっている。
【００５８】
この装置では、ゲート電極１３は、ボディ領域５の露出面の全体と、ボディ領域５４の露出面の一部とを覆うように形成され、ゲート電極１３とは独立に設けられたフィールド電極５５が、ボディ領域５４の露出面の全体を覆うように形成されている。フィールド電極５５は、図示を略する絶縁膜を挟んで、ボディ領域５４の露出面に対向している。
【００５９】
図８に示されるように、フィールド電極５５には、接地電位GNDが供給される。それによって、MOSFET５２，５３と、それらの周囲に形成される図示しない他の素子とが、互いに電気的に分離される。すなわち、図７および図８に示される装置では、分離絶縁層４７（図５、図６）に代えて、フィールド電極５５によって素子分離が達成される。図７および図８に示す装置では、フィールドシールド分離が採用されるので、絶縁層分離が採用される図５および図６の装置に比べて、素子の集積度を高めることができる。
【００６０】
図９は、図５〜図８に示した３例の装置について、それらの特性を比較して表形式で示す説明図である。ボディ領域５の全体が、平均的に、どれだけボディ電位Ｖｂに近い電位に固定されるかを示す「ボディ固定の度合い」は、ボディコンタクト領域４５から、ボディ領域５４を経て、ボディ領域５へと至る経路に沿った電気抵抗の大きさに依存する。この電気抵抗が低いほど、ボディ領域５は、全体として、よりボディ電位Ｖｂに近い電位に固定される。
【００６１】
MOSFET５０（図５）およびMOSFET５２，５３（図７，図８）では、ボディ領域５のチャネル幅Ｗの方向の二つの端部が、ボディ領域５４へ接続されているために、ボディ固定の度合いは高くなる。これに対して、MOSFET５１（図６）では、ボディ領域５のチャネル幅Ｗの方向の一端のみが、ボディ領域５４へと接続されているので、ボディ固定の度合いは低くなる。
【００６２】
ゲート電極１３とボディ領域５，５４の間の寄生容量は、両者が対向する面積が大きいほど大きくなる。したがって、この寄生容量は、MOSFET５０（図５）において、最も大きく、MOSFET５１（図６）では、それよりも小さくなる。また、MOSFET５２，５３（図７、図８）では、ゲート電極１３は、ボディ領域５とボディ領域５４の一部とを覆うのみであり、しかも、ゲート電極１３とボディ領域５４の間にフィールド電極５５が位置しているので、ゲート電極１３とボディ領域５，５４の間の寄生容量は、MOSFET５１に比べても、さらに、小さいものとなる。
【００６３】
＜1-4.チャネル幅Ｗの最適範囲＞
図１０は、チャネル幅Ｗを変えたときの、ゲート閾電圧Ｖｔｈとボディ電位Ｖｂとの間の関係を示すグラフである。このグラフは、チャネル長Ｌが、0.35μmに設定され、ＳＯＩ層３の厚さＴが、100nmに設定されたときの実証結果であり、実験およびシミュレーションの双方によって確認されている。
【００６４】
図１０が示すように、ボディ電位Ｖｂが負の方向に高くなるほど、ゲート閾電圧Ｖｔｈは高くなる。しかしながら、チャネル幅Ｗが、ある基準幅（ここでは、「飽和開始幅」と称する。この例では、0.8μm。）を超えて大きいときには、ボディ電位Ｖｂが、ある基準ボディ電位Ｖb0（＜０）を超えて負の方向に大きくなっても、ゲート閾電圧Ｖｔｈは、略一定値を保ち、目立つほどには増加しない。
【００６５】
すなわち、チャネル幅Ｗが、飽和開始幅を超えて大きいときには、ゲート閾電圧Ｖｔｈとボディ電位Ｖｂとの関係には、飽和現象が現れる。これは、ボディ電位Ｖｂを負の方向に高くするほど、空乏層１２が拡大し、特に、チャネル幅Ｗが飽和開始幅を超えて大きい場合には、ボディ電位Ｖｂが基準ボディ電位Ｖb0を超えたときに、空乏層１２が絶縁膜２にまで達して、ボディ領域５が完全空乏化することによる。すなわち、ゲート閾電圧Ｖｔｈが飽和した状態は、FDモードに対応する。
【００６６】
これに対して、チャネル幅Ｗが飽和開始幅（0.8μm）よりも低いときには、飽和現象は現れず、ボディ電位Ｖｂを負の方向に大きくすると、ゲート閾電圧Ｖｔｈは、いつまでも上昇を続ける。この現象は、「基板バイアス効果」と称される。このことは、チャネル幅Ｗが飽和開始幅（0.8μm）よりも低いときには、ボディ電位Ｖｂを負の方向に大きくしても、空乏層１２は拡大し続けるものの、絶縁膜２にまで到達することがなく、そのため、PDモードからFDモードへの移行が生じないことを意味している。飽和開始幅（0.8μm）は、一般に、厚さＴおよびチャネル長Ｌに依存する。これらの変数の間の一般的な関係については後述する。
【００６７】
以上のように、FDモードでの動作を実現するためには、チャネル幅Ｗは、厚さＴとチャネル長Ｌとで決まる基準幅である飽和開始幅よりも、大きい値に設定される必要がある。それに加えて、ボディ電位Ｖｂは、基準ボディ電位Ｖb0（＜０）よりも負の方向に大きな値に設定される必要がある。基準ボディ電位Ｖb0が、例えば、-0.2Vであるときには、ボディ電位Ｖｂは、-0.4Vに設定される。
【００６８】
また、チャネル幅Ｗを、飽和開始幅より大きい値に設定することによって、FDモードを実現し得ると同時に、基板バイアス効果の現出を抑えて、ゲート閾電圧Ｖｔｈを低く抑えることが可能となる。すなわち、低電圧で動作する装置が、容易に実現する。また、装置がFDモードで動作するために、装置の耐圧についても、高い値が達成される。
【００６９】
さらに加えると、この実施の形態のMOSFETは、PDモードで動作する従来装置１５３と同様に、ＳＯＩ層３の不純物濃度は、ある程度高く設定される。そして、動作時には、基準ボディ電位Ｖb0を超えるボディ電位Ｖｂが印加されることによって、FDモードで動作可能な状態へと転換される。このため、ゲート閾電圧Ｖｔｈが過度に低くなる恐れはなく、ゲート閾電圧Ｖｔｈの設定が容易であるという利点が得られる。このことは、実施の形態２において、詳述する。
【００７０】
＜1-5.PMOSFETの例＞
以上においては、Nチャネル型のMOSFETを例として説明を行ったが、この実施の形態の装置に形成されるMOSFETは、ｎチャネル型だけでなくｐチャネル型をも採り得る。ｐチャネル型のMOSFETは、ｎチャネル型のMOSFETに対して、各半導体領域の導電型式、および、各電極に付与される電位を、対称にするとよい。
【００７１】
図２〜図４のNMOSFET（ｎチャネル型のMOSFET）に対応するPMOSFET（ｐチャネル型のMOSFET）を、図１１〜図１３に、それぞれ示す。なお、図１１〜図１３において、図２〜図４に示した装置と同一部分または相当部分（同一の機能を果たす部分）については、同一符号を付してその詳細な説明を略する。図１１に正面断面図が示されるように、装置３０ａに含まれるｐチャネル型のMOSET３２ａでは、ボディ領域５は、ｎ導電型の半導体領域として形成され、ソース・ドレイン領域４，６は、ｐ導電型の半導体領域として形成されている。また、ソース・ドレイン領域４，６に属する高濃度領域７，１０は、ｐ+導電型の半導体領域として形成され、低濃度領域８，９は、ｐ-導電型の半導体領域として形成されている。
【００７２】
また、ドレイン電位Ｖｄとして、ソース電位Ｖｓよりも低い電位が供給される。さらに、ボディ電位Ｖｂが、基準ボディ電位Ｖb0（＞Ｖｃｃ）よりも高い値に設定されることによって、図１１に示すように、ボディ領域５の空乏層１２が、ＳＯＩ層３の下主面にまで達し、FDモードが実現する。
【００７３】
ゲート電位Ｖｇが、電源電位Ｖｃｃよりもゲート閾電圧Ｖｔｈだけ低い値を超えて下降すると、ボディ領域５へ反転層が形成される。なお、この明細書では、ゲート閾電圧Ｖｔｈは、ソース電位Ｖｓを基準とし、その符号は、ｎチャネル型のMOSFETでは正電圧を正とし、ｐチャネル型のMOSFETでは、負電圧方向を正としする。したがって、ｎチャネル型およびｐチャネル型の双方のMOSFETにおいて、「ゲート閾電圧Ｖｔｈが高い」とは、反転層が形成され難いことに相当する。
【００７４】
図１２が示すように、装置３０ａでは、装置３０と同様に、ボディ電位Ｖｂを外部から供給するためのボディ電位端子３４が設けられている。装置３０と比べると、接地電位端子３３と電源電位端子３５との間で、役割が反転しており、端子３３には電源電位Ｖｃｃが供給され、端子３５には接地電位GNDが供給される。すなわち、装置３０ａでは、端子３３が電源電位端子であり、端子３５が接地電位端子である。ボディ電位端子３４には、基準ボディ電位Ｖb0（＞Ｖｃｃ）よりも高いボディ電位Ｖｂが供給される。その結果、Pチャネル型のMOSFET３２ａは、FDモードで動作する。
【００７５】
図１３に示す装置４０ａは、図４に示した装置４０と同様に、電源部を内蔵している。すなわち、半導体チップ４１ａに、電源部４２ａが備わっている。電源部４２ａは、接地電位GNDと電源電位Ｖｃｃの供給を受け、これらの電位の差にもとづいて、基準ボディ電位Ｖb0（＞Ｖｃｃ）よりも高いMOSFET３２ａを生成する。生成されたボディ電位Ｖｂは、配線４３を通じて、電源部４２ａからMOSFET３２ａへと伝達される。
【００７６】
以上のように、この実施の形態は、NMOSFETを有する装置、および、PMOSFETを有する装置のいずれへも、実施が可能である。NMOSFETおよびPMOSFETのいずれに対しても、ボディ電位Ｖｂとして、空乏層１２を拡大する方向に、十分な大きさの電位を付与することによって、これらのFETをFDモードとして動作させることが可能である。所定のボディ電位Ｖｂを供給する上で、ボディ電位端子３４を通じてボディ電位Ｖｂを外部から付与することも、あるいは、ボディ電位Ｖｂを生成する電源部を装置に内蔵させることも、有効である。
【００７７】
＜1-6.シリサイド層が設けられない例＞
この実施の形態の装置では、ＳＯＩ層３は、PDモードで動作する従来装置と同様に、厚く形成される。このため、すでに述べたように、シリサイド層２１，２２を、ソース・ドレイン領域４，６の表面に、安定的に形成することができ、それによって、ソース・ドレイン領域４，６と主電極１５，１６との間の接触抵抗を低く抑えることができるという利点がある。また、図１に例示するように、シリサイド層２１，２２を形成する過程で、ゲート電極１３の表面にもシリサイド層２３を同時に形成することができ、それによって、ゲート電極１３の配線抵抗を低く抑えることができるという利点も得られる。
【００７８】
しかしながら、この実施の形態の装置では、図１４に例示するように、シリサイド層２１，２２，２３を備えない形態を採ることも可能である。図１４の装置５６に備わるMOSFET５７には、シリサイド層２１，２２も、シリサイド層２３も、形成されていない。そして、ソース・ドレイン領域４，６は、直接に、主電極１５，１６へと、それぞれ、接続されている。
【００７９】
MOSFET５７では、シリサイド層２１，２２が設けられないので、MOSFET３２などに比べると、ソース・ドレイン領域４，６と主電極１５，１６との間の接触抵抗は高くなる。しかしながら、MOSFET５７においても、PDモードで動作する従来装置１５１と同様に、ＳＯＩ層３が厚く形成されるので、ソース・ドレイン領域４，６の抵抗が低く、このため、ソース・ドレイン領域４，６の抵抗に由来する特性の劣化の問題を生起しない。
【００８０】
また、FDモードで動作するので、従来装置１５３と同様に、理想的なＳファクタが得られる。すなわち、望ましいスイッチング特性が得られる。また、ｐ型半導体領域１１を通じてリーク電流が流れるという問題も生起しない。
【００８１】
＜2.実施の形態２＞
図１５および図１６は、実施の形態２の背景を示す説明図である。図１５に示すように、ゲート電極１３に印加されるゲート電位Ｖｇが高くなるほど、空乏層１２は拡大する。すなわち、空乏層１２のフロントが、ゲート電極１３から遠ざかるように、矢印６０に沿って移動する。これは、ゲート電位Ｖｇによって生成されｐ型半導体領域１１のホールｈ+に作用する電場が打ち消されるためには、ホールｈ+がゲート電極１３から遠く離れ、それによって、アクセプタの負イオンＡ-が作り出す空間電荷が多く出現する必要があるからである。
【００８２】
しかしながら、ゲート電位Ｖｇが、ゲート閾電圧Ｖｔｈを超えて高くなると、図１６に示すように、ゲート電極１３に対向するボディ領域５の上層部に、反転層（チャネル）６１が出現する。反転層６１には、キャリアとしての電子が出現するので、ゲート電極１３と反転層６１とによって、コンデンサが形成される。その結果、ゲート電位Ｖｇによって発生する電場が、反転層６１の電子によって遮蔽されるので、ゲート電位Ｖｇをさらに高くしても、空乏層１２は拡大しなくなる。
【００８３】
空乏層１２の最大の拡がり量を表す最大空乏層幅xdmは、アクセプタの濃度ＮＡの関数である。濃度ＮＡが大きければ、最大空乏層幅xdmは小さくなる。MOSFETをFDモードで動作させるためには、xdm＞厚さＴ、でなくてはならない。これは、濃度ＮＡが、所定の基準濃度ＮＡ０に対して、ＮＡ＜ＮＡ０、であることと等価である。
【００８４】
一方、ゲート閾電圧Ｖｔｈも濃度ＮＡの関数であり、濃度ＮＡが大きいほどゲート閾電圧Ｖｔｈは高くなる。MOSFETが遮断状態にあるときに流れる微小な主電流、すなわち、リーク電流を抑えるためには、ゲート閾電圧Ｖｔｈは、所定の基準閾電圧Ｖｔｈ０に対して、Ｖｔｈ＞Ｖｔｈ０、である必要がある。このことは、濃度ＮＡが、別の所定の基準濃度ＮＡ１に対して、ＮＡ＞ＮＡ１、であることと等価である。
【００８５】
ＮＡ＜ＮＡ０であり、しかも、ＮＡ＞ＮＡ１を満たすように設定することは、容易ではない。すなわち、従来より知られているように、一般に、FDモードで動作するMOSFETにおいては、ゲート閾電圧Ｖｔｈの設定は、容易ではない。特に、ｎ+導電型の不純物がドープされたポリシリコンでゲート電極１３を構成したNMOSFET、あるいは、ｐ+導電型の不純物がドープされたポリシリコンでゲート電極１３を構成したPMOSFETにおいては、FDモードを実現するためにＳＯＩ層３の不純物濃度を低く抑えると、ゲート閾電圧Ｖｔｈが、過度に低く（ときには、ゼロあるいは負の値に）なる場合がある。
【００８６】
これに対して、実施の形態１で説明したMOSFETは、ＳＯＩ層３の不純物濃度を高くすることにより、PDモードで動作可能なMOSFETとして形成され、動作時には、基準ボディ電位Ｖb0を超えるボディ電位Ｖｂを印加することによって、FDモードで動作可能な状態へと転換される。ボディ電位Ｖｂの印加によって、ゲート閾電圧Ｖｔｈが引き上げられるので、ゲート閾電圧Ｖｔｈが過度に低くなる恐れはない。その結果、すでに述べたように、ゲート閾電圧Ｖｔｈの設定が容易であるという利点が得られる。
【００８７】
しかしながら、装置の使用目的によっては、ゲート閾電圧Ｖｔｈを、さらに高く引き上げることが求められる場合も有り得る。実施の形態２の装置では、この要請に応えるために、ゲート電極１３に、仕事関数が、ｎ+型ポリシリコンおよびｐ+型ポリシリコンの中間の値をとる材料であって、しかも、多結晶半導体以外の導電性材料（本明細書では、「中間ギャップ材料(mid-gap material)」と称する）が用いられる。それによって、ゲート閾電圧Ｖｔｈの設定に、さらに柔軟性が生み出される。すなわち、ゲート閾電圧Ｖｔｈの選択の幅がさらに拡大される。
【００８８】
図１７は、実施の形態２の装置の正面断面図である。この装置５８に含まれるMOSFET５９は、ゲート電極１３が中間ギャップ材料で構成されている点において、MOSFET３２（図１）とは特徴的に異なっている。中間ギャップ材料には、例えば、Ｔａ（タンタル）、Ｍｇ（マグネシウム）、Ｃｒ（クロム）、Ｃｏ（コバルト）、および、Ｗ（タングステン）などが属する。以下に、図１８〜図２１のバンド図を引用しつつ、中間ギャップ材料の効果について説明する。
【００８９】
図１８は、ｎ型シリコン、ｐ型シリコン、および、シリコン酸化物のバンド構造を、互いに比較して示している。真正シリコン（イントリンシックシリコン）のフェル準位Ｅｉが、導電帯の底部の準位Ｅｃと荷電帯の頂部の準位Ｅｖの中間に位置するのに対し、ｎ型シリコンのフェルミ準位Ｅｎは、フェル準位Ｅｉよりも高い方向にシフトし、ｐ型シリコンのフェルミ準位Ｅｐは、逆に低い方向にシフトしている。その結果、真正シリコンの仕事関数Ｆｉが4.70eVであるのに対し、ｎ型シリコンの仕事関数Ｆｎは、仕事関数Ｆｉよりも小さく、ｐ型シリコンの仕事関数Ｆｐは、逆に、仕事関数Ｆｉよりも大きくなる。シフトの大きさは、不純物の濃度に依存する。
【００９０】
図１９は、ｐ型シリコンで構成されるボディ領域５に、シリコン酸化膜で構成されるゲート絶縁膜１９を挟んで、ｎ+型ポリシリコンで構成されるゲート電極１３が対向している装置を例として、そのバンド構造を示している。すなわち、この装置は、ｎ+導電型の不純物がドープされたポリシリコンでゲート電極１３が構成されたNMOSFETに相当する。
【００９１】
仕事関数の異なる双方のシリコンの間においても、フェルミ準位ＥｎおよびＥｐは、平衡状態においては、同一の準位でなければならない。そのために、双方の間に電場が発生し、ボディ領域５の上層部では、準位Ｅｃ，Ｅｖが下方に湾曲する。ゲート電極１３にゲート電位Ｖｇが印加されると、図２０に示すように、フェルミ準位Ｅｎは、ｅ・Ｖｇの大きさだけ、下降する。それにともなって、ボディ領域５の上層部における準位Ｅｃ，Ｅｖの湾曲が、より顕著となる。
【００９２】
ゲート電位Ｖｇが、ある大きさ、すなわち、ゲート閾電圧Ｖｔｈを超えると、図２０に示すように、ボディ領域５の上層部では、フェル準位Ｅｉがフェル準位Ｅｐよりも低くなる。その結果、上層部に反転層が形成される。したがって、ボディ領域５とゲート電極１３との間の仕事関数の差（言い換えると、フェルミ準位の差）が大きいほど、ゲート閾電圧Ｖｔｈは低くなる。
【００９３】
そこで、図２１に示すように、ゲート電極１３に、例えばＴａなどの、仕事関数がｎ+型ポリシリコンおよびｐ+型ポリシリコンの中間に位置する材料、すなわち、中間ギャップ材料を用いることによって、ボディ領域５の上層部における準位Ｅｃ，Ｅｖの折れ曲がりを緩和することができる。それによって、ゲート閾電圧Ｖｔｈを高めることができる。
【００９４】
通常において、ゲート電極１３の材料として用いられるｎ+型ポリシリコンおよびｐ+型ポリシリコンの不純物濃度は、導電性を確保するために、5×1020/cm3よりも高く設定される。この濃度に対応するフェルミレベルは、フェル準位Ｅｉを基準として、±0.63V である。したがって、フェルミ準位が、-0.63Vよりも高く、+0.63Vよりも低い範囲にあって、ｎ型ポリシリコンでもｐ型ポリシリコンでもない(一般には、不純物をドープされた多結晶半導体でない）導電性材料が、上記した中間ギャップ材料に他ならない。ｎ+型およびｐ+型ポリシリコンを用いた場合と中間ギャップ材料を用いた場合との間で、ゲート閾電圧Ｖｔｈの相違を、より明瞭なものとするためには、例えば、フェルミ準位が、-0.5V〜+0.5Vの範囲にある中間ギャップ材料を選択すると良い。
【００９５】
以上は、NMOSFETを例として説明したが、PMOSFETについても、同様のことが云える。すなわち、PMOSFETにおいて、ゲート電極１３の材料として、ｐ+型ポリシリコンを用いるよりも、中間ギャップ材料を用いることによって、ゲート閾電圧Ｖｔｈを高めることが可能となる。
【００９６】
＜3.実施の形態３＞
実施の形態３では、単一の半導体装置に含まれる複数のMOSFETの間で、チャネル幅Ｗを異ならせることによって、それぞれ、FDモードとPDモードの動作を実現し、それによって、ゲート閾電圧Ｖｔｈの均一性を高めるように構成された装置について説明する。図２２〜図２４の回路図は、このように構成された半導体装置の３例を示している。
【００９７】
図２２に示す半導体装置６５は、二入力型のNAND回路を含んでいる。すなわち、接地電位GNDを伝達する電源配線と、正の電源電位Ｖｃｃを伝達する電源配線の間に、４個のMOSFETＱ１〜Ｑ４が接続されている。MOSFETＱ１およびＱ２は、ｎチャネル型のMOSFETであり、互いに直列に接続されている。そして、MOSFETＱ１のソース電極が、接地電位GNDの電源配線に接続されている。
【００９８】
これに対して、MOSFETＱ３およびＱ４は、ｐチャネル型のMOSFETであり、互いに並列に接続されている。そして、それらのソース電極が、電源電位Ｖｃｃの電源配線に共通に接続されている。また、MOSFETＱ３およびＱ４のドレイン電極は、MOSFETＱ２のドレイン電極に接続されている。MOSFETＱ３とMOSFETＱ４の接続部が、出力部OUTとして機能する。
【００９９】
MOSFETＱ２とMOSFETＱ３のゲート電極は共通に入力部IN1へ接続され、MOSFETＱ１とMOSFETＱ４のゲート電極は共通に入力部IN2へ接続されている。その結果、二つの入力部IN1,IN2に入力された論理信号の、NANDに相当する論理信号が、演算結果として、出力部OUTに出力される。
【０１００】
この半導体装置６５において、MOSFETＱ１，Ｑ２のボディ電極は、共通に接地電位GNDの電源配線に接続されている。すなわち、MOSFETＱ１，Ｑ２には、ボディ電位Ｖｂとして、ともに、接地電位GNDが付与されている。MOSFETＱ２と接地電位GNDの電源配線との間には、MOSFETＱ１が介在するために、MOSFETＱ２のソース電位Ｖｓは、接地電位GNDに一致するとは限らない。
【０１０１】
一般に、MOSFETＱ１が遮断状態にあるときには、MOSFETＱ２のソース電位Ｖｓは正であり、MOSFETＱ２のボディ電位Ｖｂは、ソース電位Ｖｓを基準とすると負の値となる。すなわち、MOSFETＱ２は、ボディ電位Ｖｂが、ソース電位を基準として、常にゼロであるMOSFETＱ１とは対照的である。
【０１０２】
これらのMOSFETＱ１，Ｑ２が、互いに同一に構成され、チャネル幅Ｗの大きさも共通であるとすると、MOSFETＱ２では、MOSFETＱ１よりもゲート閾電圧Ｖｔｈが高くなる。ゲート閾電圧Ｖｔｈが高くなると、導通したときの主電流の大きさ、言い換えると電流駆動能力が低下する。その結果、動作速度が低下する。
【０１０３】
半導体装置６５では、このような不都合を生起しないように、MOSFETＱ１，Ｑ２の間で、チャネル幅Ｗが異なる大きさに設定されている。すなわち、MOSFETＱ２のチャネル幅Ｗは、MOSFETＱ１のチャネル幅Ｗよりも大きく設定される。しかも、MOSFETＱ２では、チャネル幅Ｗは、飽和開始幅よりも広く設定される。それによって、MOSFETＱ２のボディ電位Ｖｂが基準ボディ電位Ｖb0を超えて負の方向に大きくなっても、ゲート閾電圧Ｖｔｈは上昇することなく、飽和値に抑えられる。
【０１０４】
一方のMOSFETＱ１のチャネル幅Ｗは、飽和開始幅よりも狭く設定される。これによって、MOSFETＱ１，Ｑ２の間で、ゲート閾電圧Ｖｔｈの均一性が高められる。また、MOSFETＱ１，Ｑ２の双方のゲート閾電圧Ｖｔｈが低く抑えられるので、NAND回路全体の演算速度が高く維持される。さらに、電源電位Ｖｃｃを低い値に抑えてNAND回路を動作させること、すなわち、NAND回路の低電圧動作も可能となる。
【０１０５】
図２３に示す半導体装置６６は、二入力型のNOR回路を含んでいる。このNOR回路は、図２２のNAND回路とは、相補的な関係をなしている。すなわち、接地電位GNDを伝達する電源配線と電源電位Ｖｃｃを伝達する電源配線の間に、４個のMOSFETＱ１〜Ｑ４が接続されている。MOSFETＱ１およびＱ２は、ｐチャネル型のMOSFETであり、互いに直列に接続されている。そして、MOSFETＱ１のソース電極が、電源電位Ｖｃｃの電源配線に接続されている。
【０１０６】
これに対して、MOSFETＱ３およびＱ４は、ｎチャネル型のMOSFETであり、互いに並列に接続されている。そして、それらのソース電極が、接地電位GNDの電源配線に共通に接続されている。また、MOSFETＱ３およびＱ４のドレイン電極は、MOSFETＱ２のドレイン電極に接続されている。MOSFETＱ３とMOSFETＱ４の接続部が、出力部OUTとして機能する。
【０１０７】
MOSFETＱ１とMOSFETＱ４のゲート電極は共通に入力部IN1へ接続され、MOSFETＱ２とMOSFETＱ３のゲート電極は共通に入力部IN2へ接続されている。その結果、二つの入力部IN1,IN2に入力された論理信号の、NORに相当する論理信号が、演算結果として、出力部OUTに出力される。
【０１０８】
MOSFETＱ１，Ｑ２には、ボディ電位Ｖｂとして、ともに、電源電位Ｖｃｃが付与されている。MOSFETＱ２と電源電位Ｖｃｃの電源配線との間には、MOSFETＱ１が介在するために、MOSFETＱ２のソース電位Ｖｓは、電源電位Ｖｃｃに一致するとは限らない。これに対して、MOSFETＱ１では、ボディ電位Ｖｂは、ソース電位を基準として、常にゼロに保持される。すなわち、ボディ電位Ｖｂの大きさに関して、この回路のMOSFETＱ１，Ｑ２は、図２２のMOSFETＱ１，Ｑ２と同等の関係にある。
【０１０９】
したがって、MOSFETＱ２のチャネル幅Ｗは、MOSFETＱ１のチャネル幅Ｗよりも大きく設定される。しかも、MOSFETＱ２では、チャネル幅Ｗは、飽和開始幅よりも広く設定される。それによって、MOSFETＱ２のボディ電位Ｖｂが基準ボディ電位Ｖb0を超えて正の方向に大きくなっても、ゲート閾電圧Ｖｔｈは上昇することなく、飽和値に抑えられる。
【０１１０】
一方のMOSFETＱ１のチャネル幅Ｗは、飽和開始幅よりも狭く設定される。これによって、MOSFETＱ１，Ｑ２の間で、ゲート閾電圧Ｖｔｈの均一性が高められる。また、MOSFETＱ１，Ｑ２の双方のゲート閾電圧Ｖｔｈが低く抑えられるので、NOR回路全体の演算速度が高く維持される。さらに、NOR回路の低電圧動作も可能となる。
【０１１１】
図２４に示す半導体装置６７は、２段に縦続接続されたインバータINV1,INV2、および、それらの間に介挿され、パストランジスタとして機能するMOSFETＱ５を含んでいる。インバータINV1,INV2の各々は、接地電位GNDを伝達する電源配線と電源電位Ｖｃｃを伝達する電源配線の間に介挿され、互いに直列に接続されたｎチャネル型のMOSFETとｐチャネル型のMOSFETとを備えている。
【０１１２】
MOSFETＱ５はｎチャネル型であり、そのソース電極は、インバータINV2の入力部、すなわち、インバータINV2に備わる二つのMOSFETのゲート電極の接続部に、接続されている。そして、MOSFETＱ５のボディ電極は、接地電位GNDの電源配線に接続されている。すなわち、MOSFETＱ５のボディ電位Ｖｂとして、接地電位GNDが付与されている。
【０１１３】
MOSFETＱ５と接地電位GNDの電源配線との間には、インバータINV2に属するｎチャネル型のMOSFETＱ６が介在するために、MOSFETＱ５のソース電位Ｖｓは、接地電位GNDに一致するとは限らない。一方、MOSFETＱ６のボディ電位Ｖｂは、そのソース電位Ｖｓ、すなわち接地電位GNDに常に一致する。MOSFETＱ５，Ｑ６に関するこの事情は、MOSFETＱ５，Ｑ６が互いに縦続接続しているのに対して、図２２に示したMOSFETＱ２，Ｑ１が互いに直列接続しているという相違点はあるものの、MOSFETＱ２，Ｑ１における事情と同等である。
【０１１４】
したがって、MOSFETＱ５，Ｑ６の間で、チャネル幅Ｗが異なる大きさに設定されている。すなわち、MOSFETＱ５のチャネル幅Ｗは、MOSFETＱ６のチャネル幅Ｗよりも大きく設定される。しかも、MOSFETＱ５では、チャネル幅Ｗは、飽和開始幅よりも広く設定される。それによって、MOSFETＱ５のボディ電位Ｖｂが基準ボディ電位Ｖb0を超えて負の方向に大きくなっても、ゲート閾電圧Ｖｔｈは上昇することなく、飽和値に抑えられる。
【０１１５】
一方のMOSFETＱ６のチャネル幅Ｗは、飽和開始幅よりも狭く設定される。これによって、MOSFETＱ５，Ｑ６の間で、ゲート閾電圧Ｖｔｈの均一性が高められる。また、MOSFETＱ５，Ｑ６の双方のゲート閾電圧Ｖｔｈが低く抑えられるので、図２４の回路全体の演算速度が高く維持される。さらに、回路の低電圧動作も可能となる。
【０１１６】
＜4.実施の形態４＞
飽和開始幅の大きさは、厚さＴおよびチャネル長Ｌの双方に依存する。ここでは、これらの量の間の一般な関係について説明し、その結果に基づいて、実施の形態１および３におけるチャネル幅Ｗに関する条件を、さらに一般的な条件へと拡張する。
【０１１７】
図２５は、図１のMOSFET３２、または、図５のMOSFET５０を例として、ボディ領域５における空乏層の構造を拡大して示す平面図である。ソース・ドレイン領域４，６からは、ボディ領域５のチャネル長Ｌの方向の中央部へ向かって空乏層７５が侵入しており、ボディ領域５４からは、ボディ領域５のチャネル幅Ｗの方向の中央部へと向かって空乏層７６が侵入する。
【０１１８】
図２５において、侵入幅Ｗ０は、ボディ領域５４からの電界がボディ領域５の中に及ぶ範囲を規定している。図における角度θ、侵入幅Ｗ０、および、チャネル長Ｌの間には、Ｌ／（２・Ｗ０）＝tanθ、の関係が成立する。チャネル幅Ｗに対して、侵入幅Ｗ０が、ある一定比率Ｃを占めるとボディバイアス効果が現れる。すなわち、Ｗ０／Ｗ＞Ｃ、であれば、ボディバイアス効果が現れ、逆に、Ｗ０／Ｗ≦Ｃ、であれば、ボディバイアス効果は現れない。したがって、ボディバイアス効果が現れないためには、Ｌ／Ｗ≦2・tanθ・Ｃ、が条件となる。
【０１１９】
図１０の例では、チャネル幅Ｗが飽和開始幅（＝0.8μm）に一致するときには、Ｌ／Ｗ＝0.35μm／0.8μm＝0.44、となる。すなわち、厚さＴが100nmであるときには、完全空乏化によってゲート閾電圧Ｖｔｈに飽和現象が現れるためのチャネル幅Ｗに関する、Ｗ≧0.8μm、という条件は、Ｌ／Ｗ≦0.44、へと一般化することができる。右辺の0.44の値は、厚さＴに依存して変化する。
【０１２０】
しかしながら、厚さＴがどのような値に設定されたとしても、比率Ｌ／Ｗが、厚さＴに依存したある基準比率（本明細書では、「飽和開始比率」と称する）よりも小さいことが、ゲート閾電圧Ｖｔｈに飽和現象が現れるための条件であると、一般的に定式化することができる。この一般的な条件は、実験およびシミュレーションによっても確認されている。
【０１２１】
したがって、実施の形態１および３で述べたチャネル幅Ｗに関する条件、すなわち、チャネル幅Ｗが飽和開始幅よりも大きいという条件は、比率Ｌ／Ｗが飽和開始比率よりも小さいという条件へと、拡張することが可能である。この拡張された条件は、厚さＴおよびチャネル幅Ｗが与えられたときに、チャネル長Ｌが、チャネル幅Ｗと飽和開始比率との積で定義される「飽和開始長さ」よりも小さい値に設定されることと等価である。このように、チャネル幅Ｗの調整だけでなく、チャネル長Ｌを調整することによっても、完全空乏化に由来するゲート閾電圧Ｖｔｈの飽和現象を現出することが可能となる。
【０１２２】
図２２のMOSFETＱ１，Ｑ２に関して例示すると、これらのチャネル幅Ｗを互いに同一にして、MOSFETＱ２のチャネル長ＬをMOSFETＱ１のチャネル長Ｌよりも小さく設定するとよい。このとき、MOSFETＱ２では、チャネル長Ｌは飽和開始長さより小さく設定され、MOSFETＱ１のチャネル長Ｌは飽和開始長さよりも大きく設定される。
【０１２３】
＜5.実施の形態５＞
以上の実施の形態では、PDモードのMOSFETと同等に形成され、FDモードとして使用されるMOSFETを備える半導体装置の様々な形態を提示した。実施の形態５では、PDモードのままで動作し、しかも、基板バイアス効果を積極的に利用するMOSFETを、備える半導体装置について説明する。
【０１２４】
図２６は、実施の形態５の半導体装置の回路構成を示す回路図である。この装置７７は、DRAMとして構成されており、一対のビット線ＢＬ，ＢＬ*の間に介挿された多数のメモリセルＭＣと、同じく、一対のビット線ＢＬ，ＢＬ*の間に介挿されたセンスアンプ７０と、ビット線負荷として機能するMOSFET７１，７２と、電源部７３とを備えている。
【０１２５】
MOSFET７１，７２は、電源電位Ｖｃｃを伝える電源配線と、ビット線ＢＬ，ＢＬ*との間に、それぞれ介挿されている。MOSFET７１，７２は、いずれもｐチャネル型であり、ボディ電位Ｖｂとして、電源部７３によって電源電位Ｖｃｃよりも高い電位が付与されている。センスアンプ７０は、カレントミラー型の差動増幅器として構成されており、選択信号ＣＳとしてハイレベル（アクティブレベル）の信号が入力されると、ビット線ＢＬ，ＢＬ*の間の電位差を増幅し、増幅された信号を出力信号ＯＵＴとして出力する。
【０１２６】
ビット線負荷であるMOSFET７１，７２による電圧降下が大きいほど、センスアンプ７０のゲインは高くなる。MOSFET７１，７２による電圧降下の大きさは、MOSFET７１，７２のゲート閾電圧Ｖｔｈに略一致する。したがって、センスアンプ７０のゲインを高めるためには、MOSFET７１，７２のゲート閾電圧Ｖｔｈが高く設定されることが望ましい。この要請に応えるために、MOSFET７１，７２の各々は、例えば、図１１のMOSFET３２ａと同様に構成される。
【０１２７】
ただし、チャネル幅Ｗおよびチャネル長Ｌは、ゲート閾電圧Ｖｔｈに飽和現象が現れない範囲の値に設定される。すなわち、比率Ｌ／Ｗは、飽和開始比率よりも、大きく設定される。例えば、厚さＴが100nmであれば、Ｌ／Ｗ＞0.44に設定される。
【０１２８】
MOSFET７１，７２の各々には、電源部７３によって、電源電位Ｖｃｃよりも高い電位が、ボディ電位Ｖｂとして供給される。このため、MOSFET７１，７２では、基板バイアス効果が現出することにより、ゲート閾電圧Ｖｔｈが高められる。その結果、センスアンプ７０のゲインが高められる。比率Ｌ／Ｗが飽和開始比率よりも大きく設定されているので、MOSFET７１，７２は、ボディ電位Ｖｂに高い電位が付与されても、FDモードとしては動作することはなく、PDモードで動作する。
【０１２９】
このように、装置７７には、比率Ｌ／Ｗが飽和開始比率よりも大きく設定されたMOSFETが備わっており、しかも、このMOSFETでは、基板バイアス効果を積極的に引き出すことにより、ゲート閾電圧Ｖｔｈが高く設定されている。また、MOSFET７１，７２は、PDモードで動作し得るMOSFETとして構成されるので、ＳＯＩ層は、十分に厚く設定される。このため、ソース・ドレイン領域４，６の抵抗が低いという利点、主電極１５，１６のためのコンタクトホールの形成が容易であるという利点、および、ソース・ドレイン領域４，６の表面にシリサイド層２１，２２を容易に形成し得るという利点が、MOSFET３２ａと同様に得られる。
【０１３０】
さらに、MOSFET７１，７２は、PDモードで動作するにも関わらず、空乏層１２の直下に位置するｐ型半導体領域１１（図１１）は、フローティングにはなっておらず、ボディ電位Ｖｂとして電源電位Ｖｃｃよりも高い電位が付与されている。このため、MOSFET７１，７２は、従来装置１５１とは異なり、ゲート閾電圧Ｖｔｈの不安定性の問題やリーク電流の増大の問題も緩和ないし解消される。
【０１３１】
なお、図２６には、ビット線負荷として機能するMOSFET７１，７２が、ｐチャネル型である例を示した。しかしながら、ｎチャネル型のMOSFETをビット線負荷として備えるDRAMを構成することも、同様に可能であることは、言うまでもない。また、DRAMに限らず、ビット線、ビット線負荷、および、センスアンプを有する半導体メモリ一般に対しても、ビット線負荷をMOSFET７１，７２と同様のMOSFETで構成することが可能であり、同様の効果が得られる。
【０１３２】
さらに、基板バイアス効果を積極的に利用するMOSFET７１，７２は、上記のように、半導体メモリにおいて、顕著な効果を奏するものであるが、その適用対象は、半導体メモリに限定されるものではない。高いゲート閾電圧Ｖｔｈを必要とするMOSFETを有するＳＯＩ型の半導体装置一般において、MOSFET７１，７２と同様に、基板バイアス効果を積極的に利用することが可能である。
【０１３３】
＜6.変形例＞
図３、図４、図１２、または、図１３に示した半導体装置において、チャネル長Ｌおよびチャネル幅Ｗを、ゲート閾電圧Ｖｔｈが飽和しない範囲の値、すなわち、比率Ｌ／Ｗ＞飽和開始比率、が満たされる範囲の値に設定することも可能である。このとき、装置を、FDモードで動作させることはできないが、ボディ領域をフローティングにすることなく、ボディ領域の空乏層を拡大する向きにボディ電位Ｖｂを印加しつつ（すなわち、基板バイアスを印加しつつ）、装置を動作させることができる。このため、ゲート閾電圧Ｖｔｈの不安定性の問題やリーク電流の増大の問題が、緩和ないし解消される。
【０１３４】
また、ＳＯＩ層が、従来のPDモードのMOSFETと同等に厚く設定されるので、ソース・ドレイン領域の抵抗が低いという利点、主電極のためのコンタクトホールの形成が容易であるという利点、および、ソース・ドレイン領域にシリサイド層を容易に形成し得るという利点は、図３などの装置と同様に得られる。
【０１３５】
【発明の効果】
第１の発明の装置では、PDモードで動作する従来のMOSFETと同等にＳＯＩ層が厚く形成されるので、ソース領域およびドレイン領域が抵抗が低く抑えられる。また、ソース領域およびドレイン領域に主電極を接続するためのコンタクトホールの形成が容易である。さらに、ソース領域およびドレイン領域の表面に半導体金属化合物層を安定的に形成することができる。また、ボディ領域を、フローティングまたはソース領域と同電位にすることなく、基板バイアスを印加しつつ、装置を動作させることができる。このため、ゲート閾電圧の不安定性の問題やリーク電流の増大の問題が緩和ないし解消される。
【０１３６】
また、基板バイアスを印加するための電圧を外部から供給する必要がないので、基板バイアスを印加するための電圧を中継する端子を設置する必要がない。さらに、装置内部の配線を短くすることができる。また、装置の使用に際して、特別の電源を準備する必要がないので、使用上の利便性が高い。
【０１４５】
第２の発明の装置では、ＳＯＩ層の厚さＴsoiと、ＭＯＳＦＥＴのチャネル幅Ｗとの関係は、「Ｗ／Ｔsoi＞８」となるように設定されており、完全空乏化に由来するゲート閾電圧の飽和現象を現出することが可能となる。
第３の発明の装置では、比率Ｌ／Ｗが、飽和開始比率よりも小さく設定されているので、MOSFETのゲート閾電圧が、飽和値ないしそれ以下に抑えられる。このため、装置が、低い電源電圧でも動作し得る。また、ソース領域とボディ領域との間に印加される電圧を、ゲート閾電圧が飽和する高さに設定することによって、PDモードからFDモードへの転換を実現し、スイッチング特性を改善することが可能となる。
第４の発明の装置では、ソース領域とボディ領域との間に印加される電圧が、ゲート閾電圧が飽和する高さに設定されているので、MOSFETがFDモードで動作する。このため、理想的なＳファクタが得られ、望ましいスイッチング特性が実現する。また、ゲート閾電圧が飽和値となるので、装置が低い電源電圧で動作し得る。また、ソース領域とボディ領域との間に電圧を印加することによって、PDモードからFDモードへの転換が実現しているために、ゲート閾電圧の設定が容易である。
第５の発明の装置では、ゲート電極が中間ギャップ材料で構成されるので、ゲート閾電圧を高めに設定することができる。すなわち、ゲート閾電圧が飽和値にあっても、ゲート電極の材料として、多種類の中間ギャップ材料の中から適宜選択することによって、ゲート閾電圧を所望の程度に引き上げることが可能となる。それによって、ゲート閾電圧に関する設計の自由度が拡大される。
第６の発明の装置では、外部から電圧をソース領域とボディ領域に与えることができる。
第７の発明の装置では、ソース領域およびドレイン領域の表面に半導体金属化合物層が形成されているので、これらの領域と主電極との間の接触抵抗を、低く抑えることができる。また、PDモードで動作する従来のMOSFETと同等にＳＯＩ層が厚く形成されるので、半導体金属化合物層が、剥がれ難く、安定する。
【図面の簡単な説明】
【図１】 実施の形態１の装置の正面断面図である。
【図２】 実施の形態１の装置の動作説明図である。
【図３】 実施の形態１の装置の全体概略図である。
【図４】 実施の形態１の別の装置の全体概略図である。
【図５】 実施の形態１のボディ領域の一例を示す斜視図である。
【図６】 実施の形態１のボディ領域の別の例を示す斜視図である。
【図７】 実施の形態１のボディ領域のさらに別の例を示す平面図である。
【図８】 図７のＸ−Ｘ切断線に沿った断面図である。
【図９】 図５〜図８の装置の特性を比較して示す表形式の説明図である。
【図１０】 Ｖｔｈ対Ｖｂ特性に関する実験結果を示すグラフである。
【図１１】 実施の形態１の別の導電型の例を示す正面断面図である。
【図１２】 実施の形態１の別の導電型の例を示す全体概略図である。
【図１３】 実施の形態１の別の導電型の例を示す全体概略図である。
【図１４】 実施の形態１のソース・ドレイン領域の別の例を示す正面断面図である。
【図１５】 実施の形態２の装置の背景を示す説明図である。
【図１６】 実施の形態２の装置の背景を示す説明図である。
【図１７】 実施の形態２の装置の正面断面図である。
【図１８】 実施の形態２の装置の動作を説明するバンド図である。
【図１９】 実施の形態２の装置の動作を説明するバンド図である。
【図２０】 実施の形態２の装置の動作を説明するバンド図である。
【図２１】 実施の形態２の装置の動作を説明するバンド図である。
【図２２】 実施の形態３の装置の回路図である。
【図２３】 実施の形態３の別の装置の回路図である。
【図２４】 実施の形態３のさらに別の装置の回路図である。
【図２５】 実施の形態４の装置の原理を示す説明図である。
【図２６】 実施の形態５の装置の回路図である。
【図２７】 従来の装置の正面断面図である。
【図２８】 従来の別の装置の正面断面図である。
【図２９】 従来のさらに別の装置の正面断面図である。
【図３０】 Ｓファクタを説明するグラフである。
【符号の説明】
３ ＳＯＩ層、４ ソース領域、５ ボディ領域、６ ドレイン領域、１２ 空乏層、１３ ゲート電極、２１，２２ シリサイド層（半導体金属化合物層）、３１，３１ａ，４１，４１ａ 半導体チップ、３２，３２ａ，５０，５１，５２，５３ MOSFET、３３，３４ 端子、４２，４２ａ 電源部、７０ センスアンプ、７１，７２ ビット線負荷、ＢＬ，ＢＬ* ビット線、Ｌ チャネル長、ＭＣ メモリセル、Ｑ１，Ｑ６ 第１のMOSFET、Ｑ２，Ｑ５ 第２のMOSFET、Ｔ厚さ、Ｖｔｈ ゲート閾電圧、Ｗ チャネル幅。
【発明の属する技術分野】
この発明は、ＳＯＩ（Semiconductor On Insulator）型のMOSFET（MOS型電界効果トランジスタ）を有する半導体装置に関する。
【０００２】
【従来の技術】
図２７は、この発明の背景の一つとなる従来の半導体装置の正面断面図である。この装置１５１では、半導体基板８１の上に、絶縁層８２が形成され、さらに絶縁膜８２の上に、シリコンを母材とするＳＯＩ層８３が形成されている。すなわち、装置１５１は、ＳＯＩ型の半導体装置として構成されている。
【０００３】
図２７が示すように、装置１５１には、ｎチャネル型のMOSFETが作り込まれている。ＳＯＩ層８３には、ｎ型のソース領域８４、ｐ導電型のボディ領域８６、および、ｎ導電型のドレイン領域８５が備わっている。そして、ボディ領域８６は、ソース領域８４とドレイン領域８５とに挟まれるように形成されている。ソース・ドレイン領域８４，８５の各々には、ｎ-導電型の低濃度領域８８，８９と、ｎ+導電型の高濃度領域８７，９０とが含まれている。
【０００４】
ボディ領域８６には、ゲート絶縁膜９７を挟んで、ゲート電極９３が対向している。また、ゲート電極９３およびゲート絶縁膜９７の側面には、サイドウォール９４が形成されている。ソース領域８４には、ソース電位Ｖｓを供給するソース電極が接続され、ドレイン領域８５には、ドレイン電位Ｖｄを供給するドレイン電極が接続されている。
【０００５】
図２７が示すように、ボディ領域８６には、ｐｎ接合に沿って、空乏層９２が形成される。しかしながら、ＳＯＩ層８３が、十分に厚く形成されているために、空乏層９２は、ボディ領域８６の全体を占めるには至らず、ボディ領域８６の下層部には、キャリアとしてのホールを含むｐ型半導体領域９１が残されている。
【０００６】
すなわち、装置１５１に備わるＳＯＩ型のMOSFETは、部分空乏化モード（Partially Depleted Mode；以下において「PDモード」と略称する）で動作するMOSFETとして構成されている。PDモードで動作するMOSFETは、空乏層９２が絶縁膜８２に達しないので、その特性は、バルク(Bulk)型のMOSFETと略同等となる。
【０００７】
図２８に、バルク型のMOSFETを備える周知の半導体装置を例示する。この装置１５２には、半導体基板８１、絶縁膜８２、および、ＳＯＩ層８３を含む多層構造の基板は、備わっておらず、代わりに、単一の半導体基板９５が備わっている。そして、この半導体基板９５の上層部に、ソース・ドレイン領域８４，８５、および、ボディ領域８６が、選択的に形成されている。
【０００８】
図２８が示すように、バルク型のMOSFETにおいては、空乏層９２の下方に、ホールを含んだ広大なｐ型半導体領域９６が存在する。バルク型のMOSFETは、この点で、PDモードで動作するMOSFETと共通しており、それに由来して、特性の上でも近似している。
【０００９】
これに対して、図２９に示される、さらに別の従来装置１５３では、ＳＯＩ層８３が、図２７の装置１５１よりも、はるかに薄く設定されている。このため、装置１５２に備わるMOSFETでは、空乏層９２が絶縁膜８２へ達する。すなわち、装置１５３に備わるＳＯＩ型のMOSFETは、完全空乏化モード（Fully Depleted Mode；以下において「FDモード」と略称する）で動作するMOSFETとして構成されている。
【００１０】
FDモードで動作するMOSFET（以下、「FDモードのMOSFET」とも記載する）は、空乏層９２が絶縁膜８２に達しているので、PDモードで動作するMOSFET（以下、「PDモードのMOSFET」とも記載する）とは異なり、理想的なＳファクタが得られるという利点がる。Ｓファクタは、「サブスレッショルド係数」とも称され、図３０のグラフに示されるように、主電流Ｉｄの対数とゲート電位Ｖｇとの間の関係を示す遷移曲線における、立ち上がり部の傾きＳとして定義される。Ｓファクタが小さいほど、遷移曲線の立ち上がりが鋭くなり、望ましいスイッチング特性が得られる。
【００１１】
【発明が解決しようとする課題】
しかしながら、FDモードのMOSFETは、ＳＯＩ層８３が薄く設定されるために、ソース・ドレイン領域８４，８５の電気抵抗が高くなり、その結果、バルク型のMOSFETよりも、実質的な特性が劣る場合があるという問題点があった。また、主電極をソース・ドレイン領域８４，８５へ接続するためのコンタクトホールを形成する工程において、ＳＯＩ層８３が薄いために、コンタクトホールがＳＯＩ層８３を貫通し、絶縁膜８２へ達し易いという問題点があった。すなわち、ソース・ドレイン領域８４，８５へ主電極を接続するのが困難であるという問題点があった。
【００１２】
さらに、ソース・ドレイン領域８４，８５と主電極との間の接触抵抗を低くするために、ソース・ドレイン領域８４，８５の表面にシリサイド層を形成しようとしても、ＳＯＩ層８３が薄いために、シリサイド層が絶縁膜８２へ達しやすいという問題点があった。シリサイド層が絶縁膜８２へ達すると、当然ながら、シリサイド層は、剥がれやすくなる。
【００１３】
これに対して、PDモードのMOSFETでは、ＳＯＩ層８３が厚く形成されるので、FDモードのMOSFETに見られた上記した問題点は生じない。しかしながら、PDモードのMOSFETでは、MOSFETの利点である小さいＳファクタは得られない。さらに、PDモードのMOSFETでは、空乏層９２の直下のｐ型半導体領域９１が、フローティングとなっており、そのために、ｐ型半導体領域９１とゲート電極９３の間に静電容量が形成される。その結果、ゲート閾電圧が変動するという問題点があった。
【００１４】
また、ｐ型半導体領域９１にはホールが蓄積されるので、寄生的に発生しているｎｐｎ型のバイポーラトランジスタが、導通し易いという問題点があった。寄生バイポーラトランジスタが導通すると、リーク電流が増大する。
【００１５】
この発明は、従来の装置における上記した問題点を解消するためになされたもので、従来のPDモードおよびFDモードのMOSFETの双方の利点を両立的に実現する半導体装置を得ることを目的とする。
【００１６】
【課題を解決するための手段】
第１の発明の装置は、ＳＯＩ層を有する半導体チップに回路要素が形成されている半導体装置において、前記回路要素として、 MOSFETと電源部とを備え、前記MOSFETは、前記ＳＯＩ層に選択的に形成された、ソース領域、ドレイン領域、および、前記ソース領域と前記ドレイン領域とに挟まれたボディ領域を備え、前記ＳＯＩ層の厚さは、前記ボディ領域がフローティングの条件下および前記ソース領域と同一の電位が付与された条件下では完全空乏化しない大きさに、設定されており、前記電源部は、一定の大きさの電圧を生成し、前記ソース領域と前記ボディ領域との間に、前記ボディ領域に発生する空乏層を拡大する向きに、前記電圧を供給し、かつ、前記MOSFETの動作時に前記ボディ領域が完全空乏化する前記電圧を供給する。
【００２５】
第２の発明の装置は、第１の発明の半導体装置において、前記ＳＯＩ層の厚さＴsoiと、前記ＭＯＳＦＥＴのチャネル幅Ｗとの関係は、「Ｗ／Ｔsoi＞８」となるように設定されている。
第３の発明の装置は、第２の発明の半導体装置において、前記MOSFETのチャネル長Ｌとチャネル幅Ｗの比率Ｌ／Ｗが、飽和開始比率よりも小さく設定されている。
第４の発明の装置は、第３の発明の半導体装置において、前記電圧が、前記MOSFETのゲート閾電圧が飽和する高さに設定されている。
第５の発明の装置は、第３または第４の発明の半導体装置において、前記MOSFETが、前記ボディ領域に絶縁層を挟んで対向し、しかも、中間ギャップ材料で構成されるゲート電極を、さらに備えている。
第６の発明の装置は、第２ないし第５のいずれかの発明の半導体装置において、前記半導体装置は、外部から電圧の供給を受け、当該電圧を前記ソース領域と前記ボディ領域へと中継する端子を、さらに備えている。
第７の発明の装置は、第２ないし第６のいずれかの発明の半導体装置において、前記ソース領域および前記ドレイン領域の表面に半導体金属化合物層が形成されている。
【００２６】
【発明の実施の形態】
＜1.実施の形態１＞
はじめに、実施の形態１の半導体装置について説明する。
【００２７】
＜1-1.装置の特徴的な構成と動作＞
図１は、実施の形態１の半導体装置の正面断面図である。この装置３０では、半導体基板１の上に絶縁層２が形成され、さらに絶縁膜２の上にＳＯＩ層３が形成されている。すなわち、この装置３０は、ＳＯＩ型の半導体装置として構成されている。半導体基板１は、例えば、シリコン基板である。また、絶縁膜２は、通常において、「埋め込み酸化膜」とも称され、例えば、シリコン酸化物の膜として構成される。さらに、ＳＯＩ層３は、例えば、シリコン層として構成される。
【００２８】
この装置３０には、ｎチャネル型のMOSFET３２が作り込まれている。すなわち、上主面と下主面とを規定するＳＯＩ層３には、これらの主面に沿って、ｎ型のソース領域４、ｐ導電型のボディ領域５、および、ｎ導電型のドレイン領域６が形成されている。ボディ領域５は、ソース領域４とドレイン領域６とに挟まれている。言い換えると、ボディ領域５は、ソース領域４とドレイン領域６とを、互いに分離するように形成されている。
【００２９】
ＳＯＩ層３の上主面の中でボディ領域５が露出する部分、すなわち、ボディ領域５の露出面の上には、ゲート絶縁膜１９が形成されており、このゲート絶縁膜１９の上にゲート電極１３が形成されている。すなわち、ゲート電極１３は、ゲート絶縁膜１９を挟んで、ボディ領域５の露出面に対向している。
【００３０】
ゲート電極１３およびゲート絶縁膜１９の側面には、絶縁体で構成されるサイドウォール１４が形成されている。ＳＯＩ層３がシリコン層として構成されるときには、ゲート絶縁膜１９は、好ましくは、シリコン酸化物で構成される。また、ゲート電極１３は、不純物がドープされた多結晶半導体層２０を備えている。この多結晶半導体層２０は、好ましくは、不純物がドープされたポリシリコン層である。さらに、サイドウォール１４は、好ましくは、シリコン酸化物で構成される。
【００３１】
ソース・ドレイン領域４，６（本明細書では、ソース領域４およびドレイン領域６の双方を、「ソース・ドレイン領域」と総称する）は、例えば、次のようにして形成される。まず、ＳＯＩ層３がｐ導電型のシリコン基板として絶縁膜２の上に形成され、その後、ゲート絶縁膜１９およびゲート電極１３が、ＳＯＩ層３の上主面の所定の部位の上に形成される。
【００３２】
つづいて、ゲート電極１３を遮蔽体として用いることによって、リンなどのｎ型不純物が、ＳＯＩ層３の上主面に選択的に、低濃度で注入され、さらに拡散される。その結果、ｎ-導電型の低濃度領域８，９が形成される。このとき、低濃度領域８，９は、ゲート電極１３の直下にｐ導電型の半導体領域を残すように、ＳＯＩ層３の上主面に選択的に露出する。低濃度領域８，９は、図１が示すように、ＳＯＩ層３の下主面に達しないように、浅く形成されてよい。
【００３３】
つぎに、ゲート電極１３およびゲート絶縁膜１９の側面に、サイドウォール１４が形成される。その後、ゲート電極１３およびサイドウォール１４を遮蔽体として用いることによって、リンなどのｎ型不純物が、ＳＯＩ層３の上主面に選択的に、高濃度で注入され、さらに拡散される。その結果、ｎ+導電型の高濃度領域７，１０が形成される。高濃度領域７，１０は、ＳＯＩ層３の上主面に選択的に露出するとともに、ＳＯＩ層３の下主面へ達するように、深く形成される。
【００３４】
その結果、ゲート電極１３の下方には、ｐ型の半導体領域が、ボディ領域５として残されることとなる。また、高濃度領域７，１０は、ＳＯＩ層３の上主面の中での高濃度領域７，１０の端縁が、低濃度領域８，９の端縁よりも、後退した位置を占めるように形成される。すなわち、ボディ領域５とソース・ドレイン領域４，６との間のｐｎ接合は、少なくとも、ＳＯＩ層３の上層部では、ボディ領域５と低濃度領域８，９との間のｐｎ接合として形成される。
【００３５】
ソース・ドレイン領域４，６の本来の機能を実現するためだけであれば、高濃度領域７，１０のみが形成されれば足りる。しかしながら、ｐｎ接合に沿って形成される空乏層に印加される電界は、ｐ層およびｎ層の各々における不純物濃度が高いほど強い。電界が強いと、装置の耐圧などに好ましくない影響を及ぼすこととなる。これに対して、低濃度領域８，９が形成されると、空乏層の電界が弱められることとなる。ボディ領域５の中では、その上層部以外には、電流は流れないので、上層部のみが、低濃度領域８，９と、接合を形成しておれば十分である。
【００３６】
以上の工程を通じて、ソース・ドレイン領域４，６およびボディ領域５が形成される。ＳＯＩ層３の上主面の中で、ゲート絶縁膜１９にもサイドウォール１４にも覆われない高濃度領域７，１０の露出面（表面）には、シリサイド層（一般には、半導体金属化合物層）２１，２２が形成されている。同様に、多結晶半導体層２０の上面にも、シリサイド層（一般には、半導体金属化合物層）２３が形成されている。これらの、シリサイド層２１，２２，２３は、高濃度領域７，１０の露出面、および、多結晶半導体層２０の上面に、従来周知のシリサイド化処理を施すことによって、形成される。
【００３７】
シリサイド層２１，２２、ゲート電極（多結晶半導体層２０とシリサイド層２３を含む）１３、および、サイドウォール１４の表面は、絶縁層１７によって覆われている。そして、絶縁層１７に形成されたコンタクトホールを通じて、ソース電極（主電極）１５およびドレイン電極（主電極）１７が、シリサイド層２１および２２に、それぞれ、接続されている。すなわち、ソース・ドレイン領域４，６は、抵抗の低いシリサイド層２１，２２を通じて、主電極１５，１６へと、それぞれ接続されている。これによって、ソース・ドレイン領域４，６と主電極１５，１６との間の接触抵抗が、低く抑えられている。
【００３８】
図１に示すように、ボディ領域５には、ｐｎ接合に沿って、空乏層１２が形成される。空乏層１２は、低濃度領域９に隣接する領域では厚く、高濃度領域１０に隣接する領域では薄くなる。ボディ領域５がフローティングの条件下にあるときも、ソース領域４と同一の電位を付与された条件下にあるときも、空乏層１２は、ボディ領域５の全体を占めるには至らず、ボディ領域５の下方、すなわち、ＳＯＩ層３の下主面に近い領域には、空乏層が形成されないｐ型半導体領域１１が残っている。
【００３９】
すなわち、装置３０では、ＳＯＩ層３の厚さは、PDモードで動作する従来装置１５１のＳＯＩ層８３の厚さと、同等の大きさに設定されている。しかしながら、この装置３０に形成されているMOSFET３２では、ソース電極１５に印加される電位であるソース電位Ｖｓ、および、ドレイン電極１６に印加される電位であるドレイン電位Ｖｄのいずれとも異なる電位が、ボディ電位Ｖｂとして、ボディ領域５へ供給可能となっている。この点において、装置３０は、従来装置１５１とは、特徴的に異なっている。
【００４０】
図２は、MOSFET３２の各電極に印加される電位の間の関係の一例を示している。図２に示されるように、例えば、ソース電位Ｖｓとして、接地電位（ゼロ電位）GNDが供給される。そして、ドレイン電極１６は、例えば、負荷Ｒを通じて電源電位Ｖｃｃへと接続され、それによって、ドレイン電位Ｖｄとして、主電流（ドレイン電流）Ｉｄに依存した電位が印加される。そして、ゲート電極１３には、ゲート電位Ｖｇとして、制御信号が印加される。負荷Ｒは、例えば、他のMOSFETである。
【００４１】
ゲート電位Ｖｇが、MOSFET３２に固有の正のゲート閾電圧Ｖｔｈを超えて高いときには、ボディ領域５の上層部に反転層（「チャネル」とも称される）が形成され、主電流Ｉｄが流れる。すなわち、MOSFET３２が導通状態となる。ゲート電位Ｖｇが、ゲート閾電圧Ｖｔｈよりも低いときには、ボディ領域５には反転層は形成されず、主電流Ｉｄは、実質的に流れない。すなわち、MOSFET３２が遮断状態となる。このように、MOSFET３２では、ゲート電位Ｖｇの大きさに応じて、主電流Ｉｄの大きさが制御される。
【００４２】
MOSFET３２では、さらに、ボディ電位Ｖｂとして、ソース電位Ｖｓよりも十分に低い、負の電位が供給される。すなわち、十分に高い基板バイアスが印加される。その結果、ボディ領域５では、空乏層１２が拡大して、ＳＯＩ層３の下主面にまで達する結果、ボディ領域５が完全空乏化される。すなわち、MOSFET３２は、動作時においては、FDモードのMOSFETと同等となる。言い換えると、MOSFET３２は、PDモードのMOSFETと同等に形成され、FDモードとして使用される。
【００４３】
このように、MOSFET３２は、FDモードとして動作するので、従来装置１５３と同様に、理想的なＳファクタが得られる。すなわち、望ましいスイッチング特性が得られる。また、ｐ型半導体領域１１を通じてリーク電流が流れるという問題も、ゲート閾電圧Ｖｔｈが変動し易いという問題も、生起しない。
【００４４】
さらに、MOSFET３２は、PDモードのMOSFETと同様に、ＳＯＩ層３が厚く形成されるので、ソース・ドレイン領域４，６の抵抗が低く、このため、ソース・ドレイン領域４，６の抵抗に由来する特性の劣化の問題を生起しない。また、主電極１５，１６を埋め込むためのコンタクトホールが、ＳＯＩ層３を貫通するという問題も解消され、主電極１５，１６とソース・ドレイン領域４，６との良好な接触が実現する。
【００４５】
さらに、ＳＯＩ層３が厚く形成されるので、シリサイド層２１，２２が、ＳＯＩ層３の下主面にまで達することなく、図１および図２に示すように、ソース・ドレイン領域４，６の露出面に、容易に形成され得る。すなわち、シリサイド層２１，２２を、剥がれ難い安定した形態で形成することが、容易である。このように、装置３０は、従来装置１５１および１５３の双方の問題点を解消し、双方の利点を両立的に実現する。
【００４６】
図３は、装置３０の全体構成を示す概略図である。装置３０には、半導体基板１、絶縁膜２、および、ＳＯＩ層３を有する（すなわち、ＳＯＩ型の）単一の半導体チップ３１が備わっている。そして、この半導体チップ３１の中に、上記したMOSFET３２が作り込まれている。MOSFET３２は、単数であっても複数であっても良い。また、通常においては、MOSFET３２以外に、図示しない他のMOSFETが、同一の半導体チップ３１の中に作り込まれている。
【００４７】
この装置３０には、半導体チップ３１に作り込まれる各種の素子に、外部から、接地電位GNDを供給するための接地電位端子３３、および、正の電源電位Ｖｃｃを供給するための電源電位端子３５の他に、ボディ電位Ｖｂを供給するためのボディ電位端子３４が備わっている。装置３０を使用する際には、接地電位端子３３に接地電位GNDが供給され、電源電位端子３５には正の電源電位Ｖｃｃが供給される。また、ボディ電位端子３４には、MOSFET３２を完全空乏化するのに十分な負のボディ電位Ｖｂが供給される。これらの端子へ供給された、接地電位GND、ボディ電位Ｖｂ、および、電源電位Ｖｃｃは、それぞれ、配線３６，３７，３８を通じて、半導体チップ３１に作り込まれた各種の素子へと伝達される。
【００４８】
＜1-2.電源が備わった形態＞
装置３０では、ボディ電位Ｖｂを、外部から供給できるように構成されていた。これに対して、MOSFET３２を完全空乏化するのに十分な大きさの（ソース電位Ｖｓを基準として負の）ボディ電位Ｖｂを、MOSFET３２へと供給する電源部を、半導体チップの中に作り込んでおくことによって、ボディ電位端子３４を除去することが可能となる。図４には、そのように構成された装置の全体構成を示す概略図である。
【００４９】
図４に示される半導体装置４０では、ＳＯＩ型の半導体チップ４１に、MOSFET３２とともに、電源部４２が備わっている。電源部４２は、MOSFET３２を完全空乏化するのに十分な程度に、ソース電位Ｖｓよりも低いボディ電位Ｖｂを、MOSFET３２へと供給する。電源部４２は、接地電位GNDと電源電位Ｖｃｃの供給を受け、これらの電位の差にもとづいて、接地電位GNDよりも低い負のボディ電位Ｖｂを生成する。生成されたボディ電位Ｖｂは、配線４３を通じて、電源部４２からMOSFET３２へと伝達される。
【００５０】
このように、装置４０では、ボディ電位Ｖｂを供給する電源部４２が、装置４０の中に備わるので、外部からボディ電位Ｖｂを供給する必要がない。このため、ボディ電位端子３４（図３）を除去することができ、また、配線３７（図３）も、配線４３へ置き換えられることによって短縮化される。DRAMにおいては、内部に電源部を備える形態が通例であることから分かるように、装置４０の内部に電源部４２を備える上で、技術的困難性はない。
【００５１】
＜1-3.ボディ領域の形状＞
図５〜図８は、ボディ領域の形状に関する各種の例を示している。図５に示す半導体装置に含まれるMOSFET５０では、ボディ領域５とボディ領域５４とが、一体となって、「Ｈ」字状の平面形状を有するように形成されている。そして、ゲート電極１３は、ゲート絶縁膜１９を挟んで、ボディ領域５とボディ領域５４の双方に対向するように形成されている。
【００５２】
ボディ領域５４は、ＳＯＩ層３にソース・ドレイン領域４，６が選択的に形成されるときに、ボディ領域５と同時に形成される。「Ｈ」字状の平面形状を有する単一のボディ領域の中で、一方のボディ領域５は、ソース領域４とドレイン領域６とに挟まれ、その上層部に反転層が形成される領域に相当する。他方のボディ領域５４は、ソース領域４とドレイン領域６とに挟まれない領域に相当する。したがって、ボディ領域５４には、反転層は形成されない。
【００５３】
ボディ領域５４に隣接するように、ｐ+導電型のボディコンタクト領域４５が形成されている。このボディコンタクト領域４５には、図示を略する絶縁層１７に形成されたコンタクトホールを通じて、ボディ電極４６が接続されている。ボディ電位Ｖｂは、ボディ電極４６、ボディコンタクト領域４５、および、ボディ領域５４を通じて、ボディ領域５へと伝えられる。
【００５４】
MOSFET５０の周囲には、分離絶縁層４７が形成されている。この分離絶縁層４７によって、MOSFET５０とその外部に形成される別の素子とが、互いに、電気的に分離されている。分離絶縁層４７は、例えば、シリコン酸化物で構成される。なお、図５において、符号「Ｌ」は、ボディ領域５の長さ、すなわち、チャネル長を示しており、符号「Ｗ」は、ボディ領域５の幅、すなわち、チャネル幅を示している。チャネル長Ｌ、および、チャネル幅Ｗの最適範囲については、後述する。
【００５５】
図６に示す半導体装置に含まれるMOSFET５１では、ボディ領域５とボディ領域５４とが、一体となって、「Ｔ」字状の平面形状を有するように形成されている。MOSFET５１においても、ゲート電極１３は、ゲート絶縁膜１９を挟んで、ボディ領域５とボディ領域５４の双方に対向するように形成されている。また、ボディ領域５４には、ボディ電極４６を接続するためのボディコンタクト領域４５が、隣接して形成されている。さらに、MOSFET５１の周囲には、分離絶縁層４７が形成されている。
【００５６】
図７および図８に示す半導体装置では、二つのMOSFET５２，５３が互いに隣接して形成されている。図７は平面断面図であり、図８は、図７のＸ−Ｘ切断線に沿った断面図である。MOSFET５２，５３の各々において、ボディ領域５４は、ボディ領域５のチャネル幅Ｗの方向の両端に一体的に連結するとともに、ソース・ドレイン領域４，６を包囲するように環状に形成されている。そして、隣接するMOSFET５２，５３の間で、環状のボディ領域５４が、互いに一体的に連結するように隣接している。
【００５７】
ボディコンタクト領域４５は、MOSFET５２，５３のそれぞれに属するボディ領域５４の双方を包囲するように、環状に形成されている。したがって、ボディコンタクト領域４５へ供給されるボディ電位Ｖｂは、MOSFET５２，５３の双方のボディ領域５４およびボディ領域５へと、共通に伝達される。すなわち、この装置では、MOSFET５２，５３の間で、ボディ電位Ｖｂは共通となっている。
【００５８】
この装置では、ゲート電極１３は、ボディ領域５の露出面の全体と、ボディ領域５４の露出面の一部とを覆うように形成され、ゲート電極１３とは独立に設けられたフィールド電極５５が、ボディ領域５４の露出面の全体を覆うように形成されている。フィールド電極５５は、図示を略する絶縁膜を挟んで、ボディ領域５４の露出面に対向している。
【００５９】
図８に示されるように、フィールド電極５５には、接地電位GNDが供給される。それによって、MOSFET５２，５３と、それらの周囲に形成される図示しない他の素子とが、互いに電気的に分離される。すなわち、図７および図８に示される装置では、分離絶縁層４７（図５、図６）に代えて、フィールド電極５５によって素子分離が達成される。図７および図８に示す装置では、フィールドシールド分離が採用されるので、絶縁層分離が採用される図５および図６の装置に比べて、素子の集積度を高めることができる。
【００６０】
図９は、図５〜図８に示した３例の装置について、それらの特性を比較して表形式で示す説明図である。ボディ領域５の全体が、平均的に、どれだけボディ電位Ｖｂに近い電位に固定されるかを示す「ボディ固定の度合い」は、ボディコンタクト領域４５から、ボディ領域５４を経て、ボディ領域５へと至る経路に沿った電気抵抗の大きさに依存する。この電気抵抗が低いほど、ボディ領域５は、全体として、よりボディ電位Ｖｂに近い電位に固定される。
【００６１】
MOSFET５０（図５）およびMOSFET５２，５３（図７，図８）では、ボディ領域５のチャネル幅Ｗの方向の二つの端部が、ボディ領域５４へ接続されているために、ボディ固定の度合いは高くなる。これに対して、MOSFET５１（図６）では、ボディ領域５のチャネル幅Ｗの方向の一端のみが、ボディ領域５４へと接続されているので、ボディ固定の度合いは低くなる。
【００６２】
ゲート電極１３とボディ領域５，５４の間の寄生容量は、両者が対向する面積が大きいほど大きくなる。したがって、この寄生容量は、MOSFET５０（図５）において、最も大きく、MOSFET５１（図６）では、それよりも小さくなる。また、MOSFET５２，５３（図７、図８）では、ゲート電極１３は、ボディ領域５とボディ領域５４の一部とを覆うのみであり、しかも、ゲート電極１３とボディ領域５４の間にフィールド電極５５が位置しているので、ゲート電極１３とボディ領域５，５４の間の寄生容量は、MOSFET５１に比べても、さらに、小さいものとなる。
【００６３】
＜1-4.チャネル幅Ｗの最適範囲＞
図１０は、チャネル幅Ｗを変えたときの、ゲート閾電圧Ｖｔｈとボディ電位Ｖｂとの間の関係を示すグラフである。このグラフは、チャネル長Ｌが、0.35μmに設定され、ＳＯＩ層３の厚さＴが、100nmに設定されたときの実証結果であり、実験およびシミュレーションの双方によって確認されている。
【００６４】
図１０が示すように、ボディ電位Ｖｂが負の方向に高くなるほど、ゲート閾電圧Ｖｔｈは高くなる。しかしながら、チャネル幅Ｗが、ある基準幅（ここでは、「飽和開始幅」と称する。この例では、0.8μm。）を超えて大きいときには、ボディ電位Ｖｂが、ある基準ボディ電位Ｖb0（＜０）を超えて負の方向に大きくなっても、ゲート閾電圧Ｖｔｈは、略一定値を保ち、目立つほどには増加しない。
【００６５】
すなわち、チャネル幅Ｗが、飽和開始幅を超えて大きいときには、ゲート閾電圧Ｖｔｈとボディ電位Ｖｂとの関係には、飽和現象が現れる。これは、ボディ電位Ｖｂを負の方向に高くするほど、空乏層１２が拡大し、特に、チャネル幅Ｗが飽和開始幅を超えて大きい場合には、ボディ電位Ｖｂが基準ボディ電位Ｖb0を超えたときに、空乏層１２が絶縁膜２にまで達して、ボディ領域５が完全空乏化することによる。すなわち、ゲート閾電圧Ｖｔｈが飽和した状態は、FDモードに対応する。
【００６６】
これに対して、チャネル幅Ｗが飽和開始幅（0.8μm）よりも低いときには、飽和現象は現れず、ボディ電位Ｖｂを負の方向に大きくすると、ゲート閾電圧Ｖｔｈは、いつまでも上昇を続ける。この現象は、「基板バイアス効果」と称される。このことは、チャネル幅Ｗが飽和開始幅（0.8μm）よりも低いときには、ボディ電位Ｖｂを負の方向に大きくしても、空乏層１２は拡大し続けるものの、絶縁膜２にまで到達することがなく、そのため、PDモードからFDモードへの移行が生じないことを意味している。飽和開始幅（0.8μm）は、一般に、厚さＴおよびチャネル長Ｌに依存する。これらの変数の間の一般的な関係については後述する。
【００６７】
以上のように、FDモードでの動作を実現するためには、チャネル幅Ｗは、厚さＴとチャネル長Ｌとで決まる基準幅である飽和開始幅よりも、大きい値に設定される必要がある。それに加えて、ボディ電位Ｖｂは、基準ボディ電位Ｖb0（＜０）よりも負の方向に大きな値に設定される必要がある。基準ボディ電位Ｖb0が、例えば、-0.2Vであるときには、ボディ電位Ｖｂは、-0.4Vに設定される。
【００６８】
また、チャネル幅Ｗを、飽和開始幅より大きい値に設定することによって、FDモードを実現し得ると同時に、基板バイアス効果の現出を抑えて、ゲート閾電圧Ｖｔｈを低く抑えることが可能となる。すなわち、低電圧で動作する装置が、容易に実現する。また、装置がFDモードで動作するために、装置の耐圧についても、高い値が達成される。
【００６９】
さらに加えると、この実施の形態のMOSFETは、PDモードで動作する従来装置１５３と同様に、ＳＯＩ層３の不純物濃度は、ある程度高く設定される。そして、動作時には、基準ボディ電位Ｖb0を超えるボディ電位Ｖｂが印加されることによって、FDモードで動作可能な状態へと転換される。このため、ゲート閾電圧Ｖｔｈが過度に低くなる恐れはなく、ゲート閾電圧Ｖｔｈの設定が容易であるという利点が得られる。このことは、実施の形態２において、詳述する。
【００７０】
＜1-5.PMOSFETの例＞
以上においては、Nチャネル型のMOSFETを例として説明を行ったが、この実施の形態の装置に形成されるMOSFETは、ｎチャネル型だけでなくｐチャネル型をも採り得る。ｐチャネル型のMOSFETは、ｎチャネル型のMOSFETに対して、各半導体領域の導電型式、および、各電極に付与される電位を、対称にするとよい。
【００７１】
図２〜図４のNMOSFET（ｎチャネル型のMOSFET）に対応するPMOSFET（ｐチャネル型のMOSFET）を、図１１〜図１３に、それぞれ示す。なお、図１１〜図１３において、図２〜図４に示した装置と同一部分または相当部分（同一の機能を果たす部分）については、同一符号を付してその詳細な説明を略する。図１１に正面断面図が示されるように、装置３０ａに含まれるｐチャネル型のMOSET３２ａでは、ボディ領域５は、ｎ導電型の半導体領域として形成され、ソース・ドレイン領域４，６は、ｐ導電型の半導体領域として形成されている。また、ソース・ドレイン領域４，６に属する高濃度領域７，１０は、ｐ+導電型の半導体領域として形成され、低濃度領域８，９は、ｐ-導電型の半導体領域として形成されている。
【００７２】
また、ドレイン電位Ｖｄとして、ソース電位Ｖｓよりも低い電位が供給される。さらに、ボディ電位Ｖｂが、基準ボディ電位Ｖb0（＞Ｖｃｃ）よりも高い値に設定されることによって、図１１に示すように、ボディ領域５の空乏層１２が、ＳＯＩ層３の下主面にまで達し、FDモードが実現する。
【００７３】
ゲート電位Ｖｇが、電源電位Ｖｃｃよりもゲート閾電圧Ｖｔｈだけ低い値を超えて下降すると、ボディ領域５へ反転層が形成される。なお、この明細書では、ゲート閾電圧Ｖｔｈは、ソース電位Ｖｓを基準とし、その符号は、ｎチャネル型のMOSFETでは正電圧を正とし、ｐチャネル型のMOSFETでは、負電圧方向を正としする。したがって、ｎチャネル型およびｐチャネル型の双方のMOSFETにおいて、「ゲート閾電圧Ｖｔｈが高い」とは、反転層が形成され難いことに相当する。
【００７４】
図１２が示すように、装置３０ａでは、装置３０と同様に、ボディ電位Ｖｂを外部から供給するためのボディ電位端子３４が設けられている。装置３０と比べると、接地電位端子３３と電源電位端子３５との間で、役割が反転しており、端子３３には電源電位Ｖｃｃが供給され、端子３５には接地電位GNDが供給される。すなわち、装置３０ａでは、端子３３が電源電位端子であり、端子３５が接地電位端子である。ボディ電位端子３４には、基準ボディ電位Ｖb0（＞Ｖｃｃ）よりも高いボディ電位Ｖｂが供給される。その結果、Pチャネル型のMOSFET３２ａは、FDモードで動作する。
【００７５】
図１３に示す装置４０ａは、図４に示した装置４０と同様に、電源部を内蔵している。すなわち、半導体チップ４１ａに、電源部４２ａが備わっている。電源部４２ａは、接地電位GNDと電源電位Ｖｃｃの供給を受け、これらの電位の差にもとづいて、基準ボディ電位Ｖb0（＞Ｖｃｃ）よりも高いMOSFET３２ａを生成する。生成されたボディ電位Ｖｂは、配線４３を通じて、電源部４２ａからMOSFET３２ａへと伝達される。
【００７６】
以上のように、この実施の形態は、NMOSFETを有する装置、および、PMOSFETを有する装置のいずれへも、実施が可能である。NMOSFETおよびPMOSFETのいずれに対しても、ボディ電位Ｖｂとして、空乏層１２を拡大する方向に、十分な大きさの電位を付与することによって、これらのFETをFDモードとして動作させることが可能である。所定のボディ電位Ｖｂを供給する上で、ボディ電位端子３４を通じてボディ電位Ｖｂを外部から付与することも、あるいは、ボディ電位Ｖｂを生成する電源部を装置に内蔵させることも、有効である。
【００７７】
＜1-6.シリサイド層が設けられない例＞
この実施の形態の装置では、ＳＯＩ層３は、PDモードで動作する従来装置と同様に、厚く形成される。このため、すでに述べたように、シリサイド層２１，２２を、ソース・ドレイン領域４，６の表面に、安定的に形成することができ、それによって、ソース・ドレイン領域４，６と主電極１５，１６との間の接触抵抗を低く抑えることができるという利点がある。また、図１に例示するように、シリサイド層２１，２２を形成する過程で、ゲート電極１３の表面にもシリサイド層２３を同時に形成することができ、それによって、ゲート電極１３の配線抵抗を低く抑えることができるという利点も得られる。
【００７８】
しかしながら、この実施の形態の装置では、図１４に例示するように、シリサイド層２１，２２，２３を備えない形態を採ることも可能である。図１４の装置５６に備わるMOSFET５７には、シリサイド層２１，２２も、シリサイド層２３も、形成されていない。そして、ソース・ドレイン領域４，６は、直接に、主電極１５，１６へと、それぞれ、接続されている。
【００７９】
MOSFET５７では、シリサイド層２１，２２が設けられないので、MOSFET３２などに比べると、ソース・ドレイン領域４，６と主電極１５，１６との間の接触抵抗は高くなる。しかしながら、MOSFET５７においても、PDモードで動作する従来装置１５１と同様に、ＳＯＩ層３が厚く形成されるので、ソース・ドレイン領域４，６の抵抗が低く、このため、ソース・ドレイン領域４，６の抵抗に由来する特性の劣化の問題を生起しない。
【００８０】
また、FDモードで動作するので、従来装置１５３と同様に、理想的なＳファクタが得られる。すなわち、望ましいスイッチング特性が得られる。また、ｐ型半導体領域１１を通じてリーク電流が流れるという問題も生起しない。
【００８１】
＜2.実施の形態２＞
図１５および図１６は、実施の形態２の背景を示す説明図である。図１５に示すように、ゲート電極１３に印加されるゲート電位Ｖｇが高くなるほど、空乏層１２は拡大する。すなわち、空乏層１２のフロントが、ゲート電極１３から遠ざかるように、矢印６０に沿って移動する。これは、ゲート電位Ｖｇによって生成されｐ型半導体領域１１のホールｈ+に作用する電場が打ち消されるためには、ホールｈ+がゲート電極１３から遠く離れ、それによって、アクセプタの負イオンＡ-が作り出す空間電荷が多く出現する必要があるからである。
【００８２】
しかしながら、ゲート電位Ｖｇが、ゲート閾電圧Ｖｔｈを超えて高くなると、図１６に示すように、ゲート電極１３に対向するボディ領域５の上層部に、反転層（チャネル）６１が出現する。反転層６１には、キャリアとしての電子が出現するので、ゲート電極１３と反転層６１とによって、コンデンサが形成される。その結果、ゲート電位Ｖｇによって発生する電場が、反転層６１の電子によって遮蔽されるので、ゲート電位Ｖｇをさらに高くしても、空乏層１２は拡大しなくなる。
【００８３】
空乏層１２の最大の拡がり量を表す最大空乏層幅xdmは、アクセプタの濃度ＮＡの関数である。濃度ＮＡが大きければ、最大空乏層幅xdmは小さくなる。MOSFETをFDモードで動作させるためには、xdm＞厚さＴ、でなくてはならない。これは、濃度ＮＡが、所定の基準濃度ＮＡ０に対して、ＮＡ＜ＮＡ０、であることと等価である。
【００８４】
一方、ゲート閾電圧Ｖｔｈも濃度ＮＡの関数であり、濃度ＮＡが大きいほどゲート閾電圧Ｖｔｈは高くなる。MOSFETが遮断状態にあるときに流れる微小な主電流、すなわち、リーク電流を抑えるためには、ゲート閾電圧Ｖｔｈは、所定の基準閾電圧Ｖｔｈ０に対して、Ｖｔｈ＞Ｖｔｈ０、である必要がある。このことは、濃度ＮＡが、別の所定の基準濃度ＮＡ１に対して、ＮＡ＞ＮＡ１、であることと等価である。
【００８５】
ＮＡ＜ＮＡ０であり、しかも、ＮＡ＞ＮＡ１を満たすように設定することは、容易ではない。すなわち、従来より知られているように、一般に、FDモードで動作するMOSFETにおいては、ゲート閾電圧Ｖｔｈの設定は、容易ではない。特に、ｎ+導電型の不純物がドープされたポリシリコンでゲート電極１３を構成したNMOSFET、あるいは、ｐ+導電型の不純物がドープされたポリシリコンでゲート電極１３を構成したPMOSFETにおいては、FDモードを実現するためにＳＯＩ層３の不純物濃度を低く抑えると、ゲート閾電圧Ｖｔｈが、過度に低く（ときには、ゼロあるいは負の値に）なる場合がある。
【００８６】
これに対して、実施の形態１で説明したMOSFETは、ＳＯＩ層３の不純物濃度を高くすることにより、PDモードで動作可能なMOSFETとして形成され、動作時には、基準ボディ電位Ｖb0を超えるボディ電位Ｖｂを印加することによって、FDモードで動作可能な状態へと転換される。ボディ電位Ｖｂの印加によって、ゲート閾電圧Ｖｔｈが引き上げられるので、ゲート閾電圧Ｖｔｈが過度に低くなる恐れはない。その結果、すでに述べたように、ゲート閾電圧Ｖｔｈの設定が容易であるという利点が得られる。
【００８７】
しかしながら、装置の使用目的によっては、ゲート閾電圧Ｖｔｈを、さらに高く引き上げることが求められる場合も有り得る。実施の形態２の装置では、この要請に応えるために、ゲート電極１３に、仕事関数が、ｎ+型ポリシリコンおよびｐ+型ポリシリコンの中間の値をとる材料であって、しかも、多結晶半導体以外の導電性材料（本明細書では、「中間ギャップ材料(mid-gap material)」と称する）が用いられる。それによって、ゲート閾電圧Ｖｔｈの設定に、さらに柔軟性が生み出される。すなわち、ゲート閾電圧Ｖｔｈの選択の幅がさらに拡大される。
【００８８】
図１７は、実施の形態２の装置の正面断面図である。この装置５８に含まれるMOSFET５９は、ゲート電極１３が中間ギャップ材料で構成されている点において、MOSFET３２（図１）とは特徴的に異なっている。中間ギャップ材料には、例えば、Ｔａ（タンタル）、Ｍｇ（マグネシウム）、Ｃｒ（クロム）、Ｃｏ（コバルト）、および、Ｗ（タングステン）などが属する。以下に、図１８〜図２１のバンド図を引用しつつ、中間ギャップ材料の効果について説明する。
【００８９】
図１８は、ｎ型シリコン、ｐ型シリコン、および、シリコン酸化物のバンド構造を、互いに比較して示している。真正シリコン（イントリンシックシリコン）のフェル準位Ｅｉが、導電帯の底部の準位Ｅｃと荷電帯の頂部の準位Ｅｖの中間に位置するのに対し、ｎ型シリコンのフェルミ準位Ｅｎは、フェル準位Ｅｉよりも高い方向にシフトし、ｐ型シリコンのフェルミ準位Ｅｐは、逆に低い方向にシフトしている。その結果、真正シリコンの仕事関数Ｆｉが4.70eVであるのに対し、ｎ型シリコンの仕事関数Ｆｎは、仕事関数Ｆｉよりも小さく、ｐ型シリコンの仕事関数Ｆｐは、逆に、仕事関数Ｆｉよりも大きくなる。シフトの大きさは、不純物の濃度に依存する。
【００９０】
図１９は、ｐ型シリコンで構成されるボディ領域５に、シリコン酸化膜で構成されるゲート絶縁膜１９を挟んで、ｎ+型ポリシリコンで構成されるゲート電極１３が対向している装置を例として、そのバンド構造を示している。すなわち、この装置は、ｎ+導電型の不純物がドープされたポリシリコンでゲート電極１３が構成されたNMOSFETに相当する。
【００９１】
仕事関数の異なる双方のシリコンの間においても、フェルミ準位ＥｎおよびＥｐは、平衡状態においては、同一の準位でなければならない。そのために、双方の間に電場が発生し、ボディ領域５の上層部では、準位Ｅｃ，Ｅｖが下方に湾曲する。ゲート電極１３にゲート電位Ｖｇが印加されると、図２０に示すように、フェルミ準位Ｅｎは、ｅ・Ｖｇの大きさだけ、下降する。それにともなって、ボディ領域５の上層部における準位Ｅｃ，Ｅｖの湾曲が、より顕著となる。
【００９２】
ゲート電位Ｖｇが、ある大きさ、すなわち、ゲート閾電圧Ｖｔｈを超えると、図２０に示すように、ボディ領域５の上層部では、フェル準位Ｅｉがフェル準位Ｅｐよりも低くなる。その結果、上層部に反転層が形成される。したがって、ボディ領域５とゲート電極１３との間の仕事関数の差（言い換えると、フェルミ準位の差）が大きいほど、ゲート閾電圧Ｖｔｈは低くなる。
【００９３】
そこで、図２１に示すように、ゲート電極１３に、例えばＴａなどの、仕事関数がｎ+型ポリシリコンおよびｐ+型ポリシリコンの中間に位置する材料、すなわち、中間ギャップ材料を用いることによって、ボディ領域５の上層部における準位Ｅｃ，Ｅｖの折れ曲がりを緩和することができる。それによって、ゲート閾電圧Ｖｔｈを高めることができる。
【００９４】
通常において、ゲート電極１３の材料として用いられるｎ+型ポリシリコンおよびｐ+型ポリシリコンの不純物濃度は、導電性を確保するために、5×1020/cm3よりも高く設定される。この濃度に対応するフェルミレベルは、フェル準位Ｅｉを基準として、±0.63V である。したがって、フェルミ準位が、-0.63Vよりも高く、+0.63Vよりも低い範囲にあって、ｎ型ポリシリコンでもｐ型ポリシリコンでもない(一般には、不純物をドープされた多結晶半導体でない）導電性材料が、上記した中間ギャップ材料に他ならない。ｎ+型およびｐ+型ポリシリコンを用いた場合と中間ギャップ材料を用いた場合との間で、ゲート閾電圧Ｖｔｈの相違を、より明瞭なものとするためには、例えば、フェルミ準位が、-0.5V〜+0.5Vの範囲にある中間ギャップ材料を選択すると良い。
【００９５】
以上は、NMOSFETを例として説明したが、PMOSFETについても、同様のことが云える。すなわち、PMOSFETにおいて、ゲート電極１３の材料として、ｐ+型ポリシリコンを用いるよりも、中間ギャップ材料を用いることによって、ゲート閾電圧Ｖｔｈを高めることが可能となる。
【００９６】
＜3.実施の形態３＞
実施の形態３では、単一の半導体装置に含まれる複数のMOSFETの間で、チャネル幅Ｗを異ならせることによって、それぞれ、FDモードとPDモードの動作を実現し、それによって、ゲート閾電圧Ｖｔｈの均一性を高めるように構成された装置について説明する。図２２〜図２４の回路図は、このように構成された半導体装置の３例を示している。
【００９７】
図２２に示す半導体装置６５は、二入力型のNAND回路を含んでいる。すなわち、接地電位GNDを伝達する電源配線と、正の電源電位Ｖｃｃを伝達する電源配線の間に、４個のMOSFETＱ１〜Ｑ４が接続されている。MOSFETＱ１およびＱ２は、ｎチャネル型のMOSFETであり、互いに直列に接続されている。そして、MOSFETＱ１のソース電極が、接地電位GNDの電源配線に接続されている。
【００９８】
これに対して、MOSFETＱ３およびＱ４は、ｐチャネル型のMOSFETであり、互いに並列に接続されている。そして、それらのソース電極が、電源電位Ｖｃｃの電源配線に共通に接続されている。また、MOSFETＱ３およびＱ４のドレイン電極は、MOSFETＱ２のドレイン電極に接続されている。MOSFETＱ３とMOSFETＱ４の接続部が、出力部OUTとして機能する。
【００９９】
MOSFETＱ２とMOSFETＱ３のゲート電極は共通に入力部IN1へ接続され、MOSFETＱ１とMOSFETＱ４のゲート電極は共通に入力部IN2へ接続されている。その結果、二つの入力部IN1,IN2に入力された論理信号の、NANDに相当する論理信号が、演算結果として、出力部OUTに出力される。
【０１００】
この半導体装置６５において、MOSFETＱ１，Ｑ２のボディ電極は、共通に接地電位GNDの電源配線に接続されている。すなわち、MOSFETＱ１，Ｑ２には、ボディ電位Ｖｂとして、ともに、接地電位GNDが付与されている。MOSFETＱ２と接地電位GNDの電源配線との間には、MOSFETＱ１が介在するために、MOSFETＱ２のソース電位Ｖｓは、接地電位GNDに一致するとは限らない。
【０１０１】
一般に、MOSFETＱ１が遮断状態にあるときには、MOSFETＱ２のソース電位Ｖｓは正であり、MOSFETＱ２のボディ電位Ｖｂは、ソース電位Ｖｓを基準とすると負の値となる。すなわち、MOSFETＱ２は、ボディ電位Ｖｂが、ソース電位を基準として、常にゼロであるMOSFETＱ１とは対照的である。
【０１０２】
これらのMOSFETＱ１，Ｑ２が、互いに同一に構成され、チャネル幅Ｗの大きさも共通であるとすると、MOSFETＱ２では、MOSFETＱ１よりもゲート閾電圧Ｖｔｈが高くなる。ゲート閾電圧Ｖｔｈが高くなると、導通したときの主電流の大きさ、言い換えると電流駆動能力が低下する。その結果、動作速度が低下する。
【０１０３】
半導体装置６５では、このような不都合を生起しないように、MOSFETＱ１，Ｑ２の間で、チャネル幅Ｗが異なる大きさに設定されている。すなわち、MOSFETＱ２のチャネル幅Ｗは、MOSFETＱ１のチャネル幅Ｗよりも大きく設定される。しかも、MOSFETＱ２では、チャネル幅Ｗは、飽和開始幅よりも広く設定される。それによって、MOSFETＱ２のボディ電位Ｖｂが基準ボディ電位Ｖb0を超えて負の方向に大きくなっても、ゲート閾電圧Ｖｔｈは上昇することなく、飽和値に抑えられる。
【０１０４】
一方のMOSFETＱ１のチャネル幅Ｗは、飽和開始幅よりも狭く設定される。これによって、MOSFETＱ１，Ｑ２の間で、ゲート閾電圧Ｖｔｈの均一性が高められる。また、MOSFETＱ１，Ｑ２の双方のゲート閾電圧Ｖｔｈが低く抑えられるので、NAND回路全体の演算速度が高く維持される。さらに、電源電位Ｖｃｃを低い値に抑えてNAND回路を動作させること、すなわち、NAND回路の低電圧動作も可能となる。
【０１０５】
図２３に示す半導体装置６６は、二入力型のNOR回路を含んでいる。このNOR回路は、図２２のNAND回路とは、相補的な関係をなしている。すなわち、接地電位GNDを伝達する電源配線と電源電位Ｖｃｃを伝達する電源配線の間に、４個のMOSFETＱ１〜Ｑ４が接続されている。MOSFETＱ１およびＱ２は、ｐチャネル型のMOSFETであり、互いに直列に接続されている。そして、MOSFETＱ１のソース電極が、電源電位Ｖｃｃの電源配線に接続されている。
【０１０６】
これに対して、MOSFETＱ３およびＱ４は、ｎチャネル型のMOSFETであり、互いに並列に接続されている。そして、それらのソース電極が、接地電位GNDの電源配線に共通に接続されている。また、MOSFETＱ３およびＱ４のドレイン電極は、MOSFETＱ２のドレイン電極に接続されている。MOSFETＱ３とMOSFETＱ４の接続部が、出力部OUTとして機能する。
【０１０７】
MOSFETＱ１とMOSFETＱ４のゲート電極は共通に入力部IN1へ接続され、MOSFETＱ２とMOSFETＱ３のゲート電極は共通に入力部IN2へ接続されている。その結果、二つの入力部IN1,IN2に入力された論理信号の、NORに相当する論理信号が、演算結果として、出力部OUTに出力される。
【０１０８】
MOSFETＱ１，Ｑ２には、ボディ電位Ｖｂとして、ともに、電源電位Ｖｃｃが付与されている。MOSFETＱ２と電源電位Ｖｃｃの電源配線との間には、MOSFETＱ１が介在するために、MOSFETＱ２のソース電位Ｖｓは、電源電位Ｖｃｃに一致するとは限らない。これに対して、MOSFETＱ１では、ボディ電位Ｖｂは、ソース電位を基準として、常にゼロに保持される。すなわち、ボディ電位Ｖｂの大きさに関して、この回路のMOSFETＱ１，Ｑ２は、図２２のMOSFETＱ１，Ｑ２と同等の関係にある。
【０１０９】
したがって、MOSFETＱ２のチャネル幅Ｗは、MOSFETＱ１のチャネル幅Ｗよりも大きく設定される。しかも、MOSFETＱ２では、チャネル幅Ｗは、飽和開始幅よりも広く設定される。それによって、MOSFETＱ２のボディ電位Ｖｂが基準ボディ電位Ｖb0を超えて正の方向に大きくなっても、ゲート閾電圧Ｖｔｈは上昇することなく、飽和値に抑えられる。
【０１１０】
一方のMOSFETＱ１のチャネル幅Ｗは、飽和開始幅よりも狭く設定される。これによって、MOSFETＱ１，Ｑ２の間で、ゲート閾電圧Ｖｔｈの均一性が高められる。また、MOSFETＱ１，Ｑ２の双方のゲート閾電圧Ｖｔｈが低く抑えられるので、NOR回路全体の演算速度が高く維持される。さらに、NOR回路の低電圧動作も可能となる。
【０１１１】
図２４に示す半導体装置６７は、２段に縦続接続されたインバータINV1,INV2、および、それらの間に介挿され、パストランジスタとして機能するMOSFETＱ５を含んでいる。インバータINV1,INV2の各々は、接地電位GNDを伝達する電源配線と電源電位Ｖｃｃを伝達する電源配線の間に介挿され、互いに直列に接続されたｎチャネル型のMOSFETとｐチャネル型のMOSFETとを備えている。
【０１１２】
MOSFETＱ５はｎチャネル型であり、そのソース電極は、インバータINV2の入力部、すなわち、インバータINV2に備わる二つのMOSFETのゲート電極の接続部に、接続されている。そして、MOSFETＱ５のボディ電極は、接地電位GNDの電源配線に接続されている。すなわち、MOSFETＱ５のボディ電位Ｖｂとして、接地電位GNDが付与されている。
【０１１３】
MOSFETＱ５と接地電位GNDの電源配線との間には、インバータINV2に属するｎチャネル型のMOSFETＱ６が介在するために、MOSFETＱ５のソース電位Ｖｓは、接地電位GNDに一致するとは限らない。一方、MOSFETＱ６のボディ電位Ｖｂは、そのソース電位Ｖｓ、すなわち接地電位GNDに常に一致する。MOSFETＱ５，Ｑ６に関するこの事情は、MOSFETＱ５，Ｑ６が互いに縦続接続しているのに対して、図２２に示したMOSFETＱ２，Ｑ１が互いに直列接続しているという相違点はあるものの、MOSFETＱ２，Ｑ１における事情と同等である。
【０１１４】
したがって、MOSFETＱ５，Ｑ６の間で、チャネル幅Ｗが異なる大きさに設定されている。すなわち、MOSFETＱ５のチャネル幅Ｗは、MOSFETＱ６のチャネル幅Ｗよりも大きく設定される。しかも、MOSFETＱ５では、チャネル幅Ｗは、飽和開始幅よりも広く設定される。それによって、MOSFETＱ５のボディ電位Ｖｂが基準ボディ電位Ｖb0を超えて負の方向に大きくなっても、ゲート閾電圧Ｖｔｈは上昇することなく、飽和値に抑えられる。
【０１１５】
一方のMOSFETＱ６のチャネル幅Ｗは、飽和開始幅よりも狭く設定される。これによって、MOSFETＱ５，Ｑ６の間で、ゲート閾電圧Ｖｔｈの均一性が高められる。また、MOSFETＱ５，Ｑ６の双方のゲート閾電圧Ｖｔｈが低く抑えられるので、図２４の回路全体の演算速度が高く維持される。さらに、回路の低電圧動作も可能となる。
【０１１６】
＜4.実施の形態４＞
飽和開始幅の大きさは、厚さＴおよびチャネル長Ｌの双方に依存する。ここでは、これらの量の間の一般な関係について説明し、その結果に基づいて、実施の形態１および３におけるチャネル幅Ｗに関する条件を、さらに一般的な条件へと拡張する。
【０１１７】
図２５は、図１のMOSFET３２、または、図５のMOSFET５０を例として、ボディ領域５における空乏層の構造を拡大して示す平面図である。ソース・ドレイン領域４，６からは、ボディ領域５のチャネル長Ｌの方向の中央部へ向かって空乏層７５が侵入しており、ボディ領域５４からは、ボディ領域５のチャネル幅Ｗの方向の中央部へと向かって空乏層７６が侵入する。
【０１１８】
図２５において、侵入幅Ｗ０は、ボディ領域５４からの電界がボディ領域５の中に及ぶ範囲を規定している。図における角度θ、侵入幅Ｗ０、および、チャネル長Ｌの間には、Ｌ／（２・Ｗ０）＝tanθ、の関係が成立する。チャネル幅Ｗに対して、侵入幅Ｗ０が、ある一定比率Ｃを占めるとボディバイアス効果が現れる。すなわち、Ｗ０／Ｗ＞Ｃ、であれば、ボディバイアス効果が現れ、逆に、Ｗ０／Ｗ≦Ｃ、であれば、ボディバイアス効果は現れない。したがって、ボディバイアス効果が現れないためには、Ｌ／Ｗ≦2・tanθ・Ｃ、が条件となる。
【０１１９】
図１０の例では、チャネル幅Ｗが飽和開始幅（＝0.8μm）に一致するときには、Ｌ／Ｗ＝0.35μm／0.8μm＝0.44、となる。すなわち、厚さＴが100nmであるときには、完全空乏化によってゲート閾電圧Ｖｔｈに飽和現象が現れるためのチャネル幅Ｗに関する、Ｗ≧0.8μm、という条件は、Ｌ／Ｗ≦0.44、へと一般化することができる。右辺の0.44の値は、厚さＴに依存して変化する。
【０１２０】
しかしながら、厚さＴがどのような値に設定されたとしても、比率Ｌ／Ｗが、厚さＴに依存したある基準比率（本明細書では、「飽和開始比率」と称する）よりも小さいことが、ゲート閾電圧Ｖｔｈに飽和現象が現れるための条件であると、一般的に定式化することができる。この一般的な条件は、実験およびシミュレーションによっても確認されている。
【０１２１】
したがって、実施の形態１および３で述べたチャネル幅Ｗに関する条件、すなわち、チャネル幅Ｗが飽和開始幅よりも大きいという条件は、比率Ｌ／Ｗが飽和開始比率よりも小さいという条件へと、拡張することが可能である。この拡張された条件は、厚さＴおよびチャネル幅Ｗが与えられたときに、チャネル長Ｌが、チャネル幅Ｗと飽和開始比率との積で定義される「飽和開始長さ」よりも小さい値に設定されることと等価である。このように、チャネル幅Ｗの調整だけでなく、チャネル長Ｌを調整することによっても、完全空乏化に由来するゲート閾電圧Ｖｔｈの飽和現象を現出することが可能となる。
【０１２２】
図２２のMOSFETＱ１，Ｑ２に関して例示すると、これらのチャネル幅Ｗを互いに同一にして、MOSFETＱ２のチャネル長ＬをMOSFETＱ１のチャネル長Ｌよりも小さく設定するとよい。このとき、MOSFETＱ２では、チャネル長Ｌは飽和開始長さより小さく設定され、MOSFETＱ１のチャネル長Ｌは飽和開始長さよりも大きく設定される。
【０１２３】
＜5.実施の形態５＞
以上の実施の形態では、PDモードのMOSFETと同等に形成され、FDモードとして使用されるMOSFETを備える半導体装置の様々な形態を提示した。実施の形態５では、PDモードのままで動作し、しかも、基板バイアス効果を積極的に利用するMOSFETを、備える半導体装置について説明する。
【０１２４】
図２６は、実施の形態５の半導体装置の回路構成を示す回路図である。この装置７７は、DRAMとして構成されており、一対のビット線ＢＬ，ＢＬ*の間に介挿された多数のメモリセルＭＣと、同じく、一対のビット線ＢＬ，ＢＬ*の間に介挿されたセンスアンプ７０と、ビット線負荷として機能するMOSFET７１，７２と、電源部７３とを備えている。
【０１２５】
MOSFET７１，７２は、電源電位Ｖｃｃを伝える電源配線と、ビット線ＢＬ，ＢＬ*との間に、それぞれ介挿されている。MOSFET７１，７２は、いずれもｐチャネル型であり、ボディ電位Ｖｂとして、電源部７３によって電源電位Ｖｃｃよりも高い電位が付与されている。センスアンプ７０は、カレントミラー型の差動増幅器として構成されており、選択信号ＣＳとしてハイレベル（アクティブレベル）の信号が入力されると、ビット線ＢＬ，ＢＬ*の間の電位差を増幅し、増幅された信号を出力信号ＯＵＴとして出力する。
【０１２６】
ビット線負荷であるMOSFET７１，７２による電圧降下が大きいほど、センスアンプ７０のゲインは高くなる。MOSFET７１，７２による電圧降下の大きさは、MOSFET７１，７２のゲート閾電圧Ｖｔｈに略一致する。したがって、センスアンプ７０のゲインを高めるためには、MOSFET７１，７２のゲート閾電圧Ｖｔｈが高く設定されることが望ましい。この要請に応えるために、MOSFET７１，７２の各々は、例えば、図１１のMOSFET３２ａと同様に構成される。
【０１２７】
ただし、チャネル幅Ｗおよびチャネル長Ｌは、ゲート閾電圧Ｖｔｈに飽和現象が現れない範囲の値に設定される。すなわち、比率Ｌ／Ｗは、飽和開始比率よりも、大きく設定される。例えば、厚さＴが100nmであれば、Ｌ／Ｗ＞0.44に設定される。
【０１２８】
MOSFET７１，７２の各々には、電源部７３によって、電源電位Ｖｃｃよりも高い電位が、ボディ電位Ｖｂとして供給される。このため、MOSFET７１，７２では、基板バイアス効果が現出することにより、ゲート閾電圧Ｖｔｈが高められる。その結果、センスアンプ７０のゲインが高められる。比率Ｌ／Ｗが飽和開始比率よりも大きく設定されているので、MOSFET７１，７２は、ボディ電位Ｖｂに高い電位が付与されても、FDモードとしては動作することはなく、PDモードで動作する。
【０１２９】
このように、装置７７には、比率Ｌ／Ｗが飽和開始比率よりも大きく設定されたMOSFETが備わっており、しかも、このMOSFETでは、基板バイアス効果を積極的に引き出すことにより、ゲート閾電圧Ｖｔｈが高く設定されている。また、MOSFET７１，７２は、PDモードで動作し得るMOSFETとして構成されるので、ＳＯＩ層は、十分に厚く設定される。このため、ソース・ドレイン領域４，６の抵抗が低いという利点、主電極１５，１６のためのコンタクトホールの形成が容易であるという利点、および、ソース・ドレイン領域４，６の表面にシリサイド層２１，２２を容易に形成し得るという利点が、MOSFET３２ａと同様に得られる。
【０１３０】
さらに、MOSFET７１，７２は、PDモードで動作するにも関わらず、空乏層１２の直下に位置するｐ型半導体領域１１（図１１）は、フローティングにはなっておらず、ボディ電位Ｖｂとして電源電位Ｖｃｃよりも高い電位が付与されている。このため、MOSFET７１，７２は、従来装置１５１とは異なり、ゲート閾電圧Ｖｔｈの不安定性の問題やリーク電流の増大の問題も緩和ないし解消される。
【０１３１】
なお、図２６には、ビット線負荷として機能するMOSFET７１，７２が、ｐチャネル型である例を示した。しかしながら、ｎチャネル型のMOSFETをビット線負荷として備えるDRAMを構成することも、同様に可能であることは、言うまでもない。また、DRAMに限らず、ビット線、ビット線負荷、および、センスアンプを有する半導体メモリ一般に対しても、ビット線負荷をMOSFET７１，７２と同様のMOSFETで構成することが可能であり、同様の効果が得られる。
【０１３２】
さらに、基板バイアス効果を積極的に利用するMOSFET７１，７２は、上記のように、半導体メモリにおいて、顕著な効果を奏するものであるが、その適用対象は、半導体メモリに限定されるものではない。高いゲート閾電圧Ｖｔｈを必要とするMOSFETを有するＳＯＩ型の半導体装置一般において、MOSFET７１，７２と同様に、基板バイアス効果を積極的に利用することが可能である。
【０１３３】
＜6.変形例＞
図３、図４、図１２、または、図１３に示した半導体装置において、チャネル長Ｌおよびチャネル幅Ｗを、ゲート閾電圧Ｖｔｈが飽和しない範囲の値、すなわち、比率Ｌ／Ｗ＞飽和開始比率、が満たされる範囲の値に設定することも可能である。このとき、装置を、FDモードで動作させることはできないが、ボディ領域をフローティングにすることなく、ボディ領域の空乏層を拡大する向きにボディ電位Ｖｂを印加しつつ（すなわち、基板バイアスを印加しつつ）、装置を動作させることができる。このため、ゲート閾電圧Ｖｔｈの不安定性の問題やリーク電流の増大の問題が、緩和ないし解消される。
【０１３４】
また、ＳＯＩ層が、従来のPDモードのMOSFETと同等に厚く設定されるので、ソース・ドレイン領域の抵抗が低いという利点、主電極のためのコンタクトホールの形成が容易であるという利点、および、ソース・ドレイン領域にシリサイド層を容易に形成し得るという利点は、図３などの装置と同様に得られる。
【０１３５】
【発明の効果】
第１の発明の装置では、PDモードで動作する従来のMOSFETと同等にＳＯＩ層が厚く形成されるので、ソース領域およびドレイン領域が抵抗が低く抑えられる。また、ソース領域およびドレイン領域に主電極を接続するためのコンタクトホールの形成が容易である。さらに、ソース領域およびドレイン領域の表面に半導体金属化合物層を安定的に形成することができる。また、ボディ領域を、フローティングまたはソース領域と同電位にすることなく、基板バイアスを印加しつつ、装置を動作させることができる。このため、ゲート閾電圧の不安定性の問題やリーク電流の増大の問題が緩和ないし解消される。
【０１３６】
また、基板バイアスを印加するための電圧を外部から供給する必要がないので、基板バイアスを印加するための電圧を中継する端子を設置する必要がない。さらに、装置内部の配線を短くすることができる。また、装置の使用に際して、特別の電源を準備する必要がないので、使用上の利便性が高い。
【０１４５】
第２の発明の装置では、ＳＯＩ層の厚さＴsoiと、ＭＯＳＦＥＴのチャネル幅Ｗとの関係は、「Ｗ／Ｔsoi＞８」となるように設定されており、完全空乏化に由来するゲート閾電圧の飽和現象を現出することが可能となる。
第３の発明の装置では、比率Ｌ／Ｗが、飽和開始比率よりも小さく設定されているので、MOSFETのゲート閾電圧が、飽和値ないしそれ以下に抑えられる。このため、装置が、低い電源電圧でも動作し得る。また、ソース領域とボディ領域との間に印加される電圧を、ゲート閾電圧が飽和する高さに設定することによって、PDモードからFDモードへの転換を実現し、スイッチング特性を改善することが可能となる。
第４の発明の装置では、ソース領域とボディ領域との間に印加される電圧が、ゲート閾電圧が飽和する高さに設定されているので、MOSFETがFDモードで動作する。このため、理想的なＳファクタが得られ、望ましいスイッチング特性が実現する。また、ゲート閾電圧が飽和値となるので、装置が低い電源電圧で動作し得る。また、ソース領域とボディ領域との間に電圧を印加することによって、PDモードからFDモードへの転換が実現しているために、ゲート閾電圧の設定が容易である。
第５の発明の装置では、ゲート電極が中間ギャップ材料で構成されるので、ゲート閾電圧を高めに設定することができる。すなわち、ゲート閾電圧が飽和値にあっても、ゲート電極の材料として、多種類の中間ギャップ材料の中から適宜選択することによって、ゲート閾電圧を所望の程度に引き上げることが可能となる。それによって、ゲート閾電圧に関する設計の自由度が拡大される。
第６の発明の装置では、外部から電圧をソース領域とボディ領域に与えることができる。
第７の発明の装置では、ソース領域およびドレイン領域の表面に半導体金属化合物層が形成されているので、これらの領域と主電極との間の接触抵抗を、低く抑えることができる。また、PDモードで動作する従来のMOSFETと同等にＳＯＩ層が厚く形成されるので、半導体金属化合物層が、剥がれ難く、安定する。
【図面の簡単な説明】
【図１】 実施の形態１の装置の正面断面図である。
【図２】 実施の形態１の装置の動作説明図である。
【図３】 実施の形態１の装置の全体概略図である。
【図４】 実施の形態１の別の装置の全体概略図である。
【図５】 実施の形態１のボディ領域の一例を示す斜視図である。
【図６】 実施の形態１のボディ領域の別の例を示す斜視図である。
【図７】 実施の形態１のボディ領域のさらに別の例を示す平面図である。
【図８】 図７のＸ−Ｘ切断線に沿った断面図である。
【図９】 図５〜図８の装置の特性を比較して示す表形式の説明図である。
【図１０】 Ｖｔｈ対Ｖｂ特性に関する実験結果を示すグラフである。
【図１１】 実施の形態１の別の導電型の例を示す正面断面図である。
【図１２】 実施の形態１の別の導電型の例を示す全体概略図である。
【図１３】 実施の形態１の別の導電型の例を示す全体概略図である。
【図１４】 実施の形態１のソース・ドレイン領域の別の例を示す正面断面図である。
【図１５】 実施の形態２の装置の背景を示す説明図である。
【図１６】 実施の形態２の装置の背景を示す説明図である。
【図１７】 実施の形態２の装置の正面断面図である。
【図１８】 実施の形態２の装置の動作を説明するバンド図である。
【図１９】 実施の形態２の装置の動作を説明するバンド図である。
【図２０】 実施の形態２の装置の動作を説明するバンド図である。
【図２１】 実施の形態２の装置の動作を説明するバンド図である。
【図２２】 実施の形態３の装置の回路図である。
【図２３】 実施の形態３の別の装置の回路図である。
【図２４】 実施の形態３のさらに別の装置の回路図である。
【図２５】 実施の形態４の装置の原理を示す説明図である。
【図２６】 実施の形態５の装置の回路図である。
【図２７】 従来の装置の正面断面図である。
【図２８】 従来の別の装置の正面断面図である。
【図２９】 従来のさらに別の装置の正面断面図である。
【図３０】 Ｓファクタを説明するグラフである。
【符号の説明】
３ ＳＯＩ層、４ ソース領域、５ ボディ領域、６ ドレイン領域、１２ 空乏層、１３ ゲート電極、２１，２２ シリサイド層（半導体金属化合物層）、３１，３１ａ，４１，４１ａ 半導体チップ、３２，３２ａ，５０，５１，５２，５３ MOSFET、３３，３４ 端子、４２，４２ａ 電源部、７０ センスアンプ、７１，７２ ビット線負荷、ＢＬ，ＢＬ* ビット線、Ｌ チャネル長、ＭＣ メモリセル、Ｑ１，Ｑ６ 第１のMOSFET、Ｑ２，Ｑ５ 第２のMOSFET、Ｔ厚さ、Ｖｔｈ ゲート閾電圧、Ｗ チャネル幅。
Claims (7)
- ＳＯＩ層を有する半導体チップに回路要素が形成されている半導体装置において、
前記回路要素として、MOSFETと電源部とを備え、
前記MOSFETは、前記ＳＯＩ層に選択的に形成された、ソース領域、ドレイン領域、および、前記ソース領域と前記ドレイン領域とに挟まれたボディ領域を備え、
前記ＳＯＩ層の厚さは、前記ボディ領域がフローティングの条件下および前記ソース領域と同一の電位が付与された条件下では完全空乏化しない大きさに、設定されており、
前記電源部は、一定の大きさの電圧を生成し、前記ソース領域と前記ボディ領域との間に、前記ボディ領域に発生する空乏層を拡大する向きに、前記電圧を供給し、かつ、前記MOSFETの動作時に前記ボディ領域が完全空乏化する半導体装置。 - 請求項１に記載の半導体装置において、
前記ＳＯＩ層の厚さＴsoiと、前記ＭＯＳＦＥＴのチャネル幅Ｗとの関係は、「Ｗ／Ｔsoi＞８」となるように設定されている半導体装置。 - 請求項２に記載の半導体装置において、
前記MOSFETのチャネル長Ｌとチャネル幅Ｗの比率Ｌ／Ｗが、飽和開始比率よりも小さく設定されている半導体装置。 - 請求項３に記載の半導体装置において、
前記電圧が、前記MOSFETのゲート閾電圧が飽和する高さに設定されている半導体装置。 - 請求項３または請求項４に記載の半導体装置において、
前記MOSFETが、前記ボディ領域に絶縁層を挟んで対向し、しかも、中間ギャップ材料で構成されるゲート電極を、さらに備える半導体装置。 - 請求項２ないし請求項５のいずれかに記載の半導体装置において、
前記半導体装置は、外部から電圧の供給を受け、当該電圧を前記ソース領域と前記ボディ領域へと中継する端子を、さらに備える半導体装置。 - 請求項２ないし請求項６のいずれかに記載の半導体装置において、
前記ソース領域および前記ドレイン領域の表面に半導体金属化合物層が形成されている半導体装置。
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