JP4325242B2

JP4325242B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4325242B2
Application number: JP2003087585A
Authority: JP
Inventors: 健一風間; 治雄中澤; 利隆遠藤
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-03-27
Filing date: 2003-03-27
Publication date: 2009-09-02
Anticipated expiration: 2023-03-27
Also published as: JP2004296817A

Description

【０００１】
【発明の属する技術分野】
この発明は、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）などの半導体装置の電極膜として、半導体ウエハの裏面に、金属電極膜を蒸着する半導体装置の製造方法に関し、特に半導体ウエハの裏面を研削・研磨して製作される薄型の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗等が配線で接続して用いられると共に、半導体チップ（以下、単にチップとする）に集積した集積回路（以下、ＩＣとする）も多用されている。このようなＩＣに、パワー半導体素子をさらに集積したものはパワーＩＣと呼ばれている。
ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌｏｒＴｒａｎｓｉｓｔｏｒ）は、ＭＯＳＦＥＴの高速スイッチング特性と電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を併せ持つパワー半導体素子である。このため、ＩＧＢＴは、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）およびスイッチング電源などの産業機器分野をはじめ、電子レンジ、炊飯器、ストロボなどの民生機器分野への応用も進んでいる。さらに次世代素子への開発も進んでおり、新しい素子構造により、より低オン電圧のものが開発され、適用装置の低損失化や高効率化が図られている。
【０００３】
このＩＧＢＴの構造には、パンチスルー型、ノンパンチスルー型、そしてフィールドストップ型等がある。そして、現在量産されているＩＧＢＴは、一部のオーディオ・パワー・アンプ用のｐチャネル型を除いて、殆どが、ｎチャネル型の縦型二重拡散構造となっているので、以下、ｎチャネル型のＩＧＢＴで説明する。
パンチスルー型は、ｐ⁺エピタキシャル基板とｎ^-層（活性層）の間にｎ⁺層（バッファ層）を設け、活性層中の空乏層がｎ⁺層であるバッファ層に到達する構造であり、ＩＧＢＴで主流の基本構造である。例えば、耐圧６００Ｖ系に対しては、ｎ^-層である活性層は厚さ７０μｍ程度で十分であるが、ｐ⁺基板部を含むと総厚さは２００〜３００μｍになる。そこで、エピタキシャル基板を用いずに、ＦＺ基板を用いて、チップの低コスト化を図った低ドーズ量の浅いｐ⁺コレクタ層を採用したノンパンチスルー型ＩＧＢＴ、フィールドストップ型ＩＧＢＴが開発されてきている。
【０００４】
図３は、低ドーズ量の浅いｐ⁺コレクタ層を採用したノンパンチスルー型ＩＧＢＴの要部断面図である。図は１／２セルを示す。
低ドーズの浅いｐ⁺コレクタ層５８（低注入ｐ⁺コレクタ）を採用したノンパンチスルー型は、ｐ⁺エピタキシャル基板を使わないので、基板総厚さはパンチスルー型よりも大幅に薄くなる。この構造では、正孔の注入率を制御できるので、ライフタイム制御を行わなくても高速スイッチングが可能であるが、オン電圧は活性層であるｎ^-層５１の厚みと比抵抗に依存するのでやや高い値である。但し、前述のようにｐ⁺エピタキシャル基板を用いずに、ＦＺ基板を用いているため、チップの低コスト化が可能である。
【０００５】
尚、図中の５２はｐベース層、５３はｎエミッタ層、５４はゲート絶縁膜、５５はゲート電極、５６はエミッタ電極、５７は層間絶縁膜、５９はコレクタ電極である。
図４は、フィールドストップ型ＩＧＢＴの要部断面図である。図は１／２セルを示す。
基本構造は、パンチスルー型ＩＧＢＴと同じであるが、やはりｐ⁺エピタキシャル基板は用いずに、ＦＺ（フローティング・ゾーン）基板を用いて基板の総厚さを１００μｍ〜２００μｍとしている。パンチスルー型と同じく活性層であるｎ^-層５１の厚さは６００Ｖ耐圧の場合は７０μｍ程度にしてあり、定格電圧を印加したときは全域が空乏化するため、活性層下にはｎ⁺層６０（ｎバッファ層）を設ける。コレクタ側は、低ドーズ量の浅いｐ⁺拡散層をコレクタ層５８として形成し、低注入コレクタとして用いる。これにより、ノンパンチスルー型の場合と同様にライフタイム制御は不要である。（さらにオン電圧の低減を目的として、チップ表面に狭く深い溝を形成し、その溝側面にゲート絶縁膜を介してゲート電極を形成したトレンチＩＧＢＴの構造をこのフールドストップ型ＩＧＢＴ（ＦＳ−ＩＧＢＴ）と組み合わせた構造のものもある）。また、設計の最適化を図る等によって、総厚さの低減が進められている。
【０００６】
しかし、７０μｍ程度の薄型ＩＧＢＴを実現するために、裏面バックグラインドや裏面からのイオン注入、裏面熱処理等が必要であるが、ウエハの薄型化によって、ウエハに大きな反りが発生し製造プロセスに影響を与えてしまうなど技術的課題が多い。
図５は、ＦＳ−ＩＧＢＴの表面構造を形成した後の製造プロセスを説明する図で、同図（ａ）から同図（ｅ）は工程順に示した工程断面図である。先ず、図４のＦＳ−ＩＧＢＴの要部断面図を用いて表面構造６１の製造プロセスを説明する。
（１）ＦＺ−Ｎ基板（フローティング・ゾーン法で製作したｎ型の基板）であるｎ型の半導体ウエハ（以下、単にウエハ５０とする）の表面側にゲート絶縁膜５４（ここでは、ＳｉＯ₂ ）を介して多結晶シリコン（ここでは、Ｐｏｌｙ−Ｓｉ）からなるゲート電極５５を堆積、加工、その表面に層間絶縁膜５７（ここでは、ＢＰＳＧ）を堆積し、加工し、絶縁ゲート構造が作られる。
（２）ウエハ５０にｐベース層５２（ｐ⁺）を形成し、その後にこのｐベース層５２内にｎエミッタ層５３（ｎ⁺）を形成する。
（３）ｎエミッタ層５３に接するようにアルミ・シリコン膜からなる表面電極（エミッタ電極５６）を形成する。アルミ・シリコン膜は、安定した接合性、低抵抗配線を実現するために、その後、４００〜５００℃程度の低温で熱処理される。さらに、図示しないが、表面を覆うようにポリイミド膜からなる絶縁保護膜を形成する。ここまでが、表面構造６１を形成するプロセスである（図５（ａ））。
【０００７】
つぎに、裏面側のプロセスについて説明する。尚、裏面側のプロセスは、表面側のプロセスが完了した後で行う。そのため、図５では図４に示した表面側の表面構造６１の詳細は省略してある。
（４）裏面側より、所望の厚さまでウエハ５０をバックグラインドやエッチングを用いて薄ウエハ化する（同図（ｂ））。
（５）つぎに、バッファ層であるｎ⁺層６０と高濃度のｐコレクタ層５８（ｐ⁺層）を形成するために、裏面よりイオン注入を行う。この例では、ｎ⁺層６０はリン、ｐコレクタ層５８はボロンを注入した。その後、電気炉により熱処理（アニール）を行う。熱処理温度は３５０℃〜５００℃の低温である（同図（ｃ））。
（６）つぎに、高濃度のｐコレクタ層５８（ｐ⁺層）上に、アルミニウム層、チタン層、ニッケル層、金層などの金属膜の組合わせで裏面電極（コレクタ電極５９）である金属電極膜を半導体ウエハ保持治具を用いて蒸着で形成する（同図（ｄ））。
（８）つぎに、チップ状にダイシングする（同図（ｅ））。
【０００８】
最後に、図示しないが、表面構造のエミッタ電極５６の表面には、アルミワイヤが超音波ワイヤボンディングで固着され、裏面のコレクタ電極５９は、はんだ層を介して固定部材に固着される。
ここで、（６）の蒸着工程で使用する半導体ウエハ保持治具とウエハを治具にセットした状態を説明する。
図６は、従来の半導体ウエハ保持治具とウエハを治具にセットした状態を説明する図であり、同図（ａ）は治具の要部平面図、同図（ｂ）から同図（ｄ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
【０００９】
従来の半導体ウエハ保持治具７０は、ウエハ５０の表面端部が当接する板状の治具本体７１と、バネ７２などの弾性復帰力を利用して、ウエハ５０の中心に向かって外側４箇所からウエハ５０を挟み込む４本のピン７３とから構成されている。また、ウエハ５０とあて板７４とが直接接触しないように０．５ｍｍ程度の突起７５を設けてある。
また、図６の他に、ＩＧＢＴなどの半導体素子の金属電極膜などの薄膜をウエハに形成したり、また、ダイシングしたウエハをチップ化したりする場合の種々のウエハの保持方法について説明する。
【００１０】
例えば、トレーの凹部にウエハを載せ、押し付け具でウエハの周縁部を押さえ、凹部の空間に昇圧用ガスを導入してウエハを固定し、露出したウエハ面に薄膜を形成する（特許文献１参照）。
また、基板台上にウエハを密着させて載せ、リング状の押さえ板でウエハの周縁部をバネで押さえ、露出したウエハ面に薄膜を形成する方法が知られている（特許文献２参照）。
また、ウエハからチップを取り出す方法として、ＩＣウエハを粘着シートに貼着し、その粘着シートをウエハリングに張設し、ダイシングで予め所定のチップサイズに切れ目を入れておき、エキシバンド装置でウエハの外側を広げることでＩＣチップ相互の間隔を広げてチップ化する方法が知られている（特許文献３）。
【００１１】
また、クランプに押圧固定されたウエハをクランプから外す際に生じるウエハ押圧部の付着を防止し、製品歩留りの低下を抑えるためにウエハの周縁部を部分的の押圧してウエハを保持する方法も知られている（特許文献４参照）。
また、ウエハのオリフラ部分の割れや欠けを防止するために、ウエハのオリフラ部は全体を押圧しその他の箇所はウエハの周縁部を部分押圧してウエハを保持する方法がある（特許文献５参照）。
また、半導体ウエハの裏面を研削した後、この裏面に金属電極膜を形成するために半導体ウエハに水平方向のストレスをかけずに、半導体ウエハの周縁部を保持する方法を出願している（特願２００２−２３３９１３）。
【００１２】
【特許文献１】
特開２００２−４３４０４号公報図１
【特許文献２】
特開平７−１３０８２４号公報図１
【特許文献３】
特開平１１−２１４４８７号公報図１
【特許文献４】
特開２００２−２９９４２２号公報図１
【特許文献５】
特開２０００−１２４２９５号公報図２
【００１３】
【発明が解決しようとする課題】
図６の半導体ウエハ保持治具を用いて蒸着する方法では、前記したように、バネ等７２の弾性復帰力を利用して、ウエハ５０の中心に向かって外側４箇所からピン７３でウエハ５０を挟み込むようにして蒸着する。
この方法では、数１００μｍと厚いウエハの場合はウエハの反りは小さく問題とならないが、裏面をバックグラインドした後のウエハ５０の厚さが７０μｍ程度と薄くなると、ウエハ５０が割れることが多い。これは、蒸着する金属膜は、ウエハ５０に対して引っ張り応力を持ち、図７に示すように、その応力により発生する反り量はウエハ５０を薄くすればするほど大きくなる。そのため、図８に示すように、ウエハの厚さを薄くすればする程、割れ発生率が大きくなり、生産性が著しく悪くなる。割れ発生率が大きくなる要因として、蒸着時のウエハの保持方法が大きく影響している。
【００１４】
図６（ａ）のような半導体ウエハ保持治具では、ウエハの外周をバネ７２の復帰力を使ってピン７３で抑える方式であるため、ウエハ５０が薄い場合には、ピン７３に押されて曲がり割れてしまう。また、一部分しかウエハ５０を押さえないために、図６（ｄ）に示すように、ウエハ５０の反そりが大きく、あて板７４と接触してキズが付き外観不良になったり、割れが発生したりする。
これを解決するために、特願２００２−２３３９１３に記載のように、ウエハの周縁部を押さえる方法にした場合は、ウエハ割れの防止には大きな効果があるが、ウエハが薄くなると反りが大きくなり、半導体ウエハ保持治具とウエハが接触してウエハにキズが入るため、外観不良を防止することは困難である。
【００１５】
この発明の目的は、前記の課題を解決して、割れ不良、外観不良を低減し、生産性を向上させる半導体装置の製造方法を提供することにある。
【００１６】
前記の目的を達成するために、半導体ウエハの裏面を研削した後、半導体ウエハ保持治具を用いて、前記裏面に、金属電極膜を蒸着する半導体装置の製造方法であって、有底筒状のホルダーの側壁内面に設けた支持台にて、前記半導体ウエハの表面の周縁部を、前記半導体ウエハの表面と前記ホルダーの底部との間隔が、前記金属電極膜の蒸着過程での半導体ウエハの反り量より広くなる位置で支持し、前記半導体ウエハの裏面の略全面を露出するように、リング状の外周部押さえにより前記半導体ウエハの周縁部を前記半導体ウエハの裏面側から押さえ、前記外周部押さえに対応する複数箇所に板バネを備えた蓋を被せ、前記外周部押さえを介して、前記半導体ウエハを、前記支持台とで挟んで、半導体ウエハ裏面に対して垂直な方向から前記半導体ウエハを保持し、前記裏面に金属電極膜を蒸着することを特徴とする半導体装置の製造方法とする。
【００１８】
【発明の実施の形態】
図１は、この発明の一実施例の半導体装置の製造方法を説明する図であり、同図（ａ）は半導体ウエハ保持治具の斜視図、同図（ｂ）から同図（ｄ）は工程順に示した工程断面図である。同図（ｂ）から同図（ｄ）は同図（ａ）のＸ−Ｘ線で切断した断面図に相当する図であり、蒸着工程で、ウエハを半導体ウエハ保持治具にセットする方法について説明する図である。
最初に半導体ウエハ保持治具について説明する。半導体ウエハ保持治具は、ホルダー１（本体治具）、蓋３、外周部押さえリング２で構成され、ホルダー１はウエハ外周より大きな内周の側壁１ａと、この側壁１ａに接触し、ウエハ５の周縁部と接するホルダー１の椅子状の支持台１ｃと、凹状の底面１ｄから構成され、ウエハ５と接触する支持台の高さＬは凹状の底部から６ｍｍ程度高くする。また、支持台の幅Ｗ１は、５〜７ｍｍにする。外周部押さえリングの幅Ｗ２は、５〜７ｍｍ、厚さは０．５〜１ｍｍである。蓋３には板バネ３ａが取り付けてあり、外周部押さえリング２に把手部２ａが設けられ、この把手部２ａはホルダー１の側壁１ａの切り欠き１ｂに嵌合するよう作られている。蓋とホルダーとはＢ部で蝶接する図示しない蝶番が付いている。（同図（ａ））。
【００１９】
つぎに同図（ｂ）〜同図（ｄ）を用いて７０μｍ〜１００μｍ程度の薄いウエハを半導体ウエハ保持治具に取り付ける工程について説明する。
まず、図示しない蒸着装置のドームに取り付けられた半導体ウエハ保持治具のホルダー１の支持台１ｃに接するようにウエハ５を置く。支持台の高さＬ（凹状の底面１ｄからの高さ）が６ｍｍ程度あるため、ウエハ５に金属電極膜を蒸着した場合の熱膨張係数の差で、ウエハ５に反りが発生しても、ウエハ５がホルダー１の底面１ｄに接することはなく、ウエハ５にキズが付くことはない（同図（ｂ））。
【００２０】
つぎに、外周部押さえリング２の把手部２ａをピンセットなどで挟んで、ホルダー１の側壁１ａに形成された切り欠き１ｂに嵌合させ、ウエハ５上に載せる。（同図（ｃ））。
つぎに、ホルダー１上に蓋３を被せ、止め金具４でホルダー１と蓋３を挟み込む。この蓋３には、板バネ３ａが取り付けてあり、この板バネ３ａで板状の外周部押さえリング２を介してウエハ５の周縁部を均一に押圧するため、ウエハ５の反り量が小さくなり、またウエハ５に局部的に強い圧力がかかることはないため、割れ発生率を低減することができる（同図（ｄ））。
【００２１】
つぎに、図示しない真空蒸着装置のベルジャーを真空にして、蒸着を開始する。
尚、本実施例では、支持台１ｃの高さＬを６ｍｍ程度としたが、この高さは、ウエハ５をホルダー１にセットする際および蒸着中にウエハ５がたわむことにより、ウエハ５が底面１ｄに接触しない高さに設計すればよい。ウエハ５の直径が大きい場合や、ウエハ５の厚みが薄い場合には、この高さを高くすればよい。
また、板バネ３ａの押さえ力はウエハ５を割らない程度の強さに調整する。また、ホルダー１の側部のＣ部に図示しない切り欠きを形成して、ピンセットなどでのウエハ５の取り付けと取り外しを容易に行えるようするとよい。
【００２２】
前記の半導体ウエハ支持治具を用いて薄膜のウエハ面に金属電極膜を蒸着することで、前記したようにウエハ５のキズの発生が防止され、また、図２に示すように割れ発生率を大幅に低減することができる。特に、７０μｍ〜１００μｍ程度と薄いウエハの場合でも割れ発生率は数％にすることができる。その結果、薄型半導体装置の生産性を大幅に向上させることができる。また、キズの発生防止により外観不良を低減できて、良好な電気的特性を得ることができる。
以上のことをまとめると次のようになる。前記のように、ピン方式からホルダー方式にすることでウエハセット時の割れを低減することができる。また、ウエハの外周部を支持台１ｃと外周部押さえリング２で挟み込むことで、蒸着膜の成膜時のウエハ５の反りを強制的に抑えることができる。また、ホルダー１の底面１ｄとウエハ５の間に反り量より大きな隙間を開けることで、ウエハ５と底面１ｄとの接触がなくなり、キズや割れを低減することができる。また、ホルダー１の蓋３に板バネ３ａがあることで、蓋３を閉めたとき、ウエハ５の外周部を上下方向からのストレスを与えずにソフトに押さえることができるので、割れを低減することができる。
【００２３】
【発明の効果】
この発明において、薄膜ウエハを前記した半導体ウエハ保持治具を用いて蒸着することで、キズによる外観不良と割れ発生率を大幅に低減し、薄型半導体装置の生産性を高めることができる。
【図面の簡単な説明】
【図１】この発明の一実施例の半導体装置の製造方法を説明する図であり、（ａ）は半導体ウエハ保持治具の斜視図、（ｂ）から（ｄ）は工程順に示した工程断面図
【図２】ウエハの厚さと割れ発生率の関係を示す図
【図３】低ドーズ量の浅いｐ⁺コレクタ層を採用したノンパンチスルー型ＩＧＢＴの要部断面図
【図４】フィールドストップ型ＩＧＢＴの要部断面図
【図５】ＦＳ−ＩＧＢＴの表面構造を形成した後の製造プロセスを説明する図で、（ａ）から（ｅ）は工程順に示した工程断面図
【図６】従来の半導体ウエハ保持治具とウエハを治具にセットした状態を説明する図であり、（ａ）は治具の要部平面図、（ｂ）から（ｄ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図７】ウエハの厚さと反り量の関係を示す図
【図８】ウエハの厚さと割れ発生率の関係を示す図
【符号の説明】
１ホルダー
１ａ側壁
１ｂ切り欠き
１ｃ支持台
１ｄ底面
２外周部押さえリング
２ａ把手部
３蓋
３ａ板バネ
４止め金具
５ウエハ
Ｗ１支持台の幅
Ｗ２外周部押さえリングの幅
Ｌ支持台の高さ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device in which a metal electrode film is deposited on the back surface of a semiconductor wafer as an electrode film of a semiconductor device such as an insulated gate bipolar transistor (hereinafter referred to as IGBT). The present invention relates to a method for manufacturing a thin semiconductor device manufactured by grinding and polishing.
[0002]
[Prior art]
In recent years, a large number of transistors, resistors, and the like are connected and used in important parts of computers and communication devices, and an integrated circuit (hereinafter referred to as an IC) integrated on a semiconductor chip (hereinafter simply referred to as a chip). Is also frequently used. Such an IC in which a power semiconductor element is further integrated is called a power IC.
An IGBT (Insulated Gate Bipolar Transistor) is a power semiconductor element having both high-speed switching characteristics and voltage drive characteristics of a MOSFET and low on-voltage characteristics of a bipolar transistor. For this reason, IGBTs are being applied to consumer equipment fields such as microwave ovens, rice cookers, and strobes as well as industrial equipment fields such as general-purpose inverters, AC servos, uninterruptible power supplies (UPS), and switching power supplies. Furthermore, development of next-generation devices is also progressing, and devices with a lower on-voltage have been developed with a new device structure, so that the loss and the efficiency of applied devices are reduced.
[0003]
The IGBT structure includes a punch-through type, a non-punch-through type, and a field stop type. Most IGBTs that are currently mass-produced have an n-channel vertical double diffusion structure except for a p-channel type for some audio power amplifiers. The type IGBT will be described.
The punch-through type has a structure in which an n ⁺ layer (buffer layer) is provided between the p ⁺ epitaxial substrate and the n ⁻ layer (active layer), and the depletion layer in the active layer reaches the buffer layer that is the n ⁺ layer. , IGBT is the mainstream basic structure. For example, for a withstand voltage of 600 V, an active layer which is an n ⁻ layer is sufficient if the thickness is about 70 μm, but the total thickness is 200 to 300 μm including the p ⁺ substrate portion. Therefore, non-punch-through IGBTs and field stop IGBTs have been developed that employ a low-dose shallow p ⁺ collector layer to reduce the cost of the chip using an FZ substrate without using an epitaxial substrate. Yes.
[0004]
FIG. 3 is a cross-sectional view of a principal part of a non-punch through type IGBT employing a shallow p ⁺ collector layer with a low dose. The figure shows a half cell.
The non-punch through type employing the low dose shallow p ⁺ collector layer 58 (low implantation p ⁺ collector) does not use the p ⁺ epitaxial substrate, so the total substrate thickness is significantly thinner than the punch through type. In this structure, since the hole injection rate can be controlled, high-speed switching is possible without performing lifetime control, but the on-voltage depends on the thickness and specific resistance of the n ⁻ layer 51 which is the active layer. Slightly high value. However, since the FZ substrate is used instead of the p ⁺ epitaxial substrate as described above, the cost of the chip can be reduced.
[0005]
In the figure, 52 is a p base layer, 53 is an n emitter layer, 54 is a gate insulating film, 55 is a gate electrode, 56 is an emitter electrode, 57 is an interlayer insulating film, and 59 is a collector electrode.
FIG. 4 is a cross-sectional view of a main part of the field stop type IGBT. The figure shows a half cell.
Although the basic structure is the same as that of the punch-through IGBT, the total thickness of the substrate is 100 μm to 200 μm using an FZ (floating zone) substrate without using a p ⁺ epitaxial substrate. N which is also active layer and the punch-through type ^- thickness of the layer 51 is Yes in the order of 70μm in the case of breakdown voltage of 600V, for depleted whole area is obtained by applying the rated voltage, it is under the active layer n ⁺ layer 60 (n buffer layer) is provided. On the collector side, a shallow p ⁺ diffusion layer with a low dose is formed as the collector layer 58 and used as a low injection collector. This eliminates the need for lifetime control as in the non-punch through type. (Further stop type IGBT (FS-IGBT) is a trench IGBT structure in which a narrow and deep groove is formed on the chip surface and a gate electrode is formed on the side of the groove via a gate insulating film for the purpose of further reducing the ON voltage. There is also a structure combined with the In addition, the total thickness is being reduced by, for example, optimizing the design.
[0006]
However, in order to realize a thin IGBT of about 70 μm, backside back-grinding, ion implantation from the backside, backside heat treatment, etc. are necessary. However, due to the thinning of the wafer, the wafer is greatly warped and affects the manufacturing process. There are many technical issues such as giving.
FIG. 5 is a diagram for explaining a manufacturing process after the surface structure of the FS-IGBT is formed, and FIGS. 5A to 5E are process cross-sectional views shown in the order of processes. First, the manufacturing process of the surface structure 61 will be described with reference to a cross-sectional view of the main part of the FS-IGBT in FIG.
(1) A gate insulating film 54 (here, SiO ₂ ) is formed on the surface side of an n-type semiconductor wafer (hereinafter simply referred to as a wafer 50) which is an FZ-N substrate (an n-type substrate manufactured by a floating zone method). ) To deposit and process a gate electrode 55 made of polycrystalline silicon (here, Poly-Si), and deposit and process an interlayer insulating film 57 (here, BPSG) on the surface, thereby forming an insulated gate structure. It is done.
(2) A p base layer 52 (p ⁺ ) is formed on the wafer 50, and then an n emitter layer 53 (n ⁺ ) is formed in the p base layer 52.
(3) A surface electrode (emitter electrode 56) made of an aluminum / silicon film is formed in contact with the n emitter layer 53. The aluminum / silicon film is then heat-treated at a low temperature of about 400 to 500 ° C. in order to realize stable bonding and low resistance wiring. Further, although not shown, an insulating protective film made of a polyimide film is formed so as to cover the surface. This is the process for forming the surface structure 61 (FIG. 5A).
[0007]
Next, the back side process will be described. The back side process is performed after the front side process is completed. Therefore, in FIG. 5, the details of the surface-side surface structure 61 shown in FIG. 4 are omitted.
(4) From the back surface side, the wafer 50 is thinned to a desired thickness by using back grinding or etching ((b) in the figure).
(5) Next, in order to form the n ⁺ layer 60 as a buffer layer and the high-concentration p collector layer 58 (p ⁺ layer), ion implantation is performed from the back surface. In this example, the n ⁺ layer 60 is implanted with phosphorus, and the p collector layer 58 is implanted with boron. Thereafter, heat treatment (annealing) is performed in an electric furnace. The heat treatment temperature is as low as 350 ° C. to 500 ° C. ((c) in the figure).
(6) Next, on the high-concentration p collector layer 58 (p ⁺ layer), a metal that is a back electrode (collector electrode 59) by a combination of metal films such as an aluminum layer, a titanium layer, a nickel layer, and a gold layer. An electrode film is formed by vapor deposition using a semiconductor wafer holding jig ((d) in the figure).
(8) Next, dicing into chips is performed ((e) in the figure).
[0008]
Finally, although not shown, an aluminum wire is fixed to the surface of the emitter electrode 56 having a surface structure by ultrasonic wire bonding, and the collector electrode 59 on the back surface is fixed to a fixing member via a solder layer.
Here, a semiconductor wafer holding jig used in the vapor deposition step (6) and a state where the wafer is set on the jig will be described.
FIG. 6 is a diagram for explaining a conventional semiconductor wafer holding jig and a state in which the wafer is set on the jig. FIG. 6 (a) is a plan view of the main part of the jig, and FIG. d) is a cross-sectional view of the main part taken along line XX of FIG.
[0009]
The conventional semiconductor wafer holding jig 70 has four plate-like jig bodies 71 with which the front end of the wafer 50 abuts, and four elastic points such as springs 72 on the outer side toward the center of the wafer 50. And four pins 73 for sandwiching the wafer 50 therebetween. Further, a projection 75 of about 0.5 mm is provided so that the wafer 50 and the contact plate 74 are not in direct contact.
In addition to FIG. 6, various wafer holding methods in the case where a thin film such as a metal electrode film of a semiconductor element such as an IGBT is formed on a wafer or a diced wafer is formed into chips will be described.
[0010]
For example, the wafer is placed on the recess of the tray, the peripheral edge of the wafer is pressed with a pressing tool, the pressure increasing gas is introduced into the space of the recess to fix the wafer, and a thin film is formed on the exposed wafer surface (see Patent Document 1). ).
Further, a method is known in which a wafer is placed in close contact with a substrate table, a peripheral edge of the wafer is pressed by a spring with a ring-shaped pressing plate, and a thin film is formed on the exposed wafer surface (see Patent Document 2).
Also, as a method of taking out the chips from the wafer, an IC wafer is attached to an adhesive sheet, the adhesive sheet is stretched on a wafer ring, a cut is made in advance to a predetermined chip size by dicing, and an exciband apparatus is used to There is known a method in which the distance between IC chips is widened by widening the outside to form a chip (Patent Document 3).
[0011]
There is also a method of holding the wafer by partially pressing the peripheral edge of the wafer in order to prevent adhesion of the wafer pressing portion that occurs when the wafer pressed and fixed to the clamp is removed from the clamp, and to suppress a decrease in product yield. It is known (see Patent Document 4).
In order to prevent cracking or chipping of the orientation flat portion of the wafer, there is a method of holding the wafer by pressing the whole orientation flat portion of the wafer and partially pressing the peripheral portion of the wafer at other locations (see Patent Document 5). ).
In addition, after grinding the back surface of the semiconductor wafer, an application has been filed for a method of holding the peripheral edge of the semiconductor wafer without applying horizontal stress to the semiconductor wafer in order to form a metal electrode film on the back surface. Application 2002-233913).
[0012]
[Patent Document 1]
JP 2002-43404 A FIG.
[Patent Document 2]
Japanese Patent Laid-Open No. 7-130824 FIG.
[Patent Document 3]
Japanese Patent Laid-Open No. 11-214487 FIG.
[Patent Document 4]
Japanese Patent Laid-Open No. 2002-299422 FIG.
[Patent Document 5]
JP 2000-124295 A FIG.
[0013]
[Problems to be solved by the invention]
In the method of vapor deposition using the semiconductor wafer holding jig of FIG. 6, as described above, the elastic force of the spring 72 or the like is used to apply the wafer 50 to the center of the wafer 50 from the outer four locations with pins 73. Vapor deposition is carried out.
In this method, in the case of a wafer as thick as several hundred μm, the warpage of the wafer is small and does not cause a problem. However, when the thickness of the wafer 50 after back grinding is reduced to about 70 μm, the wafer 50 is often cracked. This is because the metal film to be deposited has a tensile stress on the wafer 50, and as shown in FIG. 7, the amount of warpage caused by the stress increases as the wafer 50 is made thinner. Therefore, as shown in FIG. 8, the thinner the wafer is, the larger the crack generation rate and the worse the productivity. As a factor that increases the rate of occurrence of cracks, the method of holding the wafer during vapor deposition has a great influence.
[0014]
In the semiconductor wafer holding jig as shown in FIG. 6A, the outer periphery of the wafer is held by the pin 73 using the restoring force of the spring 72. Therefore, when the wafer 50 is thin, it is pushed by the pin 73. It will bend and crack. Further, since the wafer 50 is pressed only partially, as shown in FIG. 6 (d), the warpage of the wafer 50 is large, and it comes into contact with the contact plate 74 and is scratched, resulting in poor appearance or cracks. Or
In order to solve this problem, as described in Japanese Patent Application No. 2002-233913, when the method of pressing the peripheral edge of the wafer is used, there is a great effect in preventing wafer cracking, but warping increases as the wafer becomes thinner. Since the semiconductor wafer holding jig and the wafer come into contact with each other and the wafer is scratched, it is difficult to prevent appearance defects.
[0015]
An object of the present invention is to provide a method for manufacturing a semiconductor device that solves the above-described problems, reduces cracking defects and appearance defects, and improves productivity.
[0016]
In order to achieve the above object, a semiconductor device manufacturing method for depositing a metal electrode film on a back surface of a semiconductor wafer using a semiconductor wafer holding jig after grinding the back surface of the semiconductor wafer, and having a bottomed cylindrical shape In the support provided on the inner surface of the side wall of the holder, the peripheral portion of the surface of the semiconductor wafer is spaced from the surface of the semiconductor wafer and the bottom of the holder so that the semiconductor electrode in the vapor deposition process of the metal electrode film The peripheral edge of the semiconductor wafer is pressed from the back surface side of the semiconductor wafer by a ring-shaped outer periphery presser so as to be supported at a position wider than the warping amount and to expose substantially the entire back surface of the semiconductor wafer. Cover the semiconductor wafer with the support table through the outer periphery pressing member from a direction perpendicular to the back surface of the semiconductor wafer through a cover provided with a leaf spring at a plurality of locations corresponding to the pressing member. Serial holding a semiconductor wafer, a method of manufacturing a semiconductor device characterized by depositing a metal electrode film on the back surface.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a diagram for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention. FIG. 1 (a) is a perspective view of a semiconductor wafer holding jig, and FIG. 1 (b) to FIG. It is process sectional drawing shown to process order. (B) to (d) in the figure are equivalent to a cross-sectional view taken along line XX in FIG. (A), and a method for setting a wafer on a semiconductor wafer holding jig in a vapor deposition process. It is a figure explaining.
First, the semiconductor wafer holding jig will be described. The semiconductor wafer holding jig is composed of a holder 1 (main body jig), a lid 3 and an outer peripheral holding ring 2. The holder 1 is in contact with the inner peripheral side wall 1a larger than the outer periphery of the wafer and the side wall 1a, and the wafer 5 The height L of the support base which contacts the wafer 5 is about 6 mm higher than the bottom of the concave shape. The width W1 of the support base is 5 to 7 mm. The width W2 of the outer periphery pressing ring is 5 to 7 mm, and the thickness is 0.5 to 1 mm. A leaf spring 3 a is attached to the lid 3, and a handle portion 2 a is provided on the outer peripheral holding ring 2, and this handle portion 2 a is made to fit into a notch 1 b on the side wall 1 a of the holder 1. The lid and the holder have a hinge (not shown) that makes a butterfly contact with B part. (Figure (a)).
[0019]
Next, a process of attaching a thin wafer of about 70 μm to 100 μm to the semiconductor wafer holding jig will be described with reference to FIGS.
First, the wafer 5 is placed in contact with the support 1c of the holder 1 of the semiconductor wafer holding jig attached to the dome of the vapor deposition apparatus (not shown). Since the height L of the support base (the height from the concave bottom surface 1d) is about 6 mm, even if the wafer 5 is warped due to a difference in thermal expansion coefficient when a metal electrode film is deposited on the wafer 5, The wafer 5 does not contact the bottom surface 1d of the holder 1, and the wafer 5 is not scratched ((b) in the figure).
[0020]
Next, the grip portion 2 a of the outer periphery pressing ring 2 is sandwiched between tweezers and the like, fitted into a notch 1 b formed in the side wall 1 a of the holder 1, and placed on the wafer 5. (FIG. (C)).
Next, the lid 3 is put on the holder 1, and the holder 1 and the lid 3 are sandwiched by the stopper 4. A leaf spring 3a is attached to the lid 3, and the edge of the wafer 5 is uniformly pressed by the leaf spring 3a through the plate-shaped outer peripheral holding ring 2, so that the amount of warpage of the wafer 5 is reduced. In addition, since a strong pressure is not applied to the wafer 5 locally, the crack generation rate can be reduced ((d) in the figure).
[0021]
Next, a vacuum is applied to a bell jar of a vacuum vapor deposition apparatus (not shown) to start vapor deposition.
In this embodiment, the height L of the support base 1c is set to about 6 mm. However, this height is lowered when the wafer 5 is bent when the wafer 5 is set in the holder 1 or during vapor deposition. What is necessary is just to design to the height which does not contact 1d. If the diameter of the wafer 5 is large or the thickness of the wafer 5 is thin, this height may be increased.
The pressing force of the leaf spring 3a is adjusted to a strength that does not break the wafer 5. Also, a notch (not shown) may be formed in a C portion on the side of the holder 1 so that the wafer 5 can be easily attached and detached with tweezers or the like.
[0022]
By depositing a metal electrode film on the wafer surface of the thin film using the semiconductor wafer support jig, the generation of scratches on the wafer 5 is prevented as described above, and the crack generation rate is reduced as shown in FIG. It can be greatly reduced. In particular, even in the case of a thin wafer of about 70 μm to 100 μm, the crack generation rate can be several percent. As a result, the productivity of the thin semiconductor device can be greatly improved. Further, appearance defects can be reduced by preventing the generation of scratches, and good electrical characteristics can be obtained.
The above can be summarized as follows. As described above, the crack at the time of wafer setting can be reduced by switching from the pin method to the holder method. Further, by sandwiching the outer peripheral portion of the wafer between the support base 1c and the outer peripheral holding ring 2, it is possible to forcibly suppress the warpage of the wafer 5 during the deposition film deposition. Further, by making a gap larger than the warp amount between the bottom surface 1d of the holder 1 and the wafer 5, contact between the wafer 5 and the bottom surface 1d is eliminated, and scratches and cracks can be reduced. Further, since the cover 3 of the holder 1 has the leaf spring 3a, when the cover 3 is closed, the outer peripheral portion of the wafer 5 can be softly pressed without applying stress in the vertical direction, thereby reducing cracks. be able to.
[0023]
【The invention's effect】
In the present invention, by depositing a thin film wafer using the above-described semiconductor wafer holding jig, it is possible to greatly reduce the appearance defect and crack generation rate due to scratches and increase the productivity of thin semiconductor devices.
[Brief description of the drawings]
1A and 1B are views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention, wherein FIG. 1A is a perspective view of a semiconductor wafer holding jig, and FIGS. [Fig. 2] Fig. 2 is a diagram showing the relationship between wafer thickness and crack generation rate. [Fig. 3] Cross-sectional view of the main part of a non-punch-through IGBT employing a shallow p ⁺ collector layer with a low dose. [Fig. FIG. 5 is a diagram for explaining a manufacturing process after forming the surface structure of the FS-IGBT, and (a) to (e) are process sectional views showing the order of the processes. It is a figure explaining the state which set the semiconductor wafer holding jig and the wafer to the jig, (a) is a principal part top view of a jig, (b) to (d) is the XX line of (a). Cross-sectional view of the cut main part [FIG. 7] A diagram showing the relationship between the thickness of the wafer and the amount of warpage [FIG. 8] It shows a a To crack incidence of relationship EXPLANATION OF REFERENCE NUMERALS
DESCRIPTION OF SYMBOLS 1 Holder 1a Side wall 1b Notch 1c Support stand 1d Bottom surface 2 Outer peripheral part pressing ring 2a Handle part 3 Lid 3a Leaf spring 4 Stopper metal 5 Wafer W1 Support base width W2 Outer peripheral part pressing ring width L Support base height

Claims

After grinding the back surface of the semiconductor wafer, using a semiconductor wafer holding jig, a semiconductor device manufacturing method for depositing a metal electrode film on the back surface,
In the support provided on the inner surface of the side wall of the bottomed cylindrical holder, the peripheral edge of the surface of the semiconductor wafer is spaced from the surface of the semiconductor wafer and the bottom of the holder in the vapor deposition process of the metal electrode film. Support at a position wider than the amount of warpage of the semiconductor wafer,
Pressing the peripheral edge of the semiconductor wafer from the back side of the semiconductor wafer with a ring-shaped outer periphery pressing so as to expose substantially the entire back surface of the semiconductor wafer ;
Cover the plurality of locations corresponding to the outer periphery pressing member with leaf springs, and sandwich the semiconductor wafer with the support base via the outer periphery pressing member from a direction perpendicular to the back surface of the semiconductor wafer. Holding the semiconductor wafer;
A method of manufacturing a semiconductor device, comprising depositing a metal electrode film on the back surface.