JP3992888B2

JP3992888B2 - Cryptographic processing device

Info

Publication number: JP3992888B2
Application number: JP25506599A
Authority: JP
Inventors: 充松井; 俊雄時田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-09-09
Filing date: 1999-09-09
Publication date: 2007-10-17
Anticipated expiration: 2017-05-30
Also published as: JP2000081840A

Description

【０００１】
【発明の属する技術分野】
この発明は、暗号処理装置に関するものであり、特にＩＣカード等に用いられる小型暗号処理装置に関するものである。
【０００２】
【従来の技術】
この発明の従来の技術として、秘密鍵（共通鍵）暗号系のブロック暗号である、米国商用暗号のＤＥＳ（Data Encryption Standard）を用いて説明する。ＤＥＳの詳細な処理内容は、例えば、Hans Eberl “A High-speed DES Implementation for Network Applications”、Advances in Cryptology - CRYPTO‘92、Lecture Notes in computer Science 740、Springer-Verlag．に記載されている。図１３は、ＤＥＳ暗号アルゴリズムのフローチャートである。図１３において、１００１〜１００４はデータ変換処理を行う関数Ｆによる演算、１０１１〜１０１４はビット毎の排他的論理和演算である。尚、初期転置、最終転置は省略してある。
【０００３】
動作について説明する。２×ｎビット（ＤＥＳの場合２×３２ビット）の入力データ１０５０が２つのｎビットデータ１０５１、１０５２に分割される。ｎビットデータ１０５１はそのままｎビットデータ１０５３として出力されるとともに、関数Ｆ１００1に入力され、データ変換される。関数Ｆ１００1から出力されたデータは他方のｎビットデータ１０５２と排他的論理和演算１０１１によりビット毎に排他的論理和演算され、ｎビットデータ１０５４が出力される。
以下同様に関数Ｆ１００２、１００３、１００４、排他的論理和演算１０１２、１０１３、１０１４まで演算処理が繰り返され、出力データ１０５５、１０５６が出力される。この２つのｎビットデータは合成され２ｎビットデータ１０５７として出力される。
【０００４】
図１４は、図１３で示されたＤＥＳ暗号フローチャートと同等なデータ変換処理を実現する暗号処理装置の一例である。図１４において１１０１および１１０２はデータを保持するレジスタＡおよびレジスタＢ、１１０３および１１０４はデータを選択するセレクタＡおよびセレクタＢ、１１０５はデータ変換として関数Ｆを演算する関数Ｆ演算回路、１１０６は排他的論理和回路、１２０１、１２０２はｎビット入力データＡ、Ｂ、１２０３、１２０４はｎビット出力データＡ、Ｂである。
【０００５】
動作を説明する。２×ｎビット（ＤＥＳの場合２×３２ビット）の入力データがｎビットの２つのデータ入力Ａ１２０１、入力Ｂ１２０２に分割される。２つの入力データはそれぞれ、セレクタＡ１１０３およびセレクタＢ１１０４によって選択され、レジスタＡ１１０１およびレジスタＢ１１０２に保持される。次にレジスタＡ１１０１に保持されたデータは、セレクタＡ１１０３およびセレクタＢ１１０４にフィードバックされるとともに、関数Ｆ演算回路１１０５に入力されデータ変換された後、レジスタＢ１１０２に保持されたデータと排他的論理和回路１１０６において排他的論理和演算される。この結果はセレクタＡ１１０３およびセレクタＢ１１０４にフィードバックされる。
【０００６】
次にセレクタＡ１１０３においては排他的論理和演算回路１１０６の結果が選択され、セレクタＢにおいてはレジスタＡ１１０１に保持されていたデータが選択され、それぞれレジスタＡ１００１およびレジスタＢ１００２に新たに保持される。以下同様に図１３における関数Ｆ１００２、１００３、１００４から排他的論理和演算１０１２、１０１３、１０１４まで必要回数だけ処理がループされ、出力データＡ１２０３及び出力データＢ１２０４が出力される。尚ＤＥＳの場合は１６回である。
尚、本従来技術の詳細については、例えば、Hans Eberl “A High-speed DES Implementation for Network Applications”, Advances in Cryptology - CRYPTO‘92、Lecture Notes in computer Science 740、Springer-Verlag．に記載されている。
【０００７】
【発明が解決しようとする課題】
上記のような方式による暗号処理装置は、同様な構成をもつ関数Ｆが繰り返し処理される構成を持つ場合、１つの回路を繰り返し利用することで実現処理手段を効率的に構成することができる。そのため、回路規模を削減することが可能となり、低消費電力化も可能であった。しかし、関数Ｆがその内部により小さい処理要素の繰り返し構造を持つ場合には、これまでの暗号処理装置の構成では、回路規模の削減やそれに伴う低消費電力化には効率的ではないという問題があった。
【０００８】
この発明は上記のような問題を解決するためになされたもので、同様な構成をもつ関数Ｆが繰り返し処理される構成を持ち、かつ関数Ｆがその内部により小さい処理要素の繰り返し構造を持つ場合に、暗号処理装置を効率的に構成し，回路規模の削減や消費電力の低下が可能となる暗号処理装置を得ることを目的としている。
【０００９】
【課題を解決するための手段】
第１の発明に係る暗号処理装置は、入力データに対して第１の演算手段により第１のデータ変換処理を複数回行う暗号処理装置において、前記第１の演算手段は、さらに第２のデータ変換処理を複数回行うループ処理手段を有し、前記ループ処理手段は、第２の演算手段、データ保持手段、選択手段により処理ループを構成し、前記第２の演算手段は、前記第２のデータ変換処理を行ない、前記データ保持手段は、前記第２のデータ変換処理のタイミングを制御するように処理ループ上のデータを一時的に保持し、前記選択手段は、当該処理ループを終了させるか継続させるかを選択するものである。
【００１０】
第２の発明に係る暗号処理装置は、第１の発明に係る暗号処理装置において、前記第２の演算手段は、前記第２の演算手段に入力されたデータを第１の分割データと第２の分割データに分けるデータ分割手段と、前記第１の分割データをデータ変換する第３の演算手段と、前記第３の演算手段の出力データと前記第２の分割データをビット毎に排他的論理和演算する排他的論理和手段と、前記排他的論理和手段の出力データと前記第２の分割データを結合するデータ結合手段を有することを特徴とするものである。
【００１１】
第３の発明に係るＩＣカードは、リーダー・ライターとデータの通信を行うＩＣカードであって、前記リーダー・ライターから前記データを受信するデータ受信手段と、前記リーダー・ライターに前記データを送信するデータ送信手段と、前記データを暗号処理する第１の発明に係る暗号処理装置を有するものである。
【００１２】
第４の発明に係るＩＣカードは、リーダー・ライターとデータの通信を行うＩＣカードであって、前記リーダー・ライターから前記データを受信するデータ受信手段と、前記リーダー・ライターに前記データを送信するデータ送信手段と、前記データを暗号処理する第２の発明に係る暗号処理装置を有するものである。
【００１３】
第５の発明に係る暗号処理方法は、入力データに対して第１の演算ステップにより第１のデータ変換処理を複数回行う暗号処理方法において、前記第１の演算ステップは、さらに第２のデータ変換処理を複数回行うループ処理ステップを有し、前記ループ処理ステップは、前記第２のデータ変換処理を行なう第２の演算ステップと、前記第２のデータ変換処理のタイミングを制御するように処理ループ上のデータを一時に保持するデータ保持ステップと、当該処理ループを終了させるか継続させるかを選択する選択ステップを有するものである。
【００１４】
第６の発明に係る暗号処理方法は、第５の発明に係る暗号処理方法において、前記第２の演算ステップは、前記第２の演算ステップに入力されたデータを第１の分割データと第２の分割データに分けるデータ分割ステップと、前記第１の分割データをデータ変換する第３の演算ステップと、前記第３の演算ステップの出力データと前記第２の分割データをビット毎に排他的論理和演算する排他的論理和ステップと、前記排他的論理和ステップの出力データと前記第２の分割データを結合するデータ結合ステップを有することを特徴とするものである。
【００１５】
【発明の実施の形態】
実施の形態１．
この発明の一実施の形態である暗号処理装置について、図１〜図３を用いて説明する。
図１は、この発明の一実施の形態である暗号処理装置における、暗号処理アルゴリズムのフローチャートを示したものである。図１において、１０１〜１０４はデータ変換処理を行う関数Ｆによる演算、１１１〜１１４はビット毎の排他的論理和演算である。
図２は関数Ｆによる演算の構成を示したものであり、３つの関数ｆ２０１〜２０３と１つの関数ｇ２１１による演算により構成される。
【００１６】
動作について説明する。２×ｎビットの入力データ１５０が上位と下位の２つのｎビットデータ１５１、１５２に分割される。ｎビットデータ１５１はそのままｎビットデータ１５３として出力されるとともに、関数Ｆ１０１によりデータ変換される。関数Ｆ１０1から出力されたデータは他方のｎビットデータ１５２と排他的論理和演算１１１においてビット毎に排他的論理和演算され、ｎビットデータ１５４が出力される。関数Ｆにおいては、関数ｆ２０１〜２０３による演算が３回繰り返された後に、関数ｇ２１１による演算が行われ出力される。
以下同様に関数Ｆ１０２、１０３、１０４、排他的論理和演算１１２、１１３、１１４まで演算が繰り返され、ｎビットデータ１５５、１５６が出力される。この２つのｎビットデータが合成され、２ｎビットデータ１５７が出力される。
【００１７】
図３は図１、図２で説明したデータ変換アルゴリズムを実現する、暗号処理装置の概略構成図を示したものである。図３において３０１、３０２及び３０３はデータを保持するレジスタＡ、レジスタＢ、レジスタＣ、３１１、３１２及び３１３はデータを選択するセレクタＡ、セレクタＢ、セレクタＣ、３２１と３２２はビット毎の排他的論理和回路、３２３は関数Ｆの演算を行う構成要素の１つである関数ｆ演算回路、３２４は関数Ｆの演算を行う構成要素の１つである関数ｇ演算回路である。
レジスタＣ３０３、セレクタＣ３１３、関数ｆ演算回路３２３、関数ｇ演算回路３２４等により第１の演算手段を構成する。レジスタＣ３０３、セレクタＣ３１３、関数ｆ演算回路３２３等によりループ処理手段を構成する。
【００１８】
図４、図５は、図３の回路の動作を説明するフローチャートである。図４、図５を用いて動作を説明する。関数Ｆによる演算は、関数ｆ演算回路３２３による処理を３回、関数ｇ演算回路３２４による処理を１回行うことによりなされる。
図１における第１段目のデータ変換処理について説明する。
２×ｎビットの入力データは２つのｎビットデータに分割され、入力データＡ３５１および入力データＢ３５２として入力される。入力されたデータはセレクタＡ３１１セレクタＢ３１２において選択され、それぞれレジスタＡ３０１およびレジスタＢ３０２に保持される（ステップ４−１）。
【００１９】
次にセレクタＣ３１３において、レジスタＡ３０１に保持されたデータが選択され（ステップ４−４）、この選択されたデータは関数ｆ演算回路３２３によりデータ変換される（ステップ４−６）。関数ｆ演算回路３２３より出力されたデータはレジスタＣ３０３に保持される（ステップ４−７）。これにより関数ｆ演算回路による処理の１回目が終了する。
つづいて、セレクタＣ３１３において、レジスタＣ３０３に保持されたデータが選択され（ステップ４−８）、この選択されたデータが関数ｆ演算回路３２３により変換される（ステップ４−６）。関数ｆ演算回路３２３より出力されたデータはレジスタＣ３０３に保持される（ステップ４−７）。これにより関数ｆ演算回路による処理の２回目が終了する。
【００２０】
さらに、セレクタＣ３１３においてレジスタＣ３０３に保持されたデータが選択される（ステップ４−８）。そして、この選択されたデータは関数ｆ演算回路３２３によりデータ変換され（ステップ４−６）、出力データがレジスタＣ３０３に保持される（ステップ４−７）。これにより関数ｆ演算回路３２３による処理の３回目が終了する。
次に、セレクタＣ３１３においてレジスタＣ３０３に保持されたデータが選択される（ステップ４−９）。この選択されたデータは関数ｇ演算回路３２４によりデータ変換されて出力される（ステップ４−１０）。以上で、関数Ｆによる演算が終了する。
【００２１】
次に、関数ｇ演算回路３２４から出力されたデータがフィードバックされ、レジスタＢ３０２に保持されたデータと排他的論理和回路３２２において排他的論理和が演算される（ステップ４−１４）。その出力データがセレクタＢ３１２において選択され、この選択されたデータがレジスタＢ３０２に保持される（ステップ４−１５）。以上で第１段目のデータ変換処理が完了する。
次に第２段目のデータ変換処理について説明する。
セレクタＣ３１３においてレジスタＢ３０２に保持されたデータが選択される（ステップ４−３）。次に、この選択されたデータは関数ｆ演算回路３２３によりデータ変換され（ステップ４−６）、出力データがレジスタＣ３０３に保持される（ステップ４−７）。これにより関数ｆ演算回路による処理の１回目が終了する。
【００２２】
つづいて、セレクタＣ３１３においてレジスタＣ３０３に保持されたデータが選択され（ステップ４−８）、この選択されたデータは関数ｆ演算回路３２３によりデータ変換され（ステップ４−６）、出力データがレジスタＣ３０３に保持される（ステップ４−７）。これにより関数ｆ演算回路３２３による処理の２回目が終了する。
さらに、セレクタＣ３１３においてレジスタＣ３０３に保持されたデータが選択される（ステップ４−８）。次に、この選択されたデータは関数ｆ３２３演算回路によりデータ変換され（ステップ４−６）、出力データがレジスタＣ３０３に保持される（ステップ４−７）。これにより関数ｆ演算回路３２３による処理の３回目が終了する。
【００２３】
次にセレクタＣ３１３においてレジスタＣ３０３に保持されたデータが選択され（ステップ４−９）、この選択されたデータは関数ｇ演算回路３２４によりデータ変換される（ステップ４−１０）。以上で、関数Ｆによる演算が終了する。次に、関数ｇ演算回路３２４より出力されたデータがフィードバックされ、レジスタＡ３０１に保持されたデータと排他的論理和回路３２１において排他的論理和演算がなされる（ステップ４−１２）。その出力データがセレクタＡ３１１において選択され、この選択されたデータがレジスタＡ３０１に保持される（ステップ４−１３）。以上で第２段目のデータ変換処理が完了する。
【００２４】
以下、この第１段目のデータ変換処理および第２段目の変換処理と同等な処理を交互に必要段数繰り返す。
最後に最終段目のデータ変換処理の結果として、レジスタＡ３０１およびレジスタＢ３０２で保持されているデータを出力Ａ３５３、出力Ｂ３５４として出力する（ステップ４−１９）。
以上のようにこの発明によれば、レジスタＣ３０３とセレクタＣ３１３を用いることにより、構成要素としての一つの関数ｆ演算回路３２３を繰り返し使用するので、関数ｆ演算回路３２３を一つ持てばよく、関数ｆ演算回路３２３を３つ持つ必要がないので、回路規模を削減することが可能である。
【００２５】
特に、暗号処理のデータ変換に用いられる関数Ｆ（関数ｆ、関数ｇ）は暗号強度の高い関数が用いられるため、非常に複雑な構成をとることが知られており、本発明に基づく回路規模の削減の効果は非常に大きくなる。
また、この発明によれば、レジスタＡ３０１、レジスタＢ３０２、レジスタＣ３０３、セレクタＡ３１１、セレクタＢ３１２、セレクタＣ３１３は常に動作する必要はなく、必要に応じて動作すれば処理を実現することが可能であるため、装置の低消費電力化を実現することが可能となる。
【００２６】
従って、本発明をＩＣカードのような小型の装置として使用する場合に、特に大きな効果を奏することが可能となる。尚、本発明はＩＣカードのみならずＩＣカードのリーダー・ライターにも利用することも可能である。
尚、関数Ｆは上記の構成に限定されるものではない。例えば、関数ｆ３２３の繰り返しのみで構成されている場合は、図３において関数ｇ３２４は必要がなく、セレクタＣ３１３で選択されたデータを直接フィードバックすればよい。
【００２７】
又、関数ｆ３２３がｍ個（ｍは１つまたはそれ以上）の関数により、任意の順で構成されるような場合は、図３における関数ｆ３２３に相当する部分に、前述のｍ個の関数を並列にならべ、そのおのおのにセレクタＣ３１３からのデータを入力し、それらの出力をｍ入力１出力の選択を行うセレクタの入力とし、適切な一つの出力データを選択してレジスタＣ３０３に保持させ、これを前述のｍ個の関数の任意の順に相当するだけ繰り返すことによって構成することも可能である。
【００２８】
実施の形態２．
この発明の他の一実施の形態である暗号処理装置について、図６〜図１１を用いて説明する。
図６はＭＩＳＴＹ暗号アルゴリズムのフローチャートを示している。ＭＩＳＴＹの処理の詳しい内容については、例えば、松井充“ブロック暗号アルゴリズムＭＩＳＴＹ”、電子情報通信学会信学技報 ISEC96-11（1996-07）に詳細が記載されている。図６において、５０１〜５０６は関数ＦＬによる演算、５１１〜５１４は関数ＦＯによる演算、５２１〜５２４は排他的論理和演算である。図７は図６における関数ＦＯ５１１〜５１４による演算の構成を示している。図７に示してあるように、ＭＩＳＴＹでは関数ＦＯ５１１〜５１４の処理として関数ＦＩ６０１〜６０３と排他的論理和演算６１１〜６１３を中心とした変換処理を３段繰り返すようになっている。図８は図６および図７で示されるＭＩＳＴＹのデータ変換の処理を本発明を用いて構成した暗号処理装置の一実施例である。
【００２９】
次に図６における暗号アルゴリズムの動作を説明する。
まず２×ｎビットの入力データ５５０が上位と下位のｎビットの２つのデータに分割され、入力Ａ５５１および入力Ｂ５５２として入力される。ＭＩＳＴＹの場合はｎ＝３２である。ｎビットデータ５５１は関数ＦＬ５０１によりデータ変換されて後、そのままｎビットデータ５５３として出力されるとともに、関数ＦＯ５１1によりデータ変換される。関数ＦＯ５１1により演算処理されたデータは、他方のｎビットデータ５５２が関数ＦＬ５０２によりデータ変換された出力データと、排他的論理和演算５２１においてビット毎に排他的論理和演算され、ｎビットデータ５５４が出力される。関数ＦＯにおいては、関数ＦＩ６０１〜６０３と排他的論理和演算６１１〜６１３により演算がなされる。即ち、入力された２ｍビットデータ（ｎビット）６５０が２つのｍビットデータ６５１と６５２に分けられる。データ６５１は関数ＦＩによりデータ変換されて後、データ６５２と排他的論理和演算６１１によりビット毎に排他的論理和演算され、データ６５３として出力される。データ６５２はデータ６５４としてそのまま出力される。以下同様の動作を全部で３段繰り返し、２つのｍビットデータを併せ、２ｍビット（ｎビット）データ６５５として出力される。
【００３０】
次に、２段目の処理について説明する。第１段目の出力データ５５４はそのまま出力されると同時に関数ＦＯ５１２によりデータ変換される。関数ＦＯ５１２の出力データはもう一方のｎビットデータ５５３と排他的論理和演算５２２においてビット毎に排他的論理和が演算され出力される。
以下１段目と２段目と同様なデータ変換が必要段数繰り返され、ｎビットデータ５５７、５５８が出力され、最後に又ＦＬ関数５０５、５０６により変換され、上位、下位が入れ換えられて、この２つのｎビットデータが合成され、２ｎビットデータ５５９が出力される。
【００３１】
図８は図６、図７で説明したデータ変換アルゴリズムを実現する、暗号処理装置の概略構成図を示したものである。
図８において、７０１、７０２、７０３はレジスタＡ、レジスタＢ、レジスタＣ、７１１、７１２、７１３、７１４はセレクタＡ、セレクタＢ、セレクタＣ、セレクタＤ、７２１、７２２、７２３は排他的論理和回路、７２４はデータ変換を行う関数ＦＩ演算回路、７２５はデータ変換を行う関数ＦＬ演算回路、７５１は入力データＡ、７５２は入力データＢ、７５３は出力データＡ、７５４は出力データＢである。
ここで、レジスタＣ７０３、セレクタＣ７１３、関数ＦＩ演算回路７２４、排他的論理和回路７２３等により第１のデータ変換を行う第１の演算手段を構成する。又、レジスタＣ７０３、セレクタＣ７１３、関数ＦＩ演算回路７２４、排他的論理和回路７２３等によりループ処理手段を構成する。
【００３２】
図９〜図１１は図８に示された暗号処理装置の動作を説明するフローチャートである。図９〜図１１を用いて動作を説明する。
まず２×ｎビットの入力データｎビットの２つのデータに分割され、入力Ａ７５１および入力Ｂ７５２として入力される。ＭＩＳＴＹの場合はｎ＝３２である。入力されたデータはセレクタＡ７１１セレクタＢ７１２において選択され、それぞれレジスタＡ７０１およびレジスタＢ７０２に保持される（ステップ８−１）。
【００３３】
次にセレクタＣ７１３においてレジスタＡ７０１に保持されたデータが選択される（ステップ８−３）。次にこの選択されたデータが関数ＦＬ演算回路７２５においてデータ変換され（ステップ８−４）、出力データがセレクタＤ７１４において選択される（ステップ８−５）。さらに、この選択されたデータがセレクタＡ７１１において選択され（ステップ８−６）、レジスタＡ７０１に保持される（ステップ８−７）。
次に、セレクタＣ７１３においてレジスタＢ７０２に保持されたデータが選択される（ステップ８−８）。この選択されたデータが関数ＦＬ演算回路７２５においてデータ変換され（ステップ８−９）、出力データがセレクタＤ７１４において選択される（ステップ８−１０）。さらに、この選択されたデータがセレクタＢ７１２において選択され（ステップ８−１１）、レジスタＢに保持される（ステップ８−１２）。
【００３４】
次にセレクタＣ７１３においてレジスタＡ７０１に保持されたデータが選択される（ステップ８−１３）。次に、この選択されたデータ（２×ｍビット）はｍビットずつにわけられ、一方のｍビットのデータはそのまま出力データとして出力される。他方のｍビットデータは、関数ＦＩ演算回路７２４に入力されデータ変換されて後、排他的論理和回路７２３において、もう一方のｍビットデータとビット毎の排他的論理和演算され、これら２つの出力データが合成される（ステップ８−１４）。出力データはレジスタＣ７０３に保持される（ステップ８−１５）。これにより、１回目の関数ＦＩ演算回路７２４を中心とした処理が完了する。
【００３５】
次に、セレクタＣ７１３においてレジスタＣ７０３に保持されたデータが選択される（ステップ８−１６）。この選択されたデータ（２×ｍビット）はｍビットずつにわけられ、一方のｍビットのデータはそのまま出力データとして出力される。他方のｍビットデータは、関数ＦＩ演算回路７２４に入力されデータ変換されて後、排他的論理和回路７２３において、もう一方のｍビットデータとビット毎の排他的論理和演算され、これら２つの出力データが合成される（ステップ８−１４）。出力データはレジスタＣ７０３に保持される（ステップ８−１５）。これにより、２回目の関数ＦＩ演算回路７２４を中心とした処理が完了する。
【００３６】
次に、セレクタＣ７１３においてレジスタＣ７０３に保持されたデータが選択される（ステップ８−１６）。この選択されたデータ（２×ｍビット）はｍビットずつにわけられ、一方のｍビットのデータはそのまま出力データとして出力される。他方のｍビットデータは、関数ＦＩ演算回路７２４に入力されデータ変換されて後、排他的論理和回路７２３において、もう一方のｍビットデータとビット毎の排他的論理和演算され、これら２つの出力データが合成される（ステップ８−１４）。出力データはレジスタＣ７０３に保持される（ステップ８−１５）。これにより、３回目の関数ＦＩ演算回路７２４を中心とした処理が完了する。
【００３７】
次にセレクタＣ７１３においてレジスタＣ７０３に保持されたデータが選択され（ステップ８−１６）、この選択されたデータがセレクタＤ７１４において選択される（ステップ８−１８）。この選択されたデータがフィードバックされ、レジスタＢ７０２に保持されたデータと排他的論理和回路７２２において排他的論理和演算を取られる（ステップ８−２０）。その出力データがセレクタＢ７１２において選択され（ステップ８−２１）、この選択されたデータがレジスタＢ７０２に保持される（ステップ８−２２）。以上で第１段目のデータ変換処理が完了する。
【００３８】
次に図６における２段目のデータ変換処理に相当するデータ変換処理を行う。まずセレクタＣ７１３においてレジスタＢ７０２に保持されたデータが選択される（ステップ８−２４）。
この選択されたデータ（２×ｍビット）はｍビットずつにわけられ、一方のｍビットのデータはそのまま出力データとして出力される。他方のｍビットデータは、関数ＦＩ演算回路７２４に入力されデータ変換されて後、排他的論理和回路７２３において、もう一方のｍビットデータとビット毎の排他的論理和演算され、これら２つの出力データが合成される（ステップ８−１４）。出力データはレジスタＣ７０３に保持される（ステップ８−１５）。これにより、１回目の関数ＦＩ演算回路７２４を中心とした処理が完了する。
【００３９】
次に、セレクタＣ７１３においてレジスタＣ７０３に保持されたデータが選択される（ステップ８−１６）。この選択されたデータ（２×ｍビット）はｍビットずつにわけられ、一方のｍビットのデータはそのまま出力データとして出力される。他方のｍビットデータは、関数ＦＩ演算回路７２４に入力されデータ変換されて後、排他的論理和回路７２３において、もう一方のｍビットデータとビット毎の排他的論理和演算され、これら２つの出力データが合成される（ステップ８−１４）。出力データはレジスタＣ７０３に保持される（ステップ８−１５）。これにより、２回目の関数ＦＩ演算回路７２４を中心とした処理が完了する。
【００４０】
次に、セレクタＣ７１３においてレジスタＣ７０３に保持されたデータが選択される（ステップ８−１６）。この選択されたデータ（２×ｍビット）はｍビットずつにわけられ、一方のｍビットのデータはそのまま出力データとして出力される。他方のｍビットデータは、関数ＦＩ演算回路７２４に入力されデータ変換されて後、排他的論理和回路７２３において、もう一方のｍビットデータとビット毎の排他的論理和演算され、これら２つの出力データが合成される（ステップ８−１４）。出力データはレジスタＣ７０３に保持される（ステップ８−１５）。これにより、３回目の関数ＦＩ演算回路７２４を中心とした処理が完了する。
【００４１】
次にセレクタＣ７１３においてレジスタＣ７０３に保持されたデータが選択され（ステップ８−１６）、この選択されたデータがセレクタＤ７１４において選択される（ステップ８−１８）。この選択されたデータがフィードバックされ、レジスタＡ７０１に保持されたデータと排他的論理和回路７２１においてビット毎に排他的論理和演算される（ステップ８−２５）。その出力データがセレクタＡ７１１において選択され（ステップ８−２６）、この選択されたデータがレジスタＡ７０１に保持される（ステップ８−２７）。以上で第２段目のデータ変換処理が完了する。
以下、この第１段目のデータ変換処理および第２段目の変換処理と同等な処理を交互に必要段数繰り返す。ＭＩＳＴＹは第８段目の変換処理と同等な処理を行うところまで行う。
【００４２】
次にセレクタＣ７１３においてレジスタＡ７０１に保持されたデータが選択される（ステップ８−３）。次にこの選択されたデータが関数ＦＬ演算回路７２５においてデータ変換され（ステップ８−４）、出力データがセレクタＤ７１４において選択される（ステップ８−５）。さらに、この選択されたデータがセレクタＡ７１１において選択され（ステップ８−６）、レジスタＡ７０１に保持される（ステップ８−７）。
次に、セレクタＣ７１３においてレジスタＢ７０２に保持されたデータが選択される（ステップ８−８）。この選択されたデータが関数ＦＬ演算回路７２５においてデータ変換され（ステップ８−９）、出力データがセレクタＤ７１４において選択される（ステップ８−１０）。さらに、この選択されたデータがセレクタＢ７１２において選択され（ステップ８−１１）、レジスタＢに保持される（ステップ８−１２）。
【００４３】
最後にレジスタＡ７０１およびレジスタＢ７０２で保持されているデータを出力Ａ７５３、出力Ｂ７５４として出力する（ステップ８−２９）。
本実施の形態によれば、各段の関数ＦＯ５１１〜５１４が図７に示されるような構成をもつ場合であっても、関数ＦＩ演算回路を３つ、排他的論理和回路を３つ持つ必要がなく、関数ＦＩ演算回路を一つ、排他的論理和回路を一つもてばよいので、回路規模を削減することが可能となる。又、暗号化アルゴリズムが図６に示されるような構成を持つ場合であっても、関数ＦＬ５０１〜５０４を実現する回路部分を複数持つ必要がなく、関数ＦＬ演算回路を一つもてばよいので、同様に回路規模の削減が可能となる。
【００４４】
本実施の形態であるＭＩＳＴＹの場合、関数ＦＩ、関数ＦＬは暗号強度の高い関数を用いるため、非常に複雑な構成をとる。従って本発明に基づく回路規模の削減の効果は非常に大きなものとなる。
また、本実施形態の動作の説明で明らかなように、レジスタＡ〜レジスタＣ、セレクタＡ〜セレクタＤは常に動作する必要はなく、必要に応じて動作すれば処理を実現することが可能である。これは低消費電力化の実現においても非常に大きな効果を奏する。
従って、本発明をＩＣカードのような小型の装置として使用する場合に、特に大きな効果を奏することが可能となる。尚、本発明はＩＣカードのみならずＩＣカードのリーダー・ライターにも利用することも可能である。
【００４５】
実施の形態３．
図１２はこの発明の一実施の形態である、通信システムの概略構成図を示したものである。図１２において９１はリーダーライター、９２はＩＣカード、９３はＩＣカード９２のＩＣである。ＩＣ９３は構成要素として、９４は通信データの送受信を行なう送受信手段、９５は装置の制御等を行なうＣＰＵ、９６はデータ、プログラム等が記憶されるメモリ、９７は通信データの暗号・復号化処理を行う暗号処理装置である。ＩＣ９３は構成要素として、送受信手段９４、ＣＰＵ９５、メモリ９６、暗号処理装置９７を有する。
【００４６】
暗号処理装置９７には、実施の形態１又は実施の形態２に記載された暗号処理装置が利用される。
この通信システムの通信においては、暗号化されたデータが通信される。すなわち、ＩＣカード９２は、暗号処理装置９７により暗号化されたデータを送受信手段９４によりリーダーライター９１に送信する。又、リーダーライター９１から送信されたデータを送受信手段９４により受信し、この受信データを暗号処理装置９７で復号化することにより通信を行う。
【００４７】
以上のように、この発明によれば、暗号化されたデータを通信する通信システムにおいて、ＩＣカード９２の暗号処理装置９７に実施の形態１もしくは実施の形態２における暗号処理装置を用いることにより、効率的なＩＣの構成が可能となり回路規模の削減および低消費電力化の実現されたＩＣカードを得ることが可能となる。
尚、リーダーライター９１とＩＣカード９２の通信は、接触・非接触のどちらであってもよい。
【００４８】
【発明の効果】
第１の発明に係る暗号処理装置は、入力データに対して第１の演算手段により第１のデータ変換処理を複数回行う暗号処理装置において、前記第１の演算手段は、さらに第２のデータ変換処理を複数回行うループ処理手段を有し、前記ループ処理手段は、第２の演算手段、データ保持手段、選択手段により処理ループを構成し、前記第２の演算手段は、前記第２のデータ変換処理を行ない、前記データ保持手段は、前記第２のデータ変換処理のタイミングを制御するように処理ループ上のデータを一時的に保持し、前記選択手段は、当該処理ループを終了させるか継続させるかを選択するものであるので、暗号処理装置の回路規模の削減および低消費電力化を実現することが可能となる。
【００４９】
第２の発明に係る暗号処理装置は、第１の発明に係る暗号処理装置において、前記第２の演算手段は、前記第２の演算手段に入力されたデータを第１の分割データと第２の分割データに分けるデータ分割手段と、前記第１の分割データをデータ変換する第３の演算手段と、前記第３のデータ変換手段の出力データと前記第２の分割データをビット毎に排他的論理和演算する排他的論理和手段と、前記排他的論理和手段の出力データと前記第２の分割データを結合するデータ結合手段を有することを特徴とするものであるので、暗号処理装置の回路規模の削減および低消費電力化を実現することが可能となる。
【００５０】
第３の発明に係るＩＣカードは、リーダー・ライターとデータの通信を行うＩＣカードであって、前記リーダー・ライターから前記データを受信するデータ受信手段と、前記リーダー・ライターに前記データを送信するデータ送信手段と、前記データを暗号処理する請求項１に記載の暗号処理装置を有するものであるので、特に効率的な回路構成を実現することが要求される暗号処理装置を用いたＩＣカードにおいて、回路規模の削減および低消費電力化が可能となる。
【００５１】
第４の発明に係るＩＣカードは、リーダー・ライターとデータの通信を行うＩＣカードであって、前記リーダー・ライターから前記データを受信するデータ受信手段と、前記リーダー・ライターに前記データを送信するデータ送信手段と、前記データを暗号処理する請求項２に記載の暗号処理装置を有するものであるので、特に効率的な回路構成を実現することが要求される暗号処理装置を用いたＩＣカードにおいて、回路規模の削減および低消費電力化が可能となる。
【００５２】
第５の発明に係る暗号処理方法は、入力データに対して第１の演算ステップにより第１のデータ変換処理を複数回行う暗号処理方法において、前記第１の演算ステップは、さらに第２のデータ変換処理を複数回行うループ処理ステップを有し、前記ループ処理ステップは、前記第２のデータ変換処理を行なう第２の演算ステップと、前記第２のデータ変換処理のタイミングを制御するように処理ループ上のデータを一時に保持するデータ保持ステップと、当該処理ループを終了させるか継続させるかを選択する選択ステップを有するものであるので、暗号処理装置の回路規模の削減および低消費電力化を実現することが可能となる。
【００５３】
第６の発明に係る暗号処理方法は、第５の発明に係る暗号処理方法において、前記第２の演算ステップは、前記第２の演算ステップに入力されたデータを第１の分割データと第２の分割データに分けるデータ分割ステップと、前記第１の分割データをデータ変換する第３の演算ステップと、前記第３の演算ステップの出力データと前記第２の分割データをビット毎に排他的論理和演算する排他的論理和ステップと、前記排他的論理和ステップの出力データと前記第２の分割データを結合するデータ結合ステップを有することを特徴とするものであるので、暗号処理装置の回路規模の削減および低消費電力化を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る暗号化アルゴリズムを示する図である。
【図２】本発明の実施の形態１に係る暗号化アルゴリズムに用いられる、関数の構成を示す図である。
【図３】本発明の実施の形態１に係る暗号処理装置の基本構成を示すブロック図である。
【図４】本発明の実施の形態１に係る暗号処理装置の基本的動作の一例を示すフローチャート図である。
【図５】本発明の実施の形態１に係る暗号処理装置の基本的動作の一例を示すフローチャート図である。
【図６】本発明の実施の形態２に係る暗号化アルゴリズムを示する図である。
【図７】本発明の実施の形態２に係る暗号化アルゴリズムに用いられる、関数の構成を示す図である。
【図８】本発明の実施の形態２に係る暗号処理装置の基本構成を示すブロック図である。
【図９】本発明の実施の形態２に係る暗号処理装置の基本的動作の一例を示すフローチャート図である。
【図１０】本発明の実施の形態２に係る暗号処理装置の基本的動作の一例を示すフローチャート図である。
【図１１】本発明の実施の形態２に係る暗号処理装置の基本的動作の一例を示すフローチャート図である。
【図１２】本発明の実施の形態３に係る通信システムの基本構成を示すブロック図である。
【図１３】従来の技術における暗号化アルゴリズムを示する図である。
【図１４】従来の技術における暗号処理装置の基本構成を示すブロック図である。
【符号の説明】
１０１〜１０４関数Ｆによる演算、１１１〜１１４排他的論理和演算、１５０、１５７２ｎビットデータ、１５１〜１５６ｎビットデータ、２０１〜２０３関数ｆによる演算、２１１関数ｇによる演算、３０１〜３０３レジスタ、３１１〜３１３セレクタ、３２１、３２２排他的論理和回路、３２３関数ｆ演算回路、３２４関数ｇ演算回路、３５１〜３５４ｎビットデータ、５０１〜５０６関数ＦＬによる演算、５１１〜５１４関数ＦＯによる演算、５２１〜５２４排他的論理和演算、５５０、５５９２ｎビットデータ、５５１〜５５４、５５７、５５８ｎビットデータ、６０１〜６０３関数ＦＩによる演算、６１１〜６１３排他的論理和演算、６５０、６５５２ｍビットデータ、６５１〜６５４ｍビットデータ、７０１〜７０３レジスタ、７１１〜７１４セレクタ、７２１〜７２３排他的論理和回路、７２４関数ＦＩ演算回路、７２５関数ＦＬ演算回路、７５１〜７５４ｎビットデータ、９１リーダー・ライター、９２ＩＣカード、９３ＩＣ、９４送受装置、９５ＣＰＵ、９６メモリ、９７暗号処理装置、１００１〜１００４関数Ｆによる演算、１０１１〜１０１４排他的論理和、１０５０、１０５７２ｎビットデータ、１０５１〜１０５６ｎビットデータ、１１０１、１１０２レジスタ、１１０３、１１０４セレクタ、１１０５関数Ｆ演算回路、１１０６排他的論理和回路、１２０１〜１２０４ｎビットデータ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a cryptographic processing apparatus, and more particularly to a small cryptographic processing apparatus used for an IC card or the like.
[0002]
[Prior art]
As a prior art of the present invention, a description will be given using DES (Data Encryption Standard) of US commercial encryption, which is a block cipher of a secret key (common key) encryption system. Detailed processing contents of DES are described in, for example, Hans Eberl “A High-speed DES Implementation for Network Applications”, Advances in Cryptology-CRYPTO '92, Lecture Notes in computer Science 740, Springer-Verlag. It is described in. FIG. 13 is a flowchart of the DES encryption algorithm. In FIG. 13, reference numerals 1001 to 1004 denote operations by the function F for performing data conversion processing, and 1011 to 1014 denote exclusive OR operations for each bit. Note that initial transposition and final transposition are omitted.
[0003]
The operation will be described. Input data 1050 of 2 × n bits (2 × 32 bits in the case of DES) is divided into two n-bit data 1051 and 1052. The n-bit data 1051 is output as it is as n-bit data 1053 and is also input to the function F1001 for data conversion. The data output from the function F1001 is subjected to exclusive OR operation for each bit by the exclusive OR operation 1011 with the other n-bit data 1052, and n-bit data 1054 is output.
Similarly, the calculation processing is repeated until the functions F1002, 1003, and 1004, and the exclusive OR operations 1012, 1013, and 1014, and output data 1055 and 1056 are output. The two n-bit data are combined and output as 2n-bit data 1057.
[0004]
FIG. 14 is an example of a cryptographic processing apparatus that implements data conversion processing equivalent to the DES cryptographic flowchart shown in FIG. In FIG. 14, 1101 and 1102 are a register A and a register B that hold data, 1103 and 1104 are a selector A and a selector B that select data, 1105 is a function F arithmetic circuit that calculates a function F as data conversion, and 1106 is exclusive OR circuits 1201 and 1202 are n-bit input data A, B, 1203 and 1204 are n-bit output data A and B, respectively.
[0005]
The operation will be described. Input data of 2 × n bits (2 × 32 bits in the case of DES) is divided into two n-bit data inputs A1201 and B1202. Two pieces of input data are selected by the selector A 1103 and the selector B 1104 and held in the register A 1101 and the register B 1102, respectively. Next, the data held in the register A 1101 is fed back to the selector A 1103 and the selector B 1104, input to the function F arithmetic circuit 1105, converted into data, and then exclusive-OR circuit 1106 with the data held in the register B 1102. Is subjected to an exclusive OR operation. This result is fed back to selector A1103 and selector B1104.
[0006]
Next, the result of the exclusive OR operation circuit 1106 is selected in the selector A1103, and the data held in the register A1101 is selected in the selector B and is newly held in the register A1001 and the register B1002, respectively. Similarly, the processing is looped as many times as necessary from the functions F1002, 1003, and 1004 in FIG. 13 to the exclusive OR operations 1012, 1013, and 1014, and output data A1203 and output data B1204 are output. In the case of DES, it is 16 times.
Details of this conventional technique are described in, for example, Hans Eberl “A High-speed DES Implementation for Network Applications”, Advances in Cryptology-CRYPTO '92, Lecture Notes in computer Science 740, Springer-Verlag. It is described in.
[0007]
[Problems to be solved by the invention]
When the cryptographic processing apparatus according to the above-described method has a configuration in which a function F having a similar configuration is repeatedly processed, the implementation processing means can be efficiently configured by repeatedly using one circuit. For this reason, the circuit scale can be reduced, and the power consumption can be reduced. However, if the function F has a repeated structure of smaller processing elements inside, there is a problem that the configuration of the conventional cryptographic processing apparatus is not efficient for reducing the circuit scale and the accompanying lower power consumption. there were.
[0008]
The present invention has been made to solve the above-described problem, and has a configuration in which a function F having a similar configuration is repeatedly processed, and the function F has a repetition structure of smaller processing elements therein. Another object of the present invention is to obtain a cryptographic processing apparatus that can efficiently configure a cryptographic processing apparatus and reduce the circuit scale and power consumption.
[0009]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a cryptographic processing apparatus for performing first data conversion processing on input data by a first arithmetic means a plurality of times, wherein the first arithmetic means further includes second data. Loop processing means for performing the conversion processing a plurality of times, wherein the loop processing means constitutes a processing loop by the second computing means, the data holding means, and the selecting means, and the second computing means comprises the second computing means Data conversion processing is performed, and the data holding unit temporarily holds data on the processing loop so as to control the timing of the second data conversion processing, and the selection unit determines whether to end the processing loop. Select whether to continue.
[0010]
According to a second aspect of the present invention, there is provided a cryptographic processing apparatus according to the first aspect, wherein the second calculation means converts the data input to the second calculation means to the first divided data and the second divided data. Data dividing means for dividing the data into divided data, third computing means for data conversion of the first divided data, output data of the third computing means and the second divided data for each bit exclusive logic An exclusive OR means for performing a sum operation, and data combining means for combining the output data of the exclusive OR means and the second divided data are provided.
[0011]
An IC card according to a third aspect of the present invention is an IC card that communicates data with a reader / writer, and receives data from the reader / writer, and transmits the data to the reader / writer. A data transmission means and a cryptographic processing apparatus according to the first invention for cryptographically processing the data are provided.
[0012]
An IC card according to a fourth aspect of the present invention is an IC card that communicates data with a reader / writer, and receives data from the reader / writer, and transmits the data to the reader / writer. A data transmission means and a cryptographic processing apparatus according to the second invention for cryptographically processing the data are provided.
[0013]
An encryption processing method according to a fifth aspect of the present invention is the encryption processing method for performing the first data conversion processing a plurality of times on the input data by the first operation step, wherein the first operation step further includes the second data. A loop processing step for performing the conversion processing a plurality of times, wherein the loop processing step performs processing so as to control a second calculation step for performing the second data conversion processing and a timing of the second data conversion processing; A data holding step for holding data on the loop at a time and a selection step for selecting whether to end or continue the processing loop.
[0014]
According to a sixth aspect of the present invention, there is provided a cryptographic processing method according to the fifth aspect, wherein the second calculation step includes the first divided data and the second divided data input to the second calculation step. A data dividing step for dividing the first divided data, a third operation step for data conversion of the first divided data, an output logic of the third operation step, and the second divided data for each bit. An exclusive OR step for performing a sum operation, and a data combining step for combining the output data of the exclusive OR step and the second divided data are provided.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
A cryptographic processing apparatus according to an embodiment of the present invention will be described with reference to FIGS.
FIG. 1 shows a flowchart of a cryptographic processing algorithm in a cryptographic processing apparatus according to an embodiment of the present invention. In FIG. 1, 101 to 104 are operations by a function F that performs data conversion processing, and 111 to 114 are exclusive OR operations for each bit.
FIG. 2 shows the configuration of the calculation by the function F, and is configured by the calculation by three functions f201 to 203 and one function g211.
[0016]
The operation will be described. The 2 × n-bit input data 150 is divided into two upper and lower n-bit data 151 and 152. The n-bit data 151 is output as it is as n-bit data 153 and is converted by the function F101. The data output from the function F101 is subjected to exclusive OR operation for each bit in the exclusive OR operation 111 with the other n bit data 152, and n bit data 154 is output. In the function F, after the calculation by the functions f201 to 203 is repeated three times, the calculation by the function g211 is performed and output.
In the same manner, the operations up to the functions F102, 103, 104 and exclusive OR operations 112, 113, 114 are repeated, and n-bit data 155, 156 are output. The two n-bit data are combined and 2n-bit data 157 is output.
[0017]
FIG. 3 is a schematic configuration diagram of a cryptographic processing apparatus that implements the data conversion algorithm described in FIGS. 1 and 2. In FIG. 3, 301, 302 and 303 are registers A, B, C, 311, 312 and 313 which hold data, and selector A, selector B, selector C, 321 and 322 which select data are exclusive for each bit. An OR circuit, 323 is a function f operation circuit that is one of the components that perform the operation of the function F, and 324 is a function g operation circuit that is one of the components that perform the operation of the function F.
The register C303, the selector C313, the function f calculation circuit 323, the function g calculation circuit 324, etc. constitute a first calculation means. The register C303, the selector C313, the function f arithmetic circuit 323, etc. constitute a loop processing means.
[0018]
4 and 5 are flowcharts for explaining the operation of the circuit of FIG. The operation will be described with reference to FIGS. The calculation by the function F is performed by performing the process by the function f calculation circuit 323 three times and the process by the function g calculation circuit 324 once.
The first-stage data conversion process in FIG. 1 will be described.
The 2 × n-bit input data is divided into two n-bit data and input as input data A351 and input data B352. The input data is selected by the selector A311 selector B312 and held in the register A301 and the register B302, respectively (step 4-1).
[0019]
Next, in the selector C313, the data held in the register A301 is selected (step 4-4), and the selected data is converted by the function f arithmetic circuit 323 (step 4-6). The data output from the function f arithmetic circuit 323 is held in the register C303 (step 4-7). Thereby, the first process of the function f arithmetic circuit is completed.
Subsequently, in the selector C313, data held in the register C303 is selected (step 4-8), and the selected data is converted by the function f arithmetic circuit 323 (step 4-6). The data output from the function f arithmetic circuit 323 is held in the register C303 (step 4-7). As a result, the second processing by the function f arithmetic circuit is completed.
[0020]
Further, the data held in the register C303 is selected by the selector C313 (step 4-8). The selected data is converted by the function f arithmetic circuit 323 (step 4-6), and the output data is held in the register C303 (step 4-7). As a result, the third processing by the function f arithmetic circuit 323 is completed.
Next, the data held in the register C303 is selected by the selector C313 (step 4-9). The selected data is converted and output by the function g calculation circuit 324 (step 4-10). This completes the calculation by the function F.
[0021]
Next, the data output from the function g calculation circuit 324 is fed back, and the exclusive OR is calculated in the exclusive OR circuit 322 with the data held in the register B302 (step 4-14). The output data is selected by the selector B 312 and the selected data is held in the register B 302 (step 4-15). Thus, the first stage data conversion process is completed.
Next, the second stage data conversion process will be described.
In the selector C313, the data held in the register B302 is selected (step 4-3). Next, the selected data is converted by the function f arithmetic circuit 323 (step 4-6), and the output data is held in the register C303 (step 4-7). Thereby, the first process of the function f arithmetic circuit is completed.
[0022]
Subsequently, the data held in the register C303 is selected by the selector C313 (step 4-8), the selected data is converted by the function f arithmetic circuit 323 (step 4-6), and the output data is stored in the register C303. (Step 4-7). As a result, the second processing by the function f arithmetic circuit 323 is completed.
Further, the data held in the register C303 is selected by the selector C313 (step 4-8). Next, the selected data is converted by the function f323 arithmetic circuit (step 4-6), and the output data is held in the register C303 (step 4-7). As a result, the third processing by the function f arithmetic circuit 323 is completed.
[0023]
Next, the data held in the register C303 is selected by the selector C313 (step 4-9), and the selected data is converted by the function g arithmetic circuit 324 (step 4-10). This completes the calculation by the function F. Next, the data output from the function g operation circuit 324 is fed back, and the exclusive OR operation is performed in the exclusive OR circuit 321 with the data held in the register A301 (step 4-12). The output data is selected by the selector A311 and the selected data is held in the register A301 (step 4-13). This completes the second stage data conversion process.
[0024]
Thereafter, processing equivalent to the first-stage data conversion process and the second-stage conversion process is alternately repeated for the necessary number of stages.
Finally, the data held in the register A301 and the register B302 are output as an output A353 and an output B354 as a result of the data conversion process at the final stage (step 4-19).
As described above, according to the present invention, by using the register C303 and the selector C313, one function f arithmetic circuit 323 as a component is repeatedly used. Therefore, it is sufficient to have one function f arithmetic circuit 323. Since it is not necessary to have three f arithmetic circuits 323, the circuit scale can be reduced.
[0025]
In particular, the function F (function f, function g) used for data conversion in cryptographic processing is known to have a very complicated configuration because a function with high cryptographic strength is used, and the circuit scale based on the present invention is known. The effect of the reduction is very large.
In addition, according to the present invention, the register A301, the register B302, the register C303, the selector A311, the selector B312 and the selector C313 do not always have to operate, and processing can be realized if operated as necessary. Therefore, it is possible to realize low power consumption of the device.
[0026]
Therefore, when the present invention is used as a small device such as an IC card, a particularly great effect can be obtained. The present invention can be used not only for an IC card but also for an IC card reader / writer.
The function F is not limited to the above configuration. For example, when the function f323 is only repeated, the function g324 is not necessary in FIG. 3, and the data selected by the selector C313 may be directly fed back.
[0027]
In addition, when the function f323 is composed of m (m is one or more) functions in an arbitrary order, the m functions described above are added to the portion corresponding to the function f323 in FIG. In parallel, the data from the selector C313 is input to each of them, and the output is used as the input of the selector for selecting the m input 1 output, and one appropriate output data is selected and held in the register C303. It is also possible to construct by repeating as many times as necessary in the order of the m functions described above.
[0028]
Embodiment 2. FIG.
A cryptographic processing apparatus according to another embodiment of the present invention will be described with reference to FIGS.
FIG. 6 shows a flowchart of the MISTY encryption algorithm. Details of the processing of MISTY are described in, for example, Mitsuru Matsui “Block Cryptographic Algorithm MISTY”, IEICE Technical Report ISEC96-11 (1996-07). In FIG. 6, 501 to 506 are operations using the function FL, 511 to 514 are operations using the function FO, and 521 to 524 are exclusive OR operations. FIG. 7 shows a configuration of calculation by the functions FO511 to 514 in FIG. As shown in FIG. 7, in MISTY, conversion processing centering on functions FI601-603 and exclusive OR operations 611-613 is repeated three stages as processing of functions FO511-514. FIG. 8 shows an embodiment of an encryption processing apparatus in which the MISTY data conversion process shown in FIGS. 6 and 7 is configured using the present invention.
[0029]
Next, the operation of the encryption algorithm in FIG. 6 will be described.
First, 2 × n-bit input data 550 is divided into two pieces of upper and lower n-bit data, which are input as input A551 and input B552. In the case of MISTY, n = 32. The n-bit data 551 is converted by the function FL501 and then output as n-bit data 553 as it is and also converted by the function FO511. The data processed by the function FO51 1 is subjected to exclusive OR operation for each bit in the exclusive OR operation 521 with the output data obtained by converting the other n bit data 552 by the function FL502. Is output. In the function FO, operations are performed by functions FI601 to 603 and exclusive OR operations 611 to 613. That is, the input 2m-bit data (n-bit) 650 is divided into two m-bit data 651 and 652. The data 651 is converted by the function FI, and then exclusive OR operation is performed for each bit by the exclusive OR operation 611 with the data 652 and output as data 653. Data 652 is output as data 654 as it is. Thereafter, the same operation is repeated three times in total, and the two m-bit data are combined and output as 2m-bit (n-bit) data 655.
[0030]
Next, the second stage process will be described. The first stage output data 554 is output as it is, and at the same time, the data is converted by the function FO512. The output data of the function FO 512 is subjected to exclusive OR operation for each bit in the exclusive OR operation 522 with the other n-bit data 553 and output.
Thereafter, data conversion similar to the first and second stages is repeated for the required number of stages, n-bit data 557 and 558 are output, and finally converted by the FL functions 505 and 506, and the upper and lower levels are interchanged. Two n-bit data are combined and 2n-bit data 559 is output.
[0031]
FIG. 8 is a schematic configuration diagram of a cryptographic processing apparatus that implements the data conversion algorithm described in FIGS. 6 and 7.
In FIG. 8, 701, 702, and 703 are registers A, B, C, 711, 712, 713, and 714 are selector A, selector B, selector C, selector D, 721, 722, and 723 are exclusive OR circuits. , 724 is a function FI operation circuit that performs data conversion, 725 is a function FL operation circuit that performs data conversion, 751 is input data A, 752 is input data B, 753 is output data A, and 754 is output data B.
Here, the register C703, the selector C713, the function FI operation circuit 724, the exclusive OR circuit 723, and the like constitute first operation means for performing first data conversion. The register C703, selector C713, function FI operation circuit 724, exclusive OR circuit 723, and the like constitute a loop processing means.
[0032]
9 to 11 are flowcharts for explaining the operation of the cryptographic processing apparatus shown in FIG. The operation will be described with reference to FIGS.
First, the 2 × n-bit input data is divided into two n-bit data and input as input A751 and input B752. In the case of MISTY, n = 32. The input data is selected by the selector A711 selector B712 and held in the register A701 and the register B702, respectively (step 8-1).
[0033]
Next, the data held in the register A701 is selected by the selector C713 (step 8-3). Next, the selected data is converted in the function FL operation circuit 725 (step 8-4), and the output data is selected in the selector D714 (step 8-5). Further, the selected data is selected by the selector A711 (step 8-6) and held in the register A701 (step 8-7).
Next, the data held in the register B 702 is selected by the selector C 713 (step 8-8). The selected data is converted in the function FL arithmetic circuit 725 (step 8-9), and the output data is selected in the selector D714 (step 8-10). Further, the selected data is selected by the selector B 712 (step 8-11) and held in the register B (step 8-12).
[0034]
Next, the data held in the register A701 is selected by the selector C713 (step 8-13). Next, the selected data (2 × m bits) is divided into m bits, and one m-bit data is output as output data as it is. The other m-bit data is input to the function FI operation circuit 724 and converted, and then, exclusive-OR circuit 723 performs exclusive OR operation on the other m-bit data and each bit, and outputs these two outputs. Data is synthesized (step 8-14). The output data is held in the register C703 (step 8-15). Thereby, the process centering on the first function FI operation circuit 724 is completed.
[0035]
Next, the data held in the register C703 is selected by the selector C713 (step 8-16). The selected data (2 × m bits) is divided into m bits, and one m-bit data is output as output data as it is. The other m-bit data is input to the function FI operation circuit 724 and converted, and then exclusive-OR circuit 723 performs exclusive OR operation on the other m-bit data and bit by bit. Data is synthesized (step 8-14). The output data is held in the register C703 (step 8-15). Thereby, the process centering on the second function FI arithmetic circuit 724 is completed.
[0036]
Next, the data held in the register C703 is selected by the selector C713 (step 8-16). The selected data (2 × m bits) is divided into m bits, and one m-bit data is output as output data as it is. The other m-bit data is input to the function FI operation circuit 724 and converted, and then exclusive-OR circuit 723 performs exclusive OR operation on the other m-bit data and bit by bit. Data is synthesized (step 8-14). The output data is held in the register C703 (step 8-15). Thereby, the process centering on the third function FI operation circuit 724 is completed.
[0037]
Next, the data held in the register C703 is selected in the selector C713 (step 8-16), and the selected data is selected in the selector D714 (step 8-18). The selected data is fed back, and the exclusive OR operation is performed in the exclusive OR circuit 722 with the data held in the register B 702 (step 8-20). The output data is selected by the selector B712 (step 8-21), and the selected data is held in the register B702 (step 8-22). Thus, the first stage data conversion process is completed.
[0038]
Next, a data conversion process corresponding to the second stage data conversion process in FIG. 6 is performed. First, in the selector C713, the data held in the register B702 is selected (step 8-24).
The selected data (2 × m bits) is divided into m bits, and one m-bit data is output as output data as it is. The other m-bit data is input to the function FI operation circuit 724 and converted, and then exclusive-OR circuit 723 performs exclusive OR operation on the other m-bit data and bit by bit. Data is synthesized (step 8-14). The output data is held in the register C703 (step 8-15). Thereby, the process centered on the first function FI operation circuit 724 is completed.
[0039]
Next, the data held in the register C703 is selected by the selector C713 (step 8-16). The selected data (2 × m bits) is divided into m bits, and one m-bit data is output as output data as it is. The other m-bit data is input to the function FI operation circuit 724 and converted, and then exclusive-OR circuit 723 performs exclusive OR operation on the other m-bit data and bit by bit. Data is synthesized (step 8-14). The output data is held in the register C703 (step 8-15). Thereby, the process centering on the second function FI arithmetic circuit 724 is completed.
[0040]
Next, the data held in the register C703 is selected by the selector C713 (step 8-16). The selected data (2 × m bits) is divided into m bits, and one m-bit data is output as output data as it is. The other m-bit data is input to the function FI operation circuit 724 and converted, and then exclusive-OR circuit 723 performs exclusive OR operation on the other m-bit data and bit by bit. Data is synthesized (step 8-14). The output data is held in the register C703 (step 8-15). Thereby, the process centering on the third function FI operation circuit 724 is completed.
[0041]
Next, the data held in the register C703 is selected in the selector C713 (step 8-16), and the selected data is selected in the selector D714 (step 8-18). The selected data is fed back, and the exclusive OR operation is performed for each bit in the exclusive OR circuit 721 with the data held in the register A701 (step 8-25). The output data is selected by the selector A711 (step 8-26), and the selected data is held in the register A701 (step 8-27). This completes the second stage data conversion process.
Thereafter, processing equivalent to the first-stage data conversion process and the second-stage conversion process is alternately repeated for the necessary number of stages. MISTY is performed up to a process equivalent to the conversion process in the eighth stage.
[0042]
Next, the data held in the register A701 is selected by the selector C713 (step 8-3). Next, the selected data is converted in the function FL arithmetic circuit 725 (step 8-4), and the output data is selected in the selector D714 (step 8-5). Further, the selected data is selected by the selector A711 (step 8-6) and held in the register A701 (step 8-7).
Next, the data held in the register B 702 is selected by the selector C 713 (step 8-8). The selected data is converted in the function FL arithmetic circuit 725 (step 8-9), and the output data is selected in the selector D714 (step 8-10). Further, the selected data is selected by the selector B 712 (step 8-11) and held in the register B (step 8-12).
[0043]
Finally, the data held in the register A701 and the register B702 are output as an output A753 and an output B754 (step 8-29).
According to the present embodiment, it is necessary to have three function FI operation circuits and three exclusive OR circuits even when the function FOs 511 to 514 at each stage have a configuration as shown in FIG. Since only one function FI operation circuit and one exclusive OR circuit are required, the circuit scale can be reduced. Even if the encryption algorithm has a configuration as shown in FIG. 6, it is not necessary to have a plurality of circuit parts for realizing the functions FL501 to 504, and only one function FL operation circuit is required. Similarly, the circuit scale can be reduced.
[0044]
In the case of MISTY, which is the present embodiment, the functions FI and FL use functions with high encryption strength, and thus have a very complicated configuration. Therefore, the effect of reducing the circuit scale according to the present invention is very large.
Further, as is apparent from the description of the operation of the present embodiment, the registers A to C and the selectors A to D do not always have to operate, and the processing can be realized by operating as necessary. . This is very effective in realizing low power consumption.
Therefore, when the present invention is used as a small device such as an IC card, a particularly great effect can be obtained. The present invention can be used not only for an IC card but also for an IC card reader / writer.
[0045]
Embodiment 3 FIG.
FIG. 12 is a schematic configuration diagram of a communication system according to an embodiment of the present invention. In FIG. 12, 91 is a reader / writer, 92 is an IC card, and 93 is an IC of the IC card 92. The IC 93 is a constituent element, 94 is a transmission / reception means for transmitting / receiving communication data, 95 is a CPU for controlling the apparatus, 96 is a memory for storing data, programs, etc. 97 is an encryption / decryption process for communication data It is a cryptographic processing device to perform. The IC 93 includes transmission / reception means 94, a CPU 95, a memory 96, and a cryptographic processing device 97 as components.
[0046]
As the cryptographic processing device 97, the cryptographic processing device described in the first embodiment or the second embodiment is used.
In communication of this communication system, encrypted data is communicated. That is, the IC card 92 transmits the data encrypted by the encryption processing device 97 to the reader / writer 91 by the transmission / reception means 94. Further, the data transmitted from the reader / writer 91 is received by the transmission / reception means 94, and the received data is decrypted by the encryption processor 97 to perform communication.
[0047]
As described above, according to the present invention, in the communication system that communicates encrypted data, by using the cryptographic processing device according to the first or second embodiment for the cryptographic processing device 97 of the IC card 92, An efficient IC configuration can be achieved, and an IC card with reduced circuit scale and reduced power consumption can be obtained.
Note that communication between the reader / writer 91 and the IC card 92 may be either contact or non-contact.
[0048]
【The invention's effect】
According to a first aspect of the present invention, there is provided a cryptographic processing apparatus for performing first data conversion processing on input data by a first arithmetic means a plurality of times, wherein the first arithmetic means further includes second data. Loop processing means for performing the conversion processing a plurality of times, wherein the loop processing means constitutes a processing loop by the second computing means, the data holding means, and the selecting means, and the second computing means comprises the second computing means Data conversion processing is performed, and the data holding unit temporarily holds data on the processing loop so as to control the timing of the second data conversion processing, and the selection unit determines whether to end the processing loop. Since it is to select whether or not to continue, it is possible to reduce the circuit scale and reduce the power consumption of the cryptographic processing device.
[0049]
According to a second aspect of the present invention, there is provided a cryptographic processing apparatus according to the first aspect, wherein the second calculation means converts the data input to the second calculation means to the first divided data and the second divided data. Data dividing means for dividing the data into divided data, third arithmetic means for data conversion of the first divided data, output data of the third data converting means and the second divided data are exclusive for each bit. A circuit of a cryptographic processing apparatus comprising: exclusive OR means for performing an OR operation; and data combining means for combining the output data of the exclusive OR means and the second divided data. A reduction in scale and a reduction in power consumption can be realized.
[0050]
An IC card according to a third aspect of the present invention is an IC card that communicates data with a reader / writer, and receives data from the reader / writer, and transmits the data to the reader / writer. In an IC card using a cryptographic processing apparatus that is required to realize a particularly efficient circuit configuration since it has a data transmitting means and the cryptographic processing apparatus according to claim 1 for cryptographically processing the data. Therefore, the circuit scale can be reduced and the power consumption can be reduced.
[0051]
An IC card according to a fourth aspect of the present invention is an IC card that communicates data with a reader / writer, and receives data from the reader / writer, and transmits the data to the reader / writer. In an IC card using an encryption processing device that is required to realize a particularly efficient circuit configuration since it has the data transmission means and the encryption processing device according to claim 2 for encrypting the data. Therefore, the circuit scale can be reduced and the power consumption can be reduced.
[0052]
An encryption processing method according to a fifth aspect of the present invention is the encryption processing method for performing the first data conversion processing a plurality of times on the input data by the first operation step, wherein the first operation step further includes second data A loop processing step for performing the conversion processing a plurality of times, wherein the loop processing step performs processing so as to control a second calculation step for performing the second data conversion processing and a timing of the second data conversion processing; Since it has a data holding step for temporarily holding data on the loop and a selection step for selecting whether to end or continue the processing loop, it is possible to reduce the circuit scale of the cryptographic processing device and reduce the power consumption. It can be realized.
[0053]
According to a sixth aspect of the present invention, there is provided a cryptographic processing method according to the fifth aspect, wherein the second calculation step includes the first divided data and the second divided data input to the second calculation step. A data dividing step for dividing the first divided data, a third operation step for data conversion of the first divided data, an output logic of the third operation step, and the second divided data for each bit. The circuit scale of the cryptographic processing apparatus includes: an exclusive OR step for performing a sum operation; and a data combining step for combining the output data of the exclusive OR step and the second divided data. Reduction and low power consumption can be realized.
[Brief description of the drawings]
FIG. 1 shows an encryption algorithm according to Embodiment 1 of the present invention.
FIG. 2 is a diagram showing the structure of a function used in the encryption algorithm according to Embodiment 1 of the present invention.
FIG. 3 is a block diagram showing a basic configuration of a cryptographic processing apparatus according to Embodiment 1 of the present invention.
FIG. 4 is a flowchart showing an example of a basic operation of the cryptographic processing apparatus according to the first embodiment of the present invention.
FIG. 5 is a flowchart showing an example of basic operation of the cryptographic processing apparatus according to Embodiment 1 of the present invention;
FIG. 6 is a diagram showing an encryption algorithm according to Embodiment 2 of the present invention.
FIG. 7 is a diagram showing the structure of a function used in the encryption algorithm according to Embodiment 2 of the present invention.
FIG. 8 is a block diagram showing a basic configuration of a cryptographic processing apparatus according to Embodiment 2 of the present invention.
FIG. 9 is a flowchart showing an example of a basic operation of the cryptographic processing apparatus according to the second embodiment of the present invention.
FIG. 10 is a flowchart showing an example of a basic operation of the cryptographic processing apparatus according to the second embodiment of the present invention.
FIG. 11 is a flowchart showing an example of a basic operation of the cryptographic processing apparatus according to the second embodiment of the present invention.
FIG. 12 is a block diagram showing a basic configuration of a communication system according to Embodiment 3 of the present invention.
FIG. 13 is a diagram showing an encryption algorithm in the prior art.
FIG. 14 is a block diagram showing a basic configuration of a cryptographic processing apparatus according to a conventional technique.
[Explanation of symbols]
101-104 operation by function F, 111-114 exclusive OR operation, 150, 157 2n-bit data, 151-156 n-bit data, 201-203 operation by function f, 211 operation by function g, 301-303 registers, 311 to 313 selector, 321, 322 exclusive OR circuit, 323 function f operation circuit, 324 function g operation circuit, 351 to 354 n-bit data, 501 to 506 calculation by function FL, 511 to 514 calculation by function FO, 521 524 exclusive OR operation, 550, 559 2n bit data, 551-554, 557, 558 n bit data, 601-603 operation by function FI, 611-613 exclusive OR operation, 650, 655 2m bit data, 651-654 mbit data, 701-7 3 registers, 711-714 selector, 721-723 exclusive OR circuit, 724 function FI operation circuit, 725 function FL operation circuit, 751-754 n-bit data, 91 reader / writer, 92 IC card, 93 IC, 94 Device, 95 CPU, 96 memory, 97 cryptographic processing device, 1001 to 1004 operation by function F, 1011 to 1014 exclusive OR, 1050, 1057 2n bit data, 1051 to 1056 n bit data, 1101, 1102 register, 1103, 1104 selector, 1105 function F arithmetic circuit, 1106 exclusive OR circuit, 1201-1204 n-bit data.

Claims

Enter data A and data B to be encrypted,
In the cryptographic processing apparatus in which the first arithmetic means alternately inputs the data A and the data B and performs the first data conversion process a plurality of times.
The cryptographic processing device includes:
A data holding means A having an exclusive OR circuit A, a selector A, and a register A. The selector A selects data A to be encrypted , holds it in the register A, and inputs it to the first arithmetic means The register A outputs the data A to be processed, and after the even number of times of the first data conversion processing by the first arithmetic means, the exclusive OR circuit A outputs the data output from the first arithmetic means to the register A. and data holding means a for holding and outputting the data a retained data a and the exclusive OR operation to perform calculation result selector a has selected register a,
A data holding means B having an exclusive OR circuit B, a selector B, and a register B. The selector B selects the data B to be encrypted , holds it in the register B, and inputs it to the first arithmetic means The data B to be output is output from the register B. After the odd-numbered execution of the first data conversion processing by the first arithmetic means, the exclusive OR circuit B applies the data output from the first arithmetic means to the register B. and a data holding unit B for holding and outputting the data B to the exclusive sum operation was carried out computed result selected selector B register B with the held data B,
The first calculation means further includes:
Second calculation means for executing a second data conversion process on the data input to the first calculation means;
The cryptographic processing device further includes:
Data holding means C provided inside the first calculating means, holding data outputted from the second calculating means as data C and outputting the data C;
Selection means for selecting one data holding means from the three data holding means of data holding means A, data holding means B and data holding means C, and outputting the data held in the selected data holding means And
The first calculation means further includes:
Loop processing means for performing the second data conversion processing a plurality of times;
The loop processing means constitutes a processing loop by the second calculation means, the data holding means C, and the selection means,
The data holding means C temporarily holds the data C output from the second calculation means so as to control the timing of the second data conversion process,
The selection means includes
When starting the processing loop, select either data A held in the data holding means A and data B held in the data holding means B;
When continuing the processing loop, the data C held in the data holding means C is selected,
When ending the processing loop, select the data C held in the data holding means C,
The selection means includes
Select either data A held in data holding means A or data B held in data holding means B to start the processing loop, select data C held in data holding means C, By continuing the processing loop and executing the second data conversion process a plurality of times, the first data conversion process for data A and the first data conversion process for data B are alternately performed by the first arithmetic means. A cryptographic processing apparatus that is executed.