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Description
【0001】
【発明の属する技術分野】
本発明は、電気信号に応じて情報を表示する表示素子を有する画像表示装置にかかわり、特に、その表示素子の駆動手段に関する。
【0002】
【従来の技術】
互いに直交する電極群の交点を画素とし、各画素への印加電圧を調整することにより画像を表示するマトリクス・ディスプレイには、液晶ディスプレイの他、フィールド・エミッション・ディスプレイ(FED)、エレクトロ・ルミネッセンス・ディスプレイ(ELD)などがある。例えば、FEDは、特開昭61−221783号公報に記載されているように、各画素に微小な電界放出陰極を多数配置し、そこからの電界放出電子を真空中で加速したのち螢光体に照射し、発光させるものである。
【0003】
これらのマトリクス・ディスプレイでは、通常、線順次駆動法が用いられる。すなわち、ある一瞬では、N本の走査線のうち、ある1行上の画素しか発光していない。従って、ディスプレイの輝度は走査線数が増えるにつれて、1/Nに比例して低くなる。
【0004】
この問題を解決するために、各画素にスイッチング素子を設けて各画素のオン・オフ状態を記憶する、アクティブ・マトリクス駆動法が開発されている。ELDにアクティブ・マトリクス駆動法を用いた例が、例えば、“アイ・トリプルイー・トランザクションズ・オン・エレクトロン・デバイスイズ、ED−22巻、9号(1975年)739〜748頁(IEEE Transactions on Electron Devices, Vol. ED-22, No9, (1975) pp.739-748)”に記載されている。図2はこの文献に記載された各画素のスイッチング素子の構成である。走査電極21に正電圧を印加するとトランジスタA(TrA)31がオン状態になるので、データ電極22への印加電圧がそのまま保持容量Ca33に蓄積される。従って、データ電極22に十分大きな正電圧が印加されていれば、トランジスタB(TrB)32も導通状態になるので、スイッチ素子電極35がアース電位になる。従って、スイッチ素子電極35をエレクトロ・ルミネッセンス素子の下部電極とし、もう一方の電極51に電圧を印加しておくと、EL素子の両端に電圧が印加される。一方、データ電極22をアース電位にした場合には、トランジスタB32がオフのままなので、EL素子には電圧が印加されない。この状態はトランジスタA31がオフになっても保たれる。すなわち、もう一度走査電極に正電圧を印加してトランジスタA31をオン状態にするまで、EL素子に電圧が印加され続け、発光し続ける。
【0005】
このようなアクティブ・マトリクス駆動のディスプレイで階調を表示する方法は二つある。その一つは、「電圧変調法」で、データ電極22に印加する電圧を調整して、トランジスタB32のゲート電圧を調整し、トランジスタB32を非飽和領域で動作させる。すると、ゲート電圧に応じてトランジスタB32のインピーダンスが変化するので、EL素子に印加される電圧も変化し、輝度が変えられる。
【0006】
もう一つは、「時分割階調表示法」である。これは1フィールド期間中の発光時間を変えることにより階調を変えるものである。図3は、時分割階調表示法で16階調を表示するときの駆動シーケンスを示したものである。縦軸は、1番目の走査電極からN番目の走査電極を示し、横軸は時刻を示す。1フィールド期間を4つのサブフィールド期間に分割する。n番目(n=0、1、2、3)のサブフィールド期間(ビットn(Bn)と呼ぶ)の長さが、2のn乗に比例するように、各サブフィールド期間の長さを決める。すると、どのビットを点灯するかによって、16階調の表示ができる。例えば、全ビットを点灯させたときの輝度は、ビット0のみを点灯させたときの15倍になる。
【0007】
【発明が解決しようとする課題】
電圧変調法により階調表示を行う場合には、トランジスタB32の非飽和領域で動作させるので、画面全体で均一な表示を行うには、デイスプレイ中の全画素のトランジスタB32の電流−電圧特性を揃える必要があり、製造が困難であった。また、非飽和領域での動作のため、特にトランジスタB32を高インピーダンスで動作させる場合には、トランジスタBでの電力消費が多くなり問題であった。さらに、データ線を駆動する駆動回路は、例えば256階調表示の場合には、256種の電圧レベルを出力させるため、複雑な回路を必要とし、しかも、それがデータ線の本数と同じ数だけ必要であるため、駆動回路のコストが高かった。
【0008】
一方、時分割階調表示法では、各サブフィールドごとに各画素の点灯・非点灯を選択する(アドレス)必要がある。図3の斜め線は、どの時刻で、アドレスを行うかを示している。同時に2本の走査電極をアドレスすることはできないので、図3からわかるように、1走査電極あたりのアドレス時間は、最小時間幅のサブフィールド期間、すなわち、図3の場合では、ビット0の時間長さを走査電極本数Nで割ったもの以下でなければならない。通常のテレビ画像表示では、256階調表示が必要なので、ビット数Nbは8となり、また、1フィールドは16.6msである。従って、輝度発生のデューティ比を最大限に設定するためには、ビット0の時間長さは、
16.6ms/(1+2+4+8+16+32+64+128)=65μs
となる。走査電極数N=1000本では、1走査電極あたり、65nsとなり、トランジスタB32として極めて高速な素子が要求され、通常実現困難である。そのため、実際には、スイッチ素子のアドレス速度に合わせて、最小時間幅サブフィールドの時間幅を設定することになる。すなわち、nビット目のサブフィールドの時間幅を2のn乗に比例させるのではなく、低位のビットにより長い時間を割り当てる。従って、その分、高位ビットの期間が短くなるので、輝度発生のデューティ比は小さくなってしまう。
【0009】
以上のように、従来、階調表示を行う場合、電圧変調法では、画素内スイッチ素子に対する製造上の制約があり、消費電力が多く、駆動回路が複雑でコストが高くなるという問題があり、また、時分割階調表示法では、スイッチ素子に対してアドレス速度の高いことが要求されるという問題があった。本発明の目的は、これらの問題を解決した新らしい階調表示の方法を提供することである。
【0010】
【課題を解決するための手段】
本発明は、互いに平行な複数本の走査電極群と、それと直交する複数本のデータ電極群と、両電極群の交点の画素ひとつひとつに設けられたスイッチング素子と、該スイッチング素子に接続された輝度変調素子とから構成され、前記輝度変調素子は前記輝度変調素子に印加されるストレス電圧実効値により輝度変調できるものであり、かつ1フィールド期間内を複数個のサブフィールド期間に分割し、サブフィールド期間の1個または複数個の期間に画素を点灯させることにより輝度調整が行われる画像表示装置において、前記輝度変調素子にストレス電圧を印加する制御電極が、前記走査電極と平行に設けられ、かつ各制御電極ごとに制御電極駆動回路が接続されており、前記ストレス電圧実効値を前記サブフィールド期間に応じて変化させる駆動手段を設け、これにより階調表示を行うようにしたものである。
【0011】
【発明の実施の形態】
本発明の実施の形態の第1の例を、図24のスイッチング素子構成の画像表示装置を例に説明する。図24の構成は、走査電極21、データ電極22などの構成は図2と同じであるが、輝度変調素子41の制御電極51の配線が異なっている。すなわち、同一の走査電極21に結線されている画素は、やはり同一の制御電極51に結線される。なお、本発明は、図2に示す構成の画像表示装置でも実現できるが、これについては後述する。前述の通り、走査電極21とデータ電極22との組み合わせにより、スイッチ素子電極35の電位が決まり、輝度変調素子41のオン・オフが決まる。
【0012】
本例での階調表示方法を図1を用いて説明する。図1では4ビット、すなわち16階調の階調表示をする場合を示している。1フィールド期間を4つのサブフィールド期間に等分する。Vst(N=1)は第1番目の走査電極(N=1)に対応する制御電極に印加するストレス電圧である。Bは、輝度変調素子にVst(N=1)なるストレス電圧を印加したときの輝度の値である。ここでは、対数で示してある。ビットnの輝度値Bnが、2のn乗に比例するようになっている。人間の目が感じる体感輝度値は、1フィールド期間全体での(輝度)×(時間)の積分値であるから、サブフィールド期間の時間長さが等分してあっても、各サブフィールドを適宜選択することにより、時分割階調表示の場合と同様、4ビットで16階調の表示ができる。なお、本明細書中の「輝度」とは発光強度のみを意味するのでない。例えば、反射型液晶ディスプレイの場合、「コントラスト」が本明細書中の「輝度」に相当する。
【0013】
ストレス電圧Vstを印加する電極である制御電極を走査電極21と同じように各画素に結線しているため、走査電極21への印加電圧に連動して各画素Vstを変化させることができ、従って、アドレス期間103(図1中の斜め線の期間)も輝度変調素子41に電圧を印加し続けることができる。すなわち、1フィールド期間のうち各画素の輝度変調素子41をオンできる最大期間(デューティ比)は、アドレス速度に関係なく、ほぼ1にできる。このため、走査電極本数Nが増加しても高輝度な表示ができる。
【0014】
本発明では、各画素でのスイッチングは、その画素を点灯するか、しないかのオン・オフの選択でよいことが重要である。従って、各画素のスイッチング素子は、飽和領域で動作させればよく、電流−電圧特性の均一性に対する要求は、前述の電圧変調法の場合と比べて、大幅に緩和される。また、各画素のスイッチング素子での消費電力は、最小限に抑えられる。さらに、データ電極の印加電圧は2値で良いため、駆動回路が大幅に簡略化される。
【0015】
この場合のアドレス時間を考える。図1の斜め線からわかるように、1サブフィールド期間あたりのアドレス時間は、1フィールドをビット数(サブフィールドの数)で割ったものである。従って、1フィールド期間=16.6ms、8ビット表示(256階調)の場合でも、2.1msである。従って、走査電極数N=1000本の時でも1走査線あたりのアドレス時間は2.1μsとなり、従来の時分割階調表示法に比べて、300倍の時間が割り当てられることになり、現在の技術で容易に達成できる。
【0016】
また、アドレス速度がある程度はやい場合は、図4に示すように、各サブフィールド期間内をアドレス期間103と輝度発生期間104とに分離することも可能である。図4において、ハッチングした部分が輝度発生期間104である。アドレス期間103(斜め線を引いた期間)には、ストレス電圧Vstを印加せず、各画素のオン・オフを選択するだけにする。N本の走査電極すべてについてアドレスが終了してから、Vstを印加して、輝度を発生させる。この方法では、Vstを全画素について共通にできるので、図2のように制御電極を全画素について共通にでき、画像表示装置の構造を簡単化できるという利点がある。ただし、輝度発生のデューティ比が低下するという欠点もある。
【0017】
また、これまでの説明では、各サブフィールド期間の時間長さを均等に分割した例を説明したが、各サブフィールドごとの輝度の時間積分値を適切に設定することが本発明の本質であるから、均等にする必要は必ずしも無い。例えば、従来の時分割階調駆動法では、高輝度に対応するサブフィールドが多くの時間を占めて、アドレス時間を逼迫することから、高輝度サブフィールドのみについてストレス電圧を変えて輝度を高める、というのも有用であるが、これも本発明の範疇に入るのは言うまでもない。
【0018】
本発明の実施の形態の第2の例を説明する。ここで用いられる画像表示装置は、スイッチ素子アレイと、輝度変調素子部、および駆動回路部とから構成される。以下、この順番で説明する。
【0019】
スイッチ素子アレイ30は、各画素のオン・オフを選択するスイッチ素子をアレイ状に設けたものである。その回路構成を図24に示した。この回路の動作シーケンスについては、すでに述べた。なお、図24では、輝度変調素子41と制御電極51も記されているが、スイッチ素子アレイ30には、これらは含まれない。
【0020】
スイッチ素子アレイ30は、SOI(Silicon On Insulator)構造のシリコン基板上に製作する。1画素中のスイッチング素子の構造を図5(平面レイアウト図)と図6(断面図)に示す。
【0021】
シリコン基板361上にSiO2層362を設け、その上にp型シリコン単結晶層363を作成したSOI基板を使用する。トランジスタA31は、ゲート311、ソース312、ドレイン313、ゲート酸化膜365から構成される。トランジスタB32は、ゲート321、ソース322、ドレイン323、ゲート酸化膜365から構成される。トランジスタA31とトランジスタB32とは、フィールド酸化膜364により素子分離されている。トランジスタA31のドレイン313とトランジスタB32のゲート321は、Alなどを用いた容量電極331により互いに接続されている。容量電極331は図5からわかるように、アース電極23との間で保持容量Cs33を形成する。
【0022】
これらの素子はSiO2で構成されるパシベーション膜366で覆われている。パシベーション膜366の一部にスルーホールを形成し、そこを通じてトランジスタB32のドレイン323とスイッチ素子電極35とを接続する。スイッチ素子電極35はAlなどで構成する。以上の構造は、通常の半導体プロセスを用いて製作する。
【0023】
図5、図6では、スイッチ素子電極35をトランジスタA31、トランジスタB32と重ならないように配置した例を示したが、これら2つのトランジスタと平面的に重なるようなレイアウトで、パシベーション膜366上に形成しても良い。このようにすると、より小さな面積で1画素を形成することができ、高精細な画像表示装置を得られる利点がある。
【0024】
また、図6では、トランジスタB32として通常のnMOSトランジスタを使用した例を示したが、DMOS構造のMOSトランジスタを使用しても良い。こうすると、輝度変調素子41の駆動に高電圧や大電力が必要な場合にも対応できる。
【0025】
また、以上の説明では、SOI基板を用いた例を示したが、通常のシリコン基板を用いても良い。あるいは、石英など、透光性絶縁基板上に薄膜トランジスタを用いて図2の回路を実現してももちろん良い。
【0026】
以上のように製作したスイッチ素子アレイ30は図7のような構造をしている。すなわち、基板上にスイッチ素子電極35がマトリクス状に配置されている。なお、図7では、わかりやすくするために、走査電極21、データ電極22、アース電極23が描かれているが、実際には、基板端部の駆動回路への接続部を除いて、パシベーション膜366に被覆されているため、スイッチ素子アレイ30の表面には現れない。また、図7では、スイッチ素子電極35が3×3個しか描かれていないが、実際には作ろうとする画像表示装置の画素の数だけスイッチ素子電極35が配列される。
【0027】
輝度変調素子41として金属−絶縁体−金属(MIM)陰極と螢光体との組み合わせを用いた例を図8に示す。陽極酸化法またはスパッタ法などにより、Al製のスイッチ素子電極35の表面に膜厚5nm程度の絶縁層512をAl2O3で形成する。スイッチ素子電極35の端部への電界集中を防止するための保護層515としてAl2O3またはSiO2をスパッタ法などで形成する。MIM陰極の上部電極513として、Auなどの膜を5〜10nm程度の膜厚で形成する。上部電極513として、3nm程度の膜厚のPtと3nm程度の膜厚のAuの2層構造にすると、MIM陰極の性能向上に効果がある。続いて、各画素の上部電極513を駆動回路に結線するための制御電極51をAuなどで形成する。
【0028】
一方、ガラスなど透光性材料の面板520上に加速電極525をITO(Indium Tin Oxide)など透明導電材料で形成し、その上に螢光体526を形成する。螢光体526には低速電子線励起でも発光効率が高いもの、例えば、ZnO:Znなどを用いると良い。この面板520と先に製作したMIM陰極を積層したスイッチ素子アレイ30とを封着し、内部を真空530に排気する。
【0029】
図9は駆動回路への結線方法を示す。走査電極21は走査電極駆動回路221へ、データ電極22はデータ電極駆動回路222へ、制御電極51は制御電極駆動回路251へそれぞれ結線する。加速電極525は加速電極駆動回路225に結線する。また、図9には描かれていないが、スイッチ素子アレイ30中のアース電極23は、アース電位に固定する。
【0030】
図10は各電極への印加電圧波形を示したものである。走査電極21、データ電極22、制御電極51をそれぞれSC、DT、CTで表す。さらに、n行目の走査電極をSCnで表すことにする。図10では、簡単のために、2ビット、すなわち4階調表示の場合を示した。図には示してないが、加速電極525へは400V程度の電圧を常時印加する。
【0031】
第1サブフィールド、すなわちビット0(b0)での動作を説明する。時刻t0ではいずれのセルも点灯していない。時刻t0〜t1では、SC1に正電圧が印加されるので、SC1に接続された画素のトランジスタA31がオン状態になる。このとき、すべてのデータ電極22に正電圧が印加されるので、1行目の全画素のトランジスタB32のゲートがオン状態になる。CT1には振幅V1のパルス電圧が印加されている。CT1の電圧がV1のとき、上部電極513とスイッチング素子電極35の間に電圧V1が印加されるため絶縁層512に高電界が印加され、これにより電子がMIM陰極から真空530へ放出される。このときの放出電流をI1とする。放出電子は加速電極525に印加された電圧で加速された後、螢光体526に衝突して発光する。時刻t1においてトランジスタA31がオフ状態になるが、保持容量33に働きで、トランジスタB32はオン状態が続くので、MIM陰極からの電子放出は続き、螢光体も発光し続ける。
【0032】
時刻t1〜t2の間では、SC2が正電圧になるので、2行目の画素がアドレスされる。このとき、DT2が正電圧なので、2行目の画素では2列目のみが点灯する。このようにして、第1サブフィールドが終了した時点(時刻t3)では、図11の左側のような点灯状況になる。この図では、各画素の輝度を示してある。同様にして、第2サブフィールドでは、図11の真ん中の図のようなパターンで画素が点灯する。ただし、第2サブフィールドでは、MIM陰極からの放出電流が2×I1となるようにCTnへの印加電圧V2を設定してあるので、点灯する画素の輝度は、第1サブフィールドの場合の2倍になる。従って、1フィールド全体での輝度は、第1サブフィールドと第2サブフィールドとの和になるので、図11の右側のようになる。このようにして、輝度0から輝度3まで、4階調の表示ができる。
【0033】
なお、CT1に印加する電圧は、図10ではパルス電圧にしてあるが、t0〜t3の間は一定電圧V1に保ち、時刻t3〜t6の期間を一定電圧V2に保っても良い。ただし、パルス電圧にすることにより、MIM陰極の寿命が長くなるという利点がある。このように、本発明では、制御電極51に印加する電圧をサブフィールドごとに変えることが本質的であり、その電圧を直流電圧で実現するかパルス電圧で実現するかは本質的なことではない。
【0034】
本発明の実施の形態の第3の例を図12を用いて説明する。スイッチ素子アレイ30上のスイッチ素子電極35の上に抵抗層541をSi等で形成し、その上に1〜2μmの膜厚の絶縁層543を形成し、さらにその上にAl、Auなどで制御電極51を形成する。制御電極は、図24のように各画素に配線されるようなパターンにする。制御電極51と絶縁層543に直径1μm程度の穴を開けて、そこにMoの材料をコーン状に蒸着してエミッタチップ542とする。エミッタチップ542は、1画素に対応するスイッチ素子電極35上に103〜104個程度作製する。以上のようにしてスイッチ素子電極35上にフィールド・エミッタ・アレイを形成する。なお、フィールド・エミッタ・アレイのより詳細な作製方法は、例えば、特開昭61−221783号公報に記載されている。
【0035】
一方、前の例と同様に、ガラスなどの透光性面板520上に加速電極525をITOなど透明導電材料で形成し、その上に螢光体526を形成する。螢光体526には低速電子線励起でも発光効率が高いもの、例えばZnO:Znなどを用いると良い。この面板520と先に製作したフィールド・エミッタ・アレイを積層したスイッチ素子アレイ30とを封着し、内部を真空530に排気する。
【0036】
走査電極21、データ電極23、制御電極51、加速電極525は図9のように各駆動回路に結線する。加速電極へは前の例と同様、400V程度の一定電圧を常時印加しておく。走査電極21、データ電極23への印加電圧波形は、図10と同じである。制御電極51への印加電圧は、図10とは少し異なる。すなわち、第1番目の制御電極CT1への印加電圧波形は、時刻t0〜t3の間は電圧V1に一定に保ち、時刻t3〜t6の間は電圧V2に一定に保つ。V1、V2は30〜100V程度の電圧である。
【0037】
このような電圧波形を印加すると、走査電極21とデータ電極22への印加電圧の組み合わせにより、画素のトランジスタB32がオン状態になった画素では、制御電極51とエミッタチップ542の間にV1またはV2なる電圧がかかる。これにより、エミッタチップ542先端から電子が真空中に放出され、螢光体526に衝突して発光する。この場合も、適切な階調表示が得られることは、前の例での説明から明らかである。
【0038】
次に、本発明の実施の形態の第4の例として、輝度変調素子41にエレクトロ・ルミネッセンスを用いた例を図13を用いて説明する。スイッチ素子アレイ30上のスイッチ素子電極35の間に電極間絶縁層555をAl2O3等で形成し、表面を平坦化する。次に下部絶縁層551を電子ビーム蒸着法などで形成する。下部絶縁層551は、膜厚50nm程度のAl2O3と膜厚50nm程度のY2O3を積層した構造などを用いる。その上に発光層552として、ZnS:Mnなどを0.5〜1μm程度の膜厚で、熱蒸着法などで形成する。その上にさらに上部絶縁層553として、下部絶縁層551と同様なY2O3/Al2O3/Y2O3等で形成した後、制御電極51をITOなどの透明導電膜で画像表示装置全面に形成する。すなわち、図2の回路構成に相当する。最後に、膜厚500nm程度のAl2O3などで画像表示装置全体を覆い、保護膜554とする。保護層554を形成することにより、発光層への水分の侵入を防ぎ、発光層の経時劣化を防ぐことができ、長寿命化を達成できる。
【0039】
駆動回路への結線方法は、図9に示したとおりである。ただし、この例の場合、加速電極525に対応する電極はないので、加速電極駆動回路225は不要である。また、制御電極51は全画素共通なので、制御電極駆動回路251も1個でよい。各電極への印加電圧波形を図25に示した。これは、図4に示したような、アドレス期間103と輝度発生期間104とを分離した構成である。時刻t0〜〜t3の期間がビット0のサブフィールドのアドレス期間である。この期間で、各画素のスイッチ素子電極35がアース電位になるかフローティング電位になるかが選択される。時刻t3〜t4の期間は輝度発生期間で、アース電位の画素は発光するし、フローティング電位の画素は発光しない。同様に、時刻t4〜t7がビット1のサブフィールドのアドレス期間で、時刻t7〜t8が輝度発生時間である。V1、V2は50〜200V程度である。
【0040】
次に、輝度変調素子41として液晶表示素子を用いた実施の形態の第5の例を図14を用いて説明する。透光性絶縁基板上に薄膜トランジスタを用いて製作したスイッチ素子アレイ30を用いる。透光性・絶縁性の面板562にITOなど透明導電性材料を用いて制御電極51を形成する。図24のように、同一の走査電極21に結線される画素を、同一の制御電極51で結線するように形成する。これらのスイッチ素子アレイ30と面板とを封着して、その間の空間に液晶物質560を注入する。最後に、これを2枚の偏光板563、564によって挾み込む。
【0041】
各電極は図9に示したように各駆動回路へ結線する。ただし、この例では、加速電極525に相当する電極はないので、加速電極駆動回路225は不要である。各電極への印加電圧波形は、制御電極51への印加電圧波形以外は、図10に示したものと同じである。制御電極CT1への印加電圧波形は、時刻t0〜t3までは直流電圧V1とし、時刻t3〜t6までは直流電圧V2とする。また、次のフィールド期間のt0〜t3では電圧(−V1)とし、その次のt3〜t6は(−V2)とする。このように、フィールドごとに液晶物質への印加電圧の極性を反転させることにより、液晶物質の経時劣化を防ぎ、長寿命化を図ることができる。
【0042】
図14の構成では、通常の液晶ディスプレイのように、液晶物質に電界が印加されると、電界強度に応じて偏光板を含めた透過率が変化する。従って、前に述べた駆動電圧波形を印加すると、走査電極21とデータ電極22との組み合わせにより画素内トランジスタB32がオン状態になった画素では、ストレス電圧V1に応じた透過率が得られる。従って、V1とV2を適当な大きさに設定することにより、階調表示ができる。
【0043】
本発明の実施の形態の第6の例を図15を用いて説明する。この例では、制御電極51をスイッチ素子アレイ30と同一基板上に設ける。図15に示したように、画素内トランジスタB32のソースを制御電極51に結線する。この構成では、トランジスタB32がオン状態にある画素では、制御電極51に印加した電圧が、スイッチ素子電極35に印加されることになる。従って、ストレス電圧共通電極52に一定の電圧(直流電圧あるいはパルス電圧)を印加しておけば、制御電極51の印加電圧とストレス電圧共通電極52への印加電圧との差の電圧が輝度変調素子41に印加されるので、これまでに説明してきた例と同様の原理で階調を表示することができる。
【0044】
次に、制御電極駆動回路251の回路構成の一例を図16、図17を用いて説明する。前にように、アドレス期間にも輝度変調素子41を動作させ、輝度発生のデューティ比を高めようとする場合には、図24のように、制御電極51を走査電極21と対応させて設ける必要がある。この場合、例えば図10の駆動電圧波形図からもわかるように、制御電極51に印加する電圧値をV1からV2に切り替える時刻は、制御電極51により異なる。従って、走査電極21の本数Nだけの制御電極駆動回路251が必要になる。また、例えば、8ビット、256階調の表示をする場合には、これらの各駆動回路が8種の異なった電圧レベルの電圧を発生させなければならず、複雑な回路構成の駆動回路が多数必要になる。
【0045】
この問題を解決するのが、図16、図17に示した回路構成である。図10からわかるように、あるサブフィールド、例えば、ビットn(bn)の期間内を見ると、制御電極51に印加する電圧は、そのビットに対応する電圧Vbnと、その1個前のサブフィールドに対応する電圧Vbn−1の2種類しかない。この事実を利用すると、図16に示したように、あるサブフィールドbnでは、Vbn−1とVbnとを発生し、それを各制御電極51に接続した制御電極駆動回路251内で切り替えていけばよいことがわかる。
【0046】
図17は、図16の制御電極駆動回路251を実現する回路構成の一例を示したものである。図17(a)は、1サブフィールド内で一定電圧(直流電圧)を印加する場合の回路構成である。電圧Vbn−1は、トランジスタ611とダイオード612を介して駆動回路の出力端子に結線される。電圧Vbnは、トランジスタ621とダイオード622を介して駆動回路の出力端子に結線される。トランジスタ621のゲートの前段には否定論理回路623を接続する。このようにすると、信号電圧SIG−b(N)により、トランジスタ611と612のいずれかがオン状態になるので、図16の251の回路が実現できる。
【0047】
図17(b)は、図10に示したように制御電極51にパルス電圧を印加する場合の回路構成である。図17(a)の回路の出力を電源とする、プッシュ・プルー型のパルス発生回路を設けてある。発生すべきパルス電圧の周期、パルス幅に相当する信号電圧SIG−stを、p型トランジスタ631とn型トランジスタ632のゲートに印加すると、所望の電圧振幅を有するパルス電圧波形を得ることができる。このようにして、図16、図17の回路構成を用いると、各制御電極51ごとに結線する制御電極駆動回路251の回路構成をきわめて簡略化することが可能になり、大幅なコストダウンを実現できる。
【0048】
また、制御電極51にパルス電圧を印加させる場合、図17(b)の回路構成の代わりに、各制御電極51に接続する制御電極駆動回路251にアナログ・スイッチを用いてもよい。この場合、Vbn−1、Vbnとして、所望のパルス電圧を用いる。
【0049】
次に、本発明の実施の形態の第7の例として、輝度変調素子として液晶物質を用いた例を図18、図19、図20、図21、図22を用いて説明する。図18は、この例でのスイッチ素子アレイ30の回路構成を示す。走査電極21に正電圧を印加すると、トランジスタA31がオン状態になり、データ電極22に印加した電圧が保持容量33にたまる。この電圧は、トランジスタA31がオフになっても保持される。この保持容量33に保持された電圧がスイッチ素子電極35に現れるため、ストレス電圧共通電極52の印加電圧との差の電圧が輝度変調素子41(この例では液晶物質)に印加される。液晶物質を輝度変調素子41に用いた場合は、スイッチ素子電極35からストレス電圧共通電極52に流れる電流は極めて小さいので、このような1トランジスタ構成でも十分電圧が保持される。
【0050】
図19、図20は、図18のスイッチ素子アレイ30の1画素の構造を示したものである。図19が平面レイアウト図、図20が断面構造図である。SiO2層362の上にp型シリコン単結晶層363を形成したSOI基板を用いる。ゲート酸化膜365を形成し、トランジスタA31のゲート311をn+型シリコンで形成する。トランジスタA31のソース312、ドレイン313としてn+型シリコン領域をイオン打ち込みなどの方法で形成する。さらに、アース電極23をAlなどの材料で形成する。さらにパシペーション膜366で覆う。スイッチ素子電極35をAlなどの材料で形成する。スイッチ素子電極35は、スルーホールを通してトランジスタA31のドレイン313と接続する。図20には示していないが、隣り合う画素のトランジスタAとは、フィールド酸化膜によって素子分離を行う。
【0051】
図21は、このように作製したスイッチ素子アレイ30を用いた画像表示装置の断面図である。透光性かつ絶縁性の面板562の表面に透明導電膜のITOなどを成膜し、ストレス電圧共通電極52とする。この面板とスイッチ素子アレイ30とを接着して、隙間に液晶物質560を注入する。液晶物質としては、ゲストホスト型液晶分子を用いる。このようにすると、偏光板を使用することなく輝度変調を行える。また、この例では、反射型液晶ディスプレイとして動作させる。
【0052】
各電極は、図22に示したように、各駆動回路に結線する。ストレス電圧共通電極52はストレス電圧駆動回路252に結線する。
【0053】
図23は各電極への印加電圧波形を示したものである。ここでは、説明を簡単にするために、2ビットすなわち4階調の場合を示した。Vst1はストレス電圧共通電極52に印加する電圧波形である。ビット0のサブフィールドでは、時刻t0〜t1においては、第1走査電極SC1が正電圧になり、かつデータ電極DT1〜DT3に電圧V1が印加されるので、液晶物質にはV1が印加され、対応する輝度が得られる。時刻t1〜t3の期間も液晶物質にはV1なる電圧が印加され続けるので、高いデューティ比で輝度発生が行える。時刻t1〜t3の間に第2、第3の走査電極SC2、SC3が選択され、その結果、ビット0全体では、図11の左側のような輝度パターンが得られる。同様にしてビット1のサブフィールドでは、図11の真中に示した輝度パターンが得られる。ビット1では、データ電極22に印加する電圧をV2にするが、発生する輝度がビット0のときの2倍になるようにV2を設定する。従って、1フィールド全体では、図11の右側に示したように、4階調のパターンが得られる。
【0054】
時刻t6から始まる第2フィールドでは、ストレス電圧共通電極52への印加電圧をVst0に設定する。そしてデータ電極22への印加電圧を、ビット0では(Vst0−V1)に、ビット1では(Vst0−V2)に設定する。第3フィールドでは第1フィールド同様、V1、V2を印加する。このように液晶物質560に印加する電圧の極性をフィールドごとに反転させることにより、液晶物質560の経時劣化を防ぎ、画像表示装置の長寿命化を達成できる。
【0055】
図23からわかるように、データ電極22に印加する電圧は、ビット0のサブフィールドではすべてV1であり、ビット1のサブフィールドではすべてV2である。従って、データ電極駆動回路222は、図22に示したように、電圧Vbか0Vかのいずれかを出力する回路にし、Vbの大きさをサブフィールドごとに変えればよい。従って、従来の電圧変調型の場合のデータ電極駆動回路と比べて、回路構成が大幅に簡略化され、コストダウンが図れる。
【0056】
なお、この例では、スイッチ素子アレイ30をSOI基板上に形成したが、p型シリコン基板上に製作してもよい。また、例えば特公昭61−18755号公報に記された液晶表示パネルのように、透光性基板上に薄膜トランジスタを用いて図18の回路を形成し、TN(ツイスト・ネマチック)液晶と偏光板の組み合わせにより透過型の液晶ディスプレイを製作することもできる。これらの場合も、図22、図23の構成で階調表示を実現できる。
【0057】
【発明の効果】
本発明の駆動方法を用いると、各画素に設けられたスイッチ素子の非飽和領域での特性を揃えることなく、表示装置全面にわたって均一な階調表示を得ることができる。また、各画素内のスイッチ素子での電力消費を低減することがでる。また、従来の電圧変調法の場合と比べて、データ電極の駆動回路構成を大幅に簡略化することができる。
【0058】
また、本発明の駆動方法を用いると、従来の時分割階調表示法の場合と比べて、アドレス時間が大幅に長くなり、各画素内スイッチ素子のスイッチ速度に対する要求が大幅に緩和されるため、従来法では実現困難であった、多数の走査線を有して、しかも多階調表示を行うことが可能になった。
【0059】
また、本発明の画像表示装置を用いると、各制御電極ごとに結線される多数の駆動回路の回路構成を大幅に簡略化でき、大幅な低コスト化ができた。
【図面の簡単な説明】
【図1】本発明の実施の形態の第1の例での階調表示方法の一例を示した図である。
【図2】従来の各画素中のスイッチ素子の回路構成を示した図である。
【図3】従来の時分割階調表示法による駆動シーケンスの一例を示した図である。
【図4】本発明の実施の形態の第1の例での階調表示方法の他の例を示した図である。
【図5】本発明の実施の形態の第2の例での画素内スイッチ素子の構造を示した平面レイアウト図である。
【図6】本発明の実施の形態の第2の例での画素内スイッチ素子の構造を示した断面図である。
【図7】本発明の実施の形態の第2の例でのスイッチ素子アレイの構成を示した図である。
【図8】本発明の実施の形態の第2の例での輝度変調素子の構造を示した図である。
【図9】本発明の実施の形態の第2の例での駆動回路結線図である。
【図10】本発明の実施の形態の第2の例での各電極への印加電圧波形を示した図である。
【図11】本発明の実施の形態の第2の例での表示される階調を示した図である。
【図12】本発明の実施の形態の第3の例での輝度変調素子の構造を示した図である。
【図13】本発明の実施の形態の第4の例での輝度変調素子の構造を示した図である。
【図14】本発明の実施の形態の第5の例での輝度変調素子の構造を示した図である。
【図15】本発明の実施の形態の第6の例での輝度変調素子の構造を示した図である。
【図16】本発明の実施の形態の第6の例での制御電極駆動回路の構成を示した図である。
【図17】本発明の実施の形態の第6の例での制御電極駆動回路の構成を示した図である。
【図18】本発明の実施の形態の第7の例でのスイッチ素子アレイの回路構成を示した図である。
【図19】本発明の実施の形態の第7の例での画素内スイッチ素子の構造を示した平面レイアウト図である。
【図20】本発明の実施の形態の第7の例での画素内スイッチ素子の構造を示した断面構造図である。
【図21】本発明の実施の形態の第7の例での階調表示素子の構造を示した図である。
【図22】本発明の実施の形態の第7の例での駆動回路結線図である。
【図23】本発明の実施の形態の第7の例での各電極への印加電圧波形を示した図である。
【図24】各画素中のスイッチ素子の回路構成の一例を示した図である。
【図25】本発明の実施の形態の第4の例での各電極への印加電圧波形を示した図である。
【符号の説明】
21 走査電極
22 データ電極
23 アース電極
30 スイッチ素子アレイ
31 トランジスタA
32 トランジスタB
33 保持容量
35 スイッチ素子電極
41 輝度変調素子
51 制御電極
52 ストレス電圧共通電極
101 1フィールド期間
102 サブフィールド
103 アドレス期間
104 輝度発生期間
366 パシベーション膜
512 絶縁層
513 上部電極
515 保護層
541 抵抗層
542 エミッタチップ
543 絶縁層
552 発光層
553 上部絶縁層
554 保護層
555 電極間絶縁層
560 液晶物質
562 面板
563 偏光板
564 偏光板
611 トランジスタ
612 ダイオード
621 トランジスタ
622 ダイオード
623 否定論理回路
631 p型トランジスタ
632 n型トランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image display apparatus having a display element that displays information in response to an electrical signal, and more particularly to a drive means for the display element.
[0002]
[Prior art]
A matrix display that displays an image by adjusting an applied voltage to each pixel as an intersection of electrodes orthogonal to each other includes a liquid crystal display, a field emission display (FED), an electroluminescence There is a display (ELD). For example, as described in JP-A-61-217883, the FED has a large number of minute field emission cathodes arranged in each pixel, and the field emission electrons are accelerated in vacuum and then the phosphor. To emit light.
[0003]
In these matrix displays, a line sequential driving method is usually used. That is, in a certain moment, only pixels on a certain row of N scanning lines emit light. Therefore, the brightness of the display decreases in proportion to 1 / N as the number of scanning lines increases.
[0004]
In order to solve this problem, an active matrix driving method has been developed in which a switching element is provided in each pixel and an on / off state of each pixel is stored. An example of using an active matrix driving method for ELD is, for example, “I Triple E Transactions on Electron Devices, ED-22, 9 (1975), pages 739 to 748 (IEEE Transactions on Electron Devices, Vol. ED-22, No9, (1975) pp.739-748) ”. FIG. 2 shows the configuration of the switching element of each pixel described in this document. When a positive voltage is applied to the
[0005]
There are two methods for displaying gradation on such an active matrix drive display. One of them is a “voltage modulation method”, in which the voltage applied to the
[0006]
The other is “time division gradation display method”. This is to change the gradation by changing the light emission time during one field period. FIG. 3 shows a driving sequence when displaying 16 gradations by the time division gradation display method. The vertical axis represents the Nth scan electrode from the first scan electrode, and the horizontal axis represents time. One field period is divided into four subfield periods. The length of each subfield period is determined so that the length of the nth (n = 0, 1, 2, 3) subfield period (referred to as bit n (Bn)) is proportional to 2 to the nth power. . Then, display of 16 gradations can be performed depending on which bit is lit. For example, the luminance when all bits are lit is 15 times that when only
[0007]
[Problems to be solved by the invention]
When gradation display is performed by the voltage modulation method, the operation is performed in the non-saturated region of the transistor B32. Therefore, in order to perform uniform display over the entire screen, the current-voltage characteristics of the transistors B32 of all the pixels in the display are aligned. It was necessary and difficult to manufacture. Further, because of the operation in the non-saturation region, particularly when the transistor B32 is operated at a high impedance, the power consumption in the transistor B increases, which is a problem. Further, for example, in the case of 256 gray scale display, the driving circuit for driving the data lines requires 256 circuits to output 256 kinds of voltage levels, and the same number as the number of data lines. Because it is necessary, the cost of the drive circuit was high.
[0008]
On the other hand, in the time-division gradation display method, it is necessary to select (address) the lighting / non-lighting of each pixel for each subfield. The diagonal lines in FIG. 3 indicate at what time the address is performed. Since two scan electrodes cannot be addressed simultaneously, as can be seen from FIG. 3, the address time per scan electrode is the subfield period of the minimum time width, that is, the time of
16.6 ms / (1 + 2 + 4 + 8 + 16 + 32 + 64 + 128) = 65 μs
It becomes. When the number of scanning electrodes N = 1000, it becomes 65 ns per scanning electrode, and an extremely high-speed element is required as the transistor B32, which is usually difficult to realize. Therefore, in practice, the time width of the minimum time width subfield is set in accordance with the address speed of the switch element. That is, rather than making the time width of the n-th subfield proportional to 2 to the power of n, a longer time is allocated to the lower bits. Accordingly, since the high-order bit period is shortened accordingly, the duty ratio for luminance generation is reduced.
[0009]
As described above, conventionally, when performing gradation display, the voltage modulation method has a manufacturing limitation on the switch element in the pixel, and there is a problem that power consumption is large, the drive circuit is complicated, and the cost is high. Further, the time division gray scale display method has a problem that the switching element is required to have a high address speed. An object of the present invention is to provide a new gradation display method that solves these problems.
[0010]
[Means for Solving the Problems]
The present invention relates to a plurality of scan electrode groups parallel to each other, a plurality of data electrode groups orthogonal thereto, a switching element provided at each pixel at the intersection of both electrode groups, and a luminance connected to the switching element. A modulation element, the luminance modulation element is capable of luminance modulation by an effective value of a stress voltage applied to the luminance modulation element, and divides one field period into a plurality of subfield periods, In an image display device in which brightness adjustment is performed by lighting a pixel during one or a plurality of periods, A control electrode for applying a stress voltage to the luminance modulation element is provided in parallel with the scanning electrode, and a control electrode driving circuit is connected to each control electrode, Driving means for changing the stress voltage effective value in accordance with the subfield period is provided, and gradation display is thereby performed.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
A first example of the embodiment of the present invention will be described by taking the image display device having the switching element configuration of FIG. 24 as an example. The configuration of FIG. 24 is the same as that of FIG. 2 in the configuration of the
[0012]
The gradation display method in this example will be described with reference to FIG. FIG. 1 shows a case where gradation display of 4 bits, that is, 16 gradations is performed. One field period is equally divided into four subfield periods. Vst (N = 1) is a stress voltage applied to the control electrode corresponding to the first scan electrode (N = 1). B is a luminance value when a stress voltage of Vst (N = 1) is applied to the luminance modulation element. Here, the logarithm is shown. The luminance value Bn of bit n is proportional to 2 to the nth power. The sensation luminance value perceived by human eyes is an integral value of (luminance) x (time) over the entire one field period, so even if the time length of the subfield period is equally divided, By selecting appropriately, it is possible to display 16 gradations with 4 bits as in the case of time division gradation display. Note that “luminance” in this specification does not mean only the emission intensity. For example, in the case of a reflective liquid crystal display, “contrast” corresponds to “luminance” in the present specification.
[0013]
Since the control electrode, which is an electrode to which the stress voltage Vst is applied, is connected to each pixel in the same manner as the
[0014]
In the present invention, it is important that switching in each pixel may be made by selecting whether to turn on or off the pixel. Therefore, the switching element of each pixel has only to be operated in the saturation region, and the requirement for the uniformity of the current-voltage characteristics is greatly relaxed compared to the case of the voltage modulation method described above. Further, power consumption at the switching element of each pixel can be minimized. Further, since the voltage applied to the data electrode may be binary, the driving circuit is greatly simplified.
[0015]
Consider the address time in this case. As can be seen from the oblique lines in FIG. 1, the address time per subfield period is one field divided by the number of bits (number of subfields). Therefore, even in the case of 1 field period = 16.6 ms and 8-bit display (256 gradations), it is 2.1 ms. Therefore, even when the number of scanning electrodes N = 1000, the address time per scanning line is 2.1 μs, which is 300 times longer than the conventional time-division gradation display method. Can easily be achieved with technology.
[0016]
Further, when the address speed is high to some extent, as shown in FIG. 4, each subfield period can be divided into an
[0017]
In the description so far, the example in which the time length of each subfield period is equally divided has been described. However, it is the essence of the present invention to appropriately set the luminance time integral value for each subfield. Therefore, it is not always necessary to equalize. For example, in the conventional time-division gray scale driving method, the subfield corresponding to high luminance occupies a lot of time, and the address time is constrained, so the luminance is increased by changing the stress voltage only for the high luminance subfield. Although it is useful, it goes without saying that this also falls within the scope of the present invention.
[0018]
A second example of the embodiment of the present invention will be described. The image display device used here includes a switch element array, a luminance modulation element unit, and a drive circuit unit. Hereinafter, description will be made in this order.
[0019]
The
[0020]
The
[0021]
SiO on the
[0022]
These elements are SiO 2 It is covered with a
[0023]
FIGS. 5 and 6 show examples in which the
[0024]
FIG. 6 shows an example in which a normal nMOS transistor is used as the transistor B32. However, a MOS transistor having a DMOS structure may be used. In this way, it is possible to cope with a case where a high voltage or a large power is required for driving the
[0025]
In the above description, an example using an SOI substrate is shown, but a normal silicon substrate may be used. Alternatively, the circuit in FIG. 2 may be realized by using a thin film transistor over a light-transmitting insulating substrate such as quartz.
[0026]
The
[0027]
An example in which a combination of a metal-insulator-metal (MIM) cathode and a phosphor is used as the
[0028]
On the other hand, an
[0029]
FIG. 9 shows a connection method to the drive circuit.
[0030]
FIG. 10 shows a voltage waveform applied to each electrode.
[0031]
The operation in the first subfield, that is, bit 0 (b0) will be described. None of the cells is lit at time t0. At time t0 to t1, since a positive voltage is applied to SC1, the transistor A31 of the pixel connected to SC1 is turned on. At this time, since a positive voltage is applied to all the
[0032]
Between time t1 and t2, SC2 becomes a positive voltage, so the pixels in the second row are addressed. At this time, since DT2 is a positive voltage, only the second column is lit in the pixels in the second row. In this way, when the first subfield ends (time t3), the lighting state is as shown on the left side of FIG. In this figure, the luminance of each pixel is shown. Similarly, in the second subfield, the pixels are lit in a pattern as shown in the middle of FIG. However, in the second subfield, the emission current from the MIM cathode is 2 × I. 1 The applied voltage V to CTn so that 2 Is set, the luminance of the pixel to be lit is double that of the first subfield. Therefore, the luminance in one entire field is the sum of the first subfield and the second subfield, and is as shown on the right side of FIG. In this way, four gradations can be displayed from
[0033]
The voltage applied to CT1 is a pulse voltage in FIG. 10, but a constant voltage V between t0 and t3. 1 At a constant voltage V during the period from time t3 to t6. 2 It may be kept. However, the pulse voltage has an advantage that the life of the MIM cathode is extended. As described above, in the present invention, it is essential to change the voltage applied to the
[0034]
A third example of the embodiment of the present invention will be described with reference to FIG. A
[0035]
On the other hand, as in the previous example, an
[0036]
The
[0037]
When such a voltage waveform is applied, in a pixel in which the transistor B32 of the pixel is turned on by a combination of voltages applied to the
[0038]
Next, as a fourth example of the embodiment of the present invention, an example in which electroluminescence is used for the
[0039]
The connection method to the drive circuit is as shown in FIG. However, in this example, since there is no electrode corresponding to the
[0040]
Next, a fifth example of the embodiment using a liquid crystal display element as the
[0041]
Each electrode is connected to each drive circuit as shown in FIG. However, in this example, since there is no electrode corresponding to the
[0042]
In the configuration shown in FIG. 14, when an electric field is applied to the liquid crystal material as in a normal liquid crystal display, the transmittance including the polarizing plate changes according to the electric field strength. Therefore, when the driving voltage waveform described above is applied, the stress voltage V V is applied to the pixel in which the in-
[0043]
A sixth example of the embodiment of the present invention will be described with reference to FIG. In this example, the
[0044]
Next, an example of the circuit configuration of the control
[0045]
The circuit configuration shown in FIGS. 16 and 17 solves this problem. As can be seen from FIG. 10, in a certain subfield, for example, within the period of bit n (bn), the voltage applied to the
[0046]
FIG. 17 shows an example of a circuit configuration for realizing the control
[0047]
FIG. 17B shows a circuit configuration when a pulse voltage is applied to the
[0048]
When applying a pulse voltage to the
[0049]
Next, as a seventh example of the embodiment of the present invention, an example in which a liquid crystal substance is used as a luminance modulation element will be described with reference to FIG. 18, FIG. 19, FIG. 20, FIG. FIG. 18 shows a circuit configuration of the
[0050]
19 and 20 show the structure of one pixel of the
[0051]
FIG. 21 is a cross-sectional view of an image display device using the
[0052]
Each electrode is connected to each drive circuit as shown in FIG. The stress voltage
[0053]
FIG. 23 shows voltage waveforms applied to the electrodes. Here, in order to simplify the description, the case of 2 bits, that is, 4 gradations is shown. Vst1 is a voltage waveform applied to the stress voltage
[0054]
In the second field starting from time t6, the voltage applied to the stress voltage
[0055]
As can be seen from FIG. 23, the voltage applied to the
[0056]
In this example, the
[0057]
【The invention's effect】
When the driving method of the present invention is used, in the non-saturated region of the switch element provided in each pixel. of Uniform gradation display can be obtained over the entire surface of the display device without uniforming the characteristics. In addition, it is possible to reduce power consumption in the switch element in each pixel. In addition, the data electrode drive circuit configuration can be greatly simplified as compared with the conventional voltage modulation method.
[0058]
In addition, when the driving method of the present invention is used, the address time is significantly longer than in the case of the conventional time-division gradation display method, and the requirement for the switching speed of each intra-pixel switch element is greatly eased. Thus, it has become possible to perform multi-gradation display with a large number of scanning lines, which is difficult to realize with the conventional method.
[0059]
Further, when the image display device of the present invention is used, the circuit configuration of a large number of drive circuits connected to each control electrode can be greatly simplified, and the cost can be greatly reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing an example of a gradation display method in a first example of an embodiment of the present invention.
FIG. 2 is a diagram showing a circuit configuration of a conventional switch element in each pixel.
FIG. 3 is a diagram illustrating an example of a driving sequence according to a conventional time-division gradation display method.
FIG. 4 is a diagram showing another example of the gradation display method in the first example of the embodiment of the present invention.
FIG. 5 is a plan layout diagram showing the structure of an in-pixel switch element in a second example of an embodiment of the present invention;
FIG. 6 is a cross-sectional view showing a structure of an in-pixel switch element in a second example of an embodiment of the present invention.
FIG. 7 is a diagram showing a configuration of a switch element array in a second example of an embodiment of the present invention.
FIG. 8 is a diagram showing a structure of a luminance modulation element in a second example of an embodiment of the present invention.
FIG. 9 is a drive circuit connection diagram in a second example of an embodiment of the present invention;
FIG. 10 is a diagram showing a voltage waveform applied to each electrode in the second example of the embodiment of the present invention.
FIG. 11 is a diagram showing gradations to be displayed in a second example of an embodiment of the present invention.
FIG. 12 is a diagram showing a structure of a luminance modulation element in a third example of an embodiment of the present invention.
FIG. 13 is a diagram showing a structure of a luminance modulation element in a fourth example of an embodiment of the present invention.
FIG. 14 is a diagram showing a structure of a luminance modulation element in a fifth example of an embodiment of the present invention.
FIG. 15 is a diagram showing a structure of a luminance modulation element in a sixth example of an embodiment of the present invention.
FIG. 16 is a diagram showing a configuration of a control electrode driving circuit in a sixth example of the embodiment of the present invention;
FIG. 17 is a diagram showing a configuration of a control electrode driving circuit in a sixth example of the embodiment of the present invention;
FIG. 18 is a diagram showing a circuit configuration of a switch element array in a seventh example of the exemplary embodiment of the present invention.
FIG. 19 is a plan layout diagram showing the structure of the in-pixel switch element in the seventh example of the embodiment of the present invention;
FIG. 20 is a cross-sectional structure diagram showing the structure of the intra-pixel switch element in the seventh example of the embodiment of the present invention.
FIG. 21 is a diagram showing a structure of a gray scale display element in a seventh example of an embodiment of the present invention;
FIG. 22 is a drive circuit connection diagram in a seventh example of an embodiment of the present invention;
FIG. 23 is a diagram showing a waveform of a voltage applied to each electrode in the seventh example of the embodiment of the present invention.
FIG. 24 is a diagram illustrating an example of a circuit configuration of a switch element in each pixel.
FIG. 25 is a diagram showing a voltage waveform applied to each electrode in the fourth example of the embodiment of the present invention;
[Explanation of symbols]
21 Scanning electrode
22 Data electrode
23 Earth electrode
30 Switch element array
31 Transistor A
32 Transistor B
33 Retention capacity
35 Switch element electrode
41 Brightness modulation element
51 Control electrode
52 Stress voltage common electrode
101 1 field period
102 Subfield
103 address period
104 Luminance generation period
366 Passivation membrane
512 Insulation layer
513 Upper electrode
515 Protective layer
541 Resistance layer
542 Emitter tip
543 Insulation layer
552 Light emitting layer
553 Upper insulation layer
554 protective layer
555 Insulating layer between electrodes
560 Liquid crystal material
562 face plate
563 Polarizing plate
564 Polarizing plate
611 transistor
612 diode
621 transistor
622 diode
623 Negative logic circuit
631 p-type transistor
632 n-type transistor
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