JP3725391B2 - Video decoding system - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ映像信号をデジタル映像に変換するビデオデコード・システムに関し、特に、回路規模や端子数を余り増加させずに、高速にチャンネル切り換え可能なビデオデコード・システムに関するものである。
【０００２】
【従来の技術】
従来より、ＮＴＳＣ信号やＰＡＬ信号などのアナログ映像信号を、デジタル映像信号に変換するために、ビデオデコーダが広く用いられている。また、これらのビデオデコーダには、複数入力（チャンネル）の１つを選択してデコードするものも存在しており、チャンネルを切り換えて表示する際などに使用される。
【０００３】
例えば、図８に示す表示システム１０１では、複数のビデオカメラ１０２ｏ〜１０２ｒの出力がビデオデコーダ・チップ１０３に入力されると、ビデオデコーダ・チップ１０３において、セレクタ１１１が、そのうちの１つを選択して出力する。セレクタ１１１の出力は、アンプ１１２、ＹＣ分離回路１１３および微調整回路１１４を介してＡＤ変換器１１５へ伝えられ、デジタル信号に変換される。これにより、ビデオデコーダ・チップ１０３は、デジタル映像信号として、ＹＵＶ信号を出力できる。
【０００４】
上記ＹＵＶ信号は、ディスプレイコントローラ・チップ１０５へ入力され、スペースコンバータ１２２を介した後、ディスプレイコントローラ回路１２１が出力する制御信号と共に、表示装置１０４に出力される。
【０００５】
上記スペースコンバータ１２２は、ＹＵＶ信号をＲＧＢ信号へ変換する回路であり、以下に示ように、
ＹＹ＝１．１６４×（Ｙ−１６） …（１）
ＵＵ＝（Ｃｒ−１２８） …（２）
ＶＶ＝（Ｃｂ−１２８） …（３）
Ｒ＝ＹＹ＋１．５９６×ＵＵ …（４）
Ｇ＝ＹＹ−０．８１３×ＵＵ−０．３９１×ＶＶ …（５）
Ｂ＝ＹＹ＋２．０１８×ＶＶ …（６）
を演算することで、ＲＧＢ信号を生成している。なお、各式（１）〜式（６）において、Ｙ、Ｃｒ、Ｃｂは、ＹＵＶ信号で伝送される値であり、それぞれ、輝度、色差（Ｒ−Ｙ）および色差（Ｂ−Ｙ）を示している。また、スペースコンバータ１２２は、例えば、図９に示すように、上記式（１）〜式（６）の演算を行う加算器および乗算器で実現される。
【０００６】
上記構成のビデオデコーダ・チップ１０３では、アナログ映像信号がセレクタ１１１で選択された後、アンプ１１２〜ＡＤ変換器１１５などのビデオデコード部へ入力される。したがって、複数チャンネルのアナログ映像信号をデコードできるにも拘らず、ビデオデコード部が１つだけでよく、回路規模や消費電力などを削減できる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記構成のビデオデコーダ・チップ１０３では、回路規模の縮小と、高速なチャンネル切り換えとの両立が難しいという問題を生ずる。
【０００８】
具体的には、上記各ビデオカメラ１０２は、それぞれ特性が異なっているため、的確にデコードするためには、各チャンネル毎に、明るさやコントラストあるいは色相などを調整する必要がある。したがって、上記表示システム１０１において、ＣＰＵ１０６は、チャンネル切り換えタイミングになると、Ｉ2Ｃバス１０７を介して、ビデオデコーダ・チップ１０３内のセレクタ１１１へチャンネル切り換えを指示すると共に、微調整回路１１４へ当該チャンネルに応じた特性パラメータを設定する。
【０００９】
ところが、上記Ｉ2Ｃバス１０７は、１００ｋＨｚのシリアル伝送なので、特性パラメータの伝送に要する時間は、アナログ映像信号の１フィールド分よりも多くの時間がかかってしまう。この結果、各フィールド毎の切り換えなど、動的にチャンネルを切り換えることができない。
【００１０】
一方、図１０に示す表示システム１０１ａのように、各チャンネルｏ〜ｒ毎に、それぞれのチャンネル用の特性パラメータが予め設定されたビデオデコーダ・チップ１０３ｏ〜１０３ｒを設け、セレクタ１０８がビデオデコーダ・チップ１０３ｏ〜１０３ｒの出力の１つを選択する構成では、チャンネル切り換え毎に特性パラメータを設定する必要がないため、高速にチャンネルを切り換えることができる。ところが、この構成では、チャンネル数の分だけビデオデコーダ・チップ１０３が必要になるので、回路構成が複雑になると共に、製造コストが高騰しやすくなる。
【００１１】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、回路規模を余り増加させずに、高速にチャンネル切り換え可能なビデオデコード・システム、並びに、スペースコンバータおよびディスプレイコントローラ・チップを実現することにある。
【００１２】
【課題を解決するための手段】
本発明に係るビデオデコード・システムは、上記課題を解決するために、外部端子からの指示に応じて、複数チャンネルのアナログ映像信号の１つを選択する選択部と、上記外部端子からの指示に応じて、アナログ映像信号の明るさ、コントラストおよび色相を調整可能な微調整回路が設けられていると共に、選択されたアナログ映像信号をデジタル映像信号に変換するデコード部とを有するビデオデコーダ、並びに、上記ビデオデコーダから出力されたデジタル映像信号を色空間変換するスペースコンバータを含むディスプレイ・コントローラを有するビデオデコード・システムにおいて、上記ディスプレイ・コントローラは、上記ビデオデコーダの上記外部端子に接続されたバスの伝送速度よりも伝送速度の速いバスを介して伝送された特性パラメータを保持・出力する記憶部を備え、上記微調整回路は、予め定められた値を特性パラメータとして使用する一方、上記スペースコンバータは、上記記憶部によって保持され、現在選択しているチャンネルの特性パラメータに基づいて、上記デジタル映像信号を微調整することを特徴としている。なお、特性パラメータは、例えば、色相、コントラストあるいは明るさなど、映像信号を調整するためのパラメータである。
【００１３】
また、本発明に係るビデオデコード・システムは、上記構成に加えて、上記ビデオデコーダは、ビデオデコーダ・チップであり、上記ディスプレイ・コントローラは、ディスプレイ・コントローラ・チップに設けられていることを特徴としている。
【００１４】
さらに、本発明に係るビデオデコード・システムは、上記構成に加えて、上記ディスプレイ・コントローラには、上記バスを介して、上記選択部およびデコード部がチャンネル切り換えに要する時間よりも短い時間で伝送可能な伝送速度で、上記選択部が新たに選択するチャンネルの特性パラメータを受け取り、上記記憶部に設定する設定部が設けられていることを特徴としている。
【００１５】
これらの構成では、チャンネル切り換え時に外部端子を介して特性パラメータが伝送されることがないため、外部端子を介する通信速度は、チャンネル切り換え時に特性パラメータを伝送する場合よりも低くてもよい。したがって、例えば、少ない端子数でのシリアル伝送でもよく、高速伝送可能な外部端子を設ける場合に比べて端子数を削減できる。
【００１６】
また、例えば、チャンネル切り換え指示などのための端子が既に設けられている場合、当該端子のデータ伝送速度がチャンネル切り換え時の特性パラメータ伝送には十分ではなくても何ら支障なく上記外部端子として使用できる。したがって、これらの端子を外部端子としても使用することで、端子数を増加することなく、高速なチャンネル切り換えを実現できる。
【００１７】
さらに、上記構成では、スペースコンバータがデジタル映像信号を微調整する。この場合、色空間変換時の変換式の一部を変更するだけで微調整できるので、新たに微調整用の回路を別に設ける場合に比べて、回路構成を簡略化できる。
【００１８】
なお、アナログ映像信号をデジタル映像信号に変換する回路（ビデオデコーダ・チップ）と、スペースコンバータおよび記憶部とを別チップに設けた構成の場合、高速切り換え用の回路がビデオデコーダ・チップに含まれないため、高速切り換えする場合と、しない場合とで、ビデオデコーダ・チップを共用できる。この結果、デジタル回路からなるスペースコンバータおよび記憶部を追加するだけで、高速にチャンネル切り換えできる。ここで、ビデオデコーダ・チップは、アナログ回路を含み、色相や明るさ、コントラストなどを正確に出力しようとすると、デジタル回路に比べて設計が複雑になりがちである。一方、スペースコンバータは、デジタル回路からなるので、比較的設計が容易であり、しかも、表示装置が入力可能なデジタル映像信号へ色空間変換するため、新たに設計する機会が多い。したがって、両者を別チップに設けることで、システム全体を設計する際の手間を削減できる。
【００１９】
【発明の実施の形態】
〔第１の実施形態〕
本発明の一実施形態について図１ないし図４に基づいて説明すると以下の通りである。すなわち、本実施形態に係る表示システム（ビデオデコード・システム）１は、例えば、監視制御装置などとして好適に使用されるものであって、図１に示すように、複数のビデオカメラ２…と、各ビデオカメラ２が出力するアナログ映像信号のうち、１チャンネルを選択してデジタル映像信号にデコードするビデオデコーダ・チップ（ビデオデコーダ）３と、ビデオデコーダ・チップ３が出力したデジタル映像信号に応じて、表示装置４を制御するディスプレイコントローラ・チップ５と、上記各部材を制御するＣＰＵ６とを備えている。これにより、例えば、ＣＲＴやＴＦＴ液晶表示装置などの表示装置４は、各ビデオカメラ２の１つが撮影した映像や、ＣＰＵ６の指示する画像を表示することができる。
【００２０】
本実施形態に係るビデオデコーダ・チップ３は、１チップに集積されており、各ビデオカメラ２からの入力を受け取る端子Ｔ１ｏ〜Ｔ１ｒと、デコード結果を出力する端子Ｔ２と、ディスプレイコントローラ・チップ５内のＩ2Ｃマスタ回路２２（後述）とＩ2Ｃバス（フィリップス社）７を介して通信する端子Ｔ３とを備えている。各端子Ｔ１〜Ｔ３のピン数は、それぞれの信号に応じて設定されており、例えば、上記アナログ映像信号が、ＮＴＳＣ信号やＰＡＬ信号などのコンポジット信号なので、端子Ｔ１ｏ〜Ｔ１ｒのピン数は、それぞれ１本ずつに設定されている。また、本実施形態では、上記デジタル映像信号がＹＵＶ信号なので、出力端子Ｔ２のピン数は、同じ階調数のＲＧＢ信号よりも少なく設定されている。一例として、ＲＧＢ信号を伝送する場合、各Ｒ成分、Ｇ成分、Ｂ成分が、それぞれ８ビットとすると、データ伝送用のピン数だけでも、２４本に達する。これに対して、本実施形態では、ＹＵＶ信号のＹ成分、Ｃｒ成分、Ｃｂ成分をそれぞれ８ビットで表現しているが、Ｙ成分、Ｃｒ成分、Ｙ成分、Ｃｂ性分の順番で時分割で伝送されるので、端子Ｔ２のうち、データ伝送用のピンが８本に設定されている。一方、上記Ｉ2Ｃバス７は、例えば、制御用のチップなど、ピン数を多く設置できないチップや、比較的低速なチップなどにも接続できるように、２本の信号線によって、１００ｋＨｚの周波数でシリアル転送するように規定されている。したがって、上記端子Ｔ３のピン数は、２本である。
【００２１】
また、上記ビデオデコーダ・チップ３は、各端子Ｔ１ｏ〜Ｔ１ｒからの入力信号のうち、１つを選択するセレクタ（選択部）１１と、セレクタ１１の出力を増幅するアンプ１２と、アンプ１２の出力を色信号と輝度信号とに分離するＹＣ分離回路１３と、色信号および輝度信号を微調整して、明るさ、コントラストおよび色相を調整可能な微調整回路１４と、微調整回路１４の出力をデジタル信号に変換し、上記端子Ｔ２へ出力するＡＤ変換器１５と、上記端子Ｔ３に接続され、外部からの指示に応じて、上記セレクタ１１および微調整回路１４を制御するＩ2Ｃスレーブ・インターフェース１６とを備えている。なお、各部材１２〜１５が特許請求の範囲に記載のデコード部に対応する。
【００２２】
これにより、ビデオデコーダ・チップ３は、端子Ｔ１ｏ〜Ｔ１ｒのうち、Ｉ2Ｃバス７を介して指示された端子のＮＴＳＣ信号を、デジタルのＹＵＶ信号にデコードして出力できる。なお、本実施形態では、後述するように、ディスプレイコントローラ・チップ５内のスペースコンバータ２２が各チャンネル毎の微調整を行う。したがって、上記微調整回路１４の各パラメータは、予め定められた値に固定されている。
【００２３】
一方、本実施形態に係る表示装置４は、ＲＧＢ信号で駆動される装置であって、上記ディスプレイコントローラ・チップ５は、表示装置４を制御するディスプレイコントローラ回路（ディスプレイコントローラ）２１と、Ｉ2Ｃバス７を制御するＩ2Ｃマスタ回路２２とに加えて、ＹＵＶ信号をＲＧＢ信号に変換するスペースコンバータ（微調整部）３１を備えている。さらに、上記ディスプレイコントローラ・チップ５は、ＹＵＶ信号を入力する端子（映像入力端子）Ｔ１１、表示装置４の制御信号が伝送される端子Ｔ１２、Ｉ2Ｃバス７に接続される端子Ｔ１３とを備えている。
【００２４】
また、上記ディスプレイコントローラ回路２１およびＩ2Ｃマスタ回路２２の動作は、ＣＰＵ６のバス８を介して、図示しない内部レジスタへ上記ＣＰＵ６から値を設定するなどして制御されており、上記ディスプレイコントローラ・チップ５には、ＣＰＵ６のバス８と接続する端子（外部端子）Ｔ１４も設けられている。上記バス８のデータ転送周波数は、例えば、３３ＭＨｚ程度など、上記Ｉ2Ｃバス７の数百〜数千倍に達している。なお、これらの端子Ｔ１１〜Ｔ１４のピン数もそれぞれの信号に合わせて設定される。
【００２５】
さらに、本実施形態では、上記スペースコンバータ３１が各チャンネル毎の上記特性パラメータに基づいて調整されたＲＧＢ信号を出力するように構成されており、上記ディスプレイコントローラ・チップ５には、現在選択しているチャンネルの特性パラメータを保持・出力する微調整データ用レジスタ（記憶部；設定部）３２が設けられている。
【００２６】
上記微調整データ用レジスタ３２は、例えば、図２に示すように、上記端子Ｔ１４を介してＣＰＵ６のバス８に接続され、各特性パラメータＣＯＮＴＡＤＪ、ＢＲＩＴＡＤＪ、ＨＵＥＣＲＡＤＪおよびＨＵＥＣＢＡＤＪをそれぞれ格納するレジスタ４１〜４４を備えている。これにより、ＣＰＵ６は、レジスタ４１（４２〜４４）に定められたアドレスへ、特性パラメータＣＯＮＴＡＤＪ（ＢＲＩＴＡＤＪ、ＨＵＥＣＲＡＤＪ、ＨＵＥＣＢＡＤＪ）の値を出力することで、各レジスタ４１（４２〜４４）にそれぞれの特性パラメータを設定できる。また、各レジスタ４１〜４４は、新たな値が書き込まれるまでの間、設定された値を保持し、スペースコンバータ３１へ出力し続けることができる。なお、ＣＰＵ６との接続端子Ｔ１４は、レジスタ４１〜４４、上記ディスプレイコントローラ回路２１およびＩ2Ｃマスタ回路２２で共用されているので、レジスタ４１〜４４がＣＰＵ６のバスを介して高速接続されているにも拘らず、ディスプレイコントローラ・チップ５のピン数は、増加していない。
【００２７】
一方、スペースコンバータ３１は、以下の式（７）〜式（12）に示すように、
ＹＹ’＝１．１６４×（Ｙ−１６）×（１＋ＣＯＮＴＡＤＪ）
＋ＢＲＩＴＡＤＪ …（７）
ＵＵ’＝（Ｃｒ−１２８）＋ＨＵＥＣＲＡＤＪ …（８）
ＶＶ’＝（Ｃｂ−１２８）＋ＨＵＥＣＢＡＤＪ …（９）
Ｒ＝ＹＹ’＋１．５９６×ＵＵ’ …（10）
Ｇ＝ＹＹ’−０．８１３×ＵＵ’−０．３９１×ＶＶ’ …（11）
Ｂ＝ＹＹ’＋２．０１８×ＶＶ’ …（12）
従来の変換式（１）〜（６）の値ＹＹ、ＵＵ、ＶＶに代えて、各特性パラメータで補正した後の値ＹＹ’、ＵＵ’、ＶＶ’に基づいて、Ｒ、Ｇ、Ｂ成分を算出する。
【００２８】
例えば、本実施形態に係るスペースコンバータ３１は、図３に示すように、信号Ｙに値”−１６”を加算する加算器５１と、加算器５１の出力に値”１．１６４”を乗算して、信号ＹＹを生成する乗算器５２とを備えている。また、信号Ｃｒに値”−１２８”を加算して、信号ＵＵを生成する加算器５３と、信号Ｃｂに値”−１２８”を加算して、信号ＶＶを生成する加算器５４とが設けられている。
【００２９】
さらに、本実施形態では、上記信号ＹＹに信号ＣＯＮＴＡＤＪを乗算する乗算器６１と、乗算結果に信号ＢＲＩＴＡＤＪを加算して、信号ＹＹ’を生成する加算器６２と、上記信号ＵＵに信号ＨＵＥＣＲＡＤＪを加算して、信号ＵＵ’を生成する加算器６３と、上記信号ＶＶに信号ＨＵＥＣＢＡＤＪを加算して、信号ＶＶ’を生成する加算器６４とが設けられている。これにより、各特性パラメータで補正した後の信号ＹＹ’、ＶＶ’およびＵＵ’を生成できる。なお、これら補正用の信号ＣＯＮＴＡＤＪ、ＢＲＩＴＡＤＪ、ＨＵＥＣＲＡＤＪおよびＨＵＥＣＢＡＤＪは、上記各レジスタ４１ないし４４から、それぞれ与えられる。
【００３０】
また、上記スペースコンバータ３１には、信号ＵＵ’に値”１．５９６”を乗算する乗算器７１と、乗算結果に上記ＹＹ’信号を加算して、信号Ｒを生成する加算器７２と、信号ＵＵ’に値”−０．８１３”を乗算する乗算器７３と、乗算結果に信号ＹＹ’を加算する加算器７４と、上記信号ＶＶ’に値”−０．３９１”を乗算する乗算器７５と、上記加算器７４の出力および乗算器７５の出力を加算して、信号Ｇを出力する加算器７６と、上記信号ＶＶ’に値”２．０１８”を乗算する乗算器７７と、乗算結果に上記信号ＹＹ’を加算して、信号Ｂを出力する加算器７８とを備えている。
【００３１】
この結果、スペースコンバータ３１は、各特性パラメータで補正されたＲＧＢ信号を、表示装置４へ出力できる。なお、上記各信号Ｃｒ、ＣｂおよびＹ、並びに、各特性パラメータは、デジタル値であり、上記各加算器および乗算器は、デジタル加算器あるいはデジタル乗算器によって実現されている。また、各デジタル加算器（６２…）は、出力値が所定の範囲を超えないように、それぞれシーリング処理しており、出力値が上方に超えた場合は、上限値、下方に超えた場合は、下限値を出力する。
【００３２】
具体的には、図４に示すように、入出力値が８ビットで、図３に示す加算器６２の場合を例にして説明すると、８ビットのキャリー付き加算器８１は、それぞれ８ビットの信号Ｘ１（乗算器６１の出力信号）と信号Ｘ２（信号ＢＲＩＴＡＤＪ）とをデジタル加算して、８ビットのデジタル値Ｑを出力すると共に、桁溢れが発生すると、キャリー信号Ｃを出力できる。また、上記デジタル値Ｑは、ＡＮＤゲート８２およびＯＲゲート８３を介して出力される。一方、ＡＮＤゲート８２には、ゲート信号として、信号Ｘ２の最上位ビット（符号ビット）と、上記キャリー信号Ｃとの排他的論理和の否定が、ＸＮＯＲ回路８４によって印加されている。また、上記ＯＲゲート８３のゲート信号は、ＡＮＤ回路８５が、上記キャリー信号Ｃと、ＮＯＴ回路８６による上記最上位ビットの否定との論理積を演算することで作成される。
【００３３】
ここで、明るさを示す信号Ｙ（ＹＹ、ＹＹ’）は、正の値なので、８ビットで表現した場合、表現可能な範囲は、”０”〜”２５５”である。一方、信号ＢＲＩＴＡＤＪの範囲が”−６４”〜”＋６３”とすると、両者の加算結果は、”−６４”〜”３１８”の範囲となり、８ビットでは表現できない。なお、加算結果が”０”より小さい場合や”２５５”より大きい場合、キャリー信号Ｃを省いたデジタル値Ｑだけでは、例えば、”２５６”〜”３１８”の範囲が”１”〜”６３”の範囲のように、”２５５”以下の値と連続しなくなるなどの不具合が発生する。
ところが、上記構成では、信号Ｘ２が正で、桁溢れが発生した場合、すなわち、加算結果が”２５５”よりも大きい場合、ＯＲゲート８３は、デジタル値Ｑに拘らず、出力の全ビットを”１”に設定する。これにより、加算結果が”２５５”を超えると、出力値ＹＹ’は、上限値（２５５）に固定される。これとは逆に、信号Ｘ２が負で、桁溢れが発生しない場合、すなわち、加算結果が”０”よりも小さい場合、ＡＮＤゲート８２は、デジタル値Ｑに拘らず、出力の全ビットを”０”に設定する。これにより、加算結果が”０”を下回る場合、出力値ＹＹ’は、下限値”０”に固定される。このように、各デジタル加算器（６２…）は、シーリング処理しており、演算結果を上限値から下限値までの範囲に保つことができる。
【００３４】
上記構成において、チャンネルを切り換える際の動作について説明すると以下のとおりである。すなわち、チャンネル切り換えタイミングになると、ＣＰＵ６は、バス８、ディスプレイコントローラ・チップ５内のＩ2Ｃマスタ回路２２、Ｉ2Ｃバス７を介して、ビデオデコーダ・チップ３へチャンネル切り換えを指示する。一方、ビデオデコーダ・チップ３内のＩ2Ｃスレーブ・インターフェース１６は、当該指示に基づいて、セレクタ１１を切り換える。これにより、各ビデオカメラ２の出力のうち、セレクタ１１で選択されたチャンネルのアナログ映像信号が、アンプ１２、ＹＣ分離回路１３および微調整回路１４を介して、ＡＤ変換器１５へ入力され、当該チャンネルのデジタル映像信号がビデオデコーダ・チップ３から出力される。
【００３５】
また、チャンネル切り換え時において、ＣＰＵ６は、選択するチャンネルに応じた特性パラメータＣＯＮＴＡＤＪ、ＢＲＩＴＡＤＪ、ＨＵＥＣＲＡＤＪおよびＨＵＥＣＢＡＤＪを、バス８を介し、微調整データ用レジスタ３２のレジスタ４１〜４４へ書き込む。これにより、スペースコンバータ３１は、ビデオデコーダ・チップ３の出力するＹＵＶ信号を、選択するチャンネルに応じた特性パラメータで調整しながら、ＲＧＢ信号に変換できる。
【００３６】
チャンネルの切り換えタイミング毎に、ビデオデコーダ・チップ３へのチャンネル切り換え指示、並びに、微調整データ用レジスタ３２への特性パラメータ書き込みは繰り返される。これにより、表示システム１は、各チャンネルを順次切り換え、各チャンネルの特性パラメータで補正された画像、すなわち、被写体場面の状況によって、明るさや色相が調整され、より判り易い画像を表示装置４に表示できる。
【００３７】
ここで、本実施形態では、スペースコンバータ３１が特性パラメータに応じて画像を調整しており、上記微調整回路１４は、特性パラメータを固定値で使用している。したがって、従来とは異なり、チャンネル切り換え時にＩ2Ｃバス７を介して特性パラメータを伝送する必要がない。この結果、チャンネル切り換え時にＩ2Ｃバス７を介して伝送されるデータを、チャンネル切り換え指示のみに削減できる。この場合、例えば、選択するチャンネルを指定する場合でも、選択するチャンネル（例えば、４チャンネルのとき２ビット）と、指定チャンネルへの切り換えコマンドとのみを伝送すればよい。したがって、頻繁にチャンネル切り換えが指示される場合でも、ビデオデコーダ・チップ３は、何ら支障なく、チャンネルを切り換えることができる。
【００３８】
一方、特性パラメータは、それぞれが８ビットの値としても、合計３２ビット程度に過ぎず、Ｉ2Ｃバス７よりも数百倍から数千倍も速いバス８を介して伝送される。したがって、ＣＰＵ６は、Ｉ2Ｃバス７を介してチャンネル切り換え指示が伝送される期間内に、各レジスタ４１〜４４の値を設定でき、ディスプレイコントローラ・チップ５は、ビデオデコーダ・チップ３が、新たなチャンネルのＹＵＶ信号を出力した時点から、当該チャンネルに応じた特性パラメータで調整したＲＧＢ信号を出力できる。
【００３９】
この結果、表示システム１は、アンプ１２ないしＡＤ変換器１５などのビデオデコード部が１つしか設けられていないにも拘らず、チャンネル切り換え毎にＩ2Ｃバス７を介して特性パラメータを伝送する従来技術よりも高速に、チャンネルを切り換えることができる。
【００４０】
また、上記構成では、スペースコンバータ３１が微調整しているので、ビデオデコーダ・チップ３と、高速切り換えを必要としないビデオデコーダ・チップとを同一構成にできる。したがって、アナログ回路を含み、色相や明るさ、コントラストなどを正確に出力しようとすると、デジタル回路に比べて設計が複雑になりがちなビデオデコーダ・チップ３を再設計する必要がなく、比較的設計しやすいデジタル回路を設計するだけでよい。この結果、表示システム１を設計する際の手間を削減できる。
【００４１】
なお、上記構成では、チャンネル切り換え毎に、特性パラメータは、例えば、ＣＰＵ６に直結するバス８など、伝送路の延長が制限される高速なバスを介して伝送されている。ところが、上記構成では、スペースコンバータ３１が微調整しているため、ビデオデコーダ・チップ３へ特性パラメータを伝送する必要がない。したがって、高速なバスで特性パラメータを伝送しても、上記制限に限定されずに、ビデオデコーダ・チップ３を配置することができる。
【００４２】
〔第２の実施形態〕
上記第１の実施形態では、チャンネル切り換え毎にレジスタ４１〜４４へ特性パラメータを設定する場合について説明した。これに対して、本実施形態では、各チャンネル毎の特性パラメータを予め格納しておく構成について説明する。
【００４３】
具体的には、本実施形態に係るディスプレイコントローラ・チップ５ａは、図１に示す微調整データ用レジスタ３２に代えて、図５に示す微調整データ用レジスタ（記憶部；設定部）３３を備えている。当該微調整データ用レジスタ３３では、各レジスタ４１〜４４が、チャンネルに対応した数（この場合は４組）だけ設けられており、例えば、チャンネルｏに対応するレジスタ４１ｏ〜４４ｏは、チャンネルｏの各特性パラメータを格納し、出力することができる。なお、以下では、説明の便宜上、それぞれの組を、レジスタ組３２ｏ〜３２ｒと称し、チャンネルに対応する英小文字を付して区別する。
【００４４】
さらに、上記微調整データ用レジスタ３３には、選択すべきチャンネルを示す信号ＳＥＬを出力するセレクトレジスタ４５と、信号ＳＥＬに基づいて、各レジスタ組３２ｏ〜３２ｒの出力のうちの１つを選択し、特性パラメータを示す信号ＣＯＮＴＡＤＪ、ＢＲＩＴＡＤＪ、ＨＵＥＣＲＡＤＪおよびＨＵＥＣＢＡＤＪとして出力するセレクタ４６とが設けられている。上記セレクトレジスタ４５も、端子Ｔ１４およびバス８を介してＣＰＵ６に接続されており、ＣＰＵ６が予め定められたアドレスへチャンネルを示す値を出力して、セレクトレジスタ４５に値を設定すると、当該値に応じた信号ＳＥＬを出力し続けることができる。
【００４５】
上記構成では、チャンネル切り換えに先立って、ＣＰＵ６は、各レジスタ組３２ｏ〜３２ｒの各レジスタ４１ｏ〜４４ｒへ、それぞれのチャンネルに応じた特性パラメータを設定する。その後、チャンネル切り換えタイミングになると、ＣＰＵ６は、選択すべきチャンネルに応じて、セレクトレジスタ４５の値を書き換える。これにより、セレクタ４６は、各レジスタ組３２ｏ〜３２ｒの出力のうち、選択したチャンネルに対応する出力を、特性パラメータとして出力する。例えば、チャンネルｑが選択される場合、セレクトレジスタ４５には、チャンネルｑを示す値が格納され、セレクタ４６は、チャンネルｑに対応するレジスタ組３２ｑの出力を出力する。この結果、ディスプレイコントローラ・チップ５ａは、第１の実施形態と同様に、当該チャンネルに応じた特性パラメータで調整されたＲＧＢ信号を出力できる。
【００４６】
当該構成では、チャンネルを切り換える際、第１の実施形態とは異なり、ディスプレイコントローラ・チップ５ａへ特性パラメータが伝送されず、切り換え指示のみが伝送される。したがって、バス８のデータ転送速度が遅くても、高速にチャンネルを切り換えることができる。また、データ量が少ないので、チャンネル切り換え時におけるＣＰＵ６やバス８の占有時間も抑えることができる。
【００４７】
例えば、第１の実施形態において、各レジスタ４１〜４４へ値を設定する際、それぞれ、１クロックずつ必要だとすると、合計４クロック必要になる。なお、例えば、レジスタ４１〜４４のビット幅が大きい場合など、それぞれを１クロックで設定できない場合には、設定に要する時間は、益々増加する。ところが、第２の実施形態では、チャンネル切り換え時には、セレクトレジスタ４５のみを設定すればよく、１クロックで切り換えできる。
【００４８】
なお、上記第１および第２の実施形態では、スペースコンバータ３１がディスプレイコントローラ・チップ５内に設けられている場合を例にして説明したが、これに限るものではない。高速バスを有するチップ内に設けられていれば、同様の効果が得られる。
【００４９】
ただし、ディスプレイコントローラ・チップ５は、動作をＣＰＵ６でリアルタイムに制御するため、ビデオデコーダ・チップ３よりも高速なＩ／Ｏ用のバスを備えていることが多い。したがって、当該Ｉ／Ｏ用のバスを共用することで、新たなピンを設けることなく、微調整データ用レジスタ３２（３３）に値を設定できる。さらに、ＹＵＶ信号の方がＲＧＢ信号に比べて伝送に必要なピン数が少ないので、特に、ピン数の削減が必要なディスプレイコントローラ・チップ５は、表示装置４に合わせてＲＧＢ信号を出力する場合であっても、スペースコンバータを備え、入力されたＹＵＶ信号をＲＧＢ信号に変換する。また、ＲＧＢ信号入力とＹＵＶ信号入力との双方を受け付けるため、ディスプレイコントローラ・チップ５がスペースコンバータを備えていることもある。このように、ディスプレイコントローラ・チップ５には、スペースコンバータが設けられていることが多いため、図３に示す部材６１〜６４を追加するだけで、スペースコンバータ３１を実現できる。これらの結果、微調整可能なスペースコンバータ３１は、ディスプレイコントローラ・チップ５内に設けられている方が望ましい。
【００５０】
〔第３の実施形態〕
ところで、上記第２の実施形態のように、チャンネル毎の特性パラメータが格納されるレジスタ組３２ｏ〜３２ｒを設けた場合、チャンネル切り換え時には、微調整データ用レジスタ３３へ切り換え指示のみを送ればよい。したがって、微調整データ用レジスタ３３がＩ2Ｃバス７のように低速なバスを介して接続されていても、高速にチャンネルを切り換えることができる。
【００５１】
具体的には、本実施形態に係る表示システム１ｂでは、第２の実施形態とは異なり、図６に示すように、微調整データ用レジスタ３３がビデオデコーダ・チップ３ｂ内に設けられている。また、各レジスタ組３２ｏ〜３２ｒおよびセレクトレジスタ４５には、バス８に代えて、Ｉ2Ｃスレーブ・インターフェース１６を介して、特性パラメータや選択チャンネルの値が入力される。さらに、セレクタ４６の出力は、微調整回路１４へ入力されており、微調整回路１４は、微調整データ用レジスタ３３が出力する特性パラメータに応じて、ＹＣ分離回路１３の出力信号を微調整する。
【００５２】
なお、本実施形態では、端子Ｔ３が外部端子に対応し、微調整回路１４が微調整部に、Ｉ2Ｃスレーブ・インターフェース１６が設定部にそれぞれ対応する。また、ディスプレイコントローラ・チップ５ｂでは、微調整データ用レジスタ３３が省略されると共に、スペースコンバータ３１に代えて、調整機能を持たないスペースコンバータ３１ｂが設けられている。なお、当該スペースコンバータ３１ｂは、例えば、図３に示すスペースコンバータ３１から、部材６１〜６４を省略し、信号ＹＹ’、ＵＵ’およびＶＶ’に代えて、信号ＹＹ、ＵＵおよびＶＶを部材７１・７３・７５・７７へ入力することで実現できる。
【００５３】
上記構成において、ＣＰＵ６は、チャンネル切り換えに先立って、バス８、Ｉ2Ｃマスタ回路２２、Ｉ2Ｃバス７、Ｉ2Ｃスレーブ・インターフェース１６を介し、ビデオデコーダ・チップ３ｂ内の各レジスタ組３２ｏ〜３２ｒへ、チャンネル毎の特性パラメータを設定する。
【００５４】
設定後、チャンネル切り換えタイミングになると、ＣＰＵ６は、上記バス８〜Ｉ2Ｃバス７を介して、チャンネル切り換えを指示し、Ｉ2Ｃスレーブ・インターフェース１６は、セレクタ１１および図５に示すセレクトレジスタ４５に、選択チャンネルを指示する。この結果、ビデオデコーダ・チップ３ｂは、選択されたチャンネルに応じた特性パラメータで調整されたＹＵＶ信号を出力できる。
【００５５】
ここで、上述したように、Ｉ2Ｃバス７は、低速であり、各特性パラメータの設定には、時間がかかる。ところが、本実施形態では、第２の実施形態と同様、チャンネル切り換えが繰り返されるよりも前に、各レジスタ組３２ｏ〜３２ｒへ、各チャンネルの特性パラメータが格納される。したがって、セレクトレジスタ４５に値を設定するだけで、微調整データ用レジスタ３３は、新たなチャンネルの特性パラメータを出力できる。
【００５６】
このように、本実施形態では、チャンネル切り換え時に、ビデオデコーダ・チップ３ｂへ伝送されるデータが、チャンネル切り換え指示のみに抑えられているので、ビデオデコーダ・チップ３ｂがＩ2Ｃバス７のように低速なバスしか備えていないにも拘らず、第１および第２の実施形態と同様、高速にチャンネルを切り換えることができる。
【００５７】
なお、本実施形態では、ビデオデコーダ・チップ３ｂが高速にチャンネル切り換えできるように構成されており、スペースコンバータ３１が微調整する必要がない。したがって、例えば、図９と同様の構成、すなわち、図３に示す部材６１〜６４を削除した構成など、微調整しないスペースコンバータ３１を使用したり、スペースコンバータ３１自体を用いず、直接、ＹＵＶ信号で表示装置４を制御する表示システムにも使用することができる。
【００５８】
〔第４の実施形態〕
ところで、第３の実施形態では、ビデオデコーダ・チップ３内に微調整データ用レジスタ３３を設け、低速なＩ2Ｃバス７でも、高速にチャンネル切り換えできる場合について説明したが、ビデオデコーダ・チップ３のピン数に余裕があり、バス８や他の高速バスを設置できれば、当該バスを介することで、チャンネルを高速に切り換えることができる。
【００５９】
具体的には、本実施形態に係る表示システム１ｃは、例えば、図７に示すように、図６に示す微調整データ用レジスタ３３に代えて、図１と同様の微調整データ用レジスタ３２を備えている。また、Ｉ2Ｃスレーブ・インターフェース１６に代えて、バス８と接続するための高速バス・インターフェース（設定部）１７が設けられ、これに伴って、端子Ｔ３に代えて、ディスプレイコントローラ・チップ５の端子Ｔ１４と同様の端子（外部端子）Ｔ４が設けられている。また、ディスプレイコントローラ・チップ５ｃからは、Ｉ2Ｃマスタ回路２２も省略されている。
【００６０】
上記構成では、チャンネル切り換えタイミングになると、ＣＰＵ６は、バス８・高速バス・インターフェース１７を介して、セレクタ１１へチャンネル切り換えを指示すると共に、新たなチャンネル用の特性パラメータを微調整データ用レジスタ３２に格納する。さらに、微調整回路１４は、微調整データ用レジスタ３２からの特性パラメータに基づいて、ＹＣ分離回路１３の出力を微調整して、ＡＤ変換器１５へ出力する。これにより、表示システム１ｃは、各チャンネルを順次切り換え、各チャンネルの特性パラメータで補正された画像、すなわち、被写体場面の状況によって、明るさや色相が調整され、より判り易い画像を表示装置４に表示できる。
【００６１】
ここで、チャンネルを切り換える際には、１フレーム毎や１フィールド毎に切り換える場合であっても、アンプ１２〜ＡＤ変換器１５を含むデコード部が、アナログ映像信号の同期を補足するまでに、ある程度の時間が必要になる。また、各チャンネルのアナログ映像信号間で、互いに同期が取れていたとしても、前のチャンネルの１フレーム分の画素データの伝送を完了してから、次のチャンネルの１フレーム分の画素データの伝送を開始するまでには、例えば、垂直帰線消去期間など、画素データを伝送しない期間が設けられている。一例として、ＮＴＳＣ信号の場合、垂直帰線消去期間は、２０Ｈ（水平周期）、すなわち、約１．２７ｍｓに設定される。
【００６２】
一方、本実施形態では、第２および第３の実施形態とは異なり、チャンネル切り換え毎に特性パラメータが伝送されているが、当該特性パラメータは、第１の実施形態と同様、Ｉ2Ｃバス７よりも数百倍から数千倍も速いバス８を介して伝送される。したがって、高速バス・インターフェース１７は、上記デコード部がチャンネルの切り換えに要する時間、すなわち、前のチャンネルの画素データのデコードを終了してから、次のチャンネルの画素データのデコードを開始するまでの時間に、上記微調整データ用レジスタ３２へ次のチャンネル用の特性パラメータを格納できる。この結果、ビデオデコーダ・チップ３ｃは、チャンネル切り換えが１フレーム毎や１フィールド毎など、非常に高速な場合であっても、新たなチャンネルのＹＵＶ信号を出力する時点から、当該チャンネルに応じた特性パラメータで調整したＹＵＶ信号を出力できる。
【００６３】
なお、上記では、高速なバスとして、ＣＰＵ６のバス８を例にして説明したが、これに限るものではない。上記デコード部がチャンネル切り換えに要する時間よりも短い期間で、特性パラメータを設定可能な速度のバスであれば、同様の効果が得られる。ただし、高速バスとして、ＣＰＵ６のバス８やメモリのバスなどを採用すれば、十分に高速な伝送速度を確保できるが、ビデオデコーダ・チップ３ｃに増設するピン数が多くなってしまう。一方、例えば、アドレスやデータなどを時分割で伝送するバスを開発するなどして、ピン数が少なく、チャンネル切り換えに十分な速度のバスを新たに開発すると、設置可能なピン数が制限されがちなビデオデコーダ・チップにも設置できるが、図１に示すＩ2Ｃマスタ回路２２のように、当該バスと接続するための回路を、ＣＰＵやディスプレイコントローラ・チップなど、特性パラメータを送出する側にも用意する必要がある。
【００６４】
したがって、ビデオデコーダ・チップに設置可能なピン数が制限されている場合には、第１〜第２の実施形態のように、例えば、ディスプレイコントローラ・チップ５など、ビデオデコーダ・チップ３とは別のチップに、高速バスを設けたり、第３の実施形態のように、ビデオデコーダ・チップ３内に各チャンネル用の特性パラメータを格納する微調整データ用レジスタ３３を設ける方が好ましい。
【００６５】
以上のように、上記各実施形態のいずれかに係るビデオデコード・システムは、複数チャンネルのアナログ映像信号の１つをデジタル映像信号に変換するビデオデコード・システムにおいて、各チャンネル毎に設けられ、それぞれの特性パラメータを記憶する記憶部と、外部端子を介して、各チャンネルの特性パラメータを受け取り、上記記憶部に格納する設定部と、選択されたチャンネル（選択チャンネル）に対応する特性パラメータを上記記憶部から読み出し、当該特性パラメータに基づいて、上記アナログ映像信号またはデジタル映像信号を微調整する微調整部とを備えていることを特徴としている。なお、特性パラメータは、例えば、色相、コントラストあるいは明るさなど、映像信号を調整するためのパラメータである。
【００６６】
上記構成において、設定部は、チャンネル切り換えに先立って、外部端子を介して、各チャンネルの特性パラメータを受け取り、記憶部に格納する。一方、チャンネル切り換え時には、微調整部が、選択チャンネルに応じた特性パラメータを記憶部から読み出して、映像信号を調整する。これにより、被写体場面の状況により明るさや色相を調整でき、より判り易い映像信号を出力できる
当該構成では、微調整部が記憶部に格納された特性パラメータに基づいて映像信号を微調整するので、チャンネル切り換え時に、外部端子を介して、特性パラメータを伝送することなしに、特性パラメータをチャンネル毎に切り換えることができる。この結果、チャンネル切り換え毎に外部端子を介して特性パラメータを伝送する場合よりも、チャンネル切り換え速度を向上でき、動的なチャンネル切り換えを実現できる。
【００６７】
加えて、チャンネル切り換え時に特性パラメータが伝送されないため、外部端子を介する通信速度は、チャンネル切り換え時に特性パラメータを伝送する場合よりも低くてもよい。したがって、例えば、少ない端子数でのシリアル伝送でもよく、高速伝送可能な外部端子を設ける場合に比べて端子数を削減できる。
【００６８】
なお、例えば、チャンネル切り換え指示などのための端子が既に設けられている場合、当該端子のデータ伝送速度がチャンネル切り換え時の特性パラメータ伝送には十分ではなくても何ら支障なく上記外部端子として使用できる。したがって、これらの端子を外部端子としても使用することで、端子数を増加することなく、高速なチャンネル切り換えを実現できる。
【００６９】
さらに、上記各実施形態のいずれかに係るビデオデコード・システムは、上記構成において、上記微調整部は、デジタル映像信号を色空間変換するスペースコンバータであることを特徴としている。
【００７０】
上記構成では、スペースコンバータがデジタル映像信号を微調整する。この場合、色空間変換時の変換式の一部を変更するだけで微調整できるので、新たに微調整用の回路を別に設ける場合に比べて、回路構成を簡略化できる。
【００７１】
なお、アナログ映像信号をデジタル映像信号に変換する回路（ビデオデコーダ・チップ）と、スペースコンバータおよび記憶部とを別チップに設けた構成の場合、高速切り換え用の回路がビデオデコーダ・チップに含まれないため、高速切り換えする場合と、しない場合とで、ビデオデコーダ・チップを共用できる。この結果、デジタル回路からなるスペースコンバータおよび記憶部を追加するだけで、高速にチャンネル切り換えできる。ここで、ビデオデコーダ・チップは、アナログ回路を含み、色相や明るさ、コントラストなどを正確に出力しようとすると、デジタル回路に比べて設計が複雑になりがちである。一方、スペースコンバータは、デジタル回路からなるので、比較的設計が容易であり、しかも、表示装置が入力可能なデジタル映像信号へ色空間変換するため、新たに設計する機会が多い。したがって、両者を別チップに設けることで、システム全体を設計する際の手間を削減できる。
【００７２】
また、上記各実施形態のいずれかに係るビデオデコード・システムは、上記構成において、上記ビデオデコード・システムは、１チップ（ビデオデコーダ・チップ）に集積されており、上記外部端子からの指示に応じて、複数チャンネルのアナログ映像信号の１つを選択する選択部と、選択されたアナログ映像信号をデジタル映像信号に変換するデコード部とを備えていることを特徴としている。
【００７３】
上記構成では、ビデオデコーダ・チップ内に選択部が設けられており、上記外部端子が、特性パラメータ設定とチャンネル選択との双方に兼用されている。したがって、端子数を増加させることなく、高速にチャンネル切り換えできる。
【００７４】
また、上記各実施形態のいずれかに係るビデオデコード・システムは、上記課題を解決するために、複数チャンネルのアナログ映像信号の１つを選択する選択部と、選択されたアナログ映像信号をデジタル映像信号に変換するデコード部とを有するビデオデコード・システムにおいて、外部端子を介して入力された特性パラメータを保持する記憶部と、当該記憶部が保持する特性パラメータに応じて、上記デジタル映像信号を微調整する微調整部と、上記外部端子を介して、上記選択部およびデコード部がチャンネル切り換えに要する時間よりも短い時間で伝送可能な伝送速度で、上記選択部が新たに選択するチャンネルの特性パラメータを受け取り、上記記憶部に設定する設定部とを備えていることを特徴としている。なお、チャンネル切り換えに要する時間は、デコード部が前のチャンネルの１ フレーム分のデジタル映像信号出力を完了してから、次のチャンネルの１フレーム分のデジタル映像信号出力を開始するまでの期間である。
【００７５】
上記構成では、チャンネル切り換え時において、選択部が新たなチャンネルを選択し、デコード部が当該チャンネルのアナログ映像信号をデジタル映像信号に変換する。その際、上記設定部は、外部端子を介した高速データ転送によって、選択部およびデコード部によるチャンネル切り換え時間よりも短い時間で、新たなチャンネルの特性パラメータを記憶部に格納し、微調整部が当該特性パラメータに応じて映像信号を調整する。これにより、チャンネル毎の特性パラメータに応じて映像信号が微調整されているにも拘らず、何ら支障なく、チャンネルを切り換えることができ、動的なチャンネル切り換えを実現できる。
【００７６】
また、上記ビデオデコード・システムでは、選択部を設けることによって、選択部や記憶部あるいは設定部など、他の部材に比べて、比較的回路規模の大きなデコード部が複数チャンネル間で共有されている。これらの結果、被写体場面の状況により明るさや色相を調整でき、より判り易い映像信号を出力できるにも拘らず、動的なチャンネル切り換え可能で、しかも、各チャンネル毎にデコード部を持つ場合よりも回路規模が小さなビデオデコード・システムを実現できる。
【００７７】
一方、上記各実施形態のいずれかに係るスペースコンバータは、上記課題を解決するために、複数チャンネルのアナログ映像信号の１つをデジタル映像信号に変換するビデオデコーダから、映像入力端子を介してデジタル映像信号を受け取り、当該デジタル映像信号を色空間変換するスペースコンバータにおいて、各チャンネル毎に設けられ、それぞれの特性パラメータを記憶する記憶部と、外部端子を介して、各チャンネルの特性パラメータを受け取り、上記記憶部に格納する設定部と、選択されたチャンネルに対応する特性パラメータを上記記憶部から読み出し、当該特性パラメータに基づいて、上記デジタル映像信号を微調整する微調整部とを備えていることを特徴としている。
【００７８】
上記構成では、スペースコンバータの映像入力端子へデジタル映像信号を供給するビデオデコーダとスペースコンバータとによって、上述のビデオデコード・システムが実現される。この結果、上記ビデオデコード・システムと同様、端子数を増加させることなく、高速にチャンネル切り換えできる。また、スペースコンバータとビデオデコーダとが分けられているので、ビデオデコーダに比べて設計が容易で設計の機会が多いスペースコンバータのみを設計するだけで、システムを構成できる。この結果、システムを設計する際の手間を削減できる。
【００７９】
一方、上記各実施形態のいずれかに係るスペースコンバータは、上記課題を解決するために、複数チャンネルのアナログ映像信号の１つをデジタル映像信号に変換するビデオデコーダから、映像入力端子を介してデジタル映像信号を受け取り、当該デジタル映像信号を色空間変換するスペースコンバータにおいて、外部端子を介して入力された特性パラメータを保持する記憶部と、当該記憶部が保持する特性パラメータに応じて、上記デジタル映像信号を微調整する微調整部と、上記外部端子を介して、上記ビデオデコーダがチャンネル切り換えに要する時間よりも短い時間で伝送可能な伝送速度で、上記ビデオデコーダが新たに選択するチャンネルの特性パラメータを受け取り、上記記憶部に設定する設定部とを備えていることを特徴としている。
【００８０】
上記構成によれば、上述のビデオデコード・システムと同様、設定部がビデオデコーダによるチャンネル切り換え時間よりも短い時間で、新たなチャンネルの特性パラメータを記憶部に格納し、微調整部が当該特性パラメータに応じて映像信号を調整する。これにより、チャンネル毎の特性パラメータに応じて、映像信号が微調整されているにも拘らず、 何ら支障なく、チャンネルを切り換えることができ、動的なチャンネル切り換えを実現できる。また、スペースコンバータに微調整部が設けられているので、チャンネル毎に映像信号が微調整されているにも拘らず、ビデオデコーダは、いずれのチャンネルでも同じ映像信号を出力すればよい。これらの結果、被写体場面の状況により明るさや色相を調整でき、より判り易い映像信号を出力できるにも拘らず、動的なチャンネル切り換え可能で、しかも、各チャンネル毎にデコード部を持つ場合よりも回路規模が小さなビデオデコード・システムを実現できる。
【００８１】
加えて、上述のスペースコンバータと同様、スペースコンバータとビデオデコーダとが分けられているので、ビデオデコーダに比べて設計が容易で設計の機会が多いスペースコンバータのみを設計するだけで、システムを構成できる。この結果、システムを設計する際の手間を削減できる。
【００８２】
さらに、上記各実施形態のいずれかに係るディスプレイコントローラ・チップは、上記課題を解決するために、複数チャンネルのアナログ映像信号の１つをデジタル映像信号に変換するビデオデコーダから、映像入力端子を介してデジタル映像信号を受け取り、当該デジタル映像信号を色空間変換するスペースコンバータと、外部端子からの指示に応じて、上記スペースコンバータの出力が印加される表示装置を制御するディスプレイコントローラとを有するディスプレイコントローラ・チップにおいて、上記外部端子を介して入力された特性パラメータを保持する記憶部を備え、上記スペースコンバータは、当該記憶部が保持する特性パラメータに応じて、上記デジタル映像信号を微調整することを特徴としている。
【００８３】
上記構成において、チャンネルを切り換える際、ディスプレイコントローラと共用される外部端子を介して特性パラメータが記憶部に格納され、微調整部は、当該特性パラメータに基づいてデジタル映像信号を微調整する。ここで、ディスプレイコントローラには、表示装置の表示を制御するために、高速なアクセスが不可欠であり、例えば、ＣＰＵのバスに直結可能に形成するなどして、外部端子のデータ転送速度も、１フィールド毎に特性パラメータを転送するには十分な程度に高く設定されている。したがって、チャンネル切り換え毎に外部端子を介して伝送したとしても、何ら支障なく、特性パラメータを設定できる。また、上記外部端子は、ディスプレイコントローラの制御と記憶部への設定との双方に共用されているので、チャンネル毎に特性パラメータを設定できるにも拘らず、端子数が増加しない。これらの結果、端子数を増加させることなく、高速にチャンネル切り換えできる。
【００８４】
【発明の効果】
本発明に係るビデオデコード・システムは、以上のように、外部端子からの指示に応じて、複数チャンネルのアナログ映像信号の１つを選択する選択部と、上記外部端子からの指示に応じて、アナログ映像信号の明るさ、コントラストおよび色相を調整可能な微調整回路が設けられていると共に、選択されたアナログ映像信号をデジタル映像信号に変換するデコード部とを有するビデオデコーダ、並びに、上記ビデオデコーダから出力されたデジタル映像信号を色空間変換するスペースコンバータを含むディスプレイ・コントローラを有するビデオデコード・システムにおいて、上記ディスプレイ・コントローラは、上記ビデオデコーダの上記外部端子に接続されたバスの伝送速度よりも伝送速度の速いバスを介して伝送された特性パラメータを保持・出力する記憶部を備え、上記微調整回路は、予め定められた値を特性パラメータとして使用する一方、上記スペースコンバータは、上記記憶部によって保持され、現在選択しているチャンネルの特性パラメータに基づいて、上記デジタル映像信号を微調整する構成である。
【００８５】
また、本発明に係るビデオデコード・システムは、上記構成に加えて、上記ビデオデコーダは、ビデオデコーダ・チップであり、上記ディスプレイ・コントローラは、ディスプ レイ・コントローラ・チップに設けられている構成である。
【００８６】
さらに、上記ディスプレイ・コントローラには、上記バスを介して、上記選択部およびデコード部がチャンネル切り換えに要する時間よりも短い時間で伝送可能な伝送速度で、上記選択部が新たに選択するチャンネルの特性パラメータを受け取り、上記記憶部に設定する設定部が設けられている構成である。
【００８７】
これらの構成では、チャンネル切り換え時に、外部端子を介して、特性パラメータを伝送することなしに、特性パラメータをチャンネル毎に切り換えることができる。この結果、チャンネル切り換え毎に外部端子を介して特性パラメータを伝送する場合に比べて、端子数の削減と高速なチャンネル切り換えとを両立できるという効果を奏する。
【００８８】
また、当該構成では、スペースコンバータがデジタル映像信号を微調整する。この場合、色空間変換時の変換式の一部を変更するだけで微調整できるので、新たに微調整用の回路を別に設ける場合に比べて、回路構成を簡略化できるという効果を奏する。
【図面の簡単な説明】
【図１】 本発明の一実施形態を示すものであり、表示システムの要部構成を示すブロック図である。
【図２】 上記表示システムにおいて、微調整データ用レジスタの構成例を示すブロック図である。
【図３】 上記表示システムにおいて、スペースコンバータの構成例を示すブロック図である。
【図４】 上記スペースコンバータにおいて、加算器の構成例を示す回路図である。
【図５】 本発明の他の実施形態を示すものであり、微調整データ用レジスタの他の構成例を示すブロック図である。
【図６】 本発明のさらに他の実施形態を示すものであり、表示システムの要部構成を示すブロック図である。
【図７】 本発明のまた別の実施形態を示すものであり、表示システムの要部構成を示すブロック図である。
【図８】 従来例を示すものであり、ビデオデコーダを有する表示システムの要部構成を示すブロック図である。
【図９】 上記表示システムにおいて、スペースコンバータの構成例を示すブロック図である。
【図１０】 他の従来例を示すものであり、チャンネル毎にビデオデコーダを有する表示システムの要部構成を示すブロック図である。
【符号の説明】
１ 表示システム（ビデオデコード・システム）
３ ビデオデコーダ・チップ（ビデオデコーダ）
４ 表示装置
５ ディスプレイ・コントローラ・チップ
１１ セレクタ（選択部）
１２ アンプ（デコード部）
１３ ＹＣ分離回路（デコード部）
１４ 微調整回路（デコード部；微調整部）
１５ ＡＤ変換器（デコード部）
１６ Ｉ2Ｃスレーブ・インターフェース（設定部）
１７ 高速バス・インターフェース（設定部）
２１ ディスプレイコントローラ回路（ディスプレイコントローラ）
３１ スペースコンバータ（微調整部）
３２ 微調整データ用レジスタ（記憶部）
３３ 微調整データ用レジスタ（記憶部；設定部）
Ｔ３ 端子（外部端子）
Ｔ１１ 端子（映像入力端子）
Ｔ１４ 端子（外部端子）[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a video decoding system for converting an analog video signal into a digital video.ToIn particular, a video decoding system that can switch channels at high speed without increasing the circuit scale and the number of terminals.ToIt is related.
[0002]
[Prior art]
  Conventionally, video decoders have been widely used to convert analog video signals such as NTSC signals and PAL signals into digital video signals. Some of these video decoders select and decode one of a plurality of inputs (channels), and are used when switching and displaying channels.
[0003]
  For example, in the display system 101 shown in FIG. 8, when the outputs of the plurality of video cameras 102o to 102r are input to the video decoder chip 103, the selector 111 selects one of them in the video decoder chip 103. Output. The output of the selector 111 is transmitted to the AD converter 115 via the amplifier 112, the YC separation circuit 113, and the fine adjustment circuit 114, and is converted into a digital signal. Thereby, the video decoder chip 103 can output a YUV signal as a digital video signal.
[0004]
  The YUV signal is input to the display controller chip 105, passes through the space converter 122, and then is output to the display device 104 together with a control signal output from the display controller circuit 121.
[0005]
  The space converter 122 is a circuit that converts a YUV signal into an RGB signal. As shown below,
    YY = 1.164 × (Y−16) (1)
    UU = (Cr−128) (2)
    VV = (Cb−128) (3)
    R = YY + 1.596 × UU (4)
    G = YY−0.813 × UU−0.391 × VV (5)
    B = YY + 2.018 × VV (6)
The RGB signal is generated by calculating. In the equations (1) to (6), Y, Cr, and Cb are values transmitted by the YUV signal, and indicate luminance, color difference (R−Y), and color difference (B−Y), respectively. ing. Further, for example, as shown in FIG. 9, the space converter 122 is realized by an adder and a multiplier that perform the calculations of the above formulas (1) to (6).
[0006]
  In the video decoder chip 103 configured as described above, an analog video signal is selected by the selector 111 and then input to a video decoding unit such as the amplifier 112 to the AD converter 115. Therefore, although a plurality of channels of analog video signals can be decoded, only one video decoding unit is required, and the circuit scale and power consumption can be reduced.
[0007]
[Problems to be solved by the invention]
  However, the video decoder chip 103 configured as described above has a problem that it is difficult to achieve both reduction in circuit scale and high-speed channel switching.
[0008]
  Specifically, since the video cameras 102 have different characteristics, it is necessary to adjust the brightness, contrast, hue, and the like for each channel in order to decode accurately. Therefore, in the display system 101, the CPU 106 determines that I is the channel switching timing.2Through the C bus 107, the selector 111 in the video decoder chip 103 is instructed to switch channels, and the fine adjustment circuit 114 is set with characteristic parameters corresponding to the channel.
[0009]
  However, I2Since the C bus 107 is 100 kHz serial transmission, the time required for transmission of the characteristic parameter takes more time than one field of the analog video signal. As a result, the channel cannot be switched dynamically, such as switching for each field.
[0010]
  On the other hand, as in the display system 101a shown in FIG. 10, video decoder chips 103o to 103r in which characteristic parameters for the respective channels are preset are provided for the respective channels o to r, and the selector 108 is a video decoder chip. In the configuration in which one of the outputs from 103o to 103r is selected, it is not necessary to set a characteristic parameter every time the channel is switched, so that the channel can be switched at high speed. However, in this configuration, the video decoder chips 103 are required by the number of channels, so that the circuit configuration becomes complicated and the manufacturing cost tends to increase.
[0011]
  The present invention has been made in view of the above problems, and an object of the present invention is to provide a video decoding system capable of switching channels at high speed without significantly increasing the circuit scale, and a space converter and a display controller chip. Is to realize.
[0012]
[Means for Solving the Problems]
  In order to solve the above problems, a video decoding system according to the present invention provides:In response to instructions from the external terminalA selection unit for selecting one of the analog video signals of a plurality of channels;In response to an instruction from the external terminal,A video decoder provided with a fine adjustment circuit capable of adjusting the brightness, contrast and hue of an analog video signal, and having a decoding unit for converting the selected analog video signal into a digital video signal, and the video decoder In a video decoding system having a display controller including a space converter that performs color space conversion on a digital video signal output from the display controller, the display controller includes:the aboveExternal terminalTransmission speed of the bus connected toA storage unit that holds and outputs a characteristic parameter transmitted via a bus having a higher transmission speed than the above, and the fine adjustment circuit uses a predetermined value as the characteristic parameter, while the space converter The digital video signal is finely adjusted based on the characteristic parameter of the currently selected channel held by the storage unit. The characteristic parameter is a parameter for adjusting the video signal such as hue, contrast, or brightness.
[0013]
  The video decoding system according to the present invention is characterized in that, in addition to the above configuration, the video decoder is a video decoder chip, and the display controller is provided in a display controller chip. Yes.
[0014]
  In addition to the above configuration, the video decoding system according to the present invention can transmit to the display controller in a time shorter than the time required for the selection unit and the decoding unit to switch channels via the bus. A setting unit is provided that receives a characteristic parameter of a channel newly selected by the selection unit at a high transmission rate and sets the characteristic parameter in the storage unit.
[0015]
  theseIn configurationIsWhen switching channelsVia external terminalThe characteristic parameters are transmittedCanTherefore, the communication speed via the external terminal may be lower than when the characteristic parameter is transmitted when the channel is switched. Therefore, for example, serial transmission with a small number of terminals may be performed, and the number of terminals can be reduced as compared with the case where external terminals capable of high-speed transmission are provided.
[0016]
  Also,For example, when a terminal for channel switching instruction or the like is already provided, the terminal can be used as the external terminal without any problem even if the data transmission speed of the terminal is not sufficient for transmission of characteristic parameters at the time of channel switching. Therefore, by using these terminals as external terminals as well, high-speed channel switching can be realized without increasing the number of terminals.
[0017]
  MoreOnIn the above configuration, the space converter finely adjusts the digital video signal. In this case, fine adjustment can be performed by simply changing a part of the conversion formula at the time of color space conversion, so that the circuit configuration can be simplified as compared with a case where a new fine adjustment circuit is separately provided.
[0018]
  In the case of a configuration in which a circuit (video decoder chip) for converting an analog video signal to a digital video signal, a space converter and a storage unit are provided in separate chips, a circuit for high-speed switching is included in the video decoder chip. Therefore, the video decoder chip can be shared between the case where switching is performed at high speed and the case where switching is not performed. As a result, the channel can be switched at high speed only by adding a space converter and a storage unit comprising digital circuits. Here, the video decoder chip includes an analog circuit, and when trying to output the hue, brightness, contrast and the like accurately, the design tends to be more complicated than the digital circuit. On the other hand, since the space converter is composed of a digital circuit, the design is relatively easy, and the color space is converted into a digital video signal that can be input by the display device. Therefore, it is possible to reduce the time and effort required when designing the entire system by providing both on separate chips.The
[0019]
DETAILED DESCRIPTION OF THE INVENTION
  [First Embodiment]
  An embodiment of the present invention will be described below with reference to FIGS. That is, the display system (video decoding system) 1 according to the present embodiment is preferably used as, for example, a monitoring control device, and as shown in FIG. 1, a plurality of video cameras 2. A video decoder chip (video decoder) 3 that selects one channel from among the analog video signals output from each video camera 2 and decodes the digital video signal, and a digital video signal output from the video decoder chip 3 , A display controller chip 5 for controlling the display device 4 and a CPU 6 for controlling the above-mentioned members. Thereby, for example, the display device 4 such as a CRT or a TFT liquid crystal display device can display an image taken by one of the video cameras 2 or an image instructed by the CPU 6.
[0020]
  The video decoder chip 3 according to this embodiment is integrated on one chip, and terminals T1o to T1r that receive inputs from the video cameras 2, a terminal T2 that outputs decoding results, and a display controller chip 5 I2C master circuit 22 (described later) and I2And a terminal T3 that communicates via a C bus (Phillips) 7. The number of pins of each terminal T1 to T3 is set according to the respective signal. For example, the analog video signal is a composite signal such as an NTSC signal or a PAL signal, so the number of pins of the terminals T1o to T1r is respectively It is set one by one. In this embodiment, since the digital video signal is a YUV signal, the number of pins of the output terminal T2 is set to be smaller than that of an RGB signal having the same number of gradations. As an example, when transmitting RGB signals, if each R component, G component, and B component are each 8 bits, the number of pins for data transmission will reach 24. In contrast, in this embodiment, the Y component, the Cr component, and the Cb component of the YUV signal are each represented by 8 bits. However, the Y component, the Cr component, the Y component, and the Cb component are time-divided in order. Since data is transmitted, eight pins for data transmission are set in the terminal T2. On the other hand, I2The C bus 7 is serially transferred at a frequency of 100 kHz via two signal lines so that it can be connected to a chip that cannot be installed with a large number of pins, such as a control chip, or a relatively low speed chip. It is stipulated in. Therefore, the number of pins of the terminal T3 is two.
[0021]
  The video decoder chip 3 includes a selector (selection unit) 11 that selects one of the input signals from the terminals T1o to T1r, an amplifier 12 that amplifies the output of the selector 11, and an output of the amplifier 12. YC separation circuit 13 that separates the color signal and the luminance signal, fine adjustment circuit 14 that can finely adjust the color signal and the luminance signal, and adjust the brightness, contrast, and hue, and the output of fine adjustment circuit 14 An AD converter 15 that converts the signal into a digital signal and outputs it to the terminal T2, and an I that is connected to the terminal T3 and controls the selector 11 and the fine adjustment circuit 14 according to an instruction from the outside.2C slave interface 16. Each member 12 to 15 corresponds to a decoding unit described in the claims.
[0022]
  As a result, the video decoder chip 3 has I of the terminals T1o to T1r.2The NTSC signal at the terminal designated via the C bus 7 can be decoded and output as a digital YUV signal. In the present embodiment, as will be described later, the space converter 22 in the display controller chip 5 performs fine adjustment for each channel. Accordingly, each parameter of the fine adjustment circuit 14 is fixed to a predetermined value.
[0023]
  On the other hand, the display device 4 according to the present embodiment is a device driven by RGB signals, and the display controller chip 5 includes a display controller circuit (display controller) 21 that controls the display device 4, and I2I controlling the C bus 72In addition to the C master circuit 22, a space converter (fine adjustment unit) 31 that converts a YUV signal into an RGB signal is provided. Further, the display controller chip 5 includes a terminal (video input terminal) T11 for inputting a YUV signal, and terminals T12, I for transmitting control signals of the display device 4.2And a terminal T13 connected to the C bus 7.
[0024]
  The display controller circuit 21 and I2The operation of the C master circuit 22 is controlled by setting a value from the CPU 6 to an internal register (not shown) via the bus 6 of the CPU 6. The display controller chip 5 includes the bus 8 of the CPU 6 and A terminal (external terminal) T14 to be connected is also provided. The data transfer frequency of the bus 8 is, for example, about 33 MHz.2The number is several hundred to several thousand times that of the C bus 7. The number of pins of these terminals T11 to T14 is also set in accordance with each signal.
[0025]
  Furthermore, in the present embodiment, the space converter 31 is configured to output RGB signals adjusted based on the characteristic parameters for each channel, and the display controller chip 5 is currently selected. There is provided a fine adjustment data register (storage unit; setting unit) 32 for holding and outputting the characteristic parameters of the channel.
[0026]
  For example, as shown in FIG. 2, the fine adjustment data register 32 is connected to the bus 8 of the CPU 6 via the terminal T14, and registers 41 to 44 for storing the characteristic parameters CONTADJ, BRITADJ, HUECRADJ, and HUECBADJ, respectively. It has. As a result, the CPU 6 outputs the value of the characteristic parameter CONTADJ (BRITADJ, HUECRADJ, HUECBADJ) to the address defined in the register 41 (42 to 44), so that each characteristic of each register 41 (42 to 44) is output. Parameters can be set. Each of the registers 41 to 44 can hold the set value and continue to output it to the space converter 31 until a new value is written. The connection terminal T14 with the CPU 6 is connected to the registers 41 to 44, the display controller circuit 21 and the I.2Since it is shared by the C master circuit 22, the number of pins of the display controller chip 5 has not increased even though the registers 41 to 44 are connected at high speed via the bus of the CPU 6.
[0027]
  On the other hand, as shown in the following formulas (7) to (12), the space converter 31 is
    YY ′ = 1.164 × (Y−16) × (1 + CONTADJ)
            + BRITADJ (7)
    UU '= (Cr-128) + HUECRADJ (8)
    VV ′ = (Cb−128) + HUECBADJ (9)
    R = YY ′ + 1.596 × UU ′ (10)
    G = YY′−0.813 × UU′−0.391 × VV ′ (11)
    B = YY ′ + 2.018 × VV ′ (12)
Instead of the values YY, UU, and VV in the conventional conversion equations (1) to (6), R, G, and B components are calculated based on the values YY ′, UU ′, and VV ′ after correction using the characteristic parameters. calculate.
[0028]
  For example, as shown in FIG. 3, the space converter 31 according to the present embodiment multiplies an adder 51 that adds a value “−16” to a signal Y and an output of the adder 51 by a value “1.164”. And a multiplier 52 for generating a signal YY. Further, an adder 53 that adds the value “−128” to the signal Cr to generate the signal UU and an adder 54 that adds the value “−128” to the signal Cb to generate the signal VV are provided. ing.
[0029]
  Further, in the present embodiment, the multiplier 61 that multiplies the signal YY by the signal CONTADJ, the adder 62 that adds the signal BRITADJ to the multiplication result to generate the signal YY ′, and the signal HUECRADJ is added to the signal UU. Then, an adder 63 that generates the signal UU ′ and an adder 64 that generates the signal VV ′ by adding the signal HUECBADJ to the signal VV are provided. As a result, signals YY ′, VV ′, and UU ′ after correction with each characteristic parameter can be generated. The correction signals CONTADJ, BRITADJ, HUECRADJ, and HUECBADJ are given from the registers 41 to 44, respectively.
[0030]
  The space converter 31 includes a multiplier 71 that multiplies the signal UU ′ by the value “1.596”, an adder 72 that generates the signal R by adding the YY ′ signal to the multiplication result, and a signal A multiplier 73 that multiplies UU ′ by the value “−0.813”, an adder 74 that adds the signal YY ′ to the multiplication result, and a multiplier 75 that multiplies the signal VV ′ by the value “−0.391”. The output of the adder 74 and the output of the multiplier 75 are added to output the signal G, the multiplier 77 for multiplying the signal VV ′ by the value “2.018”, and the multiplication result And an adder 78 for adding the signal YY ′ and outputting the signal B.
[0031]
  As a result, the space converter 31 can output the RGB signal corrected with each characteristic parameter to the display device 4. The signals Cr, Cb and Y and the characteristic parameters are digital values, and the adders and multipliers are realized by digital adders or digital multipliers. Each digital adder (62...) Performs a sealing process so that the output value does not exceed a predetermined range. When the output value exceeds the upper limit, the output value exceeds the upper limit. Outputs the lower limit value.
[0032]
  Specifically, as shown in FIG. 4, the input / output value is 8 bits, and the case of the adder 62 shown in FIG. 3 will be described as an example. The signal X1 (output signal of the multiplier 61) and the signal X2 (signal BRITADJ) are digitally added to output an 8-bit digital value Q. When an overflow occurs, a carry signal C can be output. The digital value Q is output via an AND gate 82 and an OR gate 83. On the other hand, the XNOR circuit 84 applies to the AND gate 82 the negation of the exclusive OR of the most significant bit (sign bit) of the signal X2 and the carry signal C as a gate signal. The gate signal of the OR gate 83 is created by the AND circuit 85 calculating the logical product of the carry signal C and the negation of the most significant bit by the NOT circuit 86.
[0033]
  Here, since the signal Y (YY, YY ′) indicating the brightness is a positive value, when expressed in 8 bits, the range that can be expressed is “0” to “255”. On the other hand, if the range of the signal BRITADJ is “−64” to “+63”, the addition result of both is in the range of “−64” to “318” and cannot be expressed in 8 bits. When the addition result is smaller than “0” or larger than “255”, for example, the range from “256” to “318” is “1” to “63” only by the digital value Q without the carry signal C. As in the range of, problems such as being not continuous with a value of “255” or less occur.
  However, in the above configuration, when the signal X2 is positive and overflow occurs, that is, when the addition result is larger than “255”, the OR gate 83 sets all the bits of the output regardless of the digital value Q. Set to 1 ”. Thus, when the addition result exceeds “255”, the output value YY ′ is fixed to the upper limit value (255). On the contrary, when the signal X2 is negative and no overflow occurs, that is, when the addition result is smaller than “0”, the AND gate 82 sets all the bits of the output regardless of the digital value Q. Set to 0 ”. Thereby, when the addition result is less than “0”, the output value YY ′ is fixed to the lower limit value “0”. Thus, each digital adder (62...) Performs a sealing process, and can maintain the calculation result in the range from the upper limit value to the lower limit value.
[0034]
  In the above configuration, the operation when switching channels will be described as follows. In other words, when the channel switching timing comes, the CPU 6 transfers the I in the bus 8 and the display controller chip 5.2C master circuit 22, I2It instructs the video decoder chip 3 to switch channels via the C bus 7. On the other hand, I in the video decoder chip 32The C slave interface 16 switches the selector 11 based on the instruction. As a result, the analog video signal of the channel selected by the selector 11 out of the outputs of each video camera 2 is input to the AD converter 15 via the amplifier 12, the YC separation circuit 13 and the fine adjustment circuit 14, A digital video signal of the channel is output from the video decoder chip 3.
[0035]
  At the time of channel switching, the CPU 6 writes the characteristic parameters CONTADJ, BRITADJ, HUECRADJ and HUECBADJ to the registers 41 to 44 of the fine adjustment data register 32 via the bus 8. Thus, the space converter 31 can convert the YUV signal output from the video decoder chip 3 into an RGB signal while adjusting the characteristic parameter according to the channel to be selected.
[0036]
  At each channel switching timing, the channel switching instruction to the video decoder chip 3 and the characteristic parameter writing to the fine adjustment data register 32 are repeated. As a result, the display system 1 sequentially switches each channel, and the brightness and hue are adjusted according to the condition of the subject scene, that is, the image corrected with the characteristic parameters of each channel, and a more easily understood image is displayed on the display device 4. it can.
[0037]
  Here, in this embodiment, the space converter 31 adjusts the image according to the characteristic parameter, and the fine adjustment circuit 14 uses the characteristic parameter with a fixed value. Therefore, unlike the conventional case, I2It is not necessary to transmit characteristic parameters via the C bus 7. As a result, I2Data transmitted via the C bus 7 can be reduced only to channel switching instructions. In this case, for example, even when the channel to be selected is designated, only the channel to be selected (for example, 2 bits for 4 channels) and the command for switching to the designated channel need be transmitted. Therefore, even when channel switching is frequently instructed, the video decoder chip 3 can switch channels without any trouble.
[0038]
  On the other hand, even if each characteristic parameter is a value of 8 bits, it is only about 32 bits in total.2The data is transmitted via a bus 8 that is several hundred times to several thousand times faster than the C bus 7. Therefore, the CPU 62The value of each register 41 to 44 can be set within the period when the channel switching instruction is transmitted via the C bus 7, and the display controller chip 5 outputs the YUV signal of the new channel from the video decoder chip 3. From this point, an RGB signal adjusted with the characteristic parameter corresponding to the channel can be output.
[0039]
  As a result, the display system 1 has an I / E every time the channel is switched although only one video decoding unit such as the amplifier 12 or the AD converter 15 is provided.2Channels can be switched at a higher speed than in the prior art in which characteristic parameters are transmitted via the C bus 7.
[0040]
  Further, in the above configuration, since the space converter 31 is finely adjusted, the video decoder chip 3 and the video decoder chip that does not require high-speed switching can be configured identically. Therefore, it is not necessary to redesign the video decoder chip 3 that tends to be complicated in design compared to a digital circuit if it is intended to output hue, brightness, contrast, etc. accurately, including analog circuits, and is relatively designed. Just design a digital circuit that is easy to do. As a result, it is possible to reduce time and labor when designing the display system 1.
[0041]
  In the above configuration, each time the channel is switched, the characteristic parameter is transmitted via a high-speed bus whose extension of the transmission path is limited, such as the bus 8 directly connected to the CPU 6. However, in the above configuration, since the space converter 31 is finely adjusted, it is not necessary to transmit the characteristic parameter to the video decoder chip 3. Therefore, even if the characteristic parameters are transmitted by a high-speed bus, the video decoder chip 3 can be arranged without being limited to the above limitation.
[0042]
  [Second Embodiment]
  In the first embodiment, the case where the characteristic parameter is set in the registers 41 to 44 every time the channel is switched has been described. In contrast, in the present embodiment, a configuration in which the characteristic parameters for each channel are stored in advance will be described.
[0043]
  Specifically, the display controller chip 5a according to the present embodiment includes a fine adjustment data register (storage unit; setting unit) 33 shown in FIG. 5 instead of the fine adjustment data register 32 shown in FIG. ing. In the fine adjustment data register 33, each of the registers 41 to 44 is provided in a number corresponding to the channel (in this case, four sets). For example, the registers 41o to 44o corresponding to the channel o Each characteristic parameter can be stored and output. In the following, for convenience of explanation, each set is referred to as a register set 32o to 32r, and is distinguished by adding a small letter corresponding to the channel.
[0044]
  Further, the fine adjustment data register 33 selects a select register 45 that outputs a signal SEL indicating a channel to be selected, and one of the outputs of the register groups 32o to 32r based on the signal SEL. And a selector 46 that outputs signals CONTADJ, BRITADJ, HUECRADJ, and HUECBADJ indicating characteristic parameters. The select register 45 is also connected to the CPU 6 via the terminal T14 and the bus 8. When the CPU 6 outputs a value indicating a channel to a predetermined address and sets a value in the select register 45, the value is set to the value. The corresponding signal SEL can be continuously output.
[0045]
  In the above configuration, prior to channel switching, the CPU 6 sets the characteristic parameters corresponding to the respective channels in the respective registers 41o to 44r of the respective register sets 32o to 32r. Thereafter, when the channel switching timing comes, the CPU 6 rewrites the value of the select register 45 in accordance with the channel to be selected. Thereby, the selector 46 outputs the output corresponding to the selected channel among the outputs of the register sets 32o to 32r as the characteristic parameter. For example, when channel q is selected, a value indicating channel q is stored in select register 45, and selector 46 outputs the output of register set 32q corresponding to channel q. As a result, the display controller chip 5a can output RGB signals adjusted with the characteristic parameters corresponding to the channel, as in the first embodiment.
[0046]
  In this configuration, when switching channels, unlike the first embodiment, the characteristic parameter is not transmitted to the display controller chip 5a, and only the switching instruction is transmitted. Therefore, even if the data transfer speed of the bus 8 is slow, the channel can be switched at high speed. In addition, since the amount of data is small, the occupation time of the CPU 6 and the bus 8 at the time of channel switching can be suppressed.
[0047]
  For example, in the first embodiment, when setting a value in each of the registers 41 to 44, if one clock is required, a total of four clocks are required. Note that, for example, when each of the registers 41 to 44 has a large bit width and cannot be set in one clock, the time required for setting increases more and more. However, in the second embodiment, at the time of channel switching, only the select register 45 needs to be set, and switching can be performed in one clock.
[0048]
  In the first and second embodiments, the case where the space converter 31 is provided in the display controller chip 5 has been described as an example. However, the present invention is not limited to this. The same effect can be obtained if it is provided in a chip having a high-speed bus.
[0049]
  However, the display controller chip 5 often has an I / O bus that is faster than the video decoder chip 3 in order to control the operation in real time by the CPU 6. Therefore, by sharing the I / O bus, a value can be set in the fine adjustment data register 32 (33) without providing a new pin. Furthermore, since the YUV signal requires fewer pins for transmission than the RGB signal, the display controller chip 5 that requires a reduction in the number of pins particularly outputs the RGB signal in accordance with the display device 4. Even so, a space converter is provided to convert the input YUV signal into an RGB signal. Further, the display controller chip 5 may be provided with a space converter to accept both RGB signal input and YUV signal input. Thus, since the display controller chip 5 is often provided with a space converter, the space converter 31 can be realized only by adding the members 61 to 64 shown in FIG. As a result, it is preferable that the finely adjustable space converter 31 is provided in the display controller chip 5.
[0050]
  [Third Embodiment]
  By the way, when the register sets 32o to 32r for storing the characteristic parameters for each channel are provided as in the second embodiment, only the switching instruction needs to be sent to the fine adjustment data register 33 at the time of channel switching. Therefore, the fine adjustment data register 33 is set to I2Even when connected via a low-speed bus such as the C bus 7, channels can be switched at high speed.
[0051]
  Specifically, unlike the second embodiment, in the display system 1b according to the present embodiment, as shown in FIG. 6, a fine adjustment data register 33 is provided in the video decoder chip 3b. Further, each of the register sets 32o to 32r and the select register 45 is replaced with I2Characteristic parameters and values of selected channels are input via the C slave interface 16. Further, the output of the selector 46 is input to the fine adjustment circuit 14, and the fine adjustment circuit 14 finely adjusts the output signal of the YC separation circuit 13 according to the characteristic parameter output from the fine adjustment data register 33. .
[0052]
  In this embodiment, the terminal T3 corresponds to the external terminal, the fine adjustment circuit 14 is the fine adjustment unit, and the I2Each C slave interface 16 corresponds to a setting unit. In the display controller chip 5b, the fine adjustment data register 33 is omitted, and a space converter 31b having no adjustment function is provided in place of the space converter 31. The space converter 31b omits the members 61 to 64 from the space converter 31 shown in FIG. 3, for example, and replaces the signals YY ′, UU ′ and VV ′ with the signals YY, UU and VV as members 71. This can be realized by inputting to 73, 75, 77.
[0053]
  In the above configuration, the CPU 6 prior to channel switching, the bus 8, I2C master circuit 22, I2C bus 7, I2A characteristic parameter for each channel is set to each register set 32o to 32r in the video decoder chip 3b via the C slave interface 16.
[0054]
  After the setting, when the channel switching timing comes, the CPU 6 sends the buses 8 to2Channel switching is instructed via the C bus 7, and I2The C slave interface 16 instructs the selected channel to the selector 11 and the select register 45 shown in FIG. As a result, the video decoder chip 3b can output the YUV signal adjusted with the characteristic parameter corresponding to the selected channel.
[0055]
  Here, as described above, I2The C bus 7 is low speed, and it takes time to set each characteristic parameter. However, in the present embodiment, like the second embodiment, the characteristic parameters of each channel are stored in each of the register sets 32o to 32r before the channel switching is repeated. Therefore, only by setting a value in the select register 45, the fine adjustment data register 33 can output a characteristic parameter of a new channel.
[0056]
  As described above, in this embodiment, the data transmitted to the video decoder chip 3b at the time of channel switching is suppressed only to the channel switching instruction.2Although only a low-speed bus such as the C bus 7 is provided, the channels can be switched at high speed as in the first and second embodiments.
[0057]
  In this embodiment, the video decoder chip 3b is configured to be able to switch channels at high speed, and the space converter 31 does not need to be finely adjusted. Therefore, for example, a configuration similar to that of FIG. 9, that is, a configuration in which the members 61 to 64 shown in FIG. 3 are deleted, the space converter 31 without fine adjustment is used, or the YUV signal is directly used without using the space converter 31 itself. It can also be used for a display system that controls the display device 4.
[0058]
  [Fourth Embodiment]
  By the way, in the third embodiment, a fine adjustment data register 33 is provided in the video decoder chip 3 so that the low speed I2The case where the channel can be switched at high speed in the C bus 7 has been described. However, if the video decoder chip 3 has a sufficient number of pins and a bus 8 or other high speed bus can be installed, the channel can be operated at high speed via the bus. Can be switched to.
[0059]
  Specifically, the display system 1c according to the present embodiment includes, for example, a fine adjustment data register 32 similar to that shown in FIG. 1, instead of the fine adjustment data register 33 shown in FIG. I have. I2A high-speed bus interface (setting unit) 17 for connecting to the bus 8 is provided in place of the C slave interface 16, and accordingly, the same as the terminal T14 of the display controller chip 5 instead of the terminal T3. Terminal (external terminal) T4 is provided. Also, from the display controller chip 5c, I2The C master circuit 22 is also omitted.
[0060]
  In the above configuration, at the channel switching timing, the CPU 6 instructs the selector 11 to switch the channel via the bus 8 and the high-speed bus interface 17, and sets a new channel characteristic parameter in the fine adjustment data register 32. Store. Further, the fine adjustment circuit 14 finely adjusts the output of the YC separation circuit 13 based on the characteristic parameter from the fine adjustment data register 32 and outputs the result to the AD converter 15. As a result, the display system 1c sequentially switches each channel, and the image corrected by the characteristic parameter of each channel, that is, the brightness and hue are adjusted according to the situation of the subject scene, and a more easily understood image is displayed on the display device 4. it can.
[0061]
  Here, when the channel is switched, even when switching every frame or every field, the decoding unit including the amplifier 12 to the AD converter 15 has to some extent before supplementing the synchronization of the analog video signal. Time is required. Even if the analog video signals of each channel are synchronized with each other, transmission of pixel data for one frame of the next channel is completed after transmission of pixel data for one frame of the previous channel is completed. For example, a period during which pixel data is not transmitted is provided, for example, a vertical blanking period. As an example, in the case of the NTSC signal, the vertical blanking period is set to 20H (horizontal period), that is, about 1.27 ms.
[0062]
  On the other hand, in the present embodiment, unlike the second and third embodiments, the characteristic parameter is transmitted every time the channel is switched. However, the characteristic parameter is the same as that in the first embodiment.2The data is transmitted via a bus 8 that is several hundred times to several thousand times faster than the C bus 7. Therefore, the high-speed bus interface 17 requires the time required for the decoding unit to switch channels, that is, the time from the end of decoding the pixel data of the previous channel to the start of decoding of the pixel data of the next channel. In addition, a characteristic parameter for the next channel can be stored in the fine adjustment data register 32. As a result, the video decoder chip 3c has characteristics corresponding to the channel from the time when the YUV signal of the new channel is output, even when the channel switching is very fast, such as every frame or every field. YUV signal adjusted with parameters can be output.
[0063]
  In the above description, the bus 8 of the CPU 6 is described as an example of a high-speed bus, but the present invention is not limited to this. The same effect can be obtained as long as the bus has such a speed that the characteristic parameter can be set in a period shorter than the time required for channel switching by the decoding unit. However, if the CPU 6 bus 8 or memory bus is used as the high-speed bus, a sufficiently high transmission speed can be secured, but the number of pins added to the video decoder chip 3c increases. On the other hand, for example, by developing a bus that transmits addresses and data in a time-sharing manner and developing a new bus with a small number of pins and sufficient speed for channel switching, the number of pins that can be installed is limited. It can also be installed in other video decoder chips.2A circuit for connecting to the bus, such as the C master circuit 22, needs to be prepared on the characteristic parameter sending side such as a CPU or a display controller chip.
[0064]
  Therefore, when the number of pins that can be installed in the video decoder chip is limited, as in the first to second embodiments, for example, the display controller chip 5 or the like is different from the video decoder chip 3. It is preferable to provide a high-speed bus in this chip, or to provide a fine adjustment data register 33 for storing characteristic parameters for each channel in the video decoder chip 3 as in the third embodiment.
[0065]
  As described above, the video decoding system according to any of the above embodiments is provided for each channel in the video decoding system that converts one of the analog video signals of a plurality of channels into a digital video signal. A storage unit that stores the characteristic parameters of the channel, a characteristic unit corresponding to the selected channel (selected channel), and a setting unit that receives the characteristic parameters of each channel via the external terminal and stores the characteristic parameters in the storage unit. And a fine adjustment unit that finely adjusts the analog video signal or the digital video signal based on the characteristic parameter. The characteristic parameter is a parameter for adjusting the video signal such as hue, contrast, or brightness.
[0066]
  In the above configuration, the setting unit receives the characteristic parameters of each channel via the external terminal and stores them in the storage unit prior to channel switching. On the other hand, at the time of channel switching, the fine adjustment unit reads out characteristic parameters corresponding to the selected channel from the storage unit and adjusts the video signal. This makes it possible to adjust the brightness and hue according to the situation of the subject scene, and to output more easily understandable video signals.
  In this configuration, since the fine adjustment unit finely adjusts the video signal based on the characteristic parameter stored in the storage unit, the characteristic parameter is transferred to the channel without transmitting the characteristic parameter via the external terminal when switching the channel. It can be switched every time. As a result, the channel switching speed can be improved and dynamic channel switching can be realized as compared with the case where the characteristic parameter is transmitted via the external terminal for each channel switching.
[0067]
  In addition, since the characteristic parameter is not transmitted when the channel is switched, the communication speed via the external terminal may be lower than when the characteristic parameter is transmitted when the channel is switched. Therefore, for example, serial transmission with a small number of terminals may be performed, and the number of terminals can be reduced as compared with the case where external terminals capable of high-speed transmission are provided.
[0068]
  For example, when a terminal for channel switching instruction is already provided, the terminal can be used as the external terminal without any problem even if the data transmission speed of the terminal is not sufficient for the characteristic parameter transmission at the time of channel switching. . Therefore, by using these terminals as external terminals as well, high-speed channel switching can be realized without increasing the number of terminals.
[0069]
  Furthermore, in the video decoding system according to any of the above embodiments, in the above configuration, the fine adjustment unit is a space converter that performs color space conversion of a digital video signal.
[0070]
  In the above configuration, the space converter finely adjusts the digital video signal. In this case, fine adjustment can be performed by simply changing a part of the conversion formula at the time of color space conversion, so that the circuit configuration can be simplified as compared with a case where a new fine adjustment circuit is separately provided.
[0071]
  In the case of a configuration in which a circuit (video decoder chip) for converting an analog video signal to a digital video signal, a space converter and a storage unit are provided in separate chips, a circuit for high-speed switching is included in the video decoder chip. Therefore, the video decoder chip can be shared between the case where switching is performed at high speed and the case where switching is not performed. As a result, the channel can be switched at high speed only by adding a space converter and a storage unit comprising digital circuits. Here, the video decoder chip includes an analog circuit, and when trying to output the hue, brightness, contrast and the like accurately, the design tends to be more complicated than the digital circuit. On the other hand, since the space converter is composed of a digital circuit, the design is relatively easy, and the color space is converted into a digital video signal that can be input by the display device. Therefore, by providing both on separate chips, it is possible to reduce time and labor when designing the entire system.
[0072]
  In the video decoding system according to any of the above embodiments, in the above configuration, the video decoding system is integrated on one chip (video decoder chip), and responds to an instruction from the external terminal. And a selection unit that selects one of the analog video signals of a plurality of channels, and a decoding unit that converts the selected analog video signal into a digital video signal.
[0073]
  In the above configuration, the selection unit is provided in the video decoder chip, and the external terminal is used for both characteristic parameter setting and channel selection. Therefore, the channel can be switched at high speed without increasing the number of terminals.
[0074]
  In addition, in order to solve the above problems, a video decoding system according to any of the above embodiments includes a selection unit that selects one of the analog video signals of a plurality of channels, and the selected analog video signal as a digital video. In a video decoding system having a decoding unit for converting to a signal, the digital video signal is finely divided in accordance with a storage unit that holds a characteristic parameter input via an external terminal and the characteristic parameter held by the storage unit. Through the fine adjustment unit to be adjusted and the external terminal, the selection unit and the decoding unit newly select the characteristic parameter of the channel selected by the selection unit at a transmission speed that can be transmitted in a time shorter than the time required for channel switching. And a setting unit for setting in the storage unit. Note that the time required for channel switching is 1 for the previous channel. This is a period from when the digital video signal output for the frame is completed to when the digital video signal output for one frame of the next channel is started.
[0075]
  In the above configuration, at the time of channel switching, the selection unit selects a new channel, and the decoding unit converts the analog video signal of the channel into a digital video signal. At this time, the setting unit stores the characteristic parameters of the new channel in the storage unit by a high-speed data transfer via the external terminal in a time shorter than the channel switching time by the selection unit and the decoding unit, and the fine adjustment unit The video signal is adjusted according to the characteristic parameter. Thereby, although the video signal is finely adjusted according to the characteristic parameter for each channel, the channel can be switched without any trouble, and dynamic channel switching can be realized.
[0076]
  Further, in the video decoding system, by providing a selection unit, a decoding unit having a relatively large circuit scale compared to other members such as a selection unit, a storage unit, or a setting unit is shared among a plurality of channels. . As a result, the brightness and hue can be adjusted according to the situation of the subject scene, and although it is possible to output a more understandable video signal, it is possible to dynamically switch channels and moreover than when each channel has a decoding unit. A video decoding system with a small circuit scale can be realized.
[0077]
  On the other hand, in order to solve the above-described problem, the space converter according to any of the above embodiments includes a digital decoder that converts one of a plurality of analog video signals into a digital video signal via a video input terminal. In a space converter that receives a video signal and performs color space conversion on the digital video signal, a storage unit that is provided for each channel and stores each characteristic parameter and an external terminal receives the characteristic parameter of each channel, A setting unit stored in the storage unit, and a fine adjustment unit that reads out a characteristic parameter corresponding to the selected channel from the storage unit and finely adjusts the digital video signal based on the characteristic parameter. It is characterized by.
[0078]
  In the above configuration, the above-described video decoding system is realized by the video decoder that supplies the digital video signal to the video input terminal of the space converter and the space converter. As a result, similar to the video decoding system, the channel can be switched at high speed without increasing the number of terminals. Further, since the space converter and the video decoder are separated, the system can be configured only by designing only the space converter that is easier to design and has more design opportunities than the video decoder. As a result, it is possible to reduce time and labor when designing the system.
[0079]
  On the other hand, in order to solve the above-described problem, the space converter according to any of the above embodiments includes a digital decoder that converts one of a plurality of analog video signals into a digital video signal via a video input terminal. In a space converter that receives a video signal and performs color space conversion on the digital video signal, a storage unit that holds a characteristic parameter input via an external terminal, and the digital video according to the characteristic parameter held by the storage unit A characteristic parameter of a channel newly selected by the video decoder at a transmission rate that allows transmission through a fine adjustment unit that finely adjusts the signal and a time shorter than the time required for the video decoder to switch channels through the external terminal. And a setting unit for setting in the storage unit. There.
[0080]
  According to the above configuration, as in the video decoding system described above, the setting unit stores the characteristic parameters of the new channel in the storage unit in a time shorter than the channel switching time by the video decoder, and the fine adjustment unit stores the characteristic parameters. Adjust the video signal accordingly. This allows the video signal to be fine-tuned according to the characteristic parameters for each channel, Channels can be switched without any trouble, and dynamic channel switching can be realized. In addition, since the space converter is provided with the fine adjustment unit, the video decoder may output the same video signal in any channel even though the video signal is finely adjusted for each channel. As a result, the brightness and hue can be adjusted according to the situation of the subject scene, and although it is possible to output a more understandable video signal, it is possible to dynamically switch channels and moreover than when each channel has a decoding unit. A video decoding system with a small circuit scale can be realized.
[0081]
  In addition, since the space converter and the video decoder are separated from each other as in the above-described space converter, the system can be configured only by designing a space converter that is easier to design and has more design opportunities than the video decoder. . As a result, it is possible to reduce time and labor when designing the system.
[0082]
  Furthermore, in order to solve the above-described problem, the display controller chip according to any of the above embodiments includes a video decoder that converts one of the analog video signals of a plurality of channels into a digital video signal via a video input terminal. Display controller that receives a digital video signal and performs color space conversion on the digital video signal, and a display controller that controls a display device to which the output of the space converter is applied according to an instruction from an external terminal The chip includes a storage unit that holds a characteristic parameter input via the external terminal, and the space converter finely adjusts the digital video signal according to the characteristic parameter held by the storage unit. It is a feature.
[0083]
  In the above configuration, when the channel is switched, the characteristic parameter is stored in the storage unit via the external terminal shared with the display controller, and the fine adjustment unit finely adjusts the digital video signal based on the characteristic parameter. Here, high-speed access is indispensable for the display controller in order to control display on the display device. For example, the display controller is formed so that it can be directly connected to the CPU bus, and the data transfer rate of the external terminal is 1 It is set high enough to transfer the characteristic parameter for each field. Therefore, even if transmission is performed via the external terminal every time the channel is switched, the characteristic parameters can be set without any trouble. Further, since the external terminals are shared by both the control of the display controller and the setting to the storage unit, the number of terminals does not increase even though the characteristic parameter can be set for each channel. As a result, channels can be switched at high speed without increasing the number of terminals.
[0084]
【The invention's effect】
  The video decoding system according to the present invention is as described above.In response to instructions from the external terminalA selection unit for selecting one of the analog video signals of a plurality of channels;In response to an instruction from the external terminal,A video decoder provided with a fine adjustment circuit capable of adjusting the brightness, contrast and hue of an analog video signal, and having a decoding unit for converting the selected analog video signal into a digital video signal, and the video decoder In a video decoding system having a display controller including a space converter that performs color space conversion on a digital video signal output from the display controller, the display controller includes:the aboveExternal terminalTransmission speed of the bus connected toA storage unit that holds and outputs a characteristic parameter transmitted via a bus having a higher transmission speed than the above, and the fine adjustment circuit uses a predetermined value as the characteristic parameter, while the space converter The digital video signal is finely adjusted based on the characteristic parameter of the currently selected channel held by the storage unit.
[0085]
  In the video decoding system according to the present invention, in addition to the above configuration, the video decoder is a video decoder chip, and the display controller is a display This is a configuration provided in the ray controller chip.
[0086]
  In addition, the display controller has characteristics of a channel newly selected by the selection unit through the bus at a transmission rate at which the selection unit and the decoding unit can transmit in a time shorter than the time required for channel switching. A setting unit that receives parameters and sets them in the storage unit is provided.
[0087]
  theseIn configurationTheAt the time of channel switching, the characteristic parameter can be switched for each channel without transmitting the characteristic parameter via the external terminal. As a result, it is possible to achieve both reduction in the number of terminals and high-speed channel switching as compared with the case where the characteristic parameter is transmitted via the external terminal for each channel switching.
[0088]
  Also,In this configuration, the space converter finely adjusts the digital video signal. In this case, since fine adjustment can be performed by simply changing a part of the conversion formula at the time of color space conversion, the circuit configuration can be simplified compared to a case where a new fine adjustment circuit is separately provided.The
[Brief description of the drawings]
FIG. 1, showing an embodiment of the present invention, is a block diagram showing a main configuration of a display system.
FIG. 2 is a block diagram illustrating a configuration example of a fine adjustment data register in the display system.
FIG. 3 is a block diagram illustrating a configuration example of a space converter in the display system.
FIG. 4 is a circuit diagram showing a configuration example of an adder in the space converter.
FIG. 5, showing another embodiment of the present invention, is a block diagram illustrating another configuration example of a fine adjustment data register.
FIG. 6, showing still another embodiment of the present invention, is a block diagram showing a main configuration of a display system.
FIG. 7, showing still another embodiment of the present invention, is a block diagram showing a main configuration of a display system.
FIG. 8 shows a conventional example and is a block diagram showing a main configuration of a display system having a video decoder.
FIG. 9 is a block diagram illustrating a configuration example of a space converter in the display system.
FIG. 10, showing another conventional example, is a block diagram showing a main configuration of a display system having a video decoder for each channel.
[Explanation of symbols]
  1 Display system (video decoding system)
  3 Video decoder chip (video decoder)
  4 display devices
  5 Display controller chip
11 Selector (selection unit)
12 Amplifier (decoding part)
13 YC separation circuit (decoding part)
14 Fine adjustment circuit (decode part; fine adjustment part)
15 AD converter (decoding part)
16 I2C slave interface (setting unit)
17 High-speed bus interface (setting part)
21 Display controller circuit (display controller)
31 Space Converter (Fine Adjustment)
32 Fine adjustment data register (storage)
33 Fine adjustment data register (storage unit; setting unit)
T3 terminal (external terminal)
T11 terminal (video input terminal)
T14 terminal (external terminal)

Claims (3)

外部端子からの指示に応じて、複数チャンネルのアナログ映像信号の１つを選択する選択部と、上記外部端子からの指示に応じて、アナログ映像信号の明るさ、コントラストおよび色相を調整可能な微調整回路が設けられていると共に、選択されたアナログ映像信号をデジタル映像信号に変換するデコード部とを有するビデオデコーダ、並びに、
上記ビデオデコーダから出力されたデジタル映像信号を色空間変換するスペースコンバータを含むディスプレイ・コントローラを有するビデオデコード・システムにおいて、
上記ディスプレイ・コントローラは、上記ビデオデコーダの上記外部端子に接続されたバスの伝送速度よりも伝送速度の速いバスを介して伝送された特性パラメータを保持・出力する記憶部を備え、
上記微調整回路は、予め定められた値を特性パラメータとして使用する一方、上記スペースコンバータは、上記記憶部によって保持され、現在選択しているチャンネルの特性パラメータに基づいて、上記デジタル映像信号を微調整することを特徴とするビデオデコード・システム。A selection unit that selects one of the analog video signals of a plurality of channels according to an instruction from the external terminal , and a fine unit that can adjust the brightness, contrast, and hue of the analog video signal according to the instruction from the external terminal. A video decoder provided with an adjustment circuit and having a decoding unit for converting the selected analog video signal into a digital video signal; and
In a video decoding system having a display controller including a space converter that performs color space conversion on a digital video signal output from the video decoder,
The display controller includes a storage unit for holding and outputting a characteristic parameter transmitted through the fast bus transmission speed than the transmission rate of the bus connected to the external terminals of the video decoder,
The fine adjustment circuit uses a predetermined value as a characteristic parameter, while the space converter holds the digital video signal based on the characteristic parameter of the currently selected channel held by the storage unit. A video decoding system characterized by adjusting. 上記ビデオデコーダは、ビデオデコーダ・チップであり、
上記ディスプレイ・コントローラは、ディスプレイ・コントローラ・チップに設けられていることを特徴とする請求項１記載のビデオデコード・システム。The video decoder is a video decoder chip;
2. The video decoding system according to claim 1, wherein the display controller is provided in a display controller chip. 上記ディスプレイ・コントローラには、上記バスを介して、上記選択部およびデコード部がチャンネル切り換えに要する時間よりも短い時間で伝送可能な伝送速度で、上記選択部が新たに選択するチャンネルの特性パラメータを受け取り、上記記憶部に設定する設定部が設けられていることを特徴とする請求項１または２記載のビデオデコード・システム。  The display controller receives the characteristic parameter of the channel newly selected by the selection unit through the bus at a transmission rate that allows transmission in a time shorter than the time required for the selection unit and the decoding unit to switch channels. 3. The video decoding system according to claim 1, further comprising a setting unit that receives and sets the setting in the storage unit.
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