JP3671721B2

JP3671721B2 - Image display device

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Publication number: JP3671721B2
Application number: JP05677599A
Authority: JP
Inventors: 勝河野
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-03-04
Filing date: 1999-03-04
Publication date: 2005-07-13
Anticipated expiration: 2019-03-04
Also published as: JP2000253335A

Description

【０００１】
【発明の属する技術分野】
この発明は、画像表示装置に関する。
【０００２】
【従来の技術】
画像表示装置は、画像を表示するための画像表示部を備える。パーソナルコンピュータやビデオレコーダから画像表示装置に入力される原画像信号は、通常、画像表示部の仕様に適した信号となっていない。このため、画像表示装置には、通常、入力された原画像信号を画像表示部に適した画像信号に調整するための調整部が備えられている。この調整部では、入力される原画像信号によって表される画像の解像度（有効画素数）や、入力される原画像信号の同期期間などの調整が行われる。
【０００３】
図１は、画像表示部に入力される画像信号と、その画像信号に同期する水平同期信号を示す説明図である。図１（Ａ）には、水平同期信号ＨＳＹＮＣの１水平同期期間１Ｈが示されている。図１（Ｂ）には、図１（Ａ）に示す水平同期信号ＨＳＹＮＣの１水平同期期間１Ｈに対応する期間の画像信号ＶＳが示されている。図１（Ｂ）に示すように、画像信号ＶＳの１水平同期期間１Ｈは、有効画素データが存在する表示期間ＤＰと、有効画素データが存在しない水平ブランキング期間ＢＰとによって構成されている。
【０００４】
ところで、水平ブランキング期間ＢＰにおいては、画像表示部において所定の処理が実行される場合がある。例えば、液晶パネル（アクティブマトリクス駆動方式）では、通常、入力される画像信号の水平ブランキング期間ＢＰ内に、画像のコントラストを良好に保つための「プリチャージ」と呼ばれる処理が行われる。このプリチャージに要する時間は、液晶パネルによって異なるが、５μsec 程度必要なものもある。
【０００５】
【発明が解決しようとする課題】
しかし、近年の画像の高解像度化に伴い、画像信号に含まれる有効画素数が増加し、表示期間ＤＰが大きくなる傾向がある。換言すれば、画像の高解像度化により、１水平同期期間内の水平ブランキング期間ＢＰが小さくなる傾向がある。このため、既存のスキャンコンバータなどの調整部を用いる場合、調整部と液晶パネルとの組み合わせによっては、プリチャージ処理のための水平ブランキング期間ＢＰを確保することが困難となる場合がある。
【０００６】
この発明は、従来技術における上述の課題を解決するためになされたものであり、画像信号のブランキング期間を画像表示部に適した長さに調整するための技術を提供することを目的とする。
【０００７】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の装置は、画像表示装置であって、
入力される調整前画像信号を調整して、調整済み画像信号を出力するための第１の画像信号調整部と、
前記調整済み画像信号に基づいて画像を表示するための画像表示部と、
を備え、
前記第１の画像信号調整部は、
前記調整前画像信号の水平ブランキング期間が、所定の期間より小さい場合に、前記調整前画像信号をサンプリングするドットクロック信号の周波数を大きくすることにより、前記調整前画像信号の水平同期期間と水平有効画素数とを維持したまま、前記調整前画像信号の前記水平ブランキング期間を前記所定の期間以上となるように調整することを特徴とする。
【０００８】
本発明の装置を用いれば、調整前画像信号の水平ブランキング期間が画像表示部に適していない場合にも、調整前画像表示信号を調整することにより、画像表示部に適した水平ブランキング期間を確保することができる。
【０００９】
上記の装置において、
前記第１の画像信号調整部は、
前記調整前画像信号の前記水平ブランキング期間が、前記所定の期間以上である場合には、前記水平ブランキング期間の調整を行わなずに、前記調整前画像信号を前記調整済み画像信号として出力することが好ましい。
【００１０】
このようにすれば、第１の画像信号調整部に入力される調整前画像信号が、画像表示部に適した水平ブランキング期間を有している場合には、調整前画像信号の調整を行わずに済むという利点がある。
【００１１】
上記の装置において、さらに、
入力される原画像信号を調整して、前記第１の画像信号調整部に入力するための前記調整前画像信号を出力する第２の画像信号調整部を備え、
前記第２の画像信号調整部は、
前記原画像信号の水平同期期間と水平有効画素数とを調整して前記調整前画像信号を出力するようにしてもよい。
【００１２】
このような第２の画像信号調整部を備えれば、第１の画像信号調整部において調整可能な調整前画像信号を準備することができる。
【００１３】
【発明の他の態様】
この発明は、以下のような態様も含んでいる。第１の態様は、画像表示部に画像を表示する方法であって、
（ａ）入力される調整前画像信号を調整して、調整済み画像信号を出力する工程と、
（ｂ）前記調整済み画像信号に基づいて前記画像表示部に画像を表示する工程と、
を備え、
前記工程（ａ）は、
前記調整前画像信号の水平ブランキング期間が、所定の期間より小さい場合に、前記調整前画像信号をサンプリングするドットクロック信号の周波数を大きくすることにより、前記調整前画像信号の水平同期期間と水平有効画素数とを維持したまま、前記調整前画像信号の前記水平ブランキング期間を前記所定の期間以上となるように調整することを特徴とする画像表示方法である。
【００１４】
この方法も用いる場合にも、上記の装置と同様の作用・効果を有し、調整前画像信号を、画像表示部に適した水平ブランキング期間を有するように調整することができる。
【００１５】
【発明の実施の形態】
Ａ．画像表示装置の全体構成：
次に、本発明の実施の形態を実施例に基づき説明する。図２は、本発明の実施例としての画像表示装置の電気的構成を示す説明図である。この装置は、ＣＰＵ１００と、ビデオデコーダ１１０と、同期分離回路１２０と、ＡＤ変換部１２２と、ビデオプロセッサ１３０と、フレームメモリ１４０と、ブランキング期間調整回路１５０と、液晶パネル駆動回路２００と、液晶パネル２１０とを備えている。ＣＰＵ１００とビデオプロセッサ１３０とブランキング期間調整回路１５０とは、バス１００ａを介して接続されている。なお、ブランキング期間調整回路１５０が本発明における第１の画像信号調整部に相当し、ビデオプロセッサ１３０とフレームメモリ１４０とが本発明における第２の画像信号調整部に相当する。また、液晶パネル駆動回路２００と液晶パネル２１０とが本発明の画像表示部に相当する。
【００１６】
ビデオデコーダ１１０には、ビデオレコーダやテレビなどから出力されたアナログ画像信号ＡＶ１が入力される。アナログ画像信号ＡＶ１は、輝度信号と色信号と同期信号とが重畳された信号である。ビデオデコーダ１１０は、入力されたアナログ画像信号ＡＶ１から、Ｒ，Ｇ，Ｂの３色のデジタル色信号で構成されるデジタル画像信号ＤＶ１を生成して出力するとともに、垂直および水平同期信号Ｖ／ＨＳＹＮＣ１を分離して出力する。出力されたデジタル画像信号ＤＶ１と同期信号Ｖ／ＨＳＹＮＣ１とは、ビデオプロセッサ１３０に入力される。
【００１７】
一方、同期分離回路１２０には、パーソナルコンピュータから出力されたアナログ画像信号ＡＶ２が入力される。アナログ画像信号ＡＶ２は、アナログ色信号と同期信号とを含んでいる。同期分離回路１２０は、アナログ画像信号ＡＶ２から垂直および水平同期信号Ｖ／ＨＳＹＮＣ２と、３色の色信号で構成されるアナログ色信号ＡＶ２’とを分離して出力する。分離された同期信号Ｖ／ＨＳＹＮＣ２はビデオプロセッサ１３０に入力され、アナログ色信号ＡＶ２’はＡＤ変換部１２２に入力される。
【００１８】
ＡＤ変換部１２２は、３つのＡＤ変換器を含んでいる。ＡＤ変換部１２２は、アナログ色信号ＡＶ２’に含まれる３色の色信号のそれぞれを順次ＡＤ変換して、３色のデジタル色信号で構成されるデジタル画像信号ＤＶ２を出力する。デジタル画像信号ＤＶ２は、ビデオプロセッサ１３０に入力される。なお、ＡＤ変換部１２２におけるアナログ色信号ＡＶ２’のＡＤ変換は、ビデオプロセッサ１３０から出力されるドットクロック信号ＤＣＬＫ２（後述する）に従って実行される。
【００１９】
ビデオプロセッサ１３０は、画像データＤＴをフレームメモリ１４０に書き込んだり、フレームメモリ１４０から画像データＤＴ’を読み出したりするための回路である。ビデオプロセッサ１３０は、その内部において、入力された２つのデジタル画像信号ＤＶ１，ＤＶ２のうちのいずれか一方を選択し、また、入力された２つの同期信号Ｖ／ＨＳＹＮＣ１，Ｖ／ＨＳＹＮＣ２のうちのいずれか一方を選択する。選択されたデジタル画像信号の画像データＤＴは、フレームメモリ１４０に書き込まれる。また、書き込まれた画像データＤＴは、フレームメモリ１４０から画像データＤＴ’として読み出される際に調整され、デジタル画像信号ＤＶｂとしてビデオプロセッサ１３０から出力される。この調整は、デジタル画像信号ＤＶｂが液晶パネル２１０に適した同期期間および有効画素数を有するようにするために行われる。ただし、本実施例において、ビデオプロセッサ１３０から出力されるデジタル画像信号ＤＶｂは、液晶パネル２１０に適した水平ブランキング期間を有していない。このため、デジタル画像信号ＤＶｂは、ブランキング期間調整回路１５０において、さらに調整される。また、ビデオプロセッサ１３０は、デジタル画像信号ＤＶｂとともに、デジタル画像信号ＤＶｂの各画素データをサンプリングするのに適したドットクロック信号ＤＣＬＫｂと、同期信号Ｖ／ＨＳＹＮＣｂとを出力する。なお、ビデオプロセッサ１３０の内部構成および動作については、後述する。
【００２０】
ブランキング期間調整回路１５０（図２）は、ビデオプロセッサ１３０から入力されたデジタル画像信号ＤＶｂの水平ブランキング期間を液晶パネル２１０に適するように調整して、調整済みのデジタル画像信号ＤＶｃを出力する機能を有している。本実施例の液晶パネル２１０に適した水平ブランキング期間は、約５．０μｓ以上であるため、約５．０μｓ以上の水平ブランキング期間を有するように調整される。本実施例においては、ブランキング期間調整回路１５０は、デジタル画像信号ＤＶｂの１水平同期期間を維持したまま、水平ブランキング期間を調整する。また、ブランキング期間調整回路１５０は、デジタル画像信号ＤＶｃとともに、デジタル画像信号ＤＶｃの各画素データをサンプリングするのに適したドットクロック信号ＤＣＬＫｃと、同期信号Ｖ／ＨＳＹＮＣｃとを出力する。
ブランキング期間調整回路１５０の内部構成および動作については、さらに後述する。
【００２１】
ブランキング期間調整回路１５０から出力されたデジタル画像信号ＤＶｃとドットクロック信号ＤＣＬＫｃと同期信号Ｖ／ＨＳＹＮＣｃとは、液晶パネル駆動回路２００に入力される。液晶パネル駆動回路２００は、液晶パネル２１０を駆動するための回路である。液晶パネル駆動回路２００は、液晶パネル２１０の各駆動素子を駆動するための画素データに応じた電圧信号や、液晶パネル２１０のプリチャージ処理に必要なプリチャージ信号などを含む駆動信号ＤＳを出力する。
【００２２】
液晶パネル２１０は、駆動信号ＤＳに基づいて、各駆動素子を駆動し、表示画面上に画像を表示させる。このとき、液晶パネル２１０は、ブランキング期間調整回路１５０において得られた約５．０μｓ以上の水平ブランキング期間内にプリチャージ処理を行う。
【００２３】
Ｂ．画像表示装置における処理の概要：
図３は、３種類のデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃとその水平同期信号ＨＳＹＮＣａ，ＨＳＹＮＣｂ，ＨＳＹＮＣｃとの関係を示す説明図である。また、図４は、図３に示す３種類のデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃの水平同期期間や水平ブランキング期間などの値を示す説明図である。
【００２４】
図３（Ａ−１），（Ａ−２）は、図２のビデオプロセッサ１３０に入力される水平同期信号ＨＳＹＮＣａとデジタル画像信号ＤＶａとを示している。図３（Ｂ−１），（Ｂ−２）は、図２のビデオプロセッサ１３０から出力される水平同期信号ＨＳＹＮＣｂとデジタル画像信号ＤＶｂとを示している。図３（Ｃ−１），（Ｃ−２）は、図２のブランキング期間調整回路１５０から出力される水平同期信号ＨＳＹＮＣｃとデジタル画像信号ＤＶｃとを示している。なお、図３（Ａ−２），（Ｂ−２），（Ｃ−２）に示すデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃは、それぞれ図３（Ａ−１），（Ｂ−１），（Ｃ−１）に示す水平同期信号ＨＳＹＮＣａ，ＨＳＹＮＣｂ，ＨＳＹＮＣｃと同期する信号である。
【００２５】
図３，図４に示すように、本実施例の３種類のデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃは、同じ垂直同期期間（１６．６７ｍｓ）と水平同期期間（１５．６３μｓ）を有している。しかし、各デジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃの各画素データをサンプリングするためのドットクロック信号ＤＣＬＫａ，ＤＣＬＫｂ，ＤＣＬＫｃは、それぞれ「１０８．０ＭＨｚ」，「１１３．５ＭＨｚ」，「１２９．８ＭＨｚ」と異なっている。したがって、各デジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃに含まれる水平ドット数（１水平期間内に含まれるドット数）も、それぞれ異なる。
【００２６】
ここで、ビデオプロセッサ１３０に入力されるデジタル画像信号ＤＶａ（図３（Ａ−１），（Ａ−２），図４）は、その１水平同期期間１Ｈａ内に１６８８個（＝１５．６３（μｓ）×１０８．０（ＭＨｚ））のドットを含んでいるものと仮定している。デジタル画像信号ＤＶａの１水平同期期間１Ｈａ内の有効画素数は１２８０ドットであるため、水平ブランキング期間ＢＰａ内には４０８個（＝１６８８−１２８０）のブランクドットが含まれる。したがって、水平ブランキング期間ＢＰａは、約３．７８μｓ（＝４０８／１０８．０（ＭＨｚ））となっている。
【００２７】
なお、後述するように、ビデオプロセッサ１３０は、入力されるデジタル画像信号ＤＶａの解像度（１水平同期期間内の有効画素数×１垂直同期期間内の有効ライン数）を液晶パネル２１０に適した値に調整して、調整されたデジタル画像信号ＤＶｂを出力する機能を有している。したがって、入力されるデジタル画像信号の解像度としては、ＶＧＡ，ＸＧＡ，ＳＶＧＡなどの種々の規格の値を取り得る。
【００２８】
ビデオプロセッサ１３０において調整されたデジタル画像信号ＤＶｂ（図３（Ｂ−１），（Ｂ−２），図４）は、その１水平同期期間１Ｈｂ内に１７７４個（＝１５．６３（μｓ）×１１３．５（ＭＨｚ））のドットを含んでいる。また、デジタル画像信号ＤＶｂの１水平同期期間１Ｈｂ内の有効画素数は１３６６ドットに調整されている。この有効画素数の調整は、液晶パネル２１０（図２）に適するように行われる。すなわち、本実施例において用いられる液晶パネル２１０では、表示可能な水平方向の画素数と垂直方向のライン数との比が「４：３」であるため、この比となるように有効画素数が調整されている。図４に示すように、デジタル画像信号ＤＶａの解像度が１２８０画素×１０２４ラインである場合には、１３６６画素×１０２４ラインとなるように調整される。本実施例のビデオプロセッサ１３０（図２）は、有効画素数を調整する際に、ブランクドット数を維持するように調整を行う。従って、水平ブランキング期間ＢＰｂ内には入力されたデジタル画像信号ＤＶａのブランクドット数と同じ４０８個のブランクドットが含まれている。ただし、出力されるデジタル画像信号ＤＶｂのドットクロック信号ＤＣＬＫｂの周波数（１１３．５ＭＨｚ）が入力されたデジタル画像信号ＤＶａのドットクロック信号ＤＣＬＫａの周波数（１０８．０ＭＨｚ）より大きいため、デジタル画像信号ＤＶｂの水平ブランキング期間ＢＰｂは、デジタル画像信号ＤＶａの水平ブランキング期間ＢＰａより小さく、約３．５９μｓ（＝４０８／１１３．５（ＭＨｚ））となっている。
【００２９】
ブランキング期間調整回路１５０において調整されたデジタル画像信号ＤＶｃ（図３（Ｃ−１），（Ｃ−２），図４）は、その１水平同期期間１Ｈｃ内に２０２８個（＝１５．６３（μｓ）×１２９．８（ＭＨｚ））のドットを含んでいる。このとき、デジタル画像信号ＤＶｃの１水平同期期間１Ｈｃ内の有効画素数は１３６６ドットのまま維持される。したがって、水平ブランキング期間ＢＰｃ内には６６２ドット（＝２０２８−１３６６）含まれることになる。このとき、水平ブランキング期間ＢＰｃは、約５．１０μｓ（＝６６２／１２９．８（ＭＨｚ））となり、液晶パネル２１０に適した水平ブランキング期間（約５．０μｓ以上）に調整（拡大）されている。この水平ブランキング期間の拡大は、デジタル画像信号ＤＶｃに含まれる各画素データをサンプリングするためのドットクロック信号ＤＣＬＫｃの周波数（１２９．８ＭＨｚ）を、デジタル画像信号ＤＶｂに含まれる各画素データをサンプリングするためのドットクロック信号ＤＣＬＫｂの周波数（１１３．５ＭＨｚ）より大きくすることによって実現されている。なお、ドットクロック信号ＤＣＬＫｃの周波数ｆ_DCLKcは、次の式（１）によって決定される。
【００３０】
ｆ_DCLKc＝（１Ｈｃ内の有効画素数）／（１Ｈｃ−ＢＰｃ） ……（１）
【００３１】
ここで、１Ｈｃはデジタル画像信号ＤＶｃの１水平同期期間（μｓ）を示しており、ＢＰｃは水平ブランキング期間（μｓ）を示している。上記のように、水平ブランキング期間ＢＰｃとして約５．１０μｓ確保する場合には、ドットクロック信号ＤＣＬＫの周波数ｆ_DCLKcは、約１２９．８ＭＨｚ（＝１３６６／（１５．６３−５．１０））と決定される。
【００３２】
なお、本実施例においては、図３（Ａ−２），（Ｂ−２），（Ｃ−２）に示すように、１水平期間内における最後の有効画素データの発生時期が、ほぼ同じとなるように、換言すれば、フロントポーチの期間を一定に保つように調整されている。
【００３３】
以上の説明からも分かるように、本実施例におけるデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃは、それぞれ本発明における原画像信号、調整前画像信号、調整済み画像信号に相当する。
【００３４】
Ｃ．ビデオプロセッサの内部構成：
図５は、ビデオプロセッサ１３０の内部構成を示す説明図である。ビデオプロセッサ１３０は、サンプリングクロック生成部１３１と、データセレクタ１３２と、制御部１３４と、書込・読出制御部１３６とを備えている。制御部１３４は、バス１００ａを介してＣＰＵ１００と接続されており、ＣＰＵ１００からの指示に基づいてビデオプロセッサ１３０内の各部を制御する。
【００３５】
データセレクタ１３２には、２つのデジタル画像信号ＤＶ１，ＤＶ２が入力されている。データセレクタ１３２は、制御部１３４から供給される選択信号ＳＥＬ１に基づいて、２つのデジタル画像信号ＤＶ１，ＤＶ２のうちのいずれか一方を選択し、デジタル画像信号ＤＶａ（図３（Ａ−２））として出力する。
【００３６】
サンプリングクロック生成部１３１には、図２のビデオデコーダ１１０から出力された第１の同期信号Ｖ／ＨＳＹＮＣ１と、同期分離回路１２０から出力された第２の同期信号Ｖ／ＨＳＹＮＣ２とが入力されている。サンプリングクロック生成部１３１は、制御部１３４から供給される制御信号ＣＴＲＳに基づいて、第１と第２の同期信号のうちのいずれか一方を同期信号Ｖ／ＨＳＹＮＣａ（図３（Ａ−１））として選択する。なお、サンプリングクロック生成部１３１は、第２の同期信号Ｖ／ＨＳＹＮＣ２を選択した場合には、前述のＡＤ変換部１２２（図２）に供給するためのドットクロック信号ＤＣＬＫａをドットクロック信号ＤＣＬＫ２として出力する。また、サンプリングクロック生成部１３１は、制御信号ＣＴＲＣを出力する。制御信号ＣＴＲＣには、選択された同期信号Ｖ／ＨＳＹＮＣａと、データセレクタ１３２において選択されたデジタル画像信号ＤＶａの各画素データをサンプリングするのに適したドットクロック信号ＤＣＬＫａとが含まれている。制御信号ＣＴＲＣは制御部１３４に入力され、制御部１３４によって実行される書込・読出制御部１３６の処理に利用される。
【００３７】
書込・読出制御部１３６は、選択されたデジタル画像信号ＤＶａの画像データＤＴをフレームメモリ１４０へ書き込むとともに、フレームメモリ１４０から画像データＤＴ’を読み出し、デジタル画像信号ＤＶｂとして出力する機能を有している。画像データＤＴの書き込み処理および画像データＤＴ’の読み出し処理は、書込・読出制御部１３６において生成される書込制御信号ＣＴＲＷ１および読出制御信号ＣＴＲＲ１に従って行われる。
【００３８】
書込制御信号ＣＴＲＷ１は、制御部１３４を介して入力される書込用のドットクロック信号ＤＣＬＫａと同期信号Ｖ／ＨＳＹＮＣａとに基づいて生成される。一方、読出制御信号ＣＴＲＲ１は、制御部１３４から入力される読出用のドットクロック信号ＤＣＬＫｂと同期信号Ｖ／ＨＳＹＮＣｂとに基づいて生成される。
【００３９】
読出用のドットクロック信号ＤＣＬＫｂは、書込・読出制御部１３６から出力されるデジタル画像信号ＤＶｂの各画素データをサンプリングするのに適した信号である。本実施例の読出用のドットクロック信号ＤＣＬＫｂは、制御部１３４に入力される制御信号ＣＴＲＣに含まれる同期信号Ｖ／ＨＳＹＮＣａに基づいて生成されている。読出用のドットクロック信号ＤＣＬＫｂは、例えば、制御部１３４に入力される水平同期信号ＨＳＹＮＣａを制御部１３４内部の図示しないＰＬＬ回路を用いて生成することができる。この場合には、読出用のドットクロック信号ＤＣＬＫｂは、同期信号Ｖ／ＨＳＹＮＣａと同期した信号となる。また、制御部１３４は、入力された同期信号Ｖ／ＨＳＹＮＣａを読出用のドットクロック信号ＤＣＬＫｂを用いてサンプリングすることにより、ドットクロック信号ＤＣＬＫｂと同期する同期信号Ｖ／ＨＳＹＮＣｂを生成する。したがって、本実施例の同期信号Ｖ／ＨＳＹＮＣｂは、選択された同期信号Ｖ／ＨＳＹＮＣａとほぼ同じ垂直および水平同期期間を有している（図４）。なお、読出用のドットクロック信号ＤＣＬＫｂおよび同期信号Ｖ／ＨＳＹＮＣｂは、書込用のドットクロック信号ＤＣＬＫａおよび同期信号Ｖ／ＨＳＹＮＣａと非同期で生成されるようにしてもよい。
【００４０】
書込・読出制御部１３６は、フレームメモリ１４０に記憶された画像データＤＴ’を読み出す際に、画像データの調整を行う。具体的には、フレームメモリ１４０に記憶された有効画素数を、液晶パネル２１０に適した有効画素数となるように調整する。この有効画素数の調整は、読出用のドットクロック信号ＤＣＬＫｂの周波数を、書込用のドットクロック信号ＤＣＬＫａの周波数と異なる周波数とすることによって実現されている。ドットクロック信号ＤＣＬＫｂの周波数は、デジタル画像信号ＤＶｂに含まれる有効画素数が、液晶パネル２１０に適した垂直および水平方向の画素数の比となるように決定されている。具体的には、ドットクロック信号ＤＣＬＫｂの周波数は、同期信号Ｖ／ＨＳＹＮＣａから決定できるデジタル画像信号ＤＶａに含まれる有効画素数を用いて決定される。すなわち、通常、画像信号の有効画素数は、その垂直および水平同期信号の周期と１対１で対応付けられるので、この関係を記憶したテーブル等を用いることにより、同期信号から画像信号に含まれる有効画素数を求めることができる。求められたデジタル画像信号ＤＶａに含まれる有効画素数と液晶パネル２１０に適した有効画素数との関係から、読出用のドットクロック信号ＤＣＬＫｂを決定することができる。すなわち、読出用のドットクロック信号ＤＣＬＫｂの周波数ｆ_DCLKbは、例えば、次の式（２）によって決定される。
【００４１】
ｆ_DCLKb＝（４／３×ＮＬａ＋ＮＢＰａ）／１Ｈｂ ……（２）
【００４２】
ここで、ＮＬａ、ＮＢＰａは、それぞれデジタル画像信号ＤＶａのライン数と、水平ブランキング期間ＢＰａに含まれるブランクドット数とを示している。また、１Ｈｂはデジタル画像信号ＤＶｂの１水平同期期間（μｓ）を示している。したがって、デジタル画像信号ＤＶａのライン数が１０２４である場合には、ドットクロック信号ＤＣＬＫｂの周波数ｆ_DCLKbは、前述のように、約１１３．５ＭＨｚ（＝（４／３×１０２４＋４０８）／１５．６３）と決定される。
【００４３】
なお、図４に示すように、有効画素数が増加する場合には、増加する画素データは、隣接する画素データを用いて補完しながら生成することが好ましい。
【００４４】
ビデオプロセッサ１３０（図２）から出力されるデジタル画像信号ＤＶｂと、ドットクロック信号ＤＣＬＫｂと、同期信号Ｖ／ＨＳＹＮＣｂとは、ブランキング期間調整回路１５０での処理に用いられる。
【００４５】
Ｄ．ブランキング期間調整回路の内部構成：
図６は、ブランキング期間調整回路１５０の内部構成の一例を示す説明図である。ブランキング期間調整回路１５０は、ＦＩＦＯメモリ１５２と、タイミング制御部１５４と、クロック生成部１５６とを備えている。なお、タイミング制御部１５４とクロック生成部１５６とは、バス１００ａに接続されている。ビデオプロセッサ１３０（図２）から出力されたデジタル画像信号ＤＶｂは、ＦＩＦＯメモリ１５２に入力される。また、同期信号Ｖ／ＨＳＹＮＣｂは、タイミング制御部１５４およびクロック生成部１５６に入力され、ドットクロック信号ＤＣＬＫｂは、タイミング制御部１５４に入力される。
【００４６】
タイミング制御部１５４は、書込制御信号ＣＴＲＷ２を生成し、生成した書込制御信号ＣＴＲＷ２に基づいて、デジタル画像信号ＤＶｂの有効画素データをＦＩＦＯメモリ１５２に書き込む。また、タイミング制御部１５４は、読出制御信号ＣＴＲＲ２を生成し、読出制御信号ＣＴＲＲ２に基づいて、ＦＩＦＯメモリ１５２からデジタル画像信号ＤＶｃの有効画素データを読み出す。
【００４７】
書込制御信号ＣＴＲＷ２は、タイミング制御部１５４に入力されるドットクロック信号ＤＣＬＫｂおよび同期信号Ｖ／ＨＳＹＮＣｂに基づいて生成される。書込制御信号ＣＴＲＷ２は、ドットクロック信号ＤＣＬＫｂと、ＦＩＦＯメモリ１５２へのデジタル画像信号ＤＶｂの書き込みを可能とする書込イネーブル信号ＷＥＮとを含んでいる。書込イネーブル信号ＷＥＮは、後述するように、デジタル画像信号ＤＶｂの有効画素が存在する期間についてのみ出力される。
【００４８】
また、読出制御信号ＣＴＲＲ２は、クロック生成部１５６から供給されるドットクロック信号ＤＣＬＫｃと、タイミング制御部１５４内で生成される同期信号Ｖ／ＨＳＹＮＣｃとに基づいて生成される。同期信号Ｖ／ＨＳＹＮＣｃは、タイミング制御部１５４に入力される同期信号Ｖ／ＨＳＹＮＣｂをドットクロック信号ＤＣＬＫｃを用いてサンプリングすることによって生成される。読出制御信号ＣＴＲＲ２は、ドットクロック信号ＤＣＬＫｃと、ＦＩＦＯメモリ１５２からのデジタル画像信号の読み出しを可能とする読出イネーブル信号ＲＥＮとを含んでいる。読出イネーブル信号ＲＥＮは、後述するように、デジタル画像信号ＤＶｃに有効画素が含まれることとなる期間についてのみ出力される。
【００４９】
クロック生成部１５６には、同期信号Ｖ／ＨＳＹＮＣｂが入力されており、この同期信号に基づいてドットクロック信号ＤＣＬＫｃを出力する。ドットクロック信号ＤＣＬＫｃは、クロック生成部１５６内部に備えられた図示しないＰＬＬ回路において生成される。なお、本実施例においては、ＰＬＬ回路の逓倍数は、前述した式（１）で決定され、バス１００ａを介してＣＰＵ１００により予め設定されている。これにより、出力されるドットクロック信号ＤＣＬＫｃの周波数は、図４に示すように１２９．８ＭＨｚとなる。
【００５０】
ＦＩＦＯメモリ１５２は、入力されたデジタル画像信号ＤＶｂの水平ブランキング期間を調整するために用いられるメモリである。ＦＩＦＯメモリ１５２に書き込まれたデジタル画像信号ＤＶｂは、タイミング制御部１５４から出力されたドットクロック信号ＤＣＬＫｃに従って読み出され、デジタル画像信号ＤＶｃとして出力される。このとき、図３（Ｂ−２），（Ｃ−２），図４において説明したように、２つのデジタル画像信号ＤＶｂ，ＤＶｃの間の有効画素数および同期期間は維持され、水平ブランキング期間ＢＰｃが液晶パネル２１０に適するように調整される。なお、本実施例のＦＩＦＯメモリ１５２の動作は、図６に示すように、ドットクロック信号ＤＣＬＫｂと書込イネーブル信号ＷＥＮとを含む書込制御信号ＣＴＲＷ２、および、ドットクロック信号ＤＣＬＫｃと読出イネーブル信号ＲＥＮとを含む読出制御信号ＣＴＲＲ２によって制御されているが、これに代えてアドレスを指定することによって制御されるようにしてもよい。
【００５１】
図７は、ＦＩＦＯメモリ１５２へのデジタル画像信号ＤＶｂの書き込み動作、および、ＦＩＦＯメモリ１５２からのデジタル画像信号ＤＶｃの読み出し動作を示す説明図である。図７（Ａ）は、図６のタイミング制御部１５４から出力される水平同期信号ＨＳＹＮＣｃを示しており、図３（Ｃ−１）と同じである。図７（Ｂ）は、ＦＩＦＯメモリ１５２に入力されるデジタル画像信号ＤＶｂを示しており、図３（Ｂ−２）と同じである。図７（Ｃ）は、ＦＩＦＯメモリ１５２から出力されるデジタル画像信号ＤＶｃを示しており、図３（Ｃ−２）と同じである。また、図７（Ｄ）は、ＦＩＦＯメモリ１５２に書き込まれるデジタル画像信号ＤＶｂの有効画素と、ＦＩＦＯメモリ１５２から読み出されるデジタル画像信号ＤＶｃの有効画素との関係を示している。図７（Ｄ）において、縦軸は、ＦＩＦＯメモリ１５２に書き込まれる画素数、あるいは、ＦＩＦＯメモリ１５２から読み出される画素数を示している。横軸は、時間ｔを示している。直線Ｌｂは、ＦＩＦＯメモリ１５２に書き込まれるデジタル画像信号ＤＶｂの有効画素の累積数を示しており、直線Ｌｃは、ＦＩＦＯメモリ１５２から読み出されるデジタル画像信号ＤＶｃの有効画素の累積数を示している。
【００５２】
図７（Ｂ），（Ｄ）から分かるように、デジタル画像信号ＤＶｂの有効画素は、時刻ｔ１においてＦＩＦＯメモリ１５２への書き込みが開始され、時刻ｔ３において１３６６ドットのすべての有効画素の書き込みが終了する。また、図７（Ｃ），（Ｄ）から分かるように、ＦＩＦＯメモリ１５２に書き込まれた有効画素は、時刻ｔ２において読み出しが開始され、時刻ｔ３において１３６６ドットのすべての有効画素の読み出しが終了する。なお、時刻ｔ１と時刻ｔ２の間には、約１．５１μｓ（＝５．１０−３．５９）の時間があるため、この期間に約１７２ドット（＝１．５１（μｓ）×１１３．５（ＭＨｚ））の有効画素データがＦＩＦＯメモリ１５２に書き込まれる。このように、複数の有効画素データを予めＦＩＦＯメモリ１５２に記憶し、より大きな周波数を有するドットクロック信号ＤＣＬＫｃを用いて読み出すことにより、デジタル画像信号ＤＶｂに含まれる有効画素数を維持したまま、ブランキング期間を大きくすることが可能となる（図７（Ｂ），（Ｃ））。また、デジタル画像信号ＤＶｂの複数の有効画素データを予めＦＩＦＯメモリ１５２に記憶しておくことにより、図７（Ｄ）に示すような２つの直線Ｌｂ，Ｌｃの関係を実現することができる。すなわち、ＦＩＦＯメモリ１５２から出力される有効画素の累積数（直線Ｌｃ）が、ＦＩＦＯメモリ１５２に書き込まれる有効画素の累積数（直線Ｌｂ）を超えない関係を実現することができる。
【００５３】
なお、図７（Ｄ）においては、図示の便宜上、デジタル画像信号ＤＶｂの有効画素の書込終了時刻ｔ３と、デジタル画像信号ＤＶｃの有効画素の読出終了時刻ｔ３’とが、ほぼ同じとなっている。しかし、実際には、ＦＩＦＯメモリ１５２に画素データを一旦書き込んでから読み出すため、少なくともこの時間分だけ、デジタル画像信号ＤＶｂの有効画素の書込終了時刻ｔ３がデジタル画像信号ＤＶｃの有効画素の読出終了時刻ｔ３’より早い。
【００５４】
ところで、デジタル画像信号ＤＶｂの有効画素のＦＩＦＯメモリ１５２への書込開始時刻ｔ１および書込終了時刻ｔ３は、図６のタイミング制御部１５４において決定される。タイミング制御部１５４は、書込開始時刻ｔ１から書込終了時刻ｔ３までの間に、前述の書込イネーブル信号ＷＥＮを出力する。書込開始時刻ｔ１は、例えば、図７（Ａ）に示す水平同期信号ＨＳＹＮＣｃとほぼ同じ水平同期信号ＨＳＹＮＣｂ（図３（Ｂ−１））の立ち上がりエッジが発生する時刻ｔ０から最初の有効画素データが存在するまでの所定の期間（ｔ１−ｔ０）を、ドットクロック信号ＤＣＬＫｂのパルス数を用いてカウントすることにより決定すればよい。なお、この期間（ｔ１−ｔ０）は、バス１００ａを介してタイミング制御部１５４に入力されている。また、書込終了時刻ｔ３は、書込開始時刻ｔ１からドットクロック信号ＤＣＬＫｂのパルス数をカウントし、カウント数が「１３６６」に達した時刻とすればよい。
【００５５】
一方、デジタル画像信号ＤＶｃを構成する有効画素のＦＩＦＯメモリ１５２からの読出開始時刻ｔ２および読出終了時刻ｔ３’も、図６のタイミング制御部１５４において決定される。タイミング制御部１５４は、読出開始時刻ｔ２から読出終了時刻ｔ３’までの間に、前述の読出イネーブル信号ＲＥＮを出力する。読出開始時刻ｔ２は、例えば、図７（Ａ）の水平同期信号ＨＳＹＮＣｃの立ち上がりエッジが発生する時刻ｔ０から有効画素データが存在するまでの所定の期間（ｔ２−ｔ０）を、クロック生成部１５６から出力されるドットクロック信号ＤＣＬＫｃのパルス数を用いてカウントすることにより決定すればよい。なお、この期間（ｔ２−ｔ０）は、バス１００ａを介してタイミング制御部１５４に入力されている。また、読出終了時刻ｔ３は、読出開始時刻ｔ２からドットクロック信号ＤＣＬＫｃのパルス数をカウントし、カウント数が「１３６６」に達した時刻とすればよい。
【００５６】
図７（Ｄ）に示すような関係で、ＦＩＦＯメモリ１５２にデジタル画像信号ＤＶｂの有効画素を書き込み、ＦＩＦＯメモリ１５２からデジタル画像信号ＤＶｃを構成する有効画素を読み出す場合には、図７（Ｂ）に示すように、ＦＩＦＯメモリ１５２として約１７２ドット分のメモリ容量が必要である。なお、このメモリ容量は、図７（Ｄ）の関係からも分かるように、必要最小限のメモリ容量である。すなわち、図７（Ｄ）においては、書込終了時刻ｔ３と読出終了時刻ｔ３’とがほぼ同時刻となるようにしているが、読出終了時刻ｔ３’が書込終了時刻ｔ３よりも比較的後になる場合には、ＦＩＦＯメモリ１５２として必要となるメモリ容量は大きくなる。一般に、ＦＩＦＯメモリ１５２のメモリ容量は、２つのデジタル画像信号ＤＶｂ，ＤＶｃの関係に基づいて決定すればよい。
【００５７】
以上、説明したように、ブランキング期間調整回路１５０は、ビデオプロセッサ１３０から出力されたデジタル画像信号ＤＶｂが液晶パネル２１０に適した水平ブランキング期間を有していない場合に、ドットクロック信号の周波数を変更することにより、水平ブランキング期間を調整する。したがって、このようなブランキング期間調整回路１５０を備えた画像表示装置においては、画像表示部に適した所定の水平ブランキング期間を確保し、水平ブランキング期間に必要な処理をうまく実行することが可能となる。
【００５８】
Ｅ．ブランキング期間調整回路の変形例：
図８は、ブランキング期間調整回路の変形例を示す説明図である。図８のブランキング期間調整回路１５０ａは、図６に示したブランキング期間調整回路１５０に、セレクタ３５１と、ブランキング期間判定部３５３とを追加した構成を有している。なお、ブランキング期間判定部３５３とタイミング制御部１５４とクロック生成部１５６とは、バス１００ａに接続されている。
【００５９】
図８においては、ブランキング期間調整回路１５０ａに入力されたデジタル画像信号ＤＶｂは、セレクタ３５１とＦＩＦＯメモリ１５２とに入力される。ＦＩＦＯメモリ１５２に入力されたデジタル画像信号ＤＶｂは、ＦＩＦＯメモリ１５２を介してデジタル画像信号ＤＶｃ’としてセレクタ３５１に入力される。セレクタ３５１は、入力された２つのデジタル画像信号ＤＶｂ，ＤＶｃ’のうち、いずれか一方を選択し、デジタル画像信号ＤＶｃとして出力する。なお、セレクタ３５１の選択動作は、ブランキング期間判定部３５３から出力される選択信号ＳＥＬ２によって制御される。
【００６０】
ブランキング期間判定部３５３は、ブランキング期間調整回路１５０ａに入力されたデジタル画像信号ＤＶｂが液晶パネル２１０（図２）に適した水平ブランキング期間ＢＰｂを有するか否かを判断する。具体的には、ブランキング期間判定部３５３に入力される水平同期信号ＨＳＹＮＣｂと、ドットクロック信号ＤＣＬＫｂと、バス１００ａを介して入力されるデジタル画像信号ＤＶｂに含まれる有効画素数とに基づいて、水平ブランキング期間ＢＰｂを判断する。すなわち、水平同期信号ＨＳＹＮＣｂの１周期内に発生するドットクロック信号ＤＣＬＫｂのパルス数をカウントすることによって、１水平同期期間に含まれる水平ドット数を得ることができる。また、水平ドット数と有効画素数とから、ブランクドット数を得ることができる。このブランクドット数とドットクロック信号ＤＣＬＫｂとから、水平ブランキング期間ＢＰｂを得る。このように得られた水平ブランキング期間ＢＰｂと、液晶パネル２１０（図２）が要求する水平ブランキング期間とを比較することにより、デジタル画像信号ＤＶｂが液晶パネル２１０に適した水平ブランキング期間ＢＰｂを有するか否かを判断することができる。なお、液晶パネル２１０が要求する水平ブランキング期間は、バス１００ａを介してＣＰＵ１００により予め設定されている。
【００６１】
ブランキング期間判定部３５３において、デジタル画像信号ＤＶｂが液晶パネル２１０に適した水平ブランキング期間ＢＰｂを有していると判断される場合には、デジタル画像信号ＤＶｂの調整を行う必要がない。したがって、この場合には、ブランキング期間判定部３５３は、セレクタ３５１においてデジタル画像信号ＤＶｂを選択するための選択信号ＳＥＬ２を出力する。セレクタ３５１は、この選択信号ＳＥＬ２に従って、デジタル画像信号ＤＶｂを選択し、デジタル画像信号ＤＶｃとして出力する。このとき、タイミング制御部１５４は、入力された同期信号Ｖ／ＨＳＹＮＣｂを同期信号Ｖ／ＨＳＹＮＣｃとしてそのまま出力し、入力されたドットクロック信号ＤＣＬＫｂをドットクロック信号ＤＣＬＫｃとしてそのまま出力する。
【００６２】
一方、ブランキング期間判定部３５３において、デジタル画像信号ＤＶｂが液晶パネル２１０に適した水平ブランキング期間ＢＰｂを有していないと判断される場合には、デジタル画像信号ＤＶｂの調整を行う必要がある。この場合には、ブランキング期間判定部３５３は、セレクタ３５１においてＦＩＦＯメモリ１５２を介したデジタル画像信号ＤＶｃ’を選択するための選択信号ＳＥＬ２を出力する。セレクタ３５１は、この選択信号ＳＥＬ２に従って、デジタル画像信号ＤＶｃ’を選択し、デジタル画像信号ＤＶｃとして出力する。
【００６３】
また、デジタル画像信号ＤＶｂが液晶パネル２１０に適した水平ブランキング期間ＢＰｂを有していないと判断される場合には、ブランキング期間判定部３５３は、クロック周波数制御信号ＣＴＲＦを出力する。クロック周波数制御信号ＣＴＲＦは、クロック生成部１５６から出力されるドットクロック信号ＤＣＬＫｃ’の周波数を制御するための信号である。クロック生成部１５６は、クロック周波数制御信号ＣＴＲＦに従って、デジタル画像信号ＤＶｃの水平ブランキング期間ＢＰｃが液晶パネル２１０に適した期間となるような周波数を有するドットクロック信号ＤＣＬＫｃ’を出力する。具体的には、クロック生成部１５６内の図示しないＰＬＬ回路に入力される水平同期信号ＨＳＹＮＣｂの逓倍数の設定を変更することによってドットクロック信号ＤＣＬＫｃの周波数が決定される。すなわち、上記のクロック周波数制御信号ＣＴＲＦは、デジタル画像信号ＤＶｂに含まれる有効画素数を維持したまま、所望の水平ブランキング期間を確保することができるような周波数を決定するための逓倍数を与える信号である。この逓倍数（ドットクロック信号ＤＣＬＫｃの周波数）は、前述した式（１）に従って決定される。このようにして生成されたドットクロック信号ＤＣＬＫｃ’を用いれば、ＦＩＦＯメモリ１５２から適切な水平ブランキング期間ＢＰｃを有するデジタル画像信号ＤＶｃを出力することが可能となる。なお、このとき、タイミング制御部１５４は、クロック生成部１５６から入力されたドットクロック信号ＤＣＬＫｃ’をドットクロック信号ＤＣＬＫｃとして出力し、入力された同期信号Ｖ／ＨＳＹＮＣｂをドットクロック信号ＤＣＬＫｃ’でサンプリングすることにより得られる信号を同期信号Ｖ／ＨＳＹＮＣｃとして出力する。
【００６４】
以上、説明したように、本実施例のブランキング期間調整回路１５０ａは、ブランキング期間判定部３５３を備えている。したがって、ブランキング期間調整回路１５０ａに入力されたデジタル画像信号ＤＶｂが液晶パネル２１０に適したブランキング期間を有しているか否かを判断することができる。これにより、デジタル画像信号ＤＶｂのブランキング期間が液晶パネル２１０に適していない場合にのみブランキング期間の調整を行い、適している場合にはブランキング期間の調整を省略することが可能となる。また、液晶パネルによっては、ブランキング期間が不要なものもある。この場合には、ブランキング期間調整回路１５０ａは、１水平同期期間を維持したままで、水平同期信号ＨＳＹＮＣｂとデジタル画像信号ＤＶｂとの関係を調整し、ブランキング期間ＢＰｃを小さくするようにしてもよい。このとき、ドットクロック信号ＤＣＬＫｃ’は、ほぼ１水平同期期間ですべての有効画素データをサンプリングするような周波数の小さなクロック信号とすればよい。
【００６５】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば以下のような変形も可能である。
【００６６】
（１）上記実施例では、第２の画像信号調整部であるビデオプロセッサ１３０およびフレームメモリ１４０が、第１の画像信号調整部であるブランキング期間調整回路１５０，１５０ａと、別個にパッケージされている場合、例えば、第２の画像信号調整部として既存の回路を利用した場合について説明した。しかし、本発明は、第１と第２の画像信号調整部が一緒にパッケージされるような場合にも適用できる。すなわち、第１の画像信号調整部として、ＰＬＤ（プログラマブル・ロジック・デバイス）が用いられている場合には、第２の画像信号調整部の構成を既存の構成に追加するという比較的容易な設計変更で、１パッケージ化された第１と第２の画像信号調整部を備えたＰＬＤを得ることができる。
【００６７】
（２）上記実施例では、液晶パネル２１０を備えた画像表示装置について説明したが、本発明は、画像信号の水平ブランキング期間が画像表示部に適していない種々の画像表示装置に適用することができる。すなわち、画像表示部としては、液晶パネルに限られず、ＣＲＴやＰＤＰ（プラズマディスプレイパネル）なども適用可能である。また、画像表示装置の一態様である投写型表示装置にも適用可能である。この場合には、画像表示部として、液晶パネル、マイクロミラー型光変調装置などを利用することができる。なお、マイクロミラー型光変調装置としては、例えば、ＤＭＤ（デジタルマイクロミラーデバイス）（ＴＩ社の商標）を用いることができる。
【００６８】
（３）上記実施例において、ハードウェアによって実現されていた構成の一部をソフトウェアに置き換えるようにしてもよい。
【図面の簡単な説明】
【図１】画像表示部に入力される画像信号と、その画像信号に同期する水平同期信号を示す説明図である。
【図２】本発明の実施例としての画像表示装置の電気的構成を示す説明図である。
【図３】３種類のデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃとその水平同期信号ＨＳＹＮＣａ，ＨＳＹＮＣｂ，ＨＳＹＮＣｃとの関係を示す説明図である。
【図４】図３に示す３種類のデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃの水平同期期間やブランキング期間などの値を示す説明図である。
【図５】ビデオプロセッサ１３０の内部構成を示す説明図である。
【図６】ブランキング期間調整回路１５０の内部構成の一例を示す説明図である。
【図７】ＦＩＦＯメモリ１５２へのデジタル画像信号ＤＶｂの書き込み動作、および、ＦＩＦＯメモリ１５２からのデジタル画像信号ＤＶｃの読み出し動作を示す説明図である。
【図８】ブランキング期間調整回路の変形例を示す説明図である。
【符号の説明】
１００…ＣＰＵ
１００ａ…バス
１１０…ビデオデコーダ
１２０…同期分離回路
１２２…ＡＤ変換部
１３０…ビデオプロセッサ
１３１…サンプリングクロック生成部
１３２…データセレクタ
１３４…制御部
１３６…書込・読出制御部
１４０…フレームメモリ
１５０，１５０ａ…ブランキング期間調整回路
１５２…ＦＩＦＯメモリ
１５４…タイミング制御部
１５６…クロック生成部
２００…液晶パネル駆動回路
２１０…液晶パネル
３５１…セレクタ
３５３…ブランキング期間判定部
ＢＰ，ＢＰａ，ＢＰｂ，ＢＰｃ…水平ブランキング期間
ＤＰ…表示期間[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image display device.
[0002]
[Prior art]
The image display device includes an image display unit for displaying an image. The original image signal input from the personal computer or video recorder to the image display device is usually not a signal suitable for the specifications of the image display unit. For this reason, the image display device is usually provided with an adjustment unit for adjusting the input original image signal to an image signal suitable for the image display unit. This adjustment unit adjusts the resolution (number of effective pixels) of the image represented by the input original image signal, the synchronization period of the input original image signal, and the like.
[0003]
FIG. 1 is an explanatory diagram illustrating an image signal input to the image display unit and a horizontal synchronization signal synchronized with the image signal. FIG. 1A shows one horizontal synchronization period 1H of the horizontal synchronization signal HSYNC. FIG. 1B shows an image signal VS in a period corresponding to one horizontal synchronization period 1H of the horizontal synchronization signal HSYNC shown in FIG. As shown in FIG. 1B, one horizontal synchronization period 1H of the image signal VS is composed of a display period DP in which effective pixel data exists and a horizontal blanking period BP in which no effective pixel data exists.
[0004]
By the way, in the horizontal blanking period BP, a predetermined process may be executed in the image display unit. For example, in a liquid crystal panel (active matrix driving method), a process called “precharge” is generally performed in order to maintain a good image contrast within a horizontal blanking period BP of an input image signal. The time required for this precharge varies depending on the liquid crystal panel, but there are some which require about 5 μsec.
[0005]
[Problems to be solved by the invention]
However, with the recent increase in image resolution, the number of effective pixels included in the image signal tends to increase, and the display period DP tends to increase. In other words, there is a tendency that the horizontal blanking period BP within one horizontal synchronization period becomes smaller due to the higher resolution of the image. Therefore, when an adjustment unit such as an existing scan converter is used, it may be difficult to secure the horizontal blanking period BP for the precharge process depending on the combination of the adjustment unit and the liquid crystal panel.
[0006]
The present invention has been made to solve the above-described problems in the prior art, and an object thereof is to provide a technique for adjusting a blanking period of an image signal to a length suitable for an image display unit. .
[0007]
[Means for solving the problems and their functions and effects]
In order to solve at least a part of the problems described above, an apparatus of the present invention is an image display apparatus,
A first image signal adjustment unit for adjusting an input pre-adjustment image signal and outputting an adjusted image signal;
An image display unit for displaying an image based on the adjusted image signal;
With
The first image signal adjustment unit includes:
When the horizontal blanking period of the pre-adjustment image signal is smaller than a predetermined period, the frequency of the dot clock signal for sampling the pre-adjustment image signal is increased, so that While maintaining the number of effective pixels, the horizontal blanking period of the pre-adjustment image signal is adjusted to be equal to or longer than the predetermined period.
[0008]
By using the apparatus of the present invention, even when the horizontal blanking period of the image signal before adjustment is not suitable for the image display unit, the horizontal blanking period suitable for the image display unit is adjusted by adjusting the image display signal before adjustment. Can be secured.
[0009]
In the above apparatus,
The first image signal adjustment unit includes:
When the horizontal blanking period of the pre-adjustment image signal is equal to or longer than the predetermined period, the pre-adjustment image signal is output as the adjusted image signal without adjusting the horizontal blanking period. It is preferable to do.
[0010]
In this way, when the pre-adjustment image signal input to the first image signal adjustment unit has a horizontal blanking period suitable for the image display unit, the pre-adjustment image signal is adjusted. There is an advantage that it is not necessary.
[0011]
In the above apparatus,
A second image signal adjustment unit that adjusts an input original image signal and outputs the pre-adjustment image signal for input to the first image signal adjustment unit;
The second image signal adjustment unit includes:
The pre-adjustment image signal may be output by adjusting the horizontal synchronization period and the number of horizontal effective pixels of the original image signal.
[0012]
If such a second image signal adjustment unit is provided, it is possible to prepare a pre-adjustment image signal that can be adjusted by the first image signal adjustment unit.
[0013]
Other aspects of the invention
The present invention also includes the following aspects. A first aspect is a method of displaying an image on an image display unit,
(A) adjusting the input pre-adjustment image signal and outputting the adjusted image signal;
(B) displaying an image on the image display unit based on the adjusted image signal;
With
The step (a)
When the horizontal blanking period of the pre-adjustment image signal is smaller than a predetermined period, the frequency of the dot clock signal for sampling the pre-adjustment image signal is increased, so that In the image display method, the horizontal blanking period of the pre-adjustment image signal is adjusted to be equal to or longer than the predetermined period while maintaining the number of effective pixels.
[0014]
Even when this method is used, it has the same operation and effect as the above-described apparatus, and the pre-adjustment image signal can be adjusted to have a horizontal blanking period suitable for the image display unit.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
A. Overall configuration of the image display device:
Next, embodiments of the present invention will be described based on examples. FIG. 2 is an explanatory diagram showing an electrical configuration of an image display apparatus as an embodiment of the present invention. This apparatus includes a CPU 100, a video decoder 110, a synchronization separation circuit 120, an AD conversion unit 122, a video processor 130, a frame memory 140, a blanking period adjustment circuit 150, a liquid crystal panel drive circuit 200, a liquid crystal display Panel 210. The CPU 100, the video processor 130, and the blanking period adjustment circuit 150 are connected via a bus 100a. The blanking period adjustment circuit 150 corresponds to the first image signal adjustment unit in the present invention, and the video processor 130 and the frame memory 140 correspond to the second image signal adjustment unit in the present invention. The liquid crystal panel drive circuit 200 and the liquid crystal panel 210 correspond to the image display unit of the present invention.
[0016]
The video decoder 110 receives an analog image signal AV1 output from a video recorder or a television. The analog image signal AV1 is a signal in which a luminance signal, a color signal, and a synchronization signal are superimposed. The video decoder 110 generates and outputs a digital image signal DV1 composed of digital color signals of R, G, B from the input analog image signal AV1, and outputs a vertical and horizontal synchronization signal V / HSYNC1. Are output separately. The output digital image signal DV1 and the synchronization signal V / HSYNC1 are input to the video processor 130.
[0017]
On the other hand, the analog image signal AV2 output from the personal computer is input to the synchronization separation circuit 120. The analog image signal AV2 includes an analog color signal and a synchronization signal. The synchronization separation circuit 120 separates and outputs a vertical and horizontal synchronization signal V / HSYNC2 and an analog color signal AV2 ′ composed of three color signals from the analog image signal AV2. The separated synchronization signal V / HSYNC 2 is input to the video processor 130, and the analog color signal AV 2 ′ is input to the AD conversion unit 122.
[0018]
The AD conversion unit 122 includes three AD converters. The AD conversion unit 122 sequentially AD-converts each of the three color signals included in the analog color signal AV2 ′ and outputs a digital image signal DV2 composed of the three color digital color signals. The digital image signal DV2 is input to the video processor 130. The AD conversion of the analog color signal AV2 ′ in the AD conversion unit 122 is executed according to a dot clock signal DCLK2 (described later) output from the video processor 130.
[0019]
The video processor 130 is a circuit for writing the image data DT into the frame memory 140 and reading out the image data DT ′ from the frame memory 140. The video processor 130 selects one of the two input digital image signals DV1 and DV2 and also selects one of the two input synchronization signals V / HSYNC1 and V / HSYNC2. Select either one. The image data DT of the selected digital image signal is written into the frame memory 140. The written image data DT is adjusted when it is read out from the frame memory 140 as image data DT ′, and is output from the video processor 130 as a digital image signal DVb. This adjustment is performed so that the digital image signal DVb has a synchronization period and the number of effective pixels suitable for the liquid crystal panel 210. However, in this embodiment, the digital image signal DVb output from the video processor 130 does not have a horizontal blanking period suitable for the liquid crystal panel 210. For this reason, the digital image signal DVb is further adjusted in the blanking period adjustment circuit 150. In addition to the digital image signal DVb, the video processor 130 outputs a dot clock signal DCLKb suitable for sampling each pixel data of the digital image signal DVb and a synchronization signal V / HSYNCb. The internal configuration and operation of the video processor 130 will be described later.
[0020]
The blanking period adjustment circuit 150 (FIG. 2) adjusts the horizontal blanking period of the digital image signal DVb input from the video processor 130 so as to be suitable for the liquid crystal panel 210, and outputs the adjusted digital image signal DVc. It has a function. Since the horizontal blanking period suitable for the liquid crystal panel 210 of this embodiment is about 5.0 μs or longer, the horizontal blanking period is adjusted to have a horizontal blanking period of about 5.0 μs or longer. In the present embodiment, the blanking period adjustment circuit 150 adjusts the horizontal blanking period while maintaining one horizontal synchronization period of the digital image signal DVb. The blanking period adjustment circuit 150 outputs a dot clock signal DCLKc suitable for sampling each pixel data of the digital image signal DVc and a synchronization signal V / HSYNCc together with the digital image signal DVc.
The internal configuration and operation of the blanking period adjustment circuit 150 will be further described later.
[0021]
The digital image signal DVc, the dot clock signal DCLKc, and the synchronization signal V / HSYNCc output from the blanking period adjustment circuit 150 are input to the liquid crystal panel drive circuit 200. The liquid crystal panel drive circuit 200 is a circuit for driving the liquid crystal panel 210. The liquid crystal panel drive circuit 200 outputs a drive signal DS including a voltage signal corresponding to pixel data for driving each drive element of the liquid crystal panel 210, a precharge signal necessary for precharge processing of the liquid crystal panel 210, and the like. .
[0022]
The liquid crystal panel 210 drives each drive element based on the drive signal DS and displays an image on the display screen. At this time, the liquid crystal panel 210 performs a precharge process within a horizontal blanking period of about 5.0 μs or more obtained in the blanking period adjustment circuit 150.
[0023]
B. Outline of processing in image display device:
FIG. 3 is an explanatory diagram showing the relationship between three types of digital image signals DVa, DVb, DVc and their horizontal synchronization signals HSYNCa, HSYNCb, HSYNCc. FIG. 4 is an explanatory diagram showing values such as the horizontal synchronization period and the horizontal blanking period of the three types of digital image signals DVa, DVb, DVc shown in FIG.
[0024]
3A-1 and 3A-2 show the horizontal synchronization signal HSYNCa and the digital image signal DVa input to the video processor 130 of FIG. FIGS. 3B-1 and 3B-2 show the horizontal synchronization signal HSYNCb and the digital image signal DVb output from the video processor 130 of FIG. FIGS. 3C-1 and 3C-2 show the horizontal synchronization signal HSYNCc and the digital image signal DVc output from the blanking period adjustment circuit 150 of FIG. Note that the digital image signals DVa, DVb, DVc shown in FIGS. 3A-2, B-2, and C-2 are respectively shown in FIGS. 3A-1, 3B-1 and 3C. The signal is synchronized with the horizontal synchronization signals HSYNCa, HSYNCb, and HSYNCc shown in FIG.
[0025]
As shown in FIGS. 3 and 4, the three types of digital image signals DVa, DVb, DVc of the present embodiment have the same vertical synchronization period (16.67 ms) and horizontal synchronization period (15.63 μs). . However, the dot clock signals DCLKa, DCLKb, and DCLKc for sampling the pixel data of the digital image signals DVa, DVb, and DVc are different from “108.0 MHz”, “113.5 MHz”, and “129.8 MHz”, respectively. ing. Therefore, the number of horizontal dots included in each digital image signal DVa, DVb, DVc (the number of dots included in one horizontal period) is also different.
[0026]
Here, the digital image signal DVa (FIG. 3 (A-1), (A-2), FIG. 4)) input to the video processor 130 is 1688 (= 15.63 (= 1.63 () in one horizontal synchronization period 1Ha). (μs) × 108.0 (MHz)) dots are assumed to be included. Since the number of effective pixels in one horizontal synchronization period 1Ha of the digital image signal DVa is 1280 dots, 408 (= 1688-1280) blank dots are included in the horizontal blanking period BPa. Therefore, the horizontal blanking period BPa is about 3.78 μs (= 408 / 108.0 (MHz)).
[0027]
As will be described later, the video processor 130 sets the resolution of the input digital image signal DVa (the number of effective pixels within one horizontal synchronization period × the number of effective lines within one vertical synchronization period) to a value suitable for the liquid crystal panel 210. And a function of outputting the adjusted digital image signal DVb. Therefore, the resolution of the input digital image signal can take values of various standards such as VGA, XGA, SVGA.
[0028]
Digital image signals DVb (FIGS. 3 (B-1), (B-2), FIG. 4) adjusted in the video processor 130 are 1774 (= 15.63 (μs) ×× 1) within the horizontal synchronization period 1Hb. 113.5 (MHz)). Further, the number of effective pixels in one horizontal synchronization period 1Hb of the digital image signal DVb is adjusted to 1366 dots. The adjustment of the effective pixel number is performed so as to be suitable for the liquid crystal panel 210 (FIG. 2). That is, in the liquid crystal panel 210 used in the present embodiment, the ratio of the number of horizontal pixels that can be displayed and the number of lines in the vertical direction is “4: 3”. It has been adjusted. As shown in FIG. 4, when the resolution of the digital image signal DVa is 1280 pixels × 1024 lines, the digital image signal DVa is adjusted to be 1366 pixels × 1024 lines. The video processor 130 (FIG. 2) of the present embodiment performs adjustment so as to maintain the number of blank dots when adjusting the number of effective pixels. Accordingly, the horizontal blanking period BPb includes 408 blank dots which are the same as the number of blank dots of the input digital image signal DVa. However, since the frequency (113.5 MHz) of the dot clock signal DCLKb of the output digital image signal DVb is larger than the frequency (108.0 MHz) of the dot clock signal DCLKa of the input digital image signal DVa, the digital image signal DVb The horizontal blanking period BPb is smaller than the horizontal blanking period BPa of the digital image signal DVa and is about 3.59 μs (= 408 / 113.5 (MHz)).
[0029]
Digital image signals DVc (FIGS. 3 (C-1), (C-2), and FIG. 4) adjusted by the blanking period adjustment circuit 150 are 2028 (= 15.63 (= 1.63 ( μs) × 129.8 (MHz)) dots. At this time, the number of effective pixels in one horizontal synchronization period 1Hc of the digital image signal DVc is maintained at 1366 dots. Therefore, 662 dots (= 2028-1366) are included in the horizontal blanking period BPc. At this time, the horizontal blanking period BPc is about 5.10 μs (= 662 / 129.8 (MHz)), and is adjusted (enlarged) to a horizontal blanking period (about 5.0 μs or more) suitable for the liquid crystal panel 210. ing. The expansion of the horizontal blanking period is performed by sampling the frequency (129.8 MHz) of the dot clock signal DCLKc for sampling each pixel data included in the digital image signal DVc, and sampling each pixel data included in the digital image signal DVb. Therefore, it is realized by making it larger than the frequency (113.5 MHz) of the dot clock signal DCLKb for this purpose. The frequency f of the dot clock signal DCLKc _DCLKc Is determined by the following equation (1).
[0030]
f _DCLKc = (Number of effective pixels in 1Hc) / (1Hc-BPc) (1)
[0031]
Here, 1Hc represents one horizontal synchronization period (μs) of the digital image signal DVc, and BPc represents a horizontal blanking period (μs). As described above, when about 5.10 μs is secured as the horizontal blanking period BPc, the frequency f of the dot clock signal DCLK is set. _DCLKc Is determined to be about 129.8 MHz (= 1366 / (15.63-5.10)).
[0032]
In this embodiment, as shown in FIGS. 3 (A-2), (B-2), and (C-2), the generation timing of the last effective pixel data within one horizontal period is substantially the same. In other words, the front porch period is adjusted to be constant.
[0033]
As can be seen from the above description, the digital image signals DVa, DVb, DVc in this embodiment correspond to the original image signal, the pre-adjustment image signal, and the adjusted image signal in the present invention, respectively.
[0034]
C. Internal configuration of video processor:
FIG. 5 is an explanatory diagram showing the internal configuration of the video processor 130. The video processor 130 includes a sampling clock generation unit 131, a data selector 132, a control unit 134, and a write / read control unit 136. The control unit 134 is connected to the CPU 100 via the bus 100a, and controls each unit in the video processor 130 based on an instruction from the CPU 100.
[0035]
Two digital image signals DV1 and DV2 are input to the data selector 132. The data selector 132 selects one of the two digital image signals DV1 and DV2 based on the selection signal SEL1 supplied from the control unit 134, and the digital image signal DVa (FIG. 3 (A-2)). Output as.
[0036]
The sampling clock generator 131 receives the first synchronization signal V / HSYNC1 output from the video decoder 110 of FIG. 2 and the second synchronization signal V / HSYNC2 output from the synchronization separation circuit 120. . Based on the control signal CTRS supplied from the control unit 134, the sampling clock generation unit 131 generates one of the first and second synchronization signals as the synchronization signal V / HSYNCa (FIG. 3 (A-1)). Select as. When the second synchronization signal V / HSYNC2 is selected, the sampling clock generation unit 131 outputs the dot clock signal DCLKa to be supplied to the above-described AD conversion unit 122 (FIG. 2) as the dot clock signal DCLK2. To do. In addition, the sampling clock generation unit 131 outputs a control signal CTRC. The control signal CTRC includes a selected synchronization signal V / HSYNCa and a dot clock signal DCLKa suitable for sampling each pixel data of the digital image signal DVa selected by the data selector 132. The control signal CTRC is input to the control unit 134 and used for the processing of the writing / reading control unit 136 executed by the control unit 134.
[0037]
The writing / reading control unit 136 has a function of writing the image data DT of the selected digital image signal DVa to the frame memory 140, reading the image data DT ′ from the frame memory 140, and outputting it as a digital image signal DVb. ing. The writing process of the image data DT and the reading process of the image data DT ′ are performed according to the writing control signal CTRW1 and the reading control signal CTRLR generated by the writing / reading control unit 136.
[0038]
The write control signal CTRW1 is generated based on the dot clock signal DCLKa for writing and the synchronization signal V / HSYNCa input via the control unit 134. On the other hand, the read control signal CTRLR1 is generated based on the read dot clock signal DCLKb and the synchronization signal V / HSYNCb input from the control unit 134.
[0039]
The dot clock signal DCLKb for reading is a signal suitable for sampling each pixel data of the digital image signal DVb output from the writing / reading control unit 136. The dot clock signal DCLKb for reading in this embodiment is generated based on the synchronization signal V / HSYNCa included in the control signal CTRC input to the control unit 134. The dot clock signal DCLKb for reading can be generated, for example, by using a PLL circuit (not shown) inside the control unit 134 for the horizontal synchronization signal HSYNCa input to the control unit 134. In this case, the read dot clock signal DCLKb is a signal synchronized with the synchronization signal V / HSYNCa. Further, the control unit 134 samples the input synchronization signal V / HSYNCa using the read dot clock signal DCLKb, thereby generating a synchronization signal V / HSYNCb synchronized with the dot clock signal DCLKb. Therefore, the synchronization signal V / HSYNCb of this embodiment has substantially the same vertical and horizontal synchronization periods as the selected synchronization signal V / HSYNCa (FIG. 4). The read dot clock signal DCLKb and the synchronization signal V / HSYNCb may be generated asynchronously with the write dot clock signal DCLKa and the synchronization signal V / HSYNCa.
[0040]
The writing / reading control unit 136 adjusts the image data when reading the image data DT ′ stored in the frame memory 140. Specifically, the number of effective pixels stored in the frame memory 140 is adjusted to be the number of effective pixels suitable for the liquid crystal panel 210. The adjustment of the number of effective pixels is realized by setting the frequency of the read dot clock signal DCLKb to a frequency different from the frequency of the write dot clock signal DCLKa. The frequency of the dot clock signal DCLKb is determined so that the number of effective pixels included in the digital image signal DVb is a ratio of the number of pixels in the vertical and horizontal directions suitable for the liquid crystal panel 210. Specifically, the frequency of the dot clock signal DCLKb is determined using the number of effective pixels included in the digital image signal DVa that can be determined from the synchronization signal V / HSYNCa. That is, since the number of effective pixels of the image signal is normally associated with the vertical and horizontal synchronization signal periods on a one-to-one basis, the table is used to store this relationship, and is included in the image signal from the synchronization signal. The number of effective pixels can be obtained. The dot clock signal DCLKb for reading can be determined from the relationship between the number of effective pixels included in the obtained digital image signal DVa and the number of effective pixels suitable for the liquid crystal panel 210. That is, the frequency f of the read dot clock signal DCLKb _DCLKb Is determined by the following equation (2), for example.
[0041]
f _DCLKb = (4/3 × NLa + NBPa) / 1Hb (2)
[0042]
Here, NLa and NBPa indicate the number of lines of the digital image signal DVa and the number of blank dots included in the horizontal blanking period BPa, respectively. 1Hb indicates one horizontal synchronization period (μs) of the digital image signal DVb. Therefore, when the number of lines of the digital image signal DVa is 1024, the frequency f of the dot clock signal DCLKb _DCLKb Is determined to be approximately 113.5 MHz (= (4/3 × 1024 + 408) /15.63) as described above.
[0043]
In addition, as shown in FIG. 4, when the number of effective pixels increases, it is preferable that the increasing pixel data is generated while complementing using adjacent pixel data.
[0044]
The digital image signal DVb, the dot clock signal DCLKb, and the synchronization signal V / HSYNCb output from the video processor 130 (FIG. 2) are used for processing in the blanking period adjustment circuit 150.
[0045]
D. Internal configuration of blanking period adjustment circuit:
FIG. 6 is an explanatory diagram showing an example of the internal configuration of the blanking period adjustment circuit 150. The blanking period adjustment circuit 150 includes a FIFO memory 152, a timing control unit 154, and a clock generation unit 156. Note that the timing control unit 154 and the clock generation unit 156 are connected to the bus 100a. The digital image signal DVb output from the video processor 130 (FIG. 2) is input to the FIFO memory 152. The synchronization signal V / HSYNCb is input to the timing control unit 154 and the clock generation unit 156, and the dot clock signal DCLKb is input to the timing control unit 154.
[0046]
The timing control unit 154 generates a write control signal CTRW2, and writes the effective pixel data of the digital image signal DVb to the FIFO memory 152 based on the generated write control signal CTRW2. In addition, the timing control unit 154 generates a readout control signal CTRLR2 and reads out effective pixel data of the digital image signal DVc from the FIFO memory 152 based on the readout control signal CTRLR2.
[0047]
Write control signal CTRW2 is generated based on dot clock signal DCLKb and synchronization signal V / HSYNCb input to timing controller 154. The write control signal CTRW2 includes a dot clock signal DCLKb and a write enable signal WEN that enables writing of the digital image signal DVb to the FIFO memory 152. As will be described later, the write enable signal WEN is output only during a period in which valid pixels of the digital image signal DVb exist.
[0048]
The read control signal CTRLR2 is generated based on the dot clock signal DCLKc supplied from the clock generation unit 156 and the synchronization signal V / HSYNCc generated in the timing control unit 154. The synchronization signal V / HSYNCc is generated by sampling the synchronization signal V / HSYNCb input to the timing control unit 154 using the dot clock signal DCLKc. The read control signal CTRL 2 includes a dot clock signal DCLKc and a read enable signal REN that enables reading of the digital image signal from the FIFO memory 152. As will be described later, the read enable signal REN is output only during a period in which effective pixels are included in the digital image signal DVc.
[0049]
The clock generation unit 156 receives the synchronization signal V / HSYNCb, and outputs the dot clock signal DCLKc based on this synchronization signal. The dot clock signal DCLKc is generated in a PLL circuit (not shown) provided in the clock generator 156. In the present embodiment, the multiplication number of the PLL circuit is determined by the above-described equation (1) and set in advance by the CPU 100 via the bus 100a. As a result, the frequency of the output dot clock signal DCLKc is 129.8 MHz as shown in FIG.
[0050]
The FIFO memory 152 is a memory used for adjusting the horizontal blanking period of the input digital image signal DVb. The digital image signal DVb written in the FIFO memory 152 is read according to the dot clock signal DCLKc output from the timing control unit 154, and is output as the digital image signal DVc. At this time, as described in FIGS. 3B-2, C-2, and FIG. 4, the number of effective pixels and the synchronization period between the two digital image signals DVb and DVc are maintained, and the horizontal blanking period. The BPc is adjusted so as to be suitable for the liquid crystal panel 210. As shown in FIG. 6, the FIFO memory 152 in this embodiment operates as follows: a write control signal CTRW2 including a dot clock signal DCLKb and a write enable signal WEN, and a dot clock signal DCLKc and a read enable signal REN. Are controlled by a read control signal CTRL2 including the above. Alternatively, it may be controlled by designating an address.
[0051]
FIG. 7 is an explanatory diagram showing a write operation of the digital image signal DVb to the FIFO memory 152 and a read operation of the digital image signal DVc from the FIFO memory 152. FIG. 7A shows the horizontal synchronization signal HSYNCc output from the timing control unit 154 of FIG. 6, and is the same as FIG. 3C-1. FIG. 7B shows the digital image signal DVb input to the FIFO memory 152, which is the same as FIG. 3B-2. FIG. 7C shows the digital image signal DVc output from the FIFO memory 152, which is the same as FIG. 3C-2. FIG. 7D shows the relationship between the effective pixels of the digital image signal DVb written to the FIFO memory 152 and the effective pixels of the digital image signal DVc read from the FIFO memory 152. In FIG. 7D, the vertical axis indicates the number of pixels written to the FIFO memory 152 or the number of pixels read from the FIFO memory 152. The horizontal axis indicates time t. A straight line Lb indicates the cumulative number of effective pixels of the digital image signal DVb written to the FIFO memory 152, and a straight line Lc indicates the cumulative number of effective pixels of the digital image signal DVc read from the FIFO memory 152.
[0052]
As can be seen from FIGS. 7B and 7D, the effective pixels of the digital image signal DVb start to be written into the FIFO memory 152 at time t1, and the writing of all effective pixels of 1366 dots is completed at time t3. To do. As can be seen from FIGS. 7C and 7D, the effective pixels written in the FIFO memory 152 start reading at time t2, and reading of all effective pixels of 1366 dots ends at time t3. . Since there is a time of about 1.51 μs (= 5.10−3.59) between the time t1 and the time t2, about 172 dots (= 1.51 (μs) × 113.5 in this period. (MHz)) effective pixel data is written into the FIFO memory 152. In this way, a plurality of effective pixel data is stored in advance in the FIFO memory 152 and read out using the dot clock signal DCLKc having a larger frequency, thereby maintaining the number of effective pixels included in the digital image signal DVb. The ranking period can be increased (FIGS. 7B and 7C). Further, by storing a plurality of effective pixel data of the digital image signal DVb in the FIFO memory 152 in advance, the relationship between the two straight lines Lb and Lc as shown in FIG. 7D can be realized. That is, it is possible to realize a relationship in which the cumulative number of effective pixels output from the FIFO memory 152 (straight line Lc) does not exceed the cumulative number of effective pixels written to the FIFO memory 152 (straight line Lb).
[0053]
In FIG. 7D, for the sake of illustration, the effective pixel writing end time t3 of the digital image signal DVb and the effective pixel reading end time t3 ′ of the digital image signal DVc are substantially the same. Yes. However, in actuality, since the pixel data is once written to the FIFO memory 152 and then read out, the effective pixel writing end time t3 of the digital image signal DVb is at least the end of reading the effective pixels of the digital image signal DVc. It is earlier than time t3 ′.
[0054]
Incidentally, the writing start time t1 and the writing end time t3 of the effective pixels of the digital image signal DVb to the FIFO memory 152 are determined by the timing control unit 154 in FIG. The timing control unit 154 outputs the above-described write enable signal WEN between the write start time t1 and the write end time t3. The write start time t1 is, for example, the first effective pixel data from the time t0 when the rising edge of the horizontal synchronization signal HSYNCb (FIG. 3B-1) substantially the same as the horizontal synchronization signal HSYNCc shown in FIG. A predetermined period (t1 to t0) until the signal exists can be determined by counting using the number of pulses of the dot clock signal DCLKb. This period (t1-t0) is input to the timing controller 154 via the bus 100a. The write end time t3 may be a time when the number of pulses of the dot clock signal DCLKb is counted from the write start time t1 and the count reaches “1366”.
[0055]
On the other hand, the readout start time t2 and readout end time t3 ′ from the FIFO memory 152 of the effective pixels constituting the digital image signal DVc are also determined by the timing control unit 154 in FIG. The timing control unit 154 outputs the above-described read enable signal REN between the read start time t2 and the read end time t3 ′. The read start time t2 is, for example, a predetermined period (t2-t0) from the time t0 when the rising edge of the horizontal synchronization signal HSYNCc in FIG. What is necessary is just to determine by counting using the pulse number of the dot clock signal DCLKc output. Note that this period (t2-t0) is input to the timing control unit 154 via the bus 100a. Further, the reading end time t3 may be a time when the number of pulses of the dot clock signal DCLKc is counted from the reading start time t2 and the count reaches “1366”.
[0056]
When the effective pixels of the digital image signal DVb are written in the FIFO memory 152 and the effective pixels constituting the digital image signal DVc are read from the FIFO memory 152 in the relationship as shown in FIG. As shown in FIG. 4, the FIFO memory 152 requires a memory capacity of about 172 dots. This memory capacity is the minimum necessary memory capacity as can be seen from the relationship of FIG. That is, in FIG. 7D, the write end time t3 and the read end time t3 ′ are set to substantially the same time, but the read end time t3 ′ is relatively later than the write end time t3. In this case, the memory capacity required for the FIFO memory 152 becomes large. In general, the memory capacity of the FIFO memory 152 may be determined based on the relationship between the two digital image signals DVb and DVc.
[0057]
As described above, the blanking period adjustment circuit 150 determines the frequency of the dot clock signal when the digital image signal DVb output from the video processor 130 does not have a horizontal blanking period suitable for the liquid crystal panel 210. The horizontal blanking period is adjusted by changing. Therefore, in an image display device provided with such a blanking period adjustment circuit 150, it is possible to ensure a predetermined horizontal blanking period suitable for the image display unit and to successfully execute processing necessary for the horizontal blanking period. It becomes possible.
[0058]
E. Variation of blanking period adjustment circuit:
FIG. 8 is an explanatory diagram showing a modification of the blanking period adjustment circuit. The blanking period adjustment circuit 150a in FIG. 8 has a configuration in which a selector 351 and a blanking period determination unit 353 are added to the blanking period adjustment circuit 150 shown in FIG. Note that the blanking period determination unit 353, the timing control unit 154, and the clock generation unit 156 are connected to the bus 100a.
[0059]
In FIG. 8, the digital image signal DVb input to the blanking period adjustment circuit 150 a is input to the selector 351 and the FIFO memory 152. The digital image signal DVb input to the FIFO memory 152 is input to the selector 351 as the digital image signal DVc ′ via the FIFO memory 152. The selector 351 selects one of the two input digital image signals DVb and DVc ′ and outputs it as the digital image signal DVc. The selection operation of the selector 351 is controlled by the selection signal SEL2 output from the blanking period determination unit 353.
[0060]
The blanking period determination unit 353 determines whether the digital image signal DVb input to the blanking period adjustment circuit 150a has a horizontal blanking period BPb suitable for the liquid crystal panel 210 (FIG. 2). Specifically, based on the horizontal synchronization signal HSYNCb input to the blanking period determination unit 353, the dot clock signal DCLKb, and the number of effective pixels included in the digital image signal DVb input via the bus 100a, The horizontal blanking period BPb is determined. That is, by counting the number of pulses of the dot clock signal DCLKb generated within one period of the horizontal synchronization signal HSYNCb, the number of horizontal dots included in one horizontal synchronization period can be obtained. Further, the number of blank dots can be obtained from the number of horizontal dots and the number of effective pixels. A horizontal blanking period BPb is obtained from the number of blank dots and the dot clock signal DCLKb. By comparing the horizontal blanking period BPb thus obtained with the horizontal blanking period required by the liquid crystal panel 210 (FIG. 2), the digital blanking period BPb suitable for the liquid crystal panel 210 is obtained. It is possible to determine whether or not Note that the horizontal blanking period required by the liquid crystal panel 210 is preset by the CPU 100 via the bus 100a.
[0061]
When the blanking period determination unit 353 determines that the digital image signal DVb has a horizontal blanking period BPb suitable for the liquid crystal panel 210, it is not necessary to adjust the digital image signal DVb. Therefore, in this case, the blanking period determination unit 353 outputs the selection signal SEL2 for selecting the digital image signal DVb in the selector 351. The selector 351 selects the digital image signal DVb according to the selection signal SEL2, and outputs it as the digital image signal DVc. At this time, the timing control unit 154 outputs the input synchronization signal V / HSYNCb as it is as the synchronization signal V / HSYNCc, and outputs the input dot clock signal DCLKb as it is as the dot clock signal DCLKc.
[0062]
On the other hand, if the blanking period determination unit 353 determines that the digital image signal DVb does not have a horizontal blanking period BPb suitable for the liquid crystal panel 210, the digital image signal DVb needs to be adjusted. . In this case, the blanking period determination unit 353 outputs a selection signal SEL2 for selecting the digital image signal DVc ′ via the FIFO memory 152 in the selector 351. The selector 351 selects the digital image signal DVc ′ according to the selection signal SEL2 and outputs it as the digital image signal DVc.
[0063]
If it is determined that the digital image signal DVb does not have a horizontal blanking period BPb suitable for the liquid crystal panel 210, the blanking period determination unit 353 outputs a clock frequency control signal CTRF. The clock frequency control signal CTRF is a signal for controlling the frequency of the dot clock signal DCLKc ′ output from the clock generator 156. The clock generator 156 outputs a dot clock signal DCLKc ′ having a frequency such that the horizontal blanking period BPc of the digital image signal DVc is a period suitable for the liquid crystal panel 210 in accordance with the clock frequency control signal CTRF. Specifically, the frequency of the dot clock signal DCLKc is determined by changing the setting of the multiplication number of the horizontal synchronization signal HSYNCb input to the PLL circuit (not shown) in the clock generation unit 156. That is, the clock frequency control signal CTRF gives a multiplication number for determining a frequency that can secure a desired horizontal blanking period while maintaining the number of effective pixels included in the digital image signal DVb. Signal. This multiplication number (the frequency of the dot clock signal DCLKc) is determined according to the aforementioned equation (1). If the dot clock signal DCLKc ′ generated in this way is used, the digital image signal DVc having an appropriate horizontal blanking period BPc can be output from the FIFO memory 152. At this time, the timing controller 154 outputs the dot clock signal DCLKc ′ input from the clock generator 156 as the dot clock signal DCLKc, and samples the input synchronization signal V / HSYNCb with the dot clock signal DCLKc ′. The signal obtained by this is output as the synchronization signal V / HSYNCc.
[0064]
As described above, the blanking period adjustment circuit 150a of this embodiment includes the blanking period determination unit 353. Therefore, it can be determined whether or not the digital image signal DVb input to the blanking period adjustment circuit 150a has a blanking period suitable for the liquid crystal panel 210. Thus, the blanking period is adjusted only when the blanking period of the digital image signal DVb is not suitable for the liquid crystal panel 210, and when it is suitable, the blanking period can be omitted. Some liquid crystal panels do not require a blanking period. In this case, the blanking period adjustment circuit 150a adjusts the relationship between the horizontal synchronizing signal HSYNCb and the digital image signal DVb while maintaining one horizontal synchronizing period, and makes the blanking period BPc smaller. Good. At this time, the dot clock signal DCLKc ′ may be a clock signal having a small frequency so as to sample all the effective pixel data in approximately one horizontal synchronization period.
[0065]
The present invention is not limited to the above-described examples and embodiments, and can be implemented in various modes without departing from the gist thereof. For example, the following modifications are possible.
[0066]
(1) In the above embodiment, the video processor 130 and the frame memory 140 as the second image signal adjustment unit are separately packaged with the blanking period adjustment circuits 150 and 150a as the first image signal adjustment unit. For example, the case where an existing circuit is used as the second image signal adjustment unit has been described. However, the present invention can also be applied to the case where the first and second image signal adjustment units are packaged together. That is, when a PLD (programmable logic device) is used as the first image signal adjustment unit, a relatively easy design in which the configuration of the second image signal adjustment unit is added to the existing configuration. By changing, it is possible to obtain a PLD including the first and second image signal adjustment units in one package.
[0067]
(2) In the above embodiment, the image display device including the liquid crystal panel 210 has been described. However, the present invention is applied to various image display devices in which the horizontal blanking period of the image signal is not suitable for the image display unit. Can do. That is, the image display unit is not limited to a liquid crystal panel, and a CRT, a PDP (plasma display panel), or the like can also be applied. Further, the present invention can also be applied to a projection display device that is an embodiment of an image display device. In this case, a liquid crystal panel, a micromirror light modulator, or the like can be used as the image display unit. For example, a DMD (digital micromirror device) (trademark of TI) can be used as the micromirror light modulator.
[0068]
(3) In the above embodiment, a part of the configuration realized by hardware may be replaced with software.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram illustrating an image signal input to an image display unit and a horizontal synchronization signal synchronized with the image signal.
FIG. 2 is an explanatory diagram showing an electrical configuration of an image display apparatus as an embodiment of the present invention.
FIG. 3 is an explanatory diagram showing the relationship between three types of digital image signals DVa, DVb, DVc and their horizontal synchronization signals HSYNCa, HSYNCb, HSYNCc;
4 is an explanatory diagram showing values such as a horizontal synchronization period and a blanking period of the three types of digital image signals DVa, DVb, DVc shown in FIG. 3; FIG.
5 is an explanatory diagram showing an internal configuration of a video processor 130. FIG.
6 is an explanatory diagram showing an example of an internal configuration of a blanking period adjustment circuit 150. FIG.
7 is an explanatory diagram showing a write operation of the digital image signal DVb to the FIFO memory 152 and a read operation of the digital image signal DVc from the FIFO memory 152. FIG.
FIG. 8 is an explanatory diagram showing a modification of the blanking period adjustment circuit.
[Explanation of symbols]
100 ... CPU
100a ... Bus
110: Video decoder
120 ... Sync separation circuit
122 ... AD converter
130: Video processor
131: Sampling clock generator
132: Data selector
134: Control unit
136: Write / read control unit
140: Frame memory
150, 150a ... Blanking period adjustment circuit
152 ... FIFO memory
154: Timing control unit
156: Clock generation unit
200 ... Liquid crystal panel drive circuit
210 ... Liquid crystal panel
351 ... Selector
353 ... Blanking period determination unit
BP, BPa, BPb, BPc ... Horizontal blanking period
DP ... Display period

Claims

An image display device,
A first image signal adjustment unit for adjusting an input pre-adjustment image signal and outputting an adjusted image signal;
An image display unit for displaying an image based on the adjusted image signal;
With
The first image signal adjustment unit includes:
When the horizontal blanking period of the pre-adjustment image signal is smaller than a predetermined period, the frequency of the dot clock signal for sampling the pre-adjustment image signal is increased, so that the horizontal synchronization period of the pre-adjustment image signal and the horizontal An image display device, wherein the horizontal blanking period of the pre-adjustment image signal is adjusted to be equal to or longer than the predetermined period while maintaining the number of effective pixels.

The image display device according to claim 1,
The first image signal adjustment unit includes:
When the horizontal blanking period of the pre-adjustment image signal is equal to or longer than the predetermined period, the pre-adjustment image signal is output as the adjusted image signal without adjusting the horizontal blanking period. An image display device.

The image display device according to claim 1, further comprising:
A second image signal adjustment unit that adjusts an input original image signal and outputs the pre-adjustment image signal for input to the first image signal adjustment unit;
The second image signal adjustment unit includes:
An image display device that adjusts a horizontal synchronization period and a horizontal effective pixel number of the original image signal and outputs the pre-adjustment image signal.