JP3645478B2

JP3645478B2 - Control data string encoding method and apparatus

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Publication number: JP3645478B2
Application number: JP2000307039A
Authority: JP
Inventors: ミルザパーベッツ
Original assignee: ルーセントテクノロジーズインコーポレーテッド
Priority date: 1999-10-06
Filing date: 2000-10-06
Publication date: 2005-05-11
Anticipated expiration: 2020-10-06
Also published as: JP2001186028A

Description

【０００１】
【発明の属する技術分野】
本発明は、伝送システムに使用されるデータ符号化およびデータ復号化に関し、特に、符号器用サーボブロック符号、および、復号器と同時に使用される最尤検出器のための関連トレリスに関する。
【０００２】
【従来の技術】
一般に、多くのディジタル伝送システムは、最尤列検出を用いて、記号列で表される（各記号はビットグループで構成される）ディジタルデータの検出を強化している。記号ビットは、伝送（通信）チャンネルを介して、信号として伝送されるが、通常、その伝送チャンネル内で、伝送信号に雑音が付加される。例えば、磁気記録システムでは、先ず、データを記号ビットに符号化し、それが磁気媒体に記録される。磁気媒体へのデータ書込み、データ記憶、および磁気媒体からのデータ読取りは、結合周波数応答を有する伝送チャンネルと見なすことができる。信号は、次に、記憶データ（記憶記号ビット）を表すサンプル信号（すなわち、出力サンプル列）として、磁気媒体から読み取られる。ディスク駆動機構磁気記録システムでは、磁気媒体（ディスク）上のトラックからデータを読取り、検出している。各トラックは、ユーザ（「読取り」）データセクタ、および、読取りセクタ間に汲み込まれたシステム専用制御（例えば「サーボ」）データセクタを含んでいる。サーボデータセクタは、サーボデータを記憶している。サーボデータとは、１）トラック探索（シークモード時）用として、および２）磁気媒体のトラック上への読取りヘッドの位置付け用として、記録システムが使用する制御データの一形体である。従来技術による磁気記録システムには、記憶されているサーボデータの検出用として、ディジタル信号処理を用いているシステムと、アナログ技法を用いているシステムとがある。
【０００３】
図１は、磁気記録システム１００のサーボ処理を示している。サーボデータの一部を、サーボデータ符号器１０１（図の１／Ｎ符号器）が受け取り、それを、レート１／Ｎ符号を用いて符号化している。レート１／Ｎ符号については後述する。サーボデータの符号化されない残りの部分および符号化された部分は、磁気書込みヘッド１０２によってさらに処理され、磁気媒体１１０に記録される。磁気読取りヘッド１０３は、磁気記録媒体１１０からの情報を、アナログ信号として読み取っている。
【０００４】
図２は、サーボデータを、磁気記録媒体１１０のサーボデータセクタに記録するフォーマットを示す。サーボデータにプリアンブル２０１を持たせることができる。プリアンブルはビットの列で、そこからタイミング情報および利得情報が回復される。タイミング情報および利得情報は、磁気読取りヘッド１０３が、磁気媒体１１０のトラックから供給される入力アナログ信号に比例した利得および位相同期を得ることを可能にしている。また図２には、バーストデータを含むバースト復調欄２０４が示されている。バーストデータを磁気読取りヘッド１０３が使用して、磁気読取りヘッド１０３がトラックの中心の真上に位置付けされたか否かを検出することができる。
【０００５】
プリアンブル２０１の次に、符号化されたサーボアドレスマーク（ＳＡＭ）２０２を続け、さらに、サーボセクタ用の符号化されたグレイデータ２０３をその後に続けることができる。ＳＡＭ２０２は、サーボデータを含むセクタを識別するための所定のビットパターンから成っており、磁気記録媒体１１０からトラック／セクタの読取り用として磁気読取りヘッド１０３が使用するフレーム指示クロックのリセット用として使用することができる。グレイデータ２０３は、磁気記録媒体のトラック番号およびシリンダ情報を表し、磁気読取りヘッド１０３が使用して、シークモード時における隣接トラック読み取り時のエラーを避けることができる。通常、ＳＡＭ２０２およびグレイデータ２０３は、磁気記録媒体１１０に記録される前に、記号ビット列として符号化されるサーボデータの一部である。
【０００６】
図１に戻る。磁気読取りヘッド１０３は、出力チャンネルサンプルとして記録され、符号化されたサーボデータを表すサンプル値アナログ信号を提供供給することができる。「出力チャンネルサンプル」という用語は、そのデータが、周波数応答の一形態（メモリ）を有する伝送チャンネル（例えば、磁気媒体１１０）を通過してきたことを示している。この型式の伝送チャンネル（恐らく、後段の等化器の周波数応答を含んでいる）を、部分応答チャンネルと呼ぶことができる。符号化されたサーボデータを表しているこのデータには、その信号が伝送チャンネルの周波数応答を通過することによって付加される雑音成分およびひずみ成分が含まれている。伝送チャンネルの周波数応答の変化、あるいは、磁気読取りヘッド１０３の回路の周波数応答特性を部分的に修正するために、出力チャンネルサンプルは、等化器１０４に印加され、次に、その等化された出力チャンネルサンプルが、部分応答最尤（ＰＲＭＬ）検出器１０５に印加される。
【０００７】
ＰＲＭＬ検出器１０５は、アルゴリズム、例えばビタビアルゴリズム（ＶＡ）を用いて、符号化されたＳＡＭ２０２およびグレイデータ２０３を表す記号ビット列を、出力チャンネルサンプルから検出している。サーボデータ復号器１０６（図の１／Ｎ復号器）は、ＰＲＭＬ検出器１０５から、検出された記号列を受け取り、その記号ビット列を復号化して、サーボデータを復元している。図１には、バースト復調器１０７も示されており、等化器１０４から供給される等化出力チャンネルサンプルから、バースト復調データを引き出している。
【０００８】
ＳＡＭ２０２およびグレイデータ２０３は共に、サーボデータ符号器１０１によって、各入力ビットをＮ個の出力記号ビットにマッピングすることによって符号化され、（１／Ｎ）の符号化レートを与えている。例えば、従来技術による二位相バイフェーズ符号では、“１”を“１１００”列にマップし、“０”を“００１１”列にマップしている。このような二位相バイフェーズ符号のレートは（１／４）である。この二位相バイフェーズ符号については、例えば、米国特許第５，６６１，７６０号に記載されている。符号化レート（１／Ｎ）が“１”に近づくほど、サーボデータ記録時に符号化プロセスによってもたらされる冗長性が小さくなり、したがってフォーマットオーバヘッドが小さくなる。
【０００９】
ＰＲＭＬ検出器１０５に使用されるビタビアルゴリズム（ＶＡ）は、有限状態の状態列に対する最大の後部評価、すなわち、雑音中に観察される離散時間マルコフ過程を提供する。受け取ったチャンネル出力サンプル列に付加雑音で崩壊した信号を与えると、ＶＡは、受け取ったチャンネル出力サンプル列に「最も近い」記号ビット列を探索する。ＶＡの場合、その「最も近い」は、予め定義された距離に比例している。知られているように、付加ホワイトガウスノイズ（ＡＷＧＮ）を有する通信チャンネルでは、ＶＡは、最適かつ最尤列検出アルゴリズムである。ＶＡは、時間の単位増分（すなわち、クロックサイクル）毎に受け取る出力チャンネル記号の各々に対して、可能状態（受け取った列中の記号ビットの一部）に対応するトレリスを形成する。通常、トレリス内における状態間の変化は、トレリス線図で表され、その中では、状態に対するビット数（出力チャンネルサンプルおよび検出された記号ビットに対応する）は、部分応答チャンネルのメモリに等しい。変化は、予め定義された距離に従って「重み付け」され、ユークリッド距離を、トレリス構造に対する距離として使用することができる。
【００１０】
図３は、メモリ長さが３の部分的応答チャンネル（例えば、応答が１＋Ｄ−Ｄ²−Ｄ³のＥＰＲ４チャンネル）用に使用される８状態トレリスを示す。左側の列３０１の３ビット状態ｄ（ｎ−３，ｊ），ｄ（ｎ−２，ｊ），ｄ（ｎ−１，ｊ）は、その前のクロックサイクル時におけるＰＲＭＬ検出器１０５内のチャンネルサンプルに対する状態記号ビットを表し、右側の列３０２の３ビット状態ｄ（ｎ−２，ｋ），ｄ（ｎ−１，ｋ），ｄ（ｎ，ｋ）は、現在クロックサイクルにおけるチャンネルサンプルに対する状態記号ビットを表している。この表記法の場合、“ｄ（ｎ−１，ｊ）”のｊは、時間（ｎ−１）におけるトレリス内での状態（すなわち、左側の列３０１の状態の１つ）であり、“ｄ（ｎ，ｋ）”のｋは、時間ｎにおける状態（すなわち、右側の列３０２の状態の１つ）である。右側の列３０２の状態記号ビットｄ（ｎ，ｋ）は、時間ｎにおいて受け取った現在の出力チャンネルサンプルに対応している。
【００１１】
左右の列３０１および３０２の状態を結んでいる、ブランチと呼ばれる各ラインは、その前のトレリスの状態（すなわち、その前のトレリスフェーズの状態）から現在トレリスの状態（すなわち、現在トレリスフェーズの状態）への変化を表している。ブランチは、トレリスを通る可能経路の一部であり、複数の経路を含むことができる。例えば、一本のブランチが、左側の列３０１の状態＃０（“０００”）（状態の原点）と、右側の列３０２の状態＃０（“０００”）とを結んでいる。このブランチは、現在チャンネルサンプルｄ（ｎ，０）を、“０”記号として識別するだけでなく、時間ｎまでにＰＲＭＬ検出器１０５が受け取った記号ビット列を表す経路に対する検出器の潜在判断を表している。また、一本のブランチが、状態＃４（“１００”）と、状態＃０（“０００”）とを結んでおり、これは、状態の原点が、今度は“１００”であることを除き、チャンネルサンプルｄ（ｎ，０）が“０”記号であることに対する潜在判断を表している。したがって、前の状態から分岐している２本の経路が、現在の状態“０００”を通過している。
【００１２】
同様に、２本のブランチが、現在トレリスフェーズの他の状態の各々を通過している。 “０”で終わる全ての行先状態ｋは、状態ｋを通る経路に対して、ｄ（ｎ，ｋ）が“０”記号であることを表し、“１”で終わる全ての行先状態ｋは、状態ｋを通る経路に対して、ｄ（ｎ，ｋ）が“１” 記号に等しいことを表している。通常、異なる可能な経路を、Ｐ状態トレリスによって表すことができる。ここで、Ｐ＝２^Qであり、Ｑは状態長さ（すなわち、部分応答チャンネルのメモリ長さ）に等しい整数である。応答が１＋Ｄ−Ｄ²−Ｄ³であり、状態が３ビットであるＥＰＲ４チャンネルの場合、２³＝８状態トレリスが必要である。応答が１＋２Ｄ−２Ｄ³−Ｄ⁴であり、状態が４ビットのＥＥＰＲ４チャンネルでは、２⁴＝１６状態トレリスが必要である。
【００１３】
ＶＡは、受け取った記号ビット列に対応するトレリスを通る経路を検出するために、３つのステップを反復して実行する。先ず、トレリスに対するブランチ距離が、現在状態について計算され、次に、各状態距離（ｓｍ、これについては以下で定義する）に対する更新値が、全ての状態について計算され、最後に、残存経路が決定される。残存経路は、ユークリッド距離に従って、受け取った雑音中の記号ビット列に最も近い所定の状態に入る記号ビット列を表している。ある状態変化に対するブランチ距離は、受け取った出力チャンネルサンプル（ｙｒ［ｎ］）と、その変化に対応する理想チャンネル出力サンプル（ｙｉ［ｎ］）との間のユークリッド距離として定義される。受け取った最も有望な列全体を計算するために、ＶＡは、全ての状態の状態距離を反復して計算し、更新し、複数の状態変化の中から最短の経路距離を提供している。
【００１４】
上記ＶＡの場合、与えられた変化のブランチ距離ｂｍ（ユークリッド距離）は、受け取った雑音を含む出力チャンネルサンプルｙｒ［ｎ］および理想出力チャンネルサンプルｙｉ［ｎ］に関する尤度関数の負の対数として定義される。したがって、典型的なＶＡアルゴリズムの場合、時間ｎ−１におけるｊ番目の状態から、時間ｎにおけるｋ番目の状態への変化に対するブランチ距離ｂｍ（ｊ，ｋ，ｎ）は、次の方程式（１）で与えられる。
ｂｍ（ｊ，ｋ，ｎ）＝−ｌｎｆ（ｙｒ［ｎ］−ｙｉ［ｎ］）（１）
ここで、ｙｉ［^*］は、ｊ番目の状態からｋ番目の状態への変化に対応する理想チャンネル出力サンプルを表し、ｆ（^*）は、ガウス形雑音列の確率密度関数を表す。
【００１５】
各々の状態に対する加算／比較／選択（ＡＣＳ）演算により、その前に計算された２つの原点状態ｊおよびｂの状態距離、および、現在状態ｋに到達するこれらの状態の２本のブランチのブランチ距離に基づいて、最短状態距離ｓｍが決定される。したがってＡＣＳ演算は、時間ｎにおける状態ｋの状態距離ｓｍを決定している。状態距離ｓｍは、次の方程式（２）で表すことができる。
sm(k,n) = min((sm(j,n~1) + bm(j,k,n)), (sm(b,n~1) + bm(b,k,n))) （２）
ここで、ｊおよびｂは、２つの可能な原点状態を表し、sm(j,n-1)およびsm(b,n-1)は、その前の時間（n-1）における原点状態の状態距離を表し、bm(j,k,n)は、時間ｎにおいて状態ｊとｋを結んでいるブランチのブランチ距離を表し、 bm(b,k,n)は、時間ｎにおいて状態ｂとｋを結んでいるブランチのブランチ距離を表す。
【００１６】
ＶＡは、トレリスを通して記号ビット列あるいは経路を決定することにより、最尤列を検索し、最短経路距離を提供している。異なる可能経路を検討する場合、この経路距離は単に、トレリスのフェーズを通る経路が出会う、異なるブランチのブランチ距離を累積したものにすぎない。与えられた状態の状態距離は、経路が、ある特定時間における与えられた状態を含んでいる場合、その特定時間における経路距離である。
【００１７】
図４は、一対の経路（ブランチ）に対する、従来技術によるＡＣＳ演算の実施態様（ＡＣＳと呼ばれる）を示す。加算器４０４および４０５がそれぞれ、異なる経路毎に、時間ｎ−１における状態距離と時間ｎにおけるブランチ距離の和（経路和と呼ばれる）をもたらしている。比較器４０１がその経路和を比較し、どの経路和が最小値であるかを示す出力信号をもたらす。マルチプレクサ（ＭＵＸ）４０２が、比較器４０１の出力信号に基づいて、現在クロックサイクル（時間ｎ）に対する状態距離ｓｍとして、最小値の経路和を選択する。
【００１８】
各々のブランチは、記号ｄ（ｎ，ｋ）に対する１つの判断に対応し、その記号は、一方のブランチに対して“０”であり、もう一方のブランチに対しては“１”である。また、１本のブランチを他のブランチに対して選択する判断は、理想出力チャンネルサンプルｙｉ［ｎ］の値に対する判断に対応している。時間ｎにおいて、理想出力チャンネルサンプルは、ｙｉ［ｊ，ｋ，ｎ］またはｙｉ［ｂ，ｋ，ｎ］のいずれかである。ここで、ｙｉ［ｊ，ｋ，ｎ］は、状態ｊから状態ｋへ向かう理想出力チャンネルサンプルｙｉ［ｎ］を表す。ブランチ距離は、方程式（１）すなわち、bm(j,k,n) = (yr[ｎ]−yi[j,k,n])²および bm(b,k,n) = (yr[ｎ]−yi[b,k,n])²から計算される。ここで、yr[ｎ]は、時間ｎにおける受け取った出力チャンネルサンプルを表す。ＭＵＸ４０３は、同様に比較器４０１の出力信号に基づいて、現在記号ｄ（ｎ，ｋ）に対する仮の判断として、“０”または“１”（ブランチの記号値に対応）のいずれかを選択している。したがって、各々の状態に対して、比較器４０１は、現在クロックサイクルに対する最小の状態距離を選択し、かつ、記録およびシフトのための経路メモリ内の現在データビットｄ（ｎ，ｋ）に対する仮の判断を提供している。
【００１９】
検出器の動作（すなわち、トレリスの状態間の変化）を、単一クロックサイクルに対して、図３および図４に照らして説明する。複数のクロックサイクルの場合、図３に示す基本トレリスを繰り返すことによってトレリスが拡張される。トレリスフェーズの各状態は、対応するＡＣＳユニットを備えている。各々のクロックサイクルの間に、トレリスフェーズの対応する状態に対する組合せＡＣＳユニットは、Ｐ＝２^Qビット（すなわち、ｄ（ｎ，ｋ），（ｋ＝０，．．．，Ｐ−１））だけ、経路メモリ内へシフトする。いくつかの判断遅延の後、ＰＲＭＬ検出器１０５が、このメモリを通る可能経路の１つが最小経路距離を有し、したがって受け取った記号ビットの最も有望な列に対応するように、最終判断を形成する。
【００２０】
【発明が解決しようとする課題】
本発明は、制御データ信号を符号化し、検出し、復号化するシステムのための回路および方法に関するものである。制御データは、制御データのＭデータビットブロックとＮ記号ビットブロック間をマップするレートＭ／Ｎ符号に基づいて、符号化され、復号化される。Ｎ記号ビットブロックは、制御データブロックを表す記号を形成している。ここで、Ｍは２以上の整数であり、ＮはＭより大きい整数である。制御データは、記録に引き続づいてその媒体から情報を受け取るために使用される。本発明の実施形態によれば、符号化には、制御データ列のＭビットブロックのＮ記号ビットブロックへのマッピング、および、Ｎ記号ビットの記憶が包まれている。
【００２１】
【課題を解決するための手段】
典型的な実施形態によれば、Ｎ記号ビットブロック列は、媒体から読み取った、情報を表すチャンネルサンプル列から生成される。さらに、この実施形態では、チャンネルサンプル列の連続する部分が、トレリスの順次状態間の変化として受け取られ、チャンネルサンプル列がＮ記号ビットブロック列に対応している。トレリスフェーズセットおよび強制フェーズセットは、連続する状態、すなわちＮチャンネルサンプルブロックに対応するトレリスフェーズセットに同期化されている。トレリスフェーズセットの状態を通る経路は、最尤検出アルゴリズムに従って決定される。状態の経路は、受け取ったＮ記号ビットブロックに対応し、各々のトレリスフェーズに対して、対応する強制フェーズが、必要に応じて、トレリス内の状態間の変化に対する強制判断を、最尤検出アルゴリズムに提供している。強制判断は、レート（Ｍ／Ｎ）符号の制約に基づいている。
【００２２】
他の典型的実施形態によれば、記号ビット列は、媒体から読み取ったチャンネルサンプル列から生成されており、記号ビットは、媒体から次に受け取る情報のために使用される制御データ列を表している。Ｎ記号ビットブロックが、制御データのＭビットブロックに適用されるレート（Ｍ／Ｎ）符号に基づいて形成された各々のＮ記号ビットブロックと共に受け取られる。各々のＮ記号ビットブロックは、レート（Ｍ／Ｎ）符号に基づいてＭビットブロックにマップされ、制御データ列を生成する。
【００２３】
【発明の実施の形態】
本発明の典型的な実施形態によれば、サーボデータは、レート（Ｍ／Ｎ）符号を用いてブロック符号化される。ここで、Ｍは２以上の整数を表し、ＮはＭより大きい整数を表す。この実施形態では、サーボデータは、ブロック符号化あるいはブロック復号化される（すなわち、符号は、ＭビットとＮ記号ビットグループ間のマッピングである）。本明細書で説明する好ましい実施形態の場合、符号化プロセスおよび復号化プロセスに対して、レート（２／６）符号およびレート（２／８）符号の２つの符号について説明されている。本発明による符号化は、レート（Ｍ／Ｎ）符号を用いたブロック符号化特性により、検出器に対してより大きい符号化利得を提供することができる。本発明の幾つかの典型的実施形態によれば、ビタビアルゴリズムを用いた検出器のような、強制、最尤、部分応答（ＰＲＭＬ）検出器は、検出された符号化サーボデータ値に対する判断を強制するために、ブロック符号の特性を使用することができる。強制ＰＲＭＬ検出器は、伝送チャンネルから受け取る出力チャンネルサンプルに対応する状態間の状態変化の各々に対して、判断を強制することができる。伝送チャンネルから受け取る出力チャンネルサンプルは、本発明のレートＭ／Ｎ符号に従って符号化されたサーボデータを表している。
【００２４】
本明細書では、本発明の典型的な実施形態を、サーボデータセクタのサーボデータ符号化および復号化用として、磁気記録システムに使用されている形態が説明されている。当分野の技術者には明らかなように、本明細書で説明する技法を、光記録システムなど、ＰＲＭＬ検出器を使用している他の型式のデータ伝送システムにおける符号化および復号化用として拡張することができる。また、本発明を、一般的に、異なるレート符合を用いた符号化プロセスおよび復号化プロセスに拡張することができるため、本発明は、本明細書で説明する２つの符号に制限されるものではない。
【００２５】
図５は、本発明による典型的なサーボデータ記録システム５００を示す。サーボデータ記録システム５００は、サーボデータブロック符号器５０１、任意選択等化器５０３、強制ＰＲＭＬ検出器５０４、強制論理５０６およびサーボデータブロック復号器５０５を包含している。符号化されたサーボデータは、通常、符号化されたユーザデータ、システムタイミング、利得情報、および、システム５００が使用するその他の周辺情報と共に伝送チャンネル５０２を通過する。
【００２６】
伝送チャンネル５０２は、磁気媒体あるいは光ディスクなど、情報を記録する媒体を含んでいる。サーボデータ記録システム５００は、システム５００による媒体からの情報の読取りを可能にするために、システム５００が使用する制御データを受け取る。制御データは、伝送チャンネル５０２の媒体にも記録される。本明細書で説明する典型的実施形態の場合、制御データは、媒体上のトラック／セクタ探索および位置決めのための磁気読取りヘッド用サーボに使用されるサーボデータである。当分野の技術者には明らかなように、本発明は、磁気記録システム用サーボデータに制限されるものではなく、他のシステム用サーボデータにも使用することができる。そのようなシステムには例えば光システムがあり、光システムでは、制御データを用いて、光ディスク用レーザベース読取り操作と類似の機能を制御している。
【００２７】
サーボデータ記録システム５００は、サーボデータ語列を受け取る。サーボデータ語列は、符号化されるサーボデータを含み、また、記録媒体に直接記録されるサーボデータを含むことができる。サーボデータブロック符号器５０１（図の（Ｍ／Ｎ）ブロック符号器）は、符号化するデータ語ａ列を受け取る。各データ語ａの語長はＭである。データ語列は、符号化（例えば、サーボアドレスマーク（ＳＡＭ）およびグレイデータ）されるサーボデータを表している。サーボデータブロック符号器５０１は、各データ語列ａにレート（Ｍ／Ｎ）ブロック符号を付加して、対応する長さＮの符号語ｚを形成する。このブロック符号化プロセスが、ブロック境界で画定される記号ビットブロックを形成している。次に、符号語ｚ列は、磁気記録チャンネルあるいは光記録チャンネルなどの伝送チャンネル５０２を介して、信号として伝送される。伝送チャンネル５０２および等化器５０３は、メモリ付き部分（周波数）応答を有しており、例えば、磁気記録媒体のＥＰＲ４あるいはＥＥＰＲ４である。伝送チャンネル５０２は、記録媒体の特性の他に、予備符号化複合周波数特性、書込み／読取りヘッド移動機能、信号等化、および、符号語ｚ列を表すアナログ信号に適用されるフィルタリングプロセスを表すことができる。
【００２８】
伝送チャンネル５０２を通過した後、伝送された符号語ｚ列を表す信号が、伝送チャンネル５０２から読取られ、出力チャンネルサンプル列として供給される。出力チャンネルサンプル列は、任意選択等化器５０３で等化され、サンプルｙｒが供給される。任意選択等化器５０３は、記録チャンネル特性、あるいは、信号が通過するシステム５００の実施態様に固有の他のデバイス周波数特性の変化を修正している。
【００２９】
等化された出力チャンネルサンプルｙｒ列は、その出力チャンネルサンプルｙｒ列から各符号語ｚを検出する強制部分応答最尤（ＰＲＭＬ）検出器５０４に印加される。強制ＰＲＭＬ検出器５０４は、ビタビアルゴリズム（ＶＡ）を使用することができる。出力チャンネルサンプルｙｒ列は、強制論理５０６でも受け取られ、符号化されたサーボデータの始まりを検出し、ＶＡをブロック符号化プロセスに同期化し、強制信号ＦＳを生成している。強制信号ＦＳは、レート（Ｍ／Ｎ）符号の制約およびブロック符号化プロセスに同期化したＶＡのトレリスフェーズに基づいて生成される。強制は、強制信号ＦＳを用いて、例えば、強制ＰＲＭＬ検出器５０４が用いるＶＡのトレリスを枝刈りすることによって、現在検出出力チャンネルサンプルに対応する符号語ｚの記号ビットに対する判断を強制することができる。ＶＡのトレリスを枝刈りする方法を次に説明する。
【００３０】
レート（Ｍ／Ｎ）符号
図５のサーボデータブロック符号器５０１のような符号器は、入力データ語ａを、出力符号語ｚにマップする。Ｍビットの入力データ語ａを、要素ａ（１）、ａ（２）、．．．、ａ（Ｍ）、として定義すると、その入力データ語ａを、要素ｚ（１）、ｚ（２）、．．．、ｚ（Ｎ）で定義されるＮ記号ビットの出力符号語ｚにマップする論理方程式のセットを引き出すことができる。例えば、レート（２／６）符号は、ａ＝“００”をｚ＝“０００１１１”に、ａ＝“１１”をｚ＝“１１１０００”に、ａ＝“０１”をｚ＝“１１００１１”に、ａ＝“１０”をｚ＝“００１１００”にマップする。このマッピングは、レジスタおよび論理方程式にしたがって動作する、組合わせ論理回路を用いて実施することができる。表１は、レート（２／６）符号およびレート（２／８）符号に対して実施することができる典型的なマッピングのための論理方程式を示す。ここで、“！”は論理相補演算を表す。

【００３１】
図６Ａに示すような符号化回路を用いて、表１に示すレート（２／６）符号に対する符号化論理方程式を実施することができる。データ語ａの要素ａ（１）およびａ（２）は、２ビットレジスタ６０１によって逐次受け取られる。要素ａ（１）およびａ（２）は、データ語クロックに合致して、２ビットレジスタ６０１から並列で供給することができる。ａ（１）およびａ（２）の補数が、それぞれインバータ６０４および６０３から供給される。要素ａ（１）、！ａ（１）、ａ（２）および！ａ（２）が、６ビットレジスタ６０２の対応するステージに並列に供給される。６ビットレジスタ６０２の内容が、要素ｚ（１）、ｚ（２）、ｚ（３）、ｚ（４）、ｚ（５）およびｚ（６）に対応する。要素ｚ（１）、ｚ（２）、ｚ（３）、ｚ（４）、ｚ（５）およびｚ（６）は、符号語クロックに合致して、６ビットレジスタ６０２から逐次供給し、出力符号語ｚをもたらすことができる。
【００３２】
図５のサーボデータブロック復号器５０５のような復号器は、符号語ｚの要素を、要素ｘ（１）ないしｘ（Ｍ）を有する復号化されたデータ語ｘの要素にマップする。好ましいことに、ｘの要素はａの要素に対応しているが、例えば、伝送チャンネル内の雑音によって生じるエラーを含んでいる。符号器と同様の方法で、論理方程式のセットを用いて、復号器によるこのマッピングを表すことができる。典型的なレート（２／６）レート符号の場合、符号語ｚの要素ｚ（１）ないしｚ（６）は、上記表１に示すように、復号化されたデータ語ｘの要素ｘ（１）およびｘ（２）に、論理的にマップする。図６Ｂに示す復号化回路を用いて、表１に示す復号化論理方程式を、レート（２／６）符号に対して実施することができる。復号化回路は、６ビットレジスタ６０５および２ビットレジスタ６０６を含んでいる。入力符号語ｚが、符号語クロックに合致して６ビットレジスタ６０５内に逐次受け取られ、選択された要素が、２ビットレジスタ６０６の対応するステージに、並列にロードされる。２ビットレジスタ６０６の内容が、要素ｘ（１）およびｘ（２）（要素ａ（１）およびａ（２）に対応）として、データ語クロックに合致して逐次供給される。復号化されたデータ語要素ｘ（１）およびｘ（２）は、符号語ｚの要素の間で重複するため、ある実施形態では、追加回路（図示せず）が、ビットエラーを有するｚの要素を、要素ｘ（１）およびｘ（２）として選択することを防止する「投票」方式を実施している。
【００３３】
また、表１には、レート（２／８）符号による符号化および復号化のための論理方程式が示されている。レート（２／８）符号は、“００”、“１１”、“０１”および“１０”の入力データ語ａを、それぞれ“００１１００１１”、“１１００１１００”、“００１１１１００”および“１１００００１１”の出力符号語ｚにマップする。レート（２／８）符号マッピングは、図６Ａおよび６Ｂに示す回路と類似の符号化回路および復号化回路を用いて実施することができる。
【００３４】
符号器の場合、データ語ａの符号語ｚへのマッピングは固有のものではなく、また、当分野の技術者には明らかなように、並び換えることにより、異なる性能を有する、異なるマッピングを実現することができる（例えば、符号化利得によって測定されるように）。例えば、レート（２／６）符号は、ａ＝“００”を、ｚ＝“０００１１１”の代わりにｚ＝“１１００１１”にマップすることができる。同様に、復号器の場合、符号語ｚから復号化されたデータ語ｘへのマッピングも固有ではない。典型的なレート（２／６）符号による復号器の場合、要素ｘ（１）を、ｘ（１）＝！ｚ（５）あるいはｘ（１）＝！ｚ（６）として得ることもできる。同様に、要素ｘ（２）を、ｘ（２）＝ｚ（２）あるいはｘ（２）＝！ｚ（４）として得ることもできる。レート（２／６）符号の場合と同様、レート（２／８）符号符号器および復号器に対する論理方程式も固有ではない。
【００３５】
典型的実施態様の場合、レート（２／８）符号は、ａ＝“００”をｚ＝“００１１１１００”に、ａ＝“１１”をｚ＝“１１００００１１”に、ａ＝“０１”をｚ＝“００００１１１１”に、ａ＝“１０”をｚ＝“１１１１００００”にマップする。したがって、マッピングを、ｚ（１）＝ｘ（１）、ｚ（２）＝ｘ（１）、ｚ（３）＝！ｘ（２）、ｚ（４）＝！ｘ（２）、ｚ（５）＝！ｘ（１）、ｚ（６）＝！ｘ（１）、ｚ（７）＝ｘ（２）およびｚ（８）＝ｘ（２）として定義することができる。同様に、復号器の場合、符号語ｚから復号化されたデータ語ｘへのマッピングも固有ではない。典型的レート（２／８）符号による復号器の場合、要素ｘ（１）を、ｘ（１）＝ｚ（１）として得ることもできる。同様に、要素ｘ（２）を、ｘ（２）＝ｚ（７）として得ることもできる。
【００３６】
ＰＲＭＬ検出および強制トレリス判断
本発明の典型的実施形態の場合、サーボデータブロック符号器５０１は、レート（２／６）符号またはレート（２／８）符号に従って符号化し、またサーボデータブロック復号器５０５は、レート（２／６）符号またはレート（２／８）符号に従って復号化している。通常、全ての可能ビット／記号パターンが発生し、あるいは、定義されるわけではなく、また、特定のビット／記号パターンがブロックの境界両端間に発生するため、レート（Ｍ／Ｎ）符号は条件付き符号である。図５において、符号化されたサーボデータ（ＳＡＭおよびグレイデータ）は、ビタビアルゴリズム（ＶＡ）を用いたプログラムステップを実施することができる強制、部分応答、最尤（ＰＲＭＬ）検出器５０４によって検出されている。典型的には、強制ＰＲＭＬ検出器５０４は、処理装置、記憶装置および複数の加算／比較／選択回路を用いて実施される。強制ＰＲＭＬ検出器５０４の処理装置は、レート（Ｍ／Ｎ）ブロック符号プロセスによって課される制約の知識を用いて、偽検出の確率を低減することができる。偽検出の確率は、現在出力チャンネルサンプルｙｒ［ｎ］によって表される実行値に対応しないＶＡの現在トレリスフェーズの状態の実行判断あるいは最終判断と呼ばれている。
【００３７】
条件付き符号の場合、強制ＰＲＭＬ検出器５０４に用いられるトレリスは、ＶＡを強制することによって枝刈りし、トレリス内の確実なブランチのみを選択している。強制プロセスは、ブロック符号によって課される制約を使用して、有効状態変化にのみ対応するブランチを選択している。通常、ブロックサイズＢの符号の場合、その符号によって強制される有効変化セットは、Ｂ強制フェーズに対応するＢクロックサイクルに渡るトレリス内で異なり、次に、そのセットがＢクロックサイクル毎に繰り返される。
【００３８】
図７は、表１のレート（２／６）符号に対するＶＡの１６状態トレリスを示す。１６状態トレリスは、強制ＰＲＭＬ検出器５０４（図５）に供給される出力チャンネルサンプルが、ＥＥＰＲ４チャンネル応答を有する磁器媒体から読取られる場合に用いることができる。図７において、検出器への初期入力は、４チャンネルサンプルの値ｙｒ［ｎ−４］ないしｙｒ［ｎ−１］に関して、判断ｄ（ｎ−４）、ｄ（ｎ−３）、ｄ（ｎ−２）、ｄ（ｎ−１）である。時間ｎ−１（すなわち、その前のクロックサイクル）において、トレリスの列７０３内の対応する状態は、ｄ（ｎ−４）＝０、ｄ（ｎ−３）＝０、ｄ（ｎ−２）＝０、ｄ（ｎ−１）＝０に対応する状態＃０（“００００”）から、ｄ（ｎ−４）＝１、ｄ（ｎ−３）＝１、ｄ（ｎ−２）＝１、ｄ（ｎ−１）＝１に対応する状態＃１５（“１１１１”）までの、可能な１６状態の内の１つである。トレリスフェーズが、次に説明するブロック符号化に同期している場合、ｙｒ［ｎ−４］ないしｙｒ［ｎ−１］は、その前の記号ビットブロックの最後の４つの記号ビットに対応する。
【００３９】
時間ｎで、新しい出力チャンネルサンプルｙｒ［ｎ］が付加され、トレリスの列７０６の次の状態はここでも、ｄ（ｎ−３）＝０、ｄ（ｎ−２）＝０、ｄ（ｎ−１）＝０、ｄ（ｎ）＝０に対応する状態＃０（“００００”）から、ｄ（ｎ−３）＝１、ｄ（ｎ−２）＝１、ｄ（ｎ−１）＝１、ｄ（ｎ）＝１に対応する状態＃１５（“１１１１”）までの、可能な１６状態の内の１つである。新しい出力チャンネルサンプルｙｒ［ｎ］は、復号化される現在ブロックの最初の記号ビットに対応し、列７０６の次の状態は、現在トレリスの最初のフェーズに対応する。
【００４０】
レート（２／６）符号は、“００”から“０００１１１”へ、“１１”から“１１１０００”へ、“０１”から“１１００１１”へ、“１０”から“００１１００”へマップする。マッピングは、特定の記号ビットグループのみが現れるように、記号ビット列を強制する。レート（２／６）符号の制約は、例えば、次のブロックの最初の記号に隣接するブロックの最後の４つの記号ビットが、“００１１”、“１０００”、“０１１１”および“１１００”のみになるように制約する。したがって、その前のブロックの最後の４つの記号ビットが、“００００”であることができないため、列７０３の状態＃０（すなわち、“００００”）から、図７の現在トレリス内の列７０６のある状態への変化は、「イリーガル」変化である。したがって、列７０３の状態“００００”からのこれらのブランチを取り除くことができる。このプロセスを繰り返すことにより、レート（Ｍ／Ｎ）符号制約に基づいて、全ての有効変化を識別することができる。制約は、トレリスの６つの強制フェーズ（ＦＰ＝１ないしＦＰ＝６）の各々に対して、有効変化を１６状態トレリスに強制する。図８は、典型的なレート（２／６）符号（１６状態トレリス）の制約を満足する有効変化を示す。例えば、その前のトレリスの列８０３は、状態＃３（“００１１”）、状態＃７（“０１１１”）、状態＃８（“１０００”）および状態＃１２（“１１００”）の４つしか含んでいない。図８のダッシュラインは、有効変化（ブランチ）を示している。
【００４１】
図９は、図７のトレリスを、図８に示す有効変化に基づいて枝刈りした図である。図９の枝刈りされたトレリスは、次の４つのステップによって作成される。先ず第１ステップで、図７のトレリスフェーズ内の全ての可能変化を考察する。第２ステップで、符号に必要な図８の対応するトレリスフェーズの有効変化を、ダッシュラインで識別する。第３ステップで、次のフェーズの状態に到達する、図７の元の変化の各々（ソリッドラインで示されるブランチ）を識別する。該次のフェーズの状態に到達する変化は、さらに、図８のダッシュラインで示される変化として到達する。最後の第４ステップで、第３ステップで識別したソリッドラインで示される変化に対応するブランチを削除し、符号が要求するダッシュラインで示される変化に優先権を与える。
【００４２】
図９では、強制フェーズの間に、その状態から出発するブランチのない状態がいくつか存在し、また、強制フェーズＦＰ＝２およびＦＰ＝４の間に、枝刈りが生じていない状態が存在している。しかし、図９のトレリスはそれでも尚、「イリーガル」経路がトレリスを通って伝播することを許容している（すなわち、ソリッドラインのみから成るトレリスを通って、経路を追うことができる）。イリーガル状態をブロックするために、図９のトレリスはさらに枝刈りされる。図１０は、図９をさらに枝刈りした結果を示し、また、１２クロックサイクル（２つの記号ビットブロック）に渡る枝刈りされた（有効）状態変化を示したものである。図１０のトレリスは、イリーガル経路をブロックすることができることを示している。ソリッドラインのみから成るトレリスを通って経路を追跡すると、最後に、強制フェーズのあるフェーズ内で排除されるエンド状態に到達する（その状態からは、ブランチが出ていない）。
【００４３】
図１０の場合、図９のトレリスに対する追加枝刈りは、ＦＰ＝５の間に発生している。そこでは、状態＃４から状態＃１１まで、それらの状態を出発するブランチが削除されている。図８および図９のトレリスは、符号によって指定されるが、図１０のトレリスは、必ずしも固有であるとは限らない。（符号制約の枝刈りの他に）異なる枝刈りを含む他の実施形態も同様に、イリーガル経路を停止させることができる。しかし、このような実施形態の中では、検出器の性能、固定小数点計算の具体的実施上の所定の制限、および、例えば、強制ＰＲＭＬ検出器５０４（図５）の経路メモリにおける有限判断遅延に基づいて、幾つかのトレリスが好まれている。
【００４４】
他のブランチに対して１つのブランチを選択する優先権は、例えば、図５の強制ＰＲＭＬ検出器５０４に印加される強制信号ＦＳによって強制される。強制信号は、トレリスフェーズの各状態に対して成分ＦＳｉを有し、トレリスフェーズの各状態は、ＡＣＳ回路によって実行される対応加算／比較／選択演算を有している。例えば、１６状態トレリスには１６個のＡＣＳ回路が必要である。成分ＦＳｉの各々は、図５の強制論理５０６のような周辺強制フェーズディジタル制御回路によって生成される。ｉ番目の状態に対する強制信号成分ＦＳｉは、状態ｉに対応するＡＣＳ回路に印加される。強制信号成分ＦＳｉは、ＡＣＳ演算の選択部分実行中に、１つの状態に入って来る２つのブランチの中の１つを選択する。図１１は、図５の強制ＰＲＭＬ検出器５０４に用いることができる、本発明によるＡＣＳ回路の典型的な実施形態を示したものである。
【００４５】
図１１は、それぞれの経路に対して、時間ｎ−１での状態距離とブランチ距離の和（経路和）をもたらす加算器１１０１および１１０２を示している。比較器１１０３は、加算器１１０１および１１０２によってもたらされる経路和を比較し、どの経路の和が最小値であるかを示す出力信号をもたらしている。ここで、ＭＵＸ１１０４および１１０５のそれぞれの選択演算が、比較器１１０３の出力信号に基づくだけでなく、対応する枝刈りされたトレリスの強制フェーズに対する強制信号成分ＦＳｉに基づいて決定される。強制信号成分ＦＳｉが、どの強制も保証されないことを示している場合、ＭＵＸ１１０４は、現在クロックサイクルに対する状態距離ＳＭとして、最小値を有する経路和を選択する。強制信号成分ＦＳｉが、強制が保証されることを示している場合、ＭＵＸ１１０４は、現在クロックサイクルに対する状態距離ＳＭとして、枝刈りされたトレリスの有効変化ブランチに対応する経路和を選択する。
【００４６】
既に記述したように、ブランチの各々は、記号ビットに対する１つの判断ｄ（ｎ，ｋ）に相当し、かつ、理想出力チャンネルサンプルｙｉ［ｎ］に相当する。時間ｎにおける理想出力チャンネルサンプルは、ｙｉ［ｊ，ｋ，ｎ］またはｙｉ［ｂ，ｋ，ｎ］である。ブランチ距離は、上記方程式（１）で計算される。すなわち、bm(j,k,n) = (yr[n]−yi[j,k,n])²およびbm(b,k,n) = (yr[n]−yi[b,k,n])²である。ここで、yr[n]は、時間ｎにおいて受け取った出力チャンネルサンプルを表す。ＭＵＸ１１０５は、同様に比較器１１０３の出力信号および強制信号成分ＦＳｉに基づいて、現在記号ｄ（ｎ，ｋ）に対して行う仮の判断として“０”または“１”のいずれかを選択する。個々の経路（状態変化）は常に“０”または“１”のいずれかに対応するため、ＭＵＸ１１０５は、選択信号に関して望ましい記号を選択する。したがって、各状態変化に対して、現在クロックサイクルに対する最短状態距離が選択され、現在データビットｄ（ｎ，ｋ）に対する仮の判断が、記録およびシフト用として経路メモリに供給される。
【００４７】
図１０の枝刈りされたトレリスに具現化されている強制フェーズ（ＦＰ）の各々に対する強制信号の操作は、次のように記述することができる。
ＦＰ＝１ないし６に対して：
ＦＰ＝１の場合
強制状態＃０は、状態＃８から
強制状態＃１は、状態＃８から
強制状態＃６は、状態＃３から
強制状態＃７は、状態＃３から
強制状態＃８は、状態＃１２から
強制状態＃９は、状態＃１２から
強制状態＃１４は、状態＃７から
強制状態＃１５は、状態＃７から
ＦＰ＝２の場合
強制なし
ＦＰ＝３の場合
強制状態＃０は、状態＃０から
強制状態＃１は、状態＃０から
強制状態＃６は、状態＃３から
強制状態＃７は、状態＃３から
強制状態＃８は、状態＃１２から
強制状態＃９は、状態＃１２から
強制状態＃１４は、状態＃１５から
強制状態＃１５は、状態＃１５から
ＦＰ＝４の場合
強制なし
ＦＰ＝５の場合
強制状態＃０は、状態＃０から
強制状態＃１は、状態＃０から
強制状態＃２は、状態＃１から
強制状態＃３は、状態＃１から
強制状態＃４は、状態＃２から
強制状態＃５は、状態＃２から
強制状態＃６は、状態＃３から
強制状態＃７は、状態＃３から
強制状態＃８は、状態＃１２から
強制状態＃９は、状態＃１２から
強制状態＃１０は、状態＃１３から
強制状態＃１１は、状態＃１３から
強制状態＃１２は、状態＃１４から
強制状態＃１３は、状態＃１４から
強制状態＃１４は、状態＃１５から
強制状態＃１５は、状態＃１５から
ＦＰ＝６の場合
強制状態＃３は、状態＃９から
強制状態＃７は、状態＃３から
強制状態＃８は、状態＃１２から
強制状態＃１２は、状態＃６から
【００４８】
強制ＰＲＭＬ検出器５０４は、ＶＡトレリスの状態をブロック符号化プロセスに同期化させることが好ましい。したがって、１）符号化されたサーボデータのブロック境界と２）強制フェーズ列の関係が、列検出の開始に先立って決定される。強制ＰＲＭＬ検出器５０４は、一度同期化が発生すると強制される。同期化には、サーボデータのプリアンブルの後に挿入される、プリアンブルの終わりの検出を可能にする小数のパッドビットを用いることができる。プリアンブルは、レート（Ｍ／Ｎ）符号を用いて必ずしも符号化できないが、レート（Ｍ／Ｎ）符号記号で表されるパッドビットを追加することはできる。プリアンブルの終わりは、受け取ったチャンネル出力サンプルのコピーをフィルタリングし、そのフィルタリングされたチャンネル出力サンプルを閾値検出器に供給することによって検出することができる。レート（２／６）符号およびレート（２／８）符号に対するパッドビットは、プリアンブルとＳＡＭとの間に挿入することが好ましい。
【００４９】
図１２ないし図１７は、表１のレート（２／６）符号（８状態トレリス）およびレート（２／８）符号（８状態および１６状態トレリス）に対する枝刈りしたトレリス変化を示す。図１２は、レート（２／６）符号（８状態トレリス）によって課される有効変化を示し、図１３は、図１２の有効変化を考慮した強制すなわち枝刈りしたトレリスを示す。図１４は、レート（２／８）符号（８状態トレリス）によって課される有効変化を示し、図１５は、図１４の有効変化を考慮した強制すなわち枝刈りしたトレリスを示す。図１６は、レート（２／８）符号（１６状態トレリス）によって課される有効変化を示し、図１７は、図１６の有効変化を考慮した強制すなわち枝刈りしたトレリスを示す。レート（２／６）符号（８状態トレリス）、レート（２／８）符号（８状態トレリス）、およびレート（２／８）符号（１６状態トレリス）の各々に対する枝刈りされた最終のトレリスを、レート（２／６）符号、１６状態枝刈りトレリス構造に関して説明した上記の方法で作成することができる。最終枝刈りトレリスは、適切な強制フェーズを選択することによって排除されたイリーガル経路を有しており、ソリッドラインを有する経路が通過する多数の状態を排除している。
【００５０】
符号化利得
異なるレート符合の相対性能は、ビット誤り率の検出信頼性測度を用いて比較することができる。このような測度は、１）特定のレート符号を用いたシステムで得られる最短距離（ｄｍｃ）と、２）符号を用いないシステムで得られる最短距離（ｄｍｕ）の比率でも良い。符号化利得として当分野で知られている量は、２０ｌｏｇ（ｄｍｃ／ｄｍｕ）ｄＢとして定義することができる。最短距離は、誤って識別される可能性のある２つの誤り事象間の最短ユークリッド距離（すなわち、互いに最も混同しがちな２つの誤り事象間の距離）である。サーボデータを符号化するために用いられる特定レート符号の符号化利得は、チャンネルの部分応答によって決まる。表２は、レート（２／６）符号、レート（２／８）符号、従来技術によるバイフェーズ符号、および本発明によるレート（３／８）符号の典型的符号化利得をまとめたものである。レート（３／８）符号は、レート（２／８）符号に基づいて形成することができる。

表２の符号化利得の計算値は、ＥＰＲ４磁気記録チャンネル（すなわち、ＶＡの８状態トレリス）およびＥＥＰＲ４磁気記録チャンネル（すなわち、ＶＡの１６状態トレリス）の両方に対するものである。
【００５１】
本発明の典型的実施形態を、符号化および復号化方法に関して説明してきたが、本発明は、それに制限されるものではない。当分野の技術者には明らかなように、様々な方法を回路素子の関数として実施することができ、また、ソフトウェアプログラムにおける処理ステップとして、ディジタル領域において実施することができる。このようなソフトウェアは、例えば、ディジタル信号処理装置、マイクロコントローラあるいは汎用コンピュータに使用することができる。
【００５２】
本発明は、これらの方法の実践用として、方法の形および装置の形で具体化することができる。また、本発明は、フロッピーディスク、ＣＤ−ＲＯＭ、ハード駆動機構その他機械読取り可能記憶媒体等、実態的な媒体中に具体化されるプログラム符号の形で具体化することもできる。媒体中に具体化されたプログラム符合が、コンピュータのような機械にロードされ、その機械によって実行されると、その機械は本発明を実践する装置となる。さらに、本発明は、例えば、記憶媒体中に記憶され、機械にロードされ、および／または、その機械によって実行されるにせよ、あるいは、架空電線またはケーブルなどの伝送媒体上を、光ファイバを介して伝送され、または電波で伝送されるにせよ、プログラム符号の形で具体化することができる。このプログラム符号が、コンピュータのような機械にロードされ、その機械によって実行されると、その機械は本発明を実践する装置となる。汎用処理装置上で実施すると、プログラム符号セグメントを処理装置と組み合わせ、特定論理回路と類似の動作をする固有のデバイスを提供することができる。
【００５３】
本発明の性格を説明するために記述し図示してきた上記詳細、材料および部品の配置に対する様々な変更が、本明細書の特許請求の範囲に示す本発明の原理および範囲を逸脱することなく、当分野の技術者には可能であることは理解されよう。
【図面の簡単な説明】
【図１】従来技術による磁気記録システムのサーボ処理を示す図である。
【図２】図１のシステムの磁気記録媒体のサーボデータセクタに記録されるサーボデータのフォーマットを示す図である。
【図３】メモリ長さが３の部分応答チャンネル用ＰＲＭＬ検出器に使用されるビタビアルゴリズムの８状態トレリスを示す図である。
【図４】トレリス内の一対の経路に対する、図３のビタビアルゴリズムの加算／比較／選択演算の従来技術による実施態様を示す図である。
【図５】本発明による典型的なサーボデータ記録システムを示す図である。
【図６】Ａレート（２／６）符号を用いた図５のサーボデータブロック符号器用符号化回路の典型的な実施態様を示す図である。Ｂレート（２／６）符号を用いた図５のサーボデータブロック復号器用復号化回路の典型的な実施態様を示す図である。
【図７】メモリ長さが４の部分応答チャンネルを通過する、本発明による典型的なレート（２／６）符号のための、ビタビアルゴリズムと共に使用する１６状態トレリスを示す図である。
【図８】典型的なレート（２／６）符号の制約を満足する、図７のトレリス状態間の、残りの有効変化を示す図である。
【図９】図７のトレリスを、図８に示す有効状態変化に基づいて枝刈りしたトレリスを示す図である。
【図１０】図９のトレリスを枝刈りし、イリーガル経路を除去したときの、１２クロックサイクルに渡るトレリスを示す図である。
【図１１】本発明による枝刈りされたトレリスを実施する図５の強制ＰＲＭＬ検出器用ＡＣＳ回路の典型的な実施形態を示す図である。
【図１２】メモリ長さが３のチャンネルに対する典型的なレート（２／６）符号の制約を満足する８状態トレリス内の状態間の有効変化を示す図である。
【図１３】図１２の有効変化を考慮した、枝刈りトレリスを示す図である。
【図１４】メモリ長さが３のチャンネルに対する典型的なレート（２／８）符号の制約を満足する８状態トレリス内の状態間の有効変化を示す図である。
【図１５】図１４の有効変化を考慮した、枝刈りトレリスを示す図である。
【図１６】メモリ長さが４のチャンネルに対する典型的なレート（２／８）符号の制約を満足する１６状態トレリス内の状態間の有効変化を示す図である。
【図１７】図１６の有効変化を考慮した、枝刈りトレリスを示す図である。
【符号の説明】
ＡＣＳ加算／比較／選択
ＡＷＧＮ付加ホワイトガウスノイズ
ＭＵＸマルチプレクサ
ＰＲＭＬ部分応答最尤
ＳＡＭサーボアドレスマーク
ＶＡビタビアルゴリズム
１００磁気記録システム
１０１サーボデータ符号器
１０２磁気書込みヘッド
１０３磁気読取りヘッド
１０４等化器
１０５部分応答最尤検出器
１０６サーボデータ復号器
１０７バースト復調器
１１０磁気媒体
２０１プリアンブル
２０２サーボアドレスマーク（ＳＡＭ）
２０３グレイデータ
２０４バースト復調欄
３０１，３０２列
４０１比較器
４０２，４０３，１１０４，１１０５マルチプレクサ（ＭＵＸ）
４０４，４０５加算器
５００サーボデータ記録システム
５０１サーボデータブロック符号器
５０２伝送チャンネル
５０３任意選択等化器
５０４強制ＰＲＭＬ検出器
５０５サーボデータブロック復号器
５０６強制論理
６０１，６０６２ビットレジスタ
６０２，６０５６ビットレジスタ
６０３，６０４インバータ
１１０１，１１０２加算器
１１０３比較器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to data encoding and data decoding used in transmission systems, and more particularly to encoder servo block codes and related trellises for maximum likelihood detectors used concurrently with decoders.
[0002]
[Prior art]
In general, many digital transmission systems use maximum likelihood sequence detection to enhance the detection of digital data represented by symbol strings (each symbol is composed of a bit group). The symbol bit is transmitted as a signal through a transmission (communication) channel, and usually noise is added to the transmission signal in the transmission channel. For example, in a magnetic recording system, data is first encoded into symbol bits, which are recorded on a magnetic medium. Data writing to the magnetic medium, data storage, and data reading from the magnetic medium can be viewed as transmission channels having a combined frequency response. The signal is then read from the magnetic medium as a sample signal (ie, output sample string) representing stored data (stored symbol bits). In a disk drive mechanism magnetic recording system, data is read from a track on a magnetic medium (disk) and detected. Each track includes user (“read”) data sectors and system-specific control (eg, “servo”) data sectors that are pumped between the read sectors. The servo data sector stores servo data. Servo data is a form of control data used by the recording system for 1) track search (in seek mode) and 2) positioning the read head on a track of the magnetic medium. Conventional magnetic recording systems include systems that use digital signal processing and systems that use analog techniques for detecting stored servo data.
[0003]
FIG. 1 shows servo processing of the magnetic recording system 100. A part of the servo data is received by a servo data encoder 101 (1 / N encoder in the figure) and encoded using a rate 1 / N code. The rate 1 / N code will be described later. The remaining unencoded and encoded portions of the servo data are further processed by the magnetic write head 102 and recorded on the magnetic medium 110. The magnetic read head 103 reads information from the magnetic recording medium 110 as an analog signal.
[0004]
FIG. 2 shows a format for recording servo data in the servo data sector of the magnetic recording medium 110. The servo data can have a preamble 201. The preamble is a sequence of bits from which timing information and gain information are recovered. The timing information and gain information enable the magnetic read head 103 to obtain gain and phase synchronization proportional to the input analog signal supplied from the track of the magnetic medium 110. FIG. 2 also shows a burst demodulation column 204 including burst data. The burst data can be used by the magnetic read head 103 to detect whether the magnetic read head 103 is positioned directly above the center of the track.
[0005]
The preamble 201 can be followed by an encoded servo address mark (SAM) 202, followed by encoded gray data 203 for the servo sector. The SAM 202 includes a predetermined bit pattern for identifying a sector including servo data, and is used for resetting a frame instruction clock used by the magnetic read head 103 for reading a track / sector from the magnetic recording medium 110. be able to. The gray data 203 represents the track number and cylinder information of the magnetic recording medium, and can be used by the magnetic read head 103 to avoid an error when reading an adjacent track in the seek mode. Normally, the SAM 202 and the gray data 203 are a part of servo data encoded as a symbol bit string before being recorded on the magnetic recording medium 110.
[0006]
Returning to FIG. The magnetic read head 103 can provide and provide a sample value analog signal representing the servo data recorded and encoded as output channel samples. The term “output channel sample” indicates that the data has passed through a transmission channel (eg, magnetic medium 110) having a form of frequency response (memory). This type of transmission channel (possibly including the frequency response of a subsequent equalizer) can be referred to as a partial response channel. This data, which represents the encoded servo data, contains noise and distortion components that are added as the signal passes through the frequency response of the transmission channel. To partially modify the frequency response change of the transmission channel, or the frequency response characteristics of the circuit of the magnetic read head 103, the output channel samples are applied to the equalizer 104 and then the equalized Output channel samples are applied to a partial response maximum likelihood (PRML) detector 105.
[0007]
The PRML detector 105 detects symbol bit strings representing the encoded SAM 202 and the gray data 203 from the output channel samples using an algorithm, for example, a Viterbi algorithm (VA). The servo data decoder 106 (1 / N decoder in the figure) receives the detected symbol string from the PRML detector 105, decodes the symbol bit string, and restores the servo data. Also shown in FIG. 1 is a burst demodulator 107 that extracts burst demodulated data from the equalized output channel samples supplied from the equalizer 104.
[0008]
Both SAM 202 and gray data 203 are encoded by servo data encoder 101 by mapping each input bit to N output symbol bits, giving a (1 / N) encoding rate. For example, in the conventional two-phase biphase code, “1” is mapped to the “1100” column and “0” is mapped to the “0011” column. The rate of such a two-phase biphase code is (1/4). This two-phase biphase code is described in, for example, US Pat. No. 5,661,760. The closer the encoding rate (1 / N) is to “1”, the smaller the redundancy provided by the encoding process during servo data recording, and hence the smaller the format overhead.
[0009]
The Viterbi algorithm (VA) used for the PRML detector 105 provides a maximum back evaluation for a finite state sequence, ie, a discrete-time Markov process observed in noise. If the received channel output sample string is given a signal corrupted by additive noise, the VA searches for the symbol bit string "closest" to the received channel output sample string. In the case of VA, the “closest” is proportional to a predefined distance. As is known, for communication channels with additive white Gaussian noise (AWGN), VA is an optimal and maximum likelihood sequence detection algorithm. The VA forms a trellis corresponding to a possible state (a portion of the symbol bits in the received column) for each output channel symbol received every unit of time increment (ie, clock cycle). Usually, the change between states in the trellis is represented by a trellis diagram, in which the number of bits for the state (corresponding to the output channel samples and detected symbol bits) is equal to the memory of the partial response channel. The changes are “weighted” according to a predefined distance, and the Euclidean distance can be used as the distance to the trellis structure.
[0010]
FIG. 3 shows a partial response channel with a memory length of 3 (eg, the response is 1 + D−D²-D^Three8 ETR4 channel) is used. The 3-bit states d (n−3, j), d (n−2, j), and d (n−1, j) in the left column 301 are the channels in the PRML detector 105 at the previous clock cycle. Represents the status symbol bits for the sample, and the three bit states d (n−2, k), d (n−1, k), d (n, k) in the right column 302 are the states for the channel sample in the current clock cycle. Represents a symbol bit. In this notation, j in “d (n−1, j)” is a state in the trellis at time (n−1) (ie, one of the states in the left column 301), and “d K in (n, k) "is the state at time n (ie, one of the states in the right column 302). The status symbol bits d (n, k) in the right column 302 correspond to the current output channel sample received at time n.
[0011]
Each line called a branch connecting the states of the left and

right columns

301 and 302 is changed from the previous trellis state (ie, the previous trellis phase state) to the current trellis state (ie, the current trellis phase state). ). A branch is part of a possible path through a trellis and can include multiple paths. For example, one branch connects state # 0 (“000”) (the origin of the state) in the left column 301 and state # 0 (“000”) in the right column 302. This branch not only identifies the current channel sample d (n, 0) as a “0” symbol, but also represents the detector's potential decision for the path representing the symbol bit string received by the PRML detector 105 by time n. ing. One branch connects state # 4 (“100”) and state # 0 (“000”), except that the origin of the state is now “100”. , Represents a latent determination that the channel sample d (n, 0) is a “0” symbol. Therefore, the two paths branched from the previous state pass the current state “000”.
[0012]
Similarly, two branches are currently passing through each of the other states of the trellis phase. All destination states k ending in “0” indicate that d (n, k) is a “0” symbol for the path through state k, and all destination states k ending in “1” are For a path through state k, d (n, k) is equal to the “1” symbol. Usually, different possible paths can be represented by P-state trellises. Where P = 2^QWhere Q is an integer equal to the state length (ie, the memory length of the partial response channel). Response is 1 + D-D²-D^Three2 for an EPR4 channel whose state is 3 bits.^Three= An 8-state trellis is required. Response is 1 + 2D-2D^Three-D^FourAnd in the case of a 4-bit EEPR4 channel, 2^Four= 16 State trellis is required.
[0013]
The VA performs three steps iteratively to detect the path through the trellis corresponding to the received symbol bit string. First, the branch distance for the trellis is calculated for the current state, then the updated value for each state distance (sm, defined below) is calculated for all states, and finally the remaining path is determined. Is done. The remaining path represents a symbol bit string that enters a predetermined state closest to the symbol bit string in the received noise according to the Euclidean distance. The branch distance for a state change is defined as the Euclidean distance between the received output channel sample (yr [n]) and the ideal channel output sample (yi [n]) corresponding to the change. In order to calculate the entire most promising sequence received, the VA iteratively calculates and updates the state distances for all states, providing the shortest path distance among multiple state changes.
[0014]
In the case of the above VA, the branch distance bm (Euclidean distance) of a given change is defined as the negative logarithm of the likelihood function with respect to the output channel sample yr [n] and the ideal output channel sample yi [n] including the received noise. Is done. Therefore, for a typical VA algorithm, the branch distance bm (j, k, n) for the change from the jth state at time n-1 to the kth state at time n is given by the following equation (1): Given in.
bm (j, k, n) = − lnf (yr [n] −yi [n]) (1)
Where yi [^*] Represents an ideal channel output sample corresponding to a change from the jth state to the kth state, and f (^*) Represents the probability density function of a Gaussian noise sequence.
[0015]
An add / compare / select (ACS) operation for each state, the state distance of the two origin states j and b previously calculated, and the branch of the two branches of these states reaching the current state k Based on the distance, the shortest state distance sm is determined. Therefore, the ACS calculation determines the state distance sm of state k at time n. The state distance sm can be expressed by the following equation (2).
sm (k, n) = min ((sm (j, n ~ 1) + bm (j, k, n)), (sm (b, n ~ 1) + bm (b, k, n))) ( 2)
Here, j and b represent two possible origin states, and sm (j, n-1) and sm (b, n-1) are origin state states at the previous time (n-1). Bm (j, k, n) represents the branch distance of the branch connecting states j and k at time n, and bm (b, k, n) represents states b and k at time n. Indicates the branch distance of the connected branches.
[0016]
The VA searches for the maximum likelihood sequence by determining the symbol bit sequence or path through the trellis and provides the shortest path distance. When considering different possible paths, this path distance is simply an accumulation of the branch distances of the different branches that the path through the trellis phase meets. The state distance of a given state is a route distance at a specific time when the route includes a given state at a specific time.
[0017]
FIG. 4 shows an embodiment of an ACS operation according to the prior art (referred to as ACS) for a pair of paths (branches).

Adders

404 and 405 each provide the sum of the state distance at time n−1 and the branch distance at time n (referred to as the path sum) for each different path. Comparator 401 compares the path sums and provides an output signal indicating which path sum is the minimum value. The multiplexer (MUX) 402 selects the minimum path sum as the state distance sm for the current clock cycle (time n) based on the output signal of the comparator 401.
[0018]
Each branch corresponds to one decision for the symbol d (n, k), which is “0” for one branch and “1” for the other branch. The determination of selecting one branch for the other branches corresponds to the determination for the value of the ideal output channel sample yi [n]. At time n, the ideal output channel sample is either yi [j, k, n] or yi [b, k, n]. Here, yi [j, k, n] represents an ideal output channel sample yi [n] from state j to state k. The branch distance is given by equation (1), that is, bm (j, k, n) = (yr [n] −yi [j, k, n])²And bm (b, k, n) = (yr [n] −yi [b, k, n])²Calculated from Where yr [n] represents the received output channel sample at time n. Similarly, the MUX 403 selects either “0” or “1” (corresponding to the symbol value of the branch) as a tentative judgment for the current symbol d (n, k) based on the output signal of the comparator 401. ing. Thus, for each state, comparator 401 selects the minimum state distance for the current clock cycle and provides a temporary for the current data bit d (n, k) in the path memory for recording and shifting. Provides judgment.
[0019]
The operation of the detector (ie, the change between trellis states) is described in the context of FIGS. 3 and 4 for a single clock cycle. In the case of multiple clock cycles, the trellis is expanded by repeating the basic trellis shown in FIG. Each state of the trellis phase has a corresponding ACS unit. During each clock cycle, the combined ACS unit for the corresponding state of the trellis phase is P = 2^QShift bits (ie, d (n, k), (k = 0,..., P−1)) into the path memory. After several decision delays, PRML detector 105 forms a final decision so that one of the possible paths through this memory has a minimum path distance and therefore corresponds to the most probable sequence of received symbol bits. To do.
[0020]
[Problems to be solved by the invention]
The present invention relates to a circuit and method for a system for encoding, detecting and decoding a control data signal. The control data is encoded and decoded based on a rate M / N code that maps between M data bit blocks and N symbol bit blocks of control data. The N symbol bit blocks form a symbol representing a control data block. Here, M is an integer of 2 or more, and N is an integer larger than M. The control data is used to receive information from the medium following recording. According to an embodiment of the present invention, the encoding includes mapping of M bit blocks of control data sequences to N symbol bit blocks and storage of N symbol bits.
[0021]
[Means for Solving the Problems]
According to an exemplary embodiment, the N symbol bit block sequence is generated from a channel sample sequence representing information read from the medium. Further, in this embodiment, successive portions of the channel sample sequence are received as changes between sequential states of the trellis, with the channel sample sequence corresponding to an N symbol bit block sequence. The trellis phase set and the forced phase set are synchronized to the trellis phase set corresponding to the continuous state, i.e., the N-channel sample block. The path through the trellis phase set state is determined according to a maximum likelihood detection algorithm. The path of states corresponds to the received N symbol bit blocks, and for each trellis phase, the corresponding forcing phase optionally makes a forced decision on changes between states in the trellis, and a maximum likelihood detection algorithm. To provide. The forced determination is based on rate (M / N) code constraints.
[0022]
According to another exemplary embodiment, the symbol bit string is generated from a channel sample string read from the medium, and the symbol bit represents a control data string used for the next information received from the medium. . N symbol bit blocks are received with each N symbol bit block formed based on a rate (M / N) code applied to the M bit block of control data. Each N symbol bit block is mapped to an M bit block based on a rate (M / N) code to generate a control data sequence.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
According to an exemplary embodiment of the present invention, servo data is block encoded using a rate (M / N) code. Here, M represents an integer of 2 or more, and N represents an integer larger than M. In this embodiment, the servo data is block encoded or block decoded (ie, the code is a mapping between M bits and N symbol bit groups). For the preferred embodiment described herein, two codes are described for the encoding and decoding processes: a rate (2/6) code and a rate (2/8) code. Coding according to the present invention can provide greater coding gain for the detector due to block coding characteristics using rate (M / N) codes. According to some exemplary embodiments of the present invention, a forced, maximum likelihood, partial response (PRML) detector, such as a detector using the Viterbi algorithm, makes a decision on a detected encoded servo data value. To enforce, the block code property can be used. A forced PRML detector can force a determination for each state change between states corresponding to output channel samples received from a transmission channel. Output channel samples received from the transmission channel represent servo data encoded according to the rate M / N code of the present invention.
[0024]
This specification describes a typical embodiment of the present invention used in a magnetic recording system for servo data encoding and decoding of servo data sectors. As will be apparent to those skilled in the art, the techniques described herein have been extended for encoding and decoding in other types of data transmission systems that use PRML detectors, such as optical recording systems. can do. Also, since the present invention can be extended to encoding and decoding processes that generally use different rate codes, the present invention is not limited to the two codes described herein. Absent.
[0025]
FIG. 5 shows an exemplary servo data recording system 500 according to the present invention. The servo data recording system 500 includes a servo data block encoder 501, an optional equalizer 503, a forced PRML detector 504, a forced logic 506 and a servo data block decoder 505. The encoded servo data typically passes through transmission channel 502 along with the encoded user data, system timing, gain information, and other peripheral information used by system 500.
[0026]
The transmission channel 502 includes a medium for recording information, such as a magnetic medium or an optical disk. Servo data recording system 500 receives control data used by system 500 to enable system 500 to read information from the medium. Control data is also recorded on the medium of the transmission channel 502. In the exemplary embodiment described herein, the control data is servo data used for servo for a magnetic read head for track / sector search and positioning on the media. As will be apparent to those skilled in the art, the present invention is not limited to servo data for magnetic recording systems, but can be used for servo data for other systems. Such a system is, for example, an optical system, which uses control data to control functions similar to laser-based read operations for optical discs.
[0027]
The servo data recording system 500 receives a servo data word string. The servo data word string includes servo data to be encoded and can include servo data recorded directly on a recording medium. The servo data block encoder 501 (the (M / N) block encoder in the figure) receives the data word a sequence to be encoded. The word length of each data word a is M. The data word string represents servo data to be encoded (for example, servo address mark (SAM) and gray data). The servo data block encoder 501 adds a rate (M / N) block code to each data word string a to form a corresponding code word z of length N. This block encoding process forms a symbol bit block defined by block boundaries. Next, the code word z sequence is transmitted as a signal through a transmission channel 502 such as a magnetic recording channel or an optical recording channel. The transmission channel 502 and the equalizer 503 have a partial (frequency) response with a memory, for example, EPR4 or EEPR4 of a magnetic recording medium. Transmission channel 502 represents the filtering process applied to analog signals representing pre-coded complex frequency characteristics, write / read head movement function, signal equalization, and codeword z-sequence in addition to the characteristics of the recording medium Can do.
[0028]
After passing through the transmission channel 502, a signal representing the transmitted codeword z sequence is read from the transmission channel 502 and provided as an output channel sample sequence. The output channel sample sequence is equalized by an optional equalizer 503, and a sample yr is supplied. Optional equalizer 503 corrects for changes in the recording channel characteristics or other device frequency characteristics inherent in the implementation of system 500 through which the signal passes.
[0029]
The equalized output channel sample yr sequence is applied to a forced partial response maximum likelihood (PRML) detector 504 that detects each codeword z from the output channel sample yr sequence. The forced PRML detector 504 can use a Viterbi algorithm (VA). The output channel sample yr sequence is also received by the forcing logic 506 to detect the beginning of the encoded servo data, synchronize the VA to the block encoding process, and generate the forcing signal FS. The forcing signal FS is generated based on rate (M / N) code constraints and the trellis phase of the VA synchronized to the block coding process. Forcing may force a judgment on the symbol bits of the codeword z corresponding to the currently detected output channel sample, for example by pruning the trellis of the VA used by the forcing PRML detector 504 using the forcing signal FS. it can. A method of pruning the VA trellis will now be described.
[0030]
Rate (M / N) code
An encoder such as the servo data block encoder 501 of FIG. 5 maps the input data word a to the output code word z. An M-bit input data word a is converted into elements a (1), a (2),. . . , A (M), the input data word a is represented by elements z (1), z (2),. . . , Z (N), a set of logical equations can be derived that map to an output codeword z of N symbol bits. For example, a rate (2/6) code has a = “00” as z = “000111”, a = “11” as z = “111000”, a = “01” as z = “110011”, Map a = "10" to z = "001100". This mapping can be implemented using combinational logic that operates according to registers and logic equations. Table 1 shows logical equations for typical mapping that can be implemented for rate (2/6) codes and rate (2/8) codes. Here, “!” Represents a logical complementary operation.

[0031]
An encoding logic equation for the rate (2/6) code shown in Table 1 can be implemented using an encoding circuit as shown in FIG. 6A. Elements a (1) and a (2) of data word a are received sequentially by 2-bit register 601. Elements a (1) and a (2) can be supplied in parallel from the 2-bit register 601 in line with the data word clock. The complements of a (1) and a (2) are supplied from

inverters

604 and 603, respectively. Element a (1)! a (1), a (2) and! a (2) is supplied in parallel to the corresponding stage of the 6-bit register 602. The contents of 6-bit register 602 correspond to elements z (1), z (2), z (3), z (4), z (5) and z (6). Elements z (1), z (2), z (3), z (4), z (5) and z (6) match the codeword clock and are sequentially supplied from the 6-bit register 602 and output. A codeword z can be produced.
[0032]
A decoder, such as servo data block decoder 505 of FIG. 5, maps the elements of codeword z to elements of decoded dataword x having elements x (1) through x (M). Preferably, the elements of x correspond to the elements of a but contain errors caused by noise in the transmission channel, for example. In a similar manner to the encoder, this mapping by the decoder can be represented using a set of logical equations. For a typical rate (2/6) rate code, elements z (1) through z (6) of codeword z are represented by element x (1) of decoded data word x as shown in Table 1 above. ) And x (2). Using the decoding circuit shown in FIG. 6B, the decoding logical equations shown in Table 1 can be implemented for rate (2/6) codes. The decoding circuit includes a 6-bit register 605 and a 2-bit register 606. The input codeword z is sequentially received in the 6-bit register 605 in time with the codeword clock, and the selected element is loaded in parallel into the corresponding stage of the 2-bit register 606. The contents of the 2-bit register 606 are sequentially supplied in conformity with the data word clock as elements x (1) and x (2) (corresponding to elements a (1) and a (2)). Since the decoded data word elements x (1) and x (2) overlap between the elements of the codeword z, in one embodiment, an additional circuit (not shown) may be used for z with bit errors. A “voting” scheme is implemented that prevents selecting elements as elements x (1) and x (2).
[0033]
Table 1 also shows logical equations for encoding and decoding with rate (2/8) codes. The rate (2/8) code is the input data word a of “00”, “11”, “01” and “10”, and the output code of “00110011”, “11001100”, “00111100” and “11000011”, respectively. Maps to the word z. Rate (2/8) code mapping can be implemented using encoding and decoding circuits similar to those shown in FIGS. 6A and 6B.
[0034]
In the case of an encoder, the mapping of data word a to code word z is not unique and, as will be apparent to those skilled in the art, reordering provides different mappings with different performance. (E.g., as measured by coding gain). For example, a rate (2/6) code can map a = “00” to z = “110011” instead of z = “000111”. Similarly, in the case of a decoder, the mapping from codeword z to decoded data word x is not unique. For a decoder with a typical rate (2/6) code, replace element x (1) with x (1) =! z (5) or x (1) =! It can also be obtained as z (6). Similarly, the element x (2) is changed to x (2) = z (2) or x (2) =! It can also be obtained as z (4). As with the rate (2/6) code, the logical equations for the rate (2/8) code encoder and decoder are not unique.
[0035]
In the exemplary embodiment, the rate (2/8) code is such that a = “00” is z = “00111100”, a = “11” is z = “11000011”, and a = “01” is z = A = “10” is mapped to “00001111” and z = “11110000”. Therefore, the mapping is z (1) = x (1), z (2) = x (1), z (3) =! x (2), z (4) =! x (2), z (5) =! x (1), z (6) =! x (1), z (7) = x (2) and z (8) = x (2) can be defined. Similarly, in the case of a decoder, the mapping from codeword z to decoded data word x is not unique. For a decoder with a typical rate (2/8) code, the element x (1) can also be obtained as x (1) = z (1). Similarly, the element x (2) can be obtained as x (2) = z (7).
[0036]
PRML detection and forced trellis determination
In the exemplary embodiment of the present invention, servo data block encoder 501 encodes according to rate (2/6) code or rate (2/8) code, and servo data block decoder 505 performs rate (2 / 6) Decoding according to code or rate (2/8) code. Usually, all possible bit / symbol patterns occur or are not defined, and because a particular bit / symbol pattern occurs across the boundary of a block, the rate (M / N) code is conditional It is a sign. In FIG. 5, the encoded servo data (SAM and gray data) is detected by a forced, partial response, maximum likelihood (PRML) detector 504 that can perform program steps using the Viterbi algorithm (VA). ing. Typically, the forced PRML detector 504 is implemented using a processing unit, a storage device, and a plurality of add / compare / select circuits. The processing unit of the forced PRML detector 504 can reduce the probability of false detection using knowledge of constraints imposed by the rate (M / N) block code process. The probability of false detection is called execution determination or final determination of the state of the current trellis phase of the VA that does not correspond to the execution value represented by the current output channel sample yr [n].
[0037]
For conditional codes, the trellis used for the forced PRML detector 504 prunes by forcing VA and selects only certain branches within the trellis. The forcing process uses the constraints imposed by the block code to select branches that correspond only to valid state changes. Typically, for a code of block size B, the valid change set forced by that code is different in the trellis over the B clock cycle corresponding to the B forced phase, and then the set is repeated every B clock cycles. .
[0038]
FIG. 7 shows a VA 16-state trellis for the rate (2/6) codes in Table 1. The 16-state trellis can be used when the output channel samples supplied to the forced PRML detector 504 (FIG. 5) are read from a magnetic medium having an EEPR4 channel response. In FIG. 7, the initial input to the detector is the decision d (n-4), d (n-3), d (n) with respect to the values yr [n-4] to yr [n-1] of the 4-channel samples. -2) and d (n-1). At time n−1 (ie, the previous clock cycle), the corresponding states in trellis column 703 are d (n−4) = 0, d (n−3) = 0, d (n−2). = 0, d (n−1) = 0, from state # 0 (“0000”), d (n−4) = 1, d (n−3) = 1, d (n−2) = 1 , D (n−1) = 1, one of 16 possible states up to state # 15 (“1111”). When the trellis phase is synchronized with the block coding described below, yr [n-4] to yr [n-1] correspond to the last four symbol bits of the previous symbol bit block.
[0039]
At time n, a new output channel sample yr [n] is added and the next state of trellis column 706 is again d (n−3) = 0, d (n−2) = 0, d (n− From state # 0 (“0000”) corresponding to 1) = 0 and d (n) = 0, d (n−3) = 1, d (n−2) = 1, d (n−1) = 1 , D (n) = 1, one of 16 possible states up to state # 15 (“1111”). The new output channel sample yr [n] corresponds to the first symbol bit of the current block to be decoded, and the next state in column 706 corresponds to the first phase of the current trellis.
[0040]
The rate (2/6) code maps from “00” to “000111”, from “11” to “111000”, from “01” to “110011”, and from “10” to “001100”. The mapping enforces the symbol bit string so that only certain symbol bit groups appear. The rate (2/6) code constraint is, for example, that the last four symbol bits of the block adjacent to the first symbol of the next block are only “0011”, “1000”, “0111” and “1100”. Constraints to be Therefore, since the last four symbol bits of the previous block cannot be “0000”, from state # 0 of column 703 (ie, “0000”), column 706 in the current trellis of FIG. A change to a state is an “illegal” change. Therefore, these branches from state “0000” in column 703 can be removed. By repeating this process, all valid changes can be identified based on rate (M / N) code constraints. The constraint forces a valid change to the 16-state trellis for each of the six forcing phases of the trellis (FP = 1 to FP = 6). FIG. 8 shows an effective change that satisfies the constraints of a typical rate (2/6) code (16 state trellis). For example, in the preceding trellis column 803, there are only four states, state # 3 (“0011”), state # 7 (“0111”), state # 8 (“1000”), and state # 12 (“1100”). Does not include. The dash line in FIG. 8 indicates an effective change (branch).
[0041]
FIG. 9 is a diagram obtained by pruning the trellis shown in FIG. 7 based on the effective change shown in FIG. The pruned trellis of FIG. 9 is created by the following four steps. First, in the first step, consider all possible changes within the trellis phase of FIG. In the second step, the effective change of the corresponding trellis phase of FIG. 8 required for the code is identified with a dash line. In the third step, each of the original changes of FIG. 7 (branches indicated by solid lines) is reached that reaches the state of the next phase. The change that reaches the state of the next phase is further reached as the change indicated by the dashed line in FIG. In the final fourth step, the branch corresponding to the change indicated by the solid line identified in the third step is deleted, and priority is given to the change indicated by the dash line required by the code.
[0042]
In FIG. 9, during the forcing phase, there are some states that have no branches starting from that state, and during the forcing phases FP = 2 and FP = 4, there are no pruning states. ing. However, the trellis of FIG. 9 still allows an “illegal” path to propagate through the trellis (ie, it can follow the path through a trellis consisting only of solid lines). To block the illegal state, the trellis of FIG. 9 is further pruned. FIG. 10 shows the result of further pruning FIG. 9 and shows the pruned (valid) state change over 12 clock cycles (two symbol bit blocks). The trellis in FIG. 10 shows that the illegal path can be blocked. Tracing a path through a trellis consisting only of solid lines will eventually reach an end state that is eliminated within a phase with a forcing phase (from which no branch has left).
[0043]
In the case of FIG. 10, the additional pruning for the trellis of FIG. 9 occurs during FP = 5. There, the branches starting from those states are deleted from state # 4 to state # 11. Although the trellises of FIGS. 8 and 9 are designated by a symbol, the trellis of FIG. 10 is not necessarily unique. Other embodiments that include different pruning (in addition to sign constraint pruning) can similarly stop illegal paths. However, in such an embodiment, due to detector performance, certain limitations on the specific implementation of fixed point calculations, and, for example, finite decision delays in the path memory of the forced PRML detector 504 (FIG. 5). On the basis, several trellises are preferred.
[0044]
The priority to select one branch over the other branches is enforced, for example, by a forcing signal FS applied to the forcing PRML detector 504 of FIG. The forcing signal has a component FSi for each state of the trellis phase, and each state of the trellis phase has a corresponding add / compare / select operation performed by the ACS circuit. For example, a 16-state trellis requires 16 ACS circuits. Each of the components FSi is generated by a peripheral forced phase digital control circuit such as the forced logic 506 of FIG. The forced signal component FSi for the i-th state is applied to the ACS circuit corresponding to the state i. The forcing signal component FSi selects one of the two branches coming into one state during execution of the selected portion of the ACS operation. FIG. 11 illustrates an exemplary embodiment of an ACS circuit according to the present invention that can be used in the forced PRML detector 504 of FIG.
[0045]
FIG. 11 shows

adders

1101 and 1102 that provide the sum of the state distance and branch distance (path sum) at time n−1 for each path. Comparator 1103 compares the path sums provided by

adders

1101 and 1102 and provides an output signal indicating which path sum is the minimum. Here, the selection operation of each of the

MUXs

1104 and 1105 is determined not only based on the output signal of the comparator 1103 but also based on the forcing signal component FSi for the forcing phase of the corresponding pruned trellis. If the forcing signal component FSi indicates that no forcing is guaranteed, the MUX 1104 selects the path sum having the minimum value as the state distance SM for the current clock cycle. If the forcing signal component FSi indicates that forcing is guaranteed, the MUX 1104 selects the path sum corresponding to the effectively changing branch of the pruned trellis as the state distance SM for the current clock cycle.
[0046]
As already described, each of the branches corresponds to one decision d (n, k) for the symbol bits and to the ideal output channel sample yi [n]. The ideal output channel sample at time n is yi [j, k, n] or yi [b, k, n]. The branch distance is calculated by the above equation (1). That is, bm (j, k, n) = (yr [n] −yi [j, k, n])²And bm (b, k, n) = (yr [n] −yi [b, k, n])²It is. Here, yr [n] represents the output channel sample received at time n. Similarly, the MUX 1105 selects either “0” or “1” as a tentative determination for the current symbol d (n, k) based on the output signal of the comparator 1103 and the forced signal component FSi. Since each path (state change) always corresponds to either “0” or “1”, MUX 1105 selects the desired symbol for the selection signal. Thus, for each state change, the shortest state distance for the current clock cycle is selected, and a tentative decision for the current data bit d (n, k) is supplied to the path memory for recording and shifting.
[0047]
The operation of the forcing signal for each of the forcing phases (FP) embodied in the pruned trellis of FIG. 10 can be described as follows.
For FP = 1 to 6:
When FP = 1
Forced state # 0 starts from state # 8
Forced state # 1 starts from state # 8
Forced state # 6 starts from state # 3
Forced state # 7 starts from state # 3
Forced state # 8 starts from state # 12
Forced state # 9 starts from state # 12
Forced state # 14 starts from state # 7
Forced state # 15 starts from state # 7
When FP = 2
No force
When FP = 3
Forced state # 0 starts from state # 0
Forced state # 1 starts from state # 0
Forced state # 6 starts from state # 3
Forced state # 7 starts from state # 3
Forced state # 8 starts from state # 12
Forced state # 9 starts from state # 12
Forced state # 14 starts from state # 15
Forced state # 15 starts from state # 15
When FP = 4
No force
When FP = 5
Forced state # 0 starts from state # 0
Forced state # 1 starts from state # 0
Forced state # 2 starts from state # 1
Forced state # 3 starts from state # 1
Forced state # 4 starts from state # 2
Forced state # 5 starts from state # 2
Forced state # 6 starts from state # 3
Forced state # 7 starts from state # 3
Forced state # 8 starts from state # 12
Forced state # 9 starts from state # 12
Forced state # 10 starts from state # 13
Forced state # 11 starts from state # 13
Forced state # 12 starts from state # 14
Forced state # 13 starts from state # 14
Forced state # 14 starts from state # 15
Forced state # 15 starts from state # 15
When FP = 6
Forced state # 3 starts from state # 9
Forced state # 7 starts from state # 3
Forced state # 8 starts from state # 12
Forced state # 12 starts from state # 6
[0048]
The forced PRML detector 504 preferably synchronizes the state of the VA trellis with the block coding process. Therefore, the relationship between 1) the block boundary of the encoded servo data and 2) the forced phase sequence is determined prior to the start of sequence detection. The forced PRML detector 504 is forced once synchronization occurs. The synchronization can use a small number of pad bits that are inserted after the preamble of the servo data to allow detection of the end of the preamble. The preamble cannot necessarily be encoded using a rate (M / N) code, but pad bits represented by rate (M / N) code symbols can be added. The end of the preamble can be detected by filtering a copy of the received channel output sample and supplying the filtered channel output sample to a threshold detector. Pad bits for rate (2/6) code and rate (2/8) code are preferably inserted between the preamble and the SAM.
[0049]
12-17 show the pruning trellis changes for the rate (2/6) code (8-state trellis) and rate (2/8) code (8-state and 16-state trellis) of Table 1. FIG. 12 shows the effective change imposed by the rate (2/6) code (8-state trellis), and FIG. 13 shows the forced or pruned trellis considering the effective change of FIG. FIG. 14 shows the effective change imposed by the rate (2/8) code (8-state trellis), and FIG. 15 shows the forced or pruned trellis considering the effective change of FIG. FIG. 16 shows the effective change imposed by the rate (2/8) code (16-state trellis), and FIG. 17 shows the forced or pruned trellis considering the effective change of FIG. Pruning final trellis for each of the rate (2/6) code (8-state trellis), rate (2/8) code (8-state trellis), and rate (2/8) code (16-state trellis) , Rate (2/6) code, 16-state pruning trellis structure. The final pruning trellis has an illegal path that has been eliminated by selecting an appropriate enforcement phase, eliminating the numerous states that a path with a solid line passes through.
[0050]
Coding gain
The relative performance of the different rate codes can be compared using a bit error rate detection reliability measure. Such a measure may be the ratio of 1) the shortest distance (dmc) obtained with a system using a specific rate code and 2) the shortest distance (dmu) obtained with a system not using a code. A quantity known in the art as coding gain can be defined as 20 log (dmc / dmu) dB. The shortest distance is the shortest Euclidean distance between two error events that may be misidentified (ie, the distance between the two error events that are most likely to be confused with each other). The coding gain of the specific rate code used to encode the servo data depends on the partial response of the channel. Table 2 summarizes typical coding gains for rate (2/6) codes, rate (2/8) codes, prior art biphase codes, and rate (3/8) codes according to the present invention. . The rate (3/8) code can be formed based on the rate (2/8) code.

The coding gain calculations in Table 2 are for both EPR4 magnetic recording channels (ie, VA 8-state trellis) and EEPR4 magnetic recording channels (ie, VA 16-state trellis).
[0051]
While exemplary embodiments of the present invention have been described with respect to encoding and decoding methods, the present invention is not so limited. As will be apparent to those skilled in the art, various methods can be implemented as a function of circuit elements and can be implemented in the digital domain as processing steps in a software program. Such software can be used, for example, in a digital signal processor, a microcontroller or a general purpose computer.
[0052]
The present invention may be embodied in the form of methods and apparatuses for the practice of these methods. The present invention can also be embodied in the form of program codes embodied in real-life media such as floppy disks, CD-ROMs, hard drive mechanisms and other machine-readable storage media. When a program code embodied in a medium is loaded onto and executed by a machine such as a computer, the machine becomes a device for practicing the present invention. Furthermore, the invention may be stored in a storage medium, loaded into a machine and / or executed by the machine, or over a transmission medium such as an overhead wire or cable via an optical fiber. Can be embodied in the form of a program code. When this program code is loaded into and executed by a machine such as a computer, the machine becomes a device for practicing the present invention. When implemented on a general-purpose processing device, the program code segments can be combined with the processing device to provide a unique device that operates analogously to specific logic circuits.
[0053]
Various changes to the above-described details, materials and component arrangements that have been described and illustrated to illustrate the nature of the present invention may be made without departing from the principles and scope of the invention as set forth in the claims herein. It will be appreciated by those skilled in the art that this is possible.
[Brief description of the drawings]
FIG. 1 is a diagram showing servo processing of a magnetic recording system according to the prior art.
2 is a diagram showing a format of servo data recorded in a servo data sector of the magnetic recording medium of the system of FIG.
FIG. 3 is a diagram showing an 8-state trellis of a Viterbi algorithm used in a partial response channel PRML detector with a memory length of 3;
4 illustrates a prior art implementation of the add / compare / select operation of the Viterbi algorithm of FIG. 3 for a pair of paths in a trellis.
FIG. 5 shows an exemplary servo data recording system according to the present invention.
6 illustrates an exemplary implementation of the encoder circuit for the servo data block encoder of FIG. 5 using A rate (2/6) code. FIG. 6 shows an exemplary implementation of the decoding circuit for the servo data block decoder of FIG. 5 using a B rate (2/6) code.
FIG. 7 shows a 16-state trellis for use with the Viterbi algorithm for an exemplary rate (2/6) code according to the present invention passing through a partial response channel with a memory length of 4;
8 illustrates the remaining effective changes between the trellis states of FIG. 7 that satisfy the typical rate (2/6) code constraints.
9 is a diagram showing a trellis obtained by pruning the trellis shown in FIG. 7 based on the change in the effective state shown in FIG. 8;
FIG. 10 is a diagram showing a trellis over 12 clock cycles when the trellis of FIG. 9 is pruned and the illegal path is removed.
11 illustrates an exemplary embodiment of the ACS circuit for the forced PRML detector of FIG. 5 implementing a pruned trellis according to the present invention.
FIG. 12 shows the effective change between states in an 8-state trellis that satisfies the typical rate (2/6) code constraint for a channel with a memory length of 3;
13 is a diagram showing a pruning trellis considering the effective change of FIG. 12; FIG.
FIG. 14 illustrates the effective change between states in an 8-state trellis that satisfies the typical rate (2/8) code constraint for a channel with a memory length of 3;
15 is a diagram illustrating a pruning trellis considering the effective change of FIG. 14;
FIG. 16 shows the effective change between states in a 16-state trellis that satisfies the typical rate (2/8) code constraint for a channel with a memory length of 4;
FIG. 17 is a diagram illustrating a pruning trellis considering the effective change of FIG. 16;
[Explanation of symbols]
ACS addition / comparison / selection
AWGN additional white Gaussian noise
MUX multiplexer
PRML partial response maximum likelihood
SAM servo address mark
VA Viterbi algorithm
100 Magnetic recording system
101 Servo data encoder
102 Magnetic write head
103 Magnetic read head
104 Equalizer
105 Partial response maximum likelihood detector
106 Servo data decoder
107 burst demodulator
110 Magnetic media
201 Preamble
202 Servo address mark (SAM)
203 Gray data
204 Burst demodulation column
301,302 columns
401 Comparator
402, 403, 1104, 1105 Multiplexer (MUX)
404,405 adder
500 Servo data recording system
501 Servo data block encoder
502 Transmission channel
503 Optional equalizer
504 Forced PRML detector
505 Servo data block decoder
506 Forced logic
601 and 606 2-bit registers
602, 605 6-bit register
603, 604 inverter
1101, 1102 adder
1103 Comparator

Claims

In a method for encoding a control data sequence in a signal, the control data is then used to receive information from a medium, the method comprising:
(A) Using a complementary rate (M / N) code (where M is an integer greater than or equal to 2 and N is an integer greater than M), an M data bit block of the control data sequence is represented by N symbols Mapping to bit blocks, wherein the complementary rate (M / N) code indicates that there is no continuous change either between or within N symbol bit blocks, the method further comprising:
(B) A control data string encoding method comprising a step of supplying N symbol bits representing control data to a medium.

The complementary rate (M / N) code of step (a) is either a rate 2/6 code, a rate 2/8 code or a rate 3/8 code for storage on a medium. The control data sequence encoding method according to claim 1.

The M data bit block in the step (a) is one of “00”, “11”, “01” or “10”, and the rate 2/8 code represents one of the M data bit blocks. 3. The control data sequence encoding method according to claim 2, wherein the N-bit bit block selected from the corresponding “00111100”, “11000011”, “000011111”, or “11110000” is mapped.

2. The control data string encoding method according to claim 1, wherein N symbol bits representing the control data in the step (b) are stored in a magnetic recording medium or an optical recording medium.

In the method for generating an N-symbol bit block sequence from a channel sample sequence, the channel sample sequence represents a control data sequence received from a medium, the method comprising:
(A) receiving successive portions of the channel sample sequence as changes between sequential states of the trellis, wherein the channel sample sequence corresponds to an N symbol bit block sequence, and each of the N symbol bit blocks is complementary Mapped from an M data bit block of control data according to a general rate (M / N) code, where M is an integer greater than or equal to 2 and N represents an integer greater than M;
The complementary rate (M / N) code indicates that there is no continuous change either between or within N symbol bit blocks, the method further comprising:
(B) a step of synchronizing a trellis phase set and a forced phase set corresponding to an N channel sample block to the sequential state;
(C) determining a path through a state of the trellis phase set according to a maximum likelihood detection algorithm, wherein the path of the state corresponds to a received N symbol bit block;
For each trellis phase, the corresponding forcing phase supplies the maximum likelihood detection algorithm with a forcing decision based on complementary rate (M / N) code constraints, if necessary, for changes between states in the trellis. An N-symbol bit block string generation method characterized by the above.

The complementary rate (M / N) code of the step (a) is any one of a rate 2/6 code, a rate 2/8 code, or a rate 3/8 code. N symbol bit block string generation method.

The M data bit block in the step (a) is any one of “00”, “11”, “01” or “10”, and the rate 2/8 code is one of the M data bit blocks. 7. The N symbol bit block string generation according to claim 6, wherein the N symbol bit block string is mapped to an N symbol bit block selected from any one of “00111100”, “11000011”, “00001111”, or “11110000”. Method.

6. The N symbol bit block string generation method according to claim 5, wherein the N symbol bits representing the control data in step (a) are stored and read in either a magnetic recording medium or an optical recording medium.

further,
(D) mapping each of the N symbol bit blocks to an M data bit block to generate a control data sequence, the control data comprising the steps used to subsequently read additional information from the medium, 6. The N symbol bit block string generation method according to claim 5.

In a symbol bitstream encoding method generated from information received from a medium, the control data is then used to receive information from the medium, the method comprising:
(A) receiving a N-symbol bit block sequence detected from the medium, comprising a complementary rate (M / N) code, where M is an integer greater than or equal to 2 and N represents an integer greater than M; Are applied to the M data bit block of control data to form each of the N symbol bit blocks,
The complementary rate (M / N) code indicates that there is no continuous change either between or within N symbol bit blocks, the method further comprising:
(B) A symbol bit string encoding method comprising the step of mapping each of the N symbol bit blocks to an M data bit block to generate a control data string.

The complementary rate (M / N) code of the step (a) is any one of a rate 2/6 code, a rate 2/8 code, or a rate 3/8 code. Symbol bit string encoding method.

The M data bit block in the step (a) is any one of “00”, “11”, “01” or “10”, and the rate 2/8 code is one of the M data bit blocks. 12. The symbol bit string encoding method according to claim 11, wherein N is mapped to an N symbol bit block selected from any one of “00111100”, “11000011”, “00001111”, or “11110000”.

11. The symbol bit string encoding method according to claim 10, wherein N symbol bits representing the control data in the step (a) are stored and read in either a magnetic recording medium or an optical recording medium.

An integrated circuit having an encoder for processing a control data string in a signal, wherein the control data is then used to receive information from a medium, the integrated circuit comprising:
A register for storing an M-bit block of a control data string;
Map M data bit blocks of control data sequence to N symbol bit blocks using complementary rate (M / N) codes (where M is an integer greater than or equal to 2 and N represents an integer greater than M) N symbol bits representing M data bits of control data are supplied to the medium,
An integrated circuit characterized in that the complementary rate (M / N) code indicates no continuous change either between N symbol bit blocks or within N symbol bit blocks.

15. The integrated circuit of claim 14, wherein the complementary rate (M / N) code is one of a rate 2/6 code, a rate 2/8 code, or a rate 3/8 code.

The M data bit block is one of “00”, “11”, “01”, or “10”, and the rate 2/8 code corresponds to one of the M data bit blocks. 16. The integrated path according to claim 15, which maps to an N symbol bit block selected from any one of “00111100”, “11000011”, “00001111” or “11110000”.

15. The integrated circuit of claim 14, wherein the N symbol bits representing control data are stored on a magnetic recording medium or an optical recording medium.

The encoder is included in a magnetic recording system, and the control data is servo data used by a read head of the magnetic recording system to read information from the medium, and the encoder is stored on the medium. The method of claim 9, wherein the servo data is encoded for the purpose.

An integrated circuit having a detector circuit for generating an N symbol bit block string from a channel sample string, wherein the channel sample string represents a control data string in a signal received from a medium, the detector circuit forcing a processor and A logic circuit, wherein the processing unit receives successive portions of the channel sample sequence as changes between sequential states of the trellis, thereby implementing a trellis of a maximum likelihood detection algorithm, the channel sample sequence comprising N symbol bits Each of the N symbol bit blocks corresponding to a block sequence, according to a complementary rate (M / N) code (where M is an integer greater than or equal to 2 and N represents an integer greater than M) Of M data bit blocks, the processing device comprising:
(1) The trellis phase set corresponding to the N channel sample block is synchronized with the sequential state,
(2) Determine a path corresponding to the received N symbol bit block through the state of the trellis phase set according to a maximum likelihood detection algorithm;
The forcing logic generates a trellis phase set and a forcing phase set synchronized to the sequential state;
For each trellis phase, the corresponding forcing phase of the forcing logic circuit optionally enforces forcing decisions based on complementary rate (M / N) code constraints on changes between states in the trellis. To the likelihood detection algorithm,
An integrated circuit characterized in that the complementary rate (M / N) code indicates no continuous change either between N symbol bit blocks or within N symbol bit blocks.

And further comprising a logic circuit that maps each of the N symbol bit blocks to an M data bit block and generates a control data sequence, wherein the control data is then used to receive additional information from the medium. The integrated circuit according to claim 19.

20. The integrated circuit of claim 19, wherein the complementary rate (M / N) code is either a rate 2/6 code, a rate 2/8 code, or a rate 3/8 code.

The M data bit block is one of “00”, “11”, “01”, or “10”, and the rate 2/8 code corresponds to one of the M data bit blocks. 23. The integrated circuit of claim 21, wherein the integrated circuit maps to an N symbol bit block selected from any of 00111100 "," 11000011 "," 00001111 ", or" 11110000 ".

20. The integrated circuit of claim 19, wherein the N symbol bits representing control data are stored and read on either a magnetic recording medium or an optical recording medium.

The detector circuit is included in a magnetic recording system, and the control data is servo data used by a read head of the magnetic recording system to read information from the medium, and the encoder is stored on the medium. 20. The integrated circuit of claim 19, wherein the servo data is encoded for use.

20. The integrated circuit of claim 19, wherein the detector circuit receives the channel sample sequence from the magnetic medium using a maximum likelihood algorithm that causes a partial response of a recording channel of the magnetic medium.

An integrated circuit having a decoder for decoding a symbol bit string generated from information received from a medium, wherein the control data is then used to read information from the medium, the integrated circuit comprising:
A register for storing a sequence of N symbol bit blocks detected from the medium;
A logic circuit that maps each of the N symbol bit blocks to the M data bit block to generate a control data sequence, and a complementary rate (M / N) code (where M is an integer greater than or equal to 2, Each of the N symbol bit blocks is generated by applying N to the M data bit block of the control data.
An integrated circuit, wherein the complementary rate (M / N) code indicates no continuous change either between or within N symbol bit blocks.

27. The integrated circuit of claim 26, wherein the complementary rate (M / N) code is one of a rate 2/6 code, a rate 2/8 code, or a rate 3/8 code.

The M data bit block is one of “00”, “11”, “01”, or “10”, and the rate 2/8 code corresponds to one of the M data bit blocks. 28. The integrated circuit of claim 27, which maps to an N symbol bit block selected from any of 00111100 "," 11000011 "," 00001111 "or" 11110000 ".

The decoder is included in a magnetic recording system, and the control data is servo data used by a read head of the magnetic recording system to read information from the medium, and the encoder stores data on the medium. 27. The integrated circuit of claim 26, wherein the servo data is encoded for this purpose.

27. The integrated circuit of claim 26, wherein the N symbol bits representing control data are stored on a magnetic recording medium or an optical recording medium.

A computer-readable medium having a plurality of instructions stored on the medium, the plurality of instructions having a control data string encoding method for storage on the medium when the instructions are executed by a processing device. The control data is then used to read information from the medium, and the encoding method comprises:
(A) Using a complementary rate (M / N) code (where M is an integer greater than or equal to 2 and N is an integer greater than M), an M data bit block of the control data sequence is represented by N symbols Mapping to a bit block;
(B) storing the N symbol bits on a medium;
A computer readable medium wherein the complementary rate (M / N) code indicates no continuous change either between N symbol bit blocks or within N symbol bit blocks.

A computer readable medium having a plurality of instructions stored thereon, wherein the plurality of instructions are N symbol bit blocks from a channel sample sequence representing information read from the medium when the instructions are executed by a processing unit. An instruction for causing the processing device to execute a method for generating a sequence, and the symbol bit block sequence generation method includes:
(A) receiving successive portions of the channel sample sequence as changes between sequential states of the trellis;
The channel sample sequence corresponds to an N symbol bit block sequence, and each of the N symbol bit blocks is a complementary rate (M / N) code (where M is an integer greater than or equal to 2 and N is greater than M). Formed from M data bit blocks of control data according to
The complementary rate (M / N) code indicates that there is no continuous change between N symbol bit blocks or within N symbol bit blocks, and the symbol bit block sequence generation method further includes:
(B) sequentially synchronizing the trellis phase set and the forced phase set corresponding to the N channel sample block to a state;
(C) determining a path corresponding to the received N-symbol bit block through the state of the trellis phase set according to a maximum likelihood detection algorithm;
For each trellis phase, the corresponding enforcement phase, if necessary, makes a forced decision based on complementary rate (M / N) code constraints on changes between states in the trellis to the maximum likelihood detection algorithm. A computer readable medium characterized in that it is provided.

further,
(D) mapping each of the N symbol bit blocks to an M data bit block to generate a control data sequence, the control data comprising the steps used to subsequently read additional information from the medium, A computer readable medium according to claim 32.

An encoder for processing a control data string for storage on a medium, wherein the control data is then used to read information from the medium;
Means for storing M data bit blocks of the control data sequence;
Using complementary rate (M / N) codes (where M is an integer greater than or equal to 2 and N represents an integer greater than M), the M data bit blocks of the control data sequence are converted into N symbol bit blocks. Means for mapping, wherein the N symbol bits representing the control data are stored on a medium;
An encoder for processing a control data sequence, wherein the complementary rate (M / N) code indicates that there is no continuous change between N symbol bit blocks or within N symbol bit blocks.

A detection circuit for generating an N-symbol bit block sequence from a channel sample sequence representing a control data sequence read from a medium, the detection circuit comprising a processing device and a forced logic circuit,
The processor receives successive portions of the channel sample sequence as changes between sequential states of the trellis, thereby performing a trellis of a maximum likelihood detection algorithm, the channel sample sequence corresponding to an N symbol bit block sequence; Each of the N symbol bit blocks is from an M data bit block of control data according to a complementary rate (M / N) code, where M is an integer greater than or equal to 2 and N represents an integer greater than M. Formed, and the processing device comprises:
(1) The trellis phase set corresponding to the N channel sample block is synchronized with the sequential state,
(2) Determine a path corresponding to the received N symbol bit block through the state of the trellis phase set according to a maximum likelihood detection algorithm;
The forcing logic generates a trellis phase set and a forcing phase set synchronized to the sequential state;
For each trellis phase, the corresponding forcing phase of the forcing logic circuit optionally enforces forcing decisions based on complementary rate (M / N) code constraints on changes between states in the trellis. To the likelihood detection algorithm,
A detection circuit, wherein the complementary rate (M / N) code indicates that there is no continuous change between N symbol bit blocks or within N symbol bit blocks.

36. The method of claim 35 , further comprising mapping means for mapping each of the N symbol bit blocks to an M data bit block and then generating a control data sequence used to read additional information from the medium. Detection circuit.

A decoder circuit for decoding a symbol bit string generated from information read from a medium, wherein the control data is then used to read information from the medium;
Means for storing N symbol bit block sequences detected from the medium, and means for mapping each of the N symbol bit blocks to M data bit blocks to generate a control data sequence, the complementary rate ( M / N) code (where M is an integer greater than or equal to 2 and N represents an integer greater than M) to each of the M data bit blocks of the control data, so that each of the N symbol bit blocks Formed,
A symbol bitstream decoder circuit characterized in that the complementary rate (M / N) code indicates no continuous change either between N symbol bitblocks or within N symbol bitblocks.